KR20230022707A - 인터커넥트 구조체 및 이를 포함하는 전자 소자 - Google Patents

인터커넥트 구조체 및 이를 포함하는 전자 소자 Download PDF

Info

Publication number
KR20230022707A
KR20230022707A KR1020210104813A KR20210104813A KR20230022707A KR 20230022707 A KR20230022707 A KR 20230022707A KR 1020210104813 A KR1020210104813 A KR 1020210104813A KR 20210104813 A KR20210104813 A KR 20210104813A KR 20230022707 A KR20230022707 A KR 20230022707A
Authority
KR
South Korea
Prior art keywords
graphene
metal
interconnect structure
cap layer
layer
Prior art date
Application number
KR1020210104813A
Other languages
English (en)
Inventor
신건욱
남승걸
변경은
신현진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210104813A priority Critical patent/KR20230022707A/ko
Priority to US17/565,807 priority patent/US20230041352A1/en
Publication of KR20230022707A publication Critical patent/KR20230022707A/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844Bottomless liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846Layer combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76858After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

인터커넥트 구조체 및 이를 포함하는 전자 소자가 개시된다. 개시된 인터커넥트 구조체는, 트렌치가 형성된 유전체층; 상기 트렌치의 내부를 채우도록 마련되는 도전성 배선; 및 상기 도전성 배선의 상면에 마련되는 것으로, 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함하는 캡층;을 포함한다.

Description

인터커넥트 구조체 및 이를 포함하는 전자 소자{Interconnect structure and electronic device including the same}
본 개시는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자에 관한 것이다.
최근에는 반도체 소자들의 고집적화를 위해 반도체 소자들의 크기가 점점 줄어드는 추세에 있으며, 이를 위해서는 인터커넥트 구조체에서 구리 배선의 선폭이 줄어들 필요가 있다. 한편, 구리 배선의 선폭이 줄어들게 되면 구리 배선 내의 전류 밀도가 증가하게 되고, 그 결과 구리 배선의 저항이 커지게 된다. 그리고, 이러한 구리 배선의 저항 증가는 구리 원자의 일렉트로마이그레이션 (electromigration)을 유발함으로써 구리 배선 내에 결함(defect)이 발생될 수 있다. 따라서, 구리 배선의 저항을 낮추고, 일렉트로마이그레이션을 방지하기 위해서는 구리 배선에 일렉트로마이그레이션 저항(electromigration resistance)을 향상시킬 수 있는 캡층을 마련할 필요가 있다.
예시적인 실시예는 인터커넥트 구조체 및 이 인터커넥트 구조체를 포함하는 전자 소자를 제공한다.
일 측면에 있어서,
트렌치가 형성된 유전체층;
상기 트렌치의 내부를 채우도록 마련되는 도전성 배선; 및
상기 도전성 배선의 상면에 마련되는 것으로, 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함하는 제1 캡층;을 포함하는 인터커넥트 구조체가 제공된다.
상기 그래핀-금속 복합체는 상기 그래핀과 상기 그래핀 내에 분산된 금속 입자들을 포함한다.
상기 그래핀-금속 복합체는 상기 금속과 상기 금속 내에 분산된 그래핀 입자들을 포함한다.
상기 그래핀-금속 복합체는 상기 그래핀에서 상기 금속으로 가면서 탄소 농도가 점차적으로 낮아지는 탄소농도 프로파일을 가질 수 있다.
상기 그래핀은 진성 그래핀(intrinsic graphene) 또는 나노결정질 그래핀(nanocrystalline graphene)을 포함한다.
상기 나노결정질 그래핀은 0.5nm ~ 100nm 크기의 결정들을 포함한다.
상기 금속은 Ru, Co, Ti, Ta, Al, Rh, Ir 및 Pt 중 적어도 하나를 포함할 수있다.
상기 그래핀-금속 복합체에서 상기 금속의 농도는 1at% ~ 80at%가 될 수 있다.
상기 제1 캡층은 3nm 이하의 두께를 가질 수 있다.
상기 도전성 배선은 금속, 금속 합금 또는 그 조합 중 하나를 포함할 수 있다. 상기 도전성 배선은 Cu, Ru, Al, Co, W, Mo, Ti, Ta, Ni, Pt, Cr, Rh, Ir, Pd 및 Os 중 적어도 하나를 포함할 수 있다.
상기 유전체층은 3.6 이하의 유전 상수를 가지는 유전 물질을 포함할 수 있다.
상기 인터커넥트 구조체는 상기 트렌치의 내부에서 상기 도전성 배선의 측면 및 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함할 수 있다.
상기 인터커넥트 구조체는 상기 트렌치의 내부에서 상기 도전성 배선에 마련되는 배리어층을 더 포함할 수 있다.
상기 배리어층은 상기 도전성 배선의 측면 및 하면을 덮도록 마련될 수 있다. 상기 배리어층은 상기 도전성 배선의 상면도 추가적으로 덮도록 마련될 수 있다.
상기 배리어층은 금속, 금속의 합금, 또는 금속 질화물, 또는 그래핀을 포함할 수 있다.
상기 배리어층은 Ta, Ti, Ru, RuTa, IrTa, W, TaN, TiN, RuN, IrTaN, TiSiN, Co,Mn, MnO 또는 WN을 포함할 수 있다.
상기 인터커넥트 구조체는 상기 배리어층의 측면 및 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함할 수 있다.
상기 인터커넥트 구조체는 상기 배리어층의 측면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함할 수 있다.
상기 인터커넥트 구조체는 상기 배리어층의 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함할 수 있다.
전술한 인터커넥트 구조체를 포함하는 전자 소자가 제공될 수 있다.
예시적인 실시예에 따른 인터커넥트 구조체에 따르면, 도전성 배선에 형성되는 캡층을 저항 감소 효과를 가지는 그래핀과 신뢰성 개선 효과를 가지는 금속이 혼합된 그래핀-금속 복합체로 형성함으로써 도전성 배선의 저항을 감소시키고, 일렉트로마이그레이션 저항을 향상시켜 신뢰성을 개선할 수 있다. 이러한 인터커넥트 구조체는 예를 들어 DRAM 이나 로직 소자 등과 같은 전자 소자의 BEOL(Back End Of Line) 구조 등에 적용될 수 있다.
도 1은 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 2a 내지 도 2d는 예시적인 실시예에 따른 인터커넥트 구조체의 제조방법을 설명하기 위한 도면들이다.
도 3은 캡층의 물질에 따른 도전성 배선의 저항 변화를 측정한 실험 결과들을 도시한 그래프이다.
도 4는 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 5는 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 6은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 7은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 8은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 9는 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 10은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
도 11은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 인터커넥트 구조체(100)를 도시한 단면도이다.
도 1을 참조하면, 인터커넥트 구조체(100)는 유전체층(120), 도전성 배선(140) 및 캡층(150)을 포함할 수 있다. 인터커넥트 구조체(100)는 기판(미도시)에 마련됨으로써 전자 소자를 구성할 수 있다. 예를 들면, 전자 소자는 DRAM 또는 로직 소자 등을 포함할 수 있으며, 이 경우, 인터커넥트 구조체는 DRAM 또는 로직 소자 등의 BEOL(Back End Of Line) 구조에 적용될 수 있다. 하지만, 이는 단지 예시적인 것이다.
기판은 반도체 기판이 될 수 있다. 예를 들면, 기판은 IV족 반도체 물질, III/V 족 반도체 화합물 또는 II/VI 족 반도체 화합물을 포함할 수 있다. 구체적인 예로서, 기판은 Si, Ge, SiC, SiGe, SiGeC, Ge Alloy, GaAs, InAs, InP 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로, 이외에도 다른 다양한 반도체 물질이 기판으로 사용될 수 있다.
기판은 예를 들면, SOI(Silicon-On-Insulator) 기판 또는 SGOI(Silicon Germanium-On-Insulator) 기판을 포함할 수 있다. 또한, 기판은 도핑되지 않은(non-doped) 반도체 물질 또는 도핑된(doped) 반도체 물질을 포함할 수 있다.
기판에는 적어도 하나의 반도체 소자(미도시)가 포함될 수 있다. 반도체 소자는 예를 들면, 트랜지스터(transistor), 커패시터(capacitor), 다이오드(diode) 및 저항기(resistor) 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
기판에는 유전체층(120)이 형성되어 있다. 이 유전체층(120)은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 가질 수 있다. 유전체층(120)은 일반적인 반도체 제조 공정에서 사용되는 유전물질을 포함할 수 있다. 예를 들면, 유전체층(120)은 3.6 이하의 유전 상수를 가지는 유전 물질을 포함할 수 있다. 구체적인 예로서, 유전체층(120)은 실리콘 산화물, 질화물, 실리콘 질화물, 실리콘 카바이드, 실리케이트 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 다른 댜앙한 유전 물질이 유전체층(120)으로 사용될 수 있다. 또한, 유전체층(120)은 유기 유전물질을 포함할 수도 있다.
유전체층(120)에는 트렌치(120a)가 소정 깊이로 형성될 수 있다. 도전성 배선(140)은 트렌치(120a)의 내부를 채우도록 마련되어 있다. 도전성 배선(140)은 금속, 금속 합금 또는 그 조합 중 하나를 포함할 수 있다. 여기서, 금속은 예를 들면, Cu, Ru, Al, Co, W, Mo, Ti, Ta, Ni, Pt, Cr, Rh, Ir, Pd 및 Os 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니며, 다른 다양한 금속이 도전성 배선(140)으로 사용될 수 있다.
트렌치(120a)의 내부를 채우도록 마련된 도전성 배선(140)의 상면에는 캡층(150)이 마련되어 있다. 캡층(150)은 도전성 배선(140)의 노출된 상면을 덮도록 마련되어 있다. 캡층(150)은 도전성 배선(140)의 저항을 낮추고, 일렉트로마이그레이션 저항(electromigration resistance)을 향상시켜 신뢰성을 개선시키는 역할을 할 수 있다.
캡층(150)은 그래핀과 금속이 혼합된 그래핀-금속 복합체(graphene-metal composite)를 포함할 수 있다. 여기서, 그래핀-금속 복합체를 구성하는 그래핀은 진성 그래핀(intrinsic graphene) 또는 나노결정질 그래핀(nanocrystalline graphene)을 포함할 수 있다.
진성 그래핀은 결정질 그래핀으로서 100nm 보다 큰 결정들을 포함할 수 있다. 그리고, 나노결정질 그래핀은 진성 그래핀(intrinsic graphene)에 비해 크기가 작은 결정들을 포함할 수 있다. 예를 들면, 나노결정질 그래핀은 0.5nm~100nm 크기를 가지는 결정들을 포함할 수 있다
진성 그래핀에서는 XPS(X-ray Photoelectron Spectroscopy) 분석을 통해 측정되는 전체 탄소에 대한 sp2 결합 구조(bonding structure)를 가지는 탄소의 비율은 거의 100%가 될 수 있다. 진성 그래핀은 수소를 거의 포함하지 않을 수 있다. 진성 그래핀의 밀도는 예를 들면, 대략 2.1 g/cc 정도가 될 수 있다.
나노결정질 그래핀에서는 전체 탄소에 대한 sp2 결합 구조를 가지는 탄소의 비율은 예를 들면, 대략 50% ~ 99% 정도가 될 수 있다. 그리고, 나노결정질 그래핀은 예를 들면, 대략 1~20 at% (atomic percent) 정도의 수소를 포함하고 있을 수 있다. 또한, 나노결정질 그래핀의 밀도는 예를 들면, 대략 1.6~2.1 g/cc 정도가 될 수 있다.
그래핀-금속 복합체를 구성하는 금속은 예를 들면, Ru, Co, Ti, Ta, Al, Rh, Ir 및 Pt 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 그래핀-금속 복합체에서 금속의 농도는 대략 1at% ~ 80at% 정도가 될 수 있다. 하지만, 이에 한정되지는 않는다.
본 실시예에서, 캡층(150)은 그래핀(151)과 이 그래핀(151) 내에 분산된 금속 입자들(152)을 포함하는 그래핀-금속 복합체로 구성될 수 있다. 여기서, 금속 입자들(152)은 나노 수준의 크기를 가질 수 있지만, 이에 한정되지는 않는다. 캡층(150)은 대략 3nm 이하의 두께로 형성될 수 있다. 하지만, 이에 한정되는 것은 아니다.
트렌치(120a)의 내벽에는 배리어층(barrier layer,130)이 마련되어 있다. 여기서, 배리어층(130)은 유전체층(120)과 도전성 배선(140) 사이에서 도전성 배선(140)의 측면 및 하면을 덮도록 마련될 수 있다. 배리어층(130)은 도전성 배선(140)을 이루는 물질의 확산을 방지하는 역할을 할 수 있다. 한편, 배리어층(130)은 유전체층(120)과 도전성 배선(140) 사이의 접착층 역할을 추가적으로 할 수 있다.
배리어층(130)은 단일층 구조 또는 서로 다른 물질의 복수의 층이 적층된 다층 구조를 포함할 수 있다. 배리어층(130)은 예를 들면, 금속, 금속의 합금, 또는 금속 질화물 등을 포함할 수 있다. 구체적인 예로서, 배리어층(130)은 Ta, Ti, Ru, RuTa, IrTa, W, TaN, TiN, RuN, IrTaN, TiSiN, Co,Mn, MnO 또는 WN 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 다른 다양한 물질이 배리어층(130)으로 사용될 수 있다. 예를 들어, 배리어층(130)은 전술한 그래핀(진성 그래핀 또는 나노결정질 그래핀)을 포함할 수도 있다. 도전성 배선(140)과 배리어층(130) 사이에는 도전성 배선(140)과 배리어층(130) 사이의 접착력(adhesion)을 향상시키기 위한 라이너층(liner layer, 미도시)이 더 마련될 수도 있다.
본 실시예에 따른 인터커넥트 구조체(100)에서는 캡층(150)을 그래핀과 금속이 혼합된 그래핀-금속 복합체로 형성함으로써 후술하는 바와 같이 도전성 배선(140)의 저항을 감소시키고, 일렉트로마이그레이션 저항을 향상시켜 신뢰성을 개선할 수 있다.
도 2a 내지 도 2d는 예시적인 실시예에 따른 인터커넥트 구조체(100)의 제조방법을 설명하기 위한 도면들이다.
도 2a를 참조하면, 먼저, 유전체층(120)을 기판(도 1의 110)에 형성한다. 유전체층(120)은 일반적인 반도체 제조 공정에서 사용되는 증착 공정, 예를 들면, 화학기상증착(CVD; Chemical Vapor Deposition), 플라즈마 화학기상증착(PECVD; Plasma Enhanced CVD), 스핀 코팅(spin coating) 등의 공정을 통해 기판에 형성될 수 있다.
유전체층(120)은 예를 들면, 3.6 이하의 유전 상수를 가지는 유전 물질을 포함할 수 있다. 구체적인 예로서, 유전체층(120)은 실리콘 산화물, 질화물, 실리콘 질화물, 실리콘 카바이드, 실리케이트 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다. 이러한 유전체층(120)은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 가질 수 있다.
다음으로, 유전체층(120)에 트렌치(120a)를 소정 깊이로 형성한다. 이러한 트렌치(120a)는 예를 들면, 포토리소그래피(photolithography) 공정 및 식각(etching) 공정을 통해 형성될 수 있다.
이어서, 트렌치(120a)의 내벽에 배리어층(130)을 형성한다. 여기서, 배리어층(130)은 일반적인 반도체 제조 공정에서 사용되는 증착 공정을 통해 형성될 수 있다. 배리어층(130)은 예를 들면, 금속, 금속의 합금, 또는 금속 질화물, 또는 그래핀 등을 포함할 수 있다. 하지만 이에 한정되지는 않는다. 배리어층(130)은 단일층 구조 또는 복수의 층이 적층된 다층 구조를 포함할 수 있다.
도 2b를 참조하면, 배리어층(130)에 도전성 배선(140)을 형성한다. 여기서, 도전성 배선(140)은 트렌치(120a)의 내부를 채우도록 형성될 수 있다. 이러한 도전성 배선(140)은 예를 들면, 화학기상증착(CVD), 플라즈마 화학기상증착(PECVD), 물리기상증착(PVD: Physical Vapor Deposition), 전기 도금(electroplating), 화학 용액 침전(chemical solution deposition), 또는 무전해 도금(electroless plating) 등을 통해 형성될 수 있다. 한편, 도전성 배선(140)을 전기 도금을 통해 형성하는 경우에는 도전성 배선(140)을 형성하기 전에 배리어층(130)의 표면에 전기 도금을 촉진시키기 위한 도금 시드층(미도시)을 형성할 수도 있다. 이러한 도금 시드층은 예를 들면, Cu, Cu합금, Ir. Ir합금, Ru 또는 Ru합금 등을 포함할 수 있지만, 이는 단지 예시적인 것이다.
도전성 배선(140)은 금속, 금속 합금 또는 그 조합 중 하나를 포함할 수 있다. 여기서, 금속은 예를 들면, Cu, Ru, Al, Co, W, Mo, Ti, Ta, Ni, Pt, Cr, Rh, Ir, Pd 및 Os 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 이어서, 평탄화 공정을 통해 유전체층(120)의 상면, 배리어층(130)의 상면 및 도전성 배선(140)의 상면을 가공한다. 여기서, 평탄화 공정은 예를 들면, 화학적 기계적 연마(CMP;Chemical Mechanical Polishing) 공정 또는 그라인딩 공정 등을 포함할 수 있지만, 이에 한정되지는 않는다.
도 2c를 참조하면, 도전성 배선(140)의 상면에 그래핀층(161) 및 금속층(162)을 순차적으로 증착한다. 그래핀층(161)은 예를 들면 화학기상증착(CVD)를 통해 도전성 배선(140)의 상면에 형성될 수 있다. 여기서, 그래핀층(161)은 진성 그래핀 또는 나노결정질 그래핀을 포함할 수 있다. 전술한 바와 같이, 진성 그래핀은 100nm 보다 큰 결정들을 포함할 수 있으며, 나노결정질 그래핀은 0.5nm~100nm 크기를 가지는 결정들을 포함할 수 있다
금속층(162)은 그래핀층(161)의 상면에 증착될 수 있다. 금속층(162)은 예를 들면, Ru, Co, Ti, Ta, Al, Rh, Ir 및 Pt 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다.
이어서, 도 2c에 도시된 구조에 열처리 공정을 수행하게 되면, 금속의 높은 탄소 고용도(solid solubility)로 인해 그래핀층(161) 내의 탄소 원자들이 금속층의 내부로 이동할 수 있으며, 이에 따라 그래핀과 금속이 혼합된 그래핀-금속 복합체가 형성될 수 있다.
따라서, 도 2d에 도시된 바와 같이 도전성 배선(140)의 상면에는 그래핀-금속 복합체로 구성된 캡층(150)이 형성된다. 여기서, 캡층(150)은 그래핀(151)과 이 그래핀(151) 내에 분산된 금속 입자들(152)을 포함하는 그래핀-금속 복합체로 구성될 수 있다. 이 캡층(150)은 대략 3nm 이하의 두께로 형성될 수 있지만, 이에 한정되는 것은 아니다. 캡층(150)을 구성하는 그래핀-금속 복합체에서 금속의 농도는 대략 1at% ~ 80at% 정도가 될 수 있다. 하지만, 이에 한정되지는 않는다.
도 2d에서는 캡층(150)을 구성하는 그래핀-금속 복합체가 그래핀(151)과 이 그래핀(151) 내에 분산된 금속 입자들(152)을 포함하는 경우가 예시적으로 도시되어 있다. 하지만, 열처리 공정에 따라 후술하는 바와 같이 캡층은 금속과 이 금속 내에 분산된 그래핀 입자들을 포함하는 그래핀-금속 복합체로 구성될 수도 있으며, 캡층은 그래핀에서 금속으로 가면서 탄소 농도가 점차적으로 낮아지는 탄소농도 프로파일을 가지는 그래핀-금속 복합체로 구성될 수도 있다.
이상에서는 도전성 배선(140)의 상면에 그래핀층(161) 및 금속층(162)을 순차적으로 증착한 다음, 이를 열처리함으로써 그래핀-금속 복합체를 형성하는 경우가 설명되었다. 그러나, 이는 단지 예시적인 것으로, 화학기상증착(CVD) 공정에서 그래핀 전구체 및 금속 전구체를 함께 사용함으로써 도전성 배선(140)의 상면에 그래핀-금속 복합체를 형성하는 것도 가능하다.
도 3은 캡층의 물질에 따른 도전성 배선의 저항 변화를 측정한 실험 결과들을 도시한 그래프이다. 도 3에서 "A"는 Cu 도전성 배선의 상면에 캡층이 없는 경우를 나타낸 것이다. 그리고, "B"는 Cu 도전성 배선의 상면에 Co 캡층을 형성한 경우를 나타낸 것이며, "C"는 Cu 도전성 배선의 상면에 그래핀 캡층을 형성한 경우를 나타낸 것이다.
도 3을 참조하면, Cu 도전성 배선의 상면에 Co 캡층을 형성한 경우("B")에는 저항 감소의 효과가 없었으나, Cu 도전성 배선의 상면에 그래핀 캡층을 형성한 경우("C")에는 저항 감소의 효과가 큰 것을 알 수 있다. 그러나, 그래핀으로만 캡층을 형성하는 경우, 캡층 위에 증착되는 물질(예를 들면, SiCN 등)과의 접착성 문제로 인해 일렉트로마이그레이션을 방지함으로써 신뢰성을 개선시키는데에는 한계가 있다.
본 실시예에서는 도전성 배선(140)에 형성되는 캡층(150)을 저항 감소 효과를 가지는 그래핀과 신뢰성 개선 효과를 가지는 금속이 혼합된 그래핀-금속 복합체로 형성함으로써 도전성 배선(140)의 저항을 감소시키고, 일렉트로마이그레이션 저항을 향상시켜 신뢰성을 개선할 수 있다.
도 4는 다른 예시적인 실시예에 따른 인터커넥트 구조체(200)를 도시한 단면도이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 4를 참조하면, 인터커넥트 구조체(200)는 트렌치(120a)가 형성된 유전체층(120), 트렌치(120a)의 내벽에 마련된 배리어층(130), 트렌치(120a)의 내부를 채우도록 배리어층(130)에 마련된 도전성 배선(140) 및 도전성 배선(140)의 상면에 마련된 캡층(250)을 포함할 수 있다.
캡층(150)은 그래핀-금속 복합체를 포함할 수 있다. 구체적으로, 캡층(250)은 금속(252)과 이 금속(252)의 내부에 분산된 그래핀 입자들(251)을 포함할 수 있다. 캡층(250)은 대략 3nm 이하의 두께로 형성될 수 있지만, 이에 한정되는 것은 아니다. 캡층(250)을 구성하는 그래핀-금속 복합체에서 금속의 농도는 대략 1at% ~ 80at% 정도가 될 수 있다.
도 5는 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(300)를 도시한 단면도이다.
도 5를 참조하면, 인터커넥트 구조체(300)는 트렌치(120a)가 형성된 유전체층(120), 트렌치(120a)의 내벽에 마련된 배리어층(130), 트렌치(120a)의 내부를 채우도록 배리어층(130)에 마련된 도전성 배선(140) 및 도전성 배선(140)의 상면에 마련된 캡층(350)을 포함할 수 있다.
캡층(350)은 그래핀-금속 복합체를 포함할 수 있다. 구체적으로, 캡층(350)은 그래핀(351)에서 금속(352)으로 가면서 탄소 농도가 점차적으로 낮아지는 탄소농도 프로파일을 가지는 그래핀-금속 복합체를 포함할 수 있다. 그래핀(351)은 캡층(350)의 하부에 형성되며, 금속(352)은 캡층(350)의 상부에 형성될 수 있다. 그리고, 그래핀(351)과 금속(352) 사이에는 그래핀(351)에서 금속(352)으로 가면서 탄소 농도가 점차적으로 낮아지도록 구성될 수 있다.
도 6은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(400)를 도시한 단면도이다.
도 6을 참조하면, 인터커넥트 구조체(400)는 트렌치(102a)가 형성된 유전체층(120), 도전성 배선(440) 및 캡층(450)을 포함할 수 있다. 여기서, 캡층(450)은 제1 및 제2 캡층(450a, 450b)을 포함한다. 유전체층(120) 및 도전성 배선(440)에 대해서는 ??술하였으므로 이에 대한 설명은 생략한다.
제1 캡층(450a)은 도전성 배선(440)의 상면을 덮도록 마련될 수 있다. 여기서, 제1 캡층(450a)은 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 제1 캡층(450)은 대략 3nm 이하의 두께로 형성될 수 있지만, 이에 한정되는 것은 아니다.
그래핀-금속 복합체을 구성하는 그래핀은 진성 그래핀 또는 나노결정질 그래핀을 포함할 수 있다. 진성 그래핀에서는 전체 탄소에 대한 sp2 결합 구조를 가지는 탄소의 비율은 거의 100%가 될 수 있다. 진성 그래핀은 수소를 거의 포함하지 않을 수 있다. 진성 그래핀의 밀도는 예를 들면, 대략 2.1 g/cc 정도가 될 수 있다. 그리고, 나노결정질 그래핀에서는 전체 탄소에 대한 sp2 결합 구조를 가지는 탄소의 비율은 예를 들면, 대략 50% ~ 99% 정도가 될 수 있다. 그리고, 나노결정질 그래핀은 예를 들면, 대략 1~20 at% (atomic percent) 정도의 수소를 포함하고 있을 수 있다. 또한, 나노결정질 그래핀의 밀도는 예를 들면, 대략 1.6~2.1 g/cc 정도가 될 수 있다.
그래핀-금속 복합체를 구성하는 금속은 예를 들면, Ru, Co, Ti, Ta, Al, Rh, Ir 및 Pt 중 적어도 하나를 포함할 수 있다. 하지만, 이에 한정되는 것은 아니다. 그래핀-금속 복합체에서 금속의 농도는 대략 1at% ~ 80at% 정도가 될 수 있다. 하지만, 이에 한정되지는 않는다.
이러한 제1 캡층(450a)은 전술한 실시예들에서 설명된 캡층들(150,250,350) 중 하나가 될 수 있다. 구체적으로, 제1 캡층(450a)은 그래핀과 이 그래핀의 내부에 분산된 금속 입자들을 포함하는 그래핀-금속 복합체를 포함할 수 있다. 제1 캡층(450a)은 금속과 이 금속의 내부에 분산된 그래핀 입자들을 포함하는 그래핀-금속 복합체를 포함할 수 있다. 또한, 제1 캡층(450a)은 그래핀에서 금속으로 가면서 탄소 농도가 점차적으로 낮아지는 탄소농도 프로파일을 가지는 그래핀-금속 복합체를 포함할 수 있다.
제2 캡층(450b)은 도전성 배선(440)의 측면 및 하면에 마련될 수 있다. 제2 캡층(450b)은 트렌치(120a)의 내부에서 도전성 배선(440)의 측면 및 하면을 덮도록 마련될 수 있다. 제2 캡층(450b)은 제1 캡층(450a)과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
본 실시예에서는 제1 캡층(450a)이 도전성 배선(440)의 상면에 마련되고, 제2 캡층(450b)이 도전성 배선(440)의 하면 및 측면에 추가적으로 마련됨으로써 저항 감소 효과 및 신뢰성 개선 효과는 보다 향상될 있다. 제2 캡층(450b)은 배리어층으로서의 역할도 수행할 수 있다.
도 7은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(500)를 도시한 단면도이다.
도 7을 참조하면, 인터커넥트 구조체(500)는 트렌치(120a)가 형성된 유전체층(120), 도전성 배선(540), 배리어층(530) 및 캡층(550)을 포함할 수 있다. 여기서, 캡층(550)은 제1 및 제2 캡층(550a,550b)을 포함한다.
배리어층(530)은 트렌치(120a)의 내벽에 마련되어 있다. 배리어층(530)은 유전체층(120)과 도전성 배선(540) 사이에서 도전성 배선(540)의 측면 및 하면에 마련될 수 있다. 배리어층(530)은 예를 들면, 금속, 금속의 합금, 금속 질화물, 또는 그래핀 등을 포함할 수 있다. 구체적인 예로서, 배리어층(530)은 Ta, Ti, Ru, RuTa, IrTa, W, TaN, TiN, RuN, IrTaN, TiSiN, Co,Mn, MnO 또는 WN 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것으로 이외에도 다른 다양한 물질이 배리어층(530)으로 사용될 수 있다.
제1 캡층(550a)은 도전성 배선(540)의 상면에 마련되어 있다 제1 캡층(550a)은 전술한 바와 같이, 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 이러한 제1 캡층(550a)은 전술한 실시예들에서 설명된 캡층들(150,250,350) 중 하나가 될 수 있다. 제2 캡층(550b)은 도전성 배선(540)의 하면 및 상면에 마련되어 있다. 제2 캡층(550b)은 배리어층(530)과 도전성 배선(540)의 사이에서 도전성 배선(540)의 측면 및 하면을 덮도록 마련되어 있다. 제2 캡층(550b)은 제1 캡층(550a)과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(600)를 도시한 단면도이다.
도 8을 참조하면, 인터커넥트 구조체(600)는 트렌치(120a)가 형성된 유전체층(120), 도전성 배선(640), 배리어층(630) 및 캡층(650)을 포함할 수 있다. 여기서, 캡층(650)은 제1 및 제2 캡층(650a,650b)을 포함한다.
배리어층(630)은 트렌치(120a)의 내부에서 도전성 배선(640)의 측면 및 하면을 덮도록 마련될 수 있다. 배리어층(630)은 예를 들면, 금속, 금속의 합금, 금속 질화물, 또는 그래핀 등을 포함할 수 있다.
제1 캡층(650a)은 도전성 배선(640)의 상면 및 배리어층(630)의 상면에 마련되어 있다. 제1 캡층(650a)은 전술한 바와 같이, 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 이러한 제1 캡층(650a)은 전술한 실시예들에서 설명된 캡층들(150,250,350) 중 하나가 될 수 있다. 제2 캡층(650b)은 트렌치(120a)의 내벽에 마련되어 있다. 제2 캡층(650b)은 유전체층(120)과 배리어층(630)의 사이에서 배리어층(630)의 측면 및 하면을 덮도록 마련되어 있다. 제2 캡층(650b)은 제1 캡층(650a)과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
도 9는 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(700)를 도시한 단면도이다.
도 9를 참조하면, 인터커넥트 구조체(700)는 트렌치(120a)가 형성된 유전체층(120), 도전성 배선(740), 배리어층(730) 및 캡층(750)을 포함할 수 있다. 여기서, 캡층(750)은 제1 및 제2 캡층(750a,750b)을 포함한다. 배리어층(730)은 트렌치(120a)의 내부에서 도전성 배선(740)의 상면, 측면 및 하면을 덮도록 마련되어 있다.
제1 캡층(750a)은 배리어층(730)의 상면을 덮도록 마련될 수 있다. 제1 캡층(750a)은 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 이러한 제1 캡층(750a)은 전술한 실시예들에서 설명된 캡층들(150,250,350) 중 하나가 될 수 있다. 제2 캡층(750b)은 트렌치(120a)의 내벽에 마련되어 있다. 제2 캡층(750b)은 유전체층(120)과 배리어층(730)의 사이에서 배리어층(730)의 측면 및 하면을 덮도록 마련되어 있다. 제2 캡층(750b)은 제1 캡층(750a)과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
도 10은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(800)를 도시한 단면도이다.
도 10을 참조하면, 인터커넥트 구조체(800)는 트렌치(120a)가 형성된 유전체층(120), 도전성 배선(840), 배리어층(830) 및 캡층(850)을 포함할 수 있다. 여기서, 캡층(850)은 제1 및 제2 캡층(850a,850b)을 포함한다. 배리어층(830)은 트렌치(120a)의 내벽에 마련되어 있다. 여기서, 배리어층(830)은 유전체층(120)과 도전성 배선(840) 사이에서 도전성 배선(840)의 측면 및 하면에 마련되어 있다.
제1 캡층(850a)은 도전성 배선(840)의 상면을 덮도록 마련될 수 있다. 제1 캡층(850a)은 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 제2 캡층(850b)은 트렌치(120a)의 내벽에 마련되어 있다. 제2 캡층(850b)은 배리어층(830)과 도전성 배선(840)의 사이에서 도전성 배선(840)의 측면을 덮도록 마련되어 있다. 제2 캡층(850b)은 제1 캡층(850a)과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
도 11은 또 다른 예시적인 실시예에 따른 인터커넥트 구조체(900)를 도시한 단면도이다.
도 11을 참조하면, 인터커넥트 구조체(900)는 트렌치(120a)가 형성된 유전체층(120), 도전성 배선(940), 배리어층(930) 및 캡층(950)을 포함할 수 있다. 여기서, 캡층(950)은 제1 및 제2 캡층(950a,950b)을 포함한다. 배리어층(930)은 트렌치(120a)의 내벽에 마련되어 있다. 배리어층(930)은 유전체층(120)과 도전성 배선(940) 사이에서 도전성 배선(940)의 측면 및 하면에 마련되어 있다.
제1 캡층(950a)은 도전성 배선(940)의 상면을 덮도록 마련될 수 있다. 제1 캡층(950a)은 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다. 제2 캡층(950b)은 트렌치(120a)의 바닥면에 마련되어 있다. 제2 캡층(950b)은 배리어층(930)과 도전성 배선(940)의 사이에서 도전성 배선(940)의 하면을 덮도록 마련되어 있다. 제2 캡층(950b)은 제1 캡층과 마찬가지로 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함할 수 있다.
이상의 예시적인 실시예들에 따른 인터커넥트 구조체에서는 도전성 배선에 형성되는 캡층을 저항 감소 효과를 가지는 그래핀과 신뢰성 개선 효과를 가지는 금속이 혼합된 그래핀-금속 복합체로 형성함으로써 도전성 배선의 저항을 감소시키고, 일렉트로마이그레이션 저항을 향상시켜 신뢰성을 개선할 수 있다. 이러한 인터커넥트 구조체는 예를 들어 DRAM 이나 로직 소자 등과 같은 전자 소자의 BEOL 등으로 적용될 수 있다. 이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600,700,800,900.. 인터커넥트 구조체
120.. 유전체층
120a.. 트렌치
130,430,530,630,730,830,930.. 배리어층
140,440,540,640,740,840,940.. 도전성 배선
150,250,350,450,550,650,750,850,950.. 캡층
151,351.. 그래핀
152.. 금속 입자
161..그래핀층
162.. 금속층
251.. 그래핀 입자
252,352.. 금속
450a,550a,650a,750a,850a,950a,.. 제1 캡층
450b,550b,650b,750b,850b,950b.. 제2 캡층

Claims (22)

  1. 트렌치가 형성된 유전체층;
    상기 트렌치의 내부를 채우도록 마련되는 도전성 배선; 및
    상기 도전성 배선의 상면에 마련되는 것으로, 그래핀과 금속이 혼합된 그래핀-금속 복합체를 포함하는 제1 캡층;을 포함하는 인터커넥트 구조체.
  2. 제 1 항에 있어서,
    상기 그래핀-금속 복합체는 상기 그래핀과 상기 그래핀 내에 분산된 금속 입자들을 포함하는 인터커넥트 구조체.
  3. 제 1 항에 있어서,
    상기 그래핀-금속 복합체는 상기 금속과 상기 금속 내에 분산된 그래핀 입자들을 포함하는 인터커넥트 구조체.
  4. 제 1 항에 있어서,
    상기 그래핀-금속 복합체는 상기 그래핀에서 상기 금속으로 가면서 탄소 농도가 점차적으로 낮아지는 탄소농도 프로파일을 가지는 인터커넥트 구조체.
  5. 제 1 항에 있어서,
    상기 그래핀은 진성 그래핀(intrinsic graphene) 또는 나노결정질 그래핀(nanocrystalline graphene)을 포함하는 인터커넥트 구조체.
  6. 제 5 항에 있어서,
    상기 나노결정질 그래핀은 0.5nm ~ 100nm 크기의 결정들을 포함하는 인터커넥트 구조체.
  7. 제 1 항에 있어서,
    상기 금속은 Ru, Co, Ti, Ta, Al, Rh, Ir 및 Pt 중 적어도 하나를 포함하는 인터커넥트 구조체.
  8. 제 1 항에 있어서,
    상기 그래핀-금속 복합체에서 상기 금속의 농도는 1at% ~ 80at%인 인터커넥트 구조체.
  9. 제 1 항에 있어서,
    상기 제1 캡층은 3nm 이하의 두께를 가지는 인터커넥트 구조체.
  10. 제 1 항에 있어서,
    상기 도전성 배선은 금속, 금속 합금 또는 그 조합 중 하나를 포함하는 인터커넥트 구조체.
  11. 제 10 항에 있어서,
    상기 도전성 배선은 Cu, Ru, Al, Co, W, Mo, Ti, Ta, Ni, Pt, Cr, Rh, Ir, Pd 및 Os 중 적어도 하나를 포함하는 인터커넥트 구조체.
  12. 제 1 항에 있어서,
    상기 유전체층은 3.6 이하의 유전 상수를 가지는 유전 물질을 포함하는 인터커넥트 구조체.
  13. 제 1 항에 있어서,
    상기 트렌치의 내부에서 상기 도전성 배선의 측면 및 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함하는 인터커넥트 구조체.
  14. 제 1 항에 있어서,
    상기 트렌치의 내부에서 상기 도전성 배선에 마련되는 배리어층을 더 포함하는 인터커넥트 구조체.
  15. 제 14 항에 있어서,
    상기 배리어층은 상기 도전성 배선의 측면 및 하면을 덮도록 마련되는 인터커넥트 구조체.
  16. 제 15 항에 있어서,
    상기 배리어층은 상기 도전성 배선의 상면도 추가적으로 덮도록 마련되는 인터커넥트 구조체.
  17. 제 14 항에 있어서,
    상기 배리어층은 금속, 금속의 합금, 또는 금속 질화물, 또는 그래핀을 포함하는 인터커넥트 구조체.
  18. 제 17 항에 있어서,
    상기 배리어층은 Ta, Ti, Ru, RuTa, IrTa, W, TaN, TiN, RuN, IrTaN, TiSiN, Co,Mn, MnO 또는 WN을 포함하는 인터커넥트 구조체.
  19. 제 14 항에 있어서,
    상기 배리어층의 측면 및 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함하는 인터커넥트 구조체.
  20. 제 14 항에 있어서,
    상기 배리어층의 측면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함하는 인터커넥트 구조체.
  21. 제 14 항에 있어서,
    상기 배리어층의 하면에 마련되는 것으로, 상기 그래핀-금속 복합체를 포함하는 제2 캡층을 더 포함하는 인터커넥트 구조체.
  22. 제 1 항 내지 제 21항 중 어느 한 항에 기재된 인터커넥트 구조체를 포함하는 전자 소자.


KR1020210104813A 2021-08-09 2021-08-09 인터커넥트 구조체 및 이를 포함하는 전자 소자 KR20230022707A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210104813A KR20230022707A (ko) 2021-08-09 2021-08-09 인터커넥트 구조체 및 이를 포함하는 전자 소자
US17/565,807 US20230041352A1 (en) 2021-08-09 2021-12-30 Interconnect structure and electronic device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210104813A KR20230022707A (ko) 2021-08-09 2021-08-09 인터커넥트 구조체 및 이를 포함하는 전자 소자

Publications (1)

Publication Number Publication Date
KR20230022707A true KR20230022707A (ko) 2023-02-16

Family

ID=85152614

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210104813A KR20230022707A (ko) 2021-08-09 2021-08-09 인터커넥트 구조체 및 이를 포함하는 전자 소자

Country Status (2)

Country Link
US (1) US20230041352A1 (ko)
KR (1) KR20230022707A (ko)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210004231A (ko) * 2019-07-03 2021-01-13 삼성전자주식회사 집적회로 소자 및 이의 제조 방법
US20220389540A1 (en) * 2021-06-07 2022-12-08 MetalKraft Technologies, LLC Ultra-Conductive Metal Composite and Methods of Making the Same

Also Published As

Publication number Publication date
US20230041352A1 (en) 2023-02-09

Similar Documents

Publication Publication Date Title
US9293412B2 (en) Graphene and metal interconnects with reduced contact resistance
US7893535B2 (en) Semiconductor device and method for fabricating the same
TWI473232B (zh) 應用於內連線之冗餘金屬阻障結構
US11682622B2 (en) Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US20080237860A1 (en) Interconnect structures containing a ruthenium barrier film and method of forming
US10388600B2 (en) Binary metallization structure for nanoscale dual damascene interconnects
US20120329270A1 (en) Surface repair structure and process for interconnect applications
TW201546958A (zh) 半導體裝置及其製造方法
KR20230022707A (ko) 인터커넥트 구조체 및 이를 포함하는 전자 소자
US11887850B2 (en) Method of forming carbon layer and method of forming interconnect structure
US20040051117A1 (en) Method of using materials based on Ruthenium and Iridium and their oxides, as a Cu diffusion barrier, and integrated circuits incorporating same
US11195792B2 (en) Top via stack
US20210257299A1 (en) Hybrid interconnect with a reliability liner in wide features
US20040203228A1 (en) Method of forming a tungsten plug
US11217531B2 (en) Interconnect structure having nanocrystalline graphene cap layer and electronic device including the interconnect structure
US20230130702A1 (en) Interconnect structure and electronic device including the same
US20230411211A1 (en) Interconnect structure and method of forming the same
CN116364646A (zh) 互连件、包括其的电子设备和形成互连件的方法
KR20230115145A (ko) 인터커넥트 구조체 및 이를 포함하는 전자 소자

Legal Events

Date Code Title Description
A201 Request for examination