KR20230019584A - 클럭 데이터 리커버리 위상고정루프 시스템 - Google Patents

클럭 데이터 리커버리 위상고정루프 시스템 Download PDF

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Abstract

본 발명은 락 타임을 최소로 할 수 있고 안정적으로 PFD 루프로 전환할 수 있는 클럭 데이터 리커버리 위상고정루프 시스템을 제안한다. 상기 클럭 데이터 리커버리 위상고정루프 시스템은, 기준전압 생성부, 전하 펌핑 회로, 루프 필터, 자동 주파수 제어부, 전압제어발진기 및 위상 주파수 검출용 제어스위치를 포함한다.

Description

클럭 데이터 리커버리 위상고정루프 시스템 {Clock Data Recovery Phase Locked Loop System}
본 발명은 클럭 데이터 리커버리 위상 고정루프 시스템에 관한 것으로, 특히, 락 타임 감소를 위한 PDF 모드 경로와 AFC의 정확한 동작을 위한 AFC 모드 경로를 구분함으로써, 생성되는 발진신호의 위상 및 주파수를 안정적이고도 정확하게 검출할 수 있는 클럭 데이터 리커버리 위상고정루프 시스템에 관한 것이다.
높은 주파수로 동작하는 광역(High frequency & wide range)의 디스플레이 구동 칩 구현을 위해서는 AFC(Auto Frequency Control)가 적용되어야만 한다. AFC가 적용된 CDR(Clock Data Recovery)은 PLL(Phase Lock Loop) feedback이 형성되기 이전에 AFC를 통해 입력 클럭(Input Clock)의 주파수를 검출하고 검출된 주파수 정보를 Multi-lane VCO(Voltage Controlled Oscillator)에 전달하여 입력 클럭의 주파수에 일치하는 발진신호를 생성하도록 VCO를 셋팅(setting) 한 후 PLL 피드백(feedback)을 형성한다.
도 1은 종래의 AFC가 적용된 CDR PLL 시스템의 일부 구성을 나타낸다.
도 1을 참조하면, CDR PPL 시스템(100)은 기준전압 생성부(130), 전하 펌핑 회로(110, Charge Pump), 루프 필터(120), 자동 주파수 제어부(140, AFC), 전압제어발진기(150, Multi-lane VCO) 및 위상 주파수 검출용 제어스위치(SWR)를 포함한다.
도 2는 도 1에 도시된 VI-Converter의 일 실시 예이다.
도 2를 참조하면, VI-Converter(151)는 위상 주파수 검출용 스테이지(210) 및 변환 스테이지(220)를 포함한다.
위상 주파수 검출용 스테이지(210)는 입력 노드(node)의 전압(VCTRL)에 응답하여 활성화됨으로써, AFC과정 및 PFD 과정을 수행하도록 하도록 하며, 발진신호(S_VCO)의 주파수에 대응하는 전류(Iout)를 생성한다.
즉, AFC 과정 동안에는 자동 주파수 제어부(140)가 전압제어발진기(150)로부터 생성중인 발진신호(S_VCO)의 주파수를 검출하여 발진신호(S_VCO)의 주파수를 목표로 하는 주파수와 근접한 주파수가 되도록 하고, PFD 과정 동안에는 발진신호(S_VCO)의 주파수가 목표로 하는 주파수와 일치하는 주파수가 되도록 한다. 이때 발진신호(S_VCO)의 주파수는 AFC(140)에서 생성되는 복수의 제어 신호(N bit VCO Control Signal)에 의해 결정된다.
변환 스테이지(220)는 AFC(140)에서 출력되는 복수의 제어 신호(N bit VCO Control Signal)에 응답하여 지연 셀(152)에 전송하는 전류(Iout)의 크기를 결정한다. 전류(Iout)의 크기는 위상 주파수 검출용 스테이지(210) 및 변환 스테이지(220)가 동시에 작용하여 결정되고, 이때 위상 주파수 검출용 스테이지(310)는 입력 노드(node)의 전압(VCTRL)에 의해서 전류(Iout)에 고정된 전류를 공급한다.
변환 스테이지(220)는 복수의 제어 신호(N bit VCO Control Signal)에 응답하여 주파수 범위를 셋팅하는 레인지 세팅부(211, Range setting unit) 및 하나의 트랜지스터(MPLR) 및 전류원을 이용하여 레인지 세팅부(211)에 제공하는 바이어스 전압(V_bias)을 생성하는 바이어스 부(212)로 구현할 수 있다.
도 1 및 도 2를 참조하면, CDR PPL 시스템(100)은 크게 두 가지 경로(Path)로 구분할 수 있다.
PLL 노멀(Normal) 동작을 위한 Charge Pump(110)에서 루프 필터(120)를 통해 VCO(150)의 VI-Converter(151)에 입력되는 경로 및 AFC 동작을 위해서 Amp(130)와 SWR(Switch)를 통해 VI-Converter(151)에 VREF(Reference Voltage)를 공급하는 경로가 그것이다.
AFC동작을 위해서는 VI-Converter(151)에 VREF를 공급해야만 되는데 입력 노드(node)인 VCTRL은 루프 필터(120)의 큰 부하(load) 때문에 아주 긴 셋틀링 타임(Settling Time)을 가진다. 셋틀링 타임이 길다는 것은 크게 2가지 문제를 유발한다.
하나는 AFC가 적용된 CDR을 정확하게 동작시키기 위해서는 입력주파수와 비교되는 Multi-lane VCO(150)의 출력 주파수가 정확하게 출력되어야만 한다. 그러기 위해서는 VCTRL node의 전압이 VREF level로 완전하게 셋틀링 되어 있어야만 한다. 그러나 긴 셋틀링으로 인해 VCTRL node전압이 VREF level로 완전하게 셋틀링되기 전에 AFC가 동작하여 부정확한 주파수를 검출하고 잘못된 주파수 정보를 Multi-lane VCO(150)에 전달하여 전체적인 시스템 에러가 발생 될 수 있다.
다른 하나는 CDR PLL(100)의 전체적인 락 타임(Lock Time)이 길어져서 디스플레이 시스템에 안 좋은 영향을 줄 수 있다는 것이다.
대한민국 등록특허: 10-1868700(2018년06월11일)
본 발명이 해결하고자 하는 기술적 과제는, 락 타임을 최소로 할 수 있고 안정적으로 PFD 루프로 전환할 수 있는 클럭 데이터 리커버리 위상고정루프 시스템을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 면(one aspect)에 따른 클럭 데이터 리커버리 위상고정루프 시스템은, 외부에서 입력되는 기준전압을 버퍼링하여 주파수 검출용 제1 기준전압 및 주파수 검출용 제2 기준전압을 생성하는 기준전압 생성부, 전하를 생성하는 전하 펌핑 회로, 상기 전하 펌핑 회로로부터 공급되는 전하를 이용하여 상기 주파수 검출용 제2 기준전압에 대응하는 전하를 충전하는 루프 필터, 기준전압 스위치 제어신호에 응답하여 상기 주파수 검출용 제2 기준전압을 상기 루프 필터로 스위칭하는 위상 주파수 검출용 제어스위치, 발진신호의 주파수를 생성하는데 사용되는 N(N은 자연수) 비트의 주파수 생성용 신호를 생성하는 자동 주파수 제어부 및 상기 주파수 검출용 제1 기준전압, 상기 주파수 검출용 제2 기준전압 및 주파수 생성용 신호를 이용하여, 목표로 하는 주파수 및 위상을 가지는 발진신호(S_VCO)를 생성하는 전압제어발진기를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 면(another aspect)에 따른 클럭 데이터 리커버리 위상고정루프 시스템은, 일 단자가 전원전압에 연결되고 게이트 단자가 다른 일 단자에 연결된 제1 모스 트랜지스터 및 일 단자가 전원전압에 연결되고 게이트 단자가 상기 제1 모스 트랜지스터의 게이트 단자와 연결된 제2 모스 트랜지스터를 포함하는 전류 미러, 상기 제1 모스 트랜지스터의 다른 일 단자와 접지 전압 사이에 설치되며, 외부에서 인가되는 제1 스위치 제어신호 및 주파수 검출용 제1 기준전압에 응답하여, 상기 제1 모스 트랜지스터의 다른 일 단자가 제1 셋틀링 타임을 가지도록 하는 AFC 모드 경로부 및 상기 제1 모스 트랜지스터의 다른 일 단자와 상기 접지 전압 사이에 설치되며, 외부에서 인가되는 제2 스위치 제어신호 및 주파수 검출용 제2 기준전압에 응답하여 상기 제1 모스 트랜지스터의 다른 일 단자가 제2 셋틀링 타임을 가지도록 하는 PFD 모드 경로부를 포함하며, 상기 제1 셋틀링 타임은 상기 제2 셋틀링 타임은 서로 다르며, 상기 제2 모스 트랜지스터를 통해 출력되는 전류는 발진신호를 생성하는데 사용된다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 클럭 데이터 리커버리 위상고정루프 시스템은 작은 부하를 가지는 AFC모드 전용 경로를 사용함으로써 AFC 동작시 V1_CC의 빠른 셋틀링 타임을 가질 수 있고 이로 인해 정확한 주파수 검출이 가능하며, 또한, 종래의 PFD 경로를 그대로 사용함으로써 AFC가 동작하는 동안 PLL 경로의 V1_FC의 전압준위를 AFC동작 수준으로 사전충전(Pre-Charge)하기 때문에 PLL로 동작 시 빠른 락 타임을 구현 할 수 있다는 장점이 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 AFC가 적용된 CDR PLL 시스템의 일부 구성을 나타낸다.
도 2는 도 1에 도시된 VI-Converter의 일 실시 예이다.
도 3은 본 발명에 따른 클럭 데이터 리커버리 위상고정루프 시스템의 일 실시 예이다.
도 4는 도 3에 도시된 전압제어발진기를 구성하는 전압전류 변환기의 실시 예이다.
도 5는 주파수 검출용 기준전압의 셋틀링 타임을 나타낸다.
도 6은 본 발명에 따른 클럭 데이터 리커버리 위상고정루프 시스템을 이용한 PLL의 동작 과정을 설명한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 클럭 데이터 리커버리 위상고정루프 시스템의 일 실시 예이다.
도 3에 도시된 클럭 데이터 리커버리 위상고정루프 시스템(300, 이하 CDR PPL 시스템)은 목표로 하는 주파수 및 위상을 가진 신호를 생성하는 장치로, 생성하고 있는 신호(이하 발진신호, S_VCO)의 주파수가 목표로 하는 신호의 주파수와 동일한가를 검출하고, 목표로 하는 신호의 주파수와 발진신호(S_VCO)의 주파수가 동일하다고 판단한 때에는, 생성하고 있는 발진신호(S_VCO)의 위상을 고정(Phase Locked)하는 작업을 순차적으로 수행함으로써, 목표로 하는 주파수 및 위상을 가지는 발진신호(S_VCO)를 생성하는 기능을 수행한다.
도 3에는 CDR PPL 시스템(300)의 전체 구성 중 본 발명과 관련된 일부의 구성만을 도시하였다.
도 3을 참조하면, 본 발명에 따른 CDR PPL 시스템(300)은, 기준전압 생성부(310), 전하 펌핑 회로(320, Charge Pump), 루프 필터(330), 자동 주파수 제어부(340, AFC), 전압제어발진기(350, Multi-lane VCO) 및 위상 주파수 검출용 제어스위치(SWR)를 포함한다.
기준전압 생성부(310)는 외부에서 입력되는 기준전압(VREF)을 버퍼링(buffering)하여 전압제어발진기(350, Voltage Controlled Oscillator, 이하 VCO)의 동작을 제어하는 주파수 검출용 제1 기준전압(V1_CC) 및 주파수 검출용 제2 기준전압(V1_FC)을 생성하는 2개의 증폭기(311, 312; Amplifiers)를 포함한다.
제1 증폭기(311) 및 제2 증폭기(312)는, 포지티브 입력단자(+)에는 기준전압(VREF)이 공통으로 인가되고, 네거티브 입력단자(-)는 각각의 출력단자에 연결됨으로써 각각 기준전압(VREF)에 대해 버퍼(buffer)로 동작한다. 따라서, 제1 증폭기(311)의 출력이 주파수 검출용 제1 기준전압(V1_CC)이 되고 제2 증폭기(312)의 출력이 주파수 검출용 제2 기준전압(V1_FC)이 된다.
여기서 주파수 검출용 제1 기준전압(V1_CC) 및 주파수 검출용 제2 기준전압(V1_FC)은 후술하는 전압제어발진기(350)에서 생성하고자 하는 발진신호(S_VCO)의 주파수를 검출하는데 사용된다는 점에서는 그 기능이 동일하다고 할 수 있다. 그러나, 주파수 검출용 제1 기준전압(V1_CC)은 발진신호(S_VCO)의 주파수가 목표로 하는 주파수와 동일하지는 않지만 거의 동일한 주파수를 가지도록 조정하는 1차 작업(Coarse Control)에 사용되고, 주파수 검출용 제2 기준전압(V1_FC)은 주파수 검출용 제1 기준전압(V1_CC)에 따라 1차 조정된 발진신호(S_VCO)의 주파수를 목표로 하는 주파수와 정밀하게 일치시키는 2차 작업(Fine Control)을 하는데 사용된다는 점에서 차이가 있다. 상기와 같은 의미로, 부재 번호에 기재된 CC는 Coarse Control로 그리고 FC는 Fine Control의 약자로 사용하였다.
위상 주파수 검출용 제어스위치(SWR)는 기준전압 스위치 제어신호(C_SWR)에 응답하여 제2 증폭기(312)의 출력인 주파수 검출용 제2 기준전압(V1_FC)을 루프 필터(320)로 스위칭한다. 주파수 검출용 제1 기준전압(V1_CC)이 전압제어발진기(350)에 바로 전달되는데 반해, 주파수 검출용 제2 기준전압(V1_FC)은 위상 주파수 검출용 제어스위치(SWR)의 스위칭 동작에 의해서만 전압제어발진기(350)에 전달된다는 것을 알 수 있다. 후술하겠지만, 기준전압 스위치 제어신호(C_SWR)에 응답하여 동작하는 위상 주파수 검출용 제어스위치(SWR)는, 주파수 검출용 제1 기준전압(V1_CC)에 의해 발진신호(S_VCO)의 목표 주파수에 대한 1차 작업이 종료된 후에야 비로소 주파수 검출용 제2 기준전압(V1_FC)을 전압제어발진기(350)에 전달한다.
전하 펌핑 회로(320)는 전하(charge)를 생성한다.
루프 필터(330)는 전하 펌핑 회로(320)로부터 공급되는 전하를 이용하여 주파수 검출용 제2 기준전압(V1_FC)에 대응하는 전하를 충전하며, 하나의 저항(R1) 및 2개의 커패시터(C1, C2)를 이용하여 구현할 수 있다. 제1 저항(R1)은 일 단자가 위상 주파수 검출용 제어스위치(SWR)의 일 단자 및 전하 펌핑회로(330)의 출력단자에 공통으로 연결된다. 제1 커패시터(C1)는 일 단자가 제1 저항(R1)의 다른 일 단자에 연결되고 다른 일 단자는 접지(GND) 전압과 연결된다. 제2 커패시터(C2)는 일 단자가 제1 저항(R1)의 일 단자에 연결되고 다른 일 단자는 접지(GND) 전압과 연결된다.
자동 주파수 제어부(340)는 전압제어발진기(350)에서 생성하고 있는 발진신호(S_VCO)의 주파수와 입력되는 기준주파수(Reference Freq.)를 비교하여 발진신호(S_VCO)의 주파수를 결정하도록 하는 N(N은 자연수) 비트의 주파수 생성용 신호(F_Gen)를 생성한다.
전압제어발진기(350)는 주파수 검출용 제1 기준전압(V1_CC), 주파수 검출용 제2 기준전압(V1_FC) 및 주파수 생성용 신호(F_Gen)를 이용하여, 목표로 하는 주파수 및 위상을 가지는 발진신호(S_VCO)를 생성하는 전압전류 변환기(351) 및 지연셀(352)을 포함한다.
전압전류 변환기(351, Voltage-Current Converter)는 주파수 검출용 제1 기준전압(V1_CC), 및 주파수 검출용 제2 기준전압(V1_FC)에 대응하는 전류를 생성한다.
지연셀(352)은 주파수 생성용 신호(F_Gen) 및 전압전류 변환기(351)에서 생성되는 전류를 이용하여 목표로 하는 주파수 및 위상을 가지는 발진신호(S_VCO)를 생성한다.
도 4는 도 3에 도시된 전압전류 변환기의 위상 주파수 검출용 스테이지의 실시 예이다.
도 4를 참조하면, 전압전류 변환기(351)는 전류 미러(410, current mirror), AFC 모드 경로부(420, AFC mode Path) 및 PFD 모드 경로부(430, Phase-Frequency-Detection mode Path)를 포함한다.
전류 미러(410)는 2개의 모스 트랜지스터(MP0, MP1)를 이용하여 생성한 전류(Iout)를 지연회로(352)로 전송한다. 도 1을 설명할 때 기재한 바와 같이, 실제 전류(Iout)은 전류 미러(410), AFC 모드 경로부(420), PFD 모드 경로부(430) 및 변환 스테이지(220, 도 1)에 의해 결정된다.
제1 모스 트랜지스터(MP0)는 일 단자가 전원전압(VDD)에 연결되고 다른 일 단자(NV1)는 게이트 단자에 연결된다. 제2 모스 트랜지스터(MP1)는 일 단자가 전원전압(VDD)에 연결되고 게이트 단자는 제1 모스 트랜지스터(MP0)의 게이트에 공통으로 연결되며, 전원전압(VDD)에서 제2 모스 트랜지스터(MP1)를 관통하여 흐르는 전류(Iout)를 다른 일 단자를 통해 지연회로(352)로 전송한다. 지연회로(352)로 전송되는 전류의 양은 2개의 모스 트랜지스터(MP0, MP1)에서 각각 생성되는 채널(Channel)의 폭(Width) 및 길이(Length)에 의해 결정된다. 설명의 편의를 위해 제1 모스 트랜지스터(MP0)는 다른 일 단자(NV1)를 공통 노드(NV1)로 가정하고 설명한다.
상기의 설명에서 모스 트랜지스터의 일 단자 및 다른 일 단자는 소스 단자 및 드레인 단자를 의미하며, 일 단자가 소스 단자이면 다른 일 단자는 드레인 단자이고, 반대로 일 단자가 드레인 단자이면 다른 일 단자는 소스 단자이다.
AFC 모드 경로부(420)는 제1 스위치 제어신호(C_SWCC) 및 주파수 검출용 제1 기준전압(V1_CC)에 응답하여 공통노드(NV1)의 전압 준위를 결정하고, PFD 모드 경로부(430)는 제2 스위치 제어신호(C_SWFC) 및 주파수 검출용 제2 기준전압(V1_FC)에 응답하여 공통노드(NV1)의 전압 준위를 결정함으로써, 전류 미러(410)가 지연 회로(352)에 공급하는 전류의 양을 결정하도록 한다.
상술한 바와 같이, AFC 모드 경로부(420)를 활성화하여 발진신호(S_VCO)의 주파수를 목표로 하는 주파수에 근접하도록 하고(Coarse Control), 이어서 AFC 모드 경로부(420)를 불활성화시킨 후 PFD 모드 경로부(430)를 활성화하여 발진신호(S_VCO)의 주파수를 목표로 하는 주파수에 일치시키도록(Fine Control) 한다.
AFC 모드 경로부(420)는 제1 스위치(SW1), 제3 모스 트랜지스터(MN1) 및 제1 전류제어 저항(RS1)을 포함한다. 제1 스위치(SW1)는 제1 스위치 제어신호(C_SWCC)에 응답하여 공통 노드(NV1)를 제3 모스 트랜지스터(MN1)의 일 단자로 스위칭한다. 제3 모스 트랜지스터(MN1)는, 다른 일 단자는 제1 전류제어 저항(RS1)의 일 단자에 연결되고, 게이트 단자에는 주파수 검출용 제1 기준전압(V1_CC)이 인가된다. 제1 전류제어 저항(RS1)의 다른 일 단자는 접지 전압(GND)에 연결된다.
PFD 모드 경로부(430)는 제2 스위치(SW1), 제4 모스 트랜지스터(MN2) 및 제2 전류제어 저항(RS2)을 포함한다. 제2 스위치(SW1)는 제2 스위치 제어신호(C_SWFC)에 응답하여 공통 노드(NV1)를 제4 모스 트랜지스터(MN0)의 일 단자로 스위칭한다. 제4 모스 트랜지스터(MN0)는, 다른 일 단자는 제2 전류제어 저항(RS2)의 일 단자에 연결되고, 게이트 단자에는 주파수 검출용 제2 기준전압(V1_FC)이 인가된다. 제2 전류제어 저항(RS2)의 다른 일 단자는 접지 전압(GND)에 연결된다.
도 3 및 도 4를 참조하면, 본 발명에서는, 락 타임을 최소로 할 수 있고 안정적으로 PFD 루프로 전환할 수 있도록 하기 위하여, 주파수 검출용 기준전압을 2개(V1_CC, V1_FC)로 분리하고, 분리된 2개의 기준전압(V1_CC, V1_FC)이 각각 AFC 모드 경로부(420) 및 PFD 모드 경로부(430)를 분리하여 활성화하는 것을 제안한다.
도 5는 주파수 검출용 기준전압의 셋틀링 타임을 나타낸다.
도 5a는 종래의 주파수 검출용 기준전압의 세틀링 타임(VCTRL)의 예이고, 도 5b는 본 발명에 따른 2개의 주파수 검출용 기준전압(V1_CC, V1_FC)의 예이다.
도 5를 참조하면, 종래의 주파수 검출용 기준전압의 세틀링 타임(VCTRL)과 본 발명의 주파수 검출용 제2 기준전압(V1_FC)의 세틀링 타임은 동일하지만, 본 발명의 주파수 검출용 제1 기준전압(V1_CC)의 세틀링 타임은 종래의 주파수 검출용 기준전압의 세틀링 타임(VCTRL)과 전혀 다르다는 것을 알 수 있다.
도 4를 참조하면, 본 발명의 주파수 검출용 제1 기준전압(V1_CC)의 셋틀링 타임은 부하로 작용하는 제3 모스 트랜지스터(MN1) 및 제1 전류제어 저항(RS1)에 의해 결정된다는 것을 알 수 있다. 도 3을 참조하면, 본 발명의 주파수 검출용 제2 기준전압(V1_FC)의 셋틀링 타임(Settling time)은 부하로 작용하는 위상 주파수 검출용 제어스위치(SWR), 제1 저항(R1), 제1 커패시터(C1) 및 제2 커패시터(C3)에 의해 결정된다는 것을 알 수 있다. 부하의 차이에 따라 주파수 검출용 제1 기준전압(V1_CC)의 세틀링 타임이 주파수 검출용 제2 기준전압(V1_FC)에 비해 빠르게 된다.
상술한 바와 같이, 제1 스위치 제어신호(C_SWCC)를 이용하여 제1 스위치(SW1)를 턴 온 시켜 AFC 모드 경로부(420)를 활성화하면, 주파수 검출용 제1 기준전압(V1_CC)에 의해 노드(NV1)의 전압 준위가 원하는 전압 값과 동일하거나 유사한 값으로 강하되기 때문에, 이때에 생성되는 발진신호(S_VCO)의 주파수도 목표로 하는 주파수에 근접하게 될 것이다. 여기서 근접한다는 말의 의미는 부하의 값이 반도체 공정의 편차에 따라 각 디바이스(device) 마다 차이가 있을 수 있고, 따라서 부하의 값의 변동에 따른 셋틀링 타임의 변동을 고려한 것이다.
이어서, 제1 스위치 제어신호(C_SWCC)를 이용하여 제1 스위치(SW1)를 턴 오프 시켜 AFC 모드 경로부(420)를 불활성화한 후, 제2 스위치 제어신호(C_SWFC)를 이용하여 제2 스위치(SW1)를 턴 온 시켜 PFD 모드 경로부(430)를 활성화하면, 주파수 검출용 제2 기준전압(V1_FC)에 의해 노드(NV1)의 전압 준위가 원하는 전압 값과 동일한 값으로 강하되기 때문에, 이때에 생성되는 발진신호(S_VCO)의 주파수는 목표로 하는 주파수와 동일한 주파수를 가지게 될 것이다.
도 6은 본 발명에 따른 클럭 데이터 리커버리 위상고정루프 시스템을 이용한 PLL의 동작 과정을 설명한다.
도 6을 참조하면, 클럭 데이터 리커버리 위상고정루프 시스템을 이용한 PLL의 동작과정(600)은, 트레이닝 클럭의 입력하고(610), AFC 모드 경로부(420)를 활성화하도록 스위치(SWR, SW1)는 턴 온하고 다른 스위치(SW2)는 턴 오프하며(620), AFC 모드 경로부(420)의 활성화에 따른 노드(NV1)의 셋틀링 타임 이후에 AFC 모드를 수행하여 생성한 발진신호(S_VCO)의 주파수를 검출하고(630), 검출된 주파수 정보와 트레이닝 클럭의 주파수 정보를 비교하면서 발진신호(S_VCO)의 주파수를 1차로 셋팅하며(640), AFC 모드 경로부(420)는 불활성화하고 PFD 모드 경로부(430)를 활성화하도록 스위치(SWR, SW1)는 턴 오프하고 다른 스위치(SW2)는 턴 온하며(650) 마지막으로 PFD 모드 수행한다(660).
본 발명에는 도 3과 같이 락 타임을 최소로 하기 위한 PFD 모드부와 AFC의 정확한 동작을 위한 AFC 모드부를 분리하였다. 두 개의 분리된 경로는 VI-Converter(351)의 입력단을 도 4에 도시된 바와 같이 AFC 모드 경로부(420)와 PFD 모드 경로부(430)로 변경하였다. 큰 부하를 가지는 루프 필터(330)의 출력 노드의 전압(V1_FC)과 작은 부하를 가지는 제1 증폭기(311)의 출력 노드의 전압(V1_CC)도 2개의 경로(420, 430)에 서로 분리하여 사용한다.
상술한 바와 같이 작은 부하를 가지는 AFC 모드 전용 경로를 사용함으로써 AFC 동작시 V1_CC의 빠른 셋틀링 타임을 가질 수 있고 이로 인해 정확한 주파수 검출이 가능하다.
또한, 종래의 PFD 경로를 그대로 사용함으로써 AFC가 동작하는 동안 PLL 경로의 V1_FC의 전압준위를 AFC동작 수준으로 사전충전(Pre-Charge)하기 때문에 PLL로 동작 시 빠른 락 타임을 구현 할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 기술자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
310: 기준전압 생성부
320: 전하 펌핑 회로
330: 루프 필터
340: 자동 주파수 제어부
350: 전압제어발진기
SWR: 위상 주파수 검출용 제어스위치

Claims (19)

  1. 외부에서 입력되는 기준전압을 버퍼링하여 주파수 검출용 제1 기준전압 및 주파수 검출용 제2 기준전압을 생성하는 기준전압 생성부;
    전하를 생성하는 전하 펌핑 회로;
    상기 전하 펌핑 회로로부터 공급되는 전하를 이용하여 상기 주파수 검출용 제2 기준전압에 대응하는 전하를 충전하는 루프 필터;
    기준전압 스위치 제어신호에 응답하여 상기 주파수 검출용 제2 기준전압을 상기 루프 필터로 스위칭하는 위상 주파수 검출용 제어스위치;
    발진신호의 주파수를 생성하는데 사용되는 N(N은 자연수) 비트의 주파수 생성용 신호를 생성하는 자동 주파수 제어부; 및
    상기 주파수 검출용 제1 기준전압, 상기 주파수 검출용 제2 기준전압 및 주파수 생성용 신호를 이용하여, 목표로 하는 주파수 및 위상을 가지는 발진신호를 생성하는 전압제어발진기를
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  2. 제1항에서, 상기 기준전압 생성부는,
    포지티브 입력단자에는 상기 기준전압이 인가되고, 출력단자는 네거티브 입력단자와 연결되어 상기 주파수 검출용 제1 기준전압을 출력하는 제1 증폭기; 및
    포지티브 입력단자에는 상기 기준전압이 인가되고, 출력단자는 네거티브 입력단자와 연결되어 상기 주파수 검출용 제2 기준전압을 출력하는 제2 증폭기를 포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  3. 제1항에서, 상기 루프 필터는,
    일 단자가 상기 위상 주파수 검출용 제어스위치의 일 단자 및 상기 전하 펌핑회로의 출력단자에 공통으로 연결되는 제1 저항;
    일 단자가 상기 제1 저항의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압과 연결되는 제1 커패시터; 및
    일 단자가 상기 제1 저항의 일 단자에 연결되고 다른 일 단자는 접지 전압과 연결되는 제2 커패시터를
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  4. 제1항에서, 상기 전압제어발진기는,
    상기 주파수 검출용 제1 기준전압, 및 상기 주파수 검출용 제2 기준전압에 대응하는 전류를 생성하는 전압전류 변환기; 및
    상기 주파수 생성용 신호 및 상기 전압전류 변환기에서 생성되는 전류를 이용하여 목표로 하는 주파수 및 위상을 가지는 발진신호를 생성하는 지연셀을 포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  5. 제4항에서, 상기 전압전류 변환기는,
    일 단자가 전원전압과 연결되며 다른 일 단자로 전류를 출력하는 전류미러;
    상기 전류미러의 또 다른 일 단자와 접지 전압 사이에 설치되며, 상기 주파수 검출용 제1 기준전압 및 제1 스위치 제어신호에 응답하여 활성화되는 AFC 모드 경로부; 및
    상기 전류미러의 상기 또 다른 일 단자와 접지 전압 사이에 설치되며, 상기 기준전압 스위치 제어신호, 상기 주파수 검출용 제2 기준전압 및 제2 스위치 제어신호에 응답하여 활성화되는 PDF 모드 경로부를
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  6. 제5항에서, 상기 PDF 모드 경로부의 활성화는,
    상기 AFC 모드 경로부를 비활성화시킨 후에 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
  7. 제6항에서,
    상기 전류미러와 상기 AFC 모드 경로부의 공통 노드에서의 셋틀링 타임과 상기 전류미러와 상기 PFD 모드 경로부의 공통 노드에서의 셋틀링 타임은 서로 다른 클럭 데이터 리커버리 위상고정루프 시스템.
  8. 제7항에서,
    상기 전류미러와 상기 AFC 모드 경로부의 공통 노드에서의 셋틀링 타임은 상기 전류미러와 상기 PFD 모드 경로부의 공통 노드에서의 셋틀링 타임에 비해 짧은 클럭 데이터 리커버리 위상고정루프 시스템.
  9. 제6항에서, 상기 AFC 모드 경로부의 활성화는,
    상기 위상 주파수 검출용 제어스위치 및 상기 제1 스위치는 턴 온 되고, 상기 제2 스위치는 턴 오프에 되는 것에 의해 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
  10. 제6항에서, 상기 PFD 모드 경로부의 활성화는,
    상기 위상 주파수 검출용 제어스위치 및 상기 제1 스위치는 턴 오프 된 상태에서, 상기 제2 스위치가 턴 온 되는 것에 의해 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
  11. 제6항에서, 상기 AFC 모드 경로부는,
    상기 제1 스위치 제어신호에 응답하여 일 단자에 연결된 상기 전류미러와 상기 AFC 모드 경로부의 공통 노드를 다른 일 단자로 스위칭하는 제1 스위치;
    일 단자가 상기 제1 스위치의 다른 일 단자와 연결되고 게이트 단자에 상기 주파수 검출용 제1 기준전압이 인가되는 제3 모스 트랜지스터; 및
    일 단자는 상기 제3 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압에 연결되는 제1 전류제어 저항을
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  12. 제6항에서, 상기 PDF 모드 경로부는,
    상기 제2 스위치 제어신호에 응답하여 일 단자에 연결된 상기 전류미러와 상기 PDF 모드 경로의 공통 노드를 다른 일 단자로 스위칭하는 제2 스위치;
    일 단자가 상기 제2 스위치의 다른 일 단자와 연결되고 게이트 단자에 상기 주파수 검출용 제2 기준전압이 인가되는 제4 모스 트랜지스터; 및
    일 단자는 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압에 연결되는 제2 전류제어 저항을
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  13. 일 단자가 전원전압에 연결되고 게이트 단자가 다른 일 단자에 연결된 제1 모스 트랜지스터 및 일 단자가 전원전압에 연결되고 게이트 단자가 상기 제1 모스 트랜지스터의 게이트 단자와 연결된 제2 모스 트랜지스터를 포함하는 전류 미러;
    상기 제1 모스 트랜지스터의 다른 일 단자와 접지 전압 사이에 설치되며, 외부에서 인가되는 제1 스위치 제어신호 및 주파수 검출용 제1 기준전압에 응답하여, 상기 제1 모스 트랜지스터의 다른 일 단자가 제1 셋틀링 타임을 가지도록 하는 AFC 모드 경로부; 및
    상기 제1 모스 트랜지스터의 다른 일 단자와 상기 접지 전압 사이에 설치되며, 외부에서 인가되는 제2 스위치 제어신호 및 주파수 검출용 제2 기준전압에 응답하여 상기 제1 모스 트랜지스터의 다른 일 단자가 제2 셋틀링 타임을 가지도록 하는 PFD 모드 경로부를 포함하며,
    상기 제1 셋틀링 타임은 상기 제2 셋틀링 타임은 서로 다르며,
    상기 제2 모스 트랜지스터를 통해 출력되는 전류는 발진신호를 생성하는데 사용되는 클럭 데이터 리커버리 위상고정루프 시스템.
  14. 제13항에서,
    상기 제1 셋틀링 타임은 상기 제2 셋틀링 타임에 비해 짧은 클럭 데이터 리커버리 위상고정루프 시스템.
  15. 제13항에서, 상기 AFC 모드 경로부는,
    상기 제1 스위치 제어신호에 응답하여 일 단자에 연결된 상기 전류미러와 상기 AFC 모드 경로부의 공통 노드를 다른 일 단자로 스위칭하는 제1 스위치;
    일 단자가 상기 제1 스위치의 다른 일 단자와 연결되고 게이트 단자에 상기 주파수 검출용 제1 기준전압이 인가되는 제3 모스 트랜지스터; 및
    일 단자는 상기 제3 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압에 연결되는 제1 전류제어 저항을
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  16. 제13항에서, 상기 PDF 모드 경로부는,
    상기 제2 스위치 제어신호에 응답하여 일 단자에 연결된 상기 전류미러와 상기 PDF 모드 경로의 공통 노드를 다른 일 단자로 스위칭하는 제2 스위치;
    일 단자가 상기 제2 스위치의 다른 일 단자와 연결되고 게이트 단자에 상기 주파수 검출용 제2 기준전압이 인가되는 제4 모스 트랜지스터; 및
    일 단자는 상기 제4 모스 트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 접지 전압에 연결되는 제2 전류제어 저항을
    포함하는 클럭 데이터 리커버리 위상고정루프 시스템.
  17. 제13항에서, 상기 PDF 모드 경로부의 활성화는,
    상기 AFC 모드 경로부를 비활성화시킨 후에 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
  18. 제13항에서, 상기 AFC 모드 경로부의 활성화는,
    상기 제1 스위치는 턴 온 되고, 상기 제2 스위치는 턴 오프에 되는 것에 의해 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
  19. 제13항에서, 상기 PFD 모드 경로부의 활성화는,
    상기 제1 스위치는 턴 오프 된 상태에서, 상기 제2 스위치는 턴 온 되는 것에 의해 수행되는 클럭 데이터 리커버리 위상고정루프 시스템.
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