KR20230018799A

KR20230018799A - 생략된 주소를 이용하여 메모리 장치를 제어하는 컨트롤러 및 이를 포함하는 메모리 시스템

Info

Publication number: KR20230018799A
Application number: KR1020210100742A
Authority: KR
Inventors: 최원재; 최성대
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-07-30
Filing date: 2021-07-30
Publication date: 2023-02-07

Abstract

본 발명은 생략된 주소를 이용하여 메모리 장치를 제어하는 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 커맨드와 함께 전송되는 주소의 일부를 생략하여 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.

Description

생략된 주소를 이용하여 메모리 장치를 제어하는 컨트롤러 및 이를 포함하는 메모리 시스템 {A CONTROLLER FOR CONTROLLING A MEMORY DEVICE USING AN OMITTED ADDRESS AND A MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 생략된 주소를 이용하여 메모리 장치를 제어하는 컨트롤러 및 이를 포함하는 메모리 시스템에 관한 것으로, 구체적으로는 커맨드와 함께 전송되는 주소의 일부를 생략하여 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.

본 발명의 실시예는 커맨드와 함께 전송되는 주소의 일부를 생략하여 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템을 제공하기 위한 것이다.

또한, 본 발명의 실시예는 주소의 일부를 생략하고 감소된 전송 사이클 동안 일부가 생략된 주소를 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템을 제공하기 위한 것이다.

본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 메모리 블록을 포함하는 메모리 장치; 및 호스트로부터 상기 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하고, 상기 논리 주소를 제 1 물리 주소로 변환한 후 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 상기 메모리 장치로 전송하는 컨트롤러;를 포함하고,

상기 컨트롤러는 상기 제 1 물리 주소의 일부 생략 가능 여부를 판단하는 주소 생략 판단부; 상기 제 1 물리 주소의 일부 생략 가능 여부에 기반하여 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 생성하고, 상기 제 1 커맨드를 제 2 커맨드로 대체하는 커맨드 대체부;를 포함할 수 있다.

본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법은, 호스트로부터 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하는 단계; 상기 논리 주소를 제 1 물리 주소로 변환하는 단계; 상기 제 1 물리 주소의 일부 생략 가능 여부를 판단하는 단계; 상기 제 1 물리 주소의 일부 생략 가능 여부에 기반하여 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 생성하는 단계; 상기 제 1 커맨드를 제 2 커맨드로 대체하는 단계; 상기 제 2 물리 주소와 상기 제 2 커맨드를 상기 메모리 장치로 전송하는 단계;를 포함할 수 있다.

본 발명의 일 실시예에 따른 메모리 시스템은, 복수의 메모리 블록을 포함하는 메모리 장치; 및 호스트로부터 상기 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하고, 상기 논리 주소를 제 1 물리 주소로 변환한 후 상기 제 1 커맨드를 제 2 커맨드로 대체하고 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 상기 메모리 장치로 전송하는 컨트롤러;를 포함하고, 상기 메모리 장치는 상기 제 2 물리 주소에 상기 제 2 커맨드를 수행할 수 있다.

본 발명의 실시예에 따른 컨트롤러 및 이를 포함하는 메모리 시스템은, 커맨드와 함께 전송되는 주소의 일부를 생략하여 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

또한, 본 발명의 실시예에 따른 컨트롤러 및 이를 포함하는 메모리 시스템은, 주소의 일부를 생략하고 감소된 전송 사이클 동안 일부가 생략된 주소를 메모리 장치로 전송하는 컨트롤러를 포함하는 메모리 시스템을 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템 내 컨트롤러를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 블록들의 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
도 6은 1개의 메모리 다이(die)가 포함하는 메모리 구조를 나타낸 것으로서, 도 4의 셀 어레이 및 리드/라이트(read/write) 회로 중 페이지 버퍼들의 일례를 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 8는 종래 기술에 따른 프로그램 커맨드 및 데이터 입력에 대한 타이밍도를 나타내는 도면이다.
도 9a와 도 9b는 도 6의 메모리 장치에 대한 어드레싱 방법을 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 프로그램 커맨드 및 컬럼 어드레스가 생략된 주소 전송에 따른 타이밍도를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 주소 생략 방법을 나타내는 흐름도이다.
도 12는 본 발명의 일 실시예에 따른 주소 생략 방법을 나타내는 순서도이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.

이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.

도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.

그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.

호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.

또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.

아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.

그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.

여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156,180)을 포함하며, 각각의 메모리 블록들(152,154,156,180)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156,180)이 각각 포함된 복수의 플레인들(plane)을 포함하며, 특히 복수의 플레인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.

여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 3 내지 도 5에서 보다 구체적으로 설명하며, 복수의 메모리 블록들(152,154,156,180)을 각각 포함하는 복수의 플레인들, 복수의 플레인들을 각각 포함하는 복수의 메모리 다이들, 및 복수의 메모리 다이들을 포함하는 메모리 장치(150)에 대해서는, 이하 도 6에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.

그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.

보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 플래시 변환 계층(FTL:Flash Translation Layer, 이하 'FTL'이라 칭하기로 함) 유닛(40), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.

또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

플래시 변환 계층 유닛(40)은 메모리 시스템(110)의 제반 동작을 제어할 수 있다. 즉, 호스트 인터페이스 유닛(132)으로부터 읽기 명령(read command), 프로그램 명령(program command), 읽기 명령 및 프로그램 명령에 대응하는 데이터의 논리 주소를 제공받을 수 있으며 제공받은 데이터의 논리주소를 메모리 장치(150)의 물리 주소로 변환할 L2P(Logical to Physical) 맵을 포함할 수 있다. 여기서 플래시 변환 계층(FTL) 유닛(40)은 프로세서(134)에 의해 구동되는 펌웨어(firmware)일 수 있다.

플래시 변환 계층(FTL) 유닛(40)은 L2P맵을 이용하여 호스트 인터페이스 유닛(132)으로부터 제공받은 데이터의 논리주소를 데이터의 논리주소에 대응하는 메모리 장치(150)의 물리 주소로 변환하고 데이터의 물리 주소를 메모리 인터페이스 유닛(142)으로 전달할 수 있다.

한편, 플래시 변환 계층(FTL) 유닛(40)은 ECC 유닛(138)을 포함할 수 있다. ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.

여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.

그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.

또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.

메모리 인터페이스 유닛(142)은 특히, 후술할 주소 생략부(200)로부터 호스트로부터 수신한 커맨드를 대체하는 대체 커맨드와 일부가 생략된 물리 주소를 수신하여 제어 신호를 생성하고 메모리 장치(150)로 제어신호를 전송할 수 있다.

아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.

여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스 유닛(142)를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.

또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.

그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.

일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.

그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156,180)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156,180) 간 또는 메모리 블록들(152,154,156,180)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156,180)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156,180)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.

또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 복수의 커맨드 동작들, 예컨대 복수의 라이트 커맨드들에 해당하는 복수의 프로그램 동작들, 복수의 리드 커맨드들에 해당하는 복수의 리드 동작들, 및 복수의 이레이즈 커맨드들에 해당하는 복수의 이레이즈 동작들을 메모리 장치(150)에서 수행할 경우, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널(channel)들(또는 웨이(way)들)에서, 최상(best)의 채널들(또는 웨이들)을 결정한 후, 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 커맨드들 해당하는 메모리 다이들로 전송하며, 또한 커맨드들에 해당하는 커맨드 동작들을 수행한 메모리 다이들로부터 커맨드 동작들의 수행 결과들을, 최상의 채널들(또는 웨이들)을 통해, 수신한 후, 커맨드 동작들의 수행 결과들을 호스트(120)로 제공한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 복수의 커맨드들을 수신할 경우, 메모리 장치(150)의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인한 후, 채널들(또는 웨이들)의 상태에 상응하여 최상의 전송 채널들(또는 전송 웨이들)을 결정하며, 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 메모리 다이들로 전송한다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서는, 호스트(102)로부터 수신된 복수의 커맨드들을 해당하는 커맨드 동작들을 메모리 장치(150)의 메모리 다이들에서 수행한 후, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 채널들(또는 웨이들)의 상태에 상응한 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들에 대한 수행 결과들을, 메모리 장치(150)의 메모리 다이들로부터 수신하며, 메모리 장치(150)의 메모리 다이들로부터 수신된 수행 결과들을, 호스트(102)로부터 수신된 복수의 커맨드들에 대한 응답으로, 호스트(102)로 제공한다.

여기서, 컨트롤러(130)는, 메모리 장치(150)에 포함된 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)의 상태를 확인, 예컨대 채널들(또는 웨이들)의 비지(busy) 상태, 레디(ready) 상태, 액티브(active) 상태, 아이들(idle) 상태, 정상(normal) 상태, 비정상(abnormal) 상태 등을 확인한 후, 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들을, 해당하는 메모리 다이들로 전송, 다시 말해 최상의 전송 채널들(또는 전송 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들에 해당하는 커맨드 동작들의 수행을, 해당하는 메모리 다이들로 요청한다. 또한, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통한 커맨드 동작들의 수행 요청에 상응하여, 해당하는 메모리 다이들로부터 커맨드 동작들의 수행 결과들을 수신하며, 이때 채널들(또는 웨이들)의 상태에 따라 최상의 채널들(또는 웨이들), 다시 말해 최상의 수신 채널들(또는 수신 웨이들)을 통해, 커맨드 동작들의 수행 결과들을 수신한다. 그리고, 컨트롤러(130)는, 최상의 전송 채널들(또는 전송 웨이들)을 통해 전송되는 커맨드들의 디스크립터(descriptor)와, 최상의 수신 채널들(또는 수신 웨이들)을 통해 수신되는 수행 결과들의 디스크립터 간을, 매칭(matching)한 후, 호스트(102)로부터 수신된 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 호스트(102)로 제공한다.

여기서, 커맨드들의 디스크립터에는, 커맨드들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들 또는 리드 커맨드들에 해당하는 데이터의 주소(일 예로, 데이터의 논리적 페이지 번호) 또는 데이터가 저장된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 또한, 수행 결과들의 디스크립터에는, 수행 결과들에 해당하는 데이터 정보 또는 위치 정보, 예컨대 라이트 커맨드들에 해당하는 프로그램 동작들의 데이터 또는 리드 커맨드들에 해당하는 리드 동작들의 데이터에 대한 주소(일 예로, 데이터에 대한 논리적 페이지 번호) 또는 프로그램 동작들 또는 리드 동작들이 수행된 위치의 주소(일 예로, 메모리 장치(150)의 물리적 페이지 정보) 등, 및 커맨드 동작들이 요청된 채널들(또는 웨이들), 다시 말해 커맨드들이 전송된 전송 채널들(또는 전송 웨이들)의 지시 정보, 예컨대 전송 채널들(또는 전송 웨이들)의 식별자(일 예로, 채널 번호(또는 웨이 번호)) 등이 포함될 수 있다. 아울러, 커맨드들의 디스크립터 및 수행 결과들의 디스크립터에 포함된 정보들, 예컨대 데이터 정보, 위치 정보, 또는 채널들(또는 웨이들)의 지시 정보는, 컨텍스트(context) 형태 또는 태그(tag) 형태로, 디스크립터에 포함될 수 있다.

즉, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 호스트(102)로부터 수신되는 복수의 커맨드들, 및 커맨드들에 해당하는 복수의 커맨드 동작들의 수행 결과들을, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)에서, 최상의 채널들(또는 웨이들)을 통해, 송수신한다. 특히, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 메모리 다이들에 연결된 복수의 채널들(또는 웨이들)의 상태에 상응하여, 커맨드들이 메모리 장치(150)의 메모리 다이들로 전송되는 전송 채널들(또는 전송 웨이들)과, 커맨드 동작들의 수행 결과들이 메모리 장치(150)의 메모리 다이들로부터 수신되는 수신 채널들(또는 수신 웨이들)을, 각각 독립적으로 관리한다. 예컨대, 메모리 시스템(110)에서의 컨트롤러(130)는, 복수의 채널들(또는 웨이들)의 상태에 상응하여, 복수의 채널들(또는 웨이들)에서, 제1커맨드가 전송되는 전송 채널(또는 전송 웨이)과, 제1커맨드에 해당하는 제1커맨드 동작의 수행 결과가 수신되는 수신 채널(또는 수신 웨이)을, 각각 독립적인 최상의 채널들(또는 웨이들)로 결정, 일 예로 전송 채널(또는 전송 웨이)을 제1최상의 채널(또는 웨이)로 결정하고, 수신 채널(또는 수신 웨이)을 제1최상의 채널(또는 웨이)로 결정하거나 제2최상의 채널(또는 웨이)로 결정한 후, 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 제1커맨드의 전송과, 제1커맨드 동작의 수행 결과의 수신을, 각각 수행한다.

그러므로, 본 발명의 실시 예에 따른 메모리 시스템(110)에서는, 메모리 장치(150)의 복수의 메모리 다이들과 연결된 복수의 채널들(또는 웨이들)을 보다 효율적으로 사용하며, 특히 각각 독립적인 최상의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 각각 송수신함으로써, 메모리 시스템(110)의 동작 성능을 보다 향상시킬 수 있다. 여기서, 후술할 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 시스템(110)의 메모리 장치(150)에 포함된 메모리 다이들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들의 수행 결과들을, 송수신하는 경우를 일 예로 하여 설명하지만, 컨트롤러(130) 및 메모리 장치(150)를 각각 포함한 복수의 메모리 시스템들에서, 각각의 메모리 시스템들에 대한 복수의 채널들(또는 웨이들)을 통해, 호스트(102)로부터 수신된 복수의 커맨드들과, 커맨드들에 해당하는 커맨드 동작들을 각각의 메모리 시스템들에서 수행한 이후의 수행 결과들을, 송수신하는 경우에도 동일하게 적용될 수 있다.

주소 생략부(200)는 커맨드와 함께 전송되는 주소의 일부를 생략할 수 있다. 주소는 컬럼 어드레스(column address)와 로우 어드레스(row address)로 구성될 수 있으며, 주소 생략부(200)는 컬럼 어드레스를 생략하고 로우 어드레스만을 메모리 장치(142)로 전송할 수 있다. 주소 생략부(200)는 주소가 생략되지 않은 주소를 갖는 커맨드를 대체하는 대체 커맨드와 함께 생략된 주소를 메모리 인터페이스 유닛(142)으로 전송할 수 있다.

주소 생략부(200)의 구성 및 동작에 대해서는 도 9a 내지 도 13을 통하여 더 상세하게 설명할 것이므로, 여기서는 구체적인 설명을 생략하기로 한다.

도 2는 본 발명의 일 실시예에 따른 메모리 시스템 내 컨트롤러를 도시한 도면이다.

도 2를 참조하면, 호스트(102) 및 메모리 장치(150)와 연동하는 컨트롤러(130)는 전술한 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리(144)를 포함할 수 있다.

호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.

호스트(102)로부터 명령, 데이터는 동일한 특성의 복수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 커맨드가 복수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지 결정할 수 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.

실시예에 따라, 플래시 변환 계층(FTL) 유닛(40)은 이벤트큐(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션 또는 웨어 레벨링을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.

예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기 요청을 전송하여 읽기 요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.

여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110, 도 1 참조)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.

한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리 주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리 주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.

맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메모리(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 읽기 요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.

한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리 주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.

메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가지며, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.

여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.

이하에서는, 도 3 내지 도 5를 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 블록들의 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 5는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.

우선, 도 3을 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2^M개의 페이지들(2^MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2^M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리 블록들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.

또한, 메모리 장치(150)는, 복수의 메모리 블록들을 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.

메모리 장치(150)는 단일 레벨 셀 메모리 블록보다 다중 레벨 셀 메모리 블록에 더 많은 양의 데이터를 저장할 수 있다. 다만, 메모리 장치(150)는 다중 레벨 셀 메모리 블록을 활용하여 데이터를 처리하는 것보다 단일 레벨 셀 메모리 블록을 활용하여 더 신속하게 데이터를 처리할 수 있다. 즉, 단일 레벨 셀 메모리 블록과 다중 레벨 셀 메모리 블록은 서로 다른 장단점을 가지고 있다. 그렇기 때문에, 프로세서(134)는, 신속한 데이터 처리가 필요한 경우, 단일 레벨 셀 메모리 블록에 데이터를 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 반면에, 많은 양의 저장 공간이 필요한 경우, 프로세서(134)는 다중 레벨 셀 메모리 블록에 데이터를 프로그램하도록 메모리 장치(150)를 제어할 수 있다. 결과적으로, 상황에 따라서 프로세서(134)는 데이터가 저장될 메모리 블록의 종류를 결정할 수 있다.

이하에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.

그리고, 각각의 블록들(210,220,230,240)은, 프로그램 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.

다음으로, 도 4를 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들은 셀 어레이(330)로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.

여기서, 도 4는, 낸드 플래시 메모리 셀로 구성된 각 셀 어레이(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다.

그리고, 메모리 장치(150)의 전압 공급 회로(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급 회로(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.

아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.

또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 5에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 5는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들을 보여주는 블록도로서, 각각의 메모리 블록들은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.

그리고, 메모리 장치(150)에 포함된 각 셀 어레이(330)는, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.

즉, 메모리 장치(150)의 복수의 메모리 블록들에서 각 셀 어레이 (330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 셀 어레이 (330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들에서 각 셀 어레이(330)에는 복수의 메모리 셀들이 구현될 수 있다.

도 6은 1개의 메모리 다이(die)가 포함하는 메모리 구조를 나타낸 것으로서, 도 4의 셀 어레이(330) 및 리드/라이트(read/write) 회로(320) 중 페이지 버퍼들(322, 324, 326)의 일례를 나타낸 것이다.

도 6을 참조하면, 메모리는 셀 어레이(cell array)와 페이지 버퍼(page buffer)를 포함하며 셀 어레이는 플레인, 블록, 페이지를 포함할 수 있으며, 페이지 버퍼는 데이터 레지스터와 캐시 레지스터를 포함할 수 있다.

1개의 다이(die)는 복수의 플레인(plane)을 포함하며 1개의 플레인은 복수의 블록을 포함할 수 있다. 또한 1개의 블록은 복수의 페이지를 포함할 수 있으며 1개의 페이지는 복수의 바이트의 저장공간을 포함할 수 있다. 본 발명의 일 실시예에 따른 1개의 다이는 4개의 플레인을 포함하고, 1개의 플레인은 1438개의 블록을 포함하며, 1개의 블록은 1536 페이지를 포함하고, 1개의 페이지는 18432 바이트의 저장공간을 포함할 수 있다. 따라서 1개의 다이가 저장할 수 있는 공간은 18,432 X 1,536 X 1,438 X 4 = 162,848,047,104 바이트가 된다.

캐시 레지스터는 외부로부터 DQ0 내지 DQ7을 통해 8비트의 데이터를 수신하고 데이터 레지스터에 전송할 수 있다. 또한 캐시 레지스터는 데이터 레지스터로부터 데이터를 수신하고 수신한 데이터를 DQ0 내지 DQ7을 통해 외부로 전송할 수 있다.

데이터 레지스터는 셀 어레이로부터 데이터를 리드하여 캐시 레지스터로 전송하거나 캐시 레지스터로부터 수신한 데이터를 셀 어레이에 프로그램 할 수 있다. 즉, 데이터 레지스터는 외부와의 데이터 입출력없이 셀 어레이로부터 데이터를 수신하거나 셀 어레이에 프로그램하기 위한 페이지 버퍼이며, 캐시 레지스터는 외부와의 입출력을 위한 페이지 버퍼이다.

도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 도면이다. 도 7을 참조하면, 메모리 시스템(100)은 컨트롤러(130) 및 메모리 장치(150)를 포함할 수 있다.

컨트롤러(130)는 주소 생략부(200)를 포함할 수 있으며, 주소 생략부(200)는 주소 생략 판단부(210)와 커맨드 대체부(220)를 포함할 수 있다.

전술한 바와 같이 컨트롤러(130)의 플래시 변환 계층(40)은 호스트(102)로부터 프로그램 커맨드와 커맨드의 대상이 되는 데이터 및 논리 주소를 수신하고, 논리 주소를 다이(die), 플레인(plane), 블록(block) 및 페이지(page) 주소를 포함하는 물리 주소로 매핑할 수 있다.

본 발명의 일 실시예에서, 주소 생략 판단부(210)는 매핑된 물리 주소의 일부 주소를 구성하는 복수의 비트가 특정한 값으로 구성되어 있는지 판단하여 일부 주소의 생략여부를 결정할 수 있다.

물리 주소는 로우 어드레스(row address)와 컬럼 어드레스(column address)를 포함할 수 있다. 로우 어드레스는 다이, 플레인, 블록 및 페이지 주소를 포함하며, 컬럼 어드레스는 페이지의 1 바이트의 데이터 주소를 포함할 수 있다.

주소 생략 판단부(210)는 컬럼 어드레스를 구성하는 복수의 비트의 값이 모두 특정한 값인지 판단하여 컬럼 어드레스의 생략 여부를 결정할 수 있다. 예를 들어 컬럼 어드레스가 15개의 비트로 구성되어 있는 경우 주소 생략 판단부(210)는 15개의 비트가 모두 0인지 판단하여 모두 0으로 구성되어 있는 경우 컬럼 어드레스 생략을 결정하고 커맨드 대체부로 컬럼 어드레스 생략 결정을 통지할 수 있다. 주소 생략 판단부(210)는 특히 시작 컬럼 어드레스에 대하여 시작 컬럼 어드레스를 구성하는 복수의 비트가 모두 0인지 판단하여 컬럼 어드레스 생략을 결정할 수 있다. 컬럼 어드레스는 1 바이트의 데이터를 가리키는 주소이므로 시작 컬럼 어드레스는 일련의 연속된 데이터의 첫 주소를 의미한다. 프로그램 동작은 페이지 단위로 수행되어 컬럼 어드레스가 한번만 전송되는 경우라도, 한번만 전송되는 컬럼 어드레스는 프로그램이 수행될 첫 데이터에 대한 주소를 의미하며, 따라서 시작 컬럼 어드레스가 될 수 있다.

커맨드 대체부(220)는 주소 생략 판단부(210)로부터 컬럼 어드레스 생략 결정을 수신하면, 호스트(102)로부터 수신한 기존의 커맨드를 새로운 커맨드로 대체하고 컬럼 어드레스가 생략된 주소를 메모리 인터페이스 유닛(142)으로 전송한 후 메모리 인터페이스 유닛(142)이 대체 커맨드와 생략된 주소를 메모리 장치로 전송할 것을 요청할 수 있다.

생략되지 않은 주소를 갖는 기존의 커맨드는 메모리 장치(150)가 컨트롤러(130)가 생략되지 않은 주소를 전송할 것으로 인식하고 있으므로, 호스트(102)로부터 수신한 기존의 커맨드로는 일부가 생략된 주소를 메모리 장치(150)로 전송할 수 없다. 따라서 컨트롤러(130)는 일부가 생략된 주소를 전송하기 위해 호스트(102)로부터 수신한 커맨드를 새로운 커맨드로 대체하고 일부가 생략된 주소를 메모리 장치(150)로 전송할 수 있다.

메모리 장치(150)는 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(150)는 입출력 라인을 통해 컨트롤러(130)로부터 커맨드(CMD), 주소(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 메모리 장치(150)는 전원 라인을 통해 컨트롤러(130)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 컨트롤러(130)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)는 데이터 스트로브 신호(DQS), 커맨드 래치 인에이블(CLE), 주소 래치 인에이블(ALE), 칩 인에이블(CE), 쓰기 인에이블(WE), 읽기 인에이블(RE) 신호 등을 포함할 수 있다.

메모리 장치(150)는 셀 어레이(330), 제어 회로(360), 전압 공급부(310), 전압 전달부(390), 리드/라이트 회로(320) 및 컬럼 선택부(380)를 포함할 수 있다.

셀 어레이(330)는 다수의 메모리 블록들(350)을 포함할 수 있다. 메모리 블록(350)에는 사용자의 데이터가 저장될 수 있다.

제어 회로(360)는 메모리 장치(150)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다. 제어 회로(360)는 특히, 컨트롤러(130)로부터 대체 커맨드와 일부가 생략된 물리 주소를 수신하여 생략된 물리 주소에 대하여 대체 커맨드를 수행할 수 있다.

전압 공급 회로(310)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(360)의 제어에 의해 수행될 수 있다.

전압 공급 회로(310)는 메모리 블록(350)으로부터 데이터를 리드하기 위해 복수의 가변적인 리드 전압들을 생성할 수 있다.

전압 전달부(390)는 제어 회로(360)의 제어에 응답해서 셀 어레이(330)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(390)는 제어 회로(360)의 제어에 응답해서 전압 공급 회로(310)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.

리드/라이트 회로(320)는 제어 회로(360)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 리드/라이트 회로(320)는 셀 어레이(330)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(380)는 열 주소 정보에 응답하여 리드/라이트 회로(320)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(150) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.

프로그램 동작의 경우 리드/라이트 회로(320)는 셀 어레이(330)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는 프로그램 동작 시 셀 어레이(330)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 리드/라이트 회로(320)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(page buffer) 로 구성될 수 있다. 각각의 페이지 버퍼 내부에는 복수의 래치들이 구비될 수 있다. 페이지 버퍼는 MSB(Most Significant Bit) 페이지 버퍼, CSB(Central Significant Bit) 페이지 버퍼 및 LSB (Least Significant Bit) 페이지 버퍼를 포함할 수 있다.

도 8는 종래 기술에 따른 프로그램 커맨드 및 데이터 입력에 대한 타이밍도를 나타내는 도면이다. 도 8은 제어 신호(

, CLE, ALE,

,

, RE, DQS,

, DQ 및 R/

)의 타이밍도와 데이터 신호(DQ)의 타이밍도를 나타낸다.

데이터 신호(DQ)의 타이밍도는 셀 타입, 프로그램 커맨드 및 주소가 전송되는 제 1 구간, 프로그램 커맨드에 대한 데이터가 전송되는 제 2 구간 및 페이지에 대한 프로그램이 수행되는 제 3 구간을 포함한다.

제 1 구간은 7개의 사이클 동안 프로그램 커맨드 및 주소가 전송되는 것을 나타내고, 제 2 구간은 커맨드의 대상이 되는 데이터가 전송되는 것을 나타내며, 제 3 구간은 프로그램을 수행하는 것을 나타낸다.

제 1 구간의 처음 2개의 사이클은 셀 타입 및 프로그램 커맨드가 전송되는 것을 나타낸다. 제 1 사이클 동안 LSB, CSB, MSB 또는 단일 레벨 셀(SLC)을 나타내는 커맨드(01h, 02h, 03h, A2h)가 전송될 수 있으며, 제 2 사이클 동안 프로그램 커맨드를 나타내는 값인 80h가 전송될 수 있다.

제 3 내지 제 7 사이클은 주소가 전송되는 사이클이다. 이 때 제 3 사이클과 제 4 사이클에서는 컬럼 어드레스가 전송되고, 제 5 사이클 내지 제 7 사이클 동안에는 로우 어드레스가 전송될 수 있다. 컬럼 어드레스는 페이지의 한 바이트 데이터를 나타내는 주소이며, 로우 어드레스는 다이, 플레인, 블록 및 페이지를 나타내는 주소이다.

각각의 사이클 동안에는 8개의 비트가 전송될 수 있다. 따라서 주소가 전송되는 제 3 내지 제 7 사이클 동안에는 총 40비트가 전송될 수 있다.

제 2 구간에서는 커맨드의 대상이 되는 데이터가 전송된다. 제 2 구간은 각각의 사이클동안 D0부터 Dn까지의 데이터가 전송되는 것을 나타내고 있으며, 각 사이클 동안에는 8개의 비트가 전송될 수 있다. 데이터의 전송 후에 전송되는 10h는 제 1 구간에서 컬럼 어드레스와 로우 어드레스가 전송되기 전 전송되는 프로그램 커맨드 80h와 쌍을 이루어 전송되는 프로그램 커맨드이다.

제 3 구간은 메모리 장치(150)로 전송된 데이터가 메모리 장치(150)의 페이지에 프로그램되는 것을 나타낸다.

도 9a와 도 9b는 도 6의 메모리 장치에 대한 어드레싱 방법을 나타내는 도면이다. 도 9a를 참조하면, 도 9a의 가로축은 주소를 구성하는 각각의 비트값을 나타내며 세로축은 각각의 사이클을 나타낸다. 즉, 1개의 사이클 동안에는 8비트가 메모리 장치(150)로 전송될 수 있다.

제 1 사이클 동안에는 제 0번 비트 내지 제 7번 비트가 전송되고, 제 2 사이클동안에는 제 8번 내지 제 14번 비트와 예비 비트인 L비트가 전송되고, 제 3 사이클 동안에는 제 15번 내지 제 22번 비트가 전송되며, 제 4 사이클 동안에는 제 23번 내지 제 30번 비트가 전송되고, 제 5 사이클 동안에는 제 31번 내지 제 38번 비트가 전송될 수 있다.

도 9b를 참조하면, 제 0번 비트 내지 제 14번 비트는 컬럼 어드레스를 구성한다. 컬럼 어드레스는 1 페이지를 구성하는 복수의 바이트 중의 어느 한 바이트의 데이터를 가리키는 주소를 의미한다.

도 6의 메모리 장치 구조를 참조하면, 컬럼 어드레스는 1 페이지를 구성하는 18,432 바이트 중의 어느 한 바이트의 데이터를 가리키는 주소일 수 있다.

한편, 제 15번 비트 내지 제 23번 비트는 페이지 주소를 나타낸다. 도 6의 메모리 장치는 1개의 블록이 1536 페이지이므로, 총 11비트의 어드레스가 필요하나 실제로는 제 15번 비트 내지 제 23번 비트의 9개의 비트만 할당된다. 9개의 비트는 페이지 내 128개의 워드라인 및 4개의 스트링을 선택하는데 사용되며, 나머지 2개의 비트는 커맨드 사이클동안 전송된다.

제 24번 내지 제 25번 비트는 플레인 주소를 나타내며, 제 26번 비트 내지 제 36번 비트는 블록 주소를 나타낸다.

도 6의 메모리 장치에서 하나의 플레인은 1438개의 블록으로 구성되므로 제 26번 비트 내지 제 36번 비트는 1438개의 블록 중 1개의 블록을 가리키는 블록 주소를 나타낸다.

제 37번 비트 내지 제 38번 비트는 LUN(Logical Unit Number)을 나타내며, 이는 다이(die)를 나타내며, 4개의 다이 중 하나를 선택할 수 있음을 나타낸다.

도 10은 본 발명의 일 실시예에 따른 프로그램 커맨드 및 컬럼 어드레스가 생략된 주소 전송에 따른 타이밍도를 나타내는 도면이다.

도 10에서는 도 8의 데이터 신호(DQ)의 타이밍도에서 컬럼 어드레스가 전송되는 사이클이 생략되고, 도 6의 제 1 구간의 80h와 제 3 구간의 10h는 ##h로 대체되었으며, 중복되는 내용은 반복을 피하기 위하여 설명을 생략한다.

도 10의 제 1 구간은 컬럼 어드레스를 전송하는 사이클이 생략되고, 커맨드와 로우 어드레스만이 메모리 장치로 전송되는 것을 나타낸다.

전술한 바와 같이 이 때의 커맨드(##h)는 컬럼 어드레스와 로우 어드레스를 모두 포함하는 기존의 커맨드와는 달리 컬럼 어드레스가 생략되고 로우 어드레스만을 포함하는 새로운 커맨드일 수 있다.

예를 들어 기존의 커맨드가 컬럼 어드레스 및 로우 어드레스로 구성되는 5개의 사이클을 포함한다면 새로운 커맨드는 컬럼 어드레스가 생략되고 로우 어드레스만으로 구성되는 3개의 사이클을 포함할 수 있다. 여기서 ##는 새로운 커맨드가 기존 커맨드와 중복되지 않는 새로운 2자리의 16진수 값을 갖는다는 것을 의미할 수 있으며 이는 제 3구간의 ##h에도 마찬가지로 적용될 수 있다.

컬럼 어드레스는 1 페이지 중의 1 바이트의 데이터에 대한 주소를 나타내고, 로우 어드레스는 다이, 플레인, 블록 및 페이지 주소를 나타내며, 도 10의 제 1 구간에서는 컬럼 어드레스를 포함하는 사이클이 생략되어 있으므로 도 10의 제 1 구간에서는 로우 어드레스가 나타내는 다이, 플레인, 블록 및 페이지 주소만이 메모리 장치(150)로 전송될 수 있다.

프로그램 커맨드는 페이지 단위로 프로그램을 수행할 수 있으며, 이 경우 컬럼 어드레스를 구성하는 복수의 비트의 값은 모두 특정한 값으로 동일할 수 있다. 예를 들어, 도 9a에 개시된 바와 같이 제 0번 비트부터 제 14번 비트까지의 값은 모두 0으로 동일할 수 있다.

컬럼 어드레스를 전송하기 위하여 2개의 사이클 동안 제 0번 비트부터 제 14번 비트가 전송되나 제 0번 비트 내지 제 14번 비트의 값이 모두 0으로 동일하며 이 값은 메모리 장치(150)에 의해 고려되지 않으므로, 2개의 사이클이 불필요하게 낭비될 수 있다.

따라서 컬럼 어드레스를 전송하지 않으면 2개의 사이클이 불필요하게 낭비되지 않으므로 시스템의 효율성이 높아질 수 있다.

도 11은 본 발명의 일 실시예에 따른 주소 생략 방법을 나타내는 흐름도이다. 도 11을 참조하면, 단계 810에서 컨트롤러(130)는 호스트(102)로부터 전송된 프로그램 커맨드 및 커맨드의 대상이 되는 논리 주소를 수신할 수 있다.

단계 820에서 컨트롤러(130)는 수신한 논리 주소를 컬럼 어드레스와 로우 어드레스를 포함하는 물리 주소로 매핑할 수 있다. 여기서 컬럼 어드레스는 1 페이지 중의 특정 1 바이트를 가리키는 주소일 수 있으며, 로우 어드레스는 페이지, 블록, 플레인 및 다이 주소를 포함할 수 있다.

단계 830에서 컨트롤러(130)는 매핑된 물리 주소의 컬럼 어드레스가 0인지 판단하여 컬럼 어드레스의 생략여부를 결정할 수 있다. 컬럼 어드레스는 복수의 비트로 구성되므로 컨트롤러(130)는 각 비트가 특정한 값인지, 예를 들어 0인지 판단하여 모든 비트가 0이면 컬럼 어드레스 생략을 결정할 수 있다.

단계 840에서 컨트롤러(130)는 컬럼 어드레스 생략이 결정되면 호스트(102)로부터 수신한 커맨드를 새로운 커맨드로 대체할 수 있다. 기존에 호스트(102)로부터 수신한 커맨드는 메모리 장치가 컬럼 어드레스가 생략되지 않은 것으로 인식하므로, 호스트(102)로부터 수신한 커맨드에 컬럼 어드레스가 생략된 주소를 메모리 장치(150)로 전송하면 오류가 발생할 수 있다.

단계 850에서 컨트롤러(130)는 새로운 커맨드 및 컬럼 어드레스가 생략된 주소를 메모리 장치로 전송할 수 있다.

단계 860에서 메모리 장치는 수신한 새로운 커맨드 및 컬럼 어드레스가 생략된 주소를 이용하여 프로그램을 수행할 수 있다.

도 12는 본 발명의 일 실시예에 따른 주소 생략 방법을 나타내는 순서도이다. 도 12를 참조하면, 단계 910에서 컨트롤러(130)는 호스트(102)로부터 프로그램 커맨드, 프로그램 데이터 및 논리주소를 수신할 수 있다.

단계 920에서 컨트롤러(130)는 수신한 논리주소를 컬럼 어드레스와 로우 어드레스를 포함하는 물리 주소로 매핑할 수 있다. 물리 주소는 호스트(102)로부터 수신한 논리주소에 대응하여 메모리 장치에서 실제로 액세스되는 주소로서 페이지, 블록, 플레인 및 다이 주소를 포함할 수 있다.

단계 930에서 컨트롤러(130)는 매핑된 물리 주소의 컬럼 어드레스를 구성하는 복수의 비트의 값이 모두 특정한 값인지 판단할 수 있다. 컬럼 어드레스를 구성하는 복수의 비트의 값이 모두 특정한 값이라는 것은 컬럼 어드레스를 구성하는 각 비트가 모두 0인 것을 의미할 수 있다. 일 실시예에서, 컬럼 어드레스는 15개의 비트로 구성될 수 있으며 15개의 비트가 모두 0인 경우 컬럼 어드레스를 생략가능한 것으로 판단할 수 있으며, 그렇지 않은 경우 컬럼 어드레스 생략이 불가능한 것으로 판단할 수 있다.

단계 940에서 컬럼 어드레스 생략이 가능하면 (단계 930에서 YES), 호스트(102)로부터 수신한 커맨드를 새로운 커맨드로 대체할 수 있다.

단계 950에서 컨트롤러(130)는 대체 커맨드, 프로그램 데이터 및 컬럼 어드레스가 생략된 주소를 메모리 장치로 전송할 수 있다.

단계 960에서 메모리 장치는 컨트롤러(130)로부터 수신한 대체 커맨드, 프로그램 데이터 및 컬럼 어드레스가 생략된 주소를 이용하여 지정된 주소에 프로그램 데이터를 프로그램할 수 있다.

매핑된 물리주소의 컬럼 어드레스 생략이 불가능하면(단계 930에서 NO), 컨트롤러(130)는 호스트(102)로부터 수신한 커맨드, 컬럼 어드레스 및 로우 어드레스를 포함하는 물리 주소를 메모리 장치(150)로 전송할 수 있다(단계 970).

단계 980에서 메모리 장치(150)는 호스트(102)로부터 수신한 커맨드, 컬럼 어드레스, 로우 어드레스 및 프로그램 데이터를 이용하여 지정된 주소에 프로그램 데이터를 프로그램할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims

복수의 메모리 블록을 포함하는 메모리 장치; 및
호스트로부터 상기 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하고, 상기 논리 주소를 제 1 물리 주소로 변환한 후 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 상기 메모리 장치로 전송하는 컨트롤러;를 포함하고,
상기 컨트롤러는
상기 제 1 물리 주소의 일부 생략 가능 여부를 판단하는 주소 생략 판단부;
상기 제 1 물리 주소의 일부 생략 가능 여부에 기반하여 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 생성하고, 상기 제 1 커맨드를 제 2 커맨드로 대체하는 커맨드 대체부;를 포함하는 메모리 시스템.
제 1 항에 있어서,
상기 제 1 물리 주소는 컬럼 어드레스와 로우 어드레스를 포함하는 메모리 시스템.
제 2 항에 있어서,
상기 주소 생략 판단부는 상기 제 1 물리 주소의 컬럼 어드레스의 생략 가능 여부를 판단하는 메모리 시스템.
제 3 항에 있어서,
상기 제 1 물리 주소의 컬럼 어드레스는 복수의 비트로 구성되고,
상기 주소 생략 판단부는 상기 복수의 비트가 모두 미리 정해진 수이면 상기 컬럼 어드레스를 생략가능한 것으로 판단하는 메모리 시스템.
제 4 항에 있어서,
상기 제 2 물리 주소는 상기 제 1 물리 주소가 전송되는 사이클보다 적은 사이클로 상기 메모리 장치에 전송되는 메모리 시스템.
제 5 항에 있어서,
상기 제 1 커맨드와 상기 제 2 커맨드는 프로그램 커맨드인 메모리 시스템.
제 6 항에 있어서,
상기 컬럼 어드레스는 1 페이지의 1 바이트 데이터에 대한 주소를 나타내고, 상기 로우 어드레스는 다이, 플레인, 블록 및 페이지 주소 중 적어도 어느 하나를 나타내는 메모리 시스템.
제 7 항에 있어서,
상기 제 2 물리 주소는 상기 제 1 물리 주소에서 컬럼 어드레스가 생략된 물리 주소인 메모리 시스템의 동작 방법.
호스트로부터 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하는 단계;
상기 논리 주소를 제 1 물리 주소로 변환하는 단계;
상기 제 1 물리 주소의 일부 생략 가능 여부를 판단하는 단계;
상기 제 1 물리 주소의 일부 생략 가능 여부에 기반하여 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 생성하는 단계;
상기 제 1 커맨드를 제 2 커맨드로 대체하는 단계;
상기 제 2 물리 주소와 상기 제 2 커맨드를 상기 메모리 장치로 전송하는 단계;를 포함하는 메모리 시스템의 동작 방법.
제 9 항에 있어서,
상기 제 1 물리 주소는 컬럼 어드레스와 로우 어드레스를 포함하는 메모리 시스템의 동작 방법.
제 10 항에 있어서,
상기 제 1 물리 주소의 일부 생략 가능 여부를 판단하는 단계는 상기 제 1 물리 주소의 컬럼 어드레스의 생략 가능 여부를 판단하는 것을 포함하는 메모리 시스템의 동작 방법.
제 11 항에 있어서,
상기 제 1 물리 주소의 컬럼 어드레스는 복수의 비트로 구성되고,
상기 주소 생략 판단부는 상기 복수의 비트가 모두 미리 정해진 수이면 상기 컬럼 어드레스를 생략가능한 것으로 판단하는 메모리 시스템의 동작 방법.
제 12 항에 있어서,
상기 제 2 물리 주소는 상기 제 1 물리 주소가 전송되는 사이클보다 적은 사이클로 상기 메모리 장치에 전송되는 메모리 시스템의 동작 방법.
제 13 항에 있어서,
상기 제 1 커맨드와 상기 제 2 커맨드는 프로그램 커맨드인 메모리 시스템의 동작 방법.
제 9 항에 있어서,
상기 메모리 장치로 전송하는 단계는 상기 제 1 물리 주소의 일부 생략이 가능하지 않으면 상기 제 1 커맨드와 상기 제 1 물리 주소를 전송하고, 상기 주소의 일부 생략이 가능하면 상기 제 2 커맨드와 상기 제 2 물리 주소를 전송하는 것을 포함하는 메모리 시스템의 동작 방법.
제 15 항에 있어서,
상기 제 2 물리 주소는 상기 제 1 물리 주소에서 컬럼 어드레스가 생략된 물리 주소인 메모리 시스템의 동작 방법.
복수의 메모리 블록을 포함하는 메모리 장치; 및
호스트로부터 상기 메모리 장치를 제어하는 제 1 커맨드와 상기 제 1 커맨드의 대상이 되는 논리 주소를 수신하고, 상기 논리 주소를 제 1 물리 주소로 변환한 후 상기 제 1 커맨드를 제 2 커맨드로 대체하고 상기 제 1 물리 주소의 일부를 생략한 제 2 물리 주소를 상기 메모리 장치로 전송하는 컨트롤러;를 포함하고,
상기 메모리 장치는 상기 제 2 물리 주소에 상기 제 2 커맨드를 수행하는 메모리 시스템.
제 17 항에 있어서,
상기 제 1 물리 주소는 컬럼 어드레스와 로우 어드레스를 포함하고, 상기 제 2 물리 주소는 상기 제 1 물리 주소에서 컬럼 어드레스가 생략된 물리 주소인 메모리 시스템.
제 18 항에 있어서,
상기 제 1 커맨드와 상기 제 2 커맨드는 프로그램 커맨드인 메모리 시스템.
제 19 항에 있어서,
상기 제 2 물리 주소는 상기 제 1 물리 주소가 전송되는 사이클보다 적은 사이클로 상기 메모리 장치에 전송되는 메모리 시스템.