KR20230016320A - semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors - Google Patents

semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors Download PDF

Info

Publication number
KR20230016320A
KR20230016320A KR1020210097626A KR20210097626A KR20230016320A KR 20230016320 A KR20230016320 A KR 20230016320A KR 1020210097626 A KR1020210097626 A KR 1020210097626A KR 20210097626 A KR20210097626 A KR 20210097626A KR 20230016320 A KR20230016320 A KR 20230016320A
Authority
KR
South Korea
Prior art keywords
channel
thickness
source
channel pattern
integrated circuit
Prior art date
Application number
KR1020210097626A
Other languages
Korean (ko)
Inventor
하대원
김민규
최도영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210097626A priority Critical patent/KR20230016320A/en
Publication of KR20230016320A publication Critical patent/KR20230016320A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

A semiconductor integrated circuit device comprises: a substrate; a gate structure arranged to extend in one direction on the substrate; spacers disposed outside the gate structure; a first channel portion disposed on the substrate, penetrating the gate structure, and including at least one channel pattern made of silicon (Si); a second channel portion disposed above the first channel portion, penetrating the gate structure, and including at least one channel pattern made of silicon germanium (SiGe); a first source/drain region in contact with one end and the other end of each channel pattern of the first channel portion, and including N-type impurities; and a second source/drain region which is disposed above the first source/drain region, is in contact with one end and the other end of each channel pattern of the second channel portion, and includes P-type impurities. The thickness of each channel pattern of the first channel portion is a first thickness. Each channel pattern of the second channel portion includes edge regions formed at one end and the other end, and a connection region disposed between the edge regions. The edge regions have a second thickness. The connection region has a third thickness thinner than the first thickness and the second thickness. It is possible to easily adjust the thickness of a silicon germanium (SiGe) channel pattern.

Description

3차원 스택 전계효과 트랜지스터를 포함하는 반도체 집적회로 소자{semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors}Semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors}

본 개시는 3차원 스택 전계효과 트랜지스터를 포함하는 반도체 집적회로 소자에 관한 것이다.The present disclosure relates to a semiconductor integrated circuit device including a three-dimensional stacked field effect transistor.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 소형화 및 다기능화되고 있다. 따라서, 반도체 집적회로 소자의 다운 스케일링(down scaling)도 급속도로 진행되고 있으며, 반도체 집적회로 소자에 포함되는 다층 배선 구조의 선폭 및 피치도 미세화되고 있다.In accordance with the rapid development of the electronic industry and the needs of users, electronic devices are being further miniaturized and multifunctional. Accordingly, down-scaling of semiconductor integrated circuit devices is rapidly progressing, and line widths and pitches of multilayer wiring structures included in semiconductor integrated circuit devices are being refined.

BEOL 구조의 전계 효과 트랜지스터를 형성하기 위해 나노시트(nanosheet)를 이용하고 있다. 실리콘(Si)과 실리콘 저마늄(SiGe)을 교차 적층하여 형성한 나노시트를 통해 소정의 두께를 가진 전계 효과 트랜지스터를 형성할 수 있다.A nanosheet is used to form a field effect transistor of a BEOL structure. A field effect transistor having a predetermined thickness may be formed through nanosheets formed by crossing silicon (Si) and silicon germanium (SiGe).

본 개시의 실시예들에 따른 과제는 3차원 스택 전계효과 트랜지스터에서 실리콘 저마늄(SiGe) 채널 패턴의 두께를 용이하게 조절하도록(예, 실리콘(Si) 채널 패턴의 두께보다 얇게) 구성되는 반도체 집적회로 소자 및 이의 제조 방법을 제공하는 것이다.An object according to embodiments of the present disclosure is to integrate a semiconductor configured to easily adjust the thickness of a silicon germanium (SiGe) channel pattern (eg, thinner than the thickness of the silicon (Si) channel pattern) in a three-dimensional stacked field effect transistor. It is to provide a circuit element and a manufacturing method thereof.

또한, 3차원 스택 전계효과 트랜지스터에서 실리콘 저마늄(SiGe) 채널 패턴의 저마늄(Ge) 농도를 용이하게 조절하도록 구성되는 반도체 집적회로 소자 및 이의 제조 방법을 제공하는 것이다.In addition, to provide a semiconductor integrated circuit device configured to easily adjust the germanium (Ge) concentration of a silicon germanium (SiGe) channel pattern in a three-dimensional stacked field effect transistor and a manufacturing method thereof.

본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The tasks of the present disclosure are not limited to the tasks mentioned above, and other technical tasks not mentioned will be clearly understood by those skilled in the art from the description below.

상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 집적회로 소자는, 기판, 상기 기판 상에 일 방향으로 연장하도록 배치되는 게이트 구조체, 상기 게이트 구조체의 외측에 배치되는 스페이서들, 상기 기판 상에 배치되고, 상기 게이트 구조체를 관통하고 실리콘(Si)으로 이루어진 적어도 하나의 채널 패턴을 포함하는 제1 채널부, 상기 제1 채널부의 상측에 배치되고, 상기 게이트 구조체를 관통하고 실리콘 저마늄(SiGe)으로 이루어진 적어도 하나의 채널 패턴을 포함하는 제2 채널부, 상기 제1 채널부의 각 채널 패턴의 일단 및 타단에 접하고, N 타입 불순물을 포함하는 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역의 상측에 배치되고, 상기 제2 채널부의 각 채널 패턴의 일단 및 타단에 접하고, P 타입 불순물을 포함하는 제2 소스/드레인 영역을 포함하되, 상기 제1 채널부의 각 채널 패턴의 두께는 제1 두께이고, 상기 제2 채널부의 각 채널 패턴은 일단과 타단에 형성되는 엣지 영역들, 및 상기 엣지 영역들 사이에 배치되는 연결 영역을 포함하고, 상기 엣지 영역들은 제2 두께를 가지고, 상기 연결 영역은 상기 제1 두께 및 상기 제2 두께보다 얇은 제3 두께를 가진다.A semiconductor integrated circuit device according to an embodiment of the present disclosure for solving the above object is a substrate, a gate structure disposed on the substrate to extend in one direction, spacers disposed outside the gate structure, and a substrate on the substrate. A first channel portion passing through the gate structure and including at least one channel pattern made of silicon (Si), disposed on an upper side of the first channel portion, passing through the gate structure, and including silicon germanium (SiGe) ), a first source/drain region in contact with one end and the other end of each channel pattern of the first channel part and containing N-type impurities, and the first source/drain region including at least one channel pattern formed of ). A second source/drain region disposed above the drain region, in contact with one end and the other end of each channel pattern of the second channel portion, and including P-type impurities, wherein the thickness of each channel pattern of the first channel portion is a first thickness, and each channel pattern of the second channel unit includes edge regions formed at one end and the other end, and a connection region disposed between the edge regions, and the edge regions have a second thickness; The connection region has a third thickness smaller than the first thickness and the second thickness.

상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 반도체 집적회로 소자는, 기판, 상기 기판 상에 일 방향으로 연장하는 형상을 가지는 게이트 구조체, 상기 게이트 구조체의 외측에 배치되는 스페이서들, 상기 기판 상에 배치되고, 상기 게이트 구조체를 관통하는 적어도 하나의 채널 패턴을 포함하는 제1 채널부, 상기 제1 채널부의 상측에 이격되어 배치되고, 상기 게이트 구조체를 관통하는 적어도 하나의 채널 패턴을 포함하는 제2 채널부, 상기 제1 채널부의 각 채널 패턴의 일단 및 타단에 접하는 제1 소스/드레인 영역, 및 상기 제1 소스/드레인 영역의 상측에 배치되고, 상기 제2 채널부의 각 채널 패턴의 일단 및 타단에 접하고, 상기 제1 소스/드레인 영역과 다른 타입 불순물을 포함하는 제2 소스/드레인 영역을 포함하되, 상기 제1 채널부의 각 채널 패턴, 상기 제1 소스/드레인 영역 및 상기 게이트 구조체가 이루는 트랜지스터는 N 타입의 전계 효과 트랜지스터이고, 상기 제2 채널부의 각 채널 패턴, 상기 제2 소스/드레인 영역 및 상기 게이트 구조체가 이루는 트랜지스터는 P 타입의 전계 효과 트랜지스터이고, 상기 제2 채널부의 각 채널 패턴은 두께가 다른 영역을 포함한다.A semiconductor integrated circuit device according to an embodiment of the present disclosure for solving the above object is a substrate, a gate structure having a shape extending in one direction on the substrate, spacers disposed outside the gate structure, the substrate A first channel portion disposed on the upper portion and including at least one channel pattern penetrating the gate structure, and disposed spaced apart from the upper side of the first channel portion and including at least one channel pattern penetrating the gate structure. A second channel part, a first source/drain region in contact with one end and the other end of each channel pattern of the first channel part, and one end of each channel pattern of the second channel part disposed above the first source/drain region and a second source/drain region contacting the other end and including an impurity of a different type from that of the first source/drain region, wherein each channel pattern of the first channel part, the first source/drain region, and the gate structure are The transistor formed is an N-type field effect transistor, and the transistors formed by each channel pattern of the second channel portion, the second source/drain region, and the gate structure are a P-type field effect transistor, and each channel of the second channel portion is formed. The pattern includes regions of different thicknesses.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other embodiment specifics are included in the detailed description and drawings.

본 개시의 실시예들에 따르면, 반도체 집적회로 소자에서 두께가 얇은 실리콘 저마늄(SiGe) 채널 패턴이 구현되어 후속 공정이 용이해질 수 있다. According to embodiments of the present disclosure, a silicon germanium (SiGe) channel pattern having a thin thickness is implemented in a semiconductor integrated circuit device, so that subsequent processes may be facilitated.

실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.Effects according to the embodiments are not limited by the contents exemplified above, and more various effects are included in this specification.

도 1은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 개략적인 레이아웃도이다.
도 2는 도 1의 Ⅰ-Ⅰ'라인에 대응하는 반도체 집적회로 소자의 개략적인 단면도이다.
도 3은 도 2의 A영역을 확대한 도면이다.
도 4는 도 2의 B영역을 확대한 도면이다.
도 5는 도 1의 Ⅱ-Ⅱ'라인에 대응하는 반도체 집적회로 소자의 개략적인 단면도이다.
도 6 내지 도 16은 각각 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 제조 방법을 설명하기 위한 개략적인 단면도이다.
도 17은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 개략적인 레이아웃도이다.1 is a schematic layout diagram of a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure.
FIG. 2 is a schematic cross-sectional view of a semiconductor integrated circuit device corresponding to line I-I' in FIG. 1 .
FIG. 3 is an enlarged view of area A of FIG. 2 .
FIG. 4 is an enlarged view of region B of FIG. 2 .
FIG. 5 is a schematic cross-sectional view of a semiconductor integrated circuit device corresponding to line II-II′ of FIG. 1 .
6 to 16 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure.
17 is a schematic layout diagram of a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure.

도 1은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 개략적인 레이아웃도이다.1 is a schematic layout diagram of a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure.

본 명세서에서, 제1 방향(D1)과 제2 방향(D2)은 수평면에 정의된 방향으로서 각각 수평면 상의 교차하는 방향으로 지칭될 수 있고, 제3 방향(D3)은 수직 방향으로 지칭될 수 있다. 예를 들어, 제1 방향(D1)은 X축 방향에 대응하고, 제2 방향(D2)은 Y축 방향에 대응하고, 제3 방향(D3)은 Z축 방향에 대응할 수 있다.In this specification, the first direction D1 and the second direction D2 are directions defined on a horizontal plane and may be referred to as crossing directions on the horizontal plane, respectively, and the third direction D3 may be referred to as a vertical direction. . For example, the first direction D1 may correspond to the X-axis direction, the second direction D2 may correspond to the Y-axis direction, and the third direction D3 may correspond to the Z-axis direction.

도 1을 참조하면, 반도체 집적회로 소자는 소정의 폭을 가지고 제1 방향(D1)으로 연장되는 제1 타입 웰, 제1 타입 웰과 인접하여 배치되고 소정의 폭을 가지고 제1 방향(D1)으로 연장되는 제2 타입 웰을 포함할 수 있다. 여기서, 제1 타입 웰이 형성된 영역은 제1 소자 영역(RX1)이고, 제2 타입 웰이 형성된 영역은 제2 소자 영역(RX2)으로 정의된다. 일 실시예로, 제1 타입 웰은 P형 또는 N형 중 하나의 타입의 웰이고, 제2 타입은 P형 또는 N형 중 나머지 하나의 타입의 웰이다. Referring to FIG. 1 , a semiconductor integrated circuit device has a first type well extending in a first direction D1 having a predetermined width, disposed adjacent to the first type well and extending in a first direction D1 with a predetermined width. It may include a second type well extending to . Here, the region where the first type well is formed is defined as the first device region RX1, and the region where the second type well is formed is defined as the second device region RX2. In one embodiment, the first type well is one of P-type or N-type well, and the second type well is the other of P-type or N-type well.

명확히 도시되진 않았지만, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)은 제2 방향(D2)으로 상호 인접하게 교번적으로 배치될 수 있다. 일 실시예로, 제1 타입 웰 및 제2 타입 웰은 기판(100) 상부에 형성될 수 있다. 즉, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)은 기판 상부의 영역일 수 있다. 일 실시예로, 제1 소자 영역(RX1)과 제2 소자 영역(RX2)의 각 폭(제2 방향(D2)의 폭)은 동일할 수 있다.Although not clearly shown, the first device region RX1 and the second device region RX2 may be alternately disposed adjacent to each other in the second direction D2 . In one embodiment, the first type well and the second type well may be formed on the substrate 100 . That is, the first device region RX1 and the second device region RX2 may be regions on the substrate. In an exemplary embodiment, each width (width in the second direction D2 ) of the first device region RX1 and the second device region RX2 may be the same.

기판은 실리콘(Si) 또는 저마늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예컨대 불순물이 도핑된 웰, 불순물이 도핑된 구조물을 포함할 수도 있다. The substrate may include a semiconductor such as silicon (Si) or germanium (Ge) or a compound semiconductor such as SiGe, SiC, GaAs, InAs or InP, and may include a conductive region, for example, a well doped with impurities, a well doped with impurities. Structures may also be included.

일 실시예로, 기판(100)에는 복수의 채널 활성 영역들(105)(또는 핀-타입(fin-type) 채널 활성 영역)이 형성되어 있는 제1 소자 영역(RX1)과 제2 소자 영역(RX2), 및 제1 소자 영역(RX1)과 제2 소자 영역(RX2)을 분리하는 액티브 컷 영역(ACR)이 정의될 수 있다. 제1 소자 영역(RX1), 액티브 컷 영역(ACR) 및 제2 소자 영역(RX2)은 각각 제1 방향(D1)으로 연장할 수 있다. 제1 소자 영역(RX1), 액티브 컷 영역(ACR) 및 제2 소자 영역(RX2)은 제2 방향(D2)으로 배열될 수 있다.In one embodiment, a first device region RX1 and a second device region (RX1) in which a plurality of channel active regions 105 (or fin-type channel active regions) are formed on the substrate 100 ( RX2), and an active cut region ACR separating the first device region RX1 and the second device region RX2 may be defined. The first device region RX1 , the active cut region ACR and the second device region RX2 may each extend in the first direction D1 . The first device region RX1 , the active cut region ACR, and the second device region RX2 may be arranged in the second direction D2 .

복수의 채널 활성 영역들(105)은 기판(100) 상부에 N형 또는 P형의 불순물이 도핑된 영역일 수 있다. 복수의 채널 활성 영역들(105)은 제1 방향(D1)으로 서로 평행하게 연장할 수 있다. 복수의 채널 활성 영역들은 제2 방향(D2)으로 배열될 수 있다. 복수의 채널 활성 영역들은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 형성될 수 있다. 일 실시예로, 인접한 채널 활성 영역(105) 중 하나는 P 타입이고, 나머지 하나은 N 타입일 수 있다.The plurality of channel active regions 105 may be regions doped with N-type or P-type impurities on the substrate 100 . The plurality of channel active regions 105 may extend parallel to each other in the first direction D1. A plurality of channel active regions may be arranged in the second direction D2. A plurality of channel active regions may be respectively formed in the first device region RX1 and the second device region RX2 . In one embodiment, one of the adjacent channel active regions 105 may be of the P type and the other of the adjacent channel active regions 105 may be of the N type.

반도체 집적회로 소자는 제2 방향(D2)으로 연장되는 복수의 게이트 라인들(220)을 포함할 수 있다. 각 게이트 라인(220)은 복수의 채널 활성 영역들(105)과 교차할 수 있다. 반도체 집적회로 소자는 반도체 집적회로 소자의 구조에 기초하여, 원하는 기능에 따라 트랜지스터 및 라우팅을 위한 추가적인 패턴들을 더 포함할 수 있다. 실시예에 따라, 일부 게이트 라인들(220)은 예컨대 식각(etching) 공정에 의해서 제2 방향(D2)으로 분리된 형상을 가질 수도 있다. 예를 들어, 제2 방향(D2)으로 연장되는 일부 게이트 라인(220)은 게이트 컷 영역(CT)에 의해 분리될 수 있다.The semiconductor integrated circuit device may include a plurality of gate lines 220 extending in the second direction D2 . Each gate line 220 may cross the plurality of channel active regions 105 . The semiconductor integrated circuit device may further include additional patterns for transistors and routing according to desired functions based on the structure of the semiconductor integrated circuit device. Depending on the embodiment, some of the gate lines 220 may have a shape separated in the second direction D2 by, for example, an etching process. For example, some of the gate lines 220 extending in the second direction D2 may be separated by the gate cut region CT.

게이트 라인들(220)은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 몇몇 실시예에서, 게이트 라인들(220)은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수도 있다. The gate lines 220 may include a work function metal-containing layer and a gap-fill metal layer. For example, the work function metal-containing layer may include at least one of Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, and Pd, and gap fill The metal layer may be formed of a W layer or an Al layer. In some embodiments, the gate lines 220 may include a TiAlC/TiN/W stack structure, a TiN/TaN/TiAlC/TiN/W stack structure, or a TiN/TaN/TiN/TiAlC/TiN/W stack structure. may also include

채널 활성 영역들(105)과 게이트 라인들(220)이 교차하는 영역들은 채널 영역들(250)일 수 있다. 각 채널 영역(250)에는 서로 다른 물질을 포함하는 채널 패턴들(121, 122, 도 2 내지 도 5 참조)이 배치될 수 있다. 상기 채널 패턴들에 대해서는 도 2 내지 도 5에서 후술된다.Regions where the channel active regions 105 and the gate lines 220 cross may be channel regions 250 . Channel patterns 121 and 122 (see FIGS. 2 to 5 ) including different materials may be disposed in each channel region 250 . The channel patterns will be described later with reference to FIGS. 2 to 5 .

반도체 집적회로 소자는 제1 방향(D1)으로 연장되고 제1 전압이 인가되도록 구성된 제1 파워 라인(301), 및 제1 방향(D1)으로 연장되고 제1 전압 보다 낮은 제2 전압이 인가되도록 구성된 제2 파워 라인(302)을 포함할 수 있다. 일 실시예로, 제1 파워 라인(301) 및 제2 파워 라인(302)은 FEOL 구조 상의 BEOL 구조의 일 배선층(M1)에 배치될 수 있다.The semiconductor integrated circuit device includes a first power line 301 extending in a first direction D1 and configured to apply a first voltage, and extending in a first direction D1 to apply a second voltage lower than the first voltage. A configured second power line 302 may be included. As an example, the first power line 301 and the second power line 302 may be disposed on one wiring layer M1 of a BEOL structure over a FEOL structure.

일 실시예로, 제1 전압은 양의 전압일 수 있고, 제2 전압은 음의 전압 또는 접지 전압일 수도 있다. 제1 파워 라인(301)과 제2 파워 라인(302)은 일정한 피치로 상호 이격되어 제2 방향(D2)을 따라 교번적으로 배치될 수 있다. 예를 들어, 제1 파워 라인(301)은 제1 소자 영역(RX1) 상에 배치되고, 제2 파워 라인(302)은 제2 소자 영역(RX2) 상에 배치될 수 있다. 실시예에 따라, 제1 파워 라인(301) 및 제2 파워 라인(302)이 게이트 라인(220)들의 일부 영역과 중첩되도록 형성될 수 있다. 제1 파워 라인(301) 및 제2 파워 라인(302)은 게이트 라인(220) 및/또는 소스/드레인 영역(230)들과 전기적으로 연결될 수 있다. As an example, the first voltage may be a positive voltage, and the second voltage may be a negative voltage or a ground voltage. The first power line 301 and the second power line 302 may be spaced apart from each other at a constant pitch and alternately disposed along the second direction D2. For example, the first power line 301 may be disposed on the first device region RX1 and the second power line 302 may be disposed on the second device region RX2 . According to exemplary embodiments, the first power line 301 and the second power line 302 may be formed to overlap some regions of the gate lines 220 . The first power line 301 and the second power line 302 may be electrically connected to the gate line 220 and/or source/drain regions 230 .

소스/드레인 영역(230)들은 일 게이트 라인(220)의 양측에 형성될 수 있다. 각 소스/드레인 영역(230)은 게이트 라인(220)들의 사이에 형성될 수 있다. 소스/드레인 영역(230)들은 채널 활성 영역들(105)과 중첩할 수 있다. 일 실시예로, 소스/드레인 영역(230)은 채널 활성 영역들(105)의 일부에 형성된 불순물 이온주입 영역, 채널 활성 영역들(105) 상에 에피택셜(epitaxial) 성장된 반도체 에피택셜층 또는 이들의 조합으로 구성될 수 있다. Source/drain regions 230 may be formed on both sides of one gate line 220 . Each source/drain region 230 may be formed between the gate lines 220 . Source/drain regions 230 may overlap channel active regions 105 . In one embodiment, the source/drain region 230 may include an impurity ion implantation region formed on a portion of the channel active regions 105, a semiconductor epitaxial layer grown epitaxially on the channel active regions 105, or It may consist of a combination of these.

복수의 게이트 컷 영역(CT)들이 제1 파워 라인(301), 제2 파워 라인(302) 및/또는 액티브 컷 영역(ACR)에 중첩하도록 형성될 수 있다. 일부 게이트 컷 영역(CT)들은 제1 파워 라인(301) 및 제2 파워 라인(302)과 중첩되어, 제1 방향(D1)으로 연장하는 형상을 가질 수 있다. 다른 일부 복수의 게이트 컷 영역(CT)들은 액티브 컷 영역(ACR)에 중첩되어, 제2 방향(D2)으로 연장하는 게이트 라인(220)들 중 일부를 분리하도록 형성될 수 있다.A plurality of gate cut regions CT may be formed to overlap the first power line 301 , the second power line 302 , and/or the active cut region ACR. Some of the gate cut regions CT may have a shape extending in the first direction D1 by overlapping the first power line 301 and the second power line 302 . Some of the plurality of other gate cut regions CT may overlap the active cut region ACR and may be formed to separate some of the gate lines 220 extending in the second direction D2 .

도 2는 도 1의 Ⅰ-Ⅰ'라인에 대응하는 반도체 집적회로 소자의 개략적인 단면도이다. 도 3은 도 2의 A영역을 확대한 도면이다. 도 4는 도 2의 B영역을 확대한 도면이다. 도 5는 도 1의 Ⅱ-Ⅱ'라인에 대응하는 반도체 집적회로 소자의 개략적인 단면도이다.FIG. 2 is a schematic cross-sectional view of a semiconductor integrated circuit device corresponding to line I-I' in FIG. 1 . FIG. 3 is an enlarged view of area A of FIG. 2 . FIG. 4 is an enlarged view of region B of FIG. 2 . FIG. 5 is a schematic cross-sectional view of a semiconductor integrated circuit device corresponding to line II-II′ of FIG. 1 .

기판(100) 상에 FEOL 구조가 배치될 수 있다. 도 2 내지 도 5에서 도시하지 않았지만, FEOL 구조 상에는 BEOL 구조가 배치될 수 있다. 예를 들어, BEOL 구조는 앞서 설명한 제1 파워 라인(301) 및 제2 파워 라인(302)을 포함할 수 있다.A FEOL structure may be disposed on the substrate 100 . Although not shown in FIGS. 2 to 5 , a BEOL structure may be disposed on the FEOL structure. For example, the BEOL structure may include the first power line 301 and the second power line 302 described above.

여기서, FEOL 구조는 FEOL 공정에 의해 형성될 수 있다. FEOL 공정은 집적회로 칩의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 커패시터, 저항 등을 기판(100)에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL 공정은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.Here, the FEOL structure may be formed by a FEOL process. The FEOL process may refer to a process of forming individual elements, such as transistors, capacitors, and resistors, on the substrate 100 in the process of manufacturing an integrated circuit chip. For example, the FEOL process includes planarization and cleaning of the wafer, formation of trenches, formation of wells, formation of gate lines, source and forming a drain.

일 실시예로, FEOL 구조는 3차원 스택 전계효과 트랜지스터(3DStacked FET)를 포함할 수 있다. 3차원 스택 전계효과 트랜지스터는 동일 단면 상에서 높이에 따라 서로 다른 타입의 소스/드레인 영역(예 231, 232)이 적층된 형태를 가질 수 있다. In one embodiment, the FEOL structure may include a 3D Stacked Field Effect Transistor (3DStacked FET). The 3D stacked field effect transistor may have a form in which source/drain regions (eg, examples 231 and 232) of different types are stacked according to heights on the same cross-section.

다만, 이에 제한되는 것은 아니고, 발명의 사상을 변경하지 않는 한 FEOL 구조는 복수의 트랜지스터들을 포함하는 MBCFET(Multi Bridge Channel FET), MOSFET(metal-oxide-semiconductor field effect transistor), FinFET(fin field effect transistor), 시스템 LSI(large scale integration), MEMS(micro-electro-mechanical system), 능동 소자, 또는 수동 소자를 포함하는 논리 셀을 포함하도록 구성할 수도 있다. However, it is not limited thereto, and unless the spirit of the invention is changed, the FEOL structure includes a multi bridge channel FET (MBCFET) including a plurality of transistors, a metal-oxide-semiconductor field effect transistor (MOSFET), and a fin field effect (FinFET) transistor), a system large scale integration (LSI), a micro-electro-mechanical system (MEMS), an active element, or a logic cell including a passive element.

이하에서의 본 개시의 실시예에 대한 설명은 기판과 FEOL 구조를 중심으로 설명된다.The following descriptions of the embodiments of the present disclosure will be centered on the substrate and the FEOL structure.

도 2 내지 도 5를 참조하면, 일 실시예로, 기판(100) 상에 N 타입의 전계효과 트랜지스터(n-FET)가 배치되고(도 2의 11 참조), n-FET 상에 P 타입의 전계효과 트랜지스터(p-FET)가 배치될 수 있다(도 2의 12 참조). 즉, 본 실시예의 반도체 집적회로 소자는 하부에 n-FET이 형성되는 영역(11) 및 상부에 p-FET이 형성되는 영역(12)를 포함하도록 구성될 수 있다.Referring to FIGS. 2 to 5 , in one embodiment, an N-type field effect transistor (n-FET) is disposed on a substrate 100 (see 11 in FIG. 2 ), and a P-type transistor is disposed on the n-FET. A field effect transistor (p-FET) may be disposed (see 12 in FIG. 2). That is, the semiconductor integrated circuit device of this embodiment may be configured to include a region 11 on which an n-FET is formed and a region 12 on which a p-FET is formed.

기판(100)은 상부의 일 영역에 N형 또는 P형의 불순물이 도핑된 채널 활성 영역들(105)이 형성되어 있을 수 있다. 채널 활성 영역들(105) 상에 소스/드레인 영역(230)들 및 영역들은 채널 영역들(250)이 배치될 수 있다.The substrate 100 may have channel active regions 105 doped with N-type or P-type impurities in an upper region thereof. Source/drain regions 230 and channel regions 250 may be disposed on the channel active regions 105 .

채널 영역(250)은 게이트 구조체(220, 221) 및 게이트 구조체(220, 221)를 관통하는 복수의 채널부들(121, 122)을 포함할 수 있다. 여기서 게이트 구조체(220, 221)는 게이트 유전체(221) 및 게이트 라인(220)을 통칭하는 용어이다.The channel region 250 may include gate structures 220 and 221 and a plurality of channel portions 121 and 122 passing through the gate structures 220 and 221 . Here, the gate structures 220 and 221 are collective terms for the gate dielectric 221 and the gate line 220 .

복수의 채널부들(121, 122)은 높이에 따라 제1 채널부(121) 및 제2 채널부(122)를 포함할 수 있다. 제1 채널부(121) 및 제2 채널부(122)는 각각 적어도 하나의 채널 패턴들을 포함할 수 있다. 상기 각 채널 패턴은 3차원 스택 전계효과 트랜지스터의 채널의 기능을 수행할 수 있다. 이하에서는 설명의 편의를 위해 제1 채널부(121) 및 제2 채널부(122)는 각각 3개의 채널 패턴을 포함하는 것으로 예를 들어 설명한다. 다만, 본 실시예가 제1 채널부(121) 및 제2 채널부(122)에 포함되는 각 채널 패턴의 개수에 제한되지는 않는다.The plurality of channel units 121 and 122 may include a first channel unit 121 and a second channel unit 122 according to heights. Each of the first channel unit 121 and the second channel unit 122 may include at least one channel pattern. Each of the channel patterns may function as a channel of a 3D stacked field effect transistor. Hereinafter, for convenience of explanation, the first channel unit 121 and the second channel unit 122 will each include three channel patterns. However, the present embodiment is not limited to the number of each channel pattern included in the first channel unit 121 and the second channel unit 122 .

제1 채널부(121)는 기판(100) 상에 배치될 수 있다. 일 실시예로, 제1 채널부(121)는 기판(100) 상에 제3 방향(D3)으로 이격되어 배치될 수 있다. 예를 들어, 제1 채널부(121)의 각 채널 패턴들은 기판(100)으로부터 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. The first channel unit 121 may be disposed on the substrate 100 . In one embodiment, the first channel unit 121 may be spaced apart from each other in the third direction D3 on the substrate 100 . For example, each channel pattern of the first channel unit 121 may be arranged spaced apart from each other in the third direction D3 from the substrate 100 .

제1 채널부(121)의 각 채널 패턴들의 일단 및 타단은 게이트 라인(220)의 양측에 위치한 제1 소스/드레인 영역(231)에 접할 수 있다. 제1 채널부(121)의 각 채널 패턴들의 테두리는 게이트 라인(220)에 둘러싸일 수 있다. 여기서, 제1 채널부(121)의 각 채널 패턴들의 테두리는 일단과 타단을 연결하는 면(또는 테두리 면, 또는 측면)이다. 제1 채널부(121)의 각 채널 패턴들은 제1 스페이서들(131) 및 게이트 구조체(220, 221)와 접할 수 있다.One end and the other end of each channel pattern of the first channel unit 121 may contact the first source/drain region 231 located on both sides of the gate line 220 . An edge of each channel pattern of the first channel unit 121 may be surrounded by the gate line 220 . Here, the edge of each channel pattern of the first channel unit 121 is a surface (or edge surface, or side surface) connecting one end and the other end. Channel patterns of the first channel unit 121 may contact the first spacers 131 and the gate structures 220 and 221 .

제1 채널부(121)의 각 채널 패턴들의 제1 두께(h1)는 일정(균일)할 수 있다. 여기서, 제1 두께(h1)는 제3 방향(D3)으로 형성된 폭일 수 있다. 일 실시예로, 제1 두께(h1)는 약 3.5 nm 내지 5.5 nm일 수 있다.The first thickness h1 of each channel pattern of the first channel unit 121 may be constant (uniform). Here, the first thickness h1 may be a width formed in the third direction D3. In one embodiment, the first thickness h1 may be about 3.5 nm to about 5.5 nm.

일 실시예로, 제1 채널부(121)의 물질은 실리콘(Si)으로 이루어질 수 있다. In one embodiment, the material of the first channel unit 121 may be made of silicon (Si).

제2 채널부(122)는 제1 채널부(121) 상에 배치될 수 있다. 일 실시예로, 제2 채널부(122)는 제1 채널부(121) 상에 제3 방향(D3)으로 이격되어 배치될 수 있다. 예를 들어, 제2 채널부(122)의 각 채널 패턴들은 제1 채널부(121)의 가장 상측 채널 패턴으로부터 제3 방향(D3)으로 서로 이격되어 배열될 수 있다. The second channel unit 122 may be disposed on the first channel unit 121 . In one embodiment, the second channel unit 122 may be disposed spaced apart from the first channel unit 121 in the third direction D3. For example, each channel pattern of the second channel unit 122 may be arranged spaced apart from each other in the third direction D3 from the uppermost channel pattern of the first channel unit 121 .

제2 채널부(122)의 각 채널 패턴들의 일단 및 타단은 게이트 라인(220)의 양측에 위치한 제2 소스/드레인 영역(232)에 접할 수 있다. 제2 채널부(122)의 각 채널 패턴들의 테두리는 게이트 라인(220)에 둘러싸일 수 있다. 여기서, 제2 채널부(122)의 각 채널 패턴들의 테두리는 일단과 타단을 연결하는 면(또는 테두리 면, 또는 측면)이다.One end and the other end of each channel pattern of the second channel unit 122 may contact the second source/drain region 232 located on both sides of the gate line 220 . An edge of each channel pattern of the second channel unit 122 may be surrounded by the gate line 220 . Here, the edge of each channel pattern of the second channel unit 122 is a surface (or edge surface, or side surface) connecting one end and the other end.

제2 채널부(122)의 각 채널 패턴들은 두께가 다른 영역을 포함할 수 있다. 제2 채널부(122)의 각 채널 패턴들은 일단과 타단에 각각 형성된 엣지 영역들(1221) 및 엣지 영역들(1221) 사이에 배치되는 연결 영역(1222)을 포함할 수 있다. Each channel pattern of the second channel unit 122 may include regions having different thicknesses. Each channel pattern of the second channel unit 122 may include edge regions 1221 formed at one end and the other end, respectively, and a connection region 1222 disposed between the edge regions 1221 .

각 엣지 영역(1221)의 일단은 제2 소스/드레인 영역(232)에 접하고 타단은 연결 영역(1222)에 접할 수 있다. 각 엣지 영역(1221)의 테두리는 제1 스페이서들(131)에 접할 수 있다. 각 엣지 영역(1221)의 제2 두께(h2)는 약 3.5 nm 내지 5.5 nm일 수 있다. 여기서, 제2 두께(h2)는 제3 방향(D3)으로 형성된 폭일 수 있다. 일 실시예로, 제2 두께(h2)는 제1 두께(h1)와 동일할 수 있다. One end of each edge region 1221 may contact the second source/drain region 232 and the other end may contact the connection region 1222 . An edge of each edge region 1221 may contact the first spacers 131 . The second thickness h2 of each edge region 1221 may be about 3.5 nm to about 5.5 nm. Here, the second thickness h2 may be a width formed in the third direction D3. In one embodiment, the second thickness h2 may be the same as the first thickness h1.

연결 영역(1222)의 일단 및 타단은 양측에 위치한 엣지 영역들(1221)에 접할 수 있다. 연결 영역(1222)의 테두리는 게이트 구조체(220, 221)에 접할 수 있다. 예를 들어, 연결 영역(1222)들의 테두리는 게이트 유전체(221)에 접할 수 있다. 연결 영역(1222)의 제3 두께(h3)는 엣지 영역들(1221)의 제2 두께(h2)보다 얇을 수 있다. 여기서, 제3 두께(h3)는 제3 방향(D3)으로 형성된 폭일 수 있다. 예를 들어, 제3 두께(h3)는 제1 두께(h1) 및 제2 두께(h2) 보다 얇을 수 있다. One end and the other end of the connection area 1222 may contact edge areas 1221 located on both sides. An edge of the connection region 1222 may contact the gate structures 220 and 221 . For example, edges of the connection regions 1222 may contact the gate dielectric 221 . The third thickness h3 of the connection region 1222 may be smaller than the second thickness h2 of the edge regions 1221 . Here, the third thickness h3 may be a width formed in the third direction D3. For example, the third thickness h3 may be smaller than the first thickness h1 and the second thickness h2.

일 실시예로, 제1 채널부(121) 및 제2 채널부(122)는 서로 다른 물질로 구성될 수 있다. 일 실시예로, 제2 채널부(122)의 물질은 실리콘 저마늄(SiGe)으로 이루어질 수 있다. 일 실시예로, 제2 채널부(122)를 이루는 물질에서 저마늄(Ge)의 농도는 25% 이상일 수 있다. In one embodiment, the first channel unit 121 and the second channel unit 122 may be made of different materials. In one embodiment, the material of the second channel portion 122 may be made of silicon germanium (SiGe). In one embodiment, the concentration of germanium (Ge) in the material constituting the second channel portion 122 may be 25% or more.

게이트 유전체(221)는 게이트 라인(220)을 둘러쌀 수 있다. 게이트 유전체(221)는 절연막일 수 있다. 게이트 유전체(221)는 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 게이트 유전체(221)는 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.A gate dielectric 221 may surround the gate line 220 . The gate dielectric 221 may be an insulating layer. The gate dielectric 221 may be formed of a silicon oxide layer, a high dielectric layer, or a combination thereof. The gate dielectric 221 may be formed by an atomic layer deposition (ALD) process, a chemical vapor deposition (CVD) process, or a physical vapor deposition (PVD) process.

실시예에 따라, 반도체 집적회로 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 예를 들어, 게이트 유전체(221)는 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. Depending on embodiments, a semiconductor integrated circuit device may include a negative capacitance (NC) FET using a negative capacitor. For example, the gate dielectric 221 may include a ferroelectric material layer having ferroelectric characteristics and a paraelectric material layer having paraelectric characteristics.

강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다. The ferroelectric material layer may have a negative capacitance, and the paraelectric material layer may have a positive capacitance. For example, when two or more capacitors are connected in series and the capacitance of each capacitor has a positive value, the total capacitance is less than that of each individual capacitor. On the other hand, when at least one of the capacitances of two or more capacitors connected in series has a negative value, the total capacitance has a positive value and may be greater than the absolute value of each individual capacitance.

음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다. When a ferroelectric material layer having a negative capacitance and a paraelectric material layer having a positive capacitance are connected in series, an overall capacitance value of the ferroelectric material layer and the paraelectric material layer connected in series may increase. Using the increase in overall capacitance value, a transistor including a ferroelectric material film may have a subthreshold swing (SS) of less than 60 mV/decade at room temperature.

강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.The ferroelectric material layer may have ferroelectric characteristics. The ferroelectric material film may include, for example, hafnium oxide, hafnium zirconium oxide, barium strontium titanium oxide, barium titanium oxide, and lead zirconium oxide. titanium oxide). Here, as an example, hafnium zirconium oxide may be a material in which zirconium (Zr) is doped with hafnium oxide. As another example, hafnium zirconium oxide may be a compound of hafnium (Hf), zirconium (Zr), and oxygen (O).

강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 저마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다. The ferroelectric material layer may further include a doped dopant. For example, dopants include aluminum (Al), titanium (Ti), niobium (Nb), lanthanum (La), yttrium (Y), magnesium (Mg), silicon (Si), calcium (Ca), and cerium (Ce). ), dysprosium (Dy), erbium (Er), gadolinium (Gd), germanium (Ge), scandium (Sc), strontium (Sr), and tin (Sn). Depending on the type of ferroelectric material included in the ferroelectric material layer, the type of dopant included in the ferroelectric material layer may vary.

강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다. When the ferroelectric material layer includes hafnium oxide, the dopant included in the ferroelectric material layer is, for example, at least one of gadolinium (Gd), silicon (Si), zirconium (Zr), aluminum (Al), and yttrium (Y). can include

도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다. When the dopant is aluminum (Al), the ferroelectric material layer may include 3 to 8 at% (atomic %) of aluminum. Here, the ratio of the dopant may be the ratio of aluminum to the sum of hafnium and aluminum.

도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다. When the dopant is silicon (Si), the ferroelectric material layer may include 2 to 10 at% of silicon. When the dopant is yttrium (Y), the ferroelectric material layer may include 2 to 10 at% of yttrium. When the dopant is gadolinium (Gd), the ferroelectric material layer may include 1 to 7 at% of gadolinium. When the dopant is zirconium (Zr), the ferroelectric material layer may include 50 to 80 at% of zirconium.

상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. The paraelectric material layer may have paraelectric characteristics. The paraelectric material layer may include, for example, at least one of silicon oxide and a metal oxide having a high dielectric constant. The metal oxide included in the paraelectric material layer may include, for example, at least one of hafnium oxide, zirconium oxide, and aluminum oxide, but is not limited thereto.

강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다. The ferroelectric material layer and the paraelectric material layer may include the same material. The ferroelectric material layer has ferroelectric characteristics, but the paraelectric material layer may not have ferroelectric characteristics. For example, when the ferroelectric material layer and the paraelectric material layer include hafnium oxide, a crystal structure of hafnium oxide included in the ferroelectric material layer is different from a crystal structure of hafnium oxide included in the paraelectric material layer.

강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5nm 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.The ferroelectric material layer may have a thickness having ferroelectric characteristics. A thickness of the ferroelectric material layer may be, for example, 0.5 nm to 10 nm, but is not limited thereto. Since the critical thickness representing ferroelectric properties may vary for each ferroelectric material, the thickness of the ferroelectric material layer may vary depending on the ferroelectric material.

일 예로, 게이트 유전체(221)는 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 게이트 유전체(221)는 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 게이트 유전체(221)는 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.For example, the gate dielectric 221 may include one ferroelectric material layer. As another example, the gate dielectric 221 may include a plurality of ferroelectric material layers spaced apart from each other. The gate dielectric 221 may have a multilayer structure in which a plurality of ferroelectric material layers and a plurality of paraelectric material layers are alternately stacked.

제1 스페이서들(131)은 게이트 구조체(220, 221)의 양 측에 각각 직접 배치될 수 있다. 예를 들어, 제1 스페이서들(131)은 게이트 절연막의 외측에 배치될 수 있다. 게이트 구조체(220, 221)와 양측에 배치된 제1 스페이서들(131)이 이루는 제1 방향(D1)의 폭은 제1 채널부(121) 및 제2 채널부(122)의 각 제1 방향(D1)의 폭과 동일 할 수 있다. The first spacers 131 may be directly disposed on both sides of the gate structures 220 and 221 , respectively. For example, the first spacers 131 may be disposed outside the gate insulating layer. The width in the first direction D1 formed by the gate structures 220 and 221 and the first spacers 131 disposed on both sides is the width of the first channel unit 121 and the second channel unit 122 in the first direction, respectively. It may be equal to the width of (D1).

제2 스페이서들(132)은 제2 소스/드레인 영역(232)의 상측으로 형성된 스페이서들일 수 있다. 제2 스페이서들(132)은 제1 스페이서들(131) 상에 배치될 수 있다. 제2 스페이서들(132)은 제2 소스/드레인 영역(232)의 상측으로 형성된 게이트 구조체(220, 221)의 일부 영역의 외측에 형성될 수 있다.The second spacers 132 may be spacers formed above the second source/drain region 232 . The second spacers 132 may be disposed on the first spacers 131 . The second spacers 132 may be formed outside of partial regions of the gate structures 220 and 221 formed above the second source/drain region 232 .

예를 들어, 제1 스페이서들(131)과 제2 스페이서들(132)은 각각 유전 물질을 포함할 수 있다.For example, each of the first spacers 131 and the second spacers 132 may include a dielectric material.

소스/드레인 영역(230)에는 기판(100) 상에 배치되는 제1 소스/드레인 영역(231), 제1 소스/드레인 영역(231) 상에 배치되는 유전층(233), 및 유전층(233) 상에 배치되는 제2 소스/드레인 영역(232)이 배치될 수 있다.The source/drain region 230 includes a first source/drain region 231 disposed on the substrate 100 , a dielectric layer 233 disposed on the first source/drain region 231 , and a dielectric layer 233 disposed on the substrate 100 . A second source/drain area 232 disposed on may be disposed.

제1 소스/드레인 영역(231)은 제1 채널부(121) 양측에 형성될 수 있다. 예를 들어, 제1 소스/드레인 영역(231) 제1 채널부(121)의 각 채널 패턴의 일단 및 타단에 접하도록 배치될 수 있다. The first source/drain regions 231 may be formed on both sides of the first channel unit 121 . For example, the first source/drain region 231 may be disposed to be in contact with one end and the other end of each channel pattern of the first channel unit 121 .

일 실시예로, 제1 소스/드레인 영역(231)은 반도체 물질과 N 타입 불순물을 포함할 수 있다. 제1 소스/드레인 영역(231)은 반도체 물질로서 제1 채널부(121)와 동일한 반도체 물질을 포함할 수 있다. "N 타입 불순물"이라는 용어는 진성 반도체에 자유 전자를 제공하는 불순물의 첨가를 의미한다. 실리콘(Si)을 포함하는 반도체 재료에서, N 타입 도펀트, 즉 불순물의 예는 안티몬(Sb), 비소(As) 또는 인(P)을 포함할 수 있다. 일 실시예로, 제1 소스/드레인 영역(231)에 존재할 수 있는 도펀트는 각각의 제1 소스/드레인 영역(231)을 제공하는 전구체 가스 내로 도입될 수 있다. 다른 실시예에서, 도펀트는 이온 주입 또는 기상 도핑 중 하나를 이용하여 진성 반도체 층으로 도입될 수 있다. 일 예로, 각각의 제1 소스/드레인 영역(231)은 인(P)으로 도핑된 실리콘(즉, P 도핑된 Si)을 포함한다. 일 실시예로, 제1 소스/드레인 영역(231)은 위에서 정의된 바와 같이 에피택셜 성장(또는 증착) 프로세스에 의해 형성될 수 있다.In one embodiment, the first source/drain region 231 may include a semiconductor material and N-type impurities. The first source/drain region 231 is a semiconductor material and may include the same semiconductor material as the first channel portion 121 . The term "N-type impurity" refers to the addition of an impurity that provides free electrons to an intrinsic semiconductor. In a semiconductor material including silicon (Si), examples of an N-type dopant, that is, an impurity may include antimony (Sb), arsenic (As), or phosphorus (P). In one embodiment, a dopant that may be present in the first source/drain region 231 may be introduced into a precursor gas providing each first source/drain region 231 . In another embodiment, dopants may be introduced into the intrinsic semiconductor layer using either ion implantation or vapor phase doping. For example, each of the first source/drain regions 231 includes phosphorus (P)-doped silicon (ie, P-doped Si). In one embodiment, the first source/drain regions 231 may be formed by an epitaxial growth (or deposition) process as defined above.

유전층(233)은 제1 채널부(121)와 제2 채널부(122) 사이의 게이트 구조체(220, 221)의 양 측에 배치될 수 있다. The dielectric layer 233 may be disposed on both sides of the gate structures 220 and 221 between the first channel portion 121 and the second channel portion 122 .

일 실시예로, 유전층(233)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 유전층(233)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.In one embodiment, the dielectric layer 233 may be formed of a silicon oxide layer, a high dielectric layer, or a combination thereof. The dielectric layer 233 may be formed by an atomic layer deposition (ALD) process, a chemical vapor deposition (CVD) process, or a physical vapor deposition (PVD) process.

일 실시예로, 제1 채널부(121)와 제2 채널부(122) 사이의 간격(즉, 제1 채널부(121)의 최 상측 채널 패턴과 제2 채널부(122)의 최 하측 채널 패턴 사이의 간격)은 제1 채널부(121)의 채널 패턴들의 간격들 및 제2 채널부(122)의 채널 패턴들의 간격들 보다 클 수 있다. 예를 들어, 유전층(233)은 5 nm 내지 50 nm의 두께를 가질 수 있다.In one embodiment, the distance between the first channel unit 121 and the second channel unit 122 (ie, the uppermost channel pattern of the first channel unit 121 and the lowermost channel of the second channel unit 122) The interval between patterns) may be greater than intervals between channel patterns of the first channel unit 121 and intervals of channel patterns of the second channel unit 122 . For example, the dielectric layer 233 may have a thickness of 5 nm to 50 nm.

제2 소스/드레인 영역(232)은 제2 채널부(122) 양측에 형성될 수 있다. 예를 들어, 제2 소스/드레인 영역(232) 제2 채널부(122)의 각 채널 패턴의 일단 및 타단에 접하도록 배치될 수 있다. The second source/drain region 232 may be formed on both sides of the second channel unit 122 . For example, the second source/drain region 232 may be disposed to be in contact with one end and the other end of each channel pattern of the second channel unit 122 .

일 실시예로, 제2 소스/드레인 영역(232)은 반도체 물질과 P 타입 불순물을 포함할 수 있다. 제2 소스/드레인 영역(232)은 반도체 물질로서 제2 채널부(122)와 동일한 반도체 물질을 포함할 수 있다. "P 타입 불순물"이라는 용어는 원자가 전자의 결핍을 생성하는 진성 반도체에 불순물을 첨가하는 것을 의미한다. 실리콘(Si)을 포함하는 반도체 재료에서, P 타입 도펀트, 즉 불순물의 예는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)을 포함할 수 있다. 일 실시예로, 제2 소스/드레인 영역(232)에 존재할 수 있는 도펀트는 각각의 제2 소스/드레인 영역(232)을 제공하는 전구체 가스 내로 도입될 수 있다. 다른 실시예에서, 도펀트는 이온 주입 또는 기상 도핑 중 하나를 이용하여 진성 반도체 층으로 도입될 수 있다. 일 예로, 각각의 제2 소스/드레인 영역(232)은 붕소(B)으로 도핑된 실리콘 저마늄(즉, B 도핑된 SiGe)을 포함한다. 일 실시예로, 제2 소스/드레인 영역(232)은 위에서 정의된 바와 같이 에피택셜 성장(또는 증착) 프로세스에 의해 형성될 수 있다.In one embodiment, the second source/drain region 232 may include a semiconductor material and P-type impurities. The second source/drain region 232 is a semiconductor material and may include the same semiconductor material as the second channel portion 122 . The term “P-type impurity” refers to the addition of an impurity to an intrinsic semiconductor that creates a deficiency of valence electrons. In a semiconductor material including silicon (Si), examples of a P-type dopant, that is, an impurity may include boron (B), aluminum (Al), gallium (Ga), or indium (In). In one embodiment, dopants that may be present in the second source/drain regions 232 may be introduced into the precursor gas providing each second source/drain region 232 . In another embodiment, dopants may be introduced into the intrinsic semiconductor layer using either ion implantation or vapor phase doping. For example, each of the second source/drain regions 232 includes silicon germanium doped with boron (B) (ie, B-doped SiGe). In one embodiment, the second source/drain regions 232 may be formed by an epitaxial growth (or deposition) process as defined above.

3차원 스택 전계효과 트랜지스터를 하측에 N 타입의 전계 효과 트랜지스터를 배치하고, 상측에 P 타입의 전계 효과 트랜지스터를 배치되도록 구성함으로써, 후속 공정에서 디자인(예를 들어, 특히, SRAM의 디자인)을 용이하게 할 수 있다.By disposing the N-type field effect transistor on the lower side of the three-dimensional stacked field effect transistor and disposing the P-type field effect transistor on the upper side, design (eg, SRAM design in particular) is easy in the subsequent process. can do

다음으로, 반도체 집적회로 소자의 개략적인 제조 방법에 대해 설명한다. 제1 채널부(121), 제2 채널부(122), 게이트 구조체(220, 221), 제1 소스/드레인 영역(231) 및 제2 소스/드레인 영역(232)을 형성하는 과정을 기준으로 설명된다.Next, a schematic manufacturing method of a semiconductor integrated circuit element will be described. Based on the process of forming the first channel portion 121, the second channel portion 122, the gate structures 220 and 221, the first source/drain region 231, and the second source/drain region 232 explained

도 6 내지 도 16은 각각 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 제조 방법을 설명하기 위한 개략적인 단면도이다. 도 6 내지 도 16은 각각 도 1의 Ⅰ-Ⅰ'라인에 대응한다.6 to 16 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure. 6 to 16 correspond to lines I-I' of FIG. 1, respectively.

도 6의 S110 단계를 참조하면, 희생용 실리콘 저마늄(SiGe)을 포함하는 제1 반도체 물질 스택(321a) 및 실리콘(Si)을 포함하는 제2 반도체 물질 스택(322a)을 교차 적층시킬 수 있다. 상기 교차 적층 구조는 나노시트(nanosheet) 구조로 칭해질 수 있다. 제1 반도체 물질 스택(321a) 및 제2 반도체 물질 스택(322a)의 교차 적층 구조 상에 희생 게이트 구조(320)와 희생 게이트 구조(320)의 외측에 제2 스페이서들(132)을 형성시킬 수 있다.Referring to step S110 of FIG. 6 , a first semiconductor material stack 321a including sacrificial silicon germanium (SiGe) and a second semiconductor material stack 322a including silicon (Si) may be cross-stacked. . The cross-layered structure may be referred to as a nanosheet structure. A sacrificial gate structure 320 and second spacers 132 may be formed outside the sacrificial gate structure 320 on the cross-stacked structure of the first semiconductor material stack 321a and the second semiconductor material stack 322a. there is.

도 7의 S120 단계를 참조하면, 제1 반도체 물질 스택(321a) 및 제2 반도체 물질 스택(322a)의 교차 적층 구조(나노시트(nanosheet) 구조)에서 식각 공정을 통해 희생 게이트 구조(320) 및 제2 스페이서들(132)과 비중첩하는 영역이 제거될 수 있다. Referring to step S120 of FIG. 7 , the sacrificial gate structure 320 and Areas that do not overlap with the second spacers 132 may be removed.

일부 영역이 제거된 제1 반도체 물질 스택(321b) 및 제2 반도체 물질 스택(322b)의 교차 적층 구조은 기둥의 형태가 될 수 있고, 제거된 영역은 제1 제거 영역(AD1)이 될 수 있다. 제1 제거 영역(AD1)은 골짜기의 형태를 가질 수 있다.The cross-stacked structure of the first semiconductor material stack 321b and the second semiconductor material stack 322b from which partial areas are removed may have a pillar shape, and the removed area may become the first removal area AD1. The first removal area AD1 may have a valley shape.

도 8의 S130 단계를 참조하면, 선택적 식각 공정을 통해 제1 반도체 물질 스택(321b)의 외측 일부 영역이 제거될 수 있다. 일부 영역이 제거된 제1 반도체 물질 스택(321c)의 제1 방향(D1) 폭은 제2 반도체 물질 스택(322b)의 제1 방향(D1) 폭 보다 얇아질 수 있다. 제1 반도체 물질 스택(321c)의 외측에서 제거된 일부 영역은 제2 제거 영역(AD2)이 될 수 있다. 제2 제거 영역(AD2)은 기둥 내측으로 형성된 홈의 형태를 가질 수 있다. Referring to step S130 of FIG. 8 , a partial outer region of the first semiconductor material stack 321b may be removed through a selective etching process. A width in the first direction D1 of the first semiconductor material stack 321c from which a partial region is removed may be smaller than a width in the first direction D1 of the second semiconductor material stack 322b. A partial region removed from the outside of the first semiconductor material stack 321c may become the second removal region AD2 . The second removal area AD2 may have a shape of a groove formed inside the pillar.

도 9의 S140 단계를 참조하면, 제2 제거 영역(AD2)에 제1 스페이서들(131)을 형성시킬 수 있다. 제1 스페이서들(131) 기둥 내측으로 형성된 홈(제2 제거 영역(AD2))을 채울 수 있다.Referring to step S140 of FIG. 9 , first spacers 131 may be formed in the second removal area AD2 . Grooves (second removal areas AD2) formed inside the pillars of the first spacers 131 may be filled.

도 10의 S150 단계를 참조하면, 제1 제거 영역(AD1)에 제1 소스/드레인 영역(231), 제1 소스/드레인 영역(231) 상에 배치되는 유전층(233), 및 유전층(233) 상에 배치되는 제2 소스/드레인 영역(232)을 형성시킬 수 있다.Referring to step S150 of FIG. 10 , the first source/drain region 231 in the first removal region AD1 , the dielectric layer 233 disposed on the first source/drain region 231 , and the dielectric layer 233 are formed. A second source/drain region 232 may be formed thereon.

제1 소스/드레인 영역(231)의 상면의 위치는 제2 채널부(122)가 형성될 위치보다 낮을 수 있다. 제2 소스/드레인 영역(232)의 하면의 위치는 제1 채널부(121)가 형성될 위치보다 높을 수 있다. 제1 소스/드레인 영역(231)과 제2 소스/드레인 영역(232) 사이에 유전층(233)이 형성될 수 있다. 유전층(233)의 하면은 제1 채널부(121)가 형성될 위치보다 높고, 유전층(233)의 하면은 제2 채널부(122)가 형성될 위치보다 낮을 수 있다.A location of the upper surface of the first source/drain region 231 may be lower than a location where the second channel unit 122 is to be formed. A location of the lower surface of the second source/drain region 232 may be higher than a location where the first channel unit 121 is to be formed. A dielectric layer 233 may be formed between the first source/drain region 231 and the second source/drain region 232 . A lower surface of the dielectric layer 233 may be higher than a position where the first channel unit 121 is to be formed, and a lower surface of the dielectric layer 233 may be lower than a position where the second channel unit 122 is to be formed.

도 11의 S160 단계를 참조하면, 선택적 식각 공정을 통해 희생 게이트 구조(320) 및 제1 반도체 물질 스택(321c)이 제거될 수 있다. 희생 게이트 구조(320) 및 제1 반도체 물질 스택(321c)이 제거된 영역은 제3 제거 영역(AD3)이 될 수 있다. Referring to step S160 of FIG. 11 , the sacrificial gate structure 320 and the first semiconductor material stack 321c may be removed through a selective etching process. The area where the sacrificial gate structure 320 and the first semiconductor material stack 321c are removed may become the third removed area AD3 .

도 12의 S170 단계를 참조하면, 제3 제거 영역(AD3)의 하부의 일부 영역을 채우는 절연 물질(390)을 형성시킬 수 있다. 절연 물질(390)은 제1 채널부(121)가 형성될 위치의 제2 반도체 물질 스택(322b)을 덮을 수 있다. 절연 물질(390)의 높이는 제2 채널부(122)가 형성될 위치보다 낮을 수 있다. 제2 채널부(122)가 형성될 위치의 제2 반도체 물질 스택(322b)은 절연 물질(390)에 덮히지 않고, 계속 노출된 상태일 수 있다. Referring to step S170 of FIG. 12 , an insulating material 390 filling a partial area below the third removal area AD3 may be formed. The insulating material 390 may cover the second semiconductor material stack 322b where the first channel portion 121 is to be formed. A height of the insulating material 390 may be lower than a position where the second channel portion 122 is formed. The second semiconductor material stack 322b where the second channel portion 122 is to be formed may be continuously exposed without being covered by the insulating material 390 .

일 실시예로, 절연 물질(390)의 높이는 유전층(233)의 상면과 하면 사이의 높이까지 형성될 수 있다.In one embodiment, the height of the insulating material 390 may be formed to a height between the upper and lower surfaces of the dielectric layer 233 .

도 13의 S180 단계를 참조하면, 제2 반도체 물질 스택(322b) 중 절연 물질(390)에 덮히지 않고, 계속 노출된 일부 제2 반도체 물질 스택(322b)에 트리밍(trimming)을 수행할 수 있다. 트리밍에 의해 상기 일부 제2 반도체 물질 스택(322c)은 제1 스페이서들(131)에 비중첩한 부분의 두께가 얇아질 수 있다. Referring to step S180 of FIG. 13 , trimming may be performed on a portion of the second semiconductor material stack 322b that is not covered by the insulating material 390 and continues to be exposed among the second semiconductor material stack 322b. . By trimming, a portion of the portion of the second semiconductor material stack 322c that does not overlap the first spacers 131 may be reduced in thickness.

도 14의 S190 단계를 참조하면, 상기 일부 제2 반도체 물질 스택(322c)의 노출된 표면에 저마늄(Ge) 물질(340)을 형성시키고, 형성된 저마늄(Ge) 물질(340)을 에피택셜(epitaxial) 성장시킬 수 있다.Referring to step S190 of FIG. 14 , a germanium (Ge) material 340 is formed on the exposed surface of the part of the second semiconductor material stack 322c, and the formed germanium (Ge) material 340 is epitaxially (epitaxial) growth.

도 15의 S200 단계를 참조하면, 외면에 저마늄(Ge) 물질(340)이 형성된 상기 일부 제2 반도체 물질 스택(322c)에 대해 고온 상태에서 어닐링(annealing)과 스트립(strip)을 수행할 수 있다. 외면에 저마늄(Ge) 물질(340)이 형성된 상기 일부 제2 반도체 물질 스택(322c)은 어닐링(annealing)과 스트립(strip)에 의해 SiGe를 포함하는 제2 채널부(122)의 각 채널 패턴이 될 수 있다.Referring to step S200 of FIG. 15 , annealing and stripping may be performed at a high temperature on the part of the second semiconductor material stack 322c having the germanium (Ge) material 340 formed thereon. there is. The partial second semiconductor material stack 322c on which the germanium (Ge) material 340 is formed is each channel pattern of the second channel portion 122 including SiGe by annealing and stripping. This can be.

본 실시예에서, S190 단계와 S200 단계를 통해, SiGe를 포함하는 제2 채널부(122)의 각 채널 패턴의 저마늄(Ge) 농도를 용이하게 조절할 수 있다. 또한, S180 내지 S200 단계를 통해, 두께가 얇은 제2 채널부(122)의 각 채널 패턴을 구현할 수 있어, 제2 채널부(122)의 각 채널 패턴의 두께를 용이하게 조절할 수 있다. 이를 통해 제2 채널부(122)의 각 채널 패턴 사이의 공간을 넓게 형성 가능하고, RMG(replacement metal gate) 공정의 메탈 필(Metal Fill) 및 제거 공정 등의 관점에서 후속 공정들이 용이하게 수행될 수 있다.In this embodiment, through steps S190 and S200, the germanium (Ge) concentration of each channel pattern of the second channel portion 122 including SiGe can be easily adjusted. In addition, through steps S180 to S200, each channel pattern of the second channel portion 122 having a thin thickness may be implemented, and thus the thickness of each channel pattern of the second channel portion 122 may be easily adjusted. Through this, it is possible to form a wide space between each channel pattern of the second channel unit 122, and subsequent processes can be easily performed in terms of a metal fill and removal process of a replacement metal gate (RMG) process. can

도 16의 S210 단계를 참조하면, 하부에 형성된 절연 물질(390)이 제거될 수 있다. 절연 물질(390)에 덮혀있던 제2 반도체 물질 스택(322b)은 절연 물질(390)이 제거되고 제2 반도체 물질 스택(322b)들 중 저마늄(Ge)을 포함하지 않는 일부는 제1 채널부(121)의 각 채널 패턴이 될 수 있다.Referring to step S210 of FIG. 16 , the insulating material 390 formed thereon may be removed. In the second semiconductor material stack 322b covered by the insulating material 390, the insulating material 390 is removed, and a portion of the second semiconductor material stack 322b that does not contain germanium (Ge) is part of the first channel portion. (121) can be each channel pattern.

S210 단계 이후, 제1 스페이서들(131) 및 제2 스페이서들(132) 사이에서, 제1 채널부(121)의 각 채널 패턴 및 제2 채널부(122)의 각 채널 패턴들을 덮도록 게이트 구조체(220, 221)가 형성될 수 있다(도 2 참조).After step S210 , the gate structure covers each channel pattern of the first channel part 121 and each channel pattern of the second channel part 122 between the first spacers 131 and the second spacers 132 . (220, 221) can be formed (see Fig. 2).

다음으로, 다른 실시예에 따른 반도체 집적회로 소자에 대해 설명하기로 한다. 이하, 도 2 내지 도 5와 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.Next, a semiconductor integrated circuit device according to another embodiment will be described. Hereinafter, the same or similar reference numerals are used to omit descriptions of components identical to those of FIGS. 2 to 5 .

도 17은 본 개시의 일 실시예에 따른 반도체 집적회로 소자의 개략적인 레이아웃도이다.17 is a schematic layout diagram of a semiconductor integrated circuit device according to an exemplary embodiment of the present disclosure.

도 17을 참조하면, 본 실시예에 따른 반도체 집적회로 소자는 도 2의 실시예 대비, 제2 채널부가 두께가 다른 채널 패턴들(122_1, 122_2)을 포함하는 점에서 그 차이가 있다.Referring to FIG. 17 , the semiconductor integrated circuit device according to this embodiment is different from the embodiment of FIG. 2 in that the second channel portion includes channel patterns 122_1 and 122_2 having different thicknesses.

일 실시예로, 제2 채널부에 최상측에 위치한 채널 패턴(122_2)에서 연결 영역(1222)에 해당하는 두께(h4)는 다른 채널 패턴(122_1)에서 연결 영역(1222)에 해당하는 두께(h3)가 상이할 수 있다. 도시된 것과 같이, 최상측에 위치한 채널 패턴(122_2)은 다른 채널 패턴(122_1)에 비해 연결 영역(1222)의 두께가 얇도록 구성될 수 있다. 다만, 이에 제한되지 않고, 최상측에 위치한 채널 패턴(122_2)은 다른 채널 패턴(122_1)에 비해 연결 영역(1222)의 두께가 두껍도록 구성될 수도 있다.In one embodiment, the thickness h4 corresponding to the connection region 1222 in the channel pattern 122_2 located on the uppermost side of the second channel part is the thickness corresponding to the connection region 1222 in the other channel pattern 122_1 ( h3) may be different. As shown, the uppermost channel pattern 122_2 may have a connection region 1222 thinner than the other channel patterns 122_1. However, the present invention is not limited thereto, and the uppermost channel pattern 122_2 may have a thicker connection region 1222 than the other channel patterns 122_1.

이상, 첨부된 도면을 참조하여 본 개시의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.In the above, embodiments according to the technical idea of the present disclosure have been described with reference to the accompanying drawings, but those skilled in the art to which the present disclosure pertains may find that the present disclosure is in other specific forms without changing the technical idea or essential features. It will be understood that it can be implemented as. It should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 기판 105: 채널 활성 영역
121: 제1 채널부 122: 제2 채널부
131: 제1 스페이서들 132: 제2 스페이서들
220: 게이트 라인 221: 게이트 유전체
220, 221: 게이트 구조체 230: 소스/드레인 영역
231: 제1 소스/드레인 영역 232: 제2 소스/드레인 영역
233: 유전층 250: 채널 영역100: substrate 105: channel active region
121: first channel unit 122: second channel unit
131: first spacers 132: second spacers
220: gate line 221: gate dielectric
220, 221: gate structure 230: source/drain region
231: first source/drain region 232: second source/drain region
233 dielectric layer 250 channel region

Claims (10)

기판;
상기 기판 상에 일 방향으로 연장하도록 배치되는 게이트 구조체;
상기 게이트 구조체의 외측에 배치되는 스페이서들;
상기 기판 상에 배치되고, 상기 게이트 구조체를 관통하고 실리콘(Si)으로 이루어진 적어도 하나의 채널 패턴을 포함하는 제1 채널부;
상기 제1 채널부의 상측에 배치되고, 상기 게이트 구조체를 관통하고 실리콘 저마늄(SiGe)으로 이루어진 적어도 하나의 채널 패턴을 포함하는 제2 채널부;
상기 제1 채널부의 각 채널 패턴의 일단 및 타단에 접하고, N 타입 불순물을 포함하는 제1 소스/드레인 영역; 및
상기 제1 소스/드레인 영역의 상측에 배치되고, 상기 제2 채널부의 각 채널 패턴의 일단 및 타단에 접하고, P 타입 불순물을 포함하는 제2 소스/드레인 영역을 포함하되,
상기 제1 채널부의 각 채널 패턴의 두께는 제1 두께이고,
상기 제2 채널부의 각 채널 패턴은 일단과 타단에 형성되는 엣지 영역들, 및 상기 엣지 영역들 사이에 배치되는 연결 영역을 포함하고,
상기 엣지 영역들은 제2 두께를 가지고,
상기 연결 영역은 상기 제1 두께 및 상기 제2 두께보다 얇은 제3 두께를 가지는, 반도체 집적회로 소자.Board;
a gate structure disposed on the substrate to extend in one direction;
spacers disposed outside the gate structure;
a first channel portion disposed on the substrate, passing through the gate structure, and including at least one channel pattern made of silicon (Si);
a second channel portion disposed above the first channel portion, passing through the gate structure, and including at least one channel pattern made of silicon germanium (SiGe);
first source/drain regions contacting one end and the other end of each channel pattern of the first channel part and containing N-type impurities; and
A second source/drain region disposed above the first source/drain region, in contact with one end and the other end of each channel pattern of the second channel part, and including P-type impurities;
The thickness of each channel pattern of the first channel portion is a first thickness,
Each channel pattern of the second channel unit includes edge regions formed at one end and the other end, and a connection region disposed between the edge regions,
The edge regions have a second thickness,
wherein the connection region has a third thickness smaller than the first thickness and the second thickness. 제1 항에 있어서,
상기 제1 채널부의 각 채널 패턴의 두께는 일정한, 반도체 집적회로 소자.According to claim 1,
The thickness of each channel pattern of the first channel portion is constant, the semiconductor integrated circuit device. 제1 항에 있어서,
제1 두께와 제2 두께는 동일한, 반도체 집적회로 소자.According to claim 1,
A semiconductor integrated circuit device wherein the first thickness and the second thickness are the same. 제1 항에 있어서,
상기 엣지 영역들은 상기 스페이서들과 접하고,
상기 연결 영역은 상기 게이트 구조체에 접하는, 반도체 집적회로 소자.According to claim 1,
The edge regions are in contact with the spacers,
The connection region is in contact with the gate structure, the semiconductor integrated circuit device. 제1 항에 있어서,
상기 제2 채널부의 각 채널 패턴에서 저마늄(Ge)의 농도는 25% 이상인, 반도체 집적회로 소자.According to claim 1,
The concentration of germanium (Ge) in each channel pattern of the second channel unit is 25% or more, a semiconductor integrated circuit device. 제1 항에 있어서,
상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에 배치되는 유전층을 더 포함하는, 반도체 집적회로 소자.According to claim 1,
The semiconductor integrated circuit device of claim 1, further comprising a dielectric layer disposed between the first source/drain region and the second source/drain region. 기판;
상기 기판 상에 일 방향으로 연장하는 형상을 가지는 게이트 구조체;
상기 게이트 구조체의 외측에 배치되는 스페이서들;
상기 기판 상에 배치되고, 상기 게이트 구조체를 관통하는 적어도 하나의 채널 패턴을 포함하는 제1 채널부;
상기 제1 채널부의 상측에 이격되어 배치되고, 상기 게이트 구조체를 관통하는 적어도 하나의 채널 패턴을 포함하는 제2 채널부;
상기 제1 채널부의 각 채널 패턴의 일단 및 타단에 접하는 제1 소스/드레인 영역; 및
상기 제1 소스/드레인 영역의 상측에 배치되고, 상기 제2 채널부의 각 채널 패턴의 일단 및 타단에 접하고, 상기 제1 소스/드레인 영역과 다른 타입 불순물을 포함하는 제2 소스/드레인 영역을 포함하되,
상기 제1 채널부의 각 채널 패턴, 상기 제1 소스/드레인 영역 및 상기 게이트 구조체가 이루는 트랜지스터는 N 타입의 전계 효과 트랜지스터이고,
상기 제2 채널부의 각 채널 패턴, 상기 제2 소스/드레인 영역 및 상기 게이트 구조체가 이루는 트랜지스터는 P 타입의 전계 효과 트랜지스터이고,
상기 제2 채널부의 각 채널 패턴은 두께가 다른 영역을 포함하는, 반도체 집적회로 소자.Board;
a gate structure extending in one direction on the substrate;
spacers disposed outside the gate structure;
a first channel portion disposed on the substrate and including at least one channel pattern penetrating the gate structure;
a second channel portion spaced apart from the upper side of the first channel portion and including at least one channel pattern penetrating the gate structure;
first source/drain regions in contact with one end and the other end of each channel pattern of the first channel unit; and
a second source/drain region disposed above the first source/drain region, in contact with one end and the other end of each channel pattern of the second channel part, and including impurity of a different type from that of the first source/drain region; but
Transistors formed by each channel pattern of the first channel portion, the first source/drain region, and the gate structure are N-type field effect transistors;
Transistors formed by each channel pattern of the second channel portion, the second source/drain region, and the gate structure are P-type field effect transistors;
The semiconductor integrated circuit device of claim 1 , wherein each channel pattern of the second channel unit includes regions having different thicknesses. 제7 항에 있어서,
상기 제2 채널부의 각 채널 패턴은 일단 및 타단에 비해 중심에서 두께가 얇도록 구성되는, 반도체 집적회로 소자.According to claim 7,
The semiconductor integrated circuit device of claim 1 , wherein each channel pattern of the second channel unit is configured to have a thin thickness in the center compared to one end and the other end. 제8 항에 있어서,
상기 제2 채널부의 각 채널 패턴은 상기 스페이서에 접하는 영역의 두께에 비해 상기 게이트 구조체와 접하는 영역의 두께가 얇도록 구성되는, 반도체 집적회로 소자.According to claim 8,
The semiconductor integrated circuit device of claim 1 , wherein each channel pattern of the second channel unit has a thickness of a region in contact with the gate structure smaller than a thickness of a region in contact with the spacer. 제7 항에 있어서,
상기 제1 채널부의 각 채널 패턴은 실리콘(Si)을 포함하고,
상기 제2 채널부의 각 채널 패턴은 실리콘 저마늄(SiGe)을 포함하는, 반도체 집적회로 소자.
According to claim 7,
Each channel pattern of the first channel unit includes silicon (Si),
Each channel pattern of the second channel unit includes silicon germanium (SiGe), a semiconductor integrated circuit device.
KR1020210097626A 2021-07-26 2021-07-26 semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors KR20230016320A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210097626A KR20230016320A (en) 2021-07-26 2021-07-26 semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210097626A KR20230016320A (en) 2021-07-26 2021-07-26 semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors

Publications (1)

Publication Number Publication Date
KR20230016320A true KR20230016320A (en) 2023-02-02

Family

ID=85225530

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210097626A KR20230016320A (en) 2021-07-26 2021-07-26 semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors

Country Status (1)

Country Link
KR (1) KR20230016320A (en)

Similar Documents

Publication Publication Date Title
US11777001B2 (en) Semiconductor device including superlattice pattern
CN114765218A (en) Semiconductor device with a plurality of semiconductor chips
TW202243264A (en) Semiconductor device
US20240038763A1 (en) Semiconductor device
US20220399331A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
KR20220163538A (en) Semiconductor device
CN115605022A (en) Semiconductor structure and manufacturing method thereof
KR20230016320A (en) semiconductor Integrated circuit device INCLUDING three-dimensional stacked field effect transistors
KR20220147293A (en) Semiconductor device
KR20230001172A (en) Semiconductor devices
US11804480B2 (en) Integrated circuit chip including standard cell
US11677029B2 (en) Semiconductor device including active pattern having a protrusion portion on a base portion and method for manufacturing the same
US20230116461A1 (en) Semiconductor device
US20230231026A1 (en) Semiconductor device and method of fabricating the same
US20220302109A1 (en) Semiconductor device and method for fabricating the same
US20220376046A1 (en) Semiconductor device
US20240145474A1 (en) Semiconductor device and method for fabricating the same
US20230301058A1 (en) 3d memory with cell stacking using an in-situ capacitor stack
US20220293753A1 (en) Semiconductor device
KR20220105416A (en) Semiconductor devices
KR20230111555A (en) Semiconductor device and method for manufacturing the same
KR20240057932A (en) Semiconductor device
TW202324740A (en) Semiconductor device structure and method for forming the same
KR20220059987A (en) Semiconductor device
KR20240000949A (en) Semiconductor device and method for manufacturing the same