KR20220169475A - 시트 저항 부품 - Google Patents
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Abstract
본 발명은 복수의 OLED 픽셀을 포함하는 능동형(active-matrix) OLED 디스플레이에 관한 것으로서, 각각의 픽셀 자체는 유기층 스택(stack)을 포함하며, 상기 유기층 스택의 각각의 층은 공통(common) 반도체층을 형성할 수 있고,
- 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
- 애노드층,
- 공통 캐소드층,
- 복수의 반도체층을 포함하는 유기층의 적어도 하나의 스택을 포함한다.
- 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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- 공통 캐소드층,
- 복수의 반도체층을 포함하는 유기층의 적어도 하나의 스택을 포함한다.
Description
본 발명은 복수의 OLED 픽셀을 갖는 활성(active) OLED 디스플레이, 및 적어도 하나의 공통층의 제조 방법에 관한 것이다.
1987년부터, 낮은 동작 전압(operating voltage)이 Tang 등(C. W. Tang 등 Appl. Phys. Lett. 51 (12) 913 (1987))에 의해 실증되었을 때, 유기 발광 다이오드는 대면적 디스플레이의 실현을 위한 유망한 후보가 되었다. 이는 유기 물질의 얇은(전형적으로 1 nm 내지 1 μm) 층의 순서로 구성되며, 이러한 유기 물질은 예를 들어 열 진공 증발 또는 용액 가공에 의해 증착될 수 있으며, 뒤이어 금속층을 통한 전기 접촉이 형성될 수 있다. 유기 전자 장치는 광범위하게 다양한 전자 또는 광전자 부품, 예컨대 다이오드, 발광 다이오드, 광다이오드(photodiode) 및 박막 트랜지스터(TFT: thin film transistor)을 제공하며, 이는 특성의 측면에서 무기 물질에 기초한 확립된 부품과 경쟁한다.
유기 발광 다이오드(OLED)의 경우, 외부에서 적용된 전압의 결과 접점에서 인접한 유기층으로의 전하 담체(한 쪽에서는 전자, 다른 쪽에서는 정공)의 주입, 활성 구역에서 엑시톤(전자-정공 쌍)의 후속적인 형성, 및 이들 엑시톤의 방사적 재조합(radiative recombination)을 통해 발광 다이오드에 의해 광(light)이 생성되고 방출된다.
종래의 무기 성분(실리콘 또는 갈륨 아르네나이드와 같은 무기 반도체에 기초함)을 능가하는 이러한 유기 성분의 이점은 대면적 요소, 예를 들어 대형 디스플레이 요소(비쥬얼 디스플레이, 스크린) 또는 램프(조명 적용용)를 생산하기 위한 옵션이다. 무기 물질과 비교하여 유기 물질은 상대적으로 저렴하다(더 적은 물질 및 에너지 비용). 더욱이, 이들 물질은 무기 물질과 비교하여 이의 낮은 가공 온도때문에 가요성 기판 상에 증착될 수 있으며, 이에 의해 디스플레이 및 조명 공학에서 새로운 적용의 전체 시리즈를 연다. 이러한 부품의 기본 구성은 하기 층 중 하나 이상의 배열을 포함한다: 담체 기판; 통상 투명한 정공 주입(양의 접촉(positive contact)) 기본(base) 전극; 정공 주입층(HIL); 정공 수송층(HTL); 발광층(EL); 전자 수송층(ETL); 전자 주입층(EIL); 전자 주입(음의 접촉(negative contact)) 커버 전극으로서 통상 낮은 일함수를 갖는 금속; 및 주위 영향을 배제하기 위한 캡슐화.
전술한 내용이 가장 전형적인 사례를 나타내는 한편, 종종 몇몇 층은 생략될 수 있거나(HTL 및 ETL은 제외), 심지어 하나의 층이 몇몇 특성을 조합할 수 있다.
도핑된 전하-담체 수송층(수용기(acceptor)-유사 분자의 혼합물에 의한 HTL의 p-도핑, 공여체(donor)-유사 분자의 혼합물에 의한 ETL의 n-도핑)의 사용은 문헌 US 5,093,698에 기재되어 있다. 이러한 측면에서 도핑은, 층 내로의 도핑 성분의 혼합물이 관련된 2개의 성분 중 하나의 순수한 층과 비교하여 이 층에서 평형 전하-담체 농도를 증가시킴을 의미하며, 이는 인접 접촉층으로부터 이러한 혼합된 층 내로의 더 양호한 전하-담체 주입 및 개선된 전기 전도성을 초래한다. 전하 담체의 수송은 여전히 매트릭스 분자 상에서 발생한다. US 5,093,698에 따르면, 도핑된 층은 접촉 물질에 대한 계면에서 주입층으로서 사용되고, 발광층은 그 사이에서 발견된다(또는 단지 하나의 도핑된 층이 사용될 때, 다른 접촉 다음에). 도핑에 의해 증가되는 평형 전하-담체 밀도, 및 관련된 밴드 벤딩(associated band bending)은 전하-담체 주입을 용이하게 한다. US 5,093,698에 따르면 유기층의 에너지 수준(HOMO = 최고준위 점유 분자 오비탈(highest occupied molecular orbital) 또는 최고준위 에너지 균형 밴드 에너지(highest energetic valence band energy); LUMO = 최저준위 비점유 분자 오비탈(lowest unoccupied molecular orbital) 또는 최저준위 에너지 전도 밴드 에너지(lowest energetic conduction band energy))은 ETL 내의 전자뿐만 아니라 HTL 내의 정공이 추가 장벽 없이 EL(방출층) 내로 주입될 수 있도록 수득되어야 하며, 이는 HTL 물질의 매우 높은 이온화 에너지 및 ETL 물질의 매우 낮은 전자 친화도를 필요로 한다.
활성 OLED 디스플레이에 관하여, 디스플레이의 픽셀 사이의 소위 혼선(cross talk)이 주요 문제가 되었다. 픽셀 또는 색상 혼선은 픽셀에 의해 생성된 하나의 색상의 광자가 근접한 픽셀로부터 산란된 또 다른 색상의 광자와 잘못 혼합되는 것을 지칭한다. 예를 들어, 문헌 GB 2 492 400 A 및 WO 2002 / 015292 A2는 OLED 장치에서 혼선을 감소시키기 위한 조치를 제공한다. 이에 더하여 또는 대안적인 양태로서, 전기적 혼선이 발생할 수 있다. 이러한 경우, 예를 들어, 픽셀 중 하나에 적용되는 구동 전류는, 구동 전류가 제공되는 픽셀에 근접한 또 다른 픽셀로부터의 광 방출을 야기할 수 있다. 둘 다 디스플레이 장치의 성능에 악영향을 미칠 것이다(Yamazaki 등, A. (2013), 33.2: Spatial Resolution Characteristics of Organic Light-emitting Diode Displays: A comparative Analysis of MTF for Handheld and Workstation Formats. SID Symposium Digest of Technical Papers, 44: 419-422. doi: 10.1002/j.2168-0159.2013.tb06236.x 참조).
전형적인 상업적 능동형(active-matrix) OLED 디스플레이에서, 전기적 픽셀 혼선은 더 많은 OLED 픽셀에 의해 공유되는 정공 수송층(HTL)에서 산화환원 p-도핑의 적용에 의해 야기될 수 있다(이러한 측면에서 공유된 HTL은 디스플레이에 존재하는 복수의 픽셀의 애노드에 전기적으로 연결됨). 도핑된 매트릭스의 분자로부터 도판트 분자로의 전자 이동에 의한 새로운 전하 담체(정공)의 생성에 의해 전하 담체 밀도를 증가시키는 산화환원 p-도판트의 사용은 저(low)-동작 전압, 높은 동작 안정성(operational stability) 및 높은 생산 수율에 유리하다. 한편, 산화환원 p-도핑은 정공 수송층의 전기 전도성을 p-도판트가 없을 때 10-8 S/cm 미만, 통상 10-10 S/cm 미만으로부터 10-6 S/cm 초과까지 증가시킨다(전형적으로, p-도판트의 농도는 1 내지 5 중량% 범위임). 따라서, 산화환원-도핑된 HTL은 통상 복수의 픽셀에 의해 공유되는 HTL을 포함하는 활성 매트릭스 디스플레이에서 임의의 전기적 픽셀 혼선을 책임진다. ETL은 산화환원 n-도판트로 n-도핑된다면, 또한 산화환원-도핑된 HTL과 유사하게 높은 전도성을 보여줄 것이지만, 공통(common) 캐소드와 함께 디스플레이 레이아웃(layout)으로 인해 ETL은 전기적 픽셀 혼선을 야기하지 않는다.
능동형 OLED 디스플레이에 대한 개선된 기술을 제공하는 것이 목적이며, 특히 활성(active) OLED 디스플레이의 이웃 픽셀 사이의 혼선이 감소도어야 한다.
일 양태에서, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택(stack)을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어(giga ohms/square)의 시트 저항(sheet resistance)을 갖는다.
일 구현예에 따르면, 공통 제1 반도체층 및 공통 제2 반도체층의 시트 저항은 함께 단독으로 측정된다.
일 양태에 따르면, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 공통 제1 반도체층 및 공통 제2 반도체층의 시트 저항은 함께 단독으로 측정된다.
일 구현예에 따르면, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 공통 제1 반도체층은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장되고, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 공통 제1 반도체층 및 공통 제2 반도체층의 시트 저항은 함께 단독으로 측정된다.
일 구현예에 따르면, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 공통 제1 반도체층은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장되고, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 공통 정공 주입층 및 공통 정공 수송층은 함께 단독으로 측정된다.
유기 반도체성 장치의 특성은 이의 전도성이다. 정공 주입 물질을 사용함으로써, 유기 반도체성 장치의 층의 전기 전도성은 유의하게 증가될 수 있다. 시트 저항은 예를 들어 소위 "전송 라인 방법(transmission line method)"에 의해 결정된다. 여기서, 전압은 얇은 층에 적용되고 상기 층을 통해 유동하는 전류가 측정된다. 시트 저항, 각각 전기 전도성은 샘플의 층 두께 및 접촉 기하학을 고려하여 초래된다.
시트 저항은 전송 라인 방법에 의해 결정된다.
일 구현예에 따르면, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 시트 저항은 전송 라인 방법에 의해 결정되고, 선택적으로 공통 제1 반도체층 및 공통 제2 반도체층의 시트 저항은 함께 단독으로 측정된다.
일 구현예에 따르면, 복수의 OLED 픽셀을 포함하는 능동형 OLED 디스플레이가 제공되며, 각각의 픽셀 자체는 유기층 스택을 포함하며, 상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
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적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
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애노드층,
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공통 캐소드층,
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유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
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복수의 반도체층으로서, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
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공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
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적어도 하나의 공통 제2 반도체층,
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적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 시트 저항은 전송 라인 방법에 의해 결정되고, 선택적으로 공통 정공 주입층 및 공통 제2 반도체층의 시트 저항은 함께 단독으로 측정된다.
본 명세서에서, 정의가 달리 제공되지 않을 때, "정공 주입 물질"은 정공 주입, 즉, 애노드로부터 바람직하게는 유기층, 특히 정공 수송층 내로 주입되는 양전하를 용이하게 할 수 있는 물질을 지칭하고, 상기 물질은 존재한다면 소정의 전류 밀도에서 동작 전압을 감소시킬 수 있다.
정공 주입 물질은 금속 화합물 또는 유기 화합물일 수 있다.
정공 주입 물질은 반도체에 첨가될 때 정공 수송 물질 또는 정공 수송층에서 양전하 담체의 밀도를 증가시킬 수 있거나 순수한 매트릭스에서 관찰된 전도성에 상응하는 수준보다 높게 자유 전하 담체의 농도를 실질적으로 증가시키지 않으면서, 애노드로부터 정공 수송 매트릭스 내로의 정공 주입을 제공할 수 있다. 정공 주입 물질은 층 내에서 단독으로 또는 정공 수송 물질 또는 정공 수송층과 함께 사용될 수 있다.
바람직하게는, 정공 주입 물질은 산화환원-도판트이며, 즉, 반도체에 첨가될 때 정공 수송 물질 또는 정공 수송층에서 양전하 담체의 밀도를 증가시킬 수 있다.
일 구현예에 따르면, 정공 주입층의 고유층(intrinsic layer)은 정공 주입 물질로 단독으로 구성되거나 본질적으로 구성될 수 있다. 정공 주입 물질은 정공 수송 물질 또는 정공 수송 매트릭스 화합물과 동일하지 않다.
용어 "함께 단독으로 측정되는"은 OLED 디스플레이의 다른 층 또는 공통층 없이 각각의 층의 시트 저항의 측정을 지칭한다.
전송 라인 방법
시트 저항 Rs는 서로 사이에 갭 "l" 및 각각의 폭 "w"를 갖는 2개의 고도로 전도성인 전극을 제공하는 채널이라고 하는 시험 요소로 구성된 시험 요소 군(도 2 참조) 상의 주어진 증착된 층 스택에 대해 측정된다(도 1 참조). 노이즈(noise) 수준을 개선하기 위해 큰 "w"가 사용될 수 있고 전극은 감소된 영역 요건에 대해 맞물린 핑거(interdigitated finger) 구조에서 형성된다(도 3 참조). 상이한 채널 길이 "l"을 갖는 이러한 채널 중 적어도 3개는 신뢰할 만한 Rs 계산에 필요하다.
측정은 하기 방식으로 수행된다:
제1 전압은 1 V보다 더 작은 단계 크기로 -5 V로부터 +5 V로 지나가고 전류가 측정된다. 이러한 측정 동안 기판 온도는 바람직하게는 23+/-2℃이다. 선형 적합(linear fit)을 사용하여 적합의 x-축 상의 전류값 및 y-축 상의 전압값은 채널 저항 "R"을 제공한다. 이러한 절차는 각각의 채널 "n"에 대해 반복되어, 갭 "ln" 및 폭 "w"를 갖는 채널 "n"에 대해 "Rn"을 초래한다. Rs 계산을 위해 폭 "w"는 모든 채널에 걸쳐 일정해야 한다. 적합 품질 지수(fit quality index) R2은 신뢰할 만한 저항값에 대해 0.9 초과여야 한다.
제2 단계에서 저항 "Rn"은 갭 "ln"을 갖는 채널에 걸쳐 플롯화되고 선형 적합화된다. 채널 폭 "w"로 곱해진 이러한 적합의 기울기는 증착된 층 스택에 대해 시트 저항 Rs를 제공한다. 이러한 계산은 측정 설정으로부터 접촉- 및 시리즈 저항의 영향을 제거한다. 전극 갭은 목표 적용 갭, 예를 들어 20 μm, 40 μm, 60 μm에 근접해야 한다. 낮은 전도성층에 대한 채널 폭은 100000 μm일 것이다.
측정은 ITO 전극과 함께 유리 기판(Corning Eagle XG) 상에서 수행된다. 물-기초 계면활성제(tenside) 용액으로 습식 세정하고 질소를 이용한 블로잉(blowing), 뒤이어 질소 분위기에서 200℃ 120분 베이킹(baking)에 의한 건조 후, 기판은 질소 플라즈마로 조건화된다. 유기층 증착 후 전기 측정 전에 샘플은 건조제(desiccant)를 포함하는 캡슐화 유리 마개를 사용하여 캡슐화된다.
전송 라인 방법은 시트 저항을 측정하기 위한 공통 방법이고 그 중에서도 하기에 기재되어 있다:
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Williams, Ralph (1990). Modern GaAs Processing Methods. Artech House.
ISBN
0890063435
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Schroder, Dieter K. (2006). Semiconductor Material and Device Characterization. John Wiley & Sons.
ISBN
0471739065
-
Reeves, G.K., IEEE Electron Device Letters (Volume: 3, Issue: 5, May 1982), 113-133쪽 (https://ieeexplore.ieee.org/document/1482607.
바람직한 시트 저항 측정
전극 사이의 채널 영역의 저항보다 훨씬 더 낮은 접촉 저항의 경우, 시트 저항 측정을 위해 단순화된 방법이 사용될 것이다. 예를 들어 103500 μm의 채널 폭 w 및 80 μm의 채널 길이 l을 갖는 전극쌍 상에 5 V의 전압 V가 적용되고 채널 I가 Keithley SM2635 공급원 측정 단위를 사용하여 측정된다. 채널 저항 R은 화학식 R=V/I에 의해 계산된다. 하기 단계에서 시트 저항 Rs는 Rs=R*w/l에 의해 계산된다. 시트 저항은 23+/-2℃에서 측정되었다. 도 6에서 5 V 형태 실시예 데이터에서 80 μm 채널 전류를 얻는 것은 R=5V/1.33e.7A=3.76e7Ohm 및 Rs=R*w/l=3.76e7Ohm*103500μm/80μm=48.6GOhm/sq를 제공한다.
대안적인 시트 저항 측정
대안으로서 시트 저항은 하기와 같이 측정될 수 있다:
10 Ohm/sq 시트 저항을 갖는 90 nm ITO로 ITO 코팅된 기판을 도 4에 따라 맞물린 핑거 구조로 패턴화하였다. 전극 둘 다 상의 12개의 ITO 핑거는 총 23개의 전도성 영역을 형성한다: n=23. 맞물림 길이 we는 4.5 mm였다. 그러므로, 총 채널 폭은 103.5 mm였다. 채널 길이는 20 μm 단계에서 20 내지 80 μm로 다양하였다. 4개의 상이한 채널 길이를 갖는 전극쌍을 도 5에 표시된 바와 같이 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합하였다. 완전한 맞물린 핑거 패턴을 덮는 기판 상에 유기층을 증착시켰다. 기판 상에서 제1 공통 반도체층은 10 nm 두께를 갖는 적어도 하나의 정공 주입 물질을 포함하며, 예를 들어 제1 공통 반도체층은 도핑된 공유 매트릭스 화합물로 구성된 정공 주입층이고, 적합한 공유 매트릭스 화합물은 명세서에 기재되어 있으며 공동-증발에 의해 증착되었다. 온도 범위는 물질에 의존하고, 증발이 시작하는 증발 온도 및 분해 온도에 의해 제한된다. 이들 값은 물질 파라미터이고 각각의 물질에 대해 상이하다. 값은 전형적으로 50℃ 내지 500℃, 대체로 150℃ 내지 350℃이다. 예를 들어, 공유 매트릭스 화합물 증착은 272℃의 증발 공급원 온도와 함께 1Å/s(초(second)당 옹스트롬)의 일정한 속도로 발생하였다. 정공 주입 물질 공급원은 예를 들어 174℃에서 0.068 Å/s로 작동되었다. 이 층 상에 제2 공통 반도체층이 128 nm의 두께로 2 Å/s의 증착 속도 및 280℃의 온도에서 증착되었고, 상기 제2 공통 반도체층은 예를 들어 공통 정공 수송층 또는 공통 전자 차단층이며 정공 수송층이 바람직하다. 챔버 온도는 전체 증착 공정 동안 3e-7 mbar였다. 그러나, 상기 설명된 바와 같이, 사용된 증발 온도는 증발이 시작하는 증발 온도 및 분해 온도에 의존한다. 유기 물질에 대한 증발 온도는 물질 의존적이고 통상 80℃ 내지 500℃이다. 수득된 기판 층 장치는 유기층 증착 후 샘플 분해를 방지하기 위해 통합된 건조제와 함께 유리 마개를 사용하여 질소 충전된 글러브박스에서 캡슐화되었다.
주어진 채널 길이에 상응하는 각각의 전극쌍 상에 0.5 V의 단계로 -5 V로부터 +5 V로 전압이 적용되었고 전류가 측정되었다. 이는 Keithley SM2635 공급원 측정 단위를 사용하여 수행되었다. 도 6은 이러한 측정의 예시적인 다이어그램을 도시한다. 주어진 채널 길이에 상응하는 각각의 측정에 대한 기울기의 계산은 이러한 채널 길이에 대해 저항 Rn을 제공한다. 상응하는 채널 길이에 걸쳐 Rn을 플롯화하고, 이 기울기를 계산하고, 이를 103500 μm의 채널 폭과 곱하는 것은 측정되는 층 스택의 시트 저항 Rs를 제공한다. 주어진 예에서 470199 Ohm/μm의 기울기는 103500 μm의 채널 폭으로 곱해진다. 그 결과는 48.7G Ohm/스퀘어의 시트 저항이다. 시트 저항은 23℃ 및 1013 mbar에서 측정되었다.
공통층
공통층은 하나의 가공 단계에서 하나의 큰 마스크 개구부(mask opening)를 통해 완전한 디스플레이 영역 또는 적어도 2개 픽셀의 영역 상으로 증착된 층, 및/또는 심지어 중첩층이 상이한 물질로 구성되더라도 몇몇 연속 단계에서 증착된 몇몇 중첩 영역으로 구성된 층을 지칭한다.
능동형 OLED 디스플레이의 일 구현예에 따르면, 공통 제2 반도체층은 공통 정공 수송층 또는 공통 전자 차단층일 수 있으며, 더 바람직하게는 공통 정공 주입층은 공통 정공 수송층 또는 공통 전자 차단층인 제2 공통 반도체층과 직접 접촉해 있고; 더욱 더 바람직하게는 공통 제2 반도체층은 공통 정공 수송층이다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 복수의 공통 반도체층은 또한 공통 제3 반도체층을 포함할 수 있고, 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 복수의 공통 반도체층은 또한 공통 제3 반도체층을 포함할 수 있으며, 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖고, 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 제3 반도체층은 공통 전자 차단층일 수 있으며, 공통 제1 반도체층은 공통 정공 주입층이고, 공통 제2 반도체층은 공통 정공 수송층이고; 공통 정공 주입층인 공통 제1 반도체층, 및 공통 정공 수송층인 공통 제2 반도체층, 및 공통 전자 차단층인 공통 제3 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 제3 반도체층은 공통 전자 차단층일 수 있으며, 공통 제1 반도체층은 공통 정공 주입층이고, 공통 제2 반도체층은 공통 정공 수송층이며; 공통 정공 주입층인 공통 제1 반도체층, 및 공통 정공 수송층인 공통 제2 반도체층, 및 공통 전자 차단층인 공통 제3 반도체층 은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖고, 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 제3 반도체층은 공통 전자 차단층일 수 있으며, 공통 제1 반도체층은 공통 정공 주입층이고, 공통 제2 반도체층은 공통 정공 수송층이며; 공통 정공 주입층인 공통 제1 반도체층, 및 공통 정공 수송층인 공통 제2 반도체층, 및 공통 전자 차단층인 공통 제3 반도체층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 갖는다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 제3 반도체층은 공통 전자 차단층일 수 있으며, 공통 제1 반도체층은 공통 정공 주입층이고, 공통 제2 반도체층은 공통 정공 수송층이며; 공통 정공 주입층인 공통 제1 반도체층, 및 공통 정공 수송층인 공통 제2 반도체층, 및 공통 전자 차단층인 공통 제3 반도체층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 갖고, 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 전자 차단층인 공통 제3 반도체층은 공통 정공 수송층인 공통 제2 반도체층과 방출층 사이에 배열될 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 각각의 픽셀의 방출층은 색상 한정(color defining) 이미터 도판트로 도핑되고, 색상 한정 이미터 도판트의 색상은 독립적으로 각각의 픽셀에 대해 선택되거나 동일하게 선택된다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 제1 OLED 픽셀의 애노드층 및 제2 OLED 픽셀의 애노드층은 픽셀 정의층에 의해 분리될 수 있어서, 제1 OLED 픽셀의 애노드층 및 제2 OLED 픽셀의 애노드층은 공통층으로서 형성되지 않고 서로 접촉되지 않는다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 정공 주입층은 애노드층과 직접 접촉하도록 적어도 부분적으로 배열될 수 있고 공통 정공 수송층은 공통 방출층과 공통 정공 주입층 사이에 배열된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 이들 반도체층 또는 층들이 공통 반도체층이 아니라면 모든 개별 픽셀은 다른 개별 픽셀의 반도체층과 만나지 않을 수 있는 그 자체의 반도체층을 포함할 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가질 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가질 수 있고, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층 및 방출층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가질 수 있고, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층 및 공통 방출층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 가질 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 가질 수 있고, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층 및 방출층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 가질 수 있고, 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층 및 공통 방출층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 능동형 OLED 디스플레이는 복수의 OLED 픽셀을 포함하며, 각각의 픽셀 자체는 유기층 스택을 포함하고, 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있거나 복수의 유기층은 복수의 반도체층을 형성할 수 있으며, 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은 각각의 애노드층을 포함하고,
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제1 OLED 픽셀 및 제2 OLED 픽셀의 애노드층은 픽셀 정의층에 의해 선택적으로 분리되며, 적어도 제1 OLED 픽셀 및 적어도 제2 OLED 픽셀은 복수의 반도체층을 포함하는 유기층의 적어도 하나의 스택 및 공통 캐소드층을 포함하고, 복수의 반도체층은 적어도 2개 이상의 공통 반도체층을 포함하며,
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유기층 스택의 복수의 반도체층 또는 적어도 2개의 공통 반도체층은 공통 캐소드층과 애노드층 사이에 배열되고, 상기 애노드층은 공통층이 아니고,
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공통 정공 주입층인 적어도 하나의 제1 공통 반도체층, 및 공통 정공 수송층 또는 전자 차단층인 적어도 하나의 공통 제2 반도체층을 포함하는 적어도 2개의 공통 반도체층 또는 복수의 공통 반도체층 및 선택적인 공통 방출층인 적어도 하나의 방출층이고, 바람직하게는 적어도 하나의 공통 제2 반도체층은 공통 정공 수송층이며,
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공통 정공 주입층은 적어도 부분적으로 애노드층과 직접 접촉해서 배열되고, 바람직하게는 공통 정공 수송층인 적어도 공통 제2 반도체층은 방출층과 공통 정공 주입층 사이에 배열되며, 상기 방출층은 선택적인 공통 방출층이고;
공통 정공 주입층 및 공통 정공 수송층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 능동형 OLED 디스플레이는 복수의 OLED 픽셀을 포함하며, 각각의 픽셀 자체는 유기층 스택을 포함하고, 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있거나 복수의 유기층은 복수의 반도체층을 형성할 수 있으며, 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은 각각의 애노드층을 포함하고,
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제1 OLED 픽셀 및 제2 OLED 픽셀의 애노드층은 픽셀 정의층에 의해 선택적으로 분리되며, 적어도 제1 OLED 픽셀 및 적어도 제2 OLED 픽셀은 복수의 반도체층을 포함하는 유기층의 적어도 하나의 스택 및 공통 캐소드층을 포함하고, 복수의 반도체층은 적어도 2개 이상의 공통 반도체층을 포함하며,
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유기층 스택의 복수의 반도체층 또는 적어도 2개의 공통 반도체층은 공통 캐소드층과 애노드층 사이에 배열되고, 상기 애노드층은 공통층이 아니고,
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공통 정공 주입층인 적어도 하나의 제1 공통 반도체층, 및 공통 정공 수송층 또는 전자 차단층인 적어도 하나의 공통 제2 반도체층을 포함하는 적어도 2개의 공통 반도체층 또는 복수의 공통 반도체층 및 선택적인 공통 방출층인 적어도 하나의 방출층이고, 바람직하게는 적어도 하나의 공통 제2 반도체층은 공통 정공 수송층이며,
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공통 정공 주입층은 적어도 부분적으로 애노드층과 직접 접촉해서 배열되고, 바람직하게는 공통 정공 수송층인 적어도 공통 제2 반도체층은 방출층과 공통 정공 주입층 사이에 배열되며, 상기 방출층은 선택적인 공통 방출층이고;
공통 정공 주입층 및 공통 정공 수송층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 가지며, 공통 정공 주입층 및 공통 정공 수송층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 정공 주입층 및 공통 정공 수송층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 갖는다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 정공 주입층 및 공통 정공 수송층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 갖고, 공통 제1 정공 주입층 및 공통 정공 수송층의 시트 저항은 함께 단독으로 측정된다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 정공 주입층은 정공 주입 물질을 함유할 수 있으며, 공통 정공 주입층은 i-정공 주입층 및/또는 정공 주입 물질 도핑된 층을 포함하는 군으로부터 선택되고, 바람직하게는 정공 주입 물질의 농도는 정공 주입 물질-도핑된 정공 주입층의 중량을 기준으로, ≥ 0.1 중량% 내지 ≤ 40 중량%, 바람직하게는 ≥ 0.5 중량% 내지 ≤ 25 중량%, 더 바람직하게는 ≥ 1 중량% 내지 ≤ 10 중량%, 더 바람직하게는 ≥ 1 중량% 내지 ≤ 5 중량%이다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 유기층 스택은 공통 전자 수송층을 또한 포함할 수 있고, 바람직하게는 공통 전자 수송층은 방출층과 공통 캐소드층 사이에 배열된다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 유기층 스택은 공통 전자 주입층, 공통 정공 차단층 및/또는 전자 수송층을 포함하는 군으로부터 선택되는 공통 유기층을 또한 포함하고, 바람직하게는 공통 전자 주입층은 공통 캐소드층과 직접 접촉한다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 픽셀 정의층은 양으로 하전되지 않으며 및/또는 애노드가 아니거나 애노드 물질을 포함하고, 바람직하게는 픽셀 정의층은 Si 기초 화합물, SiN, 비(非)-양으로 하전된 올리고머 및/또는 중합체 물질을 포함한다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 제1 반도체층, 바람직하게는 공통 정공 주입층은 ≥ 1 nm 내지 ≤ 100 nm, 바람직하게는 ≥ 2 nm 내지 ≤ 50 nm, 더 바람직하게는 ≥ 3 nm 내지 ≤ 40 nm, 더 바람직하게는 ≥ 4 nm 내지 ≤ 30 nm, 더 바람직하게는 ≥ 5 nm 내지 ≤ 20 nm, 더 바람직하게는 ≥ 6 nm 내지 ≤ 15 nm, 더 바람직하게는 ≥ 8 nm 내지 ≤ 10 nm의 층 두께를 가질 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 제2 반도체층, 바람직하게는 공통 정공 수송층은 ≥ 5 nm 내지 ≤ 250 nm, 바람직하게는 ≥ 10 nm 내지 ≤ 240 nm, 더 바람직하게는 ≥ 15 nm 내지 ≤ 230 nm, 더 바람직하게는 ≥ 20 nm 내지 ≤ 220 nm, 더 바람직하게는 ≥ 25 nm 내지 ≤ 210 nm, 더 바람직하게는 ≥ 30 nm 내지 ≤ 200 nm, 더 바람직하게는 ≥ 35 nm 내지 ≤ 190 nm, 더 바람직하게는 ≥ 40 nm 내지 ≤ 180 nm, 바람직하게는 ≥ 50 nm 내지 ≤ 150 nm의 층 두께를 가질 수 있다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 공통 제2 반도체층, 바람직하게는 공통 정공 수송층은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안(Gaussian) 6-31G* 베이시스(basis)와 함께 하이브리드 함수 B3LYP를 사용하여 계산된 이의 최고준위 점유 분자 오비탈의 에너지를 갖는 화합물을 포함할 수 있으며, 이는 제로(0)인 진공 에너지 수준을 참조하여 절대 척도(절대 척도)로 표현되고, < -4.27 eV 내지 ≥ -6.0 eV, < -4.3 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.5 eV 내지 ≥-5.4 eV, 더 바람직하게는 <-4.6 eV 내지 ≥-5.3 eV 범위이다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 전자 차단층은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 사용하여 계산된 이의 최고준위 점유 분자 오비탈의 에너지를 갖는 화합물을 포함할 수 있으며, 이는 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되고, < -4.7 eV 내지 ≥ -6.0 eV, < -4.8 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.9 eV 내지 ≥-5.4 eV, 더 바람직하게는 <-5.0 eV 내지 ≥-5.3 eV 범위이다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 전자 차단층(EBL)은 ≥ 1 nm 내지 ≤ 20 nm, 바람직하게는 ≥ 2 nm 내지 ≤ 18 nm, 더 바람직하게는 ≥ 3 nm 내지 ≤ 16 nm, 더 바람직하게는 ≥ 4 nm 내지 ≤ 14 nm, 더 바람직하게는 ≥ 5 nm 내지 ≤ 12 nm, 더 바람직하게는 ≥ 6 nm 내지 ≤ 11 nm, 더 바람직하게는 ≥ 7 nm 내지 ≤ 10 nm의 층 두께를 가질 수 있다.
전자 차단층(EBL)은 통상 5 nm 내지 10 nm 두께이고 낮은 이동성을 갖는다. >20 nm의 굵은 두께는 유의한 전압 페널티를 초래할 것이다. 5 nm보다 얇은 두께의 층은 충분히 차단할 수 없고 덜 바람직하다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 적어도 하나의 애노드층은 제1 애노드 하위층 및 제2 애노드 하위층을 포함할 수 있으며, 제1 애노드 하위층은 ≥ 4 내지 ≤ 6 eV 범위의 일함수를 갖는 제1 금속을 포함하고, 제2 애노드 하위층은 투명한 전도성 옥사이드를 포함하며; 제2 애노드 하위층은 공통 정공 주입층에 더 근접하게 배열된다.
능동형 OLED 디스플레이의 또 다른 구현예에서, 능동형 OLED 디스플레이는 복수의 유기 발광 다이오드 픽셀의 픽셀을 별개로 구동하도록 배치된 구동 회로(driving circuit)를 포함한다.
능동형 OLED 디스플레이의 일 구현예에서, 공통 정공 주입층인 공통 제1 반도체층은 최고준위 점유 수준 E제1(HOMO)을 갖는 화합물을 포함할 수 있고, 바람직하게는 공통 정공 수송층인 공통 제2 반도체층은 최고준위 점유 에너지 수준 E제2(HOMO)을 갖는 화합물을 포함할 수 있으며, E제1 (HOMO) ≥ E제2 (HOMO)이다. 일 구현예에 따르면, 바람직하게는 공통 정공 수송층인 공통 제2 반도체층에서의 화합물은 정공 주입 물질이 아니다.
능동형 OLED 디스플레이의 일 구현예에서, 공통 전자 차단층일 수 있는 공통 제3 반도체층은 최저준위 비점유 에너지 수준 E제3(LUMO)을 갖는 화합물을 포함할 수 있고, 방출층은 최저준위 비점유 에너지 수준 EEML(LUMO)을 갖는 화합물을 포함할 수 있으며, E제3(LUMO) ≥ EEML(LUMO)이고, 바람직하게는, 공통 제3 반도체층에서의 화합물 및 방출층에서의 화합물은 정공 주입 물질, 예컨대 산화환원 도판트가 아니다.
능동형 OLED 디스플레이의 일 구현예에서, 공통 정공 주입층인 공통 제1 반도체층은 최고준위 점유 에너지 수준 E제1(HOMO)을 갖는 정공 주입 물질을 포함할 수 있으며,공통 정공 수송층인 공통 제2 반도체층은 최고준위 점유 에너지 수준 E제2(HOMO)을 갖는 정공 수송 화합물을 포함할 수 있고, 공통 전자 차단층인 공통 제3 반도체층은 최고준위 점유 에너지 수준 E제3(HOMO)을 갖는 전자 차단 화합물을 포함할 수 있으며, E제1(HOMO) ≥ E제2(HOMO) ≥ E제3(HOMO), 바람직하게는, 공통 제2 반도체층 내 화합물, 및 공통 제3 반도체층 내 화합물은 정공 주입 물질이 아니다.
능동형 OLED 디스플레이의 일 구현예에서, 공통 정공 주입인 공통 제1 반도체층은 최고준위 점유 수준 E제1(HOMO)을 갖는 정공 주입 물질을 포함할 수 있으며, 공통 정공 수송층일 수 있는 공통 제2 반도체는 최고준위 점유 에너지 수준 E제2 (HOMO)을 갖는 정공 수송 화합물을 포함할 수 있고, 공통 전자 차단층일 수 있는 공통 제3 반도체층은 최고준위 점유 에너지 수준 E제3(HOMO)을 갖는 전자 차단 화합물을 포함할 수 있으며, E제1(HOMO)= E제2(HOMO) > E제3(HOMO), 바람직하게는, 공통 제2 반도체층 내 화합물, 및 공통 제3 반도체층 내 화합물은 정공 주입 물질이 아니다.
능동형 OLED 디스플레이의 일 구현예에서, 공통 정공 수송층일 수 있는 공통 제2 반도체층은 최고준위 점유 수준 E제2(HOMO) 및 최저준위 비점유 에너지 수준 E제2(LUMO)을 갖는 정공 수송 화합물을 포함할 수 있으며, 공통 전자 차단층일 수 있는 공통 제3 반도체층은 최고준위 점유 에너지 수준 E제3(HOMO) 및 최저준위 비점유 에너지 수준 E제3(LUMO)을 갖는 전자 차단 화합물을 포함할 수 있고, 방출층은 최고준위 점유 수준 EEML(HOMO) 및 최저준위 비점유 에너지 수준 EEML(LUMO)을 갖는 화합물을 포함할 수 있으며,
E제3(HOMO) - EEML(HOMO) < 0.3 eV
E제3(LUMO) > EEML(LUMO)
E제2(HOMO) > EEML(HOMO)라면, E제2(HOMO) > E제3(HOMO)
및
E제2(LUMO) > EEML(LUMO); 여기서 바람직하게는, 공통 제2 반도체층에서의 화합물, 공통 제3 반도체층에서의 화합물, 및 방출층에서의 화합물은 정공 주입 물질이 아니다.
정공 주입 물질
능동형 OLED 디스플레이의 또 다른 구현예에 따르면, 공통 정공 주입층은 금속 화합물인 정공 주입 물질을 포함하며, 상기 정공 주입 물질은 금속 착화합물, 공유 금속 화합물 또는 이온성 화합물일 수 있다. 일 구현예에 따르면, 금속 M의 원자가는 0, 1, 2, 3 또는 4, 바람직하게는 1, 2, 3 또는 4일 수 있다. 일 구현예에 따르면, 금속 M은 ≥ 22 Da, 대안적으로 ≥ 24 Da의 원자 질량을 갖는다.
일 구현예에 따르면, 정공 주입 물질은 적어도 하나의 금속을 포함하며, 금속 M은 금속 이온으로부터 선택될 수 있고, 상응하는 금속은 2.4 미만, 바람직하게는 2 미만, 더 바람직하게는 1.9 미만의 앨런(Allen)에 따른 전기음성도 값을 갖는다. 이에 의해, 유기 전자 장치에서 특히 양호한 성능이 달성될 수 있다.
용어 "앨런에 따른 전기음성도"는 특히 Allen, Leland C. (1989). "Electronegativity is the average one-electron energy of the valence-shell electrons in ground-state free atoms". Journal of the American Chemical Society. 111 (25): 9003-9014를 참조한다.
일 구현예에 따르면, M의 원자가 n은 1 또는 2이다.
일 구현예에 따르면, 금속 M은 금속 이온으로부터 선택되며, 상응하는 금속은 2.4 미만, 바람직하게는 2 미만, 더 바람직하게는 1.9 미만의 앨런에 따른 전기음성도 값을 갖고, 금속 M의 원자가는 1 또는 2이다.
일 구현예에 따르면, 금속 M은 알칼리 금속, 알칼리 토금속, 희토류 금속 또는 전이 금속으로부터 선택되고, 대안적으로 M은 알칼리 금속, 알칼리 토금속, 또는 4족 또는 5족 전이 금속으로부터 선택된다.
일 구현예에 따르면, 금속 M은 금속 이온으로부터 선택되며, 상응하는 금속은 2.4 미만, 바람직하게는 2 미만, 더 바람직하게는 1.9 미만의 앨런에 따른 전기음성도 값을 가지며, M은 알칼리 금속, 알칼리 토금속, 희토류 금속 또는 4족 또는 5족 전이 금속으로부터 선택되고, 금속 M은 ≥ 22 Da, 대안적으로 ≥ 24 Da의 원자 질량을 갖는다.
일 구현예에 따르면, 정공 주입 물질은 금속 화합물이며, 상기 금속 화합물은 적어도 하나의 금속 양이온 및 적어도 하나의 리간드를 포함하거나 적어도 하나의 금속 양이온, 적어도 하나의 리간드 및 또한 적어도 하나의 탄소 원자, 2개의 탄소 원자, 3개의 탄소 원자 또는 4개의 탄소 원자를 포함하는 화합물로부터 선택된다.
일 구현예에 따르면, 금속 M은 Li, Na, K, Cs, Mg, Ca, Sr, Ba, Al, In, Bi, Sc, Ti, Zr, Hf, V, Cr, Mo, W, Mn, Re, Fe, Ru, Co Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Zn, La, Ce, Eu, 또는 Yb를 포함하는 군으로부터 선택되며, 바람직하게는 금속 M은 Al, Bi, Cr, Mn, Fe, Co, Ni, Cu, Zn, Mo, Ag, Re, Au 또는 Ce를 포함하는 군으로부터 선택되고, 더 바람직하게는 금속 M은 Al, Mn, Fe, Cu, Mo, Ag, Au 또는 Ce를 포함하는 군으로부터 선택된다.
일 구현예에 따르면, 금속 M은 알칼리 토금속, 전이 금속 또는 희토류 금속, 바람직하게는 Cu(II), Ag(I), Zn(II), Fe(II), Fe(III), Ce(IV), 더 바람직하게는 Fe(II)로부터 선택된다.
일 구현예에 따르면, 금속 M은 Li, Na, K, Cs, Mg, Mn, Cu, Zn, Ag 및 Mo로부터 선택되며; 바람직하게는 M은 Na, K, Cs, Mg, Mn, Cu, Zn 및 Ag로부터 선택되고; 또한 바람직하게는 M은 Na, K, Mg, Mn, Cu, Zn 및 Ag로부터 선택되며, 금속 M이 Cu이라면, n은 2이다.
정공 주입 물질은 비-방출성이다. 본 명세서의 맥락에서, 용어 "본질적으로 비-방출성" 또는 "비-방출성"은, 유기 전자 장치, 예컨대 OLED 또는 디스플레이 장치로부터 가시 방출 스펙트럼에 대한 정공 주입 물질의 기여도가 상기 가시 방출 스펙트럼과 비교하여 10% 미만, 바람직하게는 5% 미만임을 의미한다. 가시 방출 스펙트럼은 파장이 약 ≥ 380 nm 내지 약 ≤ 780 nm인 방출 스펙트럼이다.
반도체층
적어도 제1 공통 반도체층, 바람직하게는 공통 HIL 및 적어도 제2 공통 반도체층, 바람직하게는 공통 HTL은 비-방출성이다.
본 발명의 일 구현예에 따르면, 적어도 하나의 공통 반도체층, 바람직하게는 제1 공통층, 바람직하게는 공통 HIL은 애노드에 인접하게 배열되며 및/또는 제공될 수 있고, 애노드는 공통층으로서 형성되지 않는다.
본 발명의 일 구현예에 따르면, 적어도 하나의 공통 반도체층은 애노드와 직접 접촉해 있으며, 애노드는 공통층으로서 형성되지 않는다. 모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다.
본 발명의 일 구현예에 따르면, 적어도 하나의 공통 반도체층은 공통 정공 주입층이다.
본 발명의 일 구현예에 따르면, 적어도 하나의 공통 반도체층은 공통 정공 주입층이며, 이는 적어도 하나의 정공 주입 물질로 구성되거나 적어도 하나의 정공 주입 물질을 포함한다.
적어도 하나의 공통 반도체층이 공통 정공 주입층이며 및/또는 애노드에 인접하게 배열 및/또는 제공되고, 애노드가 공통층으로서 형성되지 않는 경우, 이러한 층이 적어도 하나의 정공 주입 물질로 본질적으로 구성되는 것이 바람직할 수 있다.
하나의 바람직한 구현예에 따르면, 정공 주입 물질은 단지 존재한다면 소정의 전류 밀도에서 전압을 감소시킬 수 있는 금속 화합물과 같은 화합물에 관한 것이다. 이는 금속 화합물을 포함하는 정공 주입 물질은 정공 주입을 용이하게 할 수 있음을 의미한다.
매트릭스 화합물
일 구현예에 따르면, 반도체층은 적어도 하나의 매트릭스 화합물을 포함할 수 있으며, 적어도 하나의 매트릭스 화합물은 비-중합체성 화합물이고, 바람직하게는 매트릭스 화합물은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물이다.
바람직하게는 적어도 하나의 공통 반도체층은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함한다.
정공 주입층은 정공 주입 물질에 더하여 적어도 하나의 매트릭스 공유 매트릭스 화합물 및/또는 또는 적어도 하나의 실질적으로 공유 매트릭스 화합물을 포함할 수 있다.
공유 매트릭스 화합물의 바람직한 예는 주로 공유 결합된 C, H, O, N, S로부터 구성되는 유기 화합물이며, 이는 또한 공유 결합된 B, P, As, Se를 선택적으로 포함할 수 있다. 공유 결합 탄소-금속을 포함하는 유기금속성 화합물, 유기 리간드를 포함하는 금속 착화합물 및 유기산의 금속 염은, 유기 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물로서 역할을 할 수 있는 유기 화합물의 추가 예이다.
일 구현예에서, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 금속 원자가 결여되고, 이의 골격 원자 대부분은 C, O, S, N으로부터 선택된다. 대안적으로, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 금속 원자가 결여되고, 이의 골격 원자 대부분은 C 및 N으로부터 선택된다.
일 구현예에 따르면, 실질적으로 공유 매트릭스 화합물은 ≥ 400 내지 ≤ 2000 g/mol의 분자량 Mw, 바람직하게는 ≥ 450 내지 ≤ 1500 g/mol의 분자량 Mw, 더 바람직하게는 ≥ 500 내지 ≤ 1000 g/mol의 분자량 Mw, 더 바람직하게는 ≥ 550 내지 ≤ 900 g/mol의 분자량 Mw, 또한 바람직하게는 ≥ 600 내지 ≤ 800 g/mol의 분자량 Mw를 가질 수 있다.
일 구현예에서, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 HOMO 수준은 동일한 조건 하에 결정 시, N2,N2,N2',N2',N7,N7,N7',N7'-옥타키스(4-메톡시페닐)-9,9'-스피로비[플루오렌]-2,2',7,7'-테트라아민(CAS 207739-72-8)의 HOMO 수준보다 더 음성일 수 있다.
일 구현예에서, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 계산된 HOMO 수준은 -4.27 eV보다 더 음성, 바람직하게는 -4.3 eV보다 더 음성, 대안적으로 -4.5 eV보다 더 음성, 대안적으로 -4.6 eV보다 더 음성, 대안적으로 -4.65 eV보다 더 음성일 수 있다.
또 다른 양태에 따르면, 반도체층은 Fc/Fc+와 비교하여 디클로로메탄에서 순환 전압전류법에 의해 측정 시, -0.2 V보다 더 양성이고 1.22 V보다 더 음성인, 바람직하게는 -0.18 V보다 더 양성이고 1.12 V보다 더 음성인 산화 전위를 갖는 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 추가로 포함한다. 이들 조건 하에, 스피로-MeO-TAD(CAS 207739-72-8)의 산화 전위는 -0.07 V이다.
일 구현예에서, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 HOMO 수준은 동일한 조건 하에 결정 시 N2,N2,N2',N2',N7,N7,N7',N7'-옥타키스(4-메톡시페닐)-9,9'-스피로비[플루오렌]-2,2',7,7'-테트라아민(CAS 207739-72-8)의 HOMO 수준보다 더 음성이고 N4,N4'''-디(나프탈렌-1-일)-N4,N4'''-디페닐-[1,1':4',1'':4'',1'''-쿼트페닐]-4,4'''-디아민의 HOMO 수준보다 더 양성일 수 있다.
일 구현예에서, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 알콕시가 없을 수 있다.
일 구현예에서, 기체상에서 설정된 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 적용함으로써 TURBOMOLE V6.5(TURBOMOLE GmbH, 독일 76135 카를스루에, 리?b하르트스트라쎄 19 소재)를 사용하여 계산 시, 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 HOMO 수준은 < -4.27 eV 내지 ≥ -5.3 eV, 대안적으로 < -4.3 eV 내지 ≥ -5.3 eV, 대안적으로 < -4.5 eV 내지 ≥ -5.3 eV, 대안적으로 < -4.6 eV 내지 ≥ -5.3 eV 범위에서 선택될 수 있다.
일 구현예에서, 기체상에서 설정된 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 적용함으로써 TURBOMOLE V6.5(TURBOMOLE GmbH, 독일 76135 카를스루에, 리?b하르트스트라쎄 19 소재)를 사용하여 계산 시, 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 계산된 HOMO 수준은 < -4.27 eV 내지 > -4.84 eV, 대안적으로 < -4.3 eV 내지 > -4.84 eV, 대안적으로 < -4.5 eV 내지 > -4.84 eV, 대안적으로 < -4.5 eV 내지 > -4.84 eV, 대안적으로 < -4.6 eV 내지 > -4.84 eV 범위에서 선택될 수 있다.
일 구현예에서, 기체상에서 설정된 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 적용함으로써 TURBOMOLE V6.5(TURBOMOLE GmbH, 독일 76135 카를스루에, 리?b하르트스트라쎄 19 소재)를 사용하여 계산 시, 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 계산된 HOMO 수준은 < -4.27 eV 내지 > -4.8 eV, 대안적으로 < -4.3 eV 내지 > -4.8 eV, 대안적으로 < -4.5 eV 내지 > -4.8 eV, 대안적으로 < -4.5 eV 내지 > -4.8 eV, 대안적으로 < -4.6 eV 내지 > -4.8 eV, 대안적으로 < -4.65 eV 내지 > -4.8 eV 범위에서 선택될 수 있다.
바람직하게는, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 적어도 하나의 아릴아민 화합물, 대안적으로 디아릴아민 화합물, 대안적으로 트리아릴아민 화합물을 포함한다. 유기 전자 장치의 일 구현예에 따르면, 공통 정공 주입층 및/또는 공통 정공 수송층은 디아릴아민 화합물, 대안적으로 트리아릴아민 화합물을 포함할 수 있다.
유기 전자 장치의 일 구현예에 따르면, 공통 정공 주입층 및/또는 공통 정공 수송층은 화학식 (2) 또는 화학식 (3)의 화합물을 포함할 수 있으며:
상기 화학식 (2) 또는 화학식 (3)에서,
T1, T2, T3, T4 및 T5는 단일 결합, 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌, 바람직하게는 단일 결합 또는 페닐렌으로부터 독립적으로 선택되며;
T6은 치환된 또는 비치환된 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌으로부터 선택되고, 상기 페닐렌 상의 치환기는 C6 내지 C18 아릴, C3 내지 C18 헤테로아릴, 페닐, 비페닐, 카르바졸, 페닐 카르바졸, 바람직하게는 비페닐 또는 9-페닐 카르바졸로부터 선택되고;
Ar1, Ar2, Ar3, Ar4 및 Ar5는 치환된 또는 비치환된 C6 내지 C20 아릴, 또는 치환된 또는 비치환된 C3 내지 C20 헤테로아릴렌, 치환된 또는 비치환된 비페닐렌, 치환된 또는 비치환된 플루오렌, 치환된 9-플루오렌, 치환된 9,9-플루오렌, 치환된 또는 비치환된 나프탈렌, 치환된 또는 비치환된 안트라센, 치환된 또는 비치환된 페난트렌, 치환된 또는 비치환된 피렌, 치환된 또는 비치환된 페릴렌, 치환된 또는 비치환된 트리페닐렌, 치환된 또는 비치환된 테트라센, 치환된 또는 비치환된 테트라펜, 치환된 또는 비치환된 디벤조푸란, 치환된 또는 비치환된 디벤조티오펜, 치환된 또는 비치환된 크산텐, 치환된 또는 비치환된 카르바졸, 치환된 9-페닐카르바졸, 치환된 또는 비치환된 아제핀, 치환된 또는 비치환된 디벤조[b,f]아제핀, 치환된 또는 비치환된 9,9'-스피로비[플루오렌], 적어도 하나의 융합된 방향족 고리를 갖는 치환된 또는 비치환된 9,9'-스피로비[플루오렌], 치환된 또는 비치환된 스피로[플루오렌-9,9'-크산텐], 2개의 방향족 6-원 고리 및 2개의 방향족 5-원 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템으로부터 독립적으로 선택되며, 적어도 하나의 5-원 고리는 헤테로 원자, 2개의 방향족 6-원 고리 및 2개의 방향족 5-원 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함하고, 적어도 하나의 5-원 고리는 O 원자, 또는 치환된 또는 비치환된 비-헤테로, 치환된 또는 비치환된 헤테로 5-원 고리, 치환된 또는 비치환된 6-원 고리 및/또는 치환된 또는 비치환된 7-원 고리를 포함하는 군으로부터 선택되는 적어도 3개의 치환된 또는 비치환된 방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템, 치환된 또는 비치환된 플루오렌, 2 내지 6개의 치환된 또는 비치환된 5-원, 6-원 또는 7-원 고리를 포함하는 고리화된(annelated) 치환된 또는 비치환된 헤테로 또는 비-헤테로 고리 시스템을 갖는 치환된 또는 비치환된 플루오렌, 또는 2 내지 6개의 치환된 또는 비치환된 5-원 내지 7-원 고리를 포함하는 융합된 고리 시스템을 포함하며, 상기 고리는 (i) 헤테로사이클의 불포화된 5-원 내지 7-원 고리, (ii) 방향족 헤테로사이클의 5-원 또는 6-원, (iii) 비-헤테로사이클의 불포화된 5-원 내지 7-원 고리, (iv) 방향족 비-헤테로사이클의 6-원 고리를 포함하는 군으로부터 선택되며;
Ar1, Ar2, Ar3, Ar4 및 Ar5의 치환기는 H, D, F, C(=O)R2, CN, Si(R2)3, P(=O)(R2)2, OR2, S(=O)R2, S(=O)2R2, 1 내지 20개의 탄소 원자를 갖는 치환된 또는 비치환된 직쇄 알킬, 1 내지 20개의 탄소 원자를 갖는 치환된 또는 비치환된 분지형 알킬, 3 내지 20개의 탄소 원자를 갖는 치환된 또는 비치환된 환식 알킬, 2 내지 20개의 탄소 원자를 갖는 치환된 또는 비치환된 알케닐기 또는 알키닐기, 1 내지 20개의 탄소 원자를 갖는 치환된 또는 비치환된 알콕시기, 6 내지 40개의 방향족 고리 원자를 갖는 치환된 또는 비치환된 방향족 고리 시스템, 및 5 내지 40개의 방향족 고리 원자를 갖는 치환된 또는 비치환된 헤테로방향족 고리 시스템, 비치환된 C6 내지 C18 아릴, 비치환된 C3 내지 C18 헤테로아릴, 2 내지 6개의 비치환된 5-원 내지 7-원 고리를 포함하는 융합된 고리 시스템을 포함하는 군으로부터 동일하게 또는 상이하게 선택되며, 상기 고리는 헤테로사이클의 불포화된 5-원 내지 7-원 고리, 방향족 헤테로사이클의 5-원 또는 6-원, 비-헤테로사이클의 불포화된 5-원 내지 7-원 고리, 및 방향족 비-헤테로사이클의 6-원 고리를 포함하는 군으로부터 선택되고,
R2는 H, D, 1 내지 6개의 탄소 원자를 갖는 직쇄 알킬, 1 내지 6개의 탄소 원자를 갖는 분지형 알킬, 3 내지 6개의 탄소 원자를 갖는 환식 알킬, 2 내지 6개의 탄소 원자를 갖는 알케닐기 또는 알키닐기, C6 내지 C18 아릴 또는 C3 내지 C18 헤테로아릴로부터 선택된다.
바람직하게는, 달리 정의되지 않는 한, Ar1, Ar2, Ar3, Ar4 및 Ar5의 치환기는 H, 1 내지 6개의 탄소 원자를 갖는 직쇄 알킬, 1 내지 6개의 탄소 원자를 갖는 분지형 알킬, 3 내지 6개의 탄소 원자를 갖는 환식 알킬, 2 내지 6개의 탄소 원자를 갖는 알케닐기 또는 알키닐기, 1 내지 6개의 탄소 원자를 갖는 알콕시기, C6 내지 C18 아릴, C3 내지 C18 헤테로아릴, 2 내지 4개의 비치환된 5-원 내지 7-원 고리를 포함하는 융합된 고리 시스템을 포함하는 군으로부터 동일하게 또는 상이하게 선택되며, 상기 고리는 헤테로사이클의 불포화된 5-원 내지 7-원 고리, 방향족 헤테로사이클의 5-원 또는 6-원 고리, 비-헤테로사이클의 불포화된 5-원 내지 7-원 고리, 및 방향족 비-헤테로사이클의 6-원 고리를 포함하는 군으로부터 선택되고; 더 바람직하게는 치환기는 H, 1 내지 4개의 탄소 원자를 갖는 직쇄 알킬, 1 내지 4개의 탄소 원자를 갖는 분지형 알킬, 3 내지 4개의 탄소 원자를 갖는 환식 알킬 및/또는 페닐을 포함하는 군으로부터 동일하게 또는 상이하게 선택된다.
이에 의해, 화학식 (2) 또는 (3)의 화합물은 대량 생산에 적합한 레이트 개시 온도(rate onset temperature)를 가질 수 있다.
유기 전자 장치의 일 구현예에 따르면, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물, 바람직하게는 공통 정공 주입층 또는 공통 정공 수송층의 매트릭스 화합물은 화학식 (2) 또는 (3)의 화합물을 포함할 수 있으며:
상기 화학식 (2) 또는 (3)에서,
T1, T2, T3, T4 및 T5는 단일 결합, 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌, 바람직하게는 단일 결합 또는 페닐렌으로부터 독립적으로 선택될 수 있으며;
T6은 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌이고;
Ar1, Ar2, Ar3, Ar4 및 Ar5는 비치환된 C6 내지 C20 아릴, 또는 비치환된 C3 내지 C20 헤테로아릴렌, 비치환된 비페닐렌, 비치환된 플루오렌, 치환된 9-플루오렌, 치환된 9,9-플루오렌, 비치환된 나프탈렌, 비치환된 안트라센, 비치환된 페난트렌, 비치환된 피렌, 비치환된 페릴렌, 비치환된 트리페닐렌, 비치환된 테트라센, 비치환된 테트라펜, 비치환된 디벤조푸란, 비치환된 디벤조티오펜, 비치환된 크산텐, 비치환된 카르바졸, 치환된 9-페닐카르바졸, 비치환된 아제핀, 비치환된 디벤조[b,f]아제핀, 비치환된 9,9'-스피로비[플루오렌], 비치환된 스피로[플루오렌-9,9'-크산텐], 또는 비치환된 비-헤테로, 비치환된 헤테로 5-원 고리, 비치환된 6-원 고리 및/또는 비치환된 7-원 고리, 비치환된 플루오렌을 포함하는 군으로부터 독립적으로 선택되는 적어도 3개의 비치환된 방향족 고리를 포함하는 비치환된 방향족 융합된 고리 시스템, 또는 2 내지 6개의 비치환된 5-원 내지 7-원 고리를 포함하는 융합된 고리 시스템으로부터 선택될 수 있고, 상기 고리는 (i) 헤테로사이클의 불포화된 5-원 내지 7-원 고리, (2) 방향족 헤테로사이클의 5-원 또는 6-원, (3) 비-헤테로사이클의 불포화된 5-원 내지 7-원 고리, 및 (iv) 방향족 비-헤테로사이클의 6-원 고리를 포함하는 군으로부터 선택된다.
유기 전자 장치의 일 구현예에 따르면, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물, 바람직하게는 공통 정공 주입층 또는 공통 정공 수송층의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 화학식 (2) 또는 (3)의 화합물을 포함할 수 있으며:
상기 화학식 (2) 또는 (3)에서,
T1, T2, T3, T4 및 T5는 단일 결합, 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌, 바람직하게는 단일 결합 또는 페닐렌으로부터 독립적으로 선택될 수 있으며;
T6은 페닐렌, 비페닐렌, 터페닐렌 또는 나프테닐렌이고;
Ar1, Ar2, Ar3, Ar4 및 Ar5는 비치환된 C6 내지 C20 아릴, 또는 비치환된 C3 내지 C20 헤테로아릴렌, 비치환된 비페닐렌, 비치환된 플루오렌, 치환된 9-플루오렌, 치환된 9,9-플루오렌, 비치환된 나프탈렌, 비치환된 안트라센, 비치환된 페난트렌, 비치환된 피렌, 비치환된 페릴렌, 비치환된 트리페닐렌, 비치환된 테트라센, 비치환된 테트라펜, 비치환된 디벤조푸란, 비치환된 디벤조티오펜, 비치환된 크산텐, 비치환된 카르바졸, 치환된 9-페닐카르바졸, 비치환된 아제핀, 비치환된 디벤조[b,f]아제핀, 비치환된 9,9'-스피로비[플루오렌], 비치환된 스피로[플루오렌-9,9'-크산텐]으로부터 독립적으로 선택될 수 있다.
이에 의해, 화학식 (2) 또는 (3)의 화합물은 대량 생산에 적합한 레이트 개시 온도를 가질 수 있다.
일 구현예에 따르면, T1, T2, T3, T4 및 T5는 단일 결합, 페닐렌, 비페닐렌 또는 터페닐렌으로부터 독립적으로 선택될 수 있다. 일 구현예에 따르면, T1, T2, T3, T4 및 T5는 페닐렌, 비페닐렌 또는 터페닐렌으로부터 독립적으로 선택될 수 있고 T1, T2, T3, T4 및 T5 중 하나는 단일 결합이다. 일 구현예에 따르면, T1, T2, T3, T4 및 T5는 페닐렌 또는 비페닐렌으로부터 독립적으로 선택될 수 있고 T1, T2, T3, T4 및 T5 중 하나는 단일 결합이다. 일 구현예에 따르면, T1, T2, T3, T4 및 T5는 페닐렌 또는 비페닐렌으로부터 독립적으로 선택될 수 있고 T1, T2, T3, T4 및 T5 중 2개는 단일 결합이다.
일 구현예에 따르면, T1, T2, T3, T4 및 T5, 또는 T1, T2 및 T3은 페닐렌으로부터 독립적으로 선택될 수 있고 T1, T2, T3, T4 및 T5 중 하나, 또는 T1, T2 및 T3은 단일 결합이다. 일 구현예에 따르면, T1, T2, T3, T4 및 T5, 또는 T1, T2 및 T3은 페닐렌으로부터 독립적으로 선택될 수 있고 T1, T2, T3, T4 및 T5 중 2개, 또는 T1, T2 및 T3은 단일 결합이다.
일 구현예에 따르면, T6은 페닐렌, 비페닐렌, 터페닐렌일 수 있다. 일 구현예에 따르면, T6은 페닐렌일 수 있다. 일 구현예에 따르면, T6은 비페닐렌일 수 있다. 일 구현예에 따르면, T6은 터페닐렌일 수 있다.
일 구현예에 따르면, Ar1, Ar2, Ar3, Ar4 및 Ar5는 D1 내지 D16으로부터 독립적으로 선택될 수 있으며:
별표 "*"는 결합 위치를 나타낸다.
일 구현예에 따르면, Ar1, Ar2, Ar3, Ar4 및 Ar5는 D1 내지 D15로부터 독립적으로 선택될 수 있으며; 대안적으로 D1 내지 D10 및 D13 내지 D15로부터 독립적으로 선택될 수 있다.
일 구현예에 따르면, Ar1, Ar2, Ar3, Ar4 및 Ar5는 D1, D2, D5, D7, D9, D10, D13 내지 D16으로 이루어진 군으로부터 독립적으로 선택될 수 있다.
레이트 개시 온도는 Ar1, Ar2, Ar3, Ar4 및 Ar5가 이 범위에서 선택될 때 대량 생산에 특히 적합한 범위에 있을 수 있다.
"화학식 (2) 또는 (3)의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물"은 공통 정공 주입층에 사용될 수 있으며 및/또는 공통 정공 수송 화합물용 매트릭스 화합물로서 사용될 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의, 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의, 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템 및 적어도 ≥ 1 내지 ≤ 3개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리, 바람직하게는 ≥ 2 내지 ≤ 5개의, 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의, 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템 및 적어도 ≥ 1 내지 ≤ 3개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리, 바람직하게는 ≥ 2 내지 ≤ 5개의 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템, 및 적어도 ≥ 1 내지 ≤ 3개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리, 더 바람직하게는 3 또는 4개의 헤테로방향족 고리를 포함하는 치환된 또는 비치환된 방향족 융합된 고리 시스템 및 선택적인 적어도 ≥ 1 내지 ≤ 3개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함할 수 있고, 더 바람직하게는 헤테로방향족 고리를 포함하는 방향족 융합된 고리 시스템은 비치환되고 선택적인 적어도 ≥ 1 내지 ≤ 3개의, 헤테로사이클의 비치환된 불포화된 5-원 내지 7-원 고리를 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있으며, 이는 치환된 또는 비치환된 헤테로방향족 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 3 또는 2개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 3 또는 2개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 7-원 고리를 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 (3)의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 치환된 또는 비치환된 방향족 융합된 고리 시스템은 적어도 ≥ 1 내지 ≤ 3 또는 2개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 (3)의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 치환된 또는 비치환된 방향족 융합된 고리 시스템은 적어도 ≥ 1 내지 ≤ 3 또는 2개의, 헤테로사이클의 치환된 또는 비치환된 불포화된 7-원 고리를 포함할 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있고, 방향족 융합된 고리 시스템은 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있으며, 이는 치환된 또는 비치환된 헤테로방향족 고리를 포함하고, 방향족 융합된 고리 시스템은 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있고, 방향족 융합된 고리 시스템은 적어도 ≥ 1 내지 ≤ 3 또는 2개의 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도 ≥ 1 내지 ≤ 6개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 바람직하게는 ≥ 2 내지 ≤ 5개의 치환된 또는 비치환된 방향족 융합된 고리 시스템, 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있으며, 이는 치환된 또는 비치환된 헤테로방향족 고리를 포함하고, 방향족 융합된 고리 시스템은 적어도 ≥ 1 내지 ≤ 3 또는 2개의 헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 하기를 포함할 수 있다:
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헤테로사이클의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리, 치환된 또는 비치환된 비-헤테로 방향족 고리, 치환된 또는 비치환된 헤테로 5-원 고리, 및/또는 치환된 또는 비치환된 6-원 고리를 포함하는 군으로부터 선택되는 적어도 ≥ 2 내지 ≤6, 바람직하게는 ≥ 3 내지 ≤5, 또는 4개의 융합된 방향족 고리를 갖는 치환된 또는 비치환된 방향족 융합된 고리 시스템; 또는
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헤테로사이클의 비치환된 불포화된 5-원 내지 7-원 고리, 비치환된 비-헤테로 방향족 고리, 비치환된 헤테로 5-원 고리, 및/또는 비치환된 6-원 고리를 포함하는 군으로부터 선택되는 적어도 ≥ 2 내지 ≤6, 바람직하게는 ≥ 3 내지 ≤5, 또는 4개의 융합된 방향족 고리를 갖는 비치환된 방향족 융합된 고리 시스템.
본원에서 단어 "방향족 융합된 고리 시스템"은 적어도 하나의 방향족 고리 및 적어도 하나의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함할 수 있음을 알아야 한다. 본원에서 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리가 방향족 고리가 아닐 수 있음을 알아야 한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도:
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적어도 하나의 불포화된 5-원 고리, 및/또는
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적어도 하나의 불포화된 6-원 고리, 및/또는
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적어도 하나의 불포화된 7-원 고리와 함께 적어도 ≥ 1 내지 ≤6, 바람직하게는 ≥ 2 내지 ≤5, 또는 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있고; 바람직하게는 적어도 하나의 불포화된 5-원 고리 및/또는 적어도 하나의 불포화된 7-원 고리는 적어도 1 내지 3개, 바람직하게는 1개 헤테로-원자를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 적어도:
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적어도 하나의 방향족 5-원 고리, 및/또는
-
적어도 하나의 방향족 6-원 고리, 및/또는
-
적어도 하나의 방향족 7-원 고리와 함께 적어도 ≥ 1 내지 ≤6, 바람직하게는 ≥ 2 내지 ≤5, 또는 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있고; 바람직하게는 적어도 하나의 방향족 5-원 고리 및/또는 적어도 하나의 방향족 7-원 고리는 적어도 1 내지 3개, 바람직하게는 1개의 헤테로-원자를 포함하며;
치환된 또는 비치환된 방향족 융합된 고리 시스템은 헤테로사이클의 적어도 ≥ 1 내지 ≤3개 또는 2개의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함한다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물은 하기를 포함할 수 있다:
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적어도 ≥ 6 내지 ≤12, 바람직하게는 ≥ 7 내지 ≤11, 더 바람직하게는 ≥ 8 내지 ≤10개 또는 9개의 방향족 고리; 및/또는
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적어도 ≥ 4 내지 ≤11, 바람직하게는 ≥ 5 내지 ≤10, 더 바람직하게는 ≥ 6 내지 ≤9개 또는 더 바람직하게는 7 또는 8개의 비-헤테로 방향족 고리, 바람직하게는 비-헤테로 방향족 고리는 방향족 C6 고리임; 및/또는
-
적어도 ≥ 1 내지 ≤4개, 바람직하게는 2 또는 3개의 방향족 5-원-고리, 바람직하게는 헤테로 방향족 5-원-고리; 및/또는
-
헤테로사이클의 적어도 1 또는 2개의 불포화된 5-원 내지 7-원-고리, 바람직하게는 헤테로사이클의 적어도 1 또는 2개의 불포화된 7-원-고리;
-
적어도 ≥ 6 내지 ≤12개, 바람직하게는 ≥ 7 내지 ≤11개, 더 바람직하게는 ≥ 8 내지 ≤10개 또는 9개의 방향족 고리, 이로부터
적어도 ≥ 4 내지 ≤11개, 바람직하게는 ≥ 5 내지 ≤10개, 더 바람직하게는 ≥ 6 내지 ≤9개 또는 더 바람직하게는 7 또는 8개는 비-헤테로 방향족 고리이고,
적어도 ≥ 1 내지 ≤4개, 바람직하게는 2 또는 3개의 방향족 고리는 헤테로 방향족 고리이며, 전체적으로 비-헤테로 방향족 고리와 헤테로 방향족 고리의 총 수는 12개의 방향족 고리를 초과하지 않음; 및/또는
-
적어도 ≥ 6 내지 ≤12개, 바람직하게는 ≥ 7 내지 ≤11개, 더 바람직하게는 ≥ 8 내지 ≤10개 또는 9개의 방향족 고리, 이로부터
적어도 ≥ 4 내지 ≤11개, 바람직하게는 ≥ 5 내지 ≤10개, 더 바람직하게는 ≥ 6 내지 ≤9개 또는 더 바람직하게는 7 또는 8개는 비-헤테로 방향족 고리이고,
적어도 ≥ 1 내지 ≤4개, 바람직하게는 2 또는 3개의 방향족 고리는 헤테로 방향족 고리이며, 전체적으로 비-헤테로 방향족 고리와 헤테로 방향족 고리의 총 수는 12개의 방향족 고리를 초과하지 않고;
화학식 I에 따른 공통 정공 주입층 또는 공통 정공 수송층은 적어도 ≥ 1 내지 ≤4개, 바람직하게는 2 또는 3개의 방향족 5-원-고리, 바람직하게는 헤테로 방향족 5-원-고리를 포함하며, 및/또는
화학식 I에 따른 화합물은 헤테로사이클의 적어도 1 또는 2개의 불포화된 5-원 내지 7-원-고리, 바람직하게는 헤테로사이클의 적어도 1 또는 2개의 불포화된 7-원-고리를 포함함.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)에 따른 공유 매트릭스 화합물은 헤테로-원자를 포함할 수 있으며, 이는 O, S, N, B 또는 P를 포함하는 군으로부터 선택될 수 있고, 바람직하게는 헤테로-원자는 O, S 또는 N을 포함하는 군으로부터 선택될 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)에 따른 공유 매트릭스 화합물은 적어도:
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적어도 하나의 방향족 5-원 고리, 및/또는
-
적어도 하나의 방향족 6-원 고리, 및/또는
-
적어도 하나의 방향족 7-원 고리와 함께 적어도 ≥ 1 내지 ≤6, 바람직하게는 ≥ 2 내지 ≤5개, 또는 더 바람직하게는 3 또는 4개의 치환된 또는 비치환된 방향족 융합된 고리 시스템을 포함할 수 있고; 바람직하게는 적어도 하나의 방향족 5-원 고리 및/또는 적어도 하나의 방향족 7-원 고리는 적어도 1 내지 3개, 바람직하게는 1개 헤테로-원자를 포함하며;
치환된 또는 비치환된 방향족 융합된 고리 시스템은 선택적으로 헤테로사이클의 적어도 ≥ 1 내지 ≤3 또는 2개의 치환된 또는 비치환된 불포화된 5-원 내지 7-원 고리를 포함하고; 치환된 또는 비치환된 방향족 융합된 고리 시스템은 헤테로-원자를 포함하며, 이는 O, S, N, B, P 또는 Si를 포함하는 군으로부터 선택될 수 있고, 바람직하게는 헤테로-원자는 O, S 또는 N을 포함하는 군으로부터 선택될 수 있다.
일 구현예에 따르면, 화학식 (2) 또는 화학식 (3)에 따른 공유 매트릭스 화합물은 헤테로-원자가 없을 수 있으며, 이는 방향족 고리의 일부 및/또는 불포화된 7-원-고리의 일부가 아니고, 바람직하게는 화학식 (I)에 따른 화합물은 방향족 고리의 일부이거나 불포화된 7-원-고리의 일부인 N-원자를 제외하고는 N-원자가 없을 수 있다.
일 구현예에 따르면, 화학식 (I)에 따른 공유 매트릭스 화합물은 적어도 하나의 나프틸기, 카르바졸기, 디벤조푸란기, 디벤조티오펜기 및/또는 치환된 플루오레닐기를 포함하고, 치환기는 메틸, 페닐 또는 플루오레닐로부터 독립적으로 선택된다.
전자 장치의 일 구현예에 따르면, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 F1 내지 F21로부터 선택된다:
매트릭스 화합물은 F22 내지 F25로부터 선택되는 전자 차단층에 적합하게 사용될 수 있다:
정공 주입층의 공유 매트릭스 화합물은 HTM014, HTM081, HTM163, HTM222, EL-301, HTM226, HTM355, HTM133, HTM334, HTM604 및 EL-22T가 없을 수 있다. 약어는 제조업체, 예를 들어, Merck 또는 Lumtec의 명칭을 의미한다.
더 바람직한 구현예에 따르면, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 표 1로 제시된 화학식 (T-1) 내지 (T-6)을 갖는다.
또 다른 양태에 따르면, 적어도 제1 공통 반도체층, 바람직하게는 공통 HIL, 및/또는 공통 제2 반도체층, 바람직하게는 HTL은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함할 수 있고, 적어도 약 ≥ 0.1 중량% 내지 약 ≤ 50 중량%, 바람직하게는 약 ≥ 1 중량% 내지 약 ≤ 25 중량%, 더 바람직하게는 약 ≥ 2 중량% 내지 약 ≤ 15 중량%의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물, 바람직하게는 화학식 (2) 또는 화학식 (3)의 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함할 수 있다.
일 구현예에 따르면, 공통 반도체층은 애노드층과 발광층 사이에 배열되고, 바람직하게는 공통 반도체층은 공통 정공 주입층이거나, 공통 반도체층은 공통 정공 주입층 및 공통 정공 수송층이다.
추가의 층
본 발명에 따르면, 유기 발광 다이오드는 상기에서 이미 언급된 층 외에도, 추가의 층 또는 공통층을 포함할 수 있다. 각각의 층 또는 공통층의 예시적인 구현예는 하기에 기재되어 있다:
기판
기판은 전자 장치, 바람직하게는 유기 발광 다이오드의 제조에 보편적으로 사용되는 임의의 기판일 수 있다. 광(light)이 기판을 통해 방출되어야 한다면, 기판은 투명한 또는 반투명한 물질, 예를 들어 유리 기판 또는 투명한 플라스틱 기판이어야 한다. 광이 상부 표면을 통해 방출되어야 한다면, 기판은 투명할 뿐만 아니라 반투명한 물질, 예를 들어 유리 기판, 플라스틱 기판, 금속 기판 또는 실리콘 기판 둘 다일 수 있다.
애노드 전극
모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다.
애노드층이라고도 하는 애노드 전극은 상기 애노드 전극을 형성하는 데 사용되는 물질을 증착시키거나 스퍼터링(sputtering)함으로써 형성될 수 있다. 애노드 또는 애노드층은 공통 애노드층으로서 형성되지 않는다. 애노드 전극을 형성하는 데 사용되는 물질은 높은 일함수(work-function) 물질이어서, 정공 주입을 용이하게 할 수 있다. 애노드 물질은 또한 낮은 일함수 물질(즉, 알루미늄)로부터 선택될 수 있다. 애노드 전극은 투명한 또는 반사성 전극일 수 있다. 투명한 전도성 옥사이드, 바람직하게는 인듐 주석 옥사이드(ITO), 인듐 아연 옥사이드(IZO), 주석-디옥사이드(SnO2), 알루미늄 아연 옥사이드(AlZO) 및 아연 옥사이드(ZnO)가 사용되어 애노드 전극을 형성할 수 있다. 애노드 전극은 또한 금속, 전형적으로 은(Ag), 금(Au), 또는 금속 합금을 사용하여 형성될 수 있다.
일 구현예에 따르면, 애노드층은 Ag 또는 Au를 포함하거나 이로 구성되는 제1 애노드 하위층, ITO 또는 IZO를 포함하거나 이로 구성되는 제2 애노드-하위층 및 선택적으로 ITO 또는 IZO를 포함하거나 이로 구성되는 제3 애노드 하위층을 포함할 수 있다. 바람직하게는 제1 애노드 하위층은 Ag를 포함하거나 이로 구성될 수 있으며, 제2 애노드-하위층은 ITO를 포함하거나 이로 구성될 수 있고, 제3 애노드 하위층은 ITO를 포함하거나 이로 구성될 수 있다. 바람직하게는, 제2 및 제3 애노드 하위층 내 투명한 전도성 옥사이드는 동일하게 선택될 수 있다.
일 구현예에 따르면, 애노드층은 100 내지 150 nm의 두께를 갖는 Ag 또는 Au를 포함하는 제1 애노드 하위층, 3 내지 20 nm의 두께를 갖는 ITO 또는 IZO를 포함하는 제2 애노드-하위층 및 3 내지 20 nm의 두께를 갖는 ITO 또는 IZO를 포함하는 제3 애노드 하위층을 포함할 수 있다.
애노드 하위층
애노드층은 제1 애노드 하위층 및 제2 애노드 하위층을 포함할 수 있으며, 제1 애노드 하위층은 ≥ 4 내지 ≤ 6 eV 범위의 일함수를 갖는 제1 금속을 포함하고, 제2 애노드 하위층은 투명한 전도성 옥사이드(TCO)를 포함한다.
모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다. 애노드 하위층은 공통층으로서 형성되지 않는다.
일 구현예에 따르면, 애노드층은 제1 애노드 하위층 및 제2 애노드 하위층 및 선택적인 제3 애노드 하위층을 포함하며, 제1 애노드 하위층은 ≥ 4 내지 ≤ 6 eV 범위의 일함수를 갖는 제1 금속을 포함하고, 제2 애노드 하위층은 투명한 전도성 옥사이드(TCO)를 포함하며; 정공 주입층은 제1 발광층과 애노드층 사이에 배열되고, 제1 애노드 하위층은 기판에 더 근접하게 배열되며, 제2 애노드 하위층 은 공통 정공 주입층에 더 근접하게 배열된다.
제1 애노드 하위층
일 구현예에 따르면, 제1 애노드 하위층의 제1 금속은 ≥ 4.2 내지 ≤ 6 eV 범위의 일함수를 가질 수 있다. 제1 금속은 금속 또는 금속 합금으로부터 선택될 수 있다.
일 구현예에 따르면, 제1 애노드 하위층의 제1 금속은 Ag, Mg, Al, Cr, Pt, Au, Pd, Ni, Nd, Ir, 바람직하게는 Ag, Au 또는 Al, 더 바람직하게는 Ag를 포함하는 군으로부터 선택될 수 있다.
제1 애노드 하위층은 5 내지 200 nm, 대안적으로 8 내지 180 nm, 대안적으로 8 내지 150 nm, 대안적으로 100 내지 150 nm 범위의 두께를 가질 수 있다.
제1 애노드 하위층은 진공 열 증발을 통해 제1 금속을 증착시킴으로써 형성될 수 있다.
제1 애노드층은 기판의 일부가 아닌 것으로 이해되어야 한다.
제2 애노드 하위층
일 구현예에 따르면, 투명한 전도성 옥사이드는 인듐 주석 옥사이드(ITO) 또는 인듐 아연 옥사이드(IZO), 더 바람직하게는 인듐 주석 옥사이드(ITO). 바람직하게는 ITO 또는 IZO를 포함하는 군으로부터 선택될 수 있다.
제1 애노드 하위층은 3 내지 200 nm, 대안적으로 3 내지 180 nm, 대안적으로 3 내지 150 nm, 대안적으로 3 내지 20 nm 범위의 두께를 가질 수 있다.
제2 애노드 하위층은 투명한 전도성 옥사이드의 스퍼터링에 의해 형성될 수 있다.
제3 애노드 하위층
일 구현예에 따르면, 유기 발광 다이오드의 애노드층은 제1 애노드 하위층, 제2 애노드 하위층 및 제3 애노드 하위층의 적어도 3개의 애노드 하위층을 포함할 수 있다. 일 구현예에 따르면, 유기 발광 다이오드의 애노드층은 제1 및 제2 애노드 하위층 제3 애노드 하위층을 또한 포함할 수 있으며, 제3 애노드 하위층은 투명한 전도성 옥사이드를 포함하고, 제3 애노드 하위층은 기판과 제1 애노드 하위층 사이에 배열될 수 있다.
제3 애노드 하위층은 3 내지 200 nm, 대안적으로 3 내지 180 nm, 대안적으로 3 내지 150 nm, 대안적으로 3 내지 20 nm 범위의 두께를 가질 수 있다.
제3 애노드 하위층은 투명한 전도성 옥사이드의 스퍼터링에 의해 형성될 수 있다.
제3 애노드층은 기판의 일부가 아닌 것으로 이해되어야 한다.
정공 주입층
공통 정공 주입층(HIL)은 OLED 디스플레이에서 복수의 OLED 픽셀에 대해 형성될 수 있다. 일 구현예에서, 공통 HIL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다.
추가로, 활성 OLED 디스플레이는 OLED 디스플레이에 제공되는 복수의 픽셀의 개별 픽셀을 별개로 구동하도록 배치된 구동 회로를 갖는다. 일 구현예에서, 별개로 구동하는 단계는 개별 픽셀에 적용된 구동 전류(driving current)의 별개의 제어를 포함할 수 있다.
공통 HIL은 정공 주입 물질을 포함하거나 이로 제조될 수 있으며, 상기 정공 주입 물질은 금속 화합물을 포함할 수 있다. 일 구현예에 따르면, 정공 주입층은 정공 주입 물질 및 선택적인 매트릭스 화합물을 포함한다.
또 다른 구현예에서, 정공 주입층은 유기 화합물일 수 있는 매트릭스 화합물을 또한 포함한다.
정공 주입 물질은 바람직하게는 유기 화합물 및/또는 금속 화합물이다.
HIL 물질은 하나 이상의 정공 주입 화합물로 구성되는 반면, 용어 정공 주입 물질은 반도체에 첨가될 때 정공 수송 물질 또는 정공 수송층에서 양전하 담체의 밀도를 증가시킬 수 있거나 순수한(neat) 매트릭스에서 관찰된 전도성에 상응하는 수준보다 높게 자유(free) 전하 담체의 농도를 실질적으로 증가시키지 않으면서, 애노드로부터 정공 수송 매트릭스 내로 정공 주입을 제공하는 적어도 하나의 정공 주입 물질 화합물을 포함하는 모든 반도체성 물질에 대해 이러한 적용 전반에 걸쳐 사용되는 더 넓은 용어인 것으로 이해되어야 한다. 정공 주입 매트릭스 물질은 하나 이상의 유기 화합물로 구성될 수 있다.
제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 정공 주입 물질로서 금속 화합물의 LUMO 에너지 수준은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 최고준위 HOMO 에너지 수준보다 적어도 150 meV, 적어도 200 meV, 적어도 250 meV, 적어도 300 meV, 또는 적어도 350 meV 더 높을 수 있다.
제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 정공 주입 물질로서 금속 화합물의 LUMO 에너지 수준은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 최고준위 HOMO 에너지 수준보다 1000 meV 미만, 750 meV 미만, 600 meV 미만, 550 meV 미만, 500 meV 미만, 450 meV 미만, 또는 400 meV 미만 더 높을 수 있다.
제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 정공 주입 물질로서 금속 화합물의 LUMO 에너지 수준은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물의 최고준위 HOMO 에너지 수준보다 1000 meV 미만, 750 meV 미만, 600 meV 미만, 550 meV 미만, 500 meV 미만, 450 meV 미만, 또는 400 meV 미만 더 높을 수 있다.
기체상에서 설정된 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 적용함으로써 TURBOMOLE V6.5(TURBOMOLE GmbH, 독일 76135 카를스루에, 리?b하르트스트라쎄 19 소재)를 사용하여 계산 시, 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 정공 주입 물질로서의 유기 화합물의 LUMO 에너지 수준은 ≤ -3.5 eV, ≤ -3.6 eV, ≤ -3.7 eV, ≤ -3.8 eV, ≤ -3.9 eV ≤ -4.0 eV ≤ -4.5 eV, ≤ -4.6 eV, ≤ -4.7 eV, ≤ -4.8 eV, ≤ -4.85 eV, ≤ -4.9 eV로부터 선택될 수 있다.
공통 정공 주입층은 ≥ 1 nm 내지 ≤ 100 nm, 바람직하게는 ≥ 2 nm 내지 ≤ 50 nm, 더 바람직하게는 ≥ 3 nm 내지 ≤ 40 nm, 더 바람직하게는 ≥ 4 nm 내지 ≤ 30 nm, 더 바람직하게는 ≥ 5 nm 내지 ≤ 20 nm, 더 바람직하게는 ≥ 6 nm 내지 ≤ 15 nm, 더 바람직하게는 ≥ 8 nm 내지 ≤ 10 nm의 두께를 가질 수 있다.
HIL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 HIL로서 형성될 수 있다. 공통 HIL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
정공 주입층(HIL)은 애노드 전극 상에 공통 정공 주입층(HIL)으로서 형성될 수 있으며, 상기 애노드 전극은 예를 들어 진공 증착, 스핀 코팅, 프린팅, 캐스팅, 슬롯-다이 코팅, 랭뮤어-블로드젯(LB; Langmuir-Blodgett) 증착 등에 의해 공통 애노드 전극층 상에 형성되지 않는다. HIL이 진공 증착을 사용하여 형성되는 경우, 증착 조건은 공통 HIL의 형성에 사용되는 화합물, 및 HIL의 요망되는 구조 및 열적 특성에 따라 다양할 수 있다. 그러나, 일반적으로 진공 증착 조건은 100℃ 내지 약 500℃의 온도, 10-8 Torr 내지 10-3 Torr의 압력(1 Torr는 133.322 Pa과 동일함) 및 0.1 내지 10 nm/초(sec)의 증착 속도를 포함할 수 있다.
공통 HIL이 스핀 코팅 또는 프린팅을 사용하여 형성되는 경우, 코팅 조건은 공통 HIL의 형성에 사용되는 화합물, 및 HIL의 요망되는 구조 및 열적 특성에 따라 다양할 수 있다. 예를 들어, 코팅 조건은 약 2000 rpm 내지 약 5000 rpm의 코팅 속도, 약 80℃ 내지 약 200℃의 열 처리 온도를 포함할 수 있다. 열 처리는 코팅이 수행된 후 용매를 제거한다.
공통 HIL을 형성하는 데 사용될 수 있는 화합물의 예는 프탈로시아닌 화합물, 바람직하게는 구리 프탈로시아닌(CuPc), 4,4',4"-트리스(3-메틸페닐페닐아미노) 트리페닐아민(m-MTDATA), TDATA, 2T-NATA, 폴리아닐린/도데실 벤젠설폰산(Pani/DBSA), 폴리(3,4-에틸렌디옥시티오펜)/폴리(4-스티렌설포네이트)(PEDOT/PSS), 폴리아닐린/캄포 설폰산(Pani/CSA), 및 폴리아닐린)/폴리(4-스티렌설포네이트(PANI/PSS)을 포함한다.
공통 HIL은 정공 주입 물질을 포함하거나 이로 구성될 수 있고, 정공 주입 물질은 테트라플루오로-테트라시아노퀴논디메탄(F4TCNQ), 2,2'-(퍼플루오로나프탈렌-2,6-디일리덴) 디말로노니트릴 또는 2,2',2''-(사이클로프로판-1,2,3-트리일리덴)트리스(2-(p-시아노테트라플루오로페닐)아세토니트릴)로부터 선택될 수 있지만 이들로 제한되지 않는다. 공통 HIL은 정공 주입 물질로 도핑된 정공-수송 공유 매트릭스 화합물로부터 선택될 수 있다.
기지의 도핑된 정공 수송 물질의 전형적인 예는, LUMO 수준이 약 -5.2 eV인 테트라플루오로-테트라시아노퀴논디메탄(F4TCNQ)으로 도핑된 HOMO 수준이 대략 -5.2 eV인 구리 프탈로시아닌(CuPc); F4TCNQ로 도핑된 아연 프탈로시아닌(ZnPc)(HOMO = -5.2 eV); F4TCNQ로 도핑된 α-NPD(N,N'-비스(나프탈렌-1-일)-N,N'-비스(페닐)-벤지딘)이다. α-NPD는 2,2'-(퍼플루오로나프탈렌-2,6-디일리덴) 디말로노니트릴로 도핑된다. 정공 주입 물질은 1 내지 20 중량%, 더 바람직하게는 3 중량% 내지 10 중량%로부터 선택될 수 있다.
유기 전자 장치의 일 구현예에 따르면, 공통 정공 주입층은 본 발명에 따른 금속 화합물을 포함하는 제1 공통 정공 주입 하위층 및 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함하는 제2 공통 정공 주입 하위층을 포함할 수 있다.
유기 전자 장치의 또 다른 구현예에서, 공통 정공 주입층은 본 발명에 따른 정공 주입 물질을 포함하는 공통 제1 정공 주입 하위층 및 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물인 매트릭스 화합물을 포함하는 공통 제2 정공 주입 하위층을 포함할 수 있으며, 공통 제1 정공 주입 하위층은 제1 애노드 하위층 및 제2 애노드 하위층을 포함하는 애노드층에 더 근접하게 배열되고 제2 공통 정공 주입 하위층은 적어도 하나의 발광층에 더 근접하게 배열된다.
일 구현예에 따르면, 애노드층에 더 근접하게 배열되는 공통 제1 정공 주입 하위층은 도핑되고 제2 정공 주입 하위층은 도핑되지 않는다.
유기 전자 장치의 일 구현예에 따르면, 공통 정공 주입층은 본 발명에 따른 정공 주입 물질을 포함하는 제1 공통 정공 주입 하위층 및 적어도 하나의 아릴아민 화합물, 디아릴아민 화합물, 트리아릴아민 화합물을 포함하는 매트릭스 화합물을 포함하는 제2 공통 정공 주입 하위층을 포함할 수 있으며, 제1 공통 정공 주입 하위층은 애노드층에 더 근접하게 배열되고 제2 공통 정공 주입 하위층은 적어도 하나의 발광층에 더 근접하게 배열된다.
유기 전자 장치의 일 구현예에 따르면, 공통 정공 주입층은 본 발명에 따른 정공 주입 물질을 포함하는 제1 정공 주입 하위층 및 적어도 하나의 아릴아민 화합물, 디아릴아민 화합물, 트리아릴아민 화합물을 포함하는 매트릭스 화합물을 포함하는 제2 공통 정공 주입 하위층을 포함할 수 있으며, 제1 정공 주입 하위층은 제1 애노드 하위층 및 제2 애노드 하위층을 포함하는 애노드층에 더 근접하게 배열되고, 제2 정공 주입 하위층은 적어도 하나의 발광층에 더 근접하게 배열된다.
일 구현예에 따르면, 정공 주입층 물질은 화학식 H1 내지 H20의 화합물로부터 선택될 수 있다:
정공 수송층(HTL)
HTL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 HTL로서 형성될 수 있다. 공통 HTL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
정공 수송층(HTL)은 진공 증착, 스핀 코팅, 프린팅, 캐스팅, 슬롯-다이 코팅, 랭뮤어-블로드젯(LB) 증착 등에 의해 공통 HIL 상에 형성될 수 있다.
정공 수송층은 공통 정공 수송층으로서 형성될 수 있다.
정공 수송층(HTL) 또는 공통 정공 수송층(HTL)이 진공 증착 또는 스핀 코팅에 의해 형성되는 경우, 증착 및 코팅 조건은 HIL의 형성에 사용되는 것과 유사할 수 있다. 그러나, 진공 또는 용액 증착 조건은 정공 수송층(HTL) 또는 공통 정공 수송층(HTL)을 형성하는 데 사용되는 화합물에 따라 다양할 수 있다.
일 구현예에서, 유기 발광 다이오드는 정공 수송층(HTL) 또는 공통 정공 수송층(HTL)을 추가로 포함하고, 정공 수송층(HTL) 또는 공통 정공 수송층(HTL)은 공통 정공 주입층과 적어도 하나의 방출층 사이에 배열된다.
일 구현예에서, 정공 수송층(HTL) 또는 공통 정공 수송층(HTL)은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함한다.
일 구현예에서, 적어도 하나의 공통 정공 주입층 및 정공 수송층(HTL) 또는 공통 정공 수송층(HTL)은 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물을 포함하고, 공유 매트릭스 화합물 또는 실질적으로 공유 매트릭스 화합물은 양쪽층 모두에서 동일하게 선택된다.
HTL의 두께는 약 5 nm 내지 약 250 nm, 바람직하게는, 약 10 nm 내지 약 200 nm, 추가로 약 20 nm 내지 약 190 nm, 추가로 약 40 nm 내지 약 180 nm, 추가로 약 60 nm 내지 약 170 nm, 추가로 약 80 nm 내지 약 160 nm, 추가로 약 100 nm 내지 약 160 nm, 추가로 약 120 nm 내지 약 140 nm 범위일 수 있다.
HTL의 두께가 이 범위 내에 있을 때, HTL은 구동 전압에서 실질적인 페널티 없이 우수한 정공 수송 특징을 가질 수 있다.
공통 정공 수송층(HTL)은 OLED 디스플레이에서 복수의 OLED 픽셀에 대해 형성될 수 있다. 일 구현예에서, 공통 HTL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다. 유사하게는, 캐소드는 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 캐소드로서 형성될 수 있다. 공통 캐소드는 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다. 모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 가질 수 있다. 추가로, 활성 OLED 디스플레이는 OLED 디스플레이에 제공된 복수의 픽셀 중 개별 픽셀을 별개로 구동하도록 배열된 구동 회로를 갖는다. 일 구현예에서, 별개로 구동하는 단계는 개별 픽셀에 적용된 구동 전류의 별개의 제어를 포함할 수 있다.
공통 HTL은 정공 주입 물질로 도핑된 정공 수송 매트릭스(HTM) 물질로 제조될 수 있다. 정공 수송 매트릭스 물질은 하나 초과의 정공 주입 물질로 도핑될 수 있다. HTM 물질은 하나 이상의 HTM 화합물로 구성되는 반면, 용어 정공 수송 물질은 적어도 하나의 HTM 화합물을 포함하는 모든 반도체성 물질에 대해 이러한 적용 전반에 걸쳐 사용되는 더 넓은 용어인 것으로 이해되어야 한다. 정공 수송 매트릭스 물질은 하나 이상의 유기 화합물로 구성될 수 있다.
제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 정공 주입 물질로서 금속 화합물의 LUMO 에너지 수준은 바람직하게는 정공 수송층인 공통 제2 반도체층을 형성하는 화합물의 최고준위 HOMO 에너지 수준보다 1000 meV 미만, 750 meV 미만, 600 meV 미만, 550 meV 미만, 500 meV 미만, 450 meV 미만, 또는 400 meV 미만 더 높을 수 있다.
HTM은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 사용하여 계산 시 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 이의 최고준위 점유 분자 오비탈의 에너지를 < -4.27 eV 내지 ≥ -6.0 eV, < -4.3 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.5 eV 내지 ≥-5.4 eV, 더 바람직하게는 -<-4.6 eV 내지 ≥-5.3 eV 범위로 갖는 화합물을 포함하거나 이로 구성될 수 있다.
공통 정공 수송층은 50 nm 미만, 40 nm 미만, 30 nm 미만, 20 nm 미만, 또는 15 nm 미만의 두께를 가질 수 있다. 공통 정공 수송층은 3 nm 초과, 5 nm 초과, 8 nm 초과, 또는 10 nm 초과의 두께를 가질 수 있다. 애노드는 투명한 전도성 옥사이드(TCO), 예컨대 인듐 주석 옥사이드(ITO)로 제조될 수 있다. 대안적으로, 애노드는 반투명한 애노드를 유발하는 하나 이상의 얇은 금속층으로 제조될 수 있다. 또 다른 구현예에서, 애노드는 가시광에 투명하지 않은 두꺼운 금속층으로 제조될 수 있다.
일 구현예에서, 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 애노드의 일함수는 공통 정공 주입층에서 정공 주입 물질을 형성하는 화합물의 최고 LUMO 에너지 수준보다 500 meV 미만, 450 meV 미만, 400 meV 미만, 350 meV 미만, 또는 300 meV 미만 더 높을 수 있다.
기지의 도핑된 정공 수송 물질의 전형적인 예는 HOMO 수준이 대략 -5.2 eV이며 테트라플루오로-테트라시아노퀴논디메탄(F4TCNQ)으로 도핑되고 LUMO 수준이 약 -5.2 eV인 구리 프탈로시아닌(CuPc); F4TCNQ로 도핑된 아연 프탈로시아닌(ZnPc)(HOMO = -5.2 eV); F4TCNQ로 도핑된 α-NPD(N,N'-비스(나프탈렌-1-일)-N,N'-비스(페닐)-벤지딘)이다. α-NPD는 2,2'-(퍼플루오로나프탈렌-2,6-디일리덴) 디말로노니트릴로 도핑된다. 정공 주입 물질 농도는 1 내지 20 중량%, 더 바람직하게는 3 중량% 내지 10 중량%로부터 선택될 수 있다.
전자 차단층
전자 차단층(EBL)은 공통 전자 차단층(EBL)으로서 또는 별개의 층으로서 형성될 수 있으며, 이는 공통 전자 차단층(EBL)이 아니다. EBL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 EBL로서 형성될 수 있다. 공통 EBL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다. 바람직하게는 모든 개별 픽셀은 다른 개별 픽셀의 EBL과 만나지 않을 수 있는 그 자체의 EBL을 가질 수 있다.
전자 차단층(EBL)의 기능은 전자가 발광층으로부터 정공 수송층으로 옮겨지는 것을 방지하여 전자를 발광층에 국한시키는 것이다. EBL은 공통 HTL 및 EML과 직접 접촉해 있을 수 있다. 전자 차단층은 유기 정공 수송 매트릭스 물질로 제조된 비-도핑된 층일 수 있다(또는 다시 말해, 이는 정공 주입 물질이 없을 수 있음). 공통 정공 수송층의 유기 정공 수송 매트릭스 물질의 조성물은 전자 차단층의 유기 정공 수송 매트릭스 물질의 조성물과 동일할 수 있다. 본 발명의 또 다른 구현예에서, 정공 수송 매트릭스 물질 둘 다의 조성물은 상이할 수 있다.
이에 의해, 효율, 동작 전압 및/또는 수명이 개선될 수 있다. 전형적으로, 전자 차단층은 트리아릴아민 화합물을 포함한다. 트리아릴아민 화합물은 정공 수송층의 LUMO 수준보다 진공 수준에 더 근접한 LUMO 수준을 가질 수 있다. 전자 차단층을 형성하는 각각의 화합물은 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되는 HOMO 수준을 공통 정공 수송층의 정공 수송 매트릭스 물질을 형성한는 임의의 화합물의 HOMO 수준보다 더 높게 가질 수 있다. 전자 차단층은 정공 수송층의 HOMO 수준과 비교하여 진공 수준으로부터 더 멀이 있는 HOMO 수준을 가질 수 있다.
전자 차단층의 유기 매트릭스 물질은 정공 수송층의 매트릭스 물질의 정공 이동성(hole mobility)과 동일하거나 이보다 높은 정공 이동성을 가질 수 있다. 공통 HTL 및/또는 EBL의 정공 수송 매트릭스(HTM) 물질은 비편재화된 전자의 접합된 시스템을 포함하는 화합물로부터 선택될 수 있으며, 상기 접합된 시스템은 적어도 2개의 3차 아민 질소 원자의 고립 전자쌍(lone electron pair)을 포함한다.
전자 차단층이 높은 삼중항 수준을 갖는다면, 이는 또한 삼중항 제어층으로서 기재될 수 있다. 삼중항 제어층의 기능은 인광 녹색 또는 청색 발광층이 사용된다면 삼중항의 켄칭을 감소시키는 것이다. 이에, 인광 발광층으로부터 광 방출의 더 높은 효율이 달성될 수 있다. 삼중항 제어층은 인접 발광층 내 인광 이미터의 삼중항 수준보다 더 높은 삼중항 수준을 갖는 트리아릴아민 화합물로부터 선택된다. 삼중항 제어층, 특히 트리아릴아민 화합물에 적합한 화합물은 EP 2 722 908 A1에 기재되어 있다.
전자 차단층의 두께는 2 내지 20 nm로부터 선택될 수 있다. EBL은 30 nm 초과, 50 nm 초과, 70 nm 초과, 100 nm 초과, 또는 110 nm 초과의 층 두께를 가질 수 있다. EBL의 두께는 200 nm 미만, 170 nm 미만, 140 nm 미만, 또는 130 nm 미만일 수 있다. EBL과 비교하여, 공통 HTL은 약 10배 더 얇아질 수 있다.
전자 차단층은 화합물을 포함할 수 있으며, 상기 화합물은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 사용하여 계산된 이의 최고준위 점유 분자 오비탈의 에너지를 가지며, 이는 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되고, < -4.7 eV 내지 ≥ -6.0 eV, < -4.8 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.9 eV 내지 ≥-5.4 eV, 더 바람직하게는 -<-5.0 eV 내지 ≥-5.3 eV 범위이다.
광활성층(PAL)
광활성층은 전류를 광자로 전환시키거나 광자를 전류로 전환시킨다. 광활성층은 공통 광활성층으로서 또는 별개의 광활성층으로서 형성될 수 있으며, 이는 공통 광활성층이 아니다. PAL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 PAL로서 형성될 수 있다. 공통 PAL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
PAL은 진공 증착, 스핀 코팅, 슬롯-다이 코팅, 프린팅, 캐스팅, LB 증착 등에 의해 HTL 상에 형성될 수 있다. PAL이 진공 증착 또는 스핀 코팅을 사용하여 형성될 때, 증착 및 코팅 조건은 HIL의 형성을 위한 것과 유사할 수 있다. 그러나, 증착 및 코팅 조건은 PAL을 형성하는 데 사용되는 화합물에 따라 다양할 수 있다.
광활성층은 본 발명의 금속 화합물을 포함하지 않는 것이 제공될 수 있다.
발광층(EML)
EML 층은 공통 EML 층으로서 또는 별개의 EML 층으로서 형성될 수 있으며, 이는 공통 EML 층이 아니다. RGB 디스플레이에 대해, EML 층은 공통 EML 층이 아닌 별개의 EML 층으로서 형성되는 것이 바람직하다. EML은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 EML로서 형성될 수 있다. 공통 EML은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
EML은 진공 증착, 스핀 코팅, 슬롯-다이 코팅, 프린팅, 캐스팅, LB 증착 등에 의해 HTL 상에 형성될 수 있다. EML이 진공 증착 또는 스핀 코팅을 사용하여 형성되는 경우, 증착 및 코팅 조건은 HIL의 형성을 위한 것과 유사할 수 있다. 그러나, 증착 및 코팅 조건은 EML을 형성하는 데 사용되는 화합물에 따라 다양할 수 있다.
공통 전자 수송층은 유기 전자 수송 매트릭스(ETM) 물질을 포함할 수 있다. 나아가, 공통 전자 수송층은 예를 들어 문헌 EP 1 970 371 Al 또는 WO 2013/079217 A1에 개시된 바와 같이 방향족 또는 헤테로방향족 구조 모이어티를 함유하는 ETM에 대한 하나 이상의 n-도판트-적합한 화합물을 포함할 수 있다.
발광층은 본 발명에 기재된 바와 같이 HIL 및/또는 HTL에 사용하기 위한 금속 화합물을 포함하지 않는 것이 제공될 수 있다.
발광층(EML)은 호스트와 이미터 도판트의 조합으로 형성될 수 있다. 호스트의 예는 Alq3, 4,4'-N,N'-디카르바졸-비페닐(CBP), 폴리(n-비닐 카르바졸)(PVK), 9,10-디(나프탈렌-2-일)안트라센(ADN), 4,4',4''-트리스(카르바졸-9-일)-트리페닐아민(TCTA), 1,3,5-트리스(N-페닐벤즈이미다졸-2-일)벤젠(TPBI), 3-tert-부틸-9,10-디-2-나프틸안트라센(TBADN), 디스티릴아릴렌(DSA) 및 비스(2-(2-하이드록시페닐)벤조-티아졸레이트)아연(Zn(BTZ)2)이다.
이미터 도판트는 인광 또는 형광 이미터일 수 있다. 인광 이미터 및 열 활성화 지연 형광(TADF: thermally activated delayed fluorescence) 기전을 통해 광을 방출하는 이미터가 이들의 더 높은 효율로 인해 바람직할 수 있다. 이미터는 저분자 또는 중합체일 수 있다.
적색 이미터 도판트의 예는 PtOEP, Ir(piq)3, 및 Btp2lr(acac)이지만 이들로 제한되지 않는다. 이들 화합물은 인광 이미터이지만, 형광 적색 이미터 도판트가 또한 사용될 수 있을 것이다.
인광 녹색 이미터 도판트의 예는 Ir(ppy)3(ppy = 페닐피리딘), Ir(ppy)2(acac), Ir(mpyp)3이다.
인광 청색 이미터 도판트의 예는 F2Irpic, (F2ppy)2Ir(tmd) 및 Ir(dfppz)3 및 ter-플루오렌이다. 4,4'-비스(4-디페닐 아미오스티릴)비페닐(DPAVBi), 2,5,8,11-테트라-tert-부틸 페릴렌(TBPe)이 형광 청색 이미터 도판트의 예이다.
이미터 도판트의 양은 호스트의 100 중량부를 기준으로 약 0.01 내지 약 50 중량부의 범위일 수 있다. 대안적으로, 발광층은 발광 중합체로 구성될 수 있따. EML은 약 10 nm 내지 약 100 nm, 예를 들어, 약 20 nm 내지 약 60 nm의 두께를 가질 수 있다. EML의 두께가 이 범위 내에 있을 때, EML은 구동 전압에서 실질적인 페널티 없이 우수한 발광을 가질 수 있다.
정공 차단층(HBL)
정공 차단층(HBL)은 공통 정공 차단층(HBL)으로서 또는 별개의 정공 차단층(HBL)으로서 형성될 수 있으며, 이는 공통 정공 차단층(HBL)이 아니다. HBL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 HBL로서 형성될 수 있다. 공통 HBL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
정공 차단층(HBL)은 ETL 내로의 정공의 확산을 방지하기 위해 진공 증착, 스핀 코팅, 슬롯-다이 코팅, 프린팅, 캐스팅, LB 증착 등을 사용하여 EML 상에 형성될 수 있다. EML이 인광 도판트를 포함할 때, HBL은 또한 삼중항 엑시톤 차단 기능을 가질 수 있다.
HBL은 또한 보조 ETL 또는 a-ETL로 명명될 수 있다.
HBL이 진공 증착 또는 스핀 코팅을 사용하여 형성될 때, 증착 및 코팅 조건은 HIL의 형성을 위한 것과 유사할 수 있다. 그러나, 증착 및 코팅 조건은 HBL을 형성하는 데 사용되는 화합물에 따라 다양할 수 있다. HBL을 형성하는 데 보편적으로 사용되는 임의의 화합물이 사용될 수 있다. HBL을 형성하기 위한 화합물의 예는 옥사디아졸 유도체, 트리아졸 유도체, 페난트롤린 유도체 및 트리아진 유도체를 포함한다.
HBL은 약 5 nm 내지 약 100 nm, 예를 들어, 약 10 nm 내지 약 30 nm 범위의 두께를 가질 수 있다. HBL의 두께가 이 범위 내에 있을 때, HBL은 구동 전압에서 실질적인 페널티 없이 우수한 정공 차단 특성을 가질 수 있다.
전자 수송층(ETL)
전자 수송층(ETL)은 공통 전자 수송층(ETL)으로서 또는 별개의 전자 수송층(ETL)으로서 형성될 수 있으며, 이는 공통 전자 수송층(ETL)이 아니다.
ETL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 ETL로서 형성될 수 있다. 공통 ETL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
모든 개별 픽셀은 다른 개별 픽셀의 ETL과 만날 수 않을 수 있는 그 자체의 ETL을 가질 수 있다.
본 발명에 따른 유기 발광 다이오드는 전자 수송층(ETL)을 추가로 포함할 수 있다.
또 다른 구현예에 따르면, 전자 수송층은 아진 화합물, 바람직하게는 트리아진 화합물을 추가로 포함할 수 있다.
일 구현예에서, 전자 수송층은 알칼리 유기 착화합물, 바람직하게는 LiQ로부터 선택되는 도판트를 추가로 포함할 수 있다.
ETL의 두께는 약 15 nm 내지 약 50 nm, 예를 들어, 약 20 nm 내지 약 40 nm 범위일 수 있다. EIL의 두께가 이 범위 내에 있을 때, ETL은 구동 전압에서 실질적인 페널티 없이 만족할 만한 전자-주입 특성을 가질 수 있다.
또 다른 구현예에 따르면, 유기 발광 다이오드는 정공 차단층 및 전자 수송층을 추가로 포함할 수 있으며, 상기 정공 차단층 및 전자 수송층은 아진 화합물을 포함한다. 바람직하게는, 아진 화합물은 트리아진 화합물이다.
전자 주입층(EIL)
EIL은 공통 EIL 층으로서 또는 별개의 EIL 층으로서 형성될 수 있으며, 이는 공통 EIL 층이 아니다.
EIL은 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 EIL로서 형성될 수 있다. 공통 EIL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
캐소드로부터 전자의 주입을 용이하게 할 수 있는 선택적인 EIL은 ETL 상에, 바람직하게는 전자 수송층 상에 직접적으로 형성될 수 있다. EIL을 형성하기 위한 물질의 예는 당업계에 알려진 리튬 8-하이드록시퀴놀리놀레이트(LiQ), LiF, NaCl, CsF, Li2O, BaO, Ca, Ba, Yb, Mg를 포함한다. EIL을 형성하기 위한 증착 및 코팅 조건은 HIL의 형성을 위한 것과 유사하지만, 증착 및 코팅 조건은 EIL을 형성하는 데 사용되는 물질에 따라 다양할 수 있다.
EIL의 두께는 약 0.1 nm 내지 약 10 nm, 예를 들어, 약 0.5 nm 내지 약 9 nm 범위일 수 있다. EIL의 두께가 이 범위 내에 있을 때, EIL은 구동 전압에서 실질적인 페널티 없이 만족할 만한 전자-주입 특성을 가질 수 있다.
캐소드 전극
캐소드 전극은 공통 캐소드 전극 층으로서 또는 별개의 캐소드 전극 층으로서 형성될 수 있으며, 이는 공통 캐소드 전극 층이 아니다.
캐소드는 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 캐소드로서 형성될 수 있다. 공통 캐소드는 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장될 수 있거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
캐소드층으로도 명명되는 캐소드 전극은 ETL 또는 선택적인 EIL 상에 형성된다.
캐소드는 낮은 일함수를 갖는 금속 또는 금속 합금으로 제조될 수 있다. TCO로 제조된 투명한 캐소드가 또한 당업계에 잘 알려져 있다. 바람직하게는 캐소드 전극은 금속, 합금, 전기 전도성 화합물, 또는 이들의 혼합물로 형성될 수 있다. 캐소드 전극은 낮은 일함수를 가질 수 있으며, 예를 들어 캐소드 전극은 리튬(Li), 마그네슘(Mg), 알루미늄(Al), 알루미늄(Al)-리튬(Li), 칼슘(Ca), 바륨(Ba), 이테르븀(Yb), 마그네슘(Mg)-인듐(In), 마그네슘(Mg)-은(Ag) 등으로 형성될 수 있다. 대안적으로, 캐소드 전극은 투명한 전도성 옥사이드, 바람직하게는 ITO 또는 IZO로 형성될 수 있다.
캐소드 전극의 두께는 약 5 nm 내지 약 1000 nm, 예를 들어, 약 10 nm 내지 약 100 nm 범위일 수 있다. 캐소드 전극의 두께가 약 5 nm 내지 약 50 nm 범위에 있을 때, 캐소드 전극은 금속 또는 금속 합금으로 형성되더라도 투명하거나 반투명할 수 있다.
캐소드 전극은 전자 주입층 또는 전자 수송층의 부분이 아닌 것으로 이해되어야 한다.
유기층 스택
유기층 스택은 2000 g/mol 미만의 분자량을 갖는 유기 화합물로 제조될 수 있다. 대안적인 구현예에서, 유기 화합물은 1000 g/mol 미만의 분자량을 가질 수 있다.
유기층 스택 또는 HIL인 이의 적어도 하나의 유기층은 유기층의 공통 스택으로서 또는 복수의 픽셀 또는 적어도 2개의 픽셀에 대한 공통 HIL로서 형성될 수 있다. 유기층의 공통 스택 또는 HIL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL 및 HTL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL 및 HBL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL 및 EBL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL, EBL 및 ETL은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장될 수 있다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL 및 n-측면은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL, HBL 및 n-측면은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL, EBL 및 n-측면은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장된다.
일 구현예에 따르면, 유기층 스택의 HIL, HTL, EBL, ETL 및 n-측면은 OLED 디스플레이에서 복수의 픽셀 중 모든 픽셀에 걸쳐 연장되거나 복수의 픽셀 중 적어도 2개의 픽셀에 걸쳐 연장될 수 있다.
바람직하게는 모든 개별 픽셀은 다른 개별 픽셀의 ETL과 만나지 않을 수 있는 그 자체의 ETL을 가질 수 있다.
바람직하게는 모든 개별 픽셀은 다른 개별 픽셀의 ETL과 만나지 않을 수 있는 그 자체의 ETL을 가질 수 있다.
바람직하게는 모든 개별 픽셀은 다른 개별 픽셀의 EBL과 만나지 않을 수 있는 그 자체의 EBL을 가질 수 있다.
바람직하게는 모든 개별 픽셀은 다른 개별 픽셀의 n-측면과 만나지 않을 수 있는 그 자체의 n-측면을 가질 수 있다.
제조 방법
또 다른 양태는 적어도 하나의 공통층의 제조 방법에 관한 것이다.
적어도 하나의 공통층의 제조 방법은 각각의 공통층이 하나의 가공 단계에서 하나의 큰 마스크 개구부를 통해 완전한 디스플레이 영역 상으로 증착되는 단계를 포함하는 적어도 하나의 공통층의 제조 방법을 포함한다.
이하, 구현예는 실시예를 참조로 하여 보다 상세히 예시된다. 그러나, 본 개시내용은 하기 실시예에 제한되지 않는다. 이제 예시적인 양태를 상세히 참조할 것이다.
상기 언급된 성분, 뿐만 아니라 청구된 성분 및 기재된 구현예에서 본 발명에 따라 사용될 성분은, 관련 분야에 알려진 선택 기준이 제한 없이 적용될 수 있도록 이의 크기, 형상, 물질 선택 및 기술적 개념에 관하여 임의의 특별한 예외를 받지 않는다.
본 발명의 목적의 추가 세부사항, 특징 및 이점은, 예시적인 방식에서 본 발명에 따른 바람직한 구현예를 보여주는 각각의 수치의 하기 설명 및 종속항에 개시되어 있다. 임의의 구현예는 본 발명의 전체 범위를 필수적으로 나타내지는 않지만, 따라서 본 발명의 범위를 해석하기 위해 청구범위 및 본원을 참조한다. 전술한 설명과 하기 상세한 설명은 둘 다 예시적이고 설명을 위한 것일 뿐이며 청구된 바와 같은 본 발명의 추가 설명을 제공하고자 하는 것으로 이해되어야 한다.
도 1 내지 9
도 1은 2개의 픽셀 및 공통 HIL, 공통 HTL 및 공통 캐소드층을 갖는 디스플레이의 개략적인 단면도이며;
도 2는 시험 요소의 개략적인 단면도이고;
도 3은 증착된 층 스택의 개략적인 단면도이며;
도 4는 시험 요소의 개략적인 단면도이고;
도 5는 ITO 코팅된 기판을 도시하며;
도 6은 전류-전압 측정의 다이어그램이고;
도 7은 저항의 예시적인 다이어그램이며;
도 8은 유기 발광 다이오드의 개략적인 단면도이고;
도 9는 유기 발광 다이오드의 개략적인 단면도이다.
이하, 도 1 내지 4는 실시예를 참조로 하여 더 상세히 예시된다. 그러나, 본 개시내용은 하기 도면으로 제한되지 않는다.
본원에서, 제1 요소가 제2 요소 "상에" 또는 "상으로" 형성 또는 배치되는 것으로 언급될 때, 제1 요소는 제2 요소 상에 직접 배치될 수 있거나, 또는 하나 이상의 다른 요소가 그 사이에 배치될 수 있다. 제1 요소가 제2 요소 "상에 직접적으로" 또는 "상으로 직접적으로" 형성되거나 배치되는 것으로 언급될 때는, 그 사이에는 다른 요소가 배치되지 않는다.
도 1은 예시적인 구현예에 따라 2개의 픽셀(100; 200)을 갖는 디스플레이의 개략적인 단면도이다. 제1 픽셀(100)은 애노드층(120)을 포함하고 제2 픽셀은 애노드층(120)을 포함한다. 제1 픽셀(100)은 그 자체의 애노드층(120)을 갖고 제2 픽셀(200)은 그 자체의 애노드(120)를 가지며, 제1 픽셀(100)의 애노드(120)는 다른 제2 픽셀(200)의 애노드층(120)과 만나지 않는다. 제1 픽셀(100)의 애노드(120)와 제2 픽셀(200)의 애노드(120) 사이에 픽셀 정의층(125)이 배열될 수 있다. 공통 정공 주입층(HIL)(130)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하고 있는 애노드층(120) 상에 배치된다. 공통 HIL(130) 상으로 공통 정공 수송층(HTL)(140)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하면서 배치된다. 정공 수송층(HTL)(140) 상으로 전자 차단층(EBL)(145)은 제1 픽셀(100)이 그 자체의 전자 차단층(EBL)(145)을 갖고 제2 픽셀(200)이 그 자체의 전자 차단층(EBL)(145)을 갖도록 배치되고, 제1 픽셀(100)의 전자 차단층(EBL)(145)은 다른 제2 픽셀(200)의 전자 차단층(EBL)(145)과 만날 수 있다. 전자 차단층(EBL)(145) 상으로 발광층(EML)(150)은 제1 픽셀(100)이 그 자체의 발광층(EML)(150)을 갖고 제2 픽셀(200)이 그 자체의 발광층(EML)(150)을 갖도록 배치되며, 제1 픽셀(100)의 발광층(EML)(150)은 다른 제2 픽셀(200)의 발광층(EML)(150)과 만날 수 있다. 발광층(EML)(150) 상으로, 전자 수송층(ETL)(160)은 제1 픽셀(100)이 그 자체의 전자 수송층(ETL)(160)을 갖고 제2 픽셀(200)이 그 자체의 전자 수송층(ETL)(160)을 갖도록 배치된다. 전자 수송층(ETL)(160) 상으로 공통 캐소드층(190)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하면서 배치된다. 제1 픽셀(100)과 제2 픽셀(200) 사이에, 애노드층(120)을 갖지 않지만 픽셀 정의층(125)이 시트 저항층으로서 기능하는 분리 구획(300)이 배열되며, 이는 애노드(120)가 아니다.
도 1에서 알 수 있듯이, 분리 구획(300)은 적어도 하나의 층을 포함하며, 이는 공통 정공 주입층(HIL)(130)이고 분리 구획(300)을 통해 픽셀(100)로부터 픽셀(200)로 공통층으로서 연장한다. 분리 구획(300)은 전자 차단층(EBL)(145) 및 발광층(EML)(150)인 적어도 2개의 층을 포함하며, 이는 각각 픽셀(100) 및 픽셀(200)로부터 분리 구획(300) 내로 연장한다. 분리 구획(300)의 전자 수송층(ETL)(160) 및 정공 수송층(HTL)(140)은 픽셀(100) 및 픽셀(200) 내로 연장되지 않는다.
도 1은 단지 예이고 본 발명은 이러한 구현예로 제약되지 않는다. 층이 예를 들어 하나의 픽셀로부터 분리 구획(300) 내로 연장하거나 그렇지 않는 가능한 복수의 층 배치가 존재한다. 추가로, 픽셀(100), 픽셀(200) 및 분리 구획(300)과 같은 복수의 픽셀 및 분리 구획의 각각의 비-공통층의 물질 조성은 개별적으로 상이하게 또는 동일하게 선택될 수 있다.
도 2는 2개의 고도로 전도성인 전극 사이에 갭(gap) "I" 및 각각의 고도로 전도성인 전극에 대해 폭(width) "w"를 갖는 2개의 고도로 전도성인 전극을 포함하는 시험 요소를 도시한다.
도 3은 시트 저항을 결정하기 위한 시험 요소 군 상에서 증착된 층 스택의 개략도를 도시한다. 시험 요소는 채널(시험 요소)로 구성된다. 증착층(300)은 전극의 상부 상에 놓인다.
도 4는 맞물림(interdigitation) 폭 "we"와 맞물림 영역의 수의 생성물로서 총 폭 "w" 및 전극 핑거(finger) 사이의 갭 "l"을 갖는 맞물린 핑거 패턴과 함께 2개의 고도로 전도성인 전극을 포함하는 시험 요소를 도시한다.
이하, 구현예는 실시예를 참조로 더 상세히 예시된다. 그러나, 본 개시내용은 하기 실시예로 제한되지 않는다.
도 5는 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합된 4개의 상이한 채널 길이를 갖는 전극쌍으로 패턴화된 10 Ohm/sq 시트 저항을 갖는 90 nm ITO와 함께 ITO 코팅된 기판을 도시한다.
도 6은 도 5에 도시된 기판 상에서 전류-전압 측정의 예시적인 다이어그램을 도시한다.
도 7은 상응하는 채널 길이에 걸쳐 플롯화된 도 6에 표시된 전류-전압 측정으로부터 유래된 저항의 예시적인 다이어그램 및 이의 기울기의 계산을 도시한다.
도 8은 본 발명의 예시적인 구현예에 따른 유기 발광 다이오드(OLED)(100)의 개략적인 단면도이다. OLED(100)는 기판(110), 제1 애노드 하위층(121)과 제2 애노드 하위층(122)을 포함하는 애노드층(120), 화학식 (I)의 화합물을 포함하는 반도체층(130), 정공 수송층(HTL)(140), 전자 차단층(EBL)(145), 방출층(EML)(150), 정공 차단층(EBL)(155), 전자 수송층(ETL)(160) 및 캐소드층(190)을 포함한다. 층은 앞서 언급된 바와 같은 순서로 정확히 배치된다.
도 9는 본 발명의 예시적인 구현예에 따른 유기 발광 다이오드(OLED)(100)의 개략적인 단면도이다. OLED(100)는 기판(110), 제1 애노드 하위층(121), 제2 애노드 하위층(122) 및 제3 애노드 하위층(123)을 포함하는 애노드층(120), 화학식 (I)의 화합물을 포함하는 반도체층(130), 정공 수송층(HTL)(140), 전자 차단층(EBL)(145), 방출층(EML)(150), 정공 차단층(EBL)(155), 전자 수송층(ETL)(160) 및 캐소드층(190)을 포함한다. 층은 앞서 언급된 바와 같은 순서로 정확히 배치된다.
이하, 구현예는 실시예를 참조로 하여 보다 상세히 예시된다. 그러나, 본 개시내용은 하기 실시예에 제한되는 것이 아니다.
본 발명의 목적의 추가 세부사항, 특징 및 이점은, 예시적인 방식에서 본 발명에 따른 바람직한 구현예를 보여주는 각각의 수치의 하기 설명 및 종속항에 개시되어 있다. 임의의 구현예는 본 발명의 전체 범위를 필수적으로 나타내지는 않지만, 따라서 본 발명의 범위를 해석하기 위해 청구범위 및 본원을 참조한다. 전술한 설명과 하기 상세한 설명은 둘 다 예시적이고 설명을 위한 것일 뿐이며 청구된 바와 같은 본 발명의 추가 설명을 제공하고자 하는 것으로 이해되어야 한다.
도 1 내지 9
도 1은 2개의 픽셀 및 공통 HIL, 공통 HTL 및 공통 캐소드층을 갖는 디스플레이의 개략적인 단면도이며;
도 2는 시험 요소의 개략적인 단면도이고;
도 3은 증착된 층 스택의 개략적인 단면도이며;
도 4는 시험 요소의 개략적인 단면도이고;
도 5는 ITO 코팅된 기판을 도시하며;
도 6은 전류-전압 측정의 다이어그램이고;
도 7은 저항의 예시적인 다이어그램이며;
도 8은 유기 발광 다이오드의 개략적인 단면도이고;
도 9는 유기 발광 다이오드의 개략적인 단면도이다.
이하, 도 1 내지 4는 실시예를 참조로 하여 더 상세히 예시된다. 그러나, 본 개시내용은 하기 도면으로 제한되지 않는다.
본원에서, 제1 요소가 제2 요소 "상에" 또는 "상으로" 형성 또는 배치되는 것으로 언급될 때, 제1 요소는 제2 요소 상에 직접 배치될 수 있거나, 또는 하나 이상의 다른 요소가 그 사이에 배치될 수 있다. 제1 요소가 제2 요소 "상에 직접적으로" 또는 "상으로 직접적으로" 형성되거나 배치되는 것으로 언급될 때는, 그 사이에는 다른 요소가 배치되지 않는다.
도 1은 예시적인 구현예에 따라 2개의 픽셀(100; 200)을 갖는 디스플레이의 개략적인 단면도이다. 제1 픽셀(100)은 애노드층(120)을 포함하고 제2 픽셀은 애노드층(120)을 포함한다. 제1 픽셀(100)은 그 자체의 애노드층(120)을 갖고 제2 픽셀(200)은 그 자체의 애노드(120)를 가지며, 제1 픽셀(100)의 애노드(120)는 다른 제2 픽셀(200)의 애노드층(120)과 만나지 않는다. 제1 픽셀(100)의 애노드(120)와 제2 픽셀(200)의 애노드(120) 사이에 픽셀 정의층(125)이 배열될 수 있다. 공통 정공 주입층(HIL)(130)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하고 있는 애노드층(120) 상에 배치된다. 공통 HIL(130) 상으로 공통 정공 수송층(HTL)(140)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하면서 배치된다. 정공 수송층(HTL)(140) 상으로 전자 차단층(EBL)(145)은 제1 픽셀(100)이 그 자체의 전자 차단층(EBL)(145)을 갖고 제2 픽셀(200)이 그 자체의 전자 차단층(EBL)(145)을 갖도록 배치되고, 제1 픽셀(100)의 전자 차단층(EBL)(145)은 다른 제2 픽셀(200)의 전자 차단층(EBL)(145)과 만날 수 있다. 전자 차단층(EBL)(145) 상으로 발광층(EML)(150)은 제1 픽셀(100)이 그 자체의 발광층(EML)(150)을 갖고 제2 픽셀(200)이 그 자체의 발광층(EML)(150)을 갖도록 배치되며, 제1 픽셀(100)의 발광층(EML)(150)은 다른 제2 픽셀(200)의 발광층(EML)(150)과 만날 수 있다. 발광층(EML)(150) 상으로, 전자 수송층(ETL)(160)은 제1 픽셀(100)이 그 자체의 전자 수송층(ETL)(160)을 갖고 제2 픽셀(200)이 그 자체의 전자 수송층(ETL)(160)을 갖도록 배치된다. 전자 수송층(ETL)(160) 상으로 공통 캐소드층(190)은 제1 픽셀(100)로부터 제2 픽셀(200)로 연장하면서 배치된다. 제1 픽셀(100)과 제2 픽셀(200) 사이에, 애노드층(120)을 갖지 않지만 픽셀 정의층(125)이 시트 저항층으로서 기능하는 분리 구획(300)이 배열되며, 이는 애노드(120)가 아니다.
도 1에서 알 수 있듯이, 분리 구획(300)은 적어도 하나의 층을 포함하며, 이는 공통 정공 주입층(HIL)(130)이고 분리 구획(300)을 통해 픽셀(100)로부터 픽셀(200)로 공통층으로서 연장한다. 분리 구획(300)은 전자 차단층(EBL)(145) 및 발광층(EML)(150)인 적어도 2개의 층을 포함하며, 이는 각각 픽셀(100) 및 픽셀(200)로부터 분리 구획(300) 내로 연장한다. 분리 구획(300)의 전자 수송층(ETL)(160) 및 정공 수송층(HTL)(140)은 픽셀(100) 및 픽셀(200) 내로 연장되지 않는다.
도 1은 단지 예이고 본 발명은 이러한 구현예로 제약되지 않는다. 층이 예를 들어 하나의 픽셀로부터 분리 구획(300) 내로 연장하거나 그렇지 않는 가능한 복수의 층 배치가 존재한다. 추가로, 픽셀(100), 픽셀(200) 및 분리 구획(300)과 같은 복수의 픽셀 및 분리 구획의 각각의 비-공통층의 물질 조성은 개별적으로 상이하게 또는 동일하게 선택될 수 있다.
도 2는 2개의 고도로 전도성인 전극 사이에 갭(gap) "I" 및 각각의 고도로 전도성인 전극에 대해 폭(width) "w"를 갖는 2개의 고도로 전도성인 전극을 포함하는 시험 요소를 도시한다.
도 3은 시트 저항을 결정하기 위한 시험 요소 군 상에서 증착된 층 스택의 개략도를 도시한다. 시험 요소는 채널(시험 요소)로 구성된다. 증착층(300)은 전극의 상부 상에 놓인다.
도 4는 맞물림(interdigitation) 폭 "we"와 맞물림 영역의 수의 생성물로서 총 폭 "w" 및 전극 핑거(finger) 사이의 갭 "l"을 갖는 맞물린 핑거 패턴과 함께 2개의 고도로 전도성인 전극을 포함하는 시험 요소를 도시한다.
이하, 구현예는 실시예를 참조로 더 상세히 예시된다. 그러나, 본 개시내용은 하기 실시예로 제한되지 않는다.
도 5는 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합된 4개의 상이한 채널 길이를 갖는 전극쌍으로 패턴화된 10 Ohm/sq 시트 저항을 갖는 90 nm ITO와 함께 ITO 코팅된 기판을 도시한다.
도 6은 도 5에 도시된 기판 상에서 전류-전압 측정의 예시적인 다이어그램을 도시한다.
도 7은 상응하는 채널 길이에 걸쳐 플롯화된 도 6에 표시된 전류-전압 측정으로부터 유래된 저항의 예시적인 다이어그램 및 이의 기울기의 계산을 도시한다.
도 8은 본 발명의 예시적인 구현예에 따른 유기 발광 다이오드(OLED)(100)의 개략적인 단면도이다. OLED(100)는 기판(110), 제1 애노드 하위층(121)과 제2 애노드 하위층(122)을 포함하는 애노드층(120), 화학식 (I)의 화합물을 포함하는 반도체층(130), 정공 수송층(HTL)(140), 전자 차단층(EBL)(145), 방출층(EML)(150), 정공 차단층(EBL)(155), 전자 수송층(ETL)(160) 및 캐소드층(190)을 포함한다. 층은 앞서 언급된 바와 같은 순서로 정확히 배치된다.
도 9는 본 발명의 예시적인 구현예에 따른 유기 발광 다이오드(OLED)(100)의 개략적인 단면도이다. OLED(100)는 기판(110), 제1 애노드 하위층(121), 제2 애노드 하위층(122) 및 제3 애노드 하위층(123)을 포함하는 애노드층(120), 화학식 (I)의 화합물을 포함하는 반도체층(130), 정공 수송층(HTL)(140), 전자 차단층(EBL)(145), 방출층(EML)(150), 정공 차단층(EBL)(155), 전자 수송층(ETL)(160) 및 캐소드층(190)을 포함한다. 층은 앞서 언급된 바와 같은 순서로 정확히 배치된다.
이하, 구현예는 실시예를 참조로 하여 보다 상세히 예시된다. 그러나, 본 개시내용은 하기 실시예에 제한되는 것이 아니다.
더욱이, 본 발명은 단지 예시적이고 결부시키고자 하는 것이 아닌 하기 실시예에 의해 예시된다.
화합물은 문헌에 기재된 바와 같이 제조될 수 있거나 대안적인 화합물은 문헌에 기재된 바와 같이 유사한 화합물에 따라 제조될 수 있다.
계산된 HOMO 및 LUMO
HOMO 및 LUMO는 프로그램 패키지 TURBOMOLE V6.5(TURBOMOLE GmbH, 독일 76135 카를스루에, 리?b하르트스트라쎄 19 소재)로 계산된다. 분자 구조의 최적화된 기하학적 특성 및 HOMO 및 LUMO 에너지 수준은, 기체상에서 설정된 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 적용함으로써 결정된다. 1개 초과의 형태가 실행 가능한 경우, 최저 총 에너지를 갖는 형태가 선택된다. HOMO 및 LUMO 수준은 전자 볼트(eV)로 기록된다.
더 상세히 기재된 전송 라인 방법
본 발명에 따르면, 유기 p-도판트를 포함하는 제1 공통 반도체층 및 제1 공통 반도체 상의 제2 공통 반도체층의 시트 저항을 측정하기 위한 전송 라인 방법을 아래 기재된 바와 같이 실시할 수 있다.
기판 및 샘플 제조
10 Ohm/sq 시트 저항을 갖는 90 nm ITO로 ITO 코팅된 기판을 도 4에 따라 맞물린 핑거 구조로 패턴화하였다. 전극 둘 다 상의 12개의 ITO 핑거는 총 23개의 전도성 영역을 형성한다: n=23. 맞물림 길이 we는 4.5 mm였다. 그러므로, 총 채널 폭은 103.5 mm였다. 채널 길이 w는 20 μm 단계에서 20 내지 80 μm로 다양하였다. 4개의 상이한 채널 길이를 갖는 전극쌍을 도 5에 표시된 바와 같이 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합하였다. 완전한 맞물린 핑거 패턴을 덮는 기판 상에 유기층을 증착시켰다. 기판 상에서 제1 공통 반도체층은 10 nm 두께를 갖는 적어도 하나의 정공 주입 물질을 포함하며, 예를 들어 제1 공통 반도체층은 도핑된 공유 매트릭스 화합물로 구성된 정공 주입층이고, 적합한 공유 매트릭스 화합물은 명세서에 기재되어 있으며 공동-증발에 의해 증착되었다. 온도 범위는 물질에 의존하고, 증발이 시작하는 증발 온도 및 분해 온도에 의해 제한된다. 이들 값은 물질 파라미터이고 각각의 물질에 대해 상이하다. 값은 전형적으로 50℃ 내지 500℃, 대체로 150℃ 내지 350℃이다. 예를 들어, 공유 매트릭스 화합물 증착은 272℃의 증발 공급원 온도와 함께 1Å/s(초당 옹스트롬)의 일정한 속도로 발생하였다. 정공 주입 물질 공급원은 예를 들어 174℃에서 0.068 Å/s로 작동되었다. 이 층 상에 제2 공통 반도체층이 128 nm의 두께로 2 Å/s의 증착 속도 및 280℃의 온도에서 증착되었고, 상기 제2 공통 반도체층은 예를 들어 공통 정공 수송층 또는 공통 전자 차단층이며 정공 수송층이 바람직하다. 챔버 온도는 전체 증착 공정 동안 3e-7 mbar였다. 그러나, 상기 설명된 바와 같이, 사용된 증발 온도는 증발이 시작하는 증발 온도 및 분해 온도에 의존한다. 유기 물질에 대한 증발 온도는 물질 의존적이고 통상 50℃ 내지 500℃이다. 수득된 기판 층 장치는 유기층 증착 후 샘플 분해를 방지하기 위해 통합된 건조제와 함께 유리 마개를 사용하여 질소 충전된 글러브박스에서 캡슐화되었다.
본 발명에 따르면, 유기 p-도판트를 포함하는 공통 제1 반도체층, 공통 제1 반도체 상의 공통 제2 반도체층 및 공통 제3 반도체층 상의 공통 제3 반도체층의 시트 저항을 측정하기 위한 전송 라인 방법을 아래 기재된 바와 같이 실시할 수 있다.
10 Ohm/sq 시트 저항을 갖는 90 nm ITO로 ITO 코팅된 기판을 도 4에 따라 맞물린 핑거 구조로 패턴화하였다. 전극 둘 다 상의 12개의 ITO 핑거는 총 23개의 전도성 영역을 형성한다: n=23. 맞물림 길이 we는 4.5 mm였다. 그러므로, 총 채널 폭은 103.5 mm였다. 채널 길이 w는 20 μm 단계에서 20 내지 80 μm로 다양하였다. 4개의 상이한 채널 길이를 갖는 전극쌍을 도 5에 표시된 바와 같이 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합하였다. 완전한 맞물린 핑거 패턴을 덮는 기판 상에 유기층을 증착시켰다. 기판 상에서 정공 주입 물질은 10 nm 두께를 갖는 적어도 하나의 유기 p-도판트를 포함하며, 예를 들어 제1 공통 반도체층은 도핑된 공유 매트릭스 화합물로 구성된 정공 주입층이고, 적합한 공유 매트릭스 화합물은 명세서에 기재되어 있으며 공동-증발에 의해 증착되었다. 온도 범위는 물질에 의존하고, 증발이 시작하는 증발 온도 및 분해 온도에 의해 제한된다. 이들 값은 물질 파라미터이고 각각의 물질에 대해 상이하다. 값은 전형적으로 50℃ 내지 500℃, 대체로 150℃ 내지 350℃이다. 예를 들어, 공유 매트릭스 화합물 증착은 272℃의 증발 공급원 온도와 함께 1Å/s(초당 옹스트롬)의 일정한 속도로 발생하였다. 정공 주입 물질 공급원은 예를 들어 174℃에서 0.068 Å/s로 작동되었다. 이 층 상에 제2 공통 반도체층이 128 nm의 두께로 2 Å/s의 증착 속도 및 280℃의 온도에서 증착되었고, 상기 제2 공통 반도체층은 예를 들어 공통 정공 수송층 또는 공통 전자 차단층이며 정공 수송층이 바람직하다. 이 층 상에 제3 공통 반도체층이 5 nm의 두께로 1 Å/s의 증착 속도 및 244℃의 온도에서 증착되었고, 상기 제3 공통 반도체층은 공통 전자 차단층이다. 챔버 온도는 전체 증착 공정 동안 3e-7 mbar였다. 그러나, 상기 설명된 바와 같이, 사용된 증발 온도는 증발이 시작하는 증발 온도 및 분해 온도에 의존한다. 유기 물질에 대한 증발 온도는 물질 의존적이고 통상 50℃ 내지 500℃이다. 수득된 기판 층 장치는 유기층 증착 후 샘플 분해를 방지하기 위해 통합된 건조제와 함께 유리 마개를 사용하여 질소 충전된 글러브박스에서 캡슐화되었다.
본 발명에 따르면, 유기 p-도판트를 포함하는 공통 제1 반도체층, 공통 제1 반도체 상의 공통 제2 반도체층, 공통 제2 반도체층 상의 공통 제3 반도체층, 및 공통 제3 반도체층 상의 공통 발광층(EML)의 시트 저항을 측정하기 위한 전송 라인 방법을 아래 기재된 바와 같이 실시할 수 있다.
10 Ohm/sq 시트 저항을 갖는 90 nm ITO로 ITO 코팅된 기판을 도 4에 따라 맞물린 핑거 구조로 패턴화하였다. 전극 둘 다 상의 12개의 ITO 핑거는 총 23개의 전도성 영역을 형성한다: n=23. 맞물림 길이 we는 4.5 mm였다. 그러므로, 총 채널 폭은 103.5 mm였다. 채널 길이 w는 20 μm 단계에서 20 내지 80 μm로 다양하였다. 4개의 상이한 채널 길이를 갖는 전극쌍을 도 5에 표시된 바와 같이 25x25 mm2 치수를 갖는 하나의 기판 상에서 조합하였다. 완전한 맞물린 핑거 패턴을 덮는 기판 상에 유기층을 증착시켰다. 기판 상에서 정공 주입 물질은 10 nm 두께를 갖는 적어도 하나의 유기 p-도판트를 포함하며, 예를 들어 제1 공통 반도체층은 도핑된 공유 매트릭스 화합물로 구성된 정공 주입층이고, 적합한 공유 매트릭스 화합물은 명세서에 기재되어 있으며 공동-증발에 의해 증착되었다. 온도 범위는 물질에 의존하고, 증발이 시작하는 증발 온도 및 분해 온도에 의해 제한된다. 이들 값은 물질 파라미터이고 각각의 물질에 대해 상이하다. 값은 전형적으로 50℃ 내지 500℃, 대체로 150℃ 내지 350℃이다. 예를 들어, 공유 매트릭스 화합물 증착은 272℃의 증발 공급원 온도와 함께 1Å/s(초당 옹스트롬)의 일정한 속도로 발생하였다. 정공 주입 물질 공급원은 예를 들어 174℃에서 0.068 Å/s로 작동되었다. 이 층 상에 제2 공통 반도체층이 128 nm의 두께로 2 Å/s의 증착 속도 및 280℃의 온도에서 증착되었고, 상기 제2 공통 반도체층은 예를 들어 공통 정공 수송층 또는 공통 전자 차단층이며 정공 수송층이 바람직하다. 이 층 상에 제3 공통 반도체층이 5 nm의 두께로 1 Å/s의 증착 속도 및 244℃의 온도에서 증착되었고, 상기 제3 공통 반도체층은 공통 전자 차단층이다. 이 층 상에 방출층이 20 nm의 두께로 호스트 화합물에 대해 1 Å/s의 증착 속도 및 183℃의 온도에서 그리고 이미터 도판트에 대해 0.03 Å/s의 증착 속도 및 197℃의 온도에서 증착되었고, 상기 방출층은 예를 들어 청색 발광층이다. 챔버 온도는 전체 증착 공정 동안 3e-7 mbar였다. 그러나, 상기 설명된 바와 같이, 사용된 증발 온도는 증발이 시작하는 증발 온도 및 분해 온도에 의존한다. 유기 물질에 대한 증발 온도는 물질 의존적이고 통상 50℃ 내지 500℃이다. 수득된 기판 층 장치는 유기층 증착 후 샘플 분해를 방지하기 위해 통합된 건조제와 함께 유리 마개를 사용하여 질소 충전된 글러브박스에서 캡슐화되었다.
OLED의 제조를 위한 일반적인 절차
실시예 1과 2 및 비교예 1에 대해, 120 nm Ag의 제1 애노드 하위층, 8 nm ITO의 제2 애노드 하위층 및 10 nm ITO의 제3 애노드 하위층을 포함하는 애노드층을 갖는 유리 기판을 50 mm x 50 mm x 0.7 mm의 크기로 절단하고, 물로 60초 동안 초음파 세척한 다음, 이소프로판올로 20분 동안 초음파 세척하였다.
그 후에, 실질적으로 공유 매트릭스 화합물 및 정공 주입 물질을 진공에서 애노드층 상에 공동-증착시켜, 정공 주입층(HIL)을 형성하였다. 그 후에, 실질적으로 공유 매트릭스 화합물을 HIL 상에 진공 증착시켜, 128 nm의 두께를 갖는 HTL을 형성하였다. HTL 중 실질적으로 공유 매트릭스 화합물의 제형은 HIL에 사용되는 실질적으로 공유 매트릭스 화합물과 동일하였다.
그 후에, HTL 상에 진공 증착시켜, 5 nm의 두께를 갖는 전자 차단층(EBL)을 형성하였다.
그 후에, EML 호스트로서 97 부피%의 H09(Sun Fine Chemicals, 대한민국 소재) 및 형광 청색 이미터 도판트로서 3 부피%의 BD200(Sun Fine Chemicals, 대한민국 소재)을 EBL 상에 증착시켜, 20 nm 두께를 갖는 청색 방출 제1 방출층(EML)을 형성하였다.
그 후에, 2-(3'-(9,9-디메틸-9H-플루오렌-2-일)-[1,1'-비페닐]-3-일)-4,6-디페닐-1,3,5-트리아진을 방출층 EML 상에 증착시켜, 정공 차단층을 5 nm 두께로 형성하였다.
그 후에, 50 중량% 4'-(4-(4-(4,6-디페닐-1,3,5-트리아진-2-일)페닐)나프탈렌-1-일)-[1,1'-비페닐]-4-카르보니트릴 및 50 중량%의 LiQ를 증착시켜, 31 nm의 두께를 갖는 전자 수송층을 정공 차단층 상에 형성하였다.
그 후에, 이테르븀을 10-7 mbar에서 0.01 내지 1 Å/초의 속도로 증착시켜, 2 nm의 두께를 갖는 전자 주입층을 전자 수송층 상에 형성하였다.
그 후에, Ag:Mg(90:10 부피%)를 10-7 mbar에서 0.01 내지 1 Å/초의 속도로 증발시켜, 100 nm의 두께를 갖는 캐소드층을 전자 주입층 상에 형성하였다.
장치를 유리 슬라이드로 캡슐화함으로써 OLED 스택을 주위 조건으로부터 보호한다. 이에 의해, 캐비티(cavity)가 형성되고, 이는 추가 보호용 게터 물질을 포함한다.
선행 기술과 비교하여 본 발명의 실시예의 성능을 평가하기 위해, 20℃에서 전류 효율을 측정한다. 전류-전압 특징을 Keithley 2635 공급원 미터 유닛을 사용하여, 동작 전압 U를 V로 공급하고 시험 하의 장치를 통해 유동하는 전류 mA를 측정함으로써 결정한다. 장치에 적용되는 전압은 0 V 내지 10 V 범위에서 0.1 V 단계로 달라진다. 마찬가지로, 각각의 전압 값에 대해 Instrument Systems CAS-140CT 어레이 분광계(Deutsche Akkreditierungs-stelle(DAkkS)에 의해 교정됨)를 사용하여 휘도를 cd/m2에서 측정함으로써 휘도-전압 특징 및 CIE 좌표를 결정한다.
장치의 수명 LT를 Keithley 2400 공급원 미터를 사용하여 주위 조건(20℃) 및 30 mA/cm2에서 측정하고, 시(hour)로 기록한다. 장치의 밝기를 보정된 광 다이오드를 사용하여 측정한다. 수명 LT는, 장치의 밝기가 이의 초기 값의 97%까지 감소할 때까지의 시간으로서 정의된다.
시간 U(100h)-(1h)에 걸쳐 전압 안정성을 결정하기 위해, 30 mA/cm2의 전류 밀도를 장치에 가하였다. 동작 전압을 1시간 후에 그리고 50시간 후에 측정하였고, 뒤이어 1시간 내지 50시간의 기간 동안 전압 안정성을 계산하였다.
표 2는 더 바람직한 HTL 매트릭스 물질을 보여주고 일부는 표 4에 사용된다.
표 3은 더 바람직한 EBL 매트릭스 물질을 보여주고 일부는 표 4에 사용된다.
본 발명의 기술적 효과
표 4에서 알 수 있듯이, 장치는 유리한 동작 전압을 갖는데, 왜냐하면 동작 전압이 낮고 이와 동시에 시트 저항은 50 기가옴/스퀘어만큼 높거나 그보다 더 높기 때문이다. 더욱이, 동작 전압에 더하여, EQE 및/또는 수명이 개선된다.
상술된 구현예에서 요소와 특질의 특정 조합은 단지 예시적이며; 이들 교시와 참조로서 포함된 특허/출원 및 여기에서의 다른 교시와의 교환 및 치환이 또한 명백하게 고려된다. 당업자가 인식할 바와 같이, 본원에 기재된 것의 변화, 변형 및 다른 실시는 청구된 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않으면서 당업자에게 발생할 수 있다. 이에, 전술한 설명은 단지 예에 의한 것이고, 제한적인 것으로 의도되지 않는다. 청구범위에서, 단어 "포함하는(comprising)"은 다른 요소 또는 단계를 배제하지 않고, 부정 관사("a" 또는 "an")는 복수형을 배제하지 않는다. 소정의 측정치가 서로 상이한 종속항에서 인용되어 있다는 사실은, 이들 측정치의 조합이 유리하게 사용될 수 없음을 나타내지는 않는다. 본 발명의 범위는 하기 청구범위 및 이의 등가물에 정의된다. 더욱이, 설명 및 청구범위에 사용된 참조 부호는 청구된 바와 같은 본 발명의 범위를 제한하지 않는다.
Claims (24)
- 복수의 OLED 픽셀을 포함하는 능동형(active-matrix) OLED 디스플레이로서,
각각의 픽셀 자체는 유기층 스택을 포함하며,
상기 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있고,
- 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은
- 애노드층,
- 공통 캐소드층,
- 유기층의 적어도 하나의 스택을 포함하며, 유기층 스택은
- 복수의 반도체층으로서, 적어도 2개 이상의 공통 반도체층을 포함하는 복수의 반도체층을 포함하고, 상기 복수의 반도체층은
- 공통 정공 주입층인 적어도 하나의 공통 제1 반도체층으로서, 상기 공통 정공 주입층은 정공 주입 물질을 포함하는, 적어도 하나의 공통 제1 반도체층,
- 적어도 하나의 공통 제2 반도체층을 포함함,
- 적어도 하나의 방출층으로서, 선택적인 공통 방출층인 적어도 하나의 방출층을 포함하며,
상기 공통 정공 주입층 및 공통 제2 반도체층은 함께 ≥ 50 기가옴/스퀘어(giga ohms/square)의 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항에 있어서,
상기 공통 제2 반도체층은 공통 정공 수송층 또는 공통 전자 차단층이며, 더 바람직하게는 공통 정공 주입층은 공통 정공 수송층 또는 공통 전자 차단층인 제2 공통 반도체층과 직접 접촉해 있고; 더욱 더 바람직하게는 공통 제2 반도체층은 공통 정공 수송층인, 능동형 OLED 디스플레이. - 제1항 또는 제2항에 있어서,
상기 복수의 공통 반도체층은 공통 제3 반도체층을 또한 포함하고, 상기 공통 제1 반도체층, 공통 제2 반도체층 및 공통 제3 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 공통 제3 반도체층은 공통 전자 차단층이며, 공통 제1 반도체층은 공통 정공 주입층이고, 공통 제2 반도체층은 공통 정공 수송층이며; 공통 정공 주입층인 공통 제1 반도체층, 및 공통 정공 수송층인 공통 제2 반도체층, 및 공통 전자 차단층인 공통 제3 반도체층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 공통 전자 차단층인 공통 제3 반도체층은 공통 정공 수송층인 공통 제2 반도체층과 방출층 사이에 배열되는, 능동형 OLED 디스플레이. - 제1항 내지 제5항 중 어느 한 항에 있어서,
각각의 픽셀의 방출층은 색상 한정(color defining) 이미터 도판트로 도핑되고, 색상 한정 이미터 도판트의 색상은 독립적으로 각각의 픽셀에 대해 선택되거나 동일하게 선택되는, 능동형 OLED 디스플레이. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 시트 저항은 전송 라인 방법(transmission line method)에 의해 결정되는, 능동형 OLED 디스플레이. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 제1 OLED 픽셀의 애노드층 및 제2 OLED 픽셀의 애노드층은 픽셀 정의층에 의해 분리되어, 제1 OLED 픽셀의 애노드층 및 제2 OLED 픽셀의 애노드층은 공통층으로서 형성되지 않고 서로 접촉되지 않는, 능동형 OLED 디스플레이. - 제1항 내지 제8항 중 어느 한 항에 있어서,
상기 공통 정공 주입층은 애노드층과 직접 접촉하도록 적어도 부분적으로 배열되고, 공통 정공 수송층은 공통 방출층과 공통 정공 주입층 사이에 배열되는, 능동형 OLED 디스플레이. - 제1항 내지 제9항 중 어느 한 항에 있어서,
모든 개별 픽셀은 다른 개별 픽셀의 애노드와 만나지 않을 수 있는 그 자체의 애노드를 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제10항 중 어느 한 항에 있어서,
상기 공통 정공 주입층, 공통 제2 반도체층, 공통 제3 반도체층, 및 공통 방출층 은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제11항 중 어느 한 항에 있어서,
복수의 OLED 픽셀을 포함하며, 각각의 픽셀 자체는 유기층 스택을 포함하고, 유기층 스택의 각각의 층은 공통 반도체층을 형성할 수 있거나 복수의 유기층은 복수의 반도체층을 형성할 수 있으며, 적어도 하나의 제1 OLED 픽셀 및 제2 OLED 픽셀은 각각의 애노드층을 포함하고,
- 제1 OLED 픽셀 및 제2 OLED 픽셀의 애노드층은 픽셀 정의층에 의해 선택적으로 분리되며, 적어도 제1 OLED 픽셀 및 적어도 제2 OLED 픽셀은 복수의 반도체층을 포함하는 유기층의 적어도 하나의 스택 및 공통 캐소드층을 포함하고, 복수의 반도체층은 적어도 2개 이상의 공통 반도체층을 포함하며,
- 유기층 스택의 복수의 반도체층 또는 적어도 2개의 공통 반도체층은 공통 캐소드층과 애노드층 사이에 배열되고, 상기 애노드층은 공통층이 아니고,
- 공통 정공 주입층인 적어도 하나의 제1 공통 반도체층, 및 공통 정공 수송층 또는 전자 차단층인 적어도 하나의 공통 제2 반도체층을 포함하는 적어도 2개의 공통 반도체층 또는 선택적인 공통 방출층인 적어도 하나의 방출층이고, 바람직하게는 적어도 하나의 공통 제2 반도체층은 공통 정공 수송층이며,
- 공통 정공 주입층은 적어도 부분적으로 애노드층과 직접 접촉해서 배열되고, 바람직하게는 공통 정공 수송층인 적어도 공통 제2 반도체층은 방출층과 공통 정공 주입층 사이에 배열되며, 상기 방출층은 선택적인 공통 방출층이고;
바람직하게는 공통 정공 수송층인 적어도 공통 제2 반도체층 및 공통 정공 주입층은 함께 ≥ 50 기가옴/스퀘어의 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 공통 정공 주입층 및 공통 정공 수송층은 함께 ≥ 100 기가옴/스퀘어, ≥ 150 기가옴/스퀘어, ≥ 200 기가옴/스퀘어, ≥ 300 기가옴/스퀘어, ≥ 400 기가옴/스퀘어, ≥ 500 기가옴/스퀘어, ≥ 1000 기가옴/스퀘어, ≥ 2500 기가옴/스퀘어, ≥ 5000 기가옴/스퀘어, ≥ 10000 기가옴/스퀘어, ≥ 20000 기가옴/스퀘어, ≥ 30000 기가옴/스퀘어, ≥ 40000 기가옴/스퀘어, 또는 ≥ 50000 기가옴/스퀘어로부터 선택되는 시트 저항을 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제13항 중 어느 한 항에 있어서,
상기 공통 정공 주입층은 정공 주입 물질을 함유하며, 공통 정공 주입층은 i-정공 주입층 및/또는 정공 주입 물질 도핑된 층을 포함하는 군으로부터 선택되고, 바람직하게는 정공 주입 물질의 농도는 정공 주입 물질-도핑된 정공 주입층의 중량을 기준으로, ≥ 0.1 중량% 내지 ≤ 40 중량%, 바람직하게는 ≥ 0.5 중량% 내지 ≤ 25 중량%, 더 바람직하게는 ≥ 1 중량% 내지 ≤ 10 중량%, 더 바람직하게는 ≥ 1 중량% 내지 ≤ 5 중량%인, 능동형 OLED 디스플레이. - 제1항 내지 제14항 중 어느 한 항에 있어서,
상기 공통 유기층 스택은 공통 전자 수송층을 또한 포함하고, 바람직하게는 공통 전자 수송층은 방출층과 공통 캐소드층 사이에 배열되는, 능동형 OLED 디스플레이. - 제1항 내지 제15항 중 어느 한 항에 있어서,
상기 공통 유기층 스택은 공통 전자 주입층, 공통 정공 차단층 및/또는 전자 수송층을 포함하는 군으로부터 선택되는 공통 유기층을 또한 포함하고, 바람직하게는 공통 전자 주입층은 공통 캐소드층과 직접 접촉하는, 능동형 OLED 디스플레이. - 제1항 내지 제16항 중 어느 한 항에 있어서,
상기 공통 제1 반도체층, 바람직하게는 공통 정공 주입층은 ≥ 1 nm 내지 ≤ 100 nm, 바람직하게는 ≥ 2 nm 내지 ≤ 50 nm, 더 바람직하게는 ≥ 3 nm 내지 ≤ 40 nm, 더 바람직하게는 ≥ 4 nm 내지 ≤ 30 nm, 더 바람직하게는 ≥ 5 nm 내지 ≤ 20 nm, 더 바람직하게는 ≥ 6 nm 내지 ≤ 15 nm, 더 바람직하게는 ≥ 8 nm 내지 ≤ 10 nm의 층 두께를 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제17항 중 어느 한 항에 있어서,
상기 공통 제2 반도체층, 바람직하게는 공통 정공 수송층은 ≥ 5 nm 내지 ≤ 250 nm, 바람직하게는 ≥ 10 nm 내지 ≤ 240 nm, 더 바람직하게는 ≥ 15 nm 내지 ≤ 230 nm, 더 바람직하게는 ≥ 20 nm 내지 ≤ 220 nm, 더 바람직하게는 ≥ 25 nm 내지 ≤ 210 nm, 더 바람직하게는 ≥ 30 nm 내지 ≤ 200 nm, 더 바람직하게는 ≥ 35 nm 내지 ≤ 190 nm, 더 바람직하게는 ≥ 40 nm 내지 ≤ 180 nm, 바람직하게는 ≥ 50 nm 내지 ≤ 150 nm의 층 두께를 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제20항 중 어느 한 항에 있어서,
상기 공통 제2 반도체층, 바람직하게는 공통 정공 수송층은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안(Gaussian) 6-31G* 베이시스(basis)와 함께 하이브리드 함수 B3LYP를 사용하여 계산된 이의 최고준위 점유 분자 오비탈(highest occupied molecular orbital)의 에너지를 갖는 화합물을 포함하며, 이는 제로(0)인 진공 에너지 수준을 참조하여 절대 척도(absolute scale)로 표현되고, < -4.27 eV 내지 ≥ -6.0 eV, < -4.3 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.5 eV 내지 ≥-5.4 eV, 더 바람직하게는 <-4.6 eV 내지 ≥-5.3 eV 범위인, 능동형 OLED 디스플레이. - 제1항 내지 제21항 중 어느 한 항에 있어서,
전자 차단층은 프로그램 패키지 TURBOMOLE V6.5에서 실시된 바와 같이 설정된 가우시안 6-31G* 베이시스와 함께 하이브리드 함수 B3LYP를 사용하여 계산된 이의 최고준위 점유 분자 오비탈의 에너지를 갖는 화합물을 포함할 수 있으며, 이는 제로(0)인 진공 에너지 수준을 참조하여 절대 척도로 표현되고, < -4.7 eV 내지 ≥ -6.0 eV, < -4.8 eV 내지 ≥-5.5 eV, 바람직하게는 <-4.9 eV 내지 ≥-5.4 eV, 더 바람직하게는 <-5.0 eV 내지 ≥-5.3 eV 범위인, 능동형 OLED 디스플레이. - 제1항 내지 제22항 중 어느 한 항에 있어서,
전자 차단층은 ≥ 1 nm 내지 ≤ 20 nm, 바람직하게는 ≥ 2 nm 내지 ≤ 18 nm, 더 바람직하게는 ≥ 3 nm 내지 ≤ 16 nm, 더 바람직하게는 ≥ 4 nm 내지 ≤ 14 nm, 더 바람직하게는 ≥ 5 nm 내지 ≤ 12 nm, 더 바람직하게는 ≥ 6 nm 내지 ≤ 11 nm, 더 바람직하게는 ≥ 7 nm 내지 ≤ 10 nm의 층 두께를 갖는, 능동형 OLED 디스플레이. - 제1항 내지 제22항 중 어느 한 항에 있어서,
상기 적어도 하나의 애노드층은 제1 애노드 하위층 및 제2 애노드 하위층을 포함하며, 제1 애노드 하위층은 ≥ 4 내지 ≤ 6 eV 범위의 일함수를 갖는 제1 금속을 포함하고, 제2 애노드 하위층은 투명한 전도성 옥사이드를 포함하며; 제2 애노드 하위층은 공통 정공 주입층에 더 근접하게 배열되는, 능동형 OLED 디스플레이. - 제1항 내지 제22항 중 어느 한 항에 있어서,
상기 능동형 OLED 디스플레이는 복수의 유기 발광 다이오드 픽셀의 픽셀을 별개로 구동하도록 배치된 구동 회로를 포함하는, 능동형 OLED 디스플레이. - 제1항 내지 제22항 중 어느 한 항에 있어서,
적어도 하나의 공통층의 제조 방법은 각각의 공통층이 하나의 가공 단계에서 하나의 큰 마스크 개구부를 통해 완전한 디스플레이 영역 상으로 증착되는 단계를 포함하는, 능동형 OLED 디스플레이.
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