KR20220165620A - Flip flop circuit - Google Patents

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KR20220165620A
KR20220165620A KR1020210110439A KR20210110439A KR20220165620A KR 20220165620 A KR20220165620 A KR 20220165620A KR 1020210110439 A KR1020210110439 A KR 1020210110439A KR 20210110439 A KR20210110439 A KR 20210110439A KR 20220165620 A KR20220165620 A KR 20220165620A
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pulse signal
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KR1020210110439A
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이영오
김민수
이정진
최원현
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삼성전자주식회사
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  • Nonlinear Science (AREA)
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Abstract

A pulse-based flip-flop circuit is disclosed. The flip-flop circuit comprises: a pulse generator circuit for generating an inverted pulse signal and a pulse signal; a scan hold buffer for holding and outputting a scan input signal for a preset delay time; and a latch circuit for outputting the scan input signal or a data signal output to the scan hold buffer depending on a scan enable signal, the pulse signal, and the inverted pulse signal. The pulse generator circuit comprises: a direct path for directly outputting a clock signal as the inverted pulse signal; a delay path for delaying and outputting the clock signal by a predetermined number of stages; a NAND circuit for performing a NAND operation on the signal of the direct path and the signal of the delay path and outputting the inverted pulse signal; a first inverter circuit for inverting the inverted pulse signal and outputting the inverted pulse signal as the pulse signal; and a feedback path for feeding back the pulse signal to a first stage among the odd-numbered stages. The present invention is to provide a pulse-based flip-flop circuit that can be implemented with low power while operating at high speed.

Description

플립플롭 회로{FLIP FLOP CIRCUIT}Flip-flop circuit {FLIP FLOP CIRCUIT}

본 발명은 플립플롭 회로에 대한 것으로, 특히 펄스 기반 플립플롭 회로에 관한 것이다.The present invention relates to flip-flop circuits, and more particularly to pulse-based flip-flop circuits.

모바일 장치에서 쓰이는 어플리케이션 프로세서는 전력을 적게 소비하면서도 빠르게 동작할 것이 요구된다. 어플리케이션 프로세서의 동작 속도, 예를 들어 동작 주파수를 올리기 위해서는 타이밍에 민감한 데이터 패스에 고속 플립플롭이 사용되어야 한다. 플립플롭의 동작 속도는 DQ 딜레이(Data-to-Output Q delay)를 사용하며, DQ 딜레이는 셋업 타입과 CQ 딜레이(Clock-to-Output Q delay)의 합으로 구할 수 있다.Application processors used in mobile devices are required to operate quickly while consuming less power. To increase the operating speed of the application processor, for example, the operating frequency, high-speed flip-flops must be used in the timing-sensitive data path. The operating speed of the flip-flop uses DQ delay (Data-to-Output Q delay), and the DQ delay can be obtained as the sum of the setup type and CQ delay (Clock-to-Output Q delay).

디지털 설계에서는 마스터 슬레이브 구조의 플립플롭을 일반적으로 사용한다. 마스터 슬레이브 구조의 플립플롭은 저전력 구현이 쉽고 안정성이 뛰어난 장점이 있지만 입력 데이터가 액티브 클락 엣지보다 미리 준비되어야 하는 셋업 타임이 긴 단점이 있다. 즉, 마스터 슬레이브 구조의 플립플롭은 셋업 타임으로 인해 DQ 딜레이가 길어질 수 있다.In digital designs, flip-flops in a master-slave structure are commonly used. The master-slave flip-flop has the advantages of easy low-power implementation and excellent stability, but has the disadvantage of requiring a long setup time since input data must be prepared ahead of the active clock edge. That is, the DQ delay of the flip-flop of the master-slave structure may be long due to the setup time.

상술한 문제들을 해결하기 위해, 본 발명이 해결하고자 하는 기술적 과제는 고속으로 동작되면서도 저전력으로 구현가능한 펄스 기반의 플립플롭 회로를 제공하는 것이다.In order to solve the above problems, a technical problem to be solved by the present invention is to provide a pulse-based flip-flop circuit that can be implemented with low power while operating at high speed.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플립풀롭 회로는 반전펄스신호 및 펄스신호를 생성하는 펄스 제너레이터 회로, 스캔입력신호를 기설정된 지연시간만큼 홀드하고 출력하는 스캔홀드 버퍼 및 스캔인에이블 신호, 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 스캔홀드 버퍼로부터 출력된 상기 스캔입력신호 또는 데이터 신호를 출력하는 래치회로를 포함하고, 상기 펄스 제너레이터 회로는 클락 신호를 상기 반전펄스신호로 직접 출력하는 다이렉트 패스, 상기 클락 신호를 기설정된 개수의 스테이지만큼 지연시켜 출력하는 딜레이 패스, 상기 다이렉트 패스의 신호와 상기 딜레이 패스의 신호를 NAND 연산하여 상기 반전펄스신호로 출력하는 NAND 회로 및 상기 반전펄스신호를 반전하여 상기 펄스신호로 출력하는 제1 인버터 회로 및 상기 홀수 개 스테이지 중 첫번째 스테이지에 상기 펄스신호를 피드백하는 피드백 패스를 포함한다.A flip-flop circuit according to an embodiment of the present invention for achieving the above technical problem is a pulse generator circuit for generating an inverted pulse signal and a pulse signal, a scan hold buffer for holding and outputting a scan input signal for a predetermined delay time, and scan and a latch circuit outputting the scan input signal or the data signal output from the scan hold buffer according to an enable signal, the pulse signal, and the inverted pulse signal, wherein the pulse generator circuit converts a clock signal into the inverted pulse signal. A direct path that directly outputs, a delay path that delays and outputs the clock signal by a predetermined number of stages, a NAND circuit that performs a NAND operation on the signal of the direct path and the signal of the delay path and outputs the inverted pulse signal, and the inverting and a first inverter circuit for inverting a pulse signal and outputting the pulse signal as the pulse signal, and a feedback path for feeding back the pulse signal to a first stage among the odd-numbered stages.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플립풀롭 회로는 플립플롭 회로는 반전펄스신호 및 펄스신호를 생성하는 펄스 제너레이터 회로, 스캔입력신호를 기설정된 지연시간만큼 홀드하고 출력하는 스캔홀드 버퍼 및 스캔인에이블 신호, 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 스캔홀드 버퍼로부터 출력된 상기 스캔입력신호 또는 데이터 신호를 출력하는 래치회로를 포함하고, 상기 펄스 제너레이터 회로는 제1 입력단자를 통해 직접 수신된 클락 신호와 제2 입력단자를 통해 상기 클락 신호를 기설정된 홀수개의 스테이지만큼 지연시킨 지연 클락신호를 NAND 연산하여 상기 반전펄스신호로 출력하는 제1 NAND 회로, 상기 반전펄스신호를 반전하여 상기 펄스신호로 출력하는 제1 인버터 회로 및 상기 생성된 펄스신호를 상기 스테이지 중 첫번째 스테이지로 피드백하는 피드백 패스를 포함한다.A flip-flop circuit according to an embodiment of the present invention for achieving the above technical problem is a flip-flop circuit, a pulse generator circuit for generating an inverted pulse signal and a pulse signal, and a scan for holding and outputting a scan input signal for a preset delay time. A hold buffer and a latch circuit outputting the scan input signal or data signal output from the scan hold buffer according to a scan enable signal, the pulse signal, and the inverted pulse signal, wherein the pulse generator circuit includes a first input terminal A first NAND circuit for NAND-operating a clock signal received directly through a second input terminal and a delayed clock signal obtained by delaying the clock signal by a predetermined odd number of stages and outputting the inverted pulse signal as the inverted pulse signal; and a first inverter circuit for inverting and outputting the pulse signal, and a feedback path for feeding back the generated pulse signal to a first stage of the stages.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플립풀롭 회로는 반전펄스신호 및 펄스신호를 생성하는 펄스 제너레이터 회로, 스캔입력신호를 기설정된 지연시간만큼 홀드하고 출력하는 스캔홀드 버퍼 및 스캔인에이블 신호, 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 스캔홀드 버퍼로부터 출력된 상기 스캔입력신호 또는 데이터 신호를 출력하는 래치회로를 포함하고, 상기 펄스 제너레이터 회로는 제1 입력단자를 통해 직접 수신된 클락 신호와 제2 입력단자를 통해 상기 클락 신호를 기설정된 홀수개의 스테이지만큼 지연시킨 지연 클락신호를 NOR 연산하여 상기 반전펄스신호로 출력하는 NOR 회로, 상기 반전펄스신호를 반전하여 상기 펄스신호로 출력하는 제1 인버터 회로 및 상기 생성된 펄스신호를 상기 스테이지 중 첫번째 스테이지로 피드백하는 피드백 패스를 포함한다.A flip-flop circuit according to an embodiment of the present invention for achieving the above technical problem is a pulse generator circuit for generating an inverted pulse signal and a pulse signal, a scan hold buffer for holding and outputting a scan input signal for a predetermined delay time, and scan and a latch circuit outputting the scan input signal or data signal output from the scan hold buffer according to an enable signal, the pulse signal, and the inverted pulse signal, wherein the pulse generator circuit directly receives the data signal through a first input terminal. A NOR circuit for performing a NOR operation on a delayed clock signal obtained by delaying the clock signal by a preset odd number of stages through a second input terminal and outputting the inverted pulse signal, and inverting the inverted pulse signal to obtain the pulse signal. A first inverter circuit for outputting and a feedback path for feeding back the generated pulse signal to a first stage among the stages.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예에 따른 펄스 기반 플립플롭에서 클락신호와 펄스신호의 동작에 따른 신호 타이밍도를 나타낸 것이다.
도 2는 몇몇 실시예에 따른 펄스 기반 플립플롭을 나타낸 회로도이다.
도 3은 몇몇 실시예에 따른 펄스 제너레이터의 일 실시예를 나타낸 개념도이다.
도 4는 몇몇 실시예에 따른 펄스 기반 플립플롭의 일 실시예를 나타낸 회로도이다.
도 5는 몇몇 실시예에 따른 펄스 기반 플립플롭의 일 실시예를 나타낸 회로도이다.
도 6은 몇몇 실시예에 따른 펄스 제너레이터의 일 실시예를 나타낸 회로도이다.
도 7은 몇몇 실시예에 따른 펄스 제너레이터의 일 실시예를 나타낸 회로도이다.
도 8은 몇몇 실시예에 따른 펄스 제너레이터를 나타낸 개념도이다.
도 9는 몇몇 실시예에 따른 멀티비트 플립플롭을 나타낸 회로도이다.
도 10은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.
도 11은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.
도 12는 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.
도 13은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.
도 14는 몇몇 실시예에 따른 펄스 기반 플립플롭의 딜레이 패스에서 구현되는 멀티스택 인버터를 나타낸 회로이다.
도 15는 도 14의 멀티스택 인버터의 평면도이다.
도 16은 도 14의 멀티스택 인버터의 또다른 실시예이다.
도 17은 도 16의 멀티스택 인버터의 평면도이다.1 is a signal timing diagram according to the operation of a clock signal and a pulse signal in a pulse-based flip-flop according to some embodiments.
2 is a circuit diagram illustrating a pulse-based flip-flop in accordance with some embodiments.
3 is a conceptual diagram illustrating an embodiment of a pulse generator according to some embodiments.
4 is a circuit diagram illustrating one embodiment of a pulse-based flip-flop in accordance with some embodiments.
5 is a circuit diagram illustrating one embodiment of a pulse-based flip-flop in accordance with some embodiments.
6 is a circuit diagram illustrating one embodiment of a pulse generator in accordance with some embodiments.
7 is a circuit diagram illustrating one embodiment of a pulse generator in accordance with some embodiments.
8 is a conceptual diagram illustrating a pulse generator according to some embodiments.
9 is a circuit diagram illustrating a multi-bit flip-flop in accordance with some embodiments.
10 is a plan conceptual diagram illustrating a standard cell arrangement of a multi-bit flip-flop according to some embodiments.
11 is a plan conceptual diagram illustrating a standard cell arrangement of a multi-bit flip-flop according to some embodiments.
12 is a plan conceptual diagram illustrating a standard cell arrangement of a multi-bit flip-flop according to some embodiments.
13 is a plan conceptual diagram illustrating a standard cell arrangement of a multi-bit flip-flop according to some embodiments.
14 is a circuit illustrating a multi-stack inverter implemented in a delay path of a pulse-based flip-flop according to some embodiments.
FIG. 15 is a plan view of the multi-stack inverter of FIG. 14 .
FIG. 16 is another embodiment of the multi-stack inverter of FIG. 14 .
FIG. 17 is a plan view of the multi-stack inverter of FIG. 16 .

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used in a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless explicitly specifically defined.

도 1은 몇몇 실시예에 따른 펄스 기반 플립플롭에서 클락신호와 펄스신호의 동작에 따른 신호 타이밍도를 나타낸 것이다.1 is a signal timing diagram according to the operation of a clock signal and a pulse signal in a pulse-based flip-flop according to some embodiments.

도 1을 참조하면, 플립플롭 회로에서 클락신호(CK)의 라이징 엣지를 기준으로 래치회로에 데이터 신호(D)가 캡쳐되는 시점까지를 셋업 타임(Setup Time)이라고 하자. 펄스 기반 플립플롭 회로는 펄스신호(P)가 클락신호(CK)의 액티브 클락 엣지(도시된 예에서는 라이징 엣지이나, 다른 예로 폴링 엣지도 가능하다) 보다 뒤에 생성된다. 펄스신호(P)에 의해 레벨 센시티브한 래치회로가 데이터 신호(D)를 캡쳐하여 래치동작을 수행하면, 데이터 신호(D)가 클락 신호의 엣지보다 늦게 준비되더라도 동작가능하다. 즉, 펄스 기반 플립플롭 회로에서의 DQ 딜레이는 일정하게 유지된다. Referring to FIG. 1 , let the setup time be the time until the data signal D is captured by the latch circuit based on the rising edge of the clock signal CK in the flip-flop circuit. In the pulse-based flip-flop circuit, the pulse signal P is generated after an active clock edge (a rising edge in the illustrated example, but a falling edge is also possible in another example) of the clock signal CK. When the level-sensitive latch circuit captures the data signal (D) by the pulse signal (P) and performs a latch operation, it is operable even if the data signal (D) is prepared later than the edge of the clock signal. That is, the DQ delay in the pulse-based flip-flop circuit remains constant.

펄스 기반 플립플롭에서는 클락신호(CK)가 왜곡(Skew)되더라도, 래치회로가 펄스신호(P)에 의해 동작하므로, DQ 딜레이는 일정하게 유지될 수 있고, 클락 스큐 마진(clock skew margin)을 기설정된 값 이상으로 설정하는 환경에서는, 셋업타임에 클락신호 왜곡 정도를 셋업타임에 미리 반영할 수 있게 된다. 이처럼 셋업타임에 클락신호 왜곡 정도를 미리 반영함으로써, 펄스 기반 플립플롭은 네거티브 셋업 특성을 갖게 되어, 보다 고속으로 동작할 수 있고 이에 따라 어플리케이션 프로세서의 성능을 향상시킬 수 있다.In the pulse-based flip-flop, even if the clock signal (CK) is skewed, since the latch circuit is operated by the pulse signal (P), the DQ delay can be maintained constant, and the clock skew margin In an environment where the set value is higher than the set value, the degree of distortion of the clock signal can be reflected in the setup time in advance. As such, by reflecting the degree of distortion of the clock signal in advance at the setup time, the pulse-based flip-flop has a negative setup characteristic and can operate at a higher speed, thereby improving the performance of the application processor.

도 2는 몇몇 실시예에 따른 펄스 기반 플립플롭 회로를 나타낸 회로도이고. 도 3은 몇몇 실시예에 따른 펄스 제너레이터의 일 실시예를 나타낸 개념도이다.2 is a circuit diagram illustrating a pulse-based flip-flop circuit in accordance with some embodiments. 3 is a conceptual diagram illustrating an embodiment of a pulse generator according to some embodiments.

도 2를 참조하면, 펄스 기반 플립플롭 회로(1)는 펄스 제너레이터 회로(100), 스캔홀드 버퍼 회로(200) 및 래치회로(300)를 포함한다. Referring to FIG. 2 , the pulse-based flip-flop circuit 1 includes a pulse generator circuit 100, a scan-hold buffer circuit 200, and a latch circuit 300.

도 3을 참조하면, 펄스 제너레이터 회로(100)는 반전펄스신호(PN)을 출력하는 NAND회로(120), 반전펄스신호(PN)에 기초하여 펄스신호(P)를 출력하는 인버터 회로(130), NAND회로(120)의 제1 입력단자와 연결된 다이렉트 패스(A), 제2 입력단자와 연결된 딜레이 패스(B) 및 인버터(130)의 출력신호가 딜레이 패스의 앞단으로 피드백되는 피드백 패스(C)를 포함한다.Referring to FIG. 3, the pulse generator circuit 100 includes a NAND circuit 120 outputting an inverted pulse signal PN and an inverter circuit 130 outputting a pulse signal P based on the inverted pulse signal PN. , a direct path (A) connected to the first input terminal of the NAND circuit 120, a delay path (B) connected to the second input terminal, and a feedback path (C) in which the output signal of the inverter 130 is fed back to the front end of the delay path. ).

딜레이 패스(B)는 복수의 스테이지(L1 내지 Ln)를 포함할 수 있고, 3 이상의 홀수개 스테이지일 수 있다. 예를 들면, 복수의 스테이지는 5개의 스테이지로 구현될 수 있다. 각 스테이지(L1 내지 Ln)는 몇몇 실시예에 따라 입력되는 신호를 반전하여 출력하는 지연 인버터 회로로 구현될 수 있다. The delay path B may include a plurality of stages L 1 to L n , and may have an odd number of stages of 3 or more. For example, the plurality of stages may be implemented with 5 stages. Each stage L 1 to L n may be implemented as a delay inverter circuit that inverts and outputs an input signal according to some embodiments.

피드백 패스(C)는 펄스 제너레이터 회로의 출력, 즉 인버터(130)의 출력단자와 복수의 스테이지 중 첫번째 스테이지(L1) 사이를 연결할 수 있다.The feedback path C may connect between the output of the pulse generator circuit, that is, the output terminal of the inverter 130, and the first stage L1 among the plurality of stages.

몇몇 실시예에 따라 딜레이 패스(B)는 도 2와 같이 구현될 수 있다. 일 실시예에서 딜레이 패스의 첫번째 스테이지(L1)는 P타입 트랜지스터 MP1과 N타입 트랜지스터 MN1, MN2, MN3를 포함할 수 있다. 구체적으로 설명하면, 트랜지스터 MP1과 트랜지스터 MN1은 직렬로 연결된 인버터 회로로서 클락 신호(CK)를 게이트로 입력받아 출력노드 N1으로 반전하여 출력할 수 있다. 이때 트랜지스터 MP1는 전원공급단자(VDD)와 N1 노드 사이에 연결되고, 트랜지스터 MN1은 N1 노드에 드레인 단자가 연결된다. 트랜지스터 MN2는 N1 노드와 그라운드 단자 사이에 연결되고, 게이트에 피드백 패스(C)가 연결된다. 트랜지스터 MN3는 트랜지스터 MN1의 소스 단자와 그라운드 단자 사이에 연결되고 게이트에 마지막 스테이지(Ln)의 입력노드가 연결된다. According to some embodiments, the delay path B may be implemented as shown in FIG. 2 . In one embodiment, the first stage (L 1 ) of the delay path may include a P-type transistor MP1 and N-type transistors MN1, MN2, and MN3. Specifically, the transistor MP1 and the transistor MN1 are inverter circuits connected in series, and may receive a clock signal CK as a gate, invert it to the output node N1, and output it. At this time, the transistor MP1 is connected between the power supply terminal (VDD) and the N1 node, and the drain terminal of the transistor MN1 is connected to the N1 node. Transistor MN2 is connected between the N1 node and the ground terminal, and the feedback path (C) is connected to the gate. Transistor MN3 is connected between the source terminal and ground terminal of transistor MN1, and the input node of the last stage (L n ) is connected to the gate.

펄스 제너레이터(100)는 딜레이 패스(B)에서 복수의 스테이지를 이용하여 펄스신호(P)의 폭을 조절할 수 있고, 이전 동작구간에서 생성된 펄스신호(P)를 딜레이 패스(B)의 입력신호로 하여, 펄스신호의 형태를 보다 매끄럽게 할 수 있다. The pulse generator 100 can adjust the width of the pulse signal (P) by using a plurality of stages in the delay path (B), and converts the pulse signal (P) generated in the previous operation section into the input signal of the delay path (B). As a result, the shape of the pulse signal can be made smoother.

스캔홀드 버퍼 회로(200)는 복수의 인버터 회로를 포함하여 스캔입력신호(SI)를 지연시켜 출력할 수 있다. 펄스 기반 플립플롭 회로는 네거티브 셋업 타임 특성을 가지나, 안정적인 홀드 타임 특성을 위해서 스캔입력신호(SI)를 기설정된 지연시간만큼 지연시킬 수 있다.The scan hold buffer circuit 200 may include a plurality of inverter circuits to delay and output the scan input signal SI. The pulse-based flip-flop circuit has a negative setup time characteristic, but the scan input signal SI can be delayed by a predetermined delay time for a stable hold time characteristic.

래치회로(300)는 입력부 및 래치부를 포함한다. 입력부는 스캔인에이블신호(SE)에 따라 지연된 스캔입력신호(SI) 또는 데이터 신호(D)를 N31노드로 출력한다. 래치부는 N31 노드의 신호를 펄스신호(P) 및 반전펄스신호(PN)에 따라 래치하여 래치회로의 출력단자인 QN신호로 출력하거나, N32노드에 홀드할 수 있다. The latch circuit 300 includes an input unit and a latch unit. The input unit outputs the delayed scan input signal SI or data signal D to the N31 node according to the scan enable signal SE. The latch unit may latch the signal of the N31 node according to the pulse signal P and the inverted pulse signal PN to output it as a QN signal, which is an output terminal of the latch circuit, or may hold the signal at the N32 node.

입력부는 인버터 회로(311) 및 2개의 트라이-스테이트 인버터 회로(312, 313)를 포함할 수 있다. 인버터 회로(311)는 스캔인에이블신호(SE)를 반전한다. 트라이-스테이트 인버터 회로(313)는 지연된 스캔입력신호(SI)를 스캔인에이블신호(SE) 및 반전스캔인에이블신호(nSE)에 따라 반전하여 출력한다. 트라이-스테이트 인버터 회로(312)는 데이터 신호(D)를 스캔인에이블신호(SE) 및 반전스캔인에이블신호(nSE)에 따라 반전하여 출력한다.The input unit may include an inverter circuit 311 and two tri-state inverter circuits 312 and 313 . The inverter circuit 311 inverts the scan enable signal SE. The tri-state inverter circuit 313 inverts the delayed scan input signal SI according to the scan enable signal SE and the inverted scan enable signal nSE and outputs the inverted scan input signal SI. The tri-state inverter circuit 312 inverts the data signal D according to the scan enable signal SE and the inverted scan enable signal nSE and outputs the inverted data signal D.

래치부는 2개의 트라이-스테이트 인버터 회로(321, 322) 및 인버터 회로(323), 출력 드라이버(330)를 포함한다. 트라이-스테이트 인버터 회로(321)는 N31노드의 신호를 펄스신호(P) 및 반전펄스신호(PN)에 따라 반전하여 N32노드로 출력한다. 출력드라이버(330)는 N32노드의 신호를 드라이빙하여 래치회로(300)의 출력단자로 QN신호로 출력한다. 인버터 회로(323)는 N32노드의 신호를 반전하여 출력한다. 트라이-스테이트 인버터 회로(322)는 인버터 회로(323)의 출력신호를 펄스신호(P) 및 반전펄스신호(PN)에 따라 반전하여 N32노드로 출력한다. 즉, 트라이-스테이트 회로(322)는 인버터 회로(323)와 출력노드와 트라이-스테이트 회로(322) 사이에 이전 동작구간의 출력신호를 홀드하였다가 다음 펄스신호(P) 및 반전펄스신호(PN)에 따라 출력할 수 있다. The latch unit includes two tri-state inverter circuits 321 and 322, an inverter circuit 323, and an output driver 330. The tri-state inverter circuit 321 inverts the signal of the N31 node according to the pulse signal P and the inverted pulse signal PN and outputs it to the N32 node. The output driver 330 drives the signal of the N32 node and outputs it as a QN signal to the output terminal of the latch circuit 300. The inverter circuit 323 inverts the signal of the N32 node and outputs it. The tri-state inverter circuit 322 inverts the output signal of the inverter circuit 323 according to the pulse signal P and the inverted pulse signal PN and outputs it to the N32 node. That is, the tri-state circuit 322 holds the output signal of the previous operation section between the inverter circuit 323, the output node, and the tri-state circuit 322, and then generates the next pulse signal P and the inverted pulse signal PN. can be output according to

도 4는 몇몇 실시예에 따른 펄스 기반 플립플롭 회로의 일 실시예를 나타낸 회로도이다. 설명의 편의를 위해 도 3과 중복되는 부분에 대한 설명은 생략한다.4 is a circuit diagram illustrating one embodiment of a pulse-based flip-flop circuit in accordance with some embodiments. For convenience of description, descriptions of portions overlapping those of FIG. 3 are omitted.

도 4를 참조하면, 펄스 제너레이터(100)의 딜레이 패스는 리셋신호(R)에 따라 리셋될 수 있다. 구체적으로 딜레이 패스에 포함된 복수의 스테이지 중 첫번째 스테이지는 리셋 신호를 위한 리셋트랜지스터 MPR1, MNR1을 더 포함할 수 있다.Referring to FIG. 4 , the delay path of the pulse generator 100 may be reset according to the reset signal R. Specifically, a first stage among a plurality of stages included in the delay path may further include reset transistors MPR1 and MNR1 for reset signals.

리셋트랜지스터 MPR1은 트랜지스터 MP1의 소스단자와 전원공급단자(VDD) 사이에 연결되고 리셋신호(R)에 의해 게이팅될 수 있다. 리셋트랜지스터 MNR1은 N1 노드와 그라운드 단자 사이에 연결되고 리셋신호(R)에 의해 게이팅될 수 있다.The reset transistor MPR1 is connected between the source terminal of the transistor MP1 and the power supply terminal VDD and may be gated by the reset signal R. The reset transistor MNR1 is connected between the N1 node and the ground terminal and may be gated by the reset signal (R).

반전리셋신호(RN)는 인버터회로(400)에 의해 리셋신호(R)를 반전시켜 생성될 수 있다. The inverted reset signal RN may be generated by inverting the reset signal R by the inverter circuit 400 .

리셋신호(R)가 활성화되면(R=1) 반전리셋신호(RN)는 0이 되고, 딜레이 패스(B)의 첫번째 스테이지(L1)는 클락신호(CK)를 다음 스테이지로 넘기지 않아 리셋된다. 몇몇 실시예에 따라 도 3에 도시된 바와 같이 각각의 스테이지에 리셋트랜지스터가 포함되면, 복수의 스테이지는 리셋 신호(R)와 반전리셋신호(RN)이 교차적으로 인가된다. 즉, 홀수번째 스테이지는 리셋신호(R)으로 리셋되고 짝수번째 스테이지는 반전리셋신호(RN)로 리셋될 수 있다. 이때 딜레이 패스(B)의 마지막 스테이지는 홀수번째 스테이지이므로 리셋신호(R)로 리셋될 수 있다.When the reset signal (R) is activated (R=1), the inverted reset signal (RN) becomes 0, and the first stage (L 1 ) of the delay path (B) does not pass the clock signal (CK) to the next stage and is reset. . According to some embodiments, when each stage includes a reset transistor as shown in FIG. 3 , a reset signal R and an inverted reset signal RN are alternately applied to the plurality of stages. That is, odd-numbered stages can be reset with the reset signal R, and even-numbered stages can be reset with the inverted reset signal RN. At this time, since the last stage of the delay path (B) is an odd-numbered stage, it can be reset by the reset signal (R).

래치회로(301)는 N32 노드의 신호를 홀드하는 패스에서 인버터 회로(323) 대신 반전리셋신호(RN)와 N32 노드의 신호를 NAND 연산하는 NAND 회로(324)를 포함할 수 있다. 즉, 리셋신호(R)가 활성화되면, 펄스 제너레이터 회로(100)의 딜레이 패스(B)가 리셋되면서, 래치회로(301)에 홀드되어 있던 이전 동작구간의 출력신호도 반전리셋신호에 기초하여 리셋될 수 있다.The latch circuit 301 may include a NAND circuit 324 performing a NAND operation on the inverted reset signal RN and the signal of the N32 node instead of the inverter circuit 323 in the path holding the signal of the N32 node. That is, when the reset signal R is activated, the delay path B of the pulse generator circuit 100 is reset, and the output signal of the previous operating section held in the latch circuit 301 is also reset based on the inverted reset signal. can

도 5는 몇몇 실시예에 따른 펄스 기반 플립플롭 회로의 일 실시예를 나타낸 회로도이다. 5 is a circuit diagram illustrating one embodiment of a pulse-based flip-flop circuit in accordance with some embodiments.

도 5의 래치회로(302)는 도 4의 래치부가 반전리셋신호(RN)로 리셋되는 것과 달리 리셋 신호(R)로 리셋될 수 있다. 설명의 편의를 위해 도 4와 중복되는 설명은 생략한다.The latch circuit 302 of FIG. 5 may be reset with a reset signal R, unlike the latch unit of FIG. 4 being reset with an inverted reset signal RN. For convenience of description, descriptions overlapping those of FIG. 4 are omitted.

래치회로(302)의 래치부는 입력 트라이-스테이트 인버터 회로(MP31, MP32, MN31, MN32)에 연결되는 P타입 리셋트랜지스터 MPR31, 입력-트라이 스테이트 인버터 회로의 출력(N32)에 연결되는 N타입 리셋트랜지스터 MNR32, 인버터 회로(323) 및 피드백 트라이-스테이트 인버터 회로(MP33, MP34, MN33, MN34) 및 피드백 트라이-스테이트 인버터 회로에 연결되는 P타입 리셋 트랜지스터(MPR32)를 포함할 수 있다. The latch unit of the latch circuit 302 is a P-type reset transistor MPR31 connected to the input tri-state inverter circuit (MP31, MP32, MN31, MN32), and an N-type reset transistor connected to the output (N32) of the input-tri-state inverter circuit. MNR32, an inverter circuit 323 and a feedback tri-state inverter circuit (MP33, MP34, MN33, MN34) and a P-type reset transistor (MPR32) connected to the feedback tri-state inverter circuit.

예를 들어 전원공급단자와 그라운드 단자 사이에 스택으로 연결되는 3개의 P타입 트랜지스터 MPR31, MP31, MP32와 2개의 N타입 트랜지스터 MN31, MN32를 포함할 수 있다. 리셋 트랜지스터 MPR31은 전원 단자와 트랜지스터 MP31의 소스 단자 사이에 연결되고 리셋신호 (R)로 게이팅된다. 리셋 트랜지스터 MNR32은 N32노드와 그라운드 단자 사이에 연결되고 리셋신호(R)로 게이팅된다. For example, three P-type transistors MPR31, MP31, and MP32 and two N-type transistors MN31 and MN32 connected in a stack between the power supply terminal and the ground terminal may be included. The reset transistor MPR31 is connected between the power supply terminal and the source terminal of the transistor MP31 and is gated with a reset signal (R). The reset transistor MNR32 is connected between the N32 node and the ground terminal and is gated with a reset signal (R).

피드백 트라이-스테이트 인버터 회로는 P타입 트랜지스터 MPR32, MP33, MP34와 2개의 N타입 트랜지스터 MN33, MN34가 스택으로 연결된다. 이때 리셋트랜지스터 MPR32는 트랜지스터 MPR32의 소스 단자와 전원공급단자 사이에 연결되어 리셋신호로 게이팅된다.In the feedback tri-state inverter circuit, P-type transistors MPR32, MP33, and MP34 and two N-type transistors MN33, MN34 are connected in a stack. At this time, the reset transistor MPR32 is connected between the source terminal of the transistor MPR32 and the power supply terminal and is gated with a reset signal.

이때 반전펄스신호 PN은 트랜지스터 MP32와 트랜지스터 MN33의 게이트에 인가되고, 펄스신호 P는 트랜지스터 MN31과 트랜지스터 MP34의 게이트가 인가되며, 트랜지스터 MP31, MN32의 게이트는 N31 노드에 연결된다. 트랜지스터 MP32와 MN31의 공통노드는 출력노드 N32 노드에 연결된다. 트랜지스터 MP34, MN33의 공통노드도 출력노드 N32 노드에 연결된다. 인버터 회로(323)의 출력노드는 트랜지스터 MP33과 MN34의 게이트에 연결된다.At this time, the inverted pulse signal PN is applied to the gates of the transistors MP32 and MN33, the pulse signal P is applied to the gates of the transistors MN31 and the transistor MP34, and the gates of the transistors MP31 and MN32 are connected to the node N31. The common node of transistors MP32 and MN31 is connected to the output node N32 node. The common node of the transistors MP34 and MN33 is also connected to the output node N32 node. The output node of the inverter circuit 323 is connected to the gates of the transistors MP33 and MN34.

도 6은 몇몇 실시예에 따른 펄스 기반 플립플롭의 일 실시예를 나타낸 회로도이다.6 is a circuit diagram illustrating one embodiment of a pulse-based flip-flop in accordance with some embodiments.

도 6을 참고하면, 펄스 제너레이터 회로(101)는 NOR회로(140)를 더 포함할 수 있다. 도 2와 중복되는 설명은 생략한다.Referring to FIG. 6 , the pulse generator circuit 101 may further include a NOR circuit 140 . Description overlapping with FIG. 2 will be omitted.

NOR회로(140)는 딜레이 패스(B)의 복수의 스테이지 중 마지막 스테이지(Ln)에서 인버터 회로 대신 사용될 수 있다. NOR회로(140)는 이전 스테이지의 출력 신호인 N(n-1) 노드의 신호와 리셋신호(R)을 NOR연산하여 NAND회로(120)의 제2 입력단자로 출력할 수 있다.The NOR circuit 140 may be used instead of the inverter circuit in the last stage Ln of the plurality of stages of the delay path B. The NOR circuit 140 may perform a NOR operation on the signal of the N(n-1) node, which is the output signal of the previous stage, and the reset signal R, and output the result to the second input terminal of the NAND circuit 120.

NOR회로(140)는 NAND 회로(120)의 입력단 바로 앞에서 리셋 신호에 기반하여 출력하기 때문에, 리셋신호가 펄스신호나 반전펄스신호에 빠르게 반영된다. 이에 따라 클락신호(CK)가 딜레이 패스(B)를 통해 지연될 때까지 의도치 않은 쇼트-서킷 파워(short-circuit power)가 소비되지 않게 할 수 있다.Since the NOR circuit 140 outputs based on the reset signal immediately before the input terminal of the NAND circuit 120, the reset signal is quickly reflected in the pulse signal or inverted pulse signal. Accordingly, unintended short-circuit power can be prevented from being consumed until the clock signal CK is delayed through the delay path B.

도 7은 몇몇 실시예에 따른 펄스 제너레이터 회로의 일 실시예를 나타낸 회로도이다.7 is a circuit diagram illustrating one embodiment of a pulse generator circuit in accordance with some embodiments.

도 7을 참고하면, 펄스 제너레이터 회로(102)는 피드백 패스(C)에 인가되는 신호로 반전펄스신호(PN)를 이용할 수 있다.Referring to FIG. 7 , the pulse generator circuit 102 may use an inverted pulse signal PN as a signal applied to the feedback path C.

펄스 제너레이터 회로(102)는 딜레이 패스(B)에 클락신호(CK)를 반전하여 N1노드로 출력하는 인버터 회로(MP1, MN1) 및 마지막 스테이지의 입력신호로 게이팅되는 트랜지스터 MN2, N1 노드를 반전하여 출력하는 인버터 회로(MP2, MN3), 인버터 회로(MP2, MN3)의 출력노드와 전원공급노드 사이에 연결되어 피드백 패스가 게이트에 연결되는 트랜지스터 MP3, 인버터 회로(MP2, MN3)의 출력노드에 연결되는 복수의 스테이지를 포함할 수 있다. 구체적으로, L1 스테이지에는 트랜지스터 MP1, MN1 및 MN2가 포함되어, 트랜지스터 MN2는 패스 D와 같이 연결되어 마지막 스테이지의 입력노드 N(n-1)의 신호로 게이팅 될 수 있다. L2 스테이지에는 트랜지스터 MP2, MP3 및 MN3가 포함되어, 트랜지스터 MP3는 NAND 회로(120)의 출력노드 PN의 신호로 게이팅된다. L3 스테이지, L4 스테이지, L5 스테이지는 각각 인버터 회로로 구현될 수 있다. The pulse generator circuit 102 inverts the clock signal (CK) in the delay path (B) and inverts the inverter circuits (MP1, MN1) for outputting the output to the N1 node and the transistor MN2, which is gated with the input signal of the last stage, inverts the N1 node. An output inverter circuit (MP2, MN3), a transistor MP3 connected between the output node of the inverter circuit (MP2, MN3) and the power supply node and having a feedback path connected to the gate, connected to the output node of the inverter circuit (MP2, MN3) A plurality of stages may be included. Specifically, the L1 stage includes transistors MP1, MN1, and MN2, and the transistor MN2 is connected like a path D to be gated with a signal of the input node N(n-1) of the last stage. The L2 stage includes transistors MP2, MP3, and MN3, and transistor MP3 is gated with a signal of the output node PN of the NAND circuit 120. Each of the L3 stage, L4 stage, and L5 stage may be implemented as an inverter circuit.

도 8은 몇몇 실시예에 따른 펄스 제너레이터 회로를 나타낸 개념도이다.8 is a conceptual diagram illustrating a pulse generator circuit according to some embodiments.

도 8을 참조하면, 펄스 제너레이터 회로(103)는 다이렉트 패스(A), 딜레이 패스(B), NOR 회로, 인버터 회로(130) 및 피드백 패스(C)를 포함할 수 있다. 즉, 도 3의 펄스 제너레이터와 달리 NAND 회로 대신 NOR회로를 포함한다.Referring to FIG. 8 , the pulse generator circuit 103 may include a direct path (A), a delay path (B), a NOR circuit, an inverter circuit 130 and a feedback path (C). That is, unlike the pulse generator of FIG. 3, a NOR circuit is included instead of a NAND circuit.

NAND 회로를 이용하는 도 3의 펄스 제너레이터 회로는 클락신호의 액티브 라이징 엣지(rising edge)에 기초하여 동작한다. 그러나 NOR회로를 이용하는 도 8의 펄스 제너레이터 회로의 경우 클락신호(CK)의 폴링 엣지(falling edge)에 기초하여 동작하는 차이가 있다. The pulse generator circuit of FIG. 3 using a NAND circuit operates based on an active rising edge of a clock signal. However, in the case of the pulse generator circuit of FIG. 8 using a NOR circuit, there is a difference in that it operates based on the falling edge of the clock signal CK.

도 9는 몇몇 실시예에 따른 멀티비트 플립플롭을 나타낸 회로도이다.9 is a circuit diagram illustrating a multi-bit flip-flop in accordance with some embodiments.

도 9를 참고하면, 플립플롭회로는 멀티비트의 데이터를 처리하기 위해 멀티비트 플립플롭회로로 구현될 수 있다. 도 3의 설명과 중복되는 펄스 제너레이터 회로, 스캔홀드 버퍼 회로, 래치회로에 대한 설명은 생략한다.Referring to FIG. 9 , the flip-flop circuit may be implemented as a multi-bit flip-flop circuit to process multi-bit data. Descriptions of the pulse generator circuit, the scan-hold buffer circuit, and the latch circuit overlapping with the description of FIG. 3 will be omitted.

멀티비트 플립플롭회로는 하나의 펄스 제너레이터 회로(100), 복수의 스캔홀드 버퍼 회로(201, 205), 복수의 래치회로(300-1, 300-2)를 포함할 수 있다. 설명의 편의를 위해 2개의 스캔홀드 버퍼회로 및 2개의 래치회로만을 도시하였으나 다양한 실시예에 따라 각각 m개의 스캔홀드 버퍼회로 및 래치회로로 구현될 수 있다.(m은 2이상의 자연수)The multi-bit flip-flop circuit may include one pulse generator circuit 100, a plurality of scan-hold buffer circuits 201 and 205, and a plurality of latch circuits 300-1 and 300-2. For convenience of description, only two scan-hold buffer circuits and two latch circuits are shown, but according to various embodiments, m scan-hold buffer circuits and latch circuits may be implemented (m is a natural number of 2 or more).

이때 복수의 스캔홀드 버퍼회로와 래치회로는 스캔체인으로 연결될 수 있다. 일 실시예로, 제1 스캔홀드 버퍼회로(201)의 출력단은 제1 래치회로(300-1)의 입력단으로 연결되고, 제1 래치회로(300-1)의 피드백 인버터 회로(323)의 출력 신호는 제2 스캔홀드 버퍼회로(205)의 입력단으로 연결된다. 이 경우 제1 스캔홀드 버퍼 회로(301)는 짝수 개의 버퍼 회로를 포함하고 제2 스캔홀드 버퍼 회로(205)는 홀수 개의 버퍼 회로를 포함할 수 있다.At this time, the plurality of scan hold buffer circuits and latch circuits may be connected in a scan chain. In one embodiment, the output terminal of the first scan-and-hold buffer circuit 201 is connected to the input terminal of the first latch circuit 300-1, and the output of the feedback inverter circuit 323 of the first latch circuit 300-1. The signal is connected to the input terminal of the second scan-and-hold buffer circuit 205. In this case, the first scan-hold buffer circuit 301 may include an even number of buffer circuits, and the second scan-hold buffer circuit 205 may include an odd number of buffer circuits.

다른 실시예로, 제1 스캔홀드 버퍼회로(201)의 출력단은 제1 래치회로(300-1)의 입력단으로 연결되고, 제1 래치회로(300-1)의 N32 노드의 신호는 제2 스캔홀드 버퍼회로(205)의 입력단으로 연결될 수 있다. 이 경우 제1 스캔홀드 버퍼 회로(301)는 짝수 개의 버퍼 회로를 포함하고 제2 스캔홀드 버퍼 회로(205)는 짝수 개의 버퍼 회로를 포함할 수 있다.In another embodiment, the output terminal of the first scan and hold buffer circuit 201 is connected to the input terminal of the first latch circuit 300-1, and the signal of the N32 node of the first latch circuit 300-1 is the second scan It can be connected to the input terminal of the hold buffer circuit 205. In this case, the first scan-hold buffer circuit 301 may include an even number of buffer circuits and the second scan-hold buffer circuit 205 may include an even number of buffer circuits.

이어서 제2 스캔홀드 버퍼회로(205)의 출력단은 제2 래치회로(300-2)의 입력단으로 연결될 수 있다. 제1 래치회로의 출력단에서의 출력신호 QN1과 제2 래치회로의 출력단에서의 출력신호 QN2는 조합되어 멀티비트로 생성될 수 있다. Subsequently, the output terminal of the second scan-and-hold buffer circuit 205 may be connected to the input terminal of the second latch circuit 300-2. The output signal QN1 from the output terminal of the first latch circuit and the output signal QN2 from the output terminal of the second latch circuit may be combined to generate multi-bits.

도 10은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이고, 도 11은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.10 is a plan conceptual diagram illustrating standard cell arrangement of a multi-bit flip-flop according to some embodiments, and FIG. 11 is a plan conceptual diagram illustrating standard cell arrangement of a multi-bit flip-flop according to some embodiments.

도 9와 같은 멀티비트 플립플롭 회로의 레이아웃은 복수개의 물리적 로우(physical row)에 배치할 수 있다. 이때 인접한 2개의 전원공급 메탈라인들은 각각 제1 방향(X)으로 연장되고 제2 방향(Y)으로 이격되어 평행하게 배치될 수 있다. 인접한 2개의 전원공급 메탈라인(VDD또는 VSS) 사이에 배치되는 표준셀들을 하나의 로우로 카운트할 수 있다. The layout of the multi-bit flip-flop circuit as shown in FIG. 9 can be arranged in a plurality of physical rows. In this case, each of the two adjacent power supply metal lines may extend in a first direction (X) and may be spaced apart in a second direction (Y) and disposed in parallel. Standard cells arranged between two adjacent power supply metal lines (VDD or VSS) can be counted as one row.

도 10을 참조하면, 2비트 플립플롭의 레이아웃을 도시한 것이다. 제1 전원공급 메탈라인(VDD, 11-1)과 제2 전원공급 메탈라인(Vss, 12) 사이에 제1 분할 펄스 제너레이터(100-D1), 제1 래치회로(300-1), 제1 스캔홀드 버퍼(200-D1)가 제1 방향으로 인접하게 배치될 수 있다. 제2 전원공급 메탈라인(12)과 제3 전원공급 메탈라인(11-2) 사이에, 제2 분할 펄스 제너레이터(100-D2), 제2 래치회로(300-2), 제2 스캔홀드 버퍼(200-D2)가 제1 방향으로 인접하게 배치될 수 있다. Referring to FIG. 10, a layout of a 2-bit flip-flop is shown. Between the first power supply metal line (VDD, 11-1) and the second power supply metal line (Vss, 12), a first split pulse generator (100-D1), a first latch circuit (300-1), a first The scan-hold buffer 200-D1 may be disposed adjacent to each other in the first direction. Between the second power supply metal line 12 and the third power supply metal line 11-2, a second split pulse generator 100-D2, a second latch circuit 300-2, and a second scan hold buffer (200-D2) may be disposed adjacently in the first direction.

이때 제1 래치회로(300-1)와 제2 래치회로(300-2)는 제2 방향(Y)으로 일직선상에 배치될 수 있다. 즉, 제2 전원공급 메탈라인(12)을 기준으로 제1 래치회로(300-1)와 제2 래치회로(300-2)가 제2방향(Y)에서 서로 대응하는 위치에 배치될 수 있다. 또한 분할 회로들, 제1 분할 펄스 제너레이터(100-D1)와 제2 분할 펄스 제너레이터(100-D2)도 제2 방향(Y)으로 일직선 상에 배치될 수 있고, 제1 스캔홀드 버퍼(200-D1)와 제2 스캔홀드 버퍼(200-D2) 역시 제2 방향으로 일직선 상에 배치될 수 있다.At this time, the first latch circuit 300-1 and the second latch circuit 300-2 may be disposed on a straight line in the second direction (Y). That is, based on the second power supply metal line 12, the first latch circuit 300-1 and the second latch circuit 300-2 may be disposed at positions corresponding to each other in the second direction Y. . Also, the split circuits, the first split pulse generator 100-D1 and the second split pulse generator 100-D2 may be arranged in a straight line in the second direction Y, and the first scan-and-hold buffer 200-D2 D1) and the second scan-hold buffer 200-D2 may also be arranged on a straight line in the second direction.

이와 같이 펄스 기반 플립플롭 회로를 제2방향으로 동종의 표준셀로 대응되도록 구현하게 되면, 제2방향의 각각의 동종의 표준셀은 각각 공통된 임계전압으로 동작하도록 구현할 수 있다. 도 11을 참고하여 설명하면, 분할된 펄스제너레이터(100-D1, 100-D2)가 포함된 A영역(region A)은 제1 임계전압(Vth1)으로 동작하도록 하고, 래치회로(300-1, 300-2)가 포함된 B영역(region B)은 제2 임계전압(Vth2)으로 동작하도록 하고, 분할된 스캔홀드 버퍼(200-D1, 200-D2)가 포함된 C영역(region C)은 제3 임계전압(Vth)으로 동작하도록 각 영역을 구분할수 있다. In this way, when the pulse-based flip-flop circuit is implemented to correspond to the same type of standard cells in the second direction, each of the same type of standard cells in the second direction can be implemented to operate with a common threshold voltage. Referring to FIG. 11, the region A including the divided pulse generators 100-D1 and 100-D2 is operated at the first threshold voltage Vth1, and the latch circuit 300-1, 300-2) is operated at the second threshold voltage (Vth2), and region C including the divided scan-and-hold buffers 200-D1 and 200-D2 is Each region can be divided to operate with the third threshold voltage (Vth).

다양한 실시예에 따라 제1 임계전압 내지 제3 임계전압(Vth1, Vth2, Vth3)는 모두 동일한 전압일 수도 있고, 또는 둘은 동일한 전압이고 나머지 하나는 다른 전압일 수도 있다. 또는 제1 내지 제3 임계전압의 방향으로 순차적으로 커지는 서로 다른 전압일수도 있고 또는 순차적으로 작아지는 서로 다른 전압일 수도 있다.According to various embodiments, all of the first to third threshold voltages Vth1, Vth2, and Vth3 may be the same voltage, or two may be the same voltage and the other may be a different voltage. Alternatively, it may be different voltages that sequentially increase in the direction of the first to third threshold voltages or may be different voltages that sequentially decrease.

도 12는 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이고, 도 13은 몇몇 실시예에 따른 멀티비트 플립플롭의 표준셀 배치를 나타낸 평면 개념도이다.12 is a plan conceptual diagram illustrating standard cell arrangement of a multi-bit flip-flop according to some embodiments, and FIG. 13 is a plan conceptual diagram showing standard cell arrangement of a multi-bit flip-flop according to some embodiments.

도 12 및 도 13은 4비트 플립플롭을 도시한 것이다. 즉 4개의 래치회로를 포함하고, 각 로우의 래치회로를 중심으로 좌측과 우측에 분할된 펄스 제너레이터(100-D) 또는 분할된 스캔홀드 버퍼(200-D)가 배치될 수 있다.12 and 13 show a 4-bit flip-flop. That is, it includes four latch circuits, and divided pulse generators 100-D or divided scan-and-hold buffers 200-D can be disposed on the left and right sides of each row of latch circuits.

도 12를 참조하면, 몇몇 실시예에 따라 4비트 플립플롭회로의 펄스 제너레이터는 4개의 분할 펄스 제너레이터로 구현될 수 있다. 각각의 로우에 분할된 펄스 제너레이터(100-Dk), 래치회로(300-k), 분할 스캔홀드 버퍼(200-Dk)가 제1방향으로 인접하여 배치된다.Referring to FIG. 12 , according to some embodiments, a pulse generator of a 4-bit flip-flop circuit may be implemented with 4 divided pulse generators. A divided pulse generator 100-Dk, a latch circuit 300-k, and a divided scan-and-hold buffer 200-Dk are disposed adjacent to each other in a first direction.

제2방향으로 분할 펄스 제너레이터는 서로 동일선상에 배치되고, 래치회로 또한 서로 동일선상에 배치되며, 분할 스캔홀드 버퍼도 서로 동일선상에 배치된다.In the second direction, the split pulse generators are arranged on the same line, the latch circuits are also arranged on the same line, and the split scan and hold buffers are also arranged on the same line.

도 13을 참고하면, 몇몇 실시예에 따라 4비트 플립플롭회로의 펄스 제너레이터는 2개의 분할 펄스 제너레이터로 구현될 수 있다. 각각의 로우에 분할 펄스 제너레이터(100-Dk), 래치회로(300-k), 분할 스캔홀드 버퍼(200-Dk)가 제1방향으로 인접하여 배치된다. 또는 분할 스캔홀드 버퍼(200-Dk), 래치회로(300-k), 분할 스캔홀드 버퍼(200-k)를 포함할 수 있다. Referring to FIG. 13 , according to some embodiments, a pulse generator of a 4-bit flip-flop circuit may be implemented as two split pulse generators. In each row, a split pulse generator 100-Dk, a latch circuit 300-k, and a split scan hold buffer 200-Dk are disposed adjacent to each other in a first direction. Alternatively, a split scan-hold buffer 200-Dk, a latch circuit 300-k, and a split scan-hold buffer 200-k may be included.

펄스 기반 플립플롭 특성상 스캔입력신호(SI)를 기설정된 지연시간만큼 지연해야 하고, 래치회로마다 스캔체인으로 연결되도록 복수개의 스캔홀드 버퍼가 포함되기 때문에 스캔홀드 버퍼(200-k)의 크기가 펄스 제너레이터(100)보다 클 수 있다. 따라서, 분할 펄스 제너레이터(100-D)가 배치되고 남은 면적에 분할 스캔홀드 버퍼가 배치될 수 있다. Due to the nature of the pulse-based flip-flop, the scan input signal SI must be delayed by a preset delay time, and since each latch circuit includes a plurality of scan-hold buffers to be connected in a scan chain, the size of the scan-hold buffer 200-k is reduced to a pulse It may be larger than generator 100. Accordingly, the split scan-hold buffer may be disposed in an area remaining after the split pulse generator 100-D is disposed.

도 14는 몇몇 실시예에 따른 펄스 기반 플립플롭의 딜레이 패스에서 구현되는 멀티스택 인버터를 나타낸 회로이고, 도 15는 도 14의 멀티스택 인버터의 평면도이다. 14 is a circuit illustrating a multi-stack inverter implemented in a delay path of a pulse-based flip-flop according to some embodiments, and FIG. 15 is a plan view of the multi-stack inverter of FIG. 14 .

딜레이 패스에 포함되는 스테이지 각각은 지연 인버터 회로를 포함하고, 각 지연 인버터 회로는 도 14와 같은 멀티 스택 인버터로 구현될 수 있다. 즉, 도 15와 같은 레이아웃 평면도로 설명하면, 멀티 스택 인버터는 제1 방향(X)으로 이격되어 평행하고 제2 방향(Y)으로 연장되는 적어도 둘의 디퓨전 브레이크 영역(DB1, DB2) 사이에 형성된다.Each stage included in the delay path includes a delay inverter circuit, and each delay inverter circuit may be implemented as a multi-stack inverter as shown in FIG. 14 . That is, referring to the layout plan view of FIG. 15 , the multi-stack inverter is formed between at least two diffusion brake regions DB1 and DB2 that are spaced apart in the first direction (X), are parallel, and extend in the second direction (Y). do.

디퓨전 브레이크 영역(DB1)과 디퓨전 브레이크 영역(DB2) 사이에 제1 방향(X)으로 이격되어 평행하고 제2 방향(Y)으로 연장되는 게이트 전극(GC1, GC2, GC3)가 동일한 간격으로 배치된다. 게이트 전극과 게이트 전극 사이 또는 게이트 전극과 디퓨전 브레이크 영역 사이의 간격은 1CPP(critical poly pitch)라고 한다.Gate electrodes GC1, GC2, and GC3 spaced apart in the first direction (X), parallel to each other, and extending in the second direction (Y) are disposed at equal intervals between the diffusion break region DB1 and the diffusion break region DB2. . The distance between the gate electrode and the gate electrode or between the gate electrode and the diffusion break region is referred to as 1CPP (critical poly pitch).

인접한 2개의 게이트 전극 사이에 제2방향으로 연장되는 소스/드레인 컨택(CA)이 형성될 수 있다. 제2방향의 동일선 상에서 소스/드레인 컨택은 절단되어 제2방향으로 이격되어 배치될 수도 있고, 제2방향으로 연장되는 하나의 소스/드레인 컨택으로 배치될 수도 있다. 구체적으로 설명하면, 제1 절단 소스/드레인 컨택(CA11, CA12)은 디퓨전 브레이크 영역(DB1)과 게이트 전극(GC1) 사이에 배치되고, 제2 절단 소스/드레인 컨택(CA21, CA22)는 게이트 전극(GC1)과 게이트 전극(GC2) 사이에 배치되고, 제3 절단 소스/드레인 컨택(CA31, CA32)는 게이트 전극(GC2)과 게이트 전극(GC3) 사이에 배치된다. 연장 소스/드레인 컨택(CA4)는 게이트 전극(GC3)과 디퓨전 브레이크 영역(DB2) 사이에 배치될 수 있다.A source/drain contact CA extending in the second direction may be formed between two adjacent gate electrodes. On the same line in the second direction, the source/drain contacts may be cut and disposed apart from each other in the second direction, or may be disposed as one source/drain contact extending in the second direction. Specifically, the first cut source/drain contacts CA11 and CA12 are disposed between the diffusion break region DB1 and the gate electrode GC1, and the second cut source/drain contacts CA21 and CA22 are the gate electrodes. It is disposed between GC1 and the gate electrode GC2, and the third cut-off source/drain contacts CA31 and CA32 are disposed between the gate electrode GC2 and the gate electrode GC3. The extension source/drain contact CA4 may be disposed between the gate electrode GC3 and the diffusion break region DB2.

게이트 전극(GC1, GC2, GC3) 각각은 게이트 비아를 통해 제1 방향으로 연장되는 하나의 입력 메탈전극(MG)에 전기적으로 연결될 수 있다. 연장 소스/드레인 컨택(CA4)는 소스/드레인 비아를 통해 제1방향으로 연장되는 출력 메탈전극(MC1)에 연결될 수 있다.Each of the gate electrodes GC1 , GC2 , and GC3 may be electrically connected to one input metal electrode MG extending in the first direction through a gate via. The extension source/drain contact CA4 may be connected to the output metal electrode MC1 extending in the first direction through a source/drain via.

멀티 스택 인버터는 입력 메탈 전극(MG)과 전원 공급 메탈라인(M-P1) 사이에 제1 더미 메탈 패턴(MC21, MC22)을 포함하고, 출력 메탈 전극(MC1)과 전원 공급 메탈라인(M-P2) 사이에 제2 더미 메탈 패턴(MC31, MC32)을 포함할 수 있다. The multi-stack inverter includes first dummy metal patterns MC21 and MC22 between the input metal electrode MG and the power supply metal line M-P1, and the output metal electrode MC1 and the power supply metal line M-P1. P2 ) may include second dummy metal patterns MC31 and MC32 .

도시된 예는 1개의 인버터 회로, 즉 6개의 트랜지스터(P타입 트랜지스터 3개, N타입 트랜지스터 3개)를 도시한 레이아웃 평면도이다. 만약 펄스 제너레이터(100)에서 스택의 개수를 조정해야 하는 경우 더미 메탈 패턴(MC21, MC22 또는 MC31, MC32)를 이용함으로써 제1 방향으로 연장되어 배치되는 메탈 패턴들의 배치공간을 위해 설계를 전면적으로 바꾸지 않고 이용할 수 있다. 구체적인 사항은 도 16 및 도 17에서 후술한다.The example shown is a layout plan view showing one inverter circuit, i.e., six transistors (three P-type transistors and three N-type transistors). If the number of stacks in the pulse generator 100 needs to be adjusted, the dummy metal patterns MC21, MC22 or MC31, MC32 are used to completely change the design for the arrangement space of the metal patterns extending in the first direction. can be used without Details will be described later with reference to FIGS. 16 and 17 .

도 16은 도 14이 멀티스택 인버터의 또다른 실시예이고, 도 17은 도 16의 멀티스택 인버터의 평면도이다.FIG. 16 is another embodiment of the multi-stack inverter of FIG. 14 , and FIG. 17 is a plan view of the multi-stack inverter of FIG. 16 .

펄스신호의 폭을 조정하기 위해 각 스테이지에 포함된 지연 인버터 회로의 스택 개수를 조정하는 경우, 스택를 구성하는 트랜지스터의 소스/드레인을 일부 쇼트(short)시켜 개수를 줄일 수 있다.When the number of stacks of delay inverter circuits included in each stage is adjusted to adjust the width of the pulse signal, the number can be reduced by partially shorting the source/drain of transistors constituting the stack.

도 16을 참고하면, 3개의 스택을 포함하는 도 14의 멀티스택 인버터를 2개의 스택을 포함하는 멀티스택 인버터로 변경한다고 가정하자. 이때 회로적으로 설명하면, 3개의 P타입 트랜지스터 스택과 3개의 N타입 트랜지스터 스택에서 가운데 P타입 트랜지스터 및 N타입 트랜지스터의 소스-드레인 단자를 쇼트시킬 수 있다. 이를 레이아웃으로 설명하면 도 17과 같이, 도 15에서 설명한 제1 더미 메탈 패턴 쌍(pair)(MC21과 MC22)을 메탈 패턴(MC2)로 연결하고, 제2 더미 메탈 패턴 쌍(MC31, MC32)을 메탈 패턴(MC3)로 연결할 수 있다. Referring to FIG. 16 , it is assumed that the multi-stack inverter of FIG. 14 including three stacks is changed to a multi-stack inverter including two stacks. In this case, in terms of a circuit, the source-drain terminals of the P-type transistor and the N-type transistor in the middle can be shorted in the stack of three P-type transistors and three N-type transistors. Referring to this layout, as shown in FIG. 17, the first dummy metal pattern pair MC21 and MC22 described in FIG. 15 is connected to the metal pattern MC2, and the second dummy metal pattern pair MC31 and MC32 is It can be connected with a metal pattern (MC3).

즉, 더미 메탈 패턴 쌍을 레이아웃 설계시에 미리 배치해 두면, 이후 펄스 기반 플립플롭 회로에서 각 지연 인버터 회로의 스택 개수 조정을 할 때 다시 레이아웃을 크게 변경할 필요 없이 간단하게 더미 메탈 패턴 쌍을 연결하여 저비용으로 표준셀을 교체할 수 있다. In other words, if dummy metal pattern pairs are arranged in advance during layout design, when adjusting the number of stacks of each delay inverter circuit in the pulse-based flip-flop circuit later, the dummy metal pattern pairs can be simply connected without the need to change the layout significantly again. Standard cells can be replaced at low cost.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.The embodiments of the present invention will be described with reference to the accompanying drawings, but the present invention is not limited to the above embodiments and can be manufactured in a variety of different forms, and those skilled in the art in the art to which the present invention pertains A person will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential features. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100 : 펄스 제너레이터 회로 200 : 스캔홀드 버퍼 회로
300 : 래치회로
A : 다이렉트 패스 B : 딜레이 패스
C : 피드백 패스 D : 내부 패스100: pulse generator circuit 200: scan hold buffer circuit
300: latch circuit
A: Direct Pass B: Delayed Pass
C: feedback pass D: inner pass

Claims (20)

반전펄스신호 및 펄스신호를 생성하는 펄스 제너레이터 회로;
스캔입력신호를 기설정된 지연시간만큼 홀드하고 출력하는 스캔홀드 버퍼; 및
스캔인에이블 신호, 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 스캔홀드 버퍼로부터 출력된 상기 스캔입력신호 또는 데이터 신호를 출력하는 래치회로를 포함하고,
상기 펄스 제너레이터 회로는
클락 신호를 상기 반전펄스신호로 직접 출력하는 다이렉트 패스;
상기 클락 신호를 기설정된 개수의 스테이지만큼 지연시켜 출력하는 딜레이 패스;
상기 다이렉트 패스의 신호와 상기 딜레이 패스의 신호를 NAND 연산하여 상기 반전펄스신호로 출력하는 NAND 회로; 및
상기 반전펄스신호를 반전하여 상기 펄스신호로 출력하는 제1 인버터 회로; 및
상기 홀수 개 스테이지 중 첫번째 스테이지에 상기 펄스신호를 피드백하는 피드백 패스를 포함하는 플립플롭 회로.a pulse generator circuit for generating an inverted pulse signal and a pulse signal;
a scan hold buffer that holds and outputs the scan input signal for a preset delay time; and
a latch circuit outputting the scan input signal or the data signal output from the scan hold buffer according to a scan enable signal, the pulse signal, and the inverted pulse signal;
The pulse generator circuit
a direct pass for directly outputting a clock signal as the inverted pulse signal;
a delay pass delaying and outputting the clock signal by a predetermined number of stages;
a NAND circuit performing a NAND operation on the direct path signal and the delay path signal and outputting the inverted pulse signal; and
a first inverter circuit inverting the inverted pulse signal and outputting the inverted pulse signal; and
and a feedback path for feeding back the pulse signal to a first stage among the odd-numbered stages. 제1항에 있어서, 상기 딜레이 패스의 스테이지는
적어도 3 이상인 홀수개의 인버터를 포함하는, 플립플롭 회로. The method of claim 1, wherein the stage of the delay pass
A flip-flop circuit comprising an odd number of inverters, which is at least three. 제1항에 있어서, 상기 펄스 제너레이터 회로는
상기 클락 신호를 반전시켜 N1 노드로 출력하는 제1 스테이지; 및
상기 N1 노드와 그라운드 단자 사이에 연결되고, 상기 피드백 패스가 게이트로 연결되는 제1 N타입 트랜지스터를 포함하는 플립플롭 회로.2. The method of claim 1, wherein the pulse generator circuit
a first stage inverting the clock signal and outputting the inverted clock signal to an N1 node; and
A flip-flop circuit including a first N-type transistor connected between the N1 node and a ground terminal and connected to a gate of the feedback path. 제3항에 있어서, 상기 펄스 제너레이터 회로는
상기 제1 스테이지와 상기 그라운드 단자 사이에 직렬로 연결되고, 스테이지 중 마지막 스테이지의 입력노드로 게이팅되는 제2 N타입 트랜지스터를 더 포함하는 플립플롭 회로. 4. The method of claim 3, wherein the pulse generator circuit
and a second N-type transistor coupled in series between the first stage and the ground terminal and gated to an input node of a last stage among the stages. 제1항에 있어서, 상기 래치회로는
상기 스캔인에이블 신호에 따라 상기 데이터 신호 또는 상기 스캔입력신호 중 어느 하나를 출력하는 입력부; 및
상기 펄스신호 및 상기 반전펄스신호에 따라 상기 입력부의 출력신호를 래치하여 상기 플립플롭의 출력으로 출력하는 래치부를 포함하는, 플립플롭 회로.The method of claim 1, wherein the latch circuit
an input unit outputting either the data signal or the scan input signal according to the scan enable signal; and
and a latch unit for latching an output signal of the input unit according to the pulse signal and the inverted pulse signal and outputting the latched signal as an output of the flip-flop. 제5항에 있어서, 상기 입력부는
상기 스캔인에이블 신호를 반전시켜 반전스캔인에이블 신호를 출력하는 제2 인버터 회로;
상기 반전스캔인에이블 신호 및 상기 스캔인에이블 신호에 따라 상기 스캔홀드 버퍼에 출력된 상기 스캔입력신호를 반전하여 출력하는 제1 트라이-스테이트인버터; 및
상기 반전스캔인에이블 신호 및 상기 스캔인에이블 신호에 따라 데이터 신호를 반전하여 출력하는 제2 트라이-스테이트인버터를 포함하는, 플립플롭 회로. The method of claim 5, wherein the input unit
a second inverter circuit inverting the scan enable signal to output an inverted scan enable signal;
a first tri-state inverter for inverting and outputting the scan input signal output to the scan hold buffer according to the inverted scan enable signal and the scan enable signal; and
and a second tri-state inverter configured to invert and output a data signal according to the inverted scan enable signal and the scan enable signal. 제5항에 있어서, 상기 래치부는
상기 플립플롭 회로의 출력단자로 최종출력신호를 출력하는 출력 드라이버;
상기 펄스신호 및 상기 반전펄스신호에 따라 상기 입력부의 출력신호를 상기 출력 드라이버의 입력단자로 출력하는 제3 트라이-스테이트인버터;
상기 제3 트라이-스테이트인버터의 출력을 반전하는 제3 인버터 회로; 및
상기 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 제3 인버터 회로의 출력을 반전하여 상기 출력 드라이버의 입력단자로 출력하는 제4 트라이-스테이트인버터를 포함하는, 플립플롭 회로.The method of claim 5, wherein the latch unit
an output driver outputting a final output signal to an output terminal of the flip-flop circuit;
a third tri-state inverter outputting an output signal of the input unit to an input terminal of the output driver according to the pulse signal and the inverted pulse signal;
a third inverter circuit inverting an output of the third tri-state inverter; and
and a fourth tri-state inverter inverting an output of the third inverter circuit according to the pulse signal and the inverting pulse signal and outputting the inverted output to an input terminal of the output driver. 제1항에 있어서, 상기 플립플롭 회로는
스캔체인으로 연결된 적어도 둘 이상의 상기 스캔홀드 버퍼회로 및 적어도 둘 이상의 상기 래치회로를 포함하고,
상기 래치회로 각각은 멀티비트 데이터 신호 중 어느 하나의 비트를 각각 래치하여 출력하는, 플립플롭 회로. The method of claim 1, wherein the flip-flop circuit
including at least two scan hold buffer circuits and at least two latch circuits connected by a scan chain;
Each of the latch circuits latches and outputs any one bit of the multi-bit data signal. 제8항에 있어서, 상기 플립플롭 회로는
평면상으로 제1방향으로 평행한 제1 내지 제3 전원공급라인;
상기 제1 전원공급라인과 상기 제2 전원공급라인 사이에서 제1방향으로 서로 인접하게 배치되는 제1 분할 펄스 제너레이터 회로, 제1 래치회로 및 제1 분할 스캔홀드 버퍼회로; 및
상기 제2 전원공급라인과 상기 제3 전원공급라인 사이에서 제1방향으로 서로 인접하게 배치되는 제2 분할 펄스 제너레이터 회로, 제2 래치회로 및 제2 분할 스캔홀드 버퍼회로를 포함하고,
상기 제2 분할 펄스 제너레이터 회로, 상기 제2 래치회로 및 상기 제2 분할 스캔홀드 버퍼회로 각각은 상기 제2 전원공급라인을 기준으로 제2방향으로 상기 제1 분할 펄스 제너레이터 회로, 상기 제1 래치회로 및 상기 제1 분할 스캔홀드 버퍼회로와 서로 대응되는 위치에 배치되는, 플립플롭 회로.9. The method of claim 8, wherein the flip-flop circuit
first to third power supply lines parallel to a first direction on a plane;
a first split pulse generator circuit, a first latch circuit, and a first split scan-and-hold buffer circuit disposed adjacent to each other in a first direction between the first power supply line and the second power supply line; and
a second split pulse generator circuit, a second latch circuit, and a second split scan-and-hold buffer circuit disposed adjacent to each other in a first direction between the second power supply line and the third power supply line;
The second split pulse generator circuit, the second latch circuit, and the second split scan-and-hold buffer circuit respectively flow in a second direction with respect to the second power supply line, and the first split pulse generator circuit and the first latch circuit and a flip-flop circuit disposed at a position corresponding to the first divisional scan-and-hold buffer circuit. 제9항에 있어서, 상기 플립플롭 회로는
제2방향으로 평행하게 배치된 상기 제1분할 펄스 제너레이터 회로와 상기 제2 분할 펄스 제너레이터 회로는 제1 임계전압에 기초하여 동작하고,
제2방향으로 평행하게 배치된 상기 제1 래치회로와 상기 제2 래치회로는 제2 임계전압에 기초하여 동작하며,
제2방향으로 평행하게 배치된 상기 제1 분할 스캔홀드 버퍼회로와 상기 제2 분할 스캔홀드 버퍼회로는 제3 임계전압에 기초하여 동작하는, 플립플롭 회로. 10. The method of claim 9, wherein the flip-flop circuit
The first split pulse generator circuit and the second split pulse generator circuit arranged in parallel in a second direction operate based on a first threshold voltage;
The first latch circuit and the second latch circuit arranged in parallel in a second direction operate based on a second threshold voltage;
wherein the first division scan-hold buffer circuit and the second division scan-hold buffer circuit disposed in parallel in a second direction operate based on a third threshold voltage. 제10항에 있어서, 상기 제1 계전압 내지 제3 임계전압은 적어도 둘이 서로 같거나 다른 전압인, 플립플롭 회로.11. The flip-flop circuit according to claim 10, wherein at least two of the first to third threshold voltages are equal to or different from each other. 제8항에 있어서, 상기 플립플롭 회로는
상기 펄스 제너레이터 회로는 제2 방향으로 복수의 분할 펄스제너레이터 회로
평면상으로 제1방향으로 평행한 복수의 전원공급라인;
적어도 둘의 상기 전원공급라인 사이에 제1방향으로 서로 인접하여 배치되는 제1 분할 펄스제너레이터 회로, 제1 래치회로 및 제1 분할 스캔홀드 버퍼회로; 및
어느 하나의 상기 전원공급라인을 기준으로 제2방향으로 대응되면서, 제1방향으로 인접한 제2 분할 펄스제너레이터 회로, 제2 래치회로 및 제2 분할 스캔홀드 버퍼회로를 포함하는, 플립플롭 회로. 9. The method of claim 8, wherein the flip-flop circuit
The pulse generator circuit includes a plurality of divided pulse generator circuits in the second direction.
a plurality of power supply lines parallel to a first direction on a plane;
a first split pulse generator circuit, a first latch circuit, and a first split scan-and-hold buffer circuit disposed adjacent to each other in a first direction between at least two of the power supply lines; and
A flip-flop circuit including a second split pulse generator circuit, a second latch circuit, and a second split scan-and-hold buffer circuit that are adjacent to each other in a first direction while corresponding to one of the power supply lines in a second direction. 제2항에 있어서, 상기 스테이지에 포함된 지연 인버터 회로 각각은,
제2 방향으로 연장되고 제1방향으로 이격되어 서로 평행하게 배치되는 적어도 둘의 디퓨전 브레이크 영역;
제2 방향으로 연장되고, 상기 적어도 둘의 디퓨전 브레이크 영역 사이에 제1방향으로 서로 이격되어 평행하게 배치되는 적어도 3 개 이상의 게이트 전극;
제2 방향으로 연장되고, 상기 두 개의 게이트 전극 사이 또는 제1 디퓨전 브레이크 영역과 상기 게이트 전극 사이에 이격되어 배치되는 복수의 소스/드레인 컨택 영역;
제1방향으로 연장되고, 각각의 게이트 비아를 통해 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극에 전기적으로 연결되는 제1 메탈전극;
상기 제1 메탈 전극과 어느 하나의 상기 전원 공급 라인 사이에, 제1방향으로 연장되고, 제1 소스/드레인 컨택 영역에 제1 소스/드레인 비아를 통해 전기적으로 연결되는 제1 더미 메탈 전극; 및
상기 제1 메탈 전극과 어느 하나의 상기 전원 공급 라인 사이에, 제1방향으로 연장되고, 제2 소스/드레인 컨택 영역에 제2 소스/드레인 비아를 통해 전기적으로 연결되는 제2 더미 메탈 전극을 포함하고,
상기 제1 더미 메탈 전극과 상기 제2 메탈 전극은 같은 라인 상에서 각각 제1방향으로 연장되나, 제1 방향에서 서로 이격되게 배치된 것인, 플립플롭 회로. 3. The method of claim 2, wherein each delay inverter circuit included in the stage comprises:
at least two diffusion brake regions extending in the second direction and spaced apart from each other in the first direction and disposed parallel to each other;
at least three or more gate electrodes extending in a second direction and disposed in parallel and spaced apart from each other in a first direction between the at least two diffusion brake regions;
a plurality of source/drain contact regions extending in the second direction and disposed spaced apart between the two gate electrodes or between the first diffusion brake region and the gate electrode;
a first metal electrode extending in a first direction and electrically connected to the first gate electrode, the second gate electrode, and the third gate electrode through respective gate vias;
a first dummy metal electrode extending in a first direction between the first metal electrode and one of the power supply lines and electrically connected to a first source/drain contact region through a first source/drain via; and
a second dummy metal electrode extending in a first direction between the first metal electrode and one of the power supply lines and electrically connected to a second source/drain contact region through a second source/drain via; do,
The first dummy metal electrode and the second metal electrode extend in a first direction on the same line, but are spaced apart from each other in the first direction. 제13항에 있어서, 상기 각 지연 인버터 회로의 스택 개수를 조정하는 경우,
상기 제1 더미 메탈 전극과 상기 제2 더미 메탈 전극을 하나의 메탈 전극으로 형성하여, 제2 스테이지의 드레인 영역과 제3 스테이지의 소스 영역을 전기적으로 쇼트(short) 시키는, 플립플롭 회로.The method of claim 13, wherein when adjusting the number of stacks of each delay inverter circuit,
The flip-flop circuit of claim 1 , wherein the first dummy metal electrode and the second dummy metal electrode are formed as one metal electrode to electrically short a drain region of a second stage and a source region of a third stage. 반전펄스신호 및 펄스신호를 생성하는 펄스 제너레이터 회로;
스캔입력신호를 기설정된 지연시간만큼 홀드하고 출력하는 스캔홀드 버퍼; 및
스캔인에이블 신호, 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 스캔홀드 버퍼로부터 출력된 상기 스캔입력신호 또는 데이터 신호를 출력하는 래치회로를 포함하고,
상기 펄스 제너레이터 회로는
제1 입력단자를 통해 직접 수신된 클락 신호와 제2 입력단자를 통해 상기 클락 신호를 기설정된 홀수개의 스테이지만큼 지연시킨 지연 클락신호를 NAND 연산하여 상기 반전펄스신호로 출력하는 제1 NAND 회로;
상기 반전펄스신호를 반전하여 상기 펄스신호로 출력하는 제1 인버터 회로; 및
상기 생성된 펄스신호를 상기 스테이지 중 첫번째 스테이지로 피드백하는 피드백 패스를 포함하는 플립플롭 회로. a pulse generator circuit for generating an inverted pulse signal and a pulse signal;
a scan hold buffer that holds and outputs the scan input signal for a preset delay time; and
a latch circuit outputting the scan input signal or the data signal output from the scan hold buffer according to a scan enable signal, the pulse signal, and the inverted pulse signal;
The pulse generator circuit
a first NAND circuit for performing a NAND operation on a clock signal directly received through a first input terminal and a delayed clock signal obtained by delaying the clock signal by a predetermined odd number of stages through a second input terminal, and outputting the inverted pulse signal;
a first inverter circuit inverting the inverted pulse signal and outputting the inverted pulse signal; and
A flip-flop circuit comprising a feedback path for feeding back the generated pulse signal to a first stage of the stages. 제15항에 있어서, 상기 첫번째 스테이지는
각각의 게이트에 상기 클락 신호를 수신하고, 서로 직렬 연결되는 제1 P타입 트랜지스터 및 제1 N타입 트랜지스터;
상기 제1 P타입 트랜지스터 및 상기 제1 N타입 트랜지스터의 공통노드와 그라운드 단자 사이에 연결되고, 게이트에 상기 제1 인버터 회로에서 출력된 펄스신호가 인가되는 제2 N타입 트랜지스터;
상기 제1 N타입 트랜지스터의 소스 단자와 상기 그라운드 단자 사이에 연결되고, 게이트에 마지막 스테이지의 입력신호가 인가되는 제3 N타입 트랜지스터를 포함하고,
상기 제1 P타입 트랜지스터 및 상기 제1 N타입 트랜지스터의 공통노드로 상기 클락신호를 반전하여 상기 첫번째 스테이지의 출력신호로 출력하는, 플립플롭 회로. 16. The method of claim 15, wherein the first stage
a first P-type transistor and a first N-type transistor that receive the clock signal at each gate and are serially connected to each other;
a second N-type transistor connected between a common node and a ground terminal of the first P-type transistor and the first N-type transistor, and having a gate applied with the pulse signal output from the first inverter circuit;
A third N-type transistor connected between the source terminal of the first N-type transistor and the ground terminal, and having an input signal of a last stage applied to a gate thereof;
The flip-flop circuit for inverting the clock signal through a common node of the first P-type transistor and the first N-type transistor and outputting the inverted clock signal as an output signal of the first stage. 제16항에 있어서, 상기 첫번째 스테이지는
전원공급 단자와 상기 제1 P타입 트랜지스터의 소스 단자 사이에 연결되고, 게이트에 리셋신호가 인가되는, P타입 리셋트랜지스터; 및
상기 제1 P타입 트랜지스터 및 상기 제1 N타입 트랜지스터의 공통노드와 그라운드 단자 사이에 연결되고, 게이트에 리셋신호가 인가되는 N타입 리셋트랜지스터를 더 포함하는, 플립플롭회로.17. The method of claim 16, wherein the first stage
a P-type reset transistor connected between a power supply terminal and a source terminal of the first P-type transistor and having a gate applied with a reset signal; and
and an N-type reset transistor coupled between a common node and a ground terminal of the first P-type transistor and the first N-type transistor and having a reset signal applied to a gate of the flip-flop circuit. 제17항에 있어서, 상기 래치회로는
상기 스캔인에이블 신호에 따라 상기 데이터 신호 또는 상기 스캔입력신호 중 어느 하나를 출력하는 입력부; 및
상기 펄스신호 및 상기 반전펄스신호에 따라 상기 입력부의 출력신호를 래치하여 상기 플립플롭 회로의 출력으로 하는 래치부를 포함하고,
상기 래치부는
상기 플립플롭 회로의 출력단자로 최종출력신호를 출력하는 출력 드라이버;
상기 펄스신호 및 상기 반전펄스신호에 따라 상기 입력부의 출력신호를 상기 출력 드라이버의 입력단자로 출력하는 제1 트라이-스테이트인버터;
상기 리셋신호를 반전시킨 반전 리셋신호에 따라 상기 제1 트라이-스테이트인버터의 출력을 반전하는 제2 NAND 회로;
상기 상기 펄스신호 및 상기 반전펄스신호에 따라 상기 제2 NAND 회로의 출력을 반전하여 상기 출력 드라이버의 입력단자로 출력하는 제2 트라이-스테이트인버터를 포함하는, 플립플롭 회로. 18. The method of claim 17, wherein the latch circuit
an input unit outputting either the data signal or the scan input signal according to the scan enable signal; and
A latch unit that latches the output signal of the input unit according to the pulse signal and the inverted pulse signal to output the flip-flop circuit;
The latch part
an output driver outputting a final output signal to an output terminal of the flip-flop circuit;
a first tri-state inverter outputting an output signal of the input unit to an input terminal of the output driver according to the pulse signal and the inverted pulse signal;
a second NAND circuit inverting an output of the first tri-state inverter according to an inverted reset signal obtained by inverting the reset signal;
and a second tri-state inverter for inverting an output of the second NAND circuit according to the pulse signal and the inverting pulse signal and outputting the inverted output to an input terminal of the output driver. 제17항에 있어서, 상기 펄스 제너레이터는
상기 제1 NAND 회로의 상기 제2 입력단자에 연결된 NOR 회로를 더 포함하고,
상기 NOR 회로는 상기 리셋신호와 상기 지연 클락신호를 NOR 연산하여 상기 제2 입력단자로 출력하는, 플립플롭 회로. 18. The method of claim 17, wherein the pulse generator
a NOR circuit connected to the second input terminal of the first NAND circuit;
The NOR circuit performs a NOR operation on the reset signal and the delayed clock signal and outputs the result to the second input terminal. 제15항에 있어서, 상기 플립플롭 회로는 상기 펄스신호의 라이징 엣지에 트리거되어 동작하는, 플립플롭 회로.16. The flip-flop circuit of claim 15, wherein the flip-flop circuit operates by being triggered by a rising edge of the pulse signal.
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