KR20220163778A - Capacitance detecting method and apparatus - Google Patents
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Abstract
Description
본 발명은 캐패시턴스 검출방법 및 검출장치에 관한 것으로, 더욱 상세하게는, 캐패시터(Capacitor)를 사용하는 전기 및 전자회로에서 전기전자 회로의 오류 검출을 위하여 캐피시턴스값을 정확히 측정할 수 있는 캐패시턴스 검출방법 및 검출장치에 관한 것이다.The present invention relates to a capacitance detection method and detection device, and more particularly, to a capacitance detection capable of accurately measuring a capacitance value for error detection of an electric and electronic circuit in an electric and electronic circuit using a capacitor. It relates to methods and detection devices.
캐패시터(capacitor)는 각종 전기·전자 회로에 이용되며, 전기·전자 회로의 오류 검출을 위해서는 캐패시턴스의 값을 정확히 측정할 필요가 있고, 이와 관련한 다양한 기술이 제안되어 있다. Capacitors are used in various electric/electronic circuits, and to detect errors in electric/electronic circuits, it is necessary to accurately measure capacitance values, and various technologies related to this have been proposed.
한국공개특허공보 제10-2017-0014070호는 직류 링크 캐패시터(DC-Link capacitor)의 용량 측정 방법에 관한 것으로, 별도의 부가 장치 없이 통상의 인버터에 장착되어 있는 입력 전압 센서 및 출력 전류 센서의 측정값을 이용해 직류 링크 캐패시터의 용량을 측정할 수 있는 회로 구성을 개시한다. 한국공개특허공보 제10-2017-0014070호는 캐피시터의 용량 측정에 있어서 별도의 부가 장치를 필요로 하지 않는다는 장점이 있으나, 캐패시턴스의 값을 정밀하게 검출하기에는 역부족이고, 나아가 캐패시턴스 값의 오차 허용 범위를 설정해서 검출하는 것이 불가능하다.Korean Patent Publication No. 10-2017-0014070 relates to a method for measuring the capacity of a DC-Link capacitor, and measures an input voltage sensor and an output current sensor installed in a normal inverter without additional devices. A circuit configuration capable of measuring the capacitance of a DC link capacitor using a value is disclosed. Korean Patent Laid-Open Publication No. 10-2017-0014070 has the advantage of not requiring a separate additional device for measuring the capacitance of a capacitor, but it is insufficient to precisely detect the capacitance value, and furthermore, the tolerance range of the capacitance value It is impossible to set and detect.
본 발명의 목적은 캐피시터의 캐패시턴스 값을 매우 정밀하게 검출할 수 있고, 캐패시턴스 값의 오차 허용 범위를 설정하여 검출할 수 있는 캐패시턴스 검출방법 및 검출장치를 제공함에 있다.An object of the present invention is to provide a capacitance detection method and a detection device capable of very precisely detecting a capacitance value of a capacitor and setting an error tolerance range of the capacitance value.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시턴스 검출 방법은, 측정대상 캐패시터를 연결 노드에 연결시키는 단계; 상기 연결 노드에 정전류를 공급하고 측정 노드의 전압을 측정하는 단계; 상기 측정 노드의 전압과 레퍼런스 전압을 비교하고, 0 또는 1의 비교 결과값을 출력하는 단계; 상기 비교 결과값이 1로 유지되는 시간동안 TDC(Time to Digital Converter)의 루프 동작에 의하여 생성되는 클록(clock)값을 누적하여 카운터값(counter value)을 생성하는 단계; 상기 비교 결과값이 0이 되어 상기 루프 동작이 종료되면, 상기 TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값에 기초하여 파인값(fine value)을 생성하는 단계; 및 상기 카운터값 및 상기 파인값에 기초하여 상기 측정대상 캐패시터의 캐피시턴스를 측정하는 단계;를 포함한다.A capacitance detection method according to the present invention for achieving the above object includes connecting a capacitor to be measured to a connection node; supplying a constant current to the connection node and measuring a voltage of a measurement node; comparing the voltage of the measurement node with a reference voltage and outputting a comparison result value of 0 or 1; generating a counter value by accumulating a clock value generated by a loop operation of a Time to Digital Converter (TDC) for a time during which the comparison result value is maintained as 1; generating a fine value based on a value filled in a unit buffer of a delay line included in the TDC when the comparison result value becomes 0 and the loop operation is terminated; and measuring the capacitance of the capacitor to be measured based on the counter value and the fine value.
그리고, 상기 비교 결과값을 출력하는 단계는, 상기 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압과 동일해지기 전까지 상기 비교 결과값을 1로 출력할 수 있다.And, the step of outputting the comparison result value may include the comparison result value until the voltage of the measurement node becomes equal to the reference voltage based on the voltage of the measurement node that increases with a predetermined slope by the constant current. can be output as 1.
또한, 상기 비교 결과값을 출력하는 단계는, 비교기의 네거티브 입력(negative input)으로 인가된 상기 측정 노드의 전압과 상기 레퍼런스 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 상기 비교기는 1을 출력하고, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 크면 상기 비교기는 0을 출력할 수 있다.In addition, the step of outputting the comparison result value may include, based on the voltage of the measurement node and the reference voltage applied as a negative input of the comparator, when the voltage of the measurement node is less than the reference voltage, the comparator outputs 1, and if the voltage of the measurement node is greater than the reference voltage, the comparator may output 0.
그리고, 상기 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(clear)를 인가하여 상기 측정대상 캐패시터에 충전된 전하를 리셋시키는 단계;를 더 포함할 수 있다.The method may further include resetting the charge charged in the capacitor to be measured by applying a clear signal (clear) connecting the connection node to the ground (GND).
또한, 상기 TDC는 제1 내지 제k 유닛 버퍼를 갖는 상기 딜레이 라인을 포함하고, 상기 비교 결과값이 1일 때 상기 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣으며, 모든 유닛 버퍼에 1이 채워지면 상기 딜레이 라인 입력의 극성이 반전되어 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣는 루프 동작을 수행할 수 있다.In addition, the TDC includes the delay line having first to kth unit buffers, and when the comparison result value is 1, the TDC is delayed by the time delay value of the unit buffer to fill the first to kth unit buffers with 1. When all unit buffers are filled with 1s, the polarity of the delay line input is inverted to perform a loop operation in which 0s are filled in the first to kth unit buffers again.
그리고, 상기 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop)을 가지며, 상기 비교 결과값이 0이 되면서 상기 TDC의 루프 동작이 종료될 때, 상기 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 상기 파인값이 될 수 있다.The first to kth unit buffers each have a D flip-flop, and when the comparison result value becomes 0 and the loop operation of the TDC is terminated, the first to kth unit buffers The D flip-flop outputs a value filled in as an output value (Q value), and the output value (Q value) may be the fine value in the form of a thermometer code.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시턴스 검출 장치는 측정대상 캐패시터가 연결되는 연결 노드; 상기 연결 노드에 정전류가 공급된 뒤, 측정 노드에서 측정된 전압과 레퍼런스 전압을 비교하고, 0 또는 1의 비교 결과값을 출력하는 비교기; 상기 비교 결과값이 1로 유지되는 시간동안 루프 동작을 수행하여 클록(clock)값을 생성하는 TDC(Time to Digital Converter); 상기 TDC에서 생성된 클록값을 누적하여 카운터값(counter value)을 생성하는 카운터; 및 상기 비교 결과값이 0이 되어 상기 TDC의 루프 동작이 종료되면, 상기 TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값을 파인값(fine value)으로 생성하고, 상기 카운터값과 상기 파인값에 기초하여 상기 측정대상 캐패시터의 캐피시턴스를 측정하는 측정기;를 포함한다.To achieve the above object, a capacitance detection device according to the present invention includes a connection node to which a capacitor to be measured is connected; a comparator that compares a voltage measured at a measurement node with a reference voltage after a constant current is supplied to the connection node, and outputs a comparison result value of 0 or 1; A Time to Digital Converter (TDC) generating a clock value by performing a loop operation for a time period in which the comparison result value is maintained as 1; a counter generating a counter value by accumulating the clock value generated by the TDC; and when the comparison result value becomes 0 and the loop operation of the TDC is terminated, a value filled in a unit buffer of a delay line included in the TDC is generated as a fine value, and the counter value and and a measuring device for measuring the capacitance of the capacitor to be measured based on the fine value.
그리고, 상기 비교기는 상기 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압과 동일해지기 전까지 상기 비교 결과값을 1로 출력할 수 있다.The comparator may output the comparison result value as 1 until the voltage of the measurement node becomes equal to the reference voltage based on the voltage of the measurement node that increases with a predetermined slope by the constant current. .
또한, 상기 비교기는, 네거티브 입력(negative input)으로 인가된 상기 측정 노드의 전압과 상기 레퍼런스 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 상기 비교 결과값을 1로 출력하고, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 크면 상기 비교 결과값을 0으로 출력할 수 있다.In addition, the comparator outputs the comparison result value as 1 based on the voltage of the measurement node and the reference voltage applied as a negative input, when the voltage of the measurement node is smaller than the reference voltage, When the voltage of the measurement node is greater than the reference voltage, the comparison result value may be output as 0.
그리고, 상기 측정대상 캐패시터에 충전된 전하를 리셋시키기 위하여 상기 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(Clear)를 인가하는 리셋 회로;를 더 포함할 수 있다.And, a reset circuit for applying a clear signal (Clear) connecting the connection node to the ground (GND) in order to reset the charge charged in the measurement target capacitor; may further include.
또한, 상기 딜레이 라인은 제1 내지 제k 유닛 버퍼를 포함하고, 상기 비교 결과값이 1일 때 상기 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣으며, 모든 유닛 버퍼에 1이 채워지면 상기 딜레이 라인 입력의 극성이 반전되어 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣는 루프 동작을 수행할 수 있다.In addition, the delay line includes first to kth unit buffers, and when the comparison result value is 1, it is delayed by the time delay value of the unit buffer and fills the first to kth unit buffers with 1, and all units are delayed by the time delay value of the unit buffer. When the buffer is filled with 1s, the polarity of the delay line input is inverted, and a loop operation may be performed to fill the first to kth unit buffers with 0s.
그리고, 상기 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop)을 가지며, 상기 비교 결과값이 0이 되면서 상기 TDC의 루프 동작이 종료될 때, 상기 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 상기 파인값이 될 수 있다.The first to kth unit buffers each have a D flip-flop, and when the comparison result value becomes 0 and the loop operation of the TDC is terminated, the first to kth unit buffers The D flip-flop outputs a value filled in as an output value (Q value), and the output value (Q value) may be the fine value in the form of a thermometer code.
본 발명에 따른 캐패시턴스 검출방법 및 검출장치에 의하면 캐피시터의 캐패시턴스 값을 매우 정밀하게 검출할 수 있고, 캐패시턴스 값의 오차 허용 범위를 설정하여 검출할 수 있게 된다.According to the capacitance detecting method and the detecting device according to the present invention, the capacitance value of the capacitor can be detected very precisely, and the capacitance value can be detected by setting an error tolerance range.
도 1은 본 발명에 따른 캐패시턴스 검출방법이 적용된 캐패시턴스 검출장치의 구성을 나타내는 도면이다.
도 2는 본 발명에 따른 캐패시턴스 검출장치의 리셋 동작을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 캐패시턴스 검출장치의 일구성인 순환 TDC(Time to Digital Converter)의 구성을 나타내는 도면이다.
도 4는 본 발명에 따른 캐패시턴스 검출방법 및 캐패시턴스 검출장치에서의 동작파형을 도시한다.1 is a diagram showing the configuration of a capacitance detection device to which a capacitance detection method according to the present invention is applied.
2 is a diagram for explaining a reset operation of the capacitance detection device according to the present invention.
3 is a diagram showing the configuration of a cyclic Time to Digital Converter (TDC), which is one component of the capacitance detection device according to the present invention.
4 shows operating waveforms in the capacitance detection method and capacitance detection device according to the present invention.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. Hereinafter, the embodiments disclosed in this specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are given the same reference numerals regardless of reference numerals, and redundant description thereof will be omitted. The suffix "part" for components used in the following description is given or used interchangeably in consideration of ease of writing the specification, and does not itself have a meaning or role distinct from each other.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. In addition, in describing the embodiments disclosed in this specification, if it is determined that a detailed description of a related known technology may obscure the gist of the embodiment disclosed in this specification, the detailed description thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in this specification, the technical idea disclosed in this specification is not limited by the accompanying drawings, and all changes included in the spirit and technical scope of the present invention , it should be understood to include equivalents or substitutes.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers, such as first and second, may be used to describe various components, but the components are not limited by the terms. These terms are only used for the purpose of distinguishing one component from another.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as "comprise" or "have" are intended to designate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, but one or more other features It should be understood that the presence or addition of numbers, steps, operations, components, parts, or combinations thereof is not precluded.
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세하게 설명하도록 한다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 캐패시턴스 검출방법이 적용된 캐패시턴스 검출장치의 구성을 나타내는 도면이다.1 is a diagram showing the configuration of a capacitance detection device to which a capacitance detection method according to the present invention is applied.
본 발명에 따른 캐패시턴스 검출방법이 적용된 캐패시턴스 검출장치는 연결 노드, 비교기, TDC(Time to Digital Converter), 카운터(counter) 및 측정기를 포함한다. A capacitance detection device to which the capacitance detection method according to the present invention is applied includes a connection node, a comparator, a time to digital converter (TDC), a counter, and a measuring device.
연결 노드에는 측정대상 캐패시터가 연결된다. 도 1에 도시된 바와 같이, Test_En 신호가 인가되면, 캐패시터 어레이(Capacitor Array)를 포함하는 측정대상 캐패시터를 포함하는 측정대상회로가 캐패시터 검출회로(Capacitor Detector)로 연결된다. A capacitor to be measured is connected to the connection node. As shown in FIG. 1, when a Test_En signal is applied, a measurement target circuit including a capacitor to be measured including a capacitor array is connected to a capacitor detector.
캐패시터 비교기는 연결 노드에 정전류가 공급되면, 측정 노드에서 전압을 측정하고, 측정된 전압과 레퍼런스 전압을 비교한다. 연결 노드에 정전류가 공급되면 측정 노드의 전압은, 도 1에 도시된 바와 같이, 일정 슬로프를 갖고 증가하게 된다. 비교기는 측정 노드에서 측정된 전압과 레퍼런스 전압의 비교 결과값을 0 또는 1로 출력한다.The capacitor comparator measures the voltage at the measurement node when a constant current is supplied to the connection node, and compares the measured voltage with the reference voltage. When a constant current is supplied to the connection node, the voltage of the measurement node increases with a constant slope, as shown in FIG. 1 . The comparator outputs the result of comparison between the voltage measured at the measurement node and the reference voltage as 0 or 1.
이때, 비교기는 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 측정 노드의 전압이 레퍼런스 전압과 동일해지기 전까지 비교 결과값을 1로 출력하게 된다.At this time, the comparator outputs a comparison result value as 1 until the voltage of the measurement node becomes equal to the reference voltage based on the voltage of the measurement node that increases with a predetermined slope by the constant current.
더욱 상세히 설명하면, 비교기는, 네거티브 입력(negative input)으로 인가된 측정 노드의 전압과 레퍼런스 전압에 기초하여, 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 비교 결과값을 1을 출력하고, 측정 노드의 전압이 레퍼런스 전압보다 크면 비교 결과값을 0으로 출력한다.More specifically, the comparator, based on the voltage of the measurement node and the reference voltage applied as a negative input, outputs a comparison result value of 1 when the voltage of the measurement node is smaller than the reference voltage, and
TDC(Time to Digital Converter)는 비교기의 출력이 1로 유지되는 시간을 측정하여 일정 개수 이상으로 TDC 클록(Clock)이 쌓이면, 후술하는 카운터가 그 값을 받아 누적한다. 즉, TDC는 비교 결과값이 1로 유지되는 시간동안 루프 동작을 수행하여 클록(clock)값을 생성하게 된다. TDC의 루프 동작, 구체적으로는, TDC의 딜레이 회로의 루프 동작은 상기 비교기가 비교 결과값을 0으로 출력하기 전까지 순환 반복된다.TDC (Time to Digital Converter) measures the time for which the output of the comparator is maintained at 1, and when a certain number of TDC clocks are accumulated, a counter described later receives and accumulates the value. That is, the TDC generates a clock value by performing a loop operation while the comparison result value is maintained as 1. The loop operation of the TDC, specifically, the loop operation of the delay circuit of the TDC is cyclically repeated until the comparator outputs a comparison result value as 0.
카운터는, TDC에서 생성한 클록값을 누적하여 카운터값(counter value)을 생성한다. 이 카운터값은 코스값(Coarse Value)가 된다. The counter generates a counter value by accumulating clock values generated by the TDC. This counter value becomes the coarse value.
한편, 비교기의 비교 결과값이 0이 되면, TDC의 딜레이 회로에 채워져 있는 1의 개수만큼을 DFF(D Flip Flop)이 채서 출력으로 내보낸다. 구체적으로, TDC의 루프 동작이 종료되면, TDC에 포함된 딜레이 라인의 유닛 버퍼에 채워진 값이 DFF에 의하여 출력되고, 써모미터(thermometer) 코드 형식의 파인값(Fine Value)으로 생성된다. 써모미터 코드의 비트수는 유닛 버퍼의 개수와 동일할 수 있지만, 이에 한정되지 않는다. 7bit의 써모미터 코드와 데시멀 코드를 비교하면 아래 표 1과 같다. On the other hand, when the comparison result value of the comparator becomes 0, DFF (D Flip Flop) captures as many as the number of 1s filled in the delay circuit of the TDC and outputs them as output. Specifically, when the loop operation of the TDC is terminated, the value filled in the unit buffer of the delay line included in the TDC is output by the DFF and generated as a fine value in the form of a thermometer code. The number of bits of the thermometer code may be the same as the number of unit buffers, but is not limited thereto. Table 1 below compares the 7-bit thermometer code and the decimal code.
유닛 버퍼에 값이 채워지면 해당 비트값이 1이 되고, 유닛 버퍼에 값이 비워지면 해당 비트값은 0이 되며, 파인값은 써모미터 형식의 코드로 생성될 수 있다.When the unit buffer is filled with a value, the corresponding bit value becomes 1, and when the unit buffer is emptied, the corresponding bit value becomes 0, and the fine value can be generated with a thermometer-type code.
측정기는 비교 결과값이 0이 되어 TDC의 루프 동작이 종료되면, TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값을 파인값(fine value)으로 생성하고, 카운터값인 코스값 및 파인값에 기초하여 측정대상 캐패시터의 캐피시턴스를 측정하게 된다. When the comparison result value becomes 0 and the TDC loop operation ends, the meter generates a value filled in the unit buffer of the delay line included in the TDC as a fine value, and the counter value, the course value and Based on the fine value, the capacitance of the capacitor to be measured is measured.
다시 말해, 비교기 출력이 0으로 내려오면, 그때의 카운터값과 써모미터 형식의 파인값을 더한 시간 정보가 측정 노드의 캐패시턴스 정보값이 된다.In other words, when the output of the comparator goes down to 0, the time information obtained by adding the counter value at that time and the fine value in the form of a thermometer becomes the capacitance information value of the measurement node.
이때, 측정대상 캐패시터에 충전된 전하를 리셋시키기 위하여 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(Clear)를 인가하는 리셋 회로를 더 포함할 수 있다. At this time, a reset circuit for applying a clear signal (Clear) connecting the connection node to the ground (GND) may be further included in order to reset the charge charged in the capacitor to be measured.
도 2는 본 발명에 따른 캐패시턴스 검출장치의 리셋 동작을 설명하기 위한 도면이다. 클리어 신호가 인가되면, 도 2의 우측에 도시된 바와 같이, 스위칭 회로가 작동하고, 연결 노드를 그라운드(GND)에 연결시켜 측정대상 캐패시터에 충전된 전화를 리셋함으로써 캐패시턴스 측정을 초기화한다. 2 is a diagram for explaining a reset operation of the capacitance detection device according to the present invention. When the clear signal is applied, as shown on the right side of FIG. 2, the switching circuit operates, and the capacitance measurement is initialized by connecting the connection node to the ground (GND) to reset the phone charged in the capacitor to be measured.
G1 신호를 인가하면, 측정대상 캐패시터를 캐패시터 검출회로의 연결노드와 연결시키고, G1 신호와 동일한 타이밍에 S1 신호가 캐패시터 검출회로에 인가된다.When the G1 signal is applied, the capacitor to be measured is connected to the connection node of the capacitor detection circuit, and the S1 signal is applied to the capacitor detection circuit at the same timing as the G1 signal.
S1 신호에 의하여 정전류를 데이터 노드고 공급하고, 데이터 노드의 전압을 증가시킨다. 데이터 노드, 즉, 측정 노드의 전압은 소정의 기울기를 가지며 증가하게 된다. 데이터 노드(측정 노드)의 전압은 비교기의 네거티브 입력으로 인가되어, 위에서 설명한 바와 같이 레퍼런스 전압과 비교된다.A constant current is supplied to the data node by the S1 signal, and the voltage of the data node is increased. The voltage of the data node, that is, the measurement node increases with a predetermined slope. The voltage at the data node (measurement node) is applied to the negative input of the comparator and compared to the reference voltage as described above.
비교기는 데이터 노드 전압이 레퍼런스 전압보다 작으면 0, 데이터 노드 전압이 레퍼런스 전압보다 크면 1을 출력한다. 데이터 전압이 상승하여 레퍼런스 전압과 같아지기 전까지는 비교기 출력이 1이 된다. 비교기의 출력이 1로 유지되는 구간을 TDC에서 측정하게 된다.The comparator outputs 0 if the data node voltage is less than the reference voltage and 1 if the data node voltage is greater than the reference voltage. The comparator output becomes 1 until the data voltage rises to equal the reference voltage. The section where the output of the comparator remains at 1 is measured at TDC.
도 3은 본 발명에 따른 캐패시턴스 검출장치의 일구성인 순환 TDC(Cyclic Time to Digital Converter)의 구성을 나타내는 도면이다.3 is a diagram showing the configuration of a cyclic time to digital converter (TDC), which is one component of the capacitance detection device according to the present invention.
TDC는 제1 내지 제k 유닛 버퍼를 포함하는 딜레이 라인(delay line)을 갖는다. TDC는 비교기에서 출력된 비교 결과값이 1일 때 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣는다. 모든 유닛 버퍼에 1이 채워지면 d[k]값이 1이 되면서 선택 신호(selection signal)를 생성하는 DFF의 출력이 1이 되면서 딜레이 라인 입력의 극성이 1으로 바뀌게 된다. 도 3에 도시된 바와 같이, 선택신호 생성기(Selection Signal)는 DFF를 포함하고, 그의 출력(sel_pol)이 라인 입력으로 들어가 극성을 변화시키게 된다.The TDC has a delay line including first to kth unit buffers. When the comparison result value output from the comparator is 1, the TDC is delayed by the time delay value of the unit buffer and fills the first to kth unit buffers with 1. When all unit buffers are filled with 1, the value of d[k] becomes 1, the output of the DFF generating the selection signal becomes 1, and the polarity of the delay line input changes to 1. As shown in FIG. 3, the selection signal generator (Selection Signal) includes a DFF, and its output (sel_pol) enters the line input to change its polarity.
딜레이 라인은 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣고, 마지막 유닛 버퍼까지 0이 채워지면 출력이 0이 되면서 달리에 라인 입력의 극성이 다시 0으로 바뀌게 되며, 딜레이 라인은 다시 제1 내지 제k 유닛 버퍼에 1을 채워넣는 루프 동작이 계속 순환된다. TDC의 출력은 루프 동작에 의하여 클록(clock)의 형태가 되며(도 1 참조), 이 클록을 코스값(Coarse Value)로 카운터에서 카운트한다.The delay line fills the 1st to kth unit buffers with 0 again, and when 0s are filled up to the last unit buffer, the output becomes 0 and the polarity of the line input is changed to 0 again, and the delay line is again filled with 0s. The loop operation of filling the kth unit buffer with 1 continues to cycle. The output of the TDC is in the form of a clock by a loop operation (see FIG. 1), and this clock is counted as a coarse value by a counter.
딜레이 라인의 DFF의 출력 Q와 QB는 Clear 신호를 스타트 신호(Start signal)로 받으며, 비교기의 출력은 반전되어 DFF의 클록으로 사용된다. S1 신호와 Clear 신호가 인가되면(도 1 및 2 참조), 초기에 비교기 출력의 반전값은 0이 되고, DFF 출력인 Q와 QB는 각각 0과 1로 초기화 된다.The outputs Q and QB of the DFF of the delay line receive the clear signal as a start signal, and the output of the comparator is inverted and used as the clock of the DFF. When the S1 signal and the Clear signal are applied (see FIGS. 1 and 2), the inverted value of the comparator output initially becomes 0, and the DFF outputs Q and QB are initialized to 0 and 1, respectively.
비교기의 출력이 0으로 내려오면서, TDC의 루프 동작이 끝날 때 딜레이 라인의 유닛 버퍼에 채워져 있는 값을 DFF가 Q값으로 출력하게 되고, 이 값은 유닛 딜레이만큼의 레졸루션(resolution)을 갖는 파인값(Fine Value)로 써모미터 형태를 갖는다. 다시 설명하면, 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop, DFF)을 가지며, 비교 결과값이 0이 되면서 TDC의 루프 동작이 종료될 때, 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 파인값이 되는 것이다.As the output of the comparator goes down to 0, when the TDC loop operation ends, the DFF outputs the value filled in the unit buffer of the delay line as a Q value, and this value is a fine value with resolution equal to the unit delay. (Fine Value) in the form of a thermometer. In other words, the first to kth unit buffers each have a D Flip-Flop (DFF), and when the comparison result value becomes 0 and the TDC loop operation ends, the first to kth unit buffers The D flip-flop outputs the value filled in as an output value (Q value), and the output value (Q value) becomes a fine value in the form of a thermometer code.
도 4는 본 발명에 따른 캐패시턴스 검출방법 및 캐패시턴스 검출장치에서의 동작파형을 도시한다.4 shows operating waveforms in the capacitance detection method and capacitance detection device according to the present invention.
측정을 개시하기 위한 S1 신호와 Clear 신호가 인가되었을 때, 데이터 노드(측정 노드)의 전압을 레퍼런스 전압과 비교하는 비교기의 출력이 1일 때의 시간을 측정한다. When the S1 signal for starting measurement and the Clear signal are applied, the time when the output of the comparator that compares the voltage of the data node (measurement node) with the reference voltage is 1 is measured.
측정 대상은 캐패시턴스 값의 차이가 있는 3가지 커패시터를 갖는 회로를 대상으로 하며, 이를 캐패시턴스 값이 작은 순으로 Small, Normal, Big으로 표시했다 이때, 슬로프에 따라서 데이터 노드 전압이 레퍼런스 전압까지 상승하는 데 걸리는 시간이 상이하다. 이때, 데이터 노드 전압이 레퍼런스 전압까지 상승하는 데 걸리는 시간은 캐패시턴스 값의 정보가 시간 정보로 변환된 값이며, 그때의 캐패시턴스 값은 아래 수학식1롸 같다.The target for measurement is a circuit with three capacitors with different capacitance values, and it is displayed as Small, Normal, and Big in the order of small capacitance value. The time it takes is different. At this time, the time taken for the data node voltage to rise to the reference voltage is the value obtained by converting the capacitance value information into time information, and the capacitance value at that time is as shown in
여기서, C는 측정하고자 하는 캐패시턴스, t1은 비교기의 출력이 1로 유지되는 시간, i는 데이터 노드로 공급되는 정전류, VREF는 비교기의 레퍼런스 전압을 의미한다.Here, C is the capacitance to be measured, t 1 is the time the output of the comparator remains at 1, i is the constant current supplied to the data node, and VREF is the reference voltage of the comparator.
캐패시턴스의 크기에 따라 슬로프의 기울기와 레퍼런스 전압까지 상승하는 시간이 상이해진다. 즉, 큰 캐패시턴스(Big)의 슬로프는 기울기가 작고 데이터 노드의 전압이 레퍼런스 전압까지 상승하는 데 걸리는 시간이 길다. 반대로, 작은 캐패시턴스(Small)의 슬로프는 기울기가 크고 데이터 노드의 전압이 레퍼런스 전압까지 상승(도달)하는 데 걸리는 시간이 짧다. 캐패시턴스 값에 따라 비교기의 출력이 달라지므로, 시간 정보와 캐패시터 용량(값)의 관계식은 아래 수학식2와 같다.Depending on the size of the capacitance, the slope of the slope and the time to rise to the reference voltage are different. That is, the slope of the large capacitance (Big) has a small slope and it takes a long time for the voltage of the data node to rise to the reference voltage. Conversely, the slope of a small capacitance (Small) has a large slope and the time it takes for the voltage at the data node to rise (reach) to the reference voltage is short. Since the output of the comparator varies according to the capacitance value, the relational expression between the time information and the capacitor capacity (value) is shown in
여기서, tn과 tk는 각각 n라인, k라인에서의 시간 정보이고, Cn과 Ck는 각각 n라인, k라인에서의 캐패시턴스 값이 된다. 구체적으로, tn과 tk는 각각 n번째, k번째 어레이(array)에서 캐패시턴스 값을 측정할 때 비교기 출력이 1로 유지되는 시간을 의미한다. 이는 상대적인 값이며 그 상대값을 비교함으로써 수학식2를 통해 캐패시턴스 값을 구할 수 있게 된다. 만약, 절대값을 비교하는 경우라면, 위의 수학식1을 이용할 수 있을 것이다.Here, t n and t k are time information on line n and k, respectively, and C n and C k are capacitance values on line n and k, respectively. Specifically, t n and t k denote time during which the comparator output is maintained at 1 when capacitance values are measured in the n-th and k-th arrays, respectively. This is a relative value, and the capacitance value can be obtained through
따라서, 두 값의 차이를 비교하여 임계(Threshold) 범위를 설정하면 스토리지 캐패시턴스 값의 오차 범위를 설정할 수 있다. 아래 수학식3은 오차범위의 설정 방식을 나타낸다. Therefore, by comparing the difference between the two values and setting a threshold range, an error range of the storage capacitance value may be set. Equation 3 below shows a method for setting the error range.
여기서, Th1은 하한값(Lower Limit)을 의미하고, Thh는 상한값(Upper Limit)을 의미한다. 하한값과 상한값은 측정값의 상대적인 값이 중요한 애플리케이션에서 큰 의미를 갖는다. 즉, 측정값의 상대적인 값이 중요한 애플리케이션이라면 각 라인에서 측정된 캐패시턴스 값 정보를 이용하여 사용자가 원하는 에러 범위를 지정해서 이상 유무를 검출하는 것이 가능해진다. 즉, tn과 tk이 상기 수학식3을 벗어난 경우에는 허용 오차 범위를 초과한 것으로 판단할 수 있게 된다.Here, Th 1 means the lower limit, and Th h means the upper limit. The lower and upper limits are of great significance in applications where the relative values of measurements are important. That is, in an application in which the relative value of measured values is important, it is possible to detect an abnormality by designating an error range desired by the user using the capacitance value information measured in each line. That is, when t n and t k deviate from Equation 3, it can be determined that the tolerance range is exceeded.
도 4에 도시된 바와 같이, 정전류가 입력되는 s1 구간 동안 측정 노드의 출력 전압이 상승하게 된다. 이때, 출력 전압의 상승 기울기와 레퍼런스 전압에 따라 카운터값 및 파인값으로 측정되는 시간 정보의 크기가 달라질 수 있다. 결국, 레퍼런스 전압이 일정하다면, 캐패시턴스 값에 따라서 비교기의 출력이 달라지기 때문에, 카운터값인 코스값(Coarse Value)와 파인값(Fine Value)으로 측정된 시간 정보(Comp_out)에 따라서, 캐패시턴스 값을 정밀하게 측정할 수 있게 되며, 위의 수학식 2와 같이 오차 허용 범위(하한값과 상한값)를 설정하여 캐패시턴스 값을 측정할 수 있게 된다.As shown in FIG. 4, the output voltage of the measurement node rises during the s1 period in which the constant current is input. In this case, the size of time information measured by the counter value and the fine value may vary according to the rising slope of the output voltage and the reference voltage. After all, if the reference voltage is constant, since the output of the comparator varies according to the capacitance value, the capacitance value is determined according to the time information (Comp_out) measured by the counter value, the coarse value and the fine value. It is possible to precisely measure, and it is possible to measure the capacitance value by setting the tolerance range (lower limit value and upper limit value) as shown in
이하에서는, 본 발명에 따른 캐패시턴스 검출방법에 대해서 설명한다. 본 발명에 따른 캐패시턴스 검출방법은 측정대상 캐패시터를 연결 노드에 연결시키는 단계, 상기 연결 노드에 정전류를 공급하고 측정 노드의 전압을 측정하는 단계, 상기 측정 노드의 전압과 레퍼런스 전압을 비교하고, 0 또는 1의 비교 결과값을 출력하는 단계, 상기 비교 결과값이 1로 유지되는 시간동안 TDC(Time to Digital Converter)의 루프 동작에 의하여 생성되는 클록(clock)값을 누적하여 카운터값(counter value)을 생성하는 단계, 상기 비교 결과값이 0이 되어 상기 루프 동작이 종료되면, 상기 TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값에 기초하여 파인값(fine value)을 생성하는 단계 및 상기 카운터값 및 상기 파인값에 기초하여 상기 측정대상 캐패시터의 캐피시턴스를 측정하는 단계를 포함할 수 있다. Hereinafter, a capacitance detection method according to the present invention will be described. A capacitance detection method according to the present invention comprises the steps of connecting a capacitor to be measured to a connection node, supplying a constant current to the connection node and measuring the voltage of the measurement node, comparing the voltage of the measurement node with a reference voltage, and Outputting a comparison result value of 1, a counter value by accumulating clock values generated by a loop operation of a Time to Digital Converter (TDC) during a time period in which the comparison result value is maintained at 1 Generating a fine value based on a value filled in a unit buffer of a delay line included in the TDC when the comparison result value becomes 0 and the loop operation is terminated; and The method may further include measuring capacitance of the capacitor to be measured based on the counter value and the fine value.
이때, 비교 결과값을 출력하는 단계는, 상기 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압과 동일해지기 전까지 상기 비교 결과값을 1로 출력하게 된다.At this time, the step of outputting the comparison result value may include the comparison result value based on the voltage of the measurement node increasing with a predetermined slope by the constant current until the voltage of the measurement node becomes equal to the reference voltage. will output as 1.
구체적으로, 상기 비교 결과값을 출력하는 단계는, 비교기의 네거티브 입력(negative input)으로 인가된 상기 측정 노드의 전압과 상기 레퍼런스 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 상기 비교기는 1을 출력하고, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 크면 상기 비교기는 0을 출력하게 된다.Specifically, the step of outputting the comparison result value may include, based on the voltage of the measurement node applied as a negative input of the comparator and the reference voltage, if the voltage of the measurement node is less than the reference voltage, the The comparator outputs 1, and when the voltage of the measurement node is greater than the reference voltage, the comparator outputs 0.
한편, 측정 초기화와 관련하여, 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(clear)를 인가하여 상기 측정대상 캐패시터에 충전된 전하를 리셋시키는 단계를 더 포함할 수 있다.Meanwhile, in relation to measurement initialization, the method may further include resetting charges charged in the capacitor to be measured by applying a clear signal (clear) connecting a connection node to the ground (GND).
이때, TDC는 제1 내지 제k 유닛 버퍼를 갖는 상기 딜레이 라인을 포함하고, 상기 비교 결과값이 1일 때 상기 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣으며, 모든 유닛 버퍼에 1이 채워지면 상기 딜레이 라인 입력의 극성이 반전되어 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣는 루프 동작을 수행할 수 있다. 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop)을 가지며, 상기 비교 결과값이 0이 되면서 상기 TDC의 루프 동작이 종료될 때, 상기 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 상기 파인값이 될 수 있다.At this time, the TDC includes the delay line having the first to kth unit buffers, and when the comparison result value is 1, the TDC is delayed by the time delay value of the unit buffer and fills the first to kth unit buffers with 1, , When all unit buffers are filled with 1s, the polarity of the delay line input is inverted to perform a loop operation in which 0s are filled in the first to kth unit buffers again. The first to kth unit buffers each have a D flip-flop, and when the comparison result value becomes 0 and the loop operation of the TDC ends, values filled in the first to kth unit buffers The D flip-flop outputs as an output value (Q value), and the output value (Q value) may be the fine value in the form of a thermometer code.
본 발명에 따른 캐패시턴스 검출방법에 이용되는 회로 구성의 기능 및 동작에 관해서는 위에서 상세히 설명한 바, 중복 설명은 피하기로 한다. 본 발명에 따른 캐패시턴스 검출방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 기록 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.Since the function and operation of the circuit configuration used in the capacitance detection method according to the present invention have been described in detail above, redundant description will be avoided. The capacitance detection method according to the present invention may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer readable medium. A computer-readable recording medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the medium may be those specially designed and configured for the present invention or those known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. - includes hardware devices specially configured to store and execute program instructions, such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language codes that can be executed by a computer using an interpreter, as well as machine language codes such as those produced by a compiler. The hardware devices described above may be configured to act as one or more software modules to perform the operations of the present invention, and vice versa.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않 은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러 한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. In addition, although the above has been described with a focus on the embodiments, these are only examples and do not limit the present invention, and those skilled in the art to which the present invention belongs can exemplify the above to the extent that does not deviate from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that have not been made are possible. For example, each component specifically shown in the embodiment can be modified and implemented. And differences related to these variations and applications should be construed as being included in the scope of the present invention as defined in the appended claims.
Claims (12)
상기 연결 노드에 정전류를 공급하고 측정 노드의 전압을 측정하는 단계;
상기 측정 노드의 전압과 레퍼런스 전압을 비교하고, 0 또는 1의 비교 결과값을 출력하는 단계;
상기 비교 결과값이 1로 유지되는 시간동안 TDC(Time to Digital Converter)의 루프 동작에 의하여 생성되는 클록(clock)값을 누적하여 카운터값(counter value)을 생성하는 단계;
상기 비교 결과값이 0이 되어 상기 루프 동작이 종료되면, 상기 TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값에 기초하여 파인값(fine value)을 생성하는 단계; 및
상기 카운터값 및 상기 파인값에 기초하여 상기 측정대상 캐패시터의 캐피시턴스를 측정하는 단계;를 포함하는 캐패시턴스 검출방법.connecting a capacitor to be measured to a connection node;
supplying a constant current to the connection node and measuring a voltage of a measurement node;
comparing the voltage of the measurement node with a reference voltage and outputting a comparison result value of 0 or 1;
generating a counter value by accumulating a clock value generated by a loop operation of a Time to Digital Converter (TDC) for a time during which the comparison result value is maintained as 1;
generating a fine value based on a value filled in a unit buffer of a delay line included in the TDC when the comparison result value becomes 0 and the loop operation is terminated; and
and measuring the capacitance of the measurement target capacitor based on the counter value and the fine value.
상기 비교 결과값을 출력하는 단계는,
상기 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압과 동일해지기 전까지 상기 비교 결과값을 1로 출력하는 캐패시턴스 검출방법.According to claim 1,
In the step of outputting the comparison result value,
Based on the voltage of the measurement node increasing with a predetermined slope by the constant current, outputting the comparison result value as 1 until the voltage of the measurement node becomes equal to the reference voltage.
상기 비교 결과값을 출력하는 단계는,
비교기의 네거티브 입력(negative input)으로 인가된 상기 측정 노드의 전압과 상기 레퍼런스 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 상기 비교기는 1을 출력하고, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 크면 상기 비교기는 0을 출력하는 캐패시턴스 검출방법.According to claim 1,
In the step of outputting the comparison result value,
Based on the voltage of the measurement node and the reference voltage applied to the negative input of the comparator, if the voltage of the measurement node is less than the reference voltage, the comparator outputs 1, and the voltage of the measurement node is A capacitance detection method in which the comparator outputs 0 when it is greater than the reference voltage.
상기 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(clear)를 인가하여 상기 측정대상 캐패시터에 충전된 전하를 리셋시키는 단계;를 더 포함하는 캐패시턴스 검출방법.According to claim 1,
The method of detecting capacitance further comprising resetting the charge charged in the capacitor to be measured by applying a clear signal (clear) connecting the connection node to the ground (GND).
상기 TDC는 제1 내지 제k 유닛 버퍼를 갖는 상기 딜레이 라인을 포함하고, 상기 비교 결과값이 1일 때 상기 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣으며, 모든 유닛 버퍼에 1이 채워지면 상기 딜레이 라인 입력의 극성이 반전되어 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣는 루프 동작을 수행하는 캐패시턴스 검출방법.According to claim 1,
The TDC includes the delay line having first to kth unit buffers, and when the comparison result value is 1, it is delayed by the time delay value of the unit buffer and fills the first to kth unit buffers with 1, When all unit buffers are filled with 1s, the polarity of the delay line input is reversed to perform a loop operation in which 0s are filled in the first to kth unit buffers again.
상기 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop)을 가지며, 상기 비교 결과값이 0이 되면서 상기 TDC의 루프 동작이 종료될 때, 상기 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 상기 파인값이 되는 캐패시턴스 검출방법.According to claim 5,
The first to kth unit buffers each have a D flip-flop, and when the comparison result value becomes 0 and the loop operation of the TDC is terminated, the first to kth unit buffers are filled. A capacitance detection method in which the D flip-flop outputs a value as an output value (Q value), and the output value (Q value) becomes the fine value in the form of a thermometer code.
상기 연결 노드에 정전류가 공급된 뒤, 측정 노드에서 측정된 전압과 레퍼런스 전압을 비교하고, 0 또는 1의 비교 결과값을 출력하는 비교기;
상기 비교 결과값이 1로 유지되는 시간동안 루프 동작을 수행하여 클록(clock)값을 생성하는 TDC(Time to Digital Converter);
상기 TDC에서 생성된 클록값을 누적하여 카운터값(counter value)을 생성하는 카운터; 및
상기 비교 결과값이 0이 되어 상기 TDC의 루프 동작이 종료되면, 상기 TDC에 포함된 딜레이 라인(delay line)의 유닛 버퍼에 채워진 값을 파인값(fine value)으로 생성하고, 상기 카운터값과 상기 파인값에 기초하여 상기 측정대상 캐패시터의 캐피시턴스를 측정하는 측정기;를 포함하는 캐패시턴스 검출장치.a connection node to which a capacitor to be measured is connected;
a comparator that compares a voltage measured at a measurement node with a reference voltage after a constant current is supplied to the connection node, and outputs a comparison result value of 0 or 1;
A Time to Digital Converter (TDC) generating a clock value by performing a loop operation for a time period in which the comparison result value is maintained as 1;
a counter generating a counter value by accumulating the clock value generated by the TDC; and
When the comparison result value becomes 0 and the loop operation of the TDC is terminated, a value filled in a unit buffer of a delay line included in the TDC is generated as a fine value, and the counter value and the A capacitance detecting device comprising a measuring device for measuring the capacitance of the capacitor to be measured based on the fine value.
상기 비교기는 상기 정전류에 의하여 소정의 슬로프를 가지며 증가하는 상기 측정 노드의 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압과 동일해지기 전까지 상기 비교 결과값을 1로 출력하는 캐패시턴스 검출장치.According to claim 7,
The comparator outputs the comparison result value as 1 until the voltage of the measurement node becomes equal to the reference voltage based on the voltage of the measurement node that has a predetermined slope and increases by the constant current.
상기 비교기는, 네거티브 입력(negative input)으로 인가된 상기 측정 노드의 전압과 상기 레퍼런스 전압에 기초하여, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 작으면 상기 비교 결과값을 1로 출력하고, 상기 측정 노드의 전압이 상기 레퍼런스 전압보다 크면 상기 비교 결과값을 0으로 출력하는 캐패시턴스 검출장치.According to claim 7,
The comparator, based on the voltage of the measurement node applied as a negative input and the reference voltage, outputs the comparison result value as 1 when the voltage of the measurement node is less than the reference voltage, and the measurement node A capacitance detection device that outputs the comparison result value as 0 when the voltage of the node is greater than the reference voltage.
상기 측정대상 캐패시터에 충전된 전하를 리셋시키기 위하여 상기 연결 노드를 그라운드(GND)에 연결시키는 클리어 신호(Clear)를 인가하는 리셋 회로;를 더 포함하는 캐패시턴스 검출장치.According to claim 8,
The capacitance detection device further includes a reset circuit for applying a clear signal (Clear) connecting the connection node to the ground (GND) in order to reset the charge charged in the capacitor to be measured.
상기 딜레이 라인은 제1 내지 제k 유닛 버퍼를 포함하고, 상기 비교 결과값이 1일 때 상기 유닛 버퍼의 시간 지연값만큼 지연되어 제1 내지 제k 유닛 버퍼에 1을 채워 넣으며, 모든 유닛 버퍼에 1이 채워지면 상기 딜레이 라인 입력의 극성이 반전되어 다시 제1 내지 제k 유닛 버퍼에 0을 채워넣는 루프 동작을 수행하는 캐패시턴스 검출장치.According to claim 7,
The delay line includes first to kth unit buffers, and when the comparison result value is 1, it is delayed by the time delay value of the unit buffer and fills the first to kth unit buffers with 1, and all unit buffers are delayed by the time delay value. When 1 is filled, the polarity of the delay line input is reversed to perform a loop operation in which 0 is filled in the first to k th unit buffers again.
상기 제1 내지 제k 유닛 버퍼는 각각 D플립플롭(D Flip-Flop)을 가지며, 상기 비교 결과값이 0이 되면서 상기 TDC의 루프 동작이 종료될 때, 상기 제1 내지 제k 유닛 버퍼에 채워진 값을 상기 D플립플롭이 출력값(Q값)으로 내보내고, 상기 출력값(Q값)이 써모미터(thermometer) 코드 형식의 상기 파인값이 되는 캐패시턴스 검출장치.According to claim 11,
The first to kth unit buffers each have a D flip-flop, and when the comparison result value becomes 0 and the loop operation of the TDC is terminated, the first to kth unit buffers are filled. A capacitance detection device in which the D flip-flop outputs a value as an output value (Q value), and the output value (Q value) becomes the fine value in the form of a thermometer code.
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| JPS6242159A (en) * | 1985-04-25 | 1987-02-24 | Konishiroku Photo Ind Co Ltd | Method and device for processing photosensitive lithographic plate |
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| KR20170014070A (en) | 2015-07-28 | 2017-02-08 | 엘에스산전 주식회사 | Method for measuring capacitance of dc link capacitor |
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2021
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| CN116879636B (en) * | 2023-09-08 | 2023-12-08 | 湖南大学 | LLC converter output side DC-link capacitance online monitoring system and method |
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