KR20220157880A - Adaptive Non-speculative DFE with Extended Time Constraint For PAM-4 Receiver - Google Patents

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KR20220157880A
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Abstract

An adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver and an operating method thereof are presented. The adaptive non-predictive DFE with extended time constraints for the PAM-4 receiver proposed in the present invention includes: a continuous time linear equalizer (CTLE) for activating high-frequency components of an input signal; a track and hold (T&H) circuit for tracking and holding the output of the CTLE; and a sampler. The sampler includes: a decision feedback equalization sampler (DFE sampler) for equalizing the output of the T&H circuit and sampling the output of the T&H circuit in a DFE sampling clock phase; and a DATA sampler for sampling the signal equalized by the DFE sampler on a DATA sampling clock phase. The DFE sampling clock phase and the DATA sampling clock phase are different. Therefore, hardware for PAM-4 DFE implementation can be reduced.

Description

PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE{Adaptive Non-speculative DFE with Extended Time Constraint For PAM-4 Receiver}Adaptive Non-speculative DFE with Extended Time Constraint For PAM-4 Receiver}

본 발명은 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE(Decision Feedback Equalizer)에 관한 것이다. The present invention relates to an adaptive non-predictive Decision Feedback Equalizer (DFE) with extended time constraints for PAM-4 receivers.

5G 이동통신 기술이 보편화되고 딥 러닝 기술이 자율주행과 시각인식에 적용되면서, 높은 데이터 전송 및 수신을 위한 수요가 늘고 있다. 데이터 속도가 증가함에 따라 채널에 의한 감쇠는 더 높아지고 결과적인 부호간 간섭(Inter Symbol Interference; ISI)은 NRZ 신호를 제한한다. 따라서 데이터 속도의 두 배로 전송할 수 있는 PAM-4 신호는 NRZ 신호[2][4]보다 높은 대역폭 효율성으로 인해 더 효율적이다. As 5G mobile communication technology becomes common and deep learning technology is applied to autonomous driving and visual recognition, demand for high data transmission and reception is increasing. As the data rate increases, the attenuation by the channel becomes higher and the resulting Inter Symbol Interference (ISI) limits the NRZ signal. Therefore, PAM-4 signals that can transmit at twice the data rate are more efficient than NRZ signals [2] [4] due to their higher bandwidth efficiency.

전송 라인을 통해 수신되는 데이터에서는 저주파와 고주파 구성 요소 간의 감쇠 차이로 인해 수신 오류가 발생한다. 신호 무결성을 보상하기 위한 몇 가지 등화 기법이 있다. 연속 시간 선형 등화(Continuous Time Linear Equalization; CTLE)는 전력 소비량이 적고 간단한 구현이 특징이며, 프리-커서(pre-cursor) 및 포스트-커서(post-cursor) ISI를 모두 제거할 수 있는 장점이 있다. 단, 기생 극(parasitic pole)으로 인한 주파수 대역폭에는 제한이 있으며 신호와 노이즈는 동일한 양만큼 증가한다. 따라서 신호 대 잡음비(Sigmal to Noise Ratio; SNR) 특성을 개선하기 위해 의사결정 피드백 이퀄라이저(Decision Feedback Equalizer; DFE)[1][2]를 사용하여 ISI만 선택적으로 제거한다. DFE는 다음 샘플 전에 데이터 샘플링과 필터 계수 작동이 필요하며, 고속 데이터 속도에서 시간 제한이 매우 엄격하다. 시간 제한 조건이 충족되지 않으면 첫 번째 탭(first tap)을 사용할 수 없으며 ISI를 효율적으로 제거할 수 없다. DFE에는 직접 DFE와 예측 DFE의 두 가지 유형이 있다[6]. 직접 DFE는 이전 샘플을 기반으로 다음 샘플에 나타나는 ISI를 제거한다. 직접 DFE 구조는 최소의 샘플러를 사용하지만, 가장 엄격한 시간 제한을 가지고 있다. 피드백 지연을 줄이기 위해 다양한 직접 DFE가 제안되었으며, 동일한 시간 제한 조건이 여전히 적용된다[1][2][7]. 예측 DFE는 모든 경우에 의해 판단되는 데이터 중에서 신뢰성이 가장 높은 데이터를 선택한다[9]. 주어진 시간 제한을 충족시키기 위해 적용되는 피드백 경로가 없기 때문에, 특히 PAM4 신호에서 너무 많은 샘플러와 멀티플렉서를 사용한다. 따라서, PAM-4 신호를 위한 하드웨어 소비 예측 DFE 접근 방식을 대체하기 위한 DFE의 시간 제한을 확장하는 방안을 필요로 한다. In data received through a transmission line, reception errors occur due to differences in attenuation between low-frequency and high-frequency components. There are several equalization techniques to compensate for signal integrity. Continuous Time Linear Equalization (CTLE) features low power consumption, simple implementation, and has the advantage of eliminating both pre-cursor and post-cursor ISI. . However, the frequency bandwidth is limited due to the parasitic pole, and the signal and noise increase by the same amount. Therefore, only ISI is selectively removed using a decision feedback equalizer (DFE) [1] [2] to improve the Sigmal to Noise Ratio (SNR) characteristics. DFE requires data sampling and filter coefficient operation before the next sample, and has very tight time limits at high data rates. If the time constraint is not met, the first tap cannot be used and the ISI cannot be effectively removed. There are two types of DFE: direct DFE and predictive DFE [6]. Direct DFE removes the ISI present in the next sample based on the previous sample. Direct DFE structures use the fewest samplers, but have the most stringent time constraints. Various direct DFEs have been proposed to reduce the feedback delay, and the same time constraint still applies [1][2][7]. Prediction DFE selects the data with the highest reliability among data judged by all cases [9]. It uses too many samplers and multiplexers, especially in PAM4 signals, because no feedback path is applied to meet the given time constraints. Therefore, there is a need for a method to extend the time limit of DFE to replace the hardware consumption prediction DFE approach for PAM-4 signals.

본 발명이 이루고자 하는 기술적 과제는 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE를 통해 DFE의 시간 제한을 확장할 수 있는 새로운 접근 방식을 제안하고자 한다.A technical problem to be achieved by the present invention is to propose a new approach capable of extending the time limit of a DFE through an adaptive non-predictive DFE having an extended time constraint for a PAM-4 receiver.

일 측면에 있어서, 본 발명에서 제안하는 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE는 입력 신호의 고주파 성분을 활성화하기 위한 CTLE(Continuous Time Linear Equalizer), CTLE의 출력을 트랙 및 홀드하기 위한 T&H(Track and Hold) 회로 및 샘플러를 포함하고, 상기 샘플러는 T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 DFE 샘플러(Decision Feedback Equalization Sampler) 및 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 DATA 샘플러를 포함하고, 상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상은 상이하다. In one aspect, the adaptive non-predictive DFE with extended time constraints for the PAM-4 receiver proposed in the present invention uses a Continuous Time Linear Equalizer (CTLE) for activating high-frequency components of an input signal and the output of the CTLE. A Track and Hold (T&H) circuit and a sampler for track and hold, wherein the sampler equalizes an output of the T&H circuit and samples the output of the T&H circuit in a DFE sampling clock phase (Decision Feedback Equalization sampler) and a DATA sampler for sampling a signal equalized by the DFE sampler in phase of the DATA sampling clock, wherein the DFE sampling clock phase and the DATA sampling clock phase are different.

상기 T&H 회로는 클락의 하강 에지에서 2 UI(Unit Interval) 동안 CTLE의 출력을 트랙하고, 클락의 상승 에지에서 2 UI 동안 CTLE의 출력을 홀드한다. The T&H circuit tracks the output of CTLE for 2 Unit Intervals (UIs) on the falling edge of the clock and holds the output of CTLE for 2 UI on the rising edge of the clock.

상기 DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DFE 샘플러의 출력은 가산기의 출력 전압을 수렴하도록 등화하기 위한 탭 계수로 사용하고, 상기 DATA 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DATA 샘플러의 출력은 인코딩되어 데이터로 사용함으로써 시간 마진을 증가시킨다. The output of the DFE sampler sampling the output of the T&H circuit in the DFE sampling clock phase is used as a tap coefficient for equalizing the output voltage of the adder to converge, and the DATA sampler sampling the output of the T&H circuit in the DATA sampling clock phase The output is encoded and used as data to increase the time margin.

상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상이 상이함으로써, DATA 샘플러의 정착 시간은 DFE 샘플러의 정착 시간보다 더 큰 마진을 갖고, DFE 샘플러의 출력에 오류가 발생하는 경우, 정착 시간의 더 큰 마진을 갖는 DATA 샘플러의 출력을 이용하여 탭 계수를 조정한다. Since the DFE sampling clock phase and the DATA sampling clock phase are different, the settling time of the DATA sampler has a larger margin than the settling time of the DFE sampler, and when an error occurs in the output of the DFE sampler, the settling time has a larger margin Adjust the tap coefficient using the output of the DATA sampler with .

상기 T&H 회로와 상기 샘플러 사이에 가산기를 더 포함하고, 상기 가산기는 저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 탭을 이용한 방향 등화(directional equalization)를 통해 가중치에 관계없이 신호의 공통 전압을 일정하게 유지한다. An adder is further included between the T&H circuit and the sampler, and the adder makes the common voltage of the signal constant regardless of the weight through directional equalization using a low voltage differential signaling (LVDS) tap. keep

또 다른 일 측면에 있어서, 본 발명에서 제안하는 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE 동작 방법은 CTLE(Continuous Time Linear Equalizer)를 통해 입력 신호의 고주파 성분을 활성화하는 단계, T&H(Track and Hold) 회로를 통해 CTLE의 출력을 트랙 및 홀드하는 단계, 샘플러의 DFE 샘플러(Decision Feedback Equalization Sampler)를 통해 T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 단계 및 샘플러의 DATA 샘플러를 통해 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 단계를 포함한다.In another aspect, an adaptive non-predictive DFE operating method with extended time constraints for a PAM-4 receiver proposed in the present invention activates a high-frequency component of an input signal through a continuous time linear equalizer (CTLE). Step, track and hold the output of the CTLE through the T&H (Track and Hold) circuit, equalize the output of the T&H circuit through the DFE sampler (Decision Feedback Equalization Sampler) of the sampler, and perform the T&H on the DFE sampling clock phase. sampling the output of the circuit and sampling the signal equalized by the DFE sampler at the DATA sampling clock phase through the DATA sampler of the sampler.

본 발명의 실시예들에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-추론적 DFE는 트랙 및 홀드 연산을 사용하여 두 지점에서 동일한 레벨의 신호를 샘플링함으로써 직접 DFE에서 1 UI(Unit Interval)의 시간 제한을 1.5UI까지 확장할 수 있다. FIR-탭은 LVDS 구조를 채택하여 공통 전압을 유지하고 SS-LMS 알고리즘을 사용하여 최적의 탭 가중치를 구하며, 첫 번째 포스트-커서(first post-cursor) ISI 제거는 LVDS 탭으로 수행되며 제안된 DFE에 의해 충분한 정착 시간(settling time)이 제공된다. 제안된 구조는 PAM-4에 대한 예측 DFE를 실행하는 루프를 제거할 수 있으며, 따라서 PAM-4 DFE 구현을 위한 하드웨어를 감소시킬 수 있다.An adaptive non-speculative DFE with extended time constraints for a PAM-4 receiver according to embodiments of the present invention uses a track and hold operation to sample a signal of the same level at two points, thereby reducing 1 UI in the DFE directly. (Unit Interval) time limit can be extended up to 1.5 UI. The FIR-tap adopts the LVDS structure to maintain a common voltage and uses the SS-LMS algorithm to find the optimal tap weight, the first post-cursor ISI rejection is performed with the LVDS tap, and the proposed DFE Sufficient settling time is provided by The proposed structure can eliminate the loop of performing predictive DFE for PAM-4, thus reducing the hardware for PAM-4 DFE implementation.

도 1은 종래기술에 따른 직접 DFE 구조 및 예측 DFE 구조를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE를 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 샘플러의 구조도이다.
도 4는 본 발명의 일 실시예에 따른 가산기의 구조도이다.
도 5는 본 발명의 일 실시예에 따른 샘플러의 타이밍 다이어그램을 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 피드백 지연을 얻기 위해 사용되는 강압형 래치를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 피드백 지연을 얻기 위해 사용되는 CML 래치를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE의 동작 방법을 설명하기 위한 흐름도이다.
도 9 내지 도 16은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 의사결정 피드백 이퀄라이저의 구성도이다.
도 18은 본 발명의 일 실시예에 따른 의사결정 피드백 이퀄라이저의 확대도이다.
도 19는 본 발명의 일 실시예에 따른 샘플러의 타이밍 다이어그램을 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 가산기 탭 계수 조정 방법의 순서도이다.1 is a diagram showing a direct DFE structure and a predictive DFE structure according to the prior art.
2 is a diagram illustrating an adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver according to an embodiment of the present invention.
3 is a structural diagram of a sampler according to an embodiment of the present invention.
4 is a structural diagram of an adder according to an embodiment of the present invention.
5 is a diagram showing a timing diagram of a sampler according to an embodiment of the present invention.
6 is a diagram for explaining a step-down latch used to obtain a feedback delay according to an embodiment of the present invention.
7 is a diagram for explaining a CML latch used to obtain a feedback delay according to an embodiment of the present invention.
8 is a flowchart for explaining a method of operating an adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver according to an embodiment of the present invention.
9 to 16 are views showing simulation results according to an embodiment of the present invention.
17 is a configuration diagram of a decision feedback equalizer according to an embodiment of the present invention.
18 is an enlarged view of a decision feedback equalizer according to an embodiment of the present invention.
19 is a diagram illustrating a timing diagram of a sampler according to an embodiment of the present invention.
20 is a flowchart of a method for adjusting adder tap coefficients according to an embodiment of the present invention.

본 발명은 PAM4 신호로 DFE의 시간 제한 문제를 해결하기 위한 새로운 접근 방식을 제안한다. 본 발명의 실시예에 따르면, 트랙 및 홀드 연산을 사용하여 두 지점에서 동일한 레벨의 신호를 샘플링함으로써 직접 DFE에서 1 UI(Unit Interval)의 시간 제한을 1.5UI까지 확장할 수 있다. FIR-탭은 LVDS 구조를 채택하여 공통 전압을 유지하고 SS-LMS 알고리즘을 사용하여 최적의 탭 가중치를 구한다. 첫 번째 포스트-커서(first post-cursor) ISI 제거는 LVDS 탭으로 수행되며 제안된 DFE에 의해 충분한 정착 시간(settling time)이 제공된다. 제안된 구조는 PAM-4에 대한 예측 DFE를 실행하는 루프를 제거할 수 있으며, 이는 PAM-4 DFE 구현을 위한 하드웨어 감소로 이어진다. 제안된 DFE를 사용하는 PAM-4 시리얼 링크는 65nm CMOS 기술로 설계되고 분석되었다. 손실이 11.9dB, 13.8dB인 채널은 CTLE와 제안된 1-탭 DFE를 통해 보상되었으며, 시뮬레이션 결과는 아이 오프닝(eye opening)의 악화 없이 시간 제한을 확장할 수 있음을 보여준다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다. The present invention proposes a new approach to solve the time limit problem of DFE with PAM4 signal. According to an embodiment of the present invention, the time limit of 1 UI (Unit Interval) can be extended to 1.5 UI directly in the DFE by sampling signals of the same level at two points using a track and hold operation. The FIR-tap adopts the LVDS structure to maintain a common voltage and uses the SS-LMS algorithm to obtain the optimal tap weight. The first post-cursor ISI cancellation is performed with an LVDS tap, and sufficient settling time is provided by the proposed DFE. The proposed structure can eliminate the loop of executing predictive DFE for PAM-4, which leads to hardware reduction for PAM-4 DFE implementation. A PAM-4 serial link using the proposed DFE was designed and analyzed in 65nm CMOS technology. Channels with losses of 11.9dB and 13.8dB were compensated by CTLE and the proposed 1-tap DFE, and simulation results show that the time limit can be extended without deterioration of the eye opening. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 종래기술에 따른 직접 DFE 구조 및 예측 DFE 구조를 나타내는 도면이다. 1 is a diagram showing a direct DFE structure and a predictive DFE structure according to the prior art.

도 1A는 원탭 직접 DFE(one tap direct Decision Feedback Equalizer)를 나타내고 도 1B는 PAM-4 전체 데이터 전송률 케이스에 대한 원탭 예측 DFE(one tap speculative Decision Feedback Equalizer)를 나타낸다. 직접 DFE 구조에서, 임계 경로의 시간 제한은 다음과 같이 나타낸다: 1A shows a one tap direct decision feedback equalizer (DFE) and FIG. 1B shows a one tap speculative decision feedback equalizer (DFE) for the PAM-4 full data rate case. In the direct DFE architecture, the time limit of the critical path is given by:

Figure pat00001
(1)
Figure pat00001
(One)

여기서 Tclk-q는 샘플러의 클락-q 지연(clock-to-q delay)이고, + Tprop-vtoi는 디지털화된 hl 값의 변화에서 가산기 전류의 변화까지의 전파 지연이며, Tsumsettle은 가산기 전류 변화에 대응하는 가산기 출력 전압의 정착 시간이다. 직접 DFE에서 시간 제한을 완화하기 위한 방법으로 예측 구조가 있다. ISI가 가산기의 출력 노드에서 제거되지 않기 때문에 예측 구조에는 정착 시간이 필요하지 않다. 그러나 가산기의 출력 노드는 직접 DFE에 비해 4배 더 많은 샘플러를 구동해야 한다. 즉, 멀티플렉서와 인코더가 포함될 경우 직접 DFE보다 4배 더 많은 하드웨어가 필요하다. 더욱이, 신뢰할 수 있는 값을 선택하기 위해 멀티플렉서에 의해 생성된 루프는 예측 구조의 이점을 감소시킨다[2]. 예측 DFE 구조에서, 임계 경로의 시간 제한은 다음과 같이 나타낸다: where T clk-q is the clock-to-q delay of the sampler, + T prop-vtoi is the propagation delay from the change in the digitized hl value to the change in the adder current, and T sumsettle is the adder current It is the settling time of the adder output voltage corresponding to the change. As a way to mitigate the time limit in direct DFE, there is a predictive structure. No settling time is required for the prediction structure because the ISI is not removed at the output node of the adder. However, the output node of the adder needs to drive 4x more samplers compared to the direct DFE. That is, when a multiplexer and encoder are included, four times more hardware is required than a direct DFE. Moreover, the loop created by the multiplexer to select reliable values reduces the advantage of predictive structures [2]. In the predictive DFE structure, the time limit of the critical path is given by:

Figure pat00002
(2)
Figure pat00002
(2)

여기서 Tprop-mux는 mux 전파 지연이다. 가산기를 통한 피드백 등화 작용이 없기 때문에 Tprop-vtoi와 Tsum-settle은 제거되고 Tprop-mux만 추가된다. 따라서 예측 DFE가 직접 구조보다 시간 제한을 만족하기가 더 쉽다.where T prop-mux is the mux propagation delay. Since there is no feedback equalization through the adder, T prop-vtoi and T sum-settle are removed and only T prop-mux is added. Therefore, it is easier for predictive DFEs to satisfy the time constraints than direct structures.

도 2는 본 발명의 일 실시예에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE를 나타내는 도면이다. 2 is a diagram illustrating an adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver according to an embodiment of the present invention.

본 발명의 실시예에 따르면, 1.5 UI(Unit Interval) 타이밍 제한을 가지는 비예측 적응형 DFE 구조가 제안된다. 제안된 접근 방식은 직접 DFE와 예측 DFE의 단점을 극복하면서 추가 하드웨어를 최소화한다. 도 2는 쿼터-레이트(quarter-rate) PAM-4 신호를 위한 제안하는 DFE의 블록 다이어그램을 나타낸다. 기존 DFE 구조와 비교했을 때, DFE 샘플러와 DATA 샘플러를 포함하는 샘플러(도 3 참조)가 사용되었다. 도 4는 본 발명의 실시예에 따른 LVDS 탭을 갖는 가산기를 나타내는 도면이다. According to an embodiment of the present invention, a non-predictive adaptive DFE structure having a 1.5 Unit Interval (UI) timing limit is proposed. The proposed approach overcomes the disadvantages of direct DFE and predictive DFE while minimizing additional hardware. Figure 2 shows a block diagram of the proposed DFE for quarter-rate PAM-4 signals. Compared to the existing DFE structure, a sampler including a DFE sampler and a DATA sampler (see FIG. 3) was used. 4 is a diagram illustrating an adder having LVDS taps according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE는 CTLE(Continuous Time Linear Equalizer)(210), T&H(Track and Hold) 회로(220), 가산기(230) 및 샘플러(240)를 포함한다. An adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver according to an embodiment of the present invention includes a continuous time linear equalizer (CTLE) 210, a track and hold (T&H) circuit 220, an adder (230) and sampler (240).

먼저, CTLE(210)는 입력 신호의 고주파 성분을 활성화(boost)한다.First, the CTLE 210 activates (boosts) a high-frequency component of the input signal.

T&H 회로(220)는 CTLE(210)의 출력을 트랙 및 홀드한다. T&H circuit 220 tracks and holds the output of CTLE 210.

CTLE(210)의 출력은 트랙 및 홀드를 필요로 하고, 본 발명의 실시예에서는 트랙 및 홀드(Tracked and Hold; T&H) 회로(220)의 부트스트랩(bootstrap) 구조가 채택된다[1][8]. T&H 회로(220)는 클락의 하강 에지에서 2 UI(Unit Interval) 동안 CTLE(210)의 출력을 추적하고, 클락의 상승 에지에서 2 UI 동안 CTLE(210)의 출력을 홀드한다. The output of CTLE 210 requires track and hold, and in the embodiment of the present invention, a bootstrap structure of track and hold (T&H) circuit 220 is adopted [1] [8 ]. The T&H circuit 220 tracks the output of the CTLE 210 for 2 Unit Intervals (UIs) on the falling edge of the clock and holds the output of the CTLE 210 for 2 UI on the rising edge of the clock.

T&H 회로(220)와 샘플러(240) 사이의 가산기(230)는 저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 탭을 이용한 방향 등화(directional equalization)를 통해 가중치에 관계없이 신호의 공통 전압을 일정하게 유지한다. The adder 230 between the T&H circuit 220 and the sampler 240 makes the common voltage of the signal constant regardless of the weight through directional equalization using a low voltage differential signaling (LVDS) tap. keep

샘플러(240)는 DFE 샘플러(Decision Feedback Equalization Sampler) 및 DATA 샘플러를 포함한다(도 3 참조). The sampler 240 includes a decision feedback equalization sampler (DFE sampler) and a DATA sampler (see FIG. 3).

DFE 샘플러는 T&H 회로(220)의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한다. The DFE sampler equalizes the output of the T&H circuit 220 and samples the output of the T&H circuit at the DFE sampling clock phase.

DATA 샘플러는 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링한다. 여기서, DFE 샘플링 클락 위상과 DATA 샘플링 클락 위상은 상이하다. The DATA sampler samples the signal equalized by the DFE sampler on the DATA sampling clock phase. Here, the DFE sampling clock phase and the DATA sampling clock phase are different.

T&H 회로의 출력은 DFE 샘플러에 의해 DFE 샘플링 클락 위상에서 다시 한 번 등화된 다음, DFE 샘플링 클락 위상과 상이한 DFE 샘플링 클락 위상에서 DATA 샘플러에 의해 샘플링된다. 직접 DFE 구조에서는 데이터 샘플러의 출력만 탭 계수로 사용되며, 인코딩되어 복구된 데이터로 사용된다. 반면에, 제안된 접근법에서의 DFE 샘플러와 DATA 샘플러의 역할은 아래에 설명된 바와 같이 직접 DFE 구조와 다르다. DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DFE 샘플러의 출력은 가산기의 출력 전압을 수렴하도록 등화하기 위한 탭 계수로 사용한다. 그리고, DATA 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DATA 샘플러의 출력은 인코딩되어 데이터로 사용함으로써 시간 마진을 증가시킬 수 있다. 상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상이 상이함으로써, DATA 샘플러의 정착 시간은 DFE 샘플러의 정착 시간보다 더 큰 마진을 가질 수 있다. 또한, DFE 샘플러의 출력에 오류가 발생하는 경우, 정착 시간의 더 큰 마진을 갖는 DATA 샘플러의 출력을 이용하여 탭 계수를 조정할 수 있다. 본 발명의 실시예에 따른 샘플러(240)의 상세한 타이밍 다이어그램은 도 3에 도시되어 있다. The output of the T&H circuit is equalized once again at the DFE sampling clock phase by the DFE sampler and then sampled by the DATA sampler at a different DFE sampling clock phase than the DFE sampling clock phase. In the direct DFE structure, only the output of the data sampler is used as a tap coefficient and is used as encoded and recovered data. On the other hand, the roles of the DFE sampler and DATA sampler in the proposed approach are different from the direct DFE structure as described below. The output of the DFE sampler, which samples the output of the T&H circuit in the DFE sampling clock phase, is used as a tap coefficient to equalize the output voltage of the adder to converge. In addition, the output of the DATA sampler, which samples the output of the T&H circuit in the DATA sampling clock phase, is encoded and used as data, thereby increasing the time margin. Since the DFE sampling clock phase and the DATA sampling clock phase are different, the settling time of the DATA sampler may have a larger margin than the settling time of the DFE sampler. In addition, when an error occurs in the output of the DFE sampler, the tap coefficient can be adjusted using the output of the DATA sampler having a larger settling time margin. A detailed timing diagram of sampler 240 according to an embodiment of the present invention is shown in FIG. 3 .

도 5는 본 발명의 일 실시예에 따른 샘플러의 타이밍 다이어그램을 나타내는 도면이다. 5 is a diagram showing a timing diagram of a sampler according to an embodiment of the present invention.

하나의 T&H 회로는 CLK270의 하강 에지에서 2UI의 입력 신호를 추적하고 CLK270의 상승 에지에서 2UI를 홀드한다. 이 T&H 회로의 출력은 도 5의 EYE270에 나타내었다. EYE270은 각각 CLK0의 상승 에지에서 DFE 샘플러에 의해 샘플링되고, CLK45의 상승 에지에서 DATA 샘플러에 의해 샘플링된다. CLK0에서 EYE270을 샘플링함으로써 DFE 샘플러의 출력은 EYE0을 등화하기 위한 탭 계수로서 사용한다. 등화된 EYE0는 CLK135에서 DATA 샘플러를 통해 샘플링되며 복구된 데이터로 사용된다. One T&H circuit tracks the input signal of 2UI on the falling edge of CLK270 and holds 2UI on the rising edge of CLK270. The output of this T&H circuit is shown at EYE270 in FIG. EYE270 is sampled by the DFE sampler on the rising edge of CLK0 and sampled by the DATA sampler on the rising edge of CLK45, respectively. By sampling EYE270 at CLK0, the output of the DFE sampler is used as a tap coefficient to equalize EYE0. Equalized EYE0 is sampled through the DATA sampler in CLK135 and used as recovered data.

EYE0은 CLK0에서 샘플링된 DFE 샘플러의 출력에 의해 등화되기 때문에 등화에 대해 CLK0에서 CLK135까지의 1.5UI의 시간 마진을 가진다. 따라서 직접 DFE의 1UI 시간 제한은 본 발명의 실시예에 따른 샘플링 타이밍이 상이한 DFE 샘플러와 DATA 샘플러를 시용하여 하나의 샘플러가 수행하던 역할을 분리함으로써 1.5UI로 확장될 수 있다. 식 (3)은 DFE 샘플러에서 DATA 샘플러까지의 임계 경로의 타이밍 제한을 나타내고, 식 (4)는 두 DFE 샘플러 사이의 임계 경로의 타이밍 제한을 나타낸다.Since EYE0 is equalized by the output of the DFE sampler sampled at CLK0, it has a time margin of 1.5 UI from CLK0 to CLK135 for equalization. Therefore, the 1UI time limit of the direct DFE can be extended to 1.5UI by separating the roles performed by one sampler by using a DFE sampler and a DATA sampler having different sampling timings according to an embodiment of the present invention. Equation (3) represents the timing constraint of the critical path from the DFE sampler to the DATA sampler, and Equation (4) represents the timing constraint of the critical path between the two DFE samplers.

Figure pat00003
(3)
Figure pat00003
(3)

Figure pat00004
(4)
Figure pat00004
(4)

가산기의 출력 전압을 적절히 수렴하려면 탭 계수를 0.5UI [3] 이내로 완료해야 한다. 탭 별 등화가 충분한 정착 시간을 갖는 경우를 고려하면 정착 시간을 제외한 시간 마진은 직접 DFE의 경우 0.5UI, 제안된 DFE의 경우 1UI이다. 따라서 제안된 DFE 구조는 충분한 정착 시간으로 2배 더 높은 데이터 속도를 처리할 수 있다. To properly converge the output voltage of the adder, the tap coefficient must be completed within 0.5 UI [3]. Considering the case where equalization per tap has sufficient settling time, the time margin excluding the settling time is 0.5 UI for direct DFE and 1 UI for proposed DFE. Therefore, the proposed DFE structure can handle 2 times higher data rate with sufficient settling time.

도 6은 본 발명의 일 실시예에 따른 피드백 지연을 얻기 위해 사용되는 강압형 래치를 설명하기 위한 도면이다. 6 is a diagram for explaining a step-down latch used to obtain a feedback delay according to an embodiment of the present invention.

도 7은 본 발명의 일 실시예에 따른 피드백 지연을 얻기 위해 사용되는 CML 래치를 설명하기 위한 도면이다. 7 is a diagram for explaining a CML latch used to obtain a feedback delay according to an embodiment of the present invention.

표 1과 표 2는 각각 강압형(strong-arm type) 래치와 전류 모드 로직(Current Mode Logic; CML)형 래치를 사용할 때 65nm CMOS 프로세스를 사용하여 여러 데이터 속도에 대한 피드백 지연을 시뮬레이션하여 얻은 값을 보여준다. Tables 1 and 2 are values obtained by simulating the feedback delay for different data rates using a 65nm CMOS process when using a strong-arm type latch and a Current Mode Logic (CML) type latch, respectively. shows

도 6 및 도 7는 피드백 지연을 얻기 위해 사용되는 강압형 래치와 CML 래치의 개략도를 나타낸다[6][11]. Figures 6 and 7 show schematic diagrams of a buck-type latch and a CML latch used to obtain a feedback delay [6] [11].

<표 1><Table 1>

Figure pat00005
Figure pat00005

<표 2><Table 2>

Figure pat00006
Figure pat00006

표 1은 10Gb/s 입력 데이터에 대해 제안된 DFE 구조의 지연 마진이 직접 DFE 구조의 5Gb/s와 동일함을 보여준다. 강압형 래치 케이스를 사용할 때 직접 DFE는 최대 5Gb/s의 데이터 전송 속도까지 충분한 정착 시간을 갖는 반면, 제안된 DFE 구조는 최대 10Gb/s의 데이터 전송 속도까지 충분한 정착 시간을 가질 수 있다. 표 2와 같이 CML 래치의 경우 충분한 정착 시간을 가진 입력 데이터 속도가 15Gb/s에서 30Gb/s로 상승한다. 표 1의 7.5Gb/s 입력 데이터의 경우, 1UI 시간 제한은 -0.16 UI라는 음의 지연 마진을 가진다. 즉, 직접 DFE 구조를 갖는 첫 번째 탭이 구현될 때 이전 데이터에 의한 탭 계수는 있지만 정착 시간이 항상 불충분하다. 불충분한 정착 시간으로 등화된 신호는 잘못된 샘플링 출력의 확률이 상대적으로 높다. 이로 인해 비트 오류가 발생할 뿐만 아니라 탭 계수가 잘못될 수 있다. 제안된 1.5UI 구조의 경우, 지연 마진은 0.34UI이며, 이는 정착 시간으로 충분하다. 즉, DFE 샘플러의 출력으로 등화된 신호는 충분한 정착 시간을 가진 DATA 샘플러가 샘플링한다. DFE 샘플러는 1 UI의 시간 제한이 있어 정착 시간이 부족하다. 정착 시간이 부족하여 DFE 샘플러의 출력에 오류가 발생하더라도 DATA 샘플러의 정착 시간이 충분하므로 비트 에러가 발생하지 않는다. 그러나 다음 샘플의 탭 계수에 문제가 발생한다. DATA 샘플러의 출력은 DFE 샘플러의 출력보다 안정성이 높다. 왜냐하면 충분한 정착 시간이 있기 때문이다. 따라서 DFE 샘플러의 출력에 오류가 발생하면 DATA 샘플러의 출력을 통해 탭 계수를 조정하는 것이 바람직하다. DFE 샘플러와 DATA 샘플러가 동일한 값을 갖는 경우 탭 계수는 0.5UI에 의해 미리 정확한 값을 갖게 된다. 그리고 DFE 샘플러와 DATA 샘플러의 출력이 다른 경우, 즉 DFE 샘플러의 출력에 오류가 있는 경우, 탭 계수는 DATA 샘플러에 의해 수정되므로 탭 계수는 항상 정확한 값을 갖는다. 즉, 7.5Gb/s 신호에서 직접 DFE 구조는 비트 오류를 생성하고 샘플러의 출력이 잘못되었을 때 탭 계수 오류를 발생시킨다. 그러나 제안된 DFE 구조인 비트 오류는 DATA 샘플러가 충분한 정착 시간을 가지기 때문에 발생하지 않는다. 또한, 탭 계수는 DFE 샘플러의 출력에 오류가 발생할 때 DATA 샘플러의 출력에 의해 수정되기 때문에 탭 계수는 항상 정확한 값을 갖는다. 마찬가지로, 표 2와 같이 CML 래치 케이스에서 22.5Gb/s의 경우, 직접 DFE는 -0.18UI의 지연 마진으로 불충분한 정착 시간을 가지나 제안된 DFE는 0.32UI의 충분한 지연 마진으로 첫 번째 탭을 구현할 수 있다. Table 1 shows that the delay margin of the proposed DFE structure for 10 Gb/s input data is equivalent to 5 Gb/s of the direct DFE structure. When using the step-down latch case, the direct DFE has a sufficient settling time up to a data rate of 5 Gb/s, whereas the proposed DFE structure can have a sufficient settling time up to a data rate of 10 Gb/s. As shown in Table 2, the input data rate with sufficient settling time increases from 15 Gb/s to 30 Gb/s for the CML latch. For the 7.5 Gb/s input data in Table 1, the 1 UI time limit has a negative delay margin of -0.16 UI. That is, when the first tap with the direct DFE structure is implemented, the settling time is always insufficient although there is a tap coefficient by previous data. An equalized signal with insufficient settling time has a relatively high probability of false sampling output. This can cause bit errors as well as wrong tap counts. For the proposed 1.5 UI structure, the delay margin is 0.34 UI, which is sufficient for the settling time. That is, the signal equalized to the output of the DFE sampler is sampled by the DATA sampler with sufficient settling time. The DFE sampler has a time limit of 1 UI, so settling time is insufficient. Even if an error occurs in the output of the DFE sampler due to insufficient settling time, bit errors do not occur because the settling time of the DATA sampler is sufficient. However, a problem arises with the tap coefficients of the next sample. The output of the DATA sampler is more stable than the output of the DFE sampler. Because there is sufficient settling time. Therefore, if an error occurs in the output of the DFE sampler, it is desirable to adjust the tap coefficient through the output of the DATA sampler. When the DFE sampler and the DATA sampler have the same value, the tap coefficient has an accurate value in advance by 0.5 UI. In addition, when the outputs of the DFE sampler and the DATA sampler are different, that is, when the output of the DFE sampler has an error, the tap coefficient always has an accurate value because the tap coefficient is corrected by the DATA sampler. That is, in a 7.5 Gb/s signal, the direct DFE structure generates bit errors and tap count errors when the output of the sampler is incorrect. However, bit errors, the proposed DFE structure, do not occur because the DATA sampler has sufficient settling time. Also, since the tap coefficient is corrected by the output of the DATA sampler when an error occurs in the output of the DFE sampler, the tap coefficient always has a correct value. Similarly, for 22.5 Gb/s in the CML latch case, as shown in Table 2, the direct DFE has an insufficient settling time with a delay margin of -0.18 UI, but the proposed DFE can implement the first tap with a sufficient delay margin of 0.32 UI. have.

<표 3><Table 3>

Figure pat00007
Figure pat00007

표 3에서, 두 가지 종래 구조의 샘플 수와 제안된 구조를 비교한다[2]. 샘플러가 너무 많으면 가산기의 부하 캐패시턴스가 증가하는데, 이는 최대 등화 주파수 범위의 한계이며 전력 소비량이 지나치게 증가한다. PAM-4 신호에서, 예측 구조는 직접 구조에 비해 모든 유형의 샘플러가 4배 더 많은 반면, 제안된 구조는 확장된 시간 제한을 얻기 위해 DFE 샘플러만 추가한다. In Table 3, the number of samples of the two conventional structures and the proposed structure are compared [2]. Too many samplers increases the load capacitance of the adder, which is the limit of the maximum equalization frequency range and dissipates excessive power consumption. In PAM-4 signals, the prediction structure has 4 times more samplers of all types compared to the direct structure, whereas the proposed structure only adds DFE samplers to obtain an extended time limit.

<표 4><Table 4>

Figure pat00008
Figure pat00008

표 4는 위의 예시 각각에서의 시뮬레이션을 통한 전력 소비량을 보여준다. 표 3에서 볼 수 있듯이, 제안된 DFE는 추가 샘플러의 수를 최소화하여 예측 DFE에 비해 추가 전력 소비를 최소화할 수 있다. Table 4 shows the power consumption through simulation in each of the examples above. As shown in Table 3, the proposed DFE can minimize the additional power consumption compared to the prediction DFE by minimizing the number of additional samplers.

일반적으로 DFE 탭은 NMOS 탭[2][4]으로 구성된다. NMOS 만을 갖는 탭의 경우, 전류 가중치가 강할수록 신호의 공통 전압이 낮아진다. 이것은 몇 가지 문제를 일으킨다. 첫째, 너무 낮은 공통 전압은 게인(gain)을 감소시키고 가산기의 선형성에 악영향을 미치며, 이는 동시에 세 개의 아이(eye)를 가진 PAM4 신호에 결정적인 영향을 미친다. 둘째, 샘플러는 낮은 공통 전압의 영역을 고려하여 설계되어야 한다. 공통 전압이 너무 낮으면 Tclk-q가 변경되어 피드백 지연이 변경될 수 있다. 마지막으로, PAM4 신호의 임계값 전압에 변화를 일으킨다. CTLE의 출력으로 등화된 신호에 따라 결정된 데이터 레벨과 임계 전압은 NMOS 탭에 의해 다른 값을 가진다. 이를 위해서는 데이터 레벨과 임계 전압을 다시 설정해야 한다. 이러한 문제들은 가산기와 DAC를 위한 광범위한 동작 영역을 필요로 할 것이고, 이는 불일치를 초래할 수 있다. 따라서 본 발명에서는 저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 탭을 사용하여 방향 등화(directional equalization)를 통해 가중치에 관계없이 신호의 공통 전압을 일정하게 유지할 수 있다. Generally, the DFE tap consists of NMOS taps [2][4]. In the case of a tap having only NMOS, the higher the current weight, the lower the common voltage of the signal. This causes several problems. First, a common voltage that is too low reduces the gain and adversely affects the linearity of the adder, which has a decisive effect on the PAM4 signal with three eyes at the same time. Second, the sampler should be designed considering the region of low common voltage. If the common voltage is too low, T clk-q may change and the feedback delay may change. Finally, it causes a change in the threshold voltage of the PAM4 signal. The data level and the threshold voltage determined according to the signal equalized by the CTLE output have different values by the NMOS tap. To do this, the data level and threshold voltage must be set again. These issues will require a wide operating range for the adders and DACs, which can lead to inconsistencies. Therefore, in the present invention, a common voltage of a signal can be constantly maintained regardless of a weight through directional equalization using a low voltage differential signaling (LVDS) tap.

Figure pat00009
(5)
Figure pat00009
(5)

다시 도 4를 참조하면, 본 발명의 실시예에 따른 LVDS 탭을 갖는 가산기를 나타내었다. 탭의 현재 가중치는 부호 최소 평균 제곱(Sign-Sign Least Mean Square; SS-LMS) 알고리즘을 통해 제어되었다. 식 (5)에서 C는 탭 가중치,

Figure pat00010
는 가중치의 단계 크기,
Figure pat00011
는 오류 샘플러의 출력,
Figure pat00012
은 DATA 샘플러의 출력이다. DATA 샘플러의 출력은 4개의 오류 샘플러 중
Figure pat00013
를 지정한다. 3개의 탭의 ON/OFF는 3개의 DFE 샘플러의 출력에 의해 동작하며 계수는 동일하다. Referring back to FIG. 4, an adder having an LVDS tap according to an embodiment of the present invention is shown. The current weight of the tap was controlled through the Sign-Sign Least Mean Square (SS-LMS) algorithm. In equation (5), C is the tap weight,
Figure pat00010
is the step size of the weight,
Figure pat00011
is the output of the error sampler,
Figure pat00012
is the output of the DATA sampler. The output of the DATA sampler is one of the four error samplers.
Figure pat00013
to specify The ON/OFF of the 3 taps is operated by the output of the 3 DFE samplers and the coefficients are the same.

도 8은 본 발명의 일 실시예에 따른 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE의 동작 방법을 설명하기 위한 흐름도이다. 8 is a flowchart for explaining a method of operating an adaptive non-predictive DFE with extended time constraints for a PAM-4 receiver according to an embodiment of the present invention.

제안하는 PAM-4 수신기를 위한 확장된 시간 제약을 갖는 적응형 비-예측 DFE의 동작 방법은 CTLE(Continuous Time Linear Equalizer)를 통해 입력 신호의 고주파 성분을 활성화하는 단계(610), T&H(Track and Hold) 회로를 통해 CTLE의 출력을 트랙 및 홀드하는 단계(620), 샘플러의 DFE 샘플러(Decision Feedback Equalization Sampler)를 통해 T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 단계(630) 및 샘플러의 DATA 샘플러를 통해 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 단계(640)를 포함한다. The operating method of the adaptive non-predictive DFE with extended time constraints for the proposed PAM-4 receiver includes activating the high-frequency component of the input signal through a continuous time linear equalizer (CTLE) (610), track and Tracking and holding the output of the CTLE through the Hold circuit (620), equalizing the output of the T&H circuit through the DFE sampler (Decision Feedback Equalization Sampler) of the sampler, and outputting the T&H circuit in the DFE sampling clock phase. Sampling (630) and sampling (640) the signal equalized by the DFE sampler at the DATA sampling clock phase through the DATA sampler of the sampler.

단계(610)에서, CTLE를 통해 입력 신호의 고주파 성분을 활성화(boost)한다.In step 610, the high-frequency component of the input signal is boosted through CTLE.

단계(620)에서, T&H(Track and Hold) 회로를 통해 CTLE의 출력을 트랙 및 홀드한다. At step 620, the output of the CTLE is tracked and held via a track and hold (T&H) circuit.

CTLE의 출력은 트랙 및 홀드를 필요로 하고, 본 발명의 실시예에서는 트랙 및 홀드(Tracked and Hold; T&H) 회로의 부트스트랩(bootstrap) 구조가 채택된다[1][8]. T&H 회로는 클락의 하강 에지에서 2 UI(Unit Interval) 동안 CTLE의 출력을 추적하고, 클락의 상승 에지에서 2 UI 동안 CTLE의 출력을 홀드한다. The output of the CTLE requires track and hold, and in the embodiment of the present invention, a bootstrap structure of a tracked and hold (T&H) circuit is adopted [1] [8]. The T&H circuit tracks the output of CTLE for 2 UI (Unit Interval) on the falling edge of the clock and holds the output of CTLE for 2 UI on the rising edge of the clock.

T&H 회로와 샘플러 사이의 가산기는 저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 탭을 이용한 방향 등화(directional equalization)를 통해 가중치에 관계없이 신호의 공통 전압을 일정하게 유지한다. The adder between the T&H circuit and the sampler keeps the common voltage of the signal constant regardless of weighting through directional equalization using a low voltage differential signaling (LVDS) tap.

본 발명의 실시예에 따른 샘플러는 DFE 샘플러(Decision Feedback Equalization Sampler) 및 DATA 샘플러를 포함한다(도 3 참조). A sampler according to an embodiment of the present invention includes a decision feedback equalization sampler (DFE sampler) and a DATA sampler (see FIG. 3).

단계(630)에서, 샘플러의 DFE 샘플러(Decision Feedback Equalization Sampler)를 통해 T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한다. In step 630, the output of the T&H circuit is equalized through the DFE sampler (Decision Feedback Equalization Sampler) of the sampler, and the output of the T&H circuit is sampled at the DFE sampling clock phase.

단계(640)에서, 샘플러의 DATA 샘플러를 통해 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링한다. 여기서, DFE 샘플링 클락 위상과 DATA 샘플링 클락 위상은 상이하다. In step 640, the signal equalized by the DFE sampler is sampled at the DATA sampling clock phase through the DATA sampler of the sampler. Here, the DFE sampling clock phase and the DATA sampling clock phase are different.

T&H 회로의 출력은 DFE 샘플러에 의해 DFE 샘플링 클락 위상에서 다시 한 번 등화된 다음, DFE 샘플링 클락 위상과 상이한 DFE 샘플링 클락 위상에서 DATA 샘플러에 의해 샘플링된다. 직접 DFE 구조에서는 데이터 샘플러의 출력만 탭 계수로 사용되며, 인코딩되어 복구된 데이터로 사용된다. 반면에, 제안된 접근법에서의 DFE 샘플러와 DATA 샘플러의 역할은 아래에 설명된 바와 같이 직접 DFE 구조와 다르다. DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DFE 샘플러의 출력은 가산기의 출력 전압을 수렴하도록 등화하기 위한 탭 계수로 사용한다. 그리고, DATA 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DATA 샘플러의 출력은 인코딩되어 데이터로 사용함으로써 시간 마진을 증가시킬 수 있다. 상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상이 상이함으로써, DATA 샘플러의 정착 시간은 DFE 샘플러의 정착 시간보다 더 큰 마진을 가질 수 있다. 또한, DFE 샘플러의 출력에 오류가 발생하는 경우, 정착 시간의 더 큰 마진을 갖는 DATA 샘플러의 출력을 이용하여 탭 계수를 조정할 수 있다. The output of the T&H circuit is equalized once again at the DFE sampling clock phase by the DFE sampler and then sampled by the DATA sampler at a different DFE sampling clock phase than the DFE sampling clock phase. In the direct DFE structure, only the output of the data sampler is used as a tap coefficient and is used as encoded and recovered data. On the other hand, the roles of the DFE sampler and DATA sampler in the proposed approach are different from the direct DFE structure as described below. The output of the DFE sampler, which samples the output of the T&H circuit in the DFE sampling clock phase, is used as a tap coefficient to equalize the output voltage of the adder to converge. In addition, the output of the DATA sampler, which samples the output of the T&H circuit in the DATA sampling clock phase, is encoded and used as data, thereby increasing the time margin. Since the DFE sampling clock phase and the DATA sampling clock phase are different, the settling time of the DATA sampler may have a larger margin than the settling time of the DFE sampler. In addition, when an error occurs in the output of the DFE sampler, the tap coefficient can be adjusted using the output of the DATA sampler having a larger settling time margin.

도 9 내지 도 16은 본 발명의 일 실시예에 따른 시뮬레이션 결과를 나타내는 도면이다.9 to 16 are views showing simulation results according to an embodiment of the present invention.

본 발명의 실시예에 따른 시뮬레이션에 이용된 회로는 65nm CMOS 프로세스를 사용하여 설계되었으며 시뮬레이션을 통해 검증되었다. PAM-4 PRBS 패턴이 입력 데이터에 사용되었으며 도 9는 3.75GHz에서 11.9dB 감쇠 채널 1(Ch1)과 11.25GHz에서 13.8dB 감쇠 채널 2(Ch2)를 나타낸다. 도 10과 도 11은 DFE에 의한 등화 이전의 아이 다이어그램을 나타낸다. 도 12와 도 13 각각은 직접 DFE 및 제안된 DFE에 대한 7.5Gbps의 강압형 래치를 사용하는 샘플링 포인트 표시를 한 아이 다이어그램을 보여준다. 도 14와 도 15 각각은 직접 DFE와 제안된 DFE에 대한 22.5Gbps에서 CML 래치를 사용하는 샘플링 포인트 표시를 한 아이 다이어그램을 나타낸다. 도 12과 도 14는 샘플 추출이 안정성이 낮은 지점에서 수행된다는 것을 보여준다. 따라서 아이 높이가 충분하지 않다. 반면에, 도 13과 도 15는 DATA 샘플링이 충분한 정착 시간으로 수행되므로 DATA 샘플러의 아이 높이가 직접 DFE를 사용하는 것보다 크다는 것을 보여준다. 도 16은 현재 탭 가중치가 LVDS 탭을 사용하여 안정화되었음을 보여준다. LVDS 탭은 신호의 공통 모드를 변경하지 않고 활성화해야 하므로 NMOS 탭과 PMOS 탭을 통한 전류는 동일해야 한다. 따라서 NMOS 전류 소스와 PMOS 전류 소스의 가중치는 MOSFET의 임계 전압을 고려하여 대칭으로 작동한다. The circuit used in the simulation according to the embodiment of the present invention was designed using a 65nm CMOS process and verified through simulation. A PAM-4 PRBS pattern was used for the input data, and FIG. 9 shows channel 1 (Ch1) with 11.9 dB attenuation at 3.75 GHz and channel 2 (Ch2) with 13.8 dB attenuation at 11.25 GHz. 10 and 11 show eye diagrams before equalization by DFE. Figures 12 and 13 respectively show eye diagrams with sampling point representation using a 7.5 Gbps step-down latch for the direct DFE and the proposed DFE. Figures 14 and 15 show eye diagrams with sampling point markings using CML latches at 22.5 Gbps for the direct DFE and the proposed DFE, respectively. 12 and 14 show that sampling is performed at a point of low stability. Therefore, the height of the child is not sufficient. On the other hand, Figures 13 and 15 show that the eye height of the DATA sampler is greater than that of the direct DFE because DATA sampling is performed with sufficient settling time. Figure 16 shows that the current tap weight is stabilized using the LVDS tap. Since the LVDS tap must be active without changing the common mode of the signal, the current through the NMOS and PMOS taps must be the same. Therefore, the weights of the NMOS current source and PMOS current source operate symmetrically considering the threshold voltage of the MOSFET.

본 발명에서는 시간 제한이 1.5 UI인 비예측 DFE가 제안되었다. 제안된 DFE는 DFE 샘플러만 추가로 필요로 하며, 가산기 출력 노드에서 직접 DFE보다 4배 더 많은 하드웨어를 필요로 하는 PAM-4 예측 DFE와 유사한 시간 제한을 가지고 있다. 제안된 구조를 통해 개선된 시간 제한은 첫 번째 탭으로 구현된 DFE가 각각 7.5Gb/s와 22.5Gb/s로서 충분한 정착 시간으로 안정적으로 작동할 수 있음을 보여준다. In the present invention, a non-predictive DFE with a time limit of 1.5 UI is proposed. The proposed DFE requires only an additional DFE sampler and has a time limit similar to that of the PAM-4 predictive DFE, which requires 4 times more hardware than a DFE directly at the adder output node. The improved time limit through the proposed structure shows that the DFE implemented with the first tap can operate stably with sufficient settling time of 7.5 Gb/s and 22.5 Gb/s, respectively.

도 17은 본 발명의 일 실시예에 따른 의사결정 피드백 이퀄라이저의 구성도이다.17 is a configuration diagram of a decision feedback equalizer according to an embodiment of the present invention.

도 17을 참조하면, 의사결정 피드백 이퀄라이저(800)은 제1 내지 제4 가산기(830-1 내지 830-4), 제1 내지 제4 샘플러(840-1 내지 340-4) 등을 포함할 수 있다.Referring to FIG. 17, the decision feedback equalizer 800 may include first to fourth adders 830-1 to 830-4, first to fourth samplers 840-1 to 340-4, and the like. have.

제1 내지 제4 가산기(830-1 내지 830-4)은 제1 내지 제4 입력신호(Sig1 내지 4)를 전달받고 입력신호의 방향 등화를 수행할 수 있다. 예를 들어, 제1 내지 제4 가산기(830-1 내지 830-4)는 LVDS 탭일 수 있고, 가중치와 무관하게 신호의 공통전압을 일정하게 유지할 수 있다.The first to fourth adders 830-1 to 830-4 may receive the first to fourth input signals Sig1 to 4 and perform directional equalization on the input signals. For example, the first to fourth adders 830-1 to 830-4 may be LVDS taps, and may constantly maintain a common voltage of a signal regardless of a weight.

제1 내지 제4 가산기(830-1 내지 830-4)로 전달되는 신호들(Sig1 내지 4)는 송신부(Tx)에서 전달하는 쿼터-레이트 PAM-4 신호를 처리하여 획득한 신호일 수 있다. 예를 들어, 입력신호 중 고주파수 영역의 신호를 선택적으로 활성화하는 CTLE를 통과한 신호일 수 있다. 또한, CTLE의 출력을 트랙 및 홀드하는 T&H(Track and Hold) 회로를 통과한 신호일 수 있다.Signals Sig1 to 4 transmitted to the first to fourth adders 830-1 to 830-4 may be obtained by processing a quarter-rate PAM-4 signal transmitted from the transmitter Tx. For example, it may be a signal that has passed through a CTLE that selectively activates a signal in a high frequency region among input signals. In addition, it may be a signal passed through a track and hold (T&H) circuit that tracks and holds the output of the CTLE.

제1 내지 제4 가산기(830-1 내지 830-4)는 T&H 회로의 출력신호를 입력받고, 탭 계수를 활용하여 일정한 수렴값이 되도록 도 4와 같은 가산기를 활용할 수 있다.The first to fourth adders 830-1 to 830-4 may receive the output signal of the T&H circuit and use the adders shown in FIG. 4 to obtain a constant convergence value by utilizing tap coefficients.

도 18은 본 발명의 일 실시예에 따른 의사결정 피드백 이퀄라이저의 확대도이다.18 is an enlarged view of a decision feedback equalizer according to an embodiment of the present invention.

도 18을 참조할 때, 의사결정 피드백 이퀄라이저(800)는 제1 가산기(830-1), 제1 DFE 샘플러(841-1), 제1 DATA 샘플러(842-1), 제1 멀티플렉서(843-1) 등을 포함할 수 있다. Referring to FIG. 18, the decision feedback equalizer 800 includes a first adder 830-1, a first DFE sampler 841-1, a first DATA sampler 842-1, and a first multiplexer 843-1. 1), etc. may be included.

제1 가산기(830-1)는 제1 입력신호(Sig1)를 가산하여 출력할 수 있으며, 제4 가산기(830-4)로부터 제4 멀티플렉서 출력신호(Sig_MUX4)를 입력받아 탭 계수를 조정할 수 있다. The first adder 830-1 may add and output the first input signal Sig1, and may adjust the tap coefficient by receiving the fourth multiplexer output signal Sig_MUX4 from the fourth adder 830-4. .

제1 DFE 샘플러(841-1)는 제1 가산기(830-1)의 출력을 제1 DFE 샘플링 클락 위상에서 샘플링할 수 있다.The first DFE sampler 841-1 may sample the output of the first adder 830-1 at the first DFE sampling clock phase.

제1 DATA 샘플러(842-1)는 제1 가산기의 출력을 제1 DATA 샘플링 클락 위상에서 샘플링할 수 있다. The first DATA sampler 842-1 may sample the output of the first adder at the first DATA sampling clock phase.

제1 DFE 샘플러(841-1)의 동작 타이밍을 결정하는 제1 DFE 샘플링 클락 위상과 제1 DATA 샘플러(842-1)의 동작 타이밍을 결정하는 제1 DATA 클락 위상은 서로 다를 수 있다. 예를 들어, 제1 DFE 샘플러(841-1)에 전달되는 클락 신호는 CLK0일 수 있고, 제1 DATA 샘플러(842-1)에 전달되는 클락 신호는 CLK45일 수 있다. The first DFE sampling clock phase for determining the operation timing of the first DFE sampler 841-1 and the first DATA clock phase for determining the operation timing of the first DATA sampler 842-1 may be different from each other. For example, the clock signal transmitted to the first DFE sampler 841-1 may be CLK0, and the clock signal transmitted to the first DATA sampler 842-1 may be CLK45.

제1 멀티플렉서(843-1)는 제1 DFE 샘플러 및 제1 DATA 샘플러의 출력 중 하나를 선택하여 출력할 수 있다. 제1 멀티플렉서(843-1)가 출력하는 신호(Sig_MUX1)는 제2 가산기로 피드백될 수 있으며, 제2 가산기의 출력신호를 수렴하도록 등화하기 위한 탭 계수를 업데이트하는데 활용할 수 있다.The first multiplexer 843-1 may select and output one of the outputs of the first DFE sampler and the first DATA sampler. The signal Sig_MUX1 output from the first multiplexer 843-1 may be fed back to the second adder, and may be used to update tap coefficients for equalization so that the output signal of the second adder 843-1 converges.

제1 멀티플렉서(843-1)에 전달되는 클락 신호는 CLK90일 수 있다. 여기서, CLK45 및 CLK90의 라이징 엣지 또는 폴링 엣지의 타이밍 차이를 0.5UI로 정의할 수 있으며, 제1 멀티플렉서(843-1)는 DATA 클락 위상보다 0.5 UI 이후에 동작할 수 있다. 즉, 제1 DFE 샘플러(841-1)의 동작 타이밍과 제1 DATA 샘플러의 동작 타이밍(842-1)은 0.5UI 시간격 차이를 가지고, 제1 DATA 샘플러(842-1)의 동작 타이밍과 제1 멀티플렉서(843-1)의 동작 타이밍은 0.5UI 시간격 차이를 가지도록 동작 타이밍을 연계하여 설정할 수 있다.A clock signal transmitted to the first multiplexer 843-1 may be CLK90. Here, a timing difference between a rising edge or a falling edge of CLK45 and CLK90 may be defined as 0.5 UI, and the first multiplexer 843-1 may operate 0.5 UI later than the DATA clock phase. That is, the operation timing of the first DFE sampler 841-1 and the operation timing of the first DATA sampler 842-1 have a difference of 0.5 UI time interval, and the operation timing of the first DATA sampler 842-1 and the operation timing 842-1. The operation timing of the 1 multiplexer 843-1 may be set in conjunction with the operation timing to have a 0.5 UI time step difference.

제1 멀티플렉서(843-1)는 일정한 시구간 동안 제1 DATA 샘플러(842-1)의 출력신호를 선택하여 출력할 수 있다. 예를 들어, 제1 멀티플렉서(843-1)는 하이 상태의 클락 신호를 전달받는 시구간 동안 제1 DATA 샘플러(842-1)의 출력신호를 선택하여 출력할 수 있다.The first multiplexer 843-1 may select and output an output signal of the first DATA sampler 842-1 for a predetermined time period. For example, the first multiplexer 843-1 may select and output an output signal of the first DATA sampler 842-1 during a time period during which a high-state clock signal is received.

제1 멀티플렉서(843-1)는 전달되는 클락 신호-제1 멀티플렉서 클락으로 정의도리 수 있음-의 라이징 엣지를 인식하고 제1 DATA 샘플러(842-1)의 출력신호를 선택하여 출력하고, 폴링 엣지를 인식하고 제1 DFE 샘플러(841-1)의 출력신호를 선택하여 출력할 수 있다. 이 경우에는 외부의 연산을 위한 회로를 포함하지 않고, 클락 타이밍에 기초하여 출력신호를 결정할 수 있다.The first multiplexer 843-1 recognizes the rising edge of the transmitted clock signal (which can be defined as the first multiplexer clock), selects and outputs the output signal of the first DATA sampler 842-1, and outputs the falling edge can be recognized and output by selecting the output signal of the first DFE sampler 841-1. In this case, an output signal may be determined based on clock timing without including an external calculation circuit.

필요에 따라, 제1 멀티플렉서(843-1)는 외부의 연산장치-예를 들어, 마이크로컨트롤러유닛-과 같은 연산능력을 가지는 회로로부터 제어신호를 전달받아 출력신호를 결정할 수 있다. 이 경우 제1 DFE 샘플러(841-1) 및 제1 DATA 샘플러(842-1)의 출력 신호가 다르거나, 신호처리에 오류가 발생한 경우를 외부의 연산장치를 통해 판단할 수 있다.If necessary, the first multiplexer 843-1 may receive a control signal from a circuit having an arithmetic capability such as an external arithmetic device, for example, a microcontroller unit, and determine an output signal. In this case, the case where the output signals of the first DFE sampler 841-1 and the first DATA sampler 842-1 are different or an error occurs in signal processing can be determined through an external arithmetic device.

제1 및 제2 가산기(830-1, 830-2)는 저전압 차동 신호(LVDS) 탭을 이용하여 방향 등화를 수행할 수 있다. The first and second adders 830-1 and 830-2 may perform directional equalization using a low voltage differential signal (LVDS) tap.

여기서, 제2 가산기(830-2)는 제1 멀티플렉서의 출력신호(Sig_MUX1)에 기초하여 탭 계수를 조정할 수 있다. Here, the second adder 830-2 may adjust the tap coefficient based on the output signal Sig_MUX1 of the first multiplexer.

제1 멀티플렉서(843-1)는, 제1 DFE 샘플러(841-1)의 출력신호 및 제1 DATA 샘플러(842-1)의 출력신호 중 지연 입력된 신호를 선택하여 출력하여 시간 마진을 증가시킬 수 있다. 하나의 샘플러를 활용하지 않고, 서로 다른 클락 타이밍을 가지는 복수의 샘플러의 연결 구조를 변경함에 따라 샘플링 과정에서 발생하는 시간제약 문제를 효과적으로 해결할 수 있다.The first multiplexer 843-1 selects and outputs a delayed input signal from among the output signal of the first DFE sampler 841-1 and the output signal of the first DATA sampler 842-1 to increase the time margin. can By changing the connection structure of a plurality of samplers having different clock timings without using one sampler, it is possible to effectively solve the time constraint problem occurring in the sampling process.

의사결정 피드백 이퀄라이저(800)는 제2 가산기(830-2), 제2 DFE 샘플러(841-2), 제2 DATA 샘플러(842-2), 제2 멀티플렉서(843-2) 등을 더 포함할 수 있다.The decision-making feedback equalizer 800 may further include a second adder 830-2, a second DFE sampler 841-2, a second DATA sampler 842-2, and a second multiplexer 843-2. can

제2 가산기(830-2)는 제2 입력신호(Sig2) 및 제1 멀티플렉서의 출력신호(Sig_MUX1)를 가산하여 출력할 수 있다.The second adder 830-2 may add and output the second input signal Sig2 and the output signal Sig_MUX1 of the first multiplexer.

제2 DFE 샘플러(841-2)는 제2 가산기(830-2)의 출력을 제2 DFE 샘플링 클락 위상에서 샘플링할 수 있다. The second DFE sampler 841-2 may sample the output of the second adder 830-2 at the second DFE sampling clock phase.

제2 DATA 샘플러(842-2)는 제2 가산기(830-2)의 출력을 제2 DATA 샘플링 클락 위상에서 샘플링할 수 있다. The second DATA sampler 842-2 may sample the output of the second adder 830-2 at the second DATA sampling clock phase.

제2 멀티플렉서(843-2)는 제2 DFE 샘플러(841-1) 또는 제2 DATA 샘플러(842-1)의 출력신호를 선택하여 출력할 수 있다.The second multiplexer 843-2 may select and output an output signal of the second DFE sampler 841-1 or the second DATA sampler 842-1.

의사결정 피드백 이퀄라이저(800)의 제2 DFE 샘플러의 출력신호는 제3 가산기(830-1)로 피드백되는 순차적인 신호라인 연결 관계를 가질 수 있고, 상기 제2 DATA 샘플러의 출력신호는 인코더로 전달될 수 있다.The output signal of the second DFE sampler of the decision feedback equalizer 800 may have a sequential signal line connection relationship fed back to the third adder 830-1, and the output signal of the second DATA sampler is transmitted to the encoder It can be.

의사결정 피드백 이퀄라이저(800)는, 쿼터-레이트 PAM-4 신호를 제1 내지 제4 입력신호로 수신하고, LVDS 탭을 이용한 방향 등화를 수행하는 제1 내지 제4 가산기(830-1 내지 830-4); 및 제1 내지 제4 가산기의 출력을 각각 전달받아 샘플링 및 피드백하는 제1 내지 제4 DFE 샘플러(841-1 내지 841-4) 및 제1 내지 제4 DATA 샘플러(842-1 내지 842-4)를 포함할 수 있다.The decision-making feedback equalizer 800 includes first to fourth adders 830-1 to 830- that receive quarter-rate PAM-4 signals as first to fourth input signals and perform directional equalization using LVDS taps. 4); and first to fourth DFE samplers 841-1 to 841-4 and first to fourth DATA samplers 842-1 to 842-4 that receive, sample, and feed back the outputs of the first to fourth adders, respectively. can include

도 19는 본 발명의 일 실시예에 따른 샘플러의 타이밍 다이어그램을 나타내는 도면이다.19 is a diagram illustrating a timing diagram of a sampler according to an embodiment of the present invention.

도 19를 참조할 때, T&H 회로(미도시)는 CLK270의 폴링 엣지를 탐지하고, 로우 구간에서 2UI의 시구간 동안 입력신호를 추적(Track)하고, CLK270의 라이징 엣지를 탐지하고, 하이 구간에서 2UI의 시구간 동안 입력신호를 홀드(Hold)할 수 있다. T&H 회로(미도시)는 가산기 또는 샘플러에 출력신호를 전달할 수 있다.Referring to FIG. 19, the T&H circuit (not shown) detects the falling edge of CLK270, tracks the input signal during the time period of 2UI in the low period, detects the rising edge of CLK270, and in the high period The input signal can be held during the time period of 2UI. A T&H circuit (not shown) may deliver an output signal to an adder or sampler.

DFE 샘플러(841)는 CLK0의 라이징 엣지 타이밍(T1)에 샘플링을 1UI의 시구간동안 수행할 수 있고, 이러한 동작을 반복적으로 수행할 수 있다.The DFE sampler 841 may perform sampling for a time period of 1 UI at the timing T1 of the rising edge of CLK0, and may repeatedly perform this operation.

DATA 샘플러(842)는 CLK45의 라이징 엣지 타이밍(T2)에 샘플링을 1UI의 시구간동안 수행할 수 있고, 이러한 동작을 반복적으로 수행할 수 있다.The DATA sampler 842 may perform sampling for a time period of 1 UI at the rising edge timing T2 of CLK45, and may repeatedly perform this operation.

의사결정 피드백 이퀄라이저(800)는 DFE 샘플러(841)의 샘플링 시작 지점(T1)에서부터 DATA 샘플러(842)의 샘플링 종료 지점(T4)까지 동작 시간을 가질 수 있고, 이 경우 1.5UI의 시간마진을 가질 수 있다.The decision-making feedback equalizer 800 may have an operating time from the sampling start point T1 of the DFE sampler 841 to the sampling end point T4 of the DATA sampler 842, and in this case, it has a time margin of 1.5 UI. can

CLK0, CLK45, CLK90 등의 클락 신호는 각각 라이징 엣지 또는 폴링 엣지의 타이밍이 0.5UI 시간격으로 정의될 수 있다.The timing of rising edge or falling edge of clock signals such as CLK0, CLK45, and CLK90 may be defined at intervals of 0.5 UI.

도 20은 본 발명의 일 실시예에 따른 가산기 탭 계수 조정 방법의 순서도이다.20 is a flowchart of a method for adjusting adder tap coefficients according to an embodiment of the present invention.

도 20을 참조하면, 가산기 탭 계수 조정방법은 DFE 샘플러의 출력신호를 수신하는 단계(910), DATA 샘플러의 출력신호를 수신하는 단계(920), DFE 샘플러의 출력신호 및 DATA 샘플러의 출력신호 중 하나를 선택하는 단계(930), 선택된 출력신호를 다른 가산기에 공급하여 탭 계수를 조정하는 단계(940) 등을 포함할 수 있다.Referring to FIG. 20, the method for adjusting the tap coefficients of the adder includes receiving an output signal of the DFE sampler (910), receiving an output signal of the DATA sampler (920), and among the output signal of the DFE sampler and the output signal of the DATA sampler It may include selecting one (930), supplying the selected output signal to another adder to adjust tap coefficients (940), and the like.

DFE 샘플러의 출력신호를 수신하는 단계(910)는 DFE 샘플러의 샘플링 동작을 수행하고, 멀티플렉서로 출력신호를 전달하는 단계일 수 있다.Step 910 of receiving the output signal of the DFE sampler may be a step of performing a sampling operation of the DFE sampler and transferring the output signal to a multiplexer.

DATA 샘플러의 출력신호를 수신하는 단계(920)는 DATA 샘플러의 샘플링 동작을 수행하고, 멀티플렉서로 출력신호를 전달하는 단계일 수 있다. 여기서, DATA 샘플러의 샘플링 동작 타이밍은 DFE 샘플러의 샘플링 동작 타이밍을 다를 수 있고, 각 샘플러의 입력신호 및 출력신호는 서로 다른 신호라인에 의해 송수신될 수 있다.Receiving the output signal of the DATA sampler (920) may be a step of performing a sampling operation of the DATA sampler and transferring the output signal to a multiplexer. Here, the sampling operation timing of the DATA sampler may be different from the sampling operation timing of the DFE sampler, and the input signal and output signal of each sampler may be transmitted and received through different signal lines.

DFE 샘플러의 출력신호 및 DATA 샘플러의 출력신호 중 하나를 선택하는 단계(930)는 멀티플렉서에 의해 복수의 신호를 전달받고, 하나의 신호를 선택하여 출력하는 단계일 수 있다.Step 930 of selecting one of the output signal of the DFE sampler and the output signal of the DATA sampler may be a step of receiving a plurality of signals by the multiplexer and selecting and outputting one signal.

멀티플렉서는 DFE 샘플러의 출력신호와 DATA 샘플러의 출력신호가 동일한 값을 가지는 경우에는 임의의 신호를 선택하여 출력할 수 있다.The multiplexer may select and output an arbitrary signal when the output signal of the DFE sampler and the output signal of the DATA sampler have the same value.

멀티플렉서는 DFE 샘플러의 출력신호와 DATA 샘플러의 출력신호가 동일하지 않은 경우에는 DATA 샘플러의 출력신호를 선택하여 출력할 수 있다. DATA 샘플러가 DFE 샘플러보다 충분한 시간 마진을 가지는 경우에는 DATA 샘플러의 연산 결과의 정확도가 높을 확률적인 통계에 기초한 것일 수 있다. 멀티플렉서가 별도의 연산장치를 포함하지 않고, DATA 샘플러의 출력신호를 신뢰하는 경우에는 내부의 연산을 위한 시간 및 메모리 저장량을 감소시킬 수 있다. 필요에 따라, 연산 정확도를 향상시키기 위해서는 외부의 연산장치를 통해 DATA 샘플러 및 DFE 샘플러의 샘플링 결과를 비교 및 검증하는 단계를 더 수행할 수 있다. The multiplexer may select and output an output signal of the DATA sampler when the output signal of the DFE sampler and the output signal of the DATA sampler are not the same. If the DATA sampler has a sufficient time margin than the DFE sampler, the accuracy of the calculation result of the DATA sampler may be based on stochastic statistics. When the multiplexer does not include a separate arithmetic unit and trusts the output signal of the DATA sampler, it is possible to reduce time and memory storage for internal arithmetic operations. If necessary, in order to improve calculation accuracy, a step of comparing and verifying sampling results of the DATA sampler and the DFE sampler through an external calculator may be further performed.

선택된 출력신호를 다른 가산기에 공급하여 탭 계수를 조정하는 단계(940)는 멀티플렉서가 선택하여 출력하는 신호에 기초하여 가산기-예를 들어, LVDS 탭을 이용한 가산기-인 경우에는 탭 계수를 조정하는 단계를 수행할 수 있다. DATA 샘플러 및 DFE 샘플러의 샘플링 결과에 차이가 없는 경우에는 탭 계수를 조정하는 단계를 수행하지 않을 수 있다. DATA 샘플러 및 DFE 샘플러의 샘플링 결과에 차이가 있는 경우에는 탭 계수를 조정하여 가산기의 출력 값 수렴을 위한 시간을 단축할 수 있다.Adjusting the tap coefficient by supplying the selected output signal to another adder (940) is an adder based on the signal selected and output by the multiplexer (for example, an adder using an LVDS tap), adjusting the tap coefficient can be performed. If there is no difference between the sampling results of the DATA sampler and the DFE sampler, the step of adjusting the tap coefficient may not be performed. If there is a difference between the sampling results of the DATA sampler and the DFE sampler, the time for convergence of the output value of the adder can be shortened by adjusting the tap coefficient.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The devices described above may be implemented as hardware components, software components, and/or a combination of hardware components and software components. For example, devices and components described in the embodiments may include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions. A processing device may run an operating system (OS) and one or more software applications running on the operating system. A processing device may also access, store, manipulate, process, and generate data in response to execution of software. For convenience of understanding, there are cases in which one processing device is used, but those skilled in the art will understand that the processing device includes a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it can include. For example, a processing device may include a plurality of processors or a processor and a controller. Other processing configurations are also possible, such as parallel processors.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.Software may include a computer program, code, instructions, or a combination of one or more of the foregoing, which configures a processing device to operate as desired or processes independently or collectively. The device can be commanded. Software and/or data may be any tangible machine, component, physical device, virtual equipment, computer storage medium or device, intended to be interpreted by or provide instructions or data to a processing device. can be embodied in Software may be distributed on networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer readable media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　 The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded on a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program commands recorded on the medium may be specially designed and configured for the embodiment or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. - includes hardware devices specially configured to store and execute program instructions, such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of program instructions include high-level language codes that can be executed by a computer using an interpreter, as well as machine language codes such as those produced by a compiler.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, those skilled in the art can make various modifications and variations from the above description. For example, the described techniques may be performed in an order different from the method described, and/or components of the described system, structure, device, circuit, etc. may be combined or combined in a different form than the method described, or other components may be used. Or even if it is replaced or substituted by equivalents, appropriate results can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims are within the scope of the following claims.

<참고문헌><References>

[1] A. Roshan-Zamir, O. Elhadidy, H. Yang and S. Palermo, "A Reconfigurable 16/32 Gb/s Dual-Mode NRZ/PAM4 SerDes in 65-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.52, No.4, pp.2430- 2447, Sept., 2017 [1] A. Roshan-Zamir, O. Elhadidy, H. Yang and S. Palermo, "A Reconfigurable 16/32 Gb/s Dual-Mode NRZ/PAM4 SerDes in 65-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.52, No.4, pp.2430-2447, Sept., 2017

[2] J. Im et al., "A 40-to-56 Gb/s PAM-4 Receiver With Ten-Tap Direct Decision-Feedback Equalization in 16-nm FinFET," Solid-State Circuits, IEEE Journal of, VOL.52, No.12, pp.3486-3502, Dec., 2017 [2] J. Im et al., "A 40-to-56 Gb/s PAM-4 Receiver With Ten-Tap Direct Decision-Feedback Equalization in 16-nm FinFET," Solid-State Circuits, IEEE Journal of, VOL .52, No.12, pp.3486-3502, Dec., 2017

[3] R. Payne et al., "A 6.25-Gb/s binary transceiver in 0.13-/spl mu/m CMOS for serial data transmission across high loss legacy backplane channels," Solid-State Circuits, IEEE Journal of, Vol.40, No.12, pp.2646-2657, Dec., 2005 [3] R. Payne et al., "A 6.25-Gb/s binary transceiver in 0.13-/spl mu/m CMOS for serial data transmission across high loss legacy backplane channels," Solid-State Circuits, IEEE Journal of, Vol .40, No.12, pp.2646-2657, Dec., 2005

[4] A. Roshan-Zamir et al., "A 56-Gb/s PAM4 Receiver With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.54, No.3, pp.672-684, Mar., 2019 [4] A. Roshan-Zamir et al., "A 56-Gb/s PAM4 Receiver With Low-Overhead Techniques for Threshold and Edge-Based DFE FIR- and IIR-Tap Adaptation in 65-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.54, No.3, pp.672-684, Mar., 2019

[5] M. Dolan and F. Yuan, "An adaptive edge decision feedback equalizer with 4PAM signaling," Circuit and Systems, 2017, MWSCAS 2017, 60th IEEE International Midwest Symposium on, pp.535-538, MA., 2017. [5] M. Dolan and F. Yuan, "An adaptive edge decision feedback equalizer with 4PAM signaling," Circuit and Systems, 2017, MWSCAS 2017, 60th IEEE International Midwest Symposium on, pp.535-538, MA., 2017.

[6] YUAN, Fei, et al., "Design techniques for decision feedback equalization of multi-giga-bit-per-second serial data links: a state-of-the-art review," Devices & Systems, 2014, IET Circuits, Vol. 8, pp.118-130, 2014. [6] YUAN, Fei, et al., "Design techniques for decision feedback equalization of multi-giga-bit-per-second serial data links: a state-of-the-art review," Devices & Systems, 2014, IET Circuits, Vol. 8, pp.118-130, 2014.

[7] K. Chen, W. Chen and S. Liu, "A 0.31-pJ/bit 20-Gb/s DFE With 1 Discrete Tap and 2 IIR Filters Feedback in 40-nm-LP CMOS," Circuits and Systems II : IEEE Transactions on, Vol.64, No.11, pp.1282-1286, Nov., 2017. [7] K. Chen, W. Chen and S. Liu, "A 0.31-pJ/bit 20-Gb/s DFE With 1 Discrete Tap and 2 IIR Filters Feedback in 40-nm-LP CMOS," Circuits and Systems II : IEEE Transactions on, Vol.64, No.11, pp.1282-1286, Nov., 2017.

[8] Y. Krupnik et al., "112-Gb/s PAM4 ADC-Based SERDES Receiver with Resonant AFE for Long-Reach Channels," Solid-State Circuits, IEEE Journal of, Vol.55, No.4, pp1077- 1085, Apr., 2020. [8] Y. Krupnik et al., "112-Gb/s PAM4 ADC-Based SERDES Receiver with Resonant AFE for Long-Reach Channels," Solid-State Circuits, IEEE Journal of, Vol.55, No.4, pp1077 - 1085, Apr., 2020.

[9] Y. Li and F. Yuan, "Adaptive data-transition decision feedback equalizer for serial links," Circuit and Systems, 2017, MWSCAS 2017, 60th IEEE International Midwest Symposium on, pp.1609- 1612, MA., 2017. [9] Y. Li and F. Yuan, "Adaptive data-transition decision feedback equalizer for serial links," Circuit and Systems, 2017, MWSCAS 2017, 60th IEEE International Midwest Symposium on, pp.1609- 1612, MA., 2017 .

[10] K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60- Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.56, No.3, pp.750-762, Mar., 2021. [10] K. -C. Chen, W. W. -T. Kuo and A. Emami, "A 60- Gb/s PAM4 Wireline Receiver With 2-Tap Direct Decision Feedback Equalization Employing Track-and-Regenerate Slicers in 28-nm CMOS," Solid-State Circuits, IEEE Journal of, Vol.56 , No.3, pp.750-762, Mar., 2021.

[11] J. W. Jung and B. Razavi, "A 25 Gb/s 5.8 mW CMOS Equalizer," Solid-State Circuits, IEEE Journal of, Vol.50, No.2, pp.515-526, Feb., 2015. [11] J. W. Jung and B. Razavi, "A 25 Gb/s 5.8 mW CMOS Equalizer," Solid-State Circuits, IEEE Journal of, Vol.50, No.2, pp.515-526, Feb., 2015.

[12] J. LEE, P. Chiang, P. Peng, L. Chen and C. Weng, "Design of 56 Gb/s NRZ and PAM4 SerDes Transceivers in CMOS Technologies," Solid-State Circuits, IEEE Journal of, Vol.50, No.9, pp.2061- 2073, Sep., 2015.[12] J. LEE, P. Chiang, P. Peng, L. Chen and C. Weng, "Design of 56 Gb/s NRZ and PAM4 SerDes Transceivers in CMOS Technologies," Solid-State Circuits, IEEE Journal of, Vol .50, No.9, pp.2061-2073, Sep., 2015.

Claims (20)

입력 신호의 고주파 성분을 활성화하기 위한 CTLE(Continuous Time Linear Equalizer);
CTLE의 출력을 트랙 및 홀드하기 위한 T&H(Track and Hold) 회로; 및
샘플러를 포함하고,
상기 샘플러는,
T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 DFE 샘플러(Decision Feedback Equalization Sampler); 및
DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 DATA 샘플러를 포함하고,
상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상은 상이한
의사결정 피드백 이퀄라이저. Continuous Time Linear Equalizer (CTLE) for activating high-frequency components of the input signal;
a track and hold (T&H) circuit for tracking and holding the output of the CTLE; and
including a sampler;
The sampler,
A DFE sampler (Decision Feedback Equalization Sampler) that equalizes the output of the T&H circuit and samples the output of the T&H circuit in a DFE sampling clock phase; and
a DATA sampler for sampling a signal equalized by the DFE sampler in a DATA sampling clock phase;
The DFE sampling clock phase and the DATA sampling clock phase are different.
Decision feedback equalizer. 제1항에 있어서,
상기 T&H 회로는,
클락의 하강 에지에서 2 UI(Unit Interval) 동안 CTLE의 출력을 트랙하고, 클락의 상승 에지에서 2 UI 동안 CTLE의 출력을 홀드하는
의사결정 피드백 이퀄라이저. According to claim 1,
The T & H circuit,
Tracking the output of CTLE for 2 UI (Unit Interval) on the falling edge of the clock, and holding the output of CTLE for 2 UI on the rising edge of the clock.
Decision feedback equalizer. 제1항에 있어서,
상기 DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DFE 샘플러의 출력은 가산기의 출력 전압을 수렴하도록 등화하기 위한 탭 계수로 사용하고,
상기 DATA 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DATA 샘플러의 출력은 인코딩되어 데이터로 사용함으로써 시간 마진을 증가시키는
의사결정 피드백 이퀄라이저. According to claim 1,
The output of the DFE sampler, which samples the output of the T&H circuit in the DFE sampling clock phase, is used as a tap coefficient for equalizing the output voltage of the adder to converge,
The output of the DATA sampler, which samples the output of the T & H circuit in the DATA sampling clock phase, is encoded and used as data to increase the time margin
Decision feedback equalizer. 제3항에 있어서,
상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상이 상이함으로써, DATA 샘플러의 정착 시간은 DFE 샘플러의 정착 시간보다 더 큰 마진을 갖고, DFE 샘플러의 출력에 오류가 발생하는 경우, 정착 시간의 더 큰 마진을 갖는 DATA 샘플러의 출력을 이용하여 탭 계수를 조정하는
의사결정 피드백 이퀄라이저. According to claim 3,
Since the DFE sampling clock phase and the DATA sampling clock phase are different, the settling time of the DATA sampler has a larger margin than the settling time of the DFE sampler, and when an error occurs in the output of the DFE sampler, the settling time has a larger margin Adjusting the tap coefficient using the output of the DATA sampler with
Decision feedback equalizer. 제1항에 있어서,
상기 T&H 회로와 상기 샘플러 사이에 가산기를 더 포함하고,
상기 가산기는,
저전압 차동 신호(Low Voltage Differential Signaling; LVDS) 탭을 이용한 방향 등화(directional equalization)를 통해 가중치에 관계없이 신호의 공통 전압을 일정하게 유지하는
의사결정 피드백 이퀄라이저. According to claim 1,
Further comprising an adder between the T & H circuit and the sampler;
The adder,
directional equalization using a low voltage differential signaling (LVDS) tap to keep the common voltage of the signal constant regardless of the weight
Decision feedback equalizer. CTLE(Continuous Time Linear Equalizer)를 통해 입력 신호의 고주파 성분을 활성화하는 단계;
T&H(Track and Hold) 회로를 통해 CTLE의 출력을 트랙 및 홀드하는 단계;
샘플러의 DFE 샘플러(Decision Feedback Equalization Sampler)를 통해 T&H 회로의 출력을 등화(equalization)하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 단계; 및
샘플러의 DATA 샘플러를 통해 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 단계 -상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상은 상이 함-
를 포함하는 의사결정 피드백 이퀄라이저 동작 방법. activating a high-frequency component of an input signal through a continuous time linear equalizer (CTLE);
Tracking and holding the output of the CTLE through a track and hold (T&H) circuit;
Equalizing the output of the T&H circuit through the DFE sampler (Decision Feedback Equalization Sampler) of the sampler, and sampling the output of the T&H circuit in the DFE sampling clock phase; and
Sampling a signal equalized by the DFE sampler in a DATA sampling clock phase through a DATA sampler of the sampler, wherein the DFE sampling clock phase and the DATA sampling clock phase are different-
Decision-making feedback equalizer operating method comprising a. 제6항에 있어서,
상기 샘플러의 DFE 샘플러를 통해 T&H 회로의 출력을 등화하고, DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링하는 단계는,
상기 DFE 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DFE 샘플러의 출력은 가산기의 출력 전압을 수렴하도록 등화하기 위한 탭 계수로 사용하는
의사결정 피드백 이퀄라이저 동작 방법. According to claim 6,
Equalizing the output of the T & H circuit through the DFE sampler of the sampler and sampling the output of the T & H circuit in the DFE sampling clock phase,
The output of the DFE sampler, which samples the output of the T & H circuit in the DFE sampling clock phase, is used as a tap coefficient for equalizing the output voltage of the adder to converge.
How the decision feedback equalizer works. 제6항에 있어서,
상기 샘플러의 DATA 샘플러를 통해 DATA 샘플링 클락 위상에서 DFE 샘플러에 의해 등화된 신호를 샘플링하는 단계는,
상기 DATA 샘플링 클락 위상에서 T&H 회로의 출력을 샘플링한 DATA 샘플러의 출력은 인코딩되어 데이터로 사용함으로써 시간 마진을 증가시키는
의사결정 피드백 이퀄라이저 동작 방법. According to claim 6,
Sampling the signal equalized by the DFE sampler in the DATA sampling clock phase through the DATA sampler of the sampler,
The output of the DATA sampler, which samples the output of the T & H circuit in the DATA sampling clock phase, is encoded and used as data to increase the time margin
How the decision feedback equalizer works. 제8항에 있어서,
상기 DFE 샘플링 클락 위상과 상기 DATA 샘플링 클락 위상이 상이함으로써, DATA 샘플러의 정착 시간은 DFE 샘플러의 정착 시간보다 더 큰 마진을 갖고, DFE 샘플러의 출력에 오류가 발생하는 경우, 정착 시간의 더 큰 마진을 갖는 DATA 샘플러의 출력을 이용하여 탭 계수를 조정하는
의사결정 피드백 이퀄라이저 동작 방법.According to claim 8,
Since the DFE sampling clock phase and the DATA sampling clock phase are different, the settling time of the DATA sampler has a larger margin than the settling time of the DFE sampler, and when an error occurs in the output of the DFE sampler, the settling time has a larger margin Adjusting the tap coefficient using the output of the DATA sampler with
How the decision feedback equalizer works. 제1 입력신호를 가산하여 출력하는 제1 가산기; 및
상기 제1 가산기의 출력을 제1 DFE 샘플링 클락 위상에서 샘플링하는 제1 DFE 샘플러;
상기 제1 가산기의 출력을 제1 DATA 샘플링 클락 위상에서 샘플링하는 제1 DATA 샘플러; 및
상기 제1 DFE 샘플러 및 상기 제1 DATA 샘플러의 출력 중 하나를 선택하여 출력하는 제1 멀티플렉서를 포함하고,
상기 제1 멀티플렉서가 출력하는 신호는 제2 가산기로 피드백되는,
의사결정 피드백 이퀄라이저.a first adder for adding and outputting a first input signal; and
a first DFE sampler for sampling an output of the first adder at a first DFE sampling clock phase;
a first DATA sampler for sampling the output of the first adder at a first DATA sampling clock phase; and
A first multiplexer for selecting and outputting one of outputs of the first DFE sampler and the first DATA sampler;
The signal output from the first multiplexer is fed back to a second adder.
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 DFE 샘플링 클락 위상과 상기 제1 DATA 클락 위상은 서로 다르고,
상기 제1 멀티플렉서는 상기 DATA 클락 위상보다 0.5 UI 이후에 동작하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The first DFE sampling clock phase and the first DATA clock phase are different from each other,
The first multiplexer operates 0.5 UI later than the DATA clock phase,
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 멀티플렉서는 일정한 시구간 동안 상기 제1 DATA 샘플러의 출력신호를 선택하여 출력하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The first multiplexer selects and outputs an output signal of the first DATA sampler for a predetermined time period.
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 멀티플렉서는, 제1 멀티플렉서 클락의 라이징 엣지를 인식하고 상기 제1 DATA 샘플러의 출력신호를 선택하여 출력하고, 폴링 엣지를 인식하고 상기 제1 DFE 샘플러의 출력신호를 선택하여 출력하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The first multiplexer recognizes a rising edge of a first multiplexer clock and selects and outputs an output signal of the first DATA sampler, recognizes a falling edge and selects and outputs an output signal of the first DFE sampler,
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 및 제2 가산기는, 저전압 차동 신호(LVDS) 탭을 이용하여 방향 등화를 수행하고,
상기 제2 가산기는 상기 제1 멀티플렉서의 출력신호에 기초하여 탭 계수를 조정하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The first and second adders perform directional equalization using a low voltage differential signal (LVDS) tap;
The second adder adjusts the tap coefficient based on the output signal of the first multiplexer.
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 멀티플렉서는, 상기 제1 DFE 샘플러의 출력신호 및 상기 제1 DATA 샘플러의 출력신호 중 지연 입력된 신호를 선택하여 출력하여 시간 마진을 증가시키는,
의사결정 피드백 이퀄라이저.According to claim 10,
The first multiplexer increases a time margin by selecting and outputting a delayed input signal from among the output signal of the first DFE sampler and the output signal of the first DATA sampler.
Decision feedback equalizer. 제 10 항에 있어서,
상기 의사결정 피드백 이퀄라이저는,
입력신호 중 고주파수 영역의 신호를 선택적으로 활성화하는 CTLE; 및
상기 CTLE의 출력을 트랙 및 홀드하는 T&H(Track and Hold) 회로를 포함하고,
상기 제1 가산기는 상기 T&H 회로의 출력을 입력받고, 공통전압을 일정하게 유지하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The decision-making feedback equalizer,
CTLE selectively activating a signal in a high frequency region among input signals; and
A track and hold (T&H) circuit for tracking and holding the output of the CTLE;
The first adder receives the output of the T&H circuit and maintains a common voltage constant.
Decision feedback equalizer. 제 10 항에 있어서,
상기 제1 DFE 샘플러의 동작 타이밍과 상기 제1 DATA 샘플러의 동작 타이밍은 0.5UI 시간격 차이를 가지고,
상기 제1 DATA 샘플러의 동작 타이밍과 상기 제1 멀티플렉서의 동작 타이밍은 0.5UI 시간격 차이를 가지는,
의사결정 피드백 이퀄라이저.According to claim 10,
The operation timing of the first DFE sampler and the operation timing of the first DATA sampler have a difference of 0.5 UI time interval,
The operation timing of the first DATA sampler and the operation timing of the first multiplexer have a difference of 0.5 UI time interval,
Decision feedback equalizer. 제 10 항에 있어서,
제2 입력신호 및 상기 제1 멀티플렉서의 출력신호를 가산하여 출력하는 제2 가산기;
상기 제2 가산기의 출력을 제2 DFE 샘플링 클락 위상에서 샘플링하는 제2 DFE 샘플러;
상기 제2 가산기의 출력을 제2 DATA 샘플링 클락 위상에서 샘플링하는 제2 DATA 샘플러; 및
상기 제2 DFE 샘플러 또는 상기 DATA 샘플러의 출력신호를 선택하여 출력하는 제2 멀티플렉서를 포함하는,
의사결정 피드백 이퀄라이저.According to claim 10,
a second adder for adding a second input signal and an output signal of the first multiplexer and outputting the sum;
a second DFE sampler for sampling an output of the second adder at a second DFE sampling clock phase;
a second DATA sampler for sampling the output of the second adder at a second DATA sampling clock phase; and
A second multiplexer for selecting and outputting an output signal of the second DFE sampler or the DATA sampler,
Decision feedback equalizer. 제 18 항에 있어서,
상기 제2 DFE 샘플러의 출력신호는 제3 가산기로 피드백되고,
상기 제2 DATA 샘플러의 출력신호는 인코더로 전달되는,
의사결정 피드백 이퀄라이저.According to claim 18,
The output signal of the second DFE sampler is fed back to a third adder,
The output signal of the second DATA sampler is transmitted to the encoder,
Decision feedback equalizer. 제 10 항에 있어서,
상기 의사결정 피드백 이퀄라이저는,
쿼터-레이트 PAM-4 신호를 제1 내지 제4 입력신호로 수신하고, LVDS 탭을 이용한 방향 등화를 수행하는 제1 내지 제4 가산기; 및
상기 제1 내지 제4 가산기의 출력을 각각 전달받아 샘플링 및 피드백하는 제1 내지 제4 DFE 샘플러 및 제1 내지 제4 DATA 샘플러를 포함하는,
의사결정 피드백 이퀄라이저.According to claim 10,
The decision-making feedback equalizer,
first to fourth adders receiving quarter-rate PAM-4 signals as first to fourth input signals and performing directional equalization using LVDS taps; and
Including first to fourth DFE samplers and first to fourth DATA samplers for receiving, sampling, and feeding back the outputs of the first to fourth adders, respectively.
Decision feedback equalizer.
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