KR20220157595A - ESD and EOS protection circuit using RC-FET and logic circuit - Google Patents

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KR20220157595A KR1020210065315A KR20210065315A KR20220157595A KR 20220157595 A KR20220157595 A KR 20220157595A KR 1020210065315 A KR1020210065315 A KR 1020210065315A KR 20210065315 A KR20210065315 A KR 20210065315A KR 20220157595 A KR20220157595 A KR 20220157595A
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황태호
이재학
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한국전자기술연구원
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Abstract

Provided is an electrostatic discharge (ESD) and electrical overstress (EOS) protection circuit using an RC-FET and a logic circuit. The protection circuit according to one embodiment of the present invention comprises: a power applying circuit applying power to a core circuit; a first switch connecting the power applying circuit to the core circuit; a second switch switched depending on a state of power applied by the power applying circuit; an inverter controlling the first switch depending on the state of power and the state of the second switch; and a controller controlling a third switch arranged on a power input terminal of the core circuit depending on the state of power and the state of the second switch. Accordingly, while an area of a layout is not greatly increased, a core circuit can be prevented from being damaged by EOS apart from ESD.

Description

RC-FET와 로직회로를 이용한 ESD 및 EOS 보호회로{ESD and EOS protection circuit using RC-FET and logic circuit}ESD and EOS protection circuit using RC-FET and logic circuit

본 발명은 보호회로에 관한 것으로, 더욱 상세하게는 짧은 펄스의 ESD(ElectroStatic discharge)와 긴 펄스의 EOS(Electrical OverStress) 모두에 대하여 반도체 회로를 손상으로부터 보호할 수 있는 보호회로에 관한 것이다.The present invention relates to a protection circuit, and more particularly, to a protection circuit capable of protecting a semiconductor circuit from damage against both short pulse electrostatic discharge (ESD) and long pulse electrical overstress (EOS).

기존 ESD 및 EOS 보호회로는 ESD 혹은 EOS 상황을 인지하여 RC 시정수를 통한 트랜지스터(NMOS 혹은 PMOS)의 채널을 통해 방전을 유도한다. 하지만 낮은 저항을 가지는 스위치 트랜지스터에 대한 정전기 보호가 어려우며 정전기 보호에 대한 신뢰성을 만족시킬 수 없는 문제점이 있다. Existing ESD and EOS protection circuits recognize an ESD or EOS situation and induce discharge through a channel of a transistor (NMOS or PMOS) through an RC time constant. However, there are problems in that it is difficult to protect the switch transistor having low resistance against static electricity and the reliability of the protection against static electricity cannot be satisfied.

또한, RC 시정수에 의한 ESD 상황을 인지하여 트랜지스터 채널을 통해 정전기를 방전하는 동안 보호하고자 하는 코어 회로의 패드 전압 상승으로 인한 국부적인 정션 및 게이트가 파괴되는 현상이 발생하게 된다.In addition, a phenomenon in which local junctions and gates are destroyed occurs due to an increase in pad voltage of a core circuit to be protected while static electricity is discharged through a transistor channel by recognizing an ESD situation by an RC time constant.

그리고, EOS의 경우 지속 시간이 길기 때문에, RC 시정수를 통해 방전하기 위한 보호회로를 이용한다면 레이아웃 면적이 매우 커지게 된다는 문제가 있다.In addition, since the duration of the EOS is long, there is a problem in that the layout area becomes very large if a protection circuit for discharging through the RC time constant is used.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 레이아웃 면적을 크게 증가시키지 않으면서 ESD 외에 EOS에 의한 코어 회로의 손상까지 방지할 수 있는 보호회로를 제공함에 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a protection circuit that can prevent damage to a core circuit caused by EOS as well as ESD without significantly increasing the layout area.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 보호회로는, 코어 회로에 전원을 인가하는 전원 인가 회로; 전원 인가 회로와 코어 회로 사이에 연결된 제1 스위치; 전원 인가 회로를 통해 인가되는 전원 상태에 따라, 스위칭 되는 제2 스위치; 전원 상태와 제2 스위치의 상태에 따라, 제1 스위치를 제어하는 인버터; 전원 상태와 제2 스위치의 상태에 따라, 코어 회로의 전원 입력단에 마련된 제3 스위치를 제어하는 제어기;를 포함한다.According to one embodiment of the present invention for achieving the above object, the protection circuit includes a power supply circuit for applying power to the core circuit; a first switch connected between the power supply circuit and the core circuit; a second switch that is switched according to a state of power applied through a power supply circuit; an inverter controlling the first switch according to the power state and the state of the second switch; and a controller for controlling the third switch provided at the power input terminal of the core circuit according to the power state and the state of the second switch.

인버터는, 전원 상태가 정상 상태이면, 전원 인가 회로로부터 코어 회로로 전원이 인가되도록 제1 스위치를 스위칭시킬 수 있다.When the power supply is in a normal state, the inverter may switch the first switch so that power is applied from the power supply circuit to the core circuit.

제어기는, 전원 상태가 정상 상태이면, 외부 제어 신호에 따라 제3 스위치의 스위칭 동작을 제어할 수 있다.The controller may control a switching operation of the third switch according to an external control signal when the power state is in a normal state.

인버터는, 전원 상태가 ESD(ElectroStatic discharge) 상태이면, 전원 인가 회로로부터 코어 회로로 전원이 인가되지 않고 방전되도록 제1 스위치를 스위칭시킬 수 있다.When the power state is an electrostatic discharge (ESD) state, the inverter may switch the first switch so that power is discharged without being applied to the core circuit from the power supply circuit.

제어기는, 전원 상태가 ESD 상태이면, 코어 회로로 전원이 입력되지 않도록 제3 스위치를 스위칭킬 수 있다.When the power state is the ESD state, the controller may switch the third switch so that power is not input to the core circuit.

제2 스위치는, 전원 상태가 EOS(Electrical OverStress) 상태이면, 턴-온하고, 인버터는, 제2 스위치가 턴-온 되면, 전원 인가 회로로부터 코어 회로로 전원이 인가되지 않고 방전되도록 제1 스위치를 스위칭시킬 수 있다.The second switch is turned on when the power state is EOS (Electrical OverStress), and the inverter discharges power without applying power to the core circuit from the power supply circuit when the second switch is turned on. can be switched.

제어기는, 제2 스위치가 턴-온 되면, 코어 회로로 전원이 입력되지 않도록 제3 스위치를 스위칭시킬 수 있다.When the second switch is turned on, the controller may switch the third switch so that power is not input to the core circuit.

한편, 본 발명의 다른 실시예에 따른, 보호회로는, 전원 인가 회로와 코어 회로 사이에 연결된 제1 스위치; 전원 인가 회로를 통해 인가되는 전원 상태에 따라, 스위칭 되는 제2 스위치; 전원 상태와 제2 스위치의 상태에 따라, 제1 스위치를 제어하는 인버터; 전원 상태와 제2 스위치의 상태에 따라, 코어 회로의 전원 입력단에 마련된 제3 스위치를 제어하는 제어기;를 포함한다.On the other hand, according to another embodiment of the present invention, the protection circuit, the first switch connected between the power supply circuit and the core circuit; a second switch that is switched according to a state of power applied through a power supply circuit; an inverter controlling the first switch according to the power state and the state of the second switch; and a controller for controlling the third switch provided at the power input terminal of the core circuit according to the power state and the state of the second switch.

이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, R-C coupling NFET를 통한 ESD 패스 형성, 다이오드 N-직렬 연결을 통한 EOS 패스 형성 및 디지털 로직들을 이용한 코어 회로에 대한 전원 입력의 이중 차단을 통해, 레이아웃 면적을 크게 증가시키지 않으면서 ESD 외에 EOS에 의한 코어 회로의 손상까지 방지할 수 있게 된다.As described above, according to the embodiments of the present invention, ESD pass formation through R-C coupling NFET, EOS pass formation through diode N-series connection, and double blocking of power input to the core circuit using digital logics, Without significantly increasing the layout area, it is possible to prevent damage to the core circuit caused by EOS as well as ESD.

도 1은 본 발명의 일 실시예에 따른 ESD 및 EOS 보호회로를 도시한 도면,
도 2는 전원 상태에 따른 도 1에 도시된 보호회로의 각 노드의 상태 및 기능을 정리한 표,
도 3은 본 발명의 다른 실시예에 따른 ESD 및 EOS 보호회로를 도시한 도면, 그리고,
도 4는 전원 상태에 따른 도 3에 도시된 보호회로의 각 노드의 상태 및 기능을 정리한 표이다.1 is a diagram showing an ESD and EOS protection circuit according to an embodiment of the present invention;
2 is a table summarizing the state and function of each node of the protection circuit shown in FIG. 1 according to the power state;
3 is a diagram showing an ESD and EOS protection circuit according to another embodiment of the present invention, and
4 is a table summarizing the state and function of each node of the protection circuit shown in FIG. 3 according to the power state.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 ESD 및 EOS 보호회로를 도시한 도면이다.1 is a diagram illustrating an ESD and EOS protection circuit according to an embodiment of the present invention.

ESD 펄스와 EOS 펄스에 의한 코어 회로(10)의 손상을 방지하기 위해, 본 발명의 실시예에서는, R-C coupling NFET를 통해 ESD 패스를 형성하고, 다이오드 N-직렬 연결을 통해 EOS 패스를 형성하며, 디지털 로직들을 이용하여 코어 회로에 대한 전원 인가를 이중으로 차단한다.In order to prevent damage to the core circuit 10 by the ESD pulse and the EOS pulse, in an embodiment of the present invention, an ESD path is formed through an R-C coupling NFET, and an EOS path is formed through a diode N-series connection, The application of power to the core circuit is double-blocked using digital logics.

이와 같은 기능을 수행하는 본 발명의 실시예에 따른 보호회로는, 도시된 바와 같이, RC 회로(110), N-직렬 다이오드(120), 인버터(130), NFET(140), AND 로직(150) 및 인버터 로직(160)을 포함하여 구성된다.As shown, the protection circuit according to the embodiment of the present invention performing such a function includes an RC circuit 110, an N-series diode 120, an inverter 130, an NFET 140, and an AND logic 150 ) and the inverter logic 160.

RC 회로(110)는 바이어스 전원(VDD)을 코어 회로(10)에 인가하기 위한 회로이다.The RC circuit 110 is a circuit for applying a bias power supply VDD to the core circuit 10 .

N-직렬 다이오드(120)는 RC 회로(110)를 통해 인가되는 전원의 상태에 따라 스위칭 동작하는 스위칭 소자이다. 구체적으로, RC 회로(110)를 통해 EOS 펄스가 인가되는 경우, N-직렬 다이오드(120)는 턴-온 한다.The N-series diode 120 is a switching element that performs a switching operation according to the state of power applied through the RC circuit 110 . Specifically, when an EOS pulse is applied through the RC circuit 110, the N-series diode 120 turns on.

인버터(130)는 RC 회로(110)를 통해 인가되는 전원의 상태와 N-직렬 다이오드(120)의 스위칭 상태에 따라 NFET(140)를 제어한다.The inverter 130 controls the NFET 140 according to the state of power applied through the RC circuit 110 and the switching state of the N-series diode 120 .

구체적으로, RC 회로(110)를 통해 정상 전원이 인가되는 경우, 인버터(130)는 NFET(140)를 턴-오프 시킨다. 반면, RC 회로(110)를 통해 ESD 펄스가 인가되는 경우나 EOS 펄스가 인가되어 N-직렬 다이오드(120)는 턴-온 된 경우, 인버터(130)는 NFET(140)를 턴-온 시킨다.Specifically, when normal power is applied through the RC circuit 110, the inverter 130 turns off the NFET 140. On the other hand, when an ESD pulse is applied through the RC circuit 110 or when an EOS pulse is applied and the N-series diode 120 is turned on, the inverter 130 turns on the NFET 140.

NFET(140)는 RC 회로(110)와 코어 회로(10) 사이에 위치하는 스위칭 소자로, 턴-오프 상태에서는 RC 회로(110)를 통해 인가되는 전원을 코어 회로(10)로 전달하는 반면, 턴-온 상태에서는 RC 회로(110)를 통해 인가되는 전원을 채널(그라운드)을 통해 방전시킨다.The NFET 140 is a switching element located between the RC circuit 110 and the core circuit 10, and transfers power applied through the RC circuit 110 to the core circuit 10 in a turn-off state, In the turn-on state, power applied through the RC circuit 110 is discharged through a channel (ground).

NFET(140)가 턴-온 상태가 되는 경우는 RC 회로(110)를 통해 ESD 펄스나 EOS 펄스가 인가되는 경우이므로, NFET(140)는 ESD 펄스와 EOS 펄스를 방전시킨다고 할 수 있다.Since the NFET 140 is turned on when an ESD pulse or an EOS pulse is applied through the RC circuit 110, it can be said that the NFET 140 discharges the ESD pulse and the EOS pulse.

AND 로직(150)과 인버터 로직(160)은 RC 회로(110)의 상태와 N-직렬 다이오드(120)의 상태에 따라, 코어 회로(10)의 전원 입력단에 마련된 전원 입력 스위치(20)를 제어하는 제어소자이다.The AND logic 150 and the inverter logic 160 control the power input switch 20 provided at the power input terminal of the core circuit 10 according to the state of the RC circuit 110 and the state of the N-series diode 120. It is a control element that

구체적으로, RC 회로(110)를 통해 정상 전원이 인가되는 경우, 로직들(150,160)은 외부 제어 신호(control signal)에 따라 전원 입력 스위치(20)의 스위칭 동작을 제어한다.Specifically, when normal power is applied through the RC circuit 110, the logics 150 and 160 control the switching operation of the power input switch 20 according to an external control signal.

반면, RC 회로(110)를 통해 ESD 펄스가 인가되는 경우나 EOS 펄스가 인가되어 N-직렬 다이오드(120)는 턴-온 된 경우, 로직들(150,160)은 외부 제어 신호와 무관하게 전원 입력 스위치(20)를 턴-오프시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되지 않도록 차단한다.On the other hand, when an ESD pulse is applied through the RC circuit 110 or an EOS pulse is applied and the N-series diode 120 is turned on, the logics 150 and 160 switch the power input regardless of the external control signal. (20) is turned off to block the power of the RC circuit 110 from being applied to the core circuit 10.

이하에서, 전원 상태가 정상인 경우, 도 1에 도시된 보호회로의 동작에 대해 구체적으로 설명한다.Hereinafter, when the power state is normal, the operation of the protection circuit shown in FIG. 1 will be described in detail.

RC 회로(110)의 전원 상태가 정상 상태이면, RC 회로(110)의 R에서의 전압강하로 인해 N 노드는 High 상태가 되고, 이에 의해 인버터(130)는 NFET(140)를 턴 오프시켜, RC 회로(110)로부터 코어 회로(10)로 전원이 인가되도록 한다. 인버터(130)에 의해 노드 ND가 Low 상태가 되어, NFET(140)의 게이트에 Low 전압이 인가되기 때문이다.When the power supply state of the RC circuit 110 is in a normal state, the voltage drop at R of the RC circuit 110 makes the N node a High state, whereby the inverter 130 turns off the NFET 140, Power is applied to the core circuit 10 from the RC circuit 110 . This is because the node ND is turned into a low state by the inverter 130, and a low voltage is applied to the gate of the NFET 140.

한편, AND 로직(150)은 N 노드를 통해 High 전압이 인가되므로, 외부 제어 신호에 따라 전원 입력 스위치(20)의 스위칭 동작을 제어한다.Meanwhile, since the high voltage is applied through the N node, the AND logic 150 controls the switching operation of the power input switch 20 according to an external control signal.

구체적으로, 외부 제어 신호가 Low 상태인 경우, AND 로직(150)과 인버터 로직(160)은 전원 입력 스위치(20)를 턴-오프 시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되지 않도록 한다.Specifically, when the external control signal is in the Low state, the AND logic 150 and the inverter logic 160 turn off the power input switch 20 so that the power of the RC circuit 110 is supplied to the core circuit 10. make sure it is not authorized.

반면, 외부 제어 신호가 High 상태인 경우, AND 로직(150)과 인버터 로직(160)은 전원 입력 스위치(20)를 턴-온 시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되도록 한다.On the other hand, when the external control signal is in the High state, the AND logic 150 and the inverter logic 160 turn on the power input switch 20 so that the power of the RC circuit 110 is applied to the core circuit 10 Let it be.

이하에서, 전원 상태가 ESD인 경우, 도 1에 도시된 보호회로의 동작에 대해 구체적으로 설명한다.Hereinafter, when the power state is ESD, the operation of the protection circuit shown in FIG. 1 will be described in detail.

RC 회로(110)의 전원 상태가 ESD이면, RC 회로(110)에서는 R-C coupling 통해 RC 시정수 시간 동안 C가 도통되어 N 노드는 Low 상태가 된다. 이에 따라, 인버터(130)는 NFET(140)를 턴-온시켜, ESD가 코어 회로(10)로 인가되지 않고 방전되도록 한다. 인버터(130)에 의해 노드 ND가 High 상태가 되어, NFET(140)의 게이트에 High 전압이 인가되기 때문이다.If the power state of the RC circuit 110 is ESD, in the RC circuit 110, C is conducted during the RC time constant through R-C coupling, and the N node becomes a Low state. Accordingly, the inverter 130 turns on the NFET 140 so that ESD is not applied to the core circuit 10 and discharged. This is because the node ND becomes high by the inverter 130 and the high voltage is applied to the gate of the NFET 140 .

한편, AND 로직(150)은 N 노드를 통해 Low 전압이 인가되므로, 외부 제어 신호에 무관하게 전원 입력 스위치(20)를 턴-오프시켜, RC 회로(110)의 전원이 코어 회로(10)로 인가되지 않도록 한다.Meanwhile, since the AND logic 150 is applied with a low voltage through the N node, the power input switch 20 is turned off regardless of an external control signal, so that the power of the RC circuit 110 is supplied to the core circuit 10. make sure it is not authorized.

이하에서, 전원 상태가 EOS인 경우, 도 1에 도시된 보호회로의 동작에 대해 구체적으로 설명한다.Hereinafter, when the power state is EOS, the operation of the protection circuit shown in FIG. 1 will be described in detail.

RC 회로(110)의 전원 상태가 EOS인 경우, RC 회로(110)에서는 R-C coupling 통해 RC 시정수 동안의 시간이 경과하면 C가 완전히 충전되어 N 노드는 High 상태가 되어야 한다. 하지만, N 노드가 High 상태가 되면 N-직렬 다이오드(120)가 턴-온 되어 Ipath가 형성되며, 이로 인해 EOS 펄스 지속 시간 만큼 N 노드는 Low 상태로 유지된다.When the power state of the RC circuit 110 is EOS, in the RC circuit 110, when the time for the RC time constant elapses through the RC circuit 110, C is fully charged and the N node must be in a High state. However, when the N node is in a high state, the N-series diode 120 is turned on to form an Ipath, which keeps the N node in a low state for as long as the EOS pulse duration.

이에 따라, 인버터(130)는 NFET(140)를 계속 턴-온시켜, EOS 펄스가 코어 회로(10)로 인가되지 않고 방전되도록 한다. 인버터(130)에 의해 노드 ND가 High 상태로 계속 유지되어, NFET(140)의 게이트에 High 전압이 계속 인가되기 때문이다.Accordingly, the inverter 130 continuously turns on the NFET 140 so that the EOS pulse is not applied to the core circuit 10 and discharged. This is because the node ND is continuously maintained in a high state by the inverter 130 and the high voltage is continuously applied to the gate of the NFET 140 .

마찬가지로, AND 로직(150)도 N 노드를 통해 Low 전압이 계속 인가되므로, 외부 제어 신호에 무관하게 전원 입력 스위치(20)를 턴-오프시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되지 않도록 한다.Similarly, since the low voltage is continuously applied through the AND logic 150 through the N node, the power input switch 20 is turned off regardless of the external control signal, so that the power of the RC circuit 110 is supplied to the core circuit 10 not be authorized.

지금까지 설명한 전원 상태(정상, ESD,EOS)에 따른 보호회로의 각 노드의 상태 및 기능을 도 2에 표로 정리하였다.The state and function of each node of the protection circuit according to the power state (normal, ESD, EOS) described so far is summarized in a table in FIG. 2.

도 3은 본 발명의 다른 실시예에 따른 ESD 및 EOS 보호회로를 도시한 도면이다. N 노드에 연결된 AND 로직(150)이 ND 노드에 연결된 NOR 로직(155)으로 대체되었다는 점에서만 차이가 있을 뿐이다.3 is a diagram illustrating an ESD and EOS protection circuit according to another embodiment of the present invention. The only difference is that the AND logic 150 connected to the N node has been replaced with the NOR logic 155 connected to the ND node.

이에 의해, 외부 제어 신호가 Low 상태인 경우, NOR 로직(155)과 인버터 로직(160)은 전원 입력 스위치(20)를 턴-온 시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되도록 한다.Accordingly, when the external control signal is in a Low state, the NOR logic 155 and the inverter logic 160 turn on the power input switch 20 so that the power of the RC circuit 110 is supplied to the core circuit 10. to be authorized

반면, 외부 제어 신호가 High 상태인 경우, NOR 로직(155)과 인버터 로직(160)은 전원 입력 스위치(20)를 턴-오프 시켜, RC 회로(110)의 전원이 코어 회로(10)으로 인가되지 않도록 한다.On the other hand, when the external control signal is in the High state, the NOR logic 155 and the inverter logic 160 turn off the power input switch 20 so that the power of the RC circuit 110 is applied to the core circuit 10 do not become

나머지 구성과 동작에 대해서는, 도 1에 제시된 보호회로와 동일하다. 전원 상태(정상, ESD,EOS)에 따른 도 3에 제시된 보호회로의 각 노드의 상태 및 기능을 도 4에 표로 정리하였다.The rest of the configuration and operation are the same as those of the protection circuit shown in FIG. 1 . The state and function of each node of the protection circuit shown in FIG. 3 according to the power state (normal, ESD, EOS) is summarized in a table in FIG. 4.

지금까지, ESD 및 EOS 보호회로에 대해 바람직한 실시예들을 들어 상세히 설명하였다.So far, the ESD and EOS protection circuits have been described in detail by citing preferred embodiments.

위 실시예에서는, 짧은 펄스의 ESD 외에 긴 펄스의 EOS에 대해서도 반도체 코어 회로를 보호할 수 있도록 하기 위해, ESD 상황을 인지하여 정전기의 션트를 유도하는 RC-FET 회로에 추가적인 딜레이와 EOS 상황에서 정전기의 션트를 유도하는 N개의 직렬 다이오드 및 AND 혹은 NOR 로직을 이용하여 보호하고자 하는 코어 회로에 대한 보호 성능을 개선하였다.In the above embodiment, in order to be able to protect the semiconductor core circuit against long pulse EOS as well as short pulse ESD, an additional delay is added to the RC-FET circuit that recognizes the ESD condition and induces shunt of static electricity and static electricity in the EOS condition. The protection performance of the core circuit to be protected is improved by using N series diodes and AND or NOR logic that induces a shunt of .

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiments of the present invention have been shown and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention belongs without departing from the gist of the present invention claimed in the claims. Of course, various modifications are possible by those skilled in the art, and these modifications should not be individually understood from the technical spirit or perspective of the present invention.

110 : RC 회로
120 : N-직렬 다이오드
130 : 인버터
140 : NFET
150 : AND 로직
155 : NOR 로직
160 : 인버터 로직110: RC circuit
120: N-series diode
130: Inverter
140: NFET
150: AND logic
155: NOR logic
160: inverter logic

Claims (8)

코어 회로에 전원을 인가하는 전원 인가 회로;
전원 인가 회로와 코어 회로 사이에 연결된 제1 스위치;
전원 인가 회로를 통해 인가되는 전원 상태에 따라, 스위칭 되는 제2 스위치;
전원 상태와 제2 스위치의 상태에 따라, 제1 스위치를 제어하는 인버터;
전원 상태와 제2 스위치의 상태에 따라, 코어 회로의 전원 입력단에 마련된 제3 스위치를 제어하는 제어기;를 포함하는 것을 특징으로 하는 보호회로.
a power supply circuit for applying power to the core circuit;
a first switch connected between the power supply circuit and the core circuit;
a second switch that is switched according to a state of power applied through a power supply circuit;
an inverter controlling the first switch according to the power state and the state of the second switch;
A protection circuit comprising: a controller for controlling the third switch provided at the power input terminal of the core circuit according to the power state and the state of the second switch.
 청구항 1에 있어서,
인버터는,
전원 상태가 정상 상태이면, 전원 인가 회로로부터 코어 회로로 전원이 인가되도록 제1 스위치를 스위칭시키는 것을 특징으로 하는 보호회로.
The method of claim 1,
Inverter,
When the power state is a normal state, the protection circuit characterized in that for switching the first switch so that power is applied from the power supply circuit to the core circuit.
 청구항 2에 있어서,
제어기는,
전원 상태가 정상 상태이면, 외부 제어 신호에 따라 제3 스위치의 스위칭 동작을 제어하는 것을 특징으로 하는 보호회로.
The method of claim 2,
The controller
When the power state is normal, the protection circuit characterized in that for controlling the switching operation of the third switch according to the external control signal.
 청구항 1에 있어서,
인버터는,
전원 상태가 ESD(ElectroStatic discharge) 상태이면, 전원 인가 회로로부터 코어 회로로 전원이 인가되지 않고 방전되도록 제1 스위치를 스위칭시키는 것을 특징으로 하는 보호회로.
The method of claim 1,
Inverter,
A protection circuit characterized by switching a first switch so that power is discharged without being applied to the core circuit from the power supply circuit when the power state is an ESD (ElectroStatic Discharge) state.
 청구항 4에 있어서,
제어기는,
전원 상태가 ESD 상태이면, 코어 회로로 전원이 입력되지 않도록 제3 스위치를 스위칭시키는 것을 특징으로 하는 보호회로.
The method of claim 4,
The controller
When the power state is the ESD state, the protection circuit characterized in that for switching the third switch so that power is not input to the core circuit.
 청구항 1에 있어서,
제2 스위치는,
전원 상태가 EOS(Electrical OverStress) 상태이면, 턴-온하고,
인버터는,
제2 스위치가 턴-온 되면, 전원 인가 회로로부터 코어 회로로 전원이 인가되지 않고 방전되도록 제1 스위치를 스위칭시키는 것을 특징으로 하는 보호회로.
The method of claim 1,
The second switch is
If the power state is EOS (Electrical OverStress), turn on,
Inverter,
When the second switch is turned on, the first switch is switched so that power is discharged without being applied to the core circuit from the power supply circuit.
 청구항 6에 있어서,
제어기는,
제2 스위치가 턴-온 되면, 코어 회로로 전원이 입력되지 않도록 제3 스위치를 스위칭시키는 것을 특징으로 하는 보호회로.
The method of claim 6,
The controller
When the second switch is turned on, the protection circuit characterized by switching the third switch so that power is not input to the core circuit.
 전원 인가 회로와 코어 회로 사이에 연결된 제1 스위치;
전원 인가 회로를 통해 인가되는 전원 상태에 따라, 스위칭 되는 제2 스위치;
전원 상태와 제2 스위치의 상태에 따라, 제1 스위치를 제어하는 인버터;
전원 상태와 제2 스위치의 상태에 따라, 코어 회로의 전원 입력단에 마련된 제3 스위치를 제어하는 제어기;를 포함하는 것을 특징으로 하는 보호회로.
a first switch connected between the power supply circuit and the core circuit;
a second switch that is switched according to a state of power applied through a power supply circuit;
an inverter controlling the first switch according to the power state and the state of the second switch;
A protection circuit comprising a controller for controlling the third switch provided at the power input terminal of the core circuit according to the power state and the state of the second switch.
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