KR20220157422A - 감소된 광학적 손실을 갖는 광전자 디바이스 - Google Patents

감소된 광학적 손실을 갖는 광전자 디바이스 Download PDF

Info

Publication number
KR20220157422A
KR20220157422A KR1020227035885A KR20227035885A KR20220157422A KR 20220157422 A KR20220157422 A KR 20220157422A KR 1020227035885 A KR1020227035885 A KR 1020227035885A KR 20227035885 A KR20227035885 A KR 20227035885A KR 20220157422 A KR20220157422 A KR 20220157422A
Authority
KR
South Korea
Prior art keywords
type
active region
reflective structure
layer
layers
Prior art date
Application number
KR1020227035885A
Other languages
English (en)
Inventor
조셉 디온
데벤드라 디완
브랜던 에이. 로빈슨
라케쉬 비. 제인
Original Assignee
센서 일렉트로닉 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 센서 일렉트로닉 테크놀로지, 인크 filed Critical 센서 일렉트로닉 테크놀로지, 인크
Publication of KR20220157422A publication Critical patent/KR20220157422A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • H01L33/0025—Devices characterised by their operation having heterojunctions or graded gap comprising only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Abstract

감소된 광학적 손실들을 갖는 헤테로구조체가 개시된다. 헤테로구조체는, n-형 층들의 세트; 피크 방출 파장에서 방사를 생성하는 활성 영역; 및 활성 영역에 인접하여 위치되는 p-형 층들의 세트를 포함한다. 반사성 구조체는 p-형 층들의 세트에 인접하여 위치될 수 있다. p-형 층들의 세트의 두께는, n-형 층들의 세트를 향한 방향으로 활성 영역에 의해 방출되는 방사와 반사된 방사의 보강 간섭을 촉진하도록 구성된다.

Description

감소된 광학적 손실을 갖는 광전자 디바이스
관련 출원들에 대한 참조
본 출원은 2020년 03월 20일자로 출원된 미국 가특허 출원 번호 제62/992,216호에 대한 이익을 주장하며, 이러한 출원은 이로써 본원에 참조로서 포함된다.
기술분야
본 개시는 전반적으로 광전자 디바이스들에 관한 것으로서, 더 구체적으로는, 광전자 디바이스들을 제조하는 데 사용하기 위한 III족 질화물 헤테로구조체(heterostructure)들에 관한 것이다.
발광 다이오드(light emitting diode; LED)들 및 레이저 다이오드(laser diode; LD)들과 같은 반도체 발광 디바이스들은 일반적으로 III-V족 반도체들로 구성된 고체 상태 방출 디바이스들을 포함한다. III-V족 반도체들의 서브세트는 III족 질화물 합금들을 포함하며, 이들은 인듐(In), 알루미늄(Al), 갈륨(Ga), 및 질소(N)의 2원, 3원 및 4원 합금들을 포함할 수 있다. 예시적인 III족 질화물-기반 LED들 및 LD들은 InyAlxGa1-x-yN 형태일 수 있으며, 여기서 x 및 y는 주어진 원소의 몰 분율을 나타내고, 0 ≤ x, y ≤ 1, 및 0 ≤ x+y ≤ 1이다. 다른 예시적인 III족 질화물-기반 LED들 및 LD들은 붕소 질화물(BN)에 기초하며, GazInyAlxB1-x-y-zN의 형태일 수 있고, 여기서 0 ≤ x, y, z ≤ 1, 및 0 ≤ x+y+z ≤ 1이다.
LED는 전형적으로 반도체성(semiconducting) 층들로 구성된다. LED의 동작 동안, 도핑된 층들에 걸쳐 인가되는 바이어스는, 전자-홀 재결합이 광 생성을 야기하는 활성 영역 내로의 전자들 및 홀들의 주입을 야기한다. 광은 균일한 각도 분포로 생성되며, 모든 방향들에서 반도체 층들을 가로지름으로써 LED 다이를 빠져나온다. 각각의 반도체성 층은 다양한 원소들에 대한 몰 분율들(예를 들어, x, y, 및 z)의 특정한 조합을 가지며, 이는 층의 광학적 속성들에 영향을 준다. 특히, 층의 굴절률 및 흡수 특성들은 반도체 합금의 몰 분율들에 민감하다.
본 발명의 측면들은 광전자 디바이스들에서 사용하기 위한 헤테로구조체들 및 결과적인 광전자 디바이스들을 제공한다. 헤테로구조체의 하나 이상의 파라미터들은 대응하는 광전자 디바이스의 신뢰성을 개선하거나 및/또는 출력을 증가시키도록 구성될 수 있다. 디바이스의 활성 구조체를 생성하기 위해 사용되는 재료들이 헤테로구조체의 n-형 및/또는 p-형 측면들의 다양한 파라미터들을 구성할 때 고려될 수 있다.
본 발명의 제1 측면은, 피크 방출 파장에서 방사를 생성하는 활성 영역; 활성 영역에 인접하여 위치되는 p-형 층들의 세트; 및 p-형 층들의 세트에 인접하여 위치되는 반사성 p-형 접촉부를 포함하는 헤테로구조체를 제공하며, 여기서 p-형 층들의 두께는 n-형 층을 향한 방향으로 활성 영역으로부터 방출되는 방사와의 보강 간섭을 보장하도록 구성된다. 일 실시예에서, 활성 영역은 일련의 교번하는 양자 우물들 및 장벽들로 형성될 수 있다. 일 실시예에서, p-형 층들의 세트는: 전자 차단 층; 전자 차단 층에 인접하여 위치되는 p-형 중간층(interlayer); 및 p-형 중간층에 인접하여 위치되는 p-형 접촉 층을 포함하는 p-형 층 스택을 포함할 수 있다. 일 실시예에서, 반사성 p-형 접촉부는 금속 스택을 포함한다. 일 실시예에서, p-형 층들의 세트의 두께는, 방출 파장을 p-형 층들의 세트의 유효 굴절률의 2배로 나눈 것의 배수이다.
본 발명의 제2 측면은, n-형 층들의 세트; n-형 층들의 세트에 인접하여 위치되는 활성 영역으로서, 활성 영역은 복수의 장벽들과 교번하는 복수의 양자 우물들을 포함하며, 활성 영역은 피크 방출 파장에서 방사를 생성하도록 구성되는, 활성 영역; 활성 영역에 인접하여 위치되는 p-형 층들의 세트로서, p-형 층들의 세트는, 전자 차단 층; 전자 차단 층에 인접하여 위치되는 p-형 중간층; 및 p-형 중간층에 인접하여 위치되는 p-형 접촉 층을 포함하는, p-형 층들의 세트; 및 p-형 층들의 세트에 인접하여 위치되는 반사성 구조체로서, p-형 층들의 세트의 두께는 n-형 층들의 세트를 향한 방향으로 활성 영역의 최상단 양자 우물로부터 방출되는 광과 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 반사성 구조체를 포함하는, 헤테로구조체를 제공한다.
본 발명의 제3 측면은, 헤테로구조체를 포함하며, 헤테로구조체는, 반도체 층들의 제1 세트; 반도체 층들의 제1 세트에 인접하여 위치되는 활성 영역으로서, 활성 영역은 복수의 장벽들과 교번하는 복수의 양자 우물들을 포함하며, 활성 영역은 피크 방출 파장에서 방사를 생성하도록 구성되는, 활성 영역; 활성 영역에 인접하여 위치되는 반도체 층들의 제2 세트; 및 반도체 층들의 제2 세트에 인접하여 위치되는 반사성 구조체로서, 반도체 층들의 제2 세트의 두께는 반도체 층들의 제1 세트를 향한 방향으로 활성 영역의 상기 복수의 양자 우물들 중 적어도 하나로부터 방출되는 광과 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 반사성 구조체를 포함하는, 광전자 디바이스를 제공한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상의 해결하기 위해 설계된다.
본 개시의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 일 실시예에 따른 헤테로구조체의 개략적인 구조를 도시한다.
도 2는 일 실시예에 따른 헤테로구조체의 개략적인 구조를 도시한다.
도 3은 일 실시예에 따른 예시적인 플립 칩 발광 다이오드의 개략적인 구조를 도시한다.
도 4는 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞춰질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들 내에서, 유사한 도면번호들이 도면들 사이에서 유사한 요소들을 나타낸다.
이상에서 표시된 바와 같이, 본 발명의 측면들은 광전자 디바이스들에서 사용하기 위한 헤테로구조체들 및 결과적인 광전자 디바이스들을 제공한다. 예시적인 실시예는, 동작 전압에서의 임의의 증가 없이 헤테로구조체에서 흡수 손실들을 감소시킬 수 있다. 헤테로구조체는, 내부 반사 및 간섭에 관한 광학적 손실들을 감소시키도록 구성된 하나 이상의 속성들을 갖는 p-형 레이터 스택(p-type later stack)을 포함할 수 있다. 디바이스의 p-형 측면과 관련하여 설명되지만, 예를 들어, 디바이스가 p-형 측면을 통해 광을 방출하도록 구성될 때 교시들이 디바이스의 n-형 측면에 마찬가지로 적용될 수 있다는 것이 이해될 것이다.
헤테로구조체는, 피크 방출 파장(peak emitted wavelength)에서 방사를 생성하는 활성 영역; 활성 영역에 인접하여 위치되는 p-형 층들의 세트; 및 p-형 층들의 세트에 인접하여 위치되는 반사성 구조체를 포함한다. p-형 층들의 세트의 두께는, n-형 층을 향한 방향으로 활성 영역에 의해 방출되는 방사와 반사된 방사의 보강 간섭을 촉진시키도록 구성된다. 일 실시예에서, p-형 층들의 세트(예를 들어, p-형 층 스택)의 두께는, 방출 파장을 p-형 층 스택의 유효 굴절률의 2배로 나눈 것의 배수이다. 일 실시예에서, 활성 영역은 일련의 교번하는 양자 우물들 및 장벽들로 형성될 수 있다. 일 실시예에서, p-형 층들의 세트는: 전자 차단 층; 전자 차단 층에 인접하여 위치되는 p-형 중간층(interlayer); 및 p-형 중간층에 인접하여 위치되는 p-형 접촉 층을 포함하는 p-형 층 스택을 포함할 수 있다. 일 실시예에서, 반사성 구조체는 금속 스택을 포함하는 p-형 접촉부이다.
본 명세서에서 설명되는 반도체 헤테로구조체들 중 임의의 것의 반도체 층은, 층이 층의 계면에 대해 수직 입사로 방사된 방사의 양이 이를 통과하는 것을 허용할 때 특정 파장의 방사에 대해 투명한 것으로 간주될 수 있다. 예를 들어, 층은, 활성 영역에 의해 방출되는, 자외선 광 또는 심 자외선(deep ultraviolet) 광과 같은 광에 대한 피크 방출 파장에 대응하는 방사 파장들의 범위(예를 들어, 피크 방출 파장 +/- 5 나노미터)에 대해 투명하도록 구성될 수 있다. 본원에서 사용될 때, 층이 방사의 약 5 퍼센트 이상이 이를 통과하는 것을 허용하는 경우 층이 방사에 대해 투명하며, 한편, 층이 방사의 약 10 퍼센트 이상이 이를 통과하는 것을 허용하는 경우 층이 또한 방사에 대해 투명한 것으로 간주될 수 있다. 이러한 방식으로 방사에 대해 투명한 것으로 층을 정의하는 것은, 투명하고 반-투명한 것으로 간주되는 층들을 커버하도록 의도된다.
본 명세서에서 설명되는 임의의 반도체 헤테로구조체들의 반도체 층은, 층이 관련된 전자기 방사(예를 들어, 활성 영역의 피크 방사에 가까운 파장들을 갖는 광)의 적어도 일 부분을 반사할 때 반사성인 것으로 간주될 수 있다. 본원에서 사용될 때, 층은, 층이 방사의 적어도 약 5 퍼센트를 반사할 수 있는 경우 방사에 대해 부분적으로 반사성이며, 한편, 층이 층의 표면에 수직으로 방사되는 특정 파장의 방사에 대해 적어도 30 퍼센트를 반사하는 경우 층이 또한 부분적으로 반사성인 것으로 간주될 수 있다. 층은, 층이 기판의 표면에 수직으로 방사되는 특정 파장의 방사에 대해 적어도 70 퍼센트를 반사하는 경우 방사에 대해 고 반사성인 것으로 간주될 수 있다.
본 명세서에서 설명되는 반도체 헤테로구조체들은 다양한 광전자 디바이스들 중 하나를 형성하기 위해 사용될 수 있다. 가능한 광전자 디바이스들의 예들은, 비제한적으로, 발광 디바이스들, 통상적인 및 초발광 LED들을 포함하는 발광 다이오드(LED)들, 발광 고체 상태 레이저들, 레이저 다이오드(LD)들, 광검출기들, 포토다이오드들, 자외선 LED들, 및 자외선 LD들을 포함한다. 광전자 디바이스들의 이러한 예들은 바이어스의 인가 시에 활성 영역에서 전자기 방사를 방출하거나 또는 센싱하도록 구성될 수 있다. 이러한 광전자 디바이스에 의해 방출되거나 또는 센싱되는 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 예를 들어, 이러한 광전자 디바이스들은 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출하거나 또는 센싱할 수 있다. 예시로서, 지배적인 파장은 약 210 나노미터(nm) 내지 약 350 nm의 파장들의 범위 내에 있을 수 있다.
다음의 설명은 특정 실시예들을 설명하기 위한 목적만을 위해 본 명세서에서 다른 용어를 사용할 수 있으며, 본 개시를 제한하도록 의도되지 않는다. 예를 들어, 달리 언급되지 않는 한, 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다. 단수 형태들("일", 및 "상기")은 문맥이 명백하게 달리 표시하지 않는 한 복수 형태들도 또한 포함하도록 의도된다. 용어들 "구성되다", "구성되는", "포함한다", "포함하는", "갖는다", "가진다" 및 "갖는" 및 이러한 용어들의 다른 활용들이 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성요소들의 존재를 명시하지만, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성요소들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다. 추가로, 본 명세서에서 사용될 때, "수직"은 대응하는 구조체의 성장 방향을 나타내기 위해 사용되며, 반면 "측방"은 성장 방향에 수직인 방향을 나타내기 위해 사용된다. 추가로, 공간 관계 용어들, 예컨대 "상에", "아래에", "위에" 등은 도면들에 도시된 배향과 관련하여 사용된다. 본 발명의 실시예들이 본 명세서에서 설명되는 디바이스의 임의의 특정 배향에 한정되지 않는다는 것이 이해될 것이다.
설명은 또한, 특정 실시예들의 추가적인 세부사항들을 설명하기 위한 목적으로, 요소들, 구성요소들, 재료들, 층들, 구조체들, 및 유사한 것의 파라미터들의 다양한 값들을 열거할 수 있다. 달리 지정되지 않는 한, 각각의 값은 근사치이며, 본원에 포함된 값들의 각각의 범위는 범위를 정의하는 말단 값들을 포함하는 것으로 이해되어야 한다. 본원에서 사용될 때, 달리 언급되지 않는 한, 용어 "약(approximately)"은 언급된 값의 +/- 10 퍼센트 내의 값들을 포함하며, 반면 용어 "실질적으로(substantially)"는 언급된 값의 +/- 5 퍼센트 내의 값들을 포함한다. 달리 언급되지 않는 한, 더 작은 값이 더 큰 값의 +/- 25 퍼센트 이내일 때 2개의 값들이 "유사"하다. 값 y가 식 0.1x ≤ y ≤ 10x를 충족시킬 때, 값 y는 언급된 값 x의 자릿수(order)이다.
본 명세서에서 사용될 때, 2개의 재료들은, 대응하는 재료들의 물 분율들이 최대 10 퍼센트(보다 더 구체적인 실시예에서는 5 퍼센트)만큼 상이할 때 비할 만한 조성들을 가질 수 있다. 예를 들어, 2개의 III족 질화물 재료들인 AlxInyBzGa1-x-y-zN 및 Alx’Iny’Bz’Ga1-x’-y’-z’N을 고려한다. 2개의 재료들은, 몰 분율들 x, y, 및 z의 각각이 대응하는 몰 분율들 x’, y’, 및 z’와 10 퍼센트 미만만큼 상이할 때 비할 만한 조성들을 가지며, 여기서 퍼센트는 2개의 몰 분율들 사이의 차이를 취하고 그 값을 더 높은 몰 분율로 나눔으로써 계산된다. 유사하게, 2개의 층들은, 대응하는 층들이 최대 10 퍼센트(보다 더 구체적인 실시예에서는 5 퍼센트)만큼 상이할 때 비할 만한 두께들을 갖는다. 달리 명시되지 않는 한, 2개의 층들은, 개별적인 두께들이 서로 1 나노미터(포함) 내에 있을 때 유사한 두께들을 갖는다. 유사하게, 2개의 층들은, 두께들이 1 나노미터를 초과하여 상이할 때 상이한 두께들을 갖는다. 2개의 숫자들은, 더 높은 숫자 대 더 낮은 숫자의 비율이 10보다 더 작을 때 서로 동일한 자릿수에 있다는 것이 이해될 것이다.
2개의 반도체 층들의 조성들은 또한 대응하는 밴드 갭들과 함께 평가될 수 있다. 이러한 경우에, 본 명세서에서 사용될 때, 2개의 반도체 층들의 조성들은, 2개의 반도체 층들의 밴드 갭들이 열 에너지 단위 kT 미만으로 상이할 때 동일하다. 2개의 반도체 층들의 조성들은, 2개의 반도체 층들의 밴드 갭들이 열 에너지 단위의 3배, 즉 3kT 미만으로 상이할 때 실질적으로 동일하다. 제1 반도체 층의 조성은, 제1 반도체 층의 밴드 갭이 제2 반도체 층의 밴드 갭보다 열 에너지 단위 kT 이상으로 더 클 때, 제2 반도체 층의 조성보다 더 큰 것으로 간주된다. 제1 반도체 층의 조성은, 제1 반도체 층의 밴드 갭이 제2 반도체 층의 밴드 갭보다 열 에너지 단위의 3배, 즉 3 kT 이상으로 더 클 때, 제2 반도체 층의 조성보다 실질적으로 더 큰 것으로 간주된다. 달리 명시되지 않는 한, 열 에너지 단위는 0.026 eV로 근사화된다.
도면들로 돌아오면, 도 1은 일 실시예에 따른 예시적인 헤테로구조체(10)를 도시한다. 헤테로구조체(10)는 광 방출 및/또는 광 센싱을 위해 구성될 수 있다. 이러한 정도로, 헤테로구조체(10)는, 통상적인 또는 초발광 발광 다이오드(LED), 발광 레이저, 레이저 다이오드, 광 센서, 자외선 센서, 광검출기, 포토다이오드, 및/또는 유사한 것과 같은 광전자 디바이스를 제조하는 데 사용될 수 있다. 예시적인 실시예에서, 광전자 디바이스는 발광 다이오드(LED)와 같은 방출 디바이스로 동작하도록 구성된다. 이러한 경우에, 광전자 디바이스의 동작 동안, 밴드 갭에 비할 만한 바이어스의 인가는 헤테로구조체(10)의 활성 영역(18)으로부터의 전자기 방사의 방출을 야기한다. 헤테로구조체(10)에 의해 방출되는 전자기 방사는, 가시 광, 자외선 방사, 심 자외선 방사, 적외선 광, 및/또는 유사한 것을 포함하는 파장들의 임의의 범위 내의 피크 파장을 가질 수 있다. 일 실시예에 있어, 헤테로구조체(10)는 파장들의 자외선 범위 내의 지배적인 파장을 갖는 방사를 방출하도록 구성된다. 더 구체적인 실시예에 있어, 지배적인 파장은 약 210 내지 약 350 나노미터 사이의 파장들의 범위 내 이다.
기판(12) 및 n-형 접촉 층(16)을 포함하는 활성 영역(18)의 n-형 측면, 및 전자 차단 층(20), p-형 중간층(21), 및 p-형 접촉 층(22)을 포함하는 p-형 층 스택(19) 및 p-형 접촉 금속 스택(24)을 포함하는 활성 영역(18)의 p-형 측면을 포함하는 헤테로구조체(10)가 도시된다. 일 실시예에서, 각각의 후속 구조체/층은 임의의 해법을 사용하여 이전의 구조체/층 상에 에피택셜적으로 성장된다. 기판(12)은 사파이어, 실리콘 탄화물(SiC), 실리콘(Si), AlN, GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료일 수 있다.
예시적인 실시예에서, 헤테로구조체(10)는 III-V족 재료 기반 헤테로구조체이며, 여기서 다양한 층들/구조체들 중 일부 또는 전부는 III-V족 재료 시스템으로부터 선택된 원소들로 형성된다. 더 특정한 예시적인 실시예에서, 헤테로구조체(10)의 다양한 층들은 III족 질화물 기반 재료들로 형성된다. III 족 질화물 재료들은 하나 이상의 III족 원소들(예를 들어, 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In)) 및 질소(N)를 포함하여 BWAlXGaYInZN이며, 여기에서, 0 ≤ W, X, Y, Z ≤ 1, 및 W+X+Y+Z = 1이다. W, X, Y, 및 Z에 의해 주어지는 몰 분율들은 헤테로구조체(10)의 다양한 층들 사이에서 변화할 수 있다. 예시적인 III 족 질화물 재료들은, 2원, 3원 및 4원 합금들, 예컨대, III 족 원소들의 임의의 몰 분율을 갖는 AlN, GaN, InN, BN, AlGaN, AlInN, AlBN, AlGaInN, AlGaBN, AlInBN, 및 AlGaInBN을 포함한다. 본 발명의 예시적인 측면들은 3원 AlGaN 층들과 함께 더 설명된다. 그러나, 이러한 층들이 단지 사용될 수 있는 질화물 재료들의 예시일 뿐임이 이해될 것이다. 예를 들어, 다른 실시예들에서, 반도체 층들 중 하나 이상은 인듐을 포함하여 4원 AlInGaN 층을 형성할 수 있다. 이러한 정도로, 본 명세서에서 설명되는 활성 구조체 내의 양자 우물들은 인듐을 함유할 수 있으며, 더 특정한 실시예에서 적어도 1 퍼센트 인듐을 함유할 수 있다.
헤테로구조체(10)를 포함하는 III족 질화물-기반 광전자 디바이스의 예시적인 실시예는, InyAlxGa1-x-yN, GazInyAlxB1-x-y-zN, AlxGa1-xN 반도체 합금, 또는 유사한 것으로 구성된 활성 영역(18)(예를 들어, 일련의 교번하는 양자 우물들 및 장벽들)을 포함할 수 있다. 유사하게, n-형 접촉 층(16) 및 전자 차단 층(20) 둘 모두는 InyAlxGa1-x-yN 합금, GazInyAlxB1-x-y-zN 합금, 또는 유사한 것으로 구성될 수 있다. x, y, 및 z에 의해 주어지는 몰 분율들은 다양한 층들(16, 18, 및 20) 사이에서 변화할 수 있다. 기판(12)은 사파이어, 실리콘 탄화물(SiC), 실리콘(Si), AlN, GaN, AlGaN, AlON, LiGaO2, 또는 다른 적절한 재료를 포함할 수 있다. 다양한 층들의 추가적인 세부사항들이 주로 AlGaN 재료들과 함께 설명되지만, 이러한 재료가 단지 다양한 재료들의 예시일 뿐이라는 것이 이해될 것이다. 이러한 정도로, 이러한 층들의 실시예들이 또한, 붕소, 인듐, 스칸듐, 및/또는 이트륨을 포함하는 III족 질화물 재료들을 포함할 수 있다는 것이 이해될 것이다. 추가적으로, 다른 실시예들은 III-V족 재료들과 같은 III족 질화물 재료들 이외의 재료들을 포함할 수 있다.
헤테로구조체(10)는 목표 파장의 전자기 방사를 방출하거나 또는 센싱하도록 구성될 수 있다. 이러한 정도로, 활성 영역(18)은 목표 파장의 전자기 방사를 생성하거나 및/또는 센싱하기에 적절한 재료들로 형성될 수 있다. 활성 영역(18)에서 사용되는 재료들에 기초하여, 헤테로구조체(10)의 나머지는, 예를 들어, 흡수뿐만 아니라 내부 반사, 및/또는 유사한 것과 관련된 광학적 손실들을 감소시키도록 구성되며(예를 들어, 최적화되며), 이는 결과적으로, 동작 전압에서의 임의의 증가 없이, 헤테로구조체(10) 및 대응하는 디바이스의 개선된 신뢰성 및/또는 양자 효율을 야기할 수 있다.
활성 영역(18)의 n-형 측면 상에서, 헤테로구조테(10)는 기판(12), 및 활성 영역(18)에 인접한 n-형 층(16)을 포함할 수 있다. 도시되지는 않았지만, 버퍼 층(14)(도 3)이 n-형 접촉 층(16)과 기판(12) 사이에 위치될 수 있으며, 이는 AlN, AlGaN/AlN 초격자, 및/또는 유사한 것으로 구성될 수 있다. n-형 접촉 층(16)은, 클래딩(cladding) 층, 전자 공급 층, 및/또는 유사한 것과 같은, 접촉 층 이외의 다른 n-형 층일 수 있다.
활성 영역(18)의 p-형 측면 상에서, 헤테로구조체(10)는, 일 실시예에 따른 p-형 층들(20, 21, 22)을 포함하는 p-형 층 스택(19)과 같은 p-형 층들의 세트를 포함할 수 있다. p-형 층 스택(19)은 전자 차단 층(20), p-형 중간층(21), 및 p-형 접촉 층(22)을 포함할 수 있다.
전자 차단 층(20)은 (예를 들어, 그 위에 에피택셜적으로 성장된) 활성 영역(18)의 p-형 측면에 인접하여 위치될 수 있다. 전자 차단 층(20)은 헤테로구조체(10)의 주입 효율(예를 들어, 헤테로구조체(10)에서 총 전류에 대한 총 재결합 전류)을 개선하도록 구성될 수 있다. 일 실시예에서, 전자 차단 층(20)의 반도체 합금 조성은 활성 영역(18) 내의 양자 우물 층들의 반도체 합금 조성보다 적어도 15% 더 높다. 일 실시예에서, 전자 차단 층(20)의 두께는 기껏해야 p-형 층 스택(19)의 총 두께의 80%이다.
일 실시예에서, 전자 차단 층(20)의 알루미늄 몰 분율은 적어도 활성 영역(18) 내의 장벽 알루미늄 몰 분율과 동일하거나 또는 이보다 5 퍼센트(또는 더 특정한 실시예에서는 10 퍼센트) 더 크다. 이러한 정도로, 전자 차단 층(20)의 알루미늄 몰 분율은 0.2과 1 사이의 범위 내에 있다. 더 특정한 실시예에서, 전자 차단 층(20)은 높은 알루미늄 함량, 예를 들어, 0.5 내지 0.9의 범위 내의 알루미늄 몰 분율을 갖는 반도체 층을 포함하며, 이는 전자들이 p-형 층(22) 내로 주입되는 것을 차단하도록 설계된다. 전자 차단 층(20)은 5 나노미터 내지 100 나노미터(더 특정한 실시예에서는 10 나노미터 내지 50 나노미터)의 범위 내의 두께를 가질 수 있다. 일 실시예에서, 전자 차단 층(20)은 cm3 당 0 내지 1020 도펀트들의 범위 내의 p-형 도핑 농도를 가질 수 있다. 예를 들어, p-형 도펀트들은 마그네슘(Mg), 아연(Zn), 베릴륨(Be), 및/또는 유사한 것을 포함할 수 있다. 특정 실시예에서, p-형 도펀트는 Mg이다. 대안적인 실시예에서, 전자 차단 층(20)은 Als1Ga1-s1N/Als2Ga1-s2N 초격자로 형성되며, 여기서 0.2<s1<0.8 및 0.5<s2<0.9이다. 초격자의 각각의 층은 0.5 나노미터 내지 5 나노미터의 범위 내의 두께, 및 cm3 당 1017 내지 1020 도펀트들의 범위 내의 p-형 도핑 농도를 가질 수 있다.
p-형 층 스택(19)은 또한 p-형 중간층(21)을 포함할 수 있으며, 이는 전자 차단 층(20) 위에 에피택셜적으로 성장될 수 있다. 일 실시예에서, p-형 중간층(21)의 반도체 합금 조성은 활성 영역(18) 내의 양자 우물 층들의 반도체 합금 조성보다 적어도 1% 더 높다. 일 실시예에서, p-형 중간층(21)의 두께는 기껏해야 p-형 층 스택(19)의 총 두께의 80%이다. 더 특정한 실시예에서, p-형 중간층(21)은 10 나노미터 내지 500 나노미터의 범위 내의 두께를 가질 수 있다. 일 실시예에서, p-형 중간층(21)은, 적어도 1x1017 cm-3인 p-형 도펀트 농도를 가질 수 있다. 일 실시예에서, p-형 도펀트는 Mg, Zn, Be, 및/또는 유사한 것을 포함할 수 있다. 더 특정한 실시예에서, p-형 도펀트는 Mg이다. 더 특정한 실시예에서, p-형 중간층(21) 내의 p-형 도펀트 농도는 cm3 당 1017 내지 1020 도펀트들의 범위 내에 있을 수 있다.
이러한 실시예에서, p-형 중간층(21)은 AlpGa1-pN으로 형성될 수 있으며, 여기서 0≤p≤0.9이다. p-형 중간층(21)은 단계화된(graded) 알루미늄 몰 분율 p를 가질 수 있다. 예를 들어, 알루미늄 몰 분율 p는, 전자 차단 층(20)과 p-형 중간층(21) 사이의 헤테로계면(heterointerface)에서의 전자 차단 층(20)의 알루미늄 몰 분율로부터 p-형 중간층(21)과 p-형 접촉 층(22) 사이의 헤테로계면에서의 p-형 접촉 층(22)의 알루미늄 몰 분율까지 변화할 수 있다. 더 특정한 실시예에서, 알루미늄 몰 분율 p는 p-형 중간층(21)의 높이를 따라 선형적인 단계화(grading)를 갖는다.
유사하게, p-형 중간층(21)은 단계화된 도핑 농도를 가질 수 있다. 예를 들어, 도핑 농도는, 전자 차단 층(20)과 p-형 중간층(21) 사이의 헤테로계면에서의 전자 차단 층(20)의 도핑 농도로부터 p-형 중간층(21)과 p-형 접촉 층(22) 사이의 헤테로계면에서의 cm3 당 1020 도펀트들까지 변화할 수 있다. 더 특정한 실시예에서, 도핑 농도는 p-형 중간층(21)의 높이를 따라 선형적인 단계화를 갖는다. 대안적으로, 도핑 농도 및/또는 알루미늄 몰 분율 p는, p-형 중간층(21)이 성장될 때 일련의 단계들로 조정될 수 있다. 다른 실시예에서, 도핑 농도가 실질적으로 일정하게 남아 있는 동안 알루미늄 몰 분율 p는 p-형 중간층(21)의 제1 부분에서 단계화되며, 알루미늄 몰 분율 p가 실질적으로 일정하게 남아 있는 동안 도핑 농도는 p-형 중간층(21)의 제2 부분에서 단계화된다.
p-형 중간층(21)의 단계화가 단지 예시적이라는 것이 이해될 것이다. 예를 들어, 다른 실시예에서, p-형 층(21)은 일정한 조성 및/또는 일정한 도핑 농도를 가질 수 있다. 예를 들어, 이러한 층은, 최대 0.6(더 특정한 실시예에서는 0.5)의 알루미늄 몰 분율, 1 나노미터 내지 500 나노미터의 범위 내의 두께, 및 cm3 당 1x1020 도펀트들 내지 cm3 당 1x1019 도펀트들의 범위 내의 도핑 농도를 갖는 AlGaN 재료로 형성될 수 있다. 대안적인 실시예에서, p-형 중간층(21)은 Alv1Ga1-v1N/Alv2Ga1-v2N 초격자로 형성될 수 있으며, 여기서 0<v1<0.7 및 0.5<v2<0.9이다.
p-형 층 스택(19)은 또한 p-형 접촉 층(22)(예를 들어, 클래딩 층, 홀 공급 층, 접촉 층, 및/또는 유사한 것)을 포함할 수 있으며, 이는 p-형 중간층(21) 위에 에피택셜적으로 성장될 수 있다. 일 실시예에서, p-형 접촉 층(22)의 반도체 합금 조성은 p-형 중간층(21)의 반도체 합금 조성보다 적어도 1% 더 낮다. 일 실시예에서, p-형 접촉 층(22)의 두께는 기껏해야 p-형 층 스택(19)의 총 두께(tp)의 50%이다. 일 실시예에서, p-형 접촉 층(22)은, 적어도 1x1018 cm-3인 p-형 도펀트 농도를 가질 수 있다.
동작 동안, 활성 영역(18)에 의해 생성된 광의 일부는 n-형 접촉 층(16) 및 p-형 접촉 층(22)을 향해 이동한다. 광이 층들을 통해 이동함에 따라, 광의 일 부분이 흡수되어 디바이스에서의 광학적 손실들을 야기한다. 디바이스의 하나의 측면 밖으로 광을 보내기 위해, 반사성 표면이 p-형 또는 n-형 측면들에 인접하여 위치될 수 있다. 이러한 표면은 광을 다시 디바이스 내로 그리고 다른 표면 밖으로 반사할 것이다. 일 실시예에서, 반사성 표면은, (예를 들어, 에지-방출 디바이스에 대해) 기판의 제거 이후에 p-형 측면 및 n-형 측면 둘 모두 상에 위치될 수 있다.
일 실시예에서, p-형 접촉 금속 스택(24)은 헤테로구조체(10)의 p-형 층들의 세트 상에 형성되며, 예를 들어, p-형 접촉 층(22)에 인접하여 위치된다. p-형 접촉 금속 스택(24)은 반사성이며, 알루미늄(Al), 로듐(Rh), 및/또는 유사한 것과 같은 반사성 금속 재료로 형성될 수 있다. 반사형 p-형 접촉 금속 스택(24)은 p-형 접촉 금속 스택(24)과 p-형 접촉 층(22)의 계면에 도달하는 광의 적어도 20%가 다시 활성 영역(18)을 향해 반사되게 할 수 있다. 이러한 반사된 광은, 예를 들어, 생성될 때 n-형 접촉 층(16)을 향해 보내지는 활성 영역(18)에 의해 방출되는 광과 함께 n-형 접촉 층(16) 및/또는 기판(12)으로부터의 방사를 통해 디바이스로부터 추출될 수 있다. 다른 실시예에서, 접촉 금속 스택은 헤테로구조체(10)의 n-형 층들의 세트 상에 형성되며, 예를 들어, 기판의 제거 이후에 n-형 접촉 층(16)에 인접하여 위치된다. 이러한 n-형 접촉 금속 스택은 도 1에 도시된 p-형 접촉 금속 스택(24) 대신이거나 또는 이에 추가하는 것일 수 있다.
그러나, 반사된 광 및 n-형 층(16)을 향해 활성 영역(18)으로부터 방출된 광은 디바이스 내에서 상쇄 간섭(destructive interference) 및 광학적 손실들을 야기할 수 있다. 상쇄 간섭은, 반사된 광 및 방출된 광이 상이한 위상들을 가지며 서로 상쇄되어 디바이스로부터 추출되는 광이 상당히 감소되거나 또는 적어도 반사된 광 및 방출된 광 각각보다 더 작을 때 발생한다. 헤테로구조체(10)의 설계는 보강 간섭이 발생하는 것을 보장하도록 구성되며, 여기서 반사된 광 및 방출된 광의 위상들은 실질적으로 유사하거나 또는 동일하여 이들이 결합될 때 추출되는 광은 반사된 광 및 방출된 광 각각보다 더 큰 진폭(amplitude)을 갖는다.
본 명세서에서 언급되는 바와 같이, 활성 영역(18)은 적어도 부분적으로 n-형 접촉 층(16)을 향해 그리고 p-형 접촉 층(22)을 향해 지향되는 일반적으로 단색 광을 방출하도록 구성될 수 있다. p-형 접촉 층(22)을 향해 방출된 광은 p-형 접촉 금속 스택(24)에 의해 다시 활성 영역(18)을 향해 반사된다. 반사된 광은 경로 길이 차이라고 하는 추가 거리를 이동하고 반사되며, 따라서 반사된 광은 n-형 접촉 층(16)을 향해 방출된 광의 위상과는 상이한 위상을 가질 것이다.
상쇄 간섭을 제한하기 위해 그리고 보강 간섭을 촉진시키기 위해, 반사로 인한 위상 변화는 하나의 전체 주기의 배수이어야 한다. 즉, 반사된 광의 위상은 z*360°이며(여기서 z = 1, 2, 3, …), 그 결과 방출된 광의 위상과 반사된 광의 위상이 동일하다. 결과적으로, 강도들이 함께 추가되어 추출되는 광이 n-형 접촉 층을 향해 방출된 광보다 더 커질 것이다. 위상이 하나의 전체 주기로부터 180° 벗어난 경우(z*360° - 180°)(여기서 z = 1, 2, 3, …), 반사된 광은 방출된 광과 위상이 다르고, 강도들이 서로 상쇄되어 추출되는 광이 n-형 접촉 층을 향해 방출된 광보다 더 작아질 것이다.
이제 도 2로 돌아가면, 일련의 교번하는 양자 우물들(18A) 및 장벽들(18B)로 형성된 활성 영역(18)을 갖는 예시적인 헤테로구조체(10)의 일 부분이 도시된다. 활성 영역(18)은 최상단 양자 우물(18Atw) 및 최상단 장벽(18Btb)을 포함한다. 일 실시예에서, 최상단 양자 우물(18Atw)과 반사성 구조체, 예컨대 p-형 접촉 금속 스택(24) 사이의 간격(t)은 다음의 방정식: t = tp + ttb을 따르며, 여기서 tp는 p-형 층 스택(19)의 두께이고 ttb는 최상단 장벽(18Btb)의 두께이다. 그러나, 이것이 단지 예시적이라는 것이 이해될 것이다. 예를 들어, 활성 영역의 일 실시예는 최상단 양자 우물(18Atw)로 끝날 수 있다. 이러한 경우에, 최상단 양자 우물(18Atw)과 P-형 층 스택(19) 사이에 장벽이 존재하지 않기 때문에, 최상단 장벽의 두께는 고려되지 않는다. 간격(t)은 보강 간섭이 발생하는 것을 보장하도록 설계될 수 있으며, 여기서 추출되는 광은 n-형 접촉 층(16)(도 1)을 향해 방출된 광 및 반사된 광의 조합에 대응한다.
p-형 접촉 금속 스택(24)의 굴절률이 p-형 접촉 층(22)의 굴절률보다 더 낮을 때, 반사에서 위상 변화(예를 들어, 360° 위상 시프트)가 존재하지 않는다. 굴절률들은, 반사가 발생하는 계면에 바로 인접한 위치에서 측정된다. 즉, p-형 층 스택(19)을 통한 한 번의 왕복에 대한 위상의 변화 Φ는 다음의 방정식: Φ = 360°*(2neff*t/λ)을 따르며, 여기서 λ는 방출된 광의 파장이고, neff는 최상단 양자 우물(18Atw)과 p-형 접촉 금속 스택(24) 사이의 간격의 유효 굴절률이며, t는 최상단 양자 우물(18Atw)과 p-형 접촉 금속 스택(24) 사이의 간격의 두께이다. 광이 상이한 굴절률들을 갖는 다수의 층들을 통해 이동함에 따라, 각각의 층에서의 이것의 위상 변화는 360°*(n*t/λ)이며, 여기서 n은 특정 층의 굴절률이고, t는 층의 두께이며, λ는 공기 중의 광의 파장이다. 총 위상 변화는 각각의 층에 대한 위상 변화의 합 또는 360°*Σ(ni*ti/λ)이다. 따라서, neff = [Σ(ni*ti)]/t]이다. 보강 간섭에 대해, 2neff*t/λ = x이며, 여기서 x는 정수(예를 들어, 1, 2, 3, …)이며 그 결과 위상 변화가 존재하지 않는다. 반사된 광은 방출된 광과 동일한 위상일 것이며, 그 결과 추출되는 광은 이 둘의 합일 것이다. 따라서, 최상단 양자 우물(18Atw)과 p-형 접촉 금속 스택(24) 사이의 간격의 두께는: t = (x*λ)/ 2neff이어야 한다.
p-형 접촉 금속 스택(24)의 굴절률이 p-형 접촉 층(22)의 굴절률보다 더 높을 때, 반사에서 180° 위상 변화가 존재한다. 굴절률들은, 반사가 발생하는 계면에 바로 인접한 위치에서 측정된다. 이러한 경우에, p-형 층 스택(19)을 통한 한 번의 왕복에 대한 위상의 변화 Φ는 다음 방정식: Φ = 180° + 360°*(2neff*t/λ)을 따른다. 보강 간섭에 대해, 2neff*t/λ = y이며, 여기서 y는 반사된 광이 방출된 광과 동위상이 되게 하기 위해 반정수(half integer)(예를 들어, 0.5, 1.5, 2.5, …)이다.
일 실시예에서, 활성 영역(18) 내의 장벽들(18B) 및/또는 양자 우물들(18A)의 두께는 헤테로구조체(10)로부터의 광 방출을 개선하도록 구성될 수 있다. 일반적으로, 장벽들(18B)의 두께는 양자 우물들(18A)로부터 광을 방출하기 위해 충분히 얇게(예를 들어, p-형 층 스택(19)의 두께(tp)보다 ~10배 얇게) 유지되어야 한다. 일 실시예에서, 각각의 장벽(18B)의 두께는 p-형 층 스택(19)의 두께(tp)의 1/5 이하이다. 추가적인 실시예에서, 양자 우물들 및 장벽들의 하나 이상의 쌍들의 결합된 두께는 별개의 양자 우물들로부터 방출되는 광에 대해 일부 보강 간섭을 제공하기 위해 방출되는 광의 파장에 기초하여 구성된다. 예를 들어, 활성 영역(18) 내에서 상단 양자 우물(18Atw)과 다른 우물 사이의 거리는 본 명세서에서 설명되는 바와 같이 보강 간섭을 제공하도록 구성될 수 있다.
본 명세서에서 설명되는 바와 같이, 다양한 헤테로구조체들은 다양한 유형들의 광전자 디바이스들 중 임의의 광전자 디바이스를 제조하기 위해 사용될 수 있다. 예시적인 실시예에서, 본 명세서에서 설명되는 헤테로구조체는 발광 다이오드를 제조하는 데 사용된다. 더 특정한 예시적인 실시예에서, 발광 다이도는 플립 칩 배열을 갖는다. 이러한 정도로, 도 3은 일 실시예에 따른 예시적인 플립 칩 발광 다이오드(100)의 개략적인 구조를 도시한다. 이러한 경우에, 다이오드(100)는, 그 위에 전자 차단 층(20), p-형 중간층(21), 및 p-형 접촉 층(22)(예를 들어, 클래딩 층)이 형성되는 헤테로구조체(10)(도 1)를 포함한다. 그러나, 이러한 구조가 본 명세서에서 설명되는 다양한 헤테로구조체들의 예시일 뿐이라는 것이 이해될 것이다.
광전자 디바이스(100)에 대해 도시된 바와 같이, p-형 금속 접촉부(24)는 p-형 접촉 반도체 층(22)에 부착될 수 있으며, p-형 전극(26)은 p-형 금속 접촉부(24)에 부착될 수 있다. 유사하게, n-형 금속 접촉부(28)는 n-형 접촉 층(16)에 부착될 수 있으며, n-형 전극(30)은 n-형 금속 접촉부(28)에 부착될 수 있다. p-형 금속 접촉부(24) 및 n-형 금속 접촉부(28)는 각각 층들(22, 16)에 대응하는 p-형 및 n-형 오믹 접촉부들을 각각 형성할 수 있다. 2개의 층들 사이에 형성된 접촉부는, 접촉부의 전체 저항이 다음의 2개의 저항들: 접촉-반도체 접합에서의 전압 강하가 2볼트보다 더 크지 않도록 하는 접촉 저항; 및 접촉부를 포함하는 디바이스의 가장 큰 저항성 요소 또는 층의 저항보다 적어도 5배 더 작은 접촉 저항 중 더 큰 것보다 크지 않을 때 "오믹" 또는 "전도성"으로 간주된다는 것이 이해될 것이다.
일 실시예에서, p-형 금속 접촉부(24) 및/또는 n-형 금속 접촉부(28)는 몇몇 전도성 및 반사성 금속 층들을 포함할 수 있으며, 반면 n-형 전극(30) 및/또는 p-형 전극(26)은 고 전도성 금속을 포함할 수 있다. 일 실시예에서, p-형 접촉 반도체 층(22)은 활성 영역(18)에 의해 생성되는 전자기 방사에 대해 투명(예를 들어, 반-투명 또는 투명)할 수 있다. 예를 들어, p-형 접촉 반도체 층(22)은 투명 마그네슘(Mg)-도핑된 AlGaN/AlGaN 단주기 초격자 구조체(short period superlattice structure; SPSL)와 같은 단주기 초격자 격자 구조체를 포함할 수 있다. 추가로, p-형 전극(26) 및/또는 n-형 전극(30)은 활성 영역(18)에 의해 생성되는 전자기 방사에 대해 반사성일 수 있다. 다른 실시예에서, n-형 접촉 층(16) 및/또는 n-형 전극(30)은, 활성 영역(18)에 의해 생성되는 전자기 방사에 대해 투명한 AlGaN SPSL와 같은 단주기 초격자로 형성될 수 있다.
광전자 디바이스(100)에 대해 추가로 도시된 바와 같이, 디바이스(100)는 플립 칩 구성으로 전극들(26, 30)을 통해 서브마운트(36)에 장착될 수 있다. 이러한 경우에, 기판(12)은 광전자 디바이스(100)의 상단 상에 위치된다. 이러한 정도로, p-형 전극(26) 및 n-형 전극(30) 둘 모두는 각각 접촉 패드들(32, 34)을 통해 서브마운트(36)에 부착될 수 있다. 서브마운트(36)는 알루미늄 질화물(AlN), 실리콘 탄화물(SiC), 및/또는 유사한 것으로 형성될 수 있다.
디바이스(100)의 다양한 층들 중 임의의 층은 실질적으로 균일한 조성 또는 단계화된 조성을 포함할 수 있다. 예를 들어, 층은 다른 층과의 헤테로계면에서 단계화된 조성을 포함할 수 있다. 일 실시예에서, p-형 반도체 층(20)은 단계화된 조성을 갖는 p-형 전자 차단 층을 포함한다. 단계화된 조성(들)은, 예를 들어, 응력을 감소시키기 위해, 캐리어 주입을 개선하기 위해, 및/또는 유사한 것을 위해 포함될 수 있다. 유사하게, 층은, 응력을 감소시키기 위해 및/또는 유사한 것을 위해 구성될 수 있는 복수의 주기들을 포함하는 초격자를 포함할 수 있다. 이러한 경우에, 각각의 주기의 조성 및/또는 폭은 주기별로 주기적으로 또는 비주기적으로 변화할 수 있다.
본 명세서에서 설명되는 광전자 디바이스(100)의 반도체 헤테로구조체(10)의 층 구성은 단지 예시적이라는 것이 이해될 것이다. 이러한 정도로, 반도체 헤테로구조체(10)는 대안적인 층 구성, 하나 이상의 추가적인 층들, 및/또는 유사한 것을 포함할 수 있다. 결과적으로, 다양한 층들이 서로 바로 인접하는 것으로(예를 들어, 서로 접촉하는 것으로) 도시되지만, 하나 이상의 중간 층들이 반도체 헤테로구조체(10) 내에 존재할 수 있다는 것이 이해될 것이다. 예를 들어, 예시적인 반도체 헤테로구조체(10)는, p-형 접촉 반도체 층(22) 및 n-형 접촉 반도체 층(16)(예를 들어, 전자 공급 층) 중 하나 또는 둘 모두와 활성 영역(18) 사이에 도핑되지 않은 층을 포함할 수 있다. 일 실시예에서, 기판(12) 및/또는 버퍼 층(14) 중 일부 또는 전부는 헤테로구조체(10)의 제조 이후에 제거될 수 있다. 일 실시예에서, 디바이스(100)(예를 들어, 디바이스(100)의 외향 표면)의 표면 방출은 내부 전반사를 감소시키도록 구성될 수 있다. 예를 들어, 표면은 표면에서의 내부 전반사를 감소시키기 위해 패턴화되거나 또는 거칠게 될 수 있다.
본 발명의 측면들이 반사성 p-형 금속 접촉부(24)와 함께 도시되고 설명되지만, 실시예들은, 활성 영역(18)의 n-형 또는 p-형 측면 상에 위치될 수 있는 임의의 유형의 반사성 구조체를 포함할 수 있다는 것이 이해될 것이다. 예를 들어, 반도체 헤테로구조체(10)의 일 실시예는 분포 브래그 반사기(Distributive Bragg Reflector; DBR) 구조체를 포함할 수 있으며, 이는 활성 영역(18)에 의해 방출되는 것들과 같은 특정 파장(들)의 광을 반사하도록 구성되어 디바이스/헤테로구조체의 출력 파워를 향상시킬 수 있다. 예를 들어, DBR 구조체는 p-형 접촉 반도체 층(22)과 활성 영역(18) 사이에 위치될 수 있다. 유사하게, 반도체 헤테로구조체(10)는 p-형 접촉 반도체 층(22)과 활성 영역(18) 사이에 위치되는 p-형 층(20)을 포함할 수 있다. DBR 구조체 및/또는 p-형 층(20)은 디바이스/헤테로구조체에 의해 생성되는 광의 희망되는 파장에 기초하여 임의의 조성을 포함할 수 있다. 일 실시예에서, DBR 구조체는 Mg, Mn, Be, 또는 Mg+Si-도핑된 p-형 조성을 포함한다. p-형 층(20)은 p-형 AlGaN, AlInGaN, 및/또는 유사한 것을 포함할 수 있다. 반도체 헤테로구조체(10)는 DBR 구조체 및 p-형 층(20)(이는 DBR 구조체와 p-형 접촉 층(22) 사이에 위치될 수 있음) 둘 모두를 포함할 수 있거나, 또는 DBR 구조체 또는 p-형 층(20) 중 하나만을 포함할 수 있다. 일 실시예에서, p-형 층(20)은 전자 차단 층 대신에 디바이스/헤테로구조체에 포함될 수 있다. 다른 실시예에서, p-형 층(20)은 제2 p-형 접촉 층(22)과 전자 차단 층 사이에 포함될 수 있다.
여하튼, 포함될 때, 활성 영역(18)과 DBR 구조체 사이의 거리는, 본 명세서에서 설명되는 바와 같이 활성 영역(18)으로부터 방출되는 광과 DBR 구조체로부터 반사되는 광 사이에 보강 간섭이 발생하는 것을 보장하도록 구성될 수 있다. DBR 구조체의 설계에 따라, 거리는 본 명세서에서 설명되는 바와 같이 더 높은 또는 더 낮은 굴절률에 기초하여 결정될 수 있다. 이러한 경우에, p-형 접촉부(24)는 임의의 유형의 접촉부일 수 있으며, 반사성일 필요는 없을 수 있다.
일 실시예에 있어, 본 발명은 본 명세서에서 설명된 바와 같이 설계되고 제조되는 하나 이상의 디바이스들을 포함하는 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 4는 일 실시예에 따른 회로(1026)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본 명세서에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(1012)를 생성하기 위하여 디바이스 설계 시스템(1010)을 사용할 수 있다. 디바이스 설계(1012)는, 디바이스 설계(1012)에 의해 정의된 특징들에 따라 물리적인 디바이스들(1016)의 세트를 생성하기 위해 디바이스 제조 시스템(1014)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(1012)가 (예를 들어, 회로들 내에서 사용이 가능한 구성요소로서) 회로 설계 시스템(1020)에 제공될 수 있으며, 사용자는 (예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함으로써) 회로 설계(1022)를 생성하기 위해 디바이스 설계를 사용할 수 있다. 회로 설계(1022)는 본 명세서에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어쨌든, 회로 설계(1022) 및/또는 하나 이상의 물리적 디바이스들(1016)이 회로 설계(1022)에 따라 물리적 회로(1026)를 생성할 수 있는 회로 제조 시스템(1024)에 제공될 수 있다. 물리적 회로(1026)는 본 명세서에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(1016)을 포함할 수 있다.
다른 실시예에서, 본 발명은, 본 명세서에서 설명된 바와 같은 반도체 디바이스(1016)를 제조하기 위한 디바이스 제조 시스템(1014) 및/또는 설계하기 위한 디바이스 설계 시스템(1010)을 제공한다. 이러한 경우에, 시스템(1010, 1014)은 본 명세서에서 설명된 바와 같은 반도체 디바이스(1016)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본 명세서에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(1016)를 포함하는 회로(1026)를 제조하기 위한 회로 제조 시스템(1024) 및/또는 설계하기 위한 회로 설계 시스템(1020)을 제공한다. 이러한 경우에, 시스템(1020, 1024)은 본 명세서에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(1016)를 포함하는 회로(1026)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(1012)를 생성하도록 디바이스 설계 시스템(1010)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우이든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에서, 본 발명은 본 명세서에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(1014) 및/또는 설계하기 위한 디바이스 설계 시스템(1010)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 구성요소들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 헤테로구조체로서,
    n-형 층들의 세트;
    상기 n-형 층들의 세트에 인접하여 위치되는 활성 영역으로서, 상기 활성 영역은 피크 방출 파장에서 방사를 생성하도록 구성된 적어도 하나의 양자 우물을 포함하는, 상기 활성 영역;
    상기 활성 영역에 인접하여 위치되는 p-형 층들의 세트; 및
    상기 p-형 층들의 세트에 인접하여 위치되는 반사성 구조체로서, 상기 p-형 층들의 세트의 두께는 상기 n-형 층들의 세트를 향한 방향으로 상기 활성 영역의 적어도 하나의 양자 우물로부터 방출되는 광과 상기 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 상기 반사성 구조체를 포함하는, 헤테로구조체.
  2. 청구항 1에 있어서,
    상기 p-형 층들의 세트는 p-형 층 스택을 포함하고, 상기 p-형 층 스택은,
    전자 차단 층;
    상기 전자 차단 층에 인접하여 위치되는 p-형 중간층; 및
    상기 p-형 중간층에 인접하여 위치되는 p-형 접촉 층을 포함하는, 헤테로구조체.
  3. 청구항 2에 있어서,
    상기 전자 차단 층의 두께는 기껏해야 상기 p-형 층 스택의 두께의 80%인, 헤테로구조체.
  4. 청구항 2에 있어서,
    상기 전자 차단 층의 반도체 합금 조성은 상기 활성 영역 내의 양자 우물의 반도체 합금 조성보다 적어도 15% 더 높은, 헤테로구조체.
  5. 청구항 2에 있어서,
    상기 p-형 중간층의 두께는 기껏해야 상기 p-형 층 스택의 두께의 80%인, 헤테로구조체.
  6. 청구항 2에 있어서,
    상기 p-형 중간층의 반도체 합금 조성은 상기 활성 영역 내의 양자 우물들의 반도체 합금 조성보다 적어도 1% 더 높은, 헤테로구조체.
  7. 청구항 2에 있어서,
    상기 p-형 중간층의 p-형 도펀트 농도는 적어도 1x1017 cm-3인, 헤테로구조체.
  8. 청구항 1에 있어서,
    상기 반사성 구조체는 상기 p-형 층들의 세트에 인접하여 위치된 분포 브래그 반사기 구조체인, 헤테로구조체.
  9. 청구항 2에 있어서,
    상기 p-형 접촉 층의 두께는 기껏해야 상기 p-형 층 스택의 두께의 50%인, 헤테로구조체.
  10. 청구항 2에 있어서,
    상기 p-형 접촉 층의 반도체 합금 조성은 상기 p-형 중간층의 반도체 합금 조성보다 적어도 1% 더 낮은, 헤테로구조체.
  11. 청구항 1에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉부에 바로 인접하여 위치된 상기 p-형 층들의 세트 내의 p-형 층의 굴절률보다 더 낮으며, 상기 활성 영역 내의 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 정수 배수인, 헤테로구조체.
  12. 청구항 1에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉부에 바로 인접하여 위치된 상기 p-형 층들의 세트 내의 p-형 층의 굴절률보다 더 높으며, 상기 활성 영역 내의 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 반정수 배수(half integer multiple)인, 헤테로구조체.
  13. 청구항 1 내지 청구항 19 중 어느 한 항에 있어서,
    상기 반사성 구조체는 상기 p-형 층들의 세트 대신에 상기 n-형 층들의 세트에 인접하여 위치되며, 상기 n-형 층들의 세트의 두께는 상기 p-형 층들의 세트를 향한 방향으로 상기 활성 영역으로부터 방출되는 광과 상기 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 헤테로구조체.
  14. 헤테로구조체로서,
    n-형 층들의 세트;
    상기 n-형 층들의 세트에 인접하여 위치되는 활성 영역으로서, 상기 활성 영역은 복수의 장벽들과 교번하는 복수의 양자 우물들을 포함하며, 상기 활성 영역은 피크 방출 파장에서 방사를 생성하도록 구성되는, 상기 활성 영역;
    상기 활성 영역에 인접하여 위치되는 p-형 층들의 세트로서, 상기 p-형 층들의 세트는,
    전자 차단 층;
    상기 전자 차단 층에 인접하여 위치되는 p-형 중간층; 및
    상기 p-형 중간층에 인접하여 위치되는 p-형 접촉 층을 포함하는, 상기 p-형 층들의 세트; 및
    상기 p-형 층들의 세트에 인접하여 위치되는 반사성 구조체로서, 상기 p-형 층들의 세트의 두께는 상기 n-형 층들의 세트를 향한 방향으로 상기 활성 영역의 최상단 양자 우물로부터 방출되는 광과 상기 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 상기 반사성 구조체를 포함하는, 헤테로구조체.
  15. 청구항 14에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉 층의 굴절률보다 더 낮으며, 상기 활성 영역 내의 상기 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 정수 배수인, 헤테로구조체.
  16. 청구항 14에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉 층의 굴절률보다 더 높으며, 상기 활성 영역 내의 상기 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 반정수 배수인, 헤테로구조체.
  17. 광전자 디바이스로서,
    헤테로구조체를 포함하며, 상기 헤테로구조체는,
    반도체 층들의 제1 세트;
    상기 반도체 층들의 제1 세트에 인접하여 위치되는 활성 영역으로서, 상기 활성 영역은 복수의 장벽들과 교번하는 복수의 양자 우물들을 포함하며, 상기 활성 영역은 피크 방출 파장에서 방사를 생성하도록 구성되는, 상기 활성 영역;
    상기 활성 영역에 인접하여 위치되는 반도체 층들의 제2 세트; 및
    상기 반도체 층들의 제2 세트에 인접하여 위치되는 반사성 구조체로서, 상기 반도체 층들의 제2 세트의 두께는 상기 반도체 층들의 제1 세트를 향한 방향으로 상기 활성 영역의 상기 복수의 양자 우물들 중 적어도 하나로부터 방출되는 광과 상기 반사성 구조체로부터 반사되는 광 사이의 보강 간섭을 촉진시키도록 구성되는, 상기 반사성 구조체를 포함하는, 광전자 디바이스.
  18. 청구항 17에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉 층의 굴절률보다 더 낮으며, 상기 활성 영역 내의 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 정수 배수인, 광전자 디바이스.
  19. 청구항 17에 있어서,
    상기 반사성 구조체의 굴절률은 상기 p-형 접촉 층의 굴절률보다 더 높으며, 상기 활성 영역 내의 최상단 양자 우물과 상기 반사성 구조체 사이의 간격의 두께는, 상기 방출 파장을 상기 간격의 유효 굴절률의 2배로 나눈 것의 반정수 배수인, 광전자 디바이스.
  20. 청구항 17에 있어서,
    상기 반사성 구조체는 상기 p-형 층들의 세트에 인접하여 위치된 분포 브래그 반사기 구조체인, 광전자 디바이스.
KR1020227035885A 2020-03-20 2021-03-19 감소된 광학적 손실을 갖는 광전자 디바이스 KR20220157422A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062992216P 2020-03-20 2020-03-20
US62/992,216 2020-03-20
PCT/US2021/023194 WO2021188920A1 (en) 2020-03-20 2021-03-19 Optoelectronic device with reduced optical loss

Publications (1)

Publication Number Publication Date
KR20220157422A true KR20220157422A (ko) 2022-11-29

Family

ID=77748580

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227035885A KR20220157422A (ko) 2020-03-20 2021-03-19 감소된 광학적 손실을 갖는 광전자 디바이스

Country Status (5)

Country Link
US (2) US11784280B2 (ko)
EP (1) EP4107792A4 (ko)
KR (1) KR20220157422A (ko)
CN (1) CN115315820A (ko)
WO (1) WO2021188920A1 (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903376B2 (en) * 1999-12-22 2005-06-07 Lumileds Lighting U.S., Llc Selective placement of quantum wells in flipchip light emitting diodes for improved light extraction
US20020047131A1 (en) * 1999-12-22 2002-04-25 Ludowise Michael J. Selective placement of quantum wells in flipchip light emitting diodes for improved light extraction
KR100576870B1 (ko) * 2004-08-11 2006-05-10 삼성전기주식회사 질화물 반도체 발광소자 및 제조방법
US7915624B2 (en) 2006-08-06 2011-03-29 Lightwave Photonics, Inc. III-nitride light-emitting devices with one or more resonance reflectors and reflective engineered growth templates for such devices, and methods
TW200834969A (en) * 2007-02-13 2008-08-16 Epistar Corp Light-emitting diode and method for manufacturing the same
JP5352248B2 (ja) * 2009-01-09 2013-11-27 Ｄｏｗａエレクトロニクス株式会社 窒化物半導体発光素子およびその製造方法
KR20120081335A (ko) 2011-01-11 2012-07-19 엘지전자 주식회사 질화물계 반도체 발광 소자
KR20160060749A (ko) 2013-09-23 2016-05-30 센서 일렉트로닉 테크놀로지, 인크 광전자 디바이스를 위한 iii 족 질화물 헤테로구조체
JP5953447B1 (ja) * 2015-02-05 2016-07-20 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物半導体発光素子およびその製造方法
US10923619B2 (en) * 2016-06-01 2021-02-16 Sensor Electronic Technology, Inc. Semiconductor heterostructure with at least one stress control layer
KR102569563B1 (ko) 2016-06-03 2023-08-22 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 반도체 소자 및 이를 갖는 발광소자 패키지
JP7022997B2 (ja) 2016-06-24 2022-02-21 スージョウ レキン セミコンダクター カンパニー リミテッド 半導体素子およびこれを含む半導体素子パッケージ
FR3069106B1 (fr) 2017-07-17 2019-10-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Diode electroluminescente comportant un empilement a partie amincie et procede d'elaboration de la diode electroluminescente

Also Published As

Publication number Publication date
US20210296525A1 (en) 2021-09-23
EP4107792A4 (en) 2024-03-27
US20220238750A1 (en) 2022-07-28
US11784280B2 (en) 2023-10-10
CN115315820A (zh) 2022-11-08
EP4107792A1 (en) 2022-12-28
WO2021188920A1 (en) 2021-09-23

Similar Documents

Publication Publication Date Title
US9048378B2 (en) Device with inverted large scale light extraction structures
US10134948B2 (en) Light emitting diode with polarization control
KR101677227B1 (ko) 전위 벤딩 구조를 갖는 발광 디바이스
US8907322B2 (en) Deep ultraviolet light emitting diode
US9184339B2 (en) Deep ultraviolet light emitting diode
US20140008675A1 (en) Emitting Device with Improved Extraction
US9741899B2 (en) Device with inverted large scale light extraction structures
US10431711B2 (en) Semiconductor heterostructure polarization doping
US20120201264A1 (en) Light emitting device with varying barriers
US20190103509A1 (en) Semiconductor Heterostructure with P-type Superlattice
US20210343898A1 (en) Semiconductor Heterostructure with Improved Light Emission
US11784280B2 (en) Optoelectronic device with reduced optical loss
US11984529B2 (en) Semiconductor heterostructure with p-type superlattice