KR20220152422A - Semiconductor devices and manufacturing method of the same - Google Patents

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Abstract

A semiconductor device according to one embodiment of the present invention comprises: standard cells which are disposed along a first direction parallel to an upper surface of a substrate and a second direction crossing the first direction and each of which includes an active region extending in the first direction, a gate structure extending in the second direction and intersecting the active region, source/drain regions disposed on the active region on both sides of the gate structure, and first wiring lines electrically connected to the active region and the gate structure and including a first power transmission line and a first signal transmission line; and a routing structure disposed on upper parts of the standard cells and including second wiring lines electrically connected to the first wiring lines, wherein the standard cells include a plurality of first standard cells, and in at least some of the plurality of first standard cells, the second wiring lines are disposed at different positions within the standard cells. The semiconductor device has improved integration while complying with design rules.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND MANUFACTURING METHOD OF THE SAME}Semiconductor device and its manufacturing method {SEMICONDUCTOR DEVICES AND MANUFACTURING METHOD OF THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof.

반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 레이아웃의 설계, 특히 반도체 소자들을 배치 시 설계 규칙을 만족하면서 집적도를 상승하기 위한 연구가 활발히 진행되고 있다.As the demand for high performance, high speed, and/or multifunctionality of semiconductor devices increases, the degree of integration of semiconductor devices is increasing. In accordance with the trend of high integration of semiconductor devices, research is being actively conducted to increase the degree of integration while satisfying design rules when designing a layout, particularly when arranging semiconductor devices.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 설계 규칙을 준수하면서도 집적도가 향상된 반도체 장치를 제공하는 것이다.One of the technical problems to be achieved by the technical concept of the present invention is to provide a semiconductor device having an improved degree of integration while complying with design rules.

본 발명의 일 실시예에 따른 반도체 장치는, 기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 상기 제1 방향으로 연장되는 활성 영역, 상기 제2 방향으로 연장되며 상기 활성 영역과 교차하여 배치되는 게이트 구조물, 상기 게이트 구조물의 양 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역 및 상기 게이트 구조물과 전기적으로 연결되며 제1 전원 전송 라인 및 제1 신호 전송 라인을 포함하는 제1 배선 라인들을 각각 포함하는 표준 셀들과, 상기 표준 셀들의 상부에 배치되고, 상기 제1 배선 라인들과 전기적으로 연결되는 제2 배선 라인들을 포함하는 라우팅 구조물을 포함하고, 상기 표준 셀들은 복수의 제1 표준 셀들을 포함하고, 상기 복수의 제1 표준 셀들 중 적어도 일부에서 상기 제2 배선 라인들이 표준 셀 내에서 서로 다른 위치에 배치된다.A semiconductor device according to an embodiment of the present invention includes an active region disposed along a first direction parallel to a top surface of a substrate and a second direction crossing the first direction and extending in the first direction; A gate structure extending in a direction and disposed to cross the active region, source/drain regions disposed on the active region at both sides of the gate structure, and electrically connected to the active region and the gate structure, the first Standard cells each including first wiring lines including a power transmission line and a first signal transmission line, and second wiring lines disposed on top of the standard cells and electrically connected to the first wiring lines and a routing structure, wherein the standard cells include a plurality of first standard cells, and in at least some of the plurality of first standard cells, the second wiring lines are disposed at different positions within the standard cells.

본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 표준 셀 라이브러리에 미리 저장된 표준 셀들을 폴리 그리드 라인들을 따라 배치하는 플레이스 단계와, 상기 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 라우팅 구조물을 생성하는 라우팅 단계를 포함하고, 상기 제2 배선 라인들 중 적어도 일부는 상기 표준 셀들을 배치한 후 상기 라우팅 단계를 수행하기 전에 생성되며, 상기 표준 셀들은 상기 적어도 일부의 제2 배선 라인들을 위한 가상 층을 포함하고, 상기 가상층은 상기 적어도 일부의 제2 배선 라인들이 생성될 후보 영역들을 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a placing step of arranging standard cells previously stored in a standard cell library along poly grid lines, and routing including second wiring lines connecting the arranged standard cells. and a routing step of generating a structure, wherein at least some of the second wiring lines are generated after arranging the standard cells and before performing the routing step, and the standard cells form the at least some of the second wiring lines. and a virtual layer for generating the at least some of the second wiring lines.

설계 규칙을 준수하면서도 집적도가 향상된 반도체 장치가 제공될 수 있다. 또한, 1-세트 라이브러리(set library)를 사용하면서 배치 적법성(placement legality) 제약을 해소할 수 있는 효과가 있다.A semiconductor device having an improved degree of integration while complying with design rules may be provided. In addition, while using a 1-set library, there is an effect of resolving restrictions on placement legality.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명이 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the process of describing specific embodiments of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 설계 시스템을 나타내는 블럭도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다.
도 4와 도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 비교예의 레이아웃도들이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다.
도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다.
도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다.
도 12는 본 발명의 일실시예에 따른 반도체 장치의 레이아웃도이다.1 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to example embodiments.
2 is a block diagram illustrating a design system of a semiconductor device according to example embodiments.
3A and 3B are schematic plan views of a semiconductor device according to example embodiments.
4 and 5 are layout views of a comparative example of a semiconductor device according to an exemplary embodiment.
6 is a layout diagram of a semiconductor device according to an exemplary embodiment.
7 is a layout diagram of a semiconductor device according to an exemplary embodiment.
8 is a circuit diagram of a unit circuit provided by a standard cell included in a semiconductor device according to example embodiments.
9 is layout diagrams of a semiconductor device according to example embodiments.
10A to 10C are cross-sectional views illustrating a semiconductor device according to example embodiments.
11 is a cross-sectional view illustrating a semiconductor device according to example embodiments.
12 is a layout diagram of a semiconductor device according to an exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 예시적인 실시예들에 따른 반도체 장치의 설계 및 제조 방법을 설명하기 위한 흐름도이다.1 is a flowchart illustrating a method of designing and manufacturing a semiconductor device according to example embodiments.

도 1을 참조하면, 반도체 장치의 설계 및 제조 방법은, 반도체 장치의 설계 단계(S10) 및 반도체 장치의 제조 공정 단계(S20)를 포함할 수 있다. 반도체 장치의 설계 단계(S10)는 회로에 대한 레이아웃을 디자인하는 단계로서, 하기에 도 2를 참조하여 설명하는 설계 시스템(1)에 의해 수행될 수 있다. 설계 시스템(1)은 프로세서에 의해 수행되는 복수의 명령어들을 포함하는 프로그램을 포함할 수 있다. 이에 따라, 반도체 장치의 설계 단계(S10)는 회로의 설계를 위한 컴퓨터 구현(computer implemented) 단계일 수 있다. 반도체 장치의 제조 공정 단계(S20)는 디자인된 레이아웃을 기초로 이에 따른 반도체 장치를 제조하는 단계로서, 반도체 공정 모듈에서 수행될 수 있다.Referring to FIG. 1 , a method of designing and manufacturing a semiconductor device may include a semiconductor device designing step ( S10 ) and a semiconductor device manufacturing process step ( S20 ). The semiconductor device design step ( S10 ) is a step of designing a circuit layout, and may be performed by the design system 1 described below with reference to FIG. 2 . The design system 1 may include a program including a plurality of instructions executed by a processor. Accordingly, the step of designing the semiconductor device ( S10 ) may be a computer implemented step for designing a circuit. The semiconductor device manufacturing process step S20 is a step of manufacturing a semiconductor device according to the designed layout based on the designed layout, and may be performed in a semiconductor process module.

반도체 장치의 설계 단계(S10)는, 평면 배치(floorplan) 단계(S110), 전원 배치(powerplan) 단계(S120), 플래이스(placement) 단계(S130), CTS(Clock Tree Synthesis) 단계(S140), 라우팅(routing) 단계(S150), 및 가상 분석(what-if-analysis) 단계(S160)를 포함할 수 있다. The semiconductor device design step (S10) includes a floorplan step (S110), a powerplan step (S120), a placement step (S130), and a CTS (Clock Tree Synthesis) step (S140). , a routing step (S150), and a what-if-analysis step (S160).

평면 배치 단계(S110)는 논리적으로 설계된 스키매틱 회로를 자르고 옮겨서 물리적으로 설계하는 단계일 수 있다. 평면 배치 단계(S110)에서는 메모리 또는 기능 블록을 배치할 수 있다. 본 단계에서는, 예를 들어, 인접하게 배치되어야 하는 기능 블록들을 식별하고, 사용 가능한 공간 및 필요한 성능 등을 고려하여 상기 기능 블록들을 위한 공간을 할당할 수 있다. 예를 들어, 평면 배치 단계(S110)는 사이트-로우(site-row)를 생성하는 단계 및 생성된 사이트-로우에 금속 배선 트랙(metal routing track)을 형성하는 단계를 포함할 수 있다. 상기 사이트-로우는 규정된 디자인 룰에 따라, 셀 라이브러리(cell library)에 저장된 표준 셀들(standard cells)을 배치하기 위한 틀이다. 상기 금속 배선 트랙은 추후에 배선들이 형성되는 가상의 선이다.The planar arrangement step ( S110 ) may be a step of physically designing a logically designed schematic circuit by cutting and moving it. In the planar arrangement step (S110), memories or functional blocks may be arranged. In this step, for example, functional blocks to be arranged adjacently may be identified, and space for the functional blocks may be allocated in consideration of usable space and required performance. For example, the flat arranging step ( S110 ) may include creating a site-row and forming a metal routing track in the created site-row. The site-row is a frame for arranging standard cells stored in a cell library according to prescribed design rules. The metal wiring track is a virtual line on which wiring lines are formed later.

전원 배치 단계(S120)는 배치된 상기 기능 블록들에 국지적인 전원, 예컨대, 구동 전압 또는 접지를 연결하는 배선들의 패턴들을 배치하는 단계일 수 있다. 예컨대, 네트 형태로 칩의 전체에 전원이 골고루 공급될 수 있도록, 전원 또는 접지를 연결하는 배선들의 패턴들이 생성될 수 있다. 상기 패턴들은 파워 레일들을 포함할 수 있으며, 본 단계에서는 상기 패턴들을 다양한 규칙을 통해서 네트 형태로 생성할 수 있다. The power arranging step ( S120 ) may be a step of arranging patterns of wires connecting local power, eg, driving voltage or ground, to the arranged functional blocks. For example, patterns of wires connecting power or ground may be created so that power can be evenly supplied to the entire chip in the form of a net. The patterns may include power rails, and in this step, the patterns may be generated in a net form through various rules.

플래이스 단계(S130)는 상기 기능 블록을 구성하는 소자들의 패턴들을 배치하는 단계로, 표준 셀들을 배치하는 단계를 포함할 수 있다. 특히, 예시적인 실시예들에서, 표준 셀들 각각은 반도체 소자들 및 이와 연결되는 제1 배선 라인들을 포함할 수 있다. 상기 제1 배선 라인들은, 전원 또는 접지를 연결하는 전원 전송 라인 및 제어 신호, 입력 신호, 또는 출력 신호를 전송하는 신호 전송 라인을 포함할 수 있다. 본 단계에서 배치되는 표준 셀들의 사이에는 빈 영역들이 발생할 수 있으며, 상기 빈 영역들은 필러 셀들에 의해 채워질 수 있다. 동작 가능한 반도체 소자 및 반도체 소자들로 구현되는 단위 회로 등을 포함하는 표준 셀들과 달리, 필러 셀들은 더미 영역일 수 있다. 특히, 예시적인 실시 예들에서, 표준 셀들을 배치한 후 제2 배선 라인들을 생성함으로써 상기 빈 영역들을 감소시킬 수 있다. 본 단계에 의해, 실제로 반도체 기판 상에 형성될 트랜지스터 및 배선들을 구성하기 위한 패턴의 형태나 사이즈가 정의될 수 있다. 예를 들면, 인버터 회로를 실제 반도체 기판 상에 형성하기 위하여, PMOS, NMOS, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선들과 같은 레이아웃 패턴들을 적절히 배치할 수 있다. The placing step ( S130 ) is a step of arranging patterns of elements constituting the functional block, and may include a step of arranging standard cells. In particular, in example embodiments, each of the standard cells may include semiconductor elements and first wiring lines connected thereto. The first wiring lines may include a power transmission line for connecting power or ground and a signal transmission line for transmitting a control signal, an input signal, or an output signal. Empty areas may occur between the standard cells arranged in this step, and the empty areas may be filled with filler cells. Unlike standard cells including operable semiconductor devices and unit circuits implemented with semiconductor devices, the pillar cells may be dummy regions. In particular, in example embodiments, the empty areas may be reduced by generating second wiring lines after disposing standard cells. By this step, the shape or size of a pattern for constituting transistors and wires to be actually formed on the semiconductor substrate can be defined. For example, in order to form an inverter circuit on an actual semiconductor substrate, layout patterns such as PMOS, NMOS, N-WELL, gate electrodes, and wirings to be disposed on them may be appropriately disposed.

CTS 단계(S140)는 반도체 장치의 성능을 결정하는 응답시간과 관련된 중심 클럭의 신호선들의 패턴들을 생성하는 단계일 수 있다.The CTS step ( S140 ) may be a step of generating patterns of signal lines of the central clock related to the response time that determines the performance of the semiconductor device.

라우팅 단계(S150)는 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 상부 배선 구조물 또는 라우팅 구조물을 생성하는 단계일 수 있다. 특히, 본 단계에서 전력분배 네트워크(power distribution network, PDN)가 구현될 수 있다. 상기 제2 배선 라인들은 표준 셀들 내의 상기 제1 배선 라인들에 전기적으로 연결되며, 표준 셀들을 상호 전기적으로 연결하거나, 전원 또는 접지와 연결될 수 있다. 상기 제2 배선 라인들은 물리적으로 상기 제1 배선 라인들의 상부에 형성되도록 구성될 수 있다. 특히, 예시적인 실시 예들에서, 상기 제2 배선 라인들 중 적어도 일부는 표준 셀들을 배치한 후 라우팅 단계를 수행하기 전에 생성될 수도 있다.The routing step ( S150 ) may be a step of generating an upper wiring structure or a routing structure including second wiring lines connecting the arranged standard cells. In particular, a power distribution network (PDN) may be implemented in this step. The second wiring lines are electrically connected to the first wiring lines in standard cells, and may electrically connect standard cells to each other or be connected to power or ground. The second wiring lines may be configured to be physically formed on top of the first wiring lines. In particular, in example embodiments, at least some of the second wiring lines may be generated after standard cells are disposed and before a routing step is performed.

가상 분석 단계(S160)는 생성된 레이아웃을 검증하고 수정하는 단계일 수 있다. 검증하는 항목으로는, 레이아웃이 디자인 룰에 맞게 제대로 되었는지 검증하는 DRC(Design Rule Check), 내부에서 전기적으로 끊어짐 없이 제대로 되었는지 검증하는 ERC(Electronical Rule Check), 및 레이아웃이 게이트 수준 네트 리스트와 일치하는지 확인하는 LVS(Layout vs Schematic) 등이 포함될 수 있다.The virtual analysis step ( S160 ) may be a step of verifying and correcting the generated layout. Items to be verified include DRC (Design Rule Check) that verifies that the layout is properly aligned with the design rules, ERC (Electronical Rule Check) that verifies that the layout is properly internally electrically disconnected, and that the layout matches the gate-level net list. LVS (Layout vs Schematic) to check may be included.

반도체 장치의 제조 공정 단계(S20)는, 마스크 생성 단계(S170) 및 반도체 장치의 제조 단계(S180)를 포함할 수 있다.The semiconductor device manufacturing process step ( S20 ) may include a mask generation step ( S170 ) and a semiconductor device manufacturing step ( S180 ).

마스크 생성 단계(S170)는 반도체 장치의 설계 단계(S10)에서 생성된 레이아웃 데이터에 대하여 광학 근접 보정(Optical Proximity Correction, OPC) 등을 수행하여 복수의 층들에 다양한 패턴들을 형성하기 위한 마스크 데이터를 생성하는 단계 및 상기 마스크 데이터를 이용하여 마스크를 제조하는 단계를 포함할 수 있다. 상기 광학 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 것일 수 있다. 상기 마스크는 유리 또는 석영 기판 위에 도포된 크롬 박막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.In the mask generation step ( S170 ), optical proximity correction (OPC) is performed on the layout data generated in the semiconductor device design step ( S10 ) to generate mask data for forming various patterns on a plurality of layers. and manufacturing a mask using the mask data. The optical proximity correction may be for correcting a distortion phenomenon that may occur in a photolithography process. The mask may be fabricated by depicting layout patterns using a chromium thin film applied on a glass or quartz substrate.

반도체 장치의 제조 단계(S180)에서는 다양한 방식의 노광 및 식각 공정들이 반복하여 수행될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 설계 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다. 구체적으로, 복수의 마스크들을 이용하여 웨이퍼 등과 같은 반도체 기판 상에 다양한 반도체 공정을 진행하여 집적 회로가 구현된 반도체 장치를 형성한다. 상기 반도체 공정은 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 포함할 수 있다. 또한, 상기 반도체 공정은 반도체 장치를 PCB 상에 실장하고 밀봉재로 밀봉하는 패키징 공정을 포함할 수도 있고, 반도체 장치 또는 그 패키지에 대한 테스트 공정을 포함할 수도 있다.In the manufacturing step of the semiconductor device ( S180 ), various types of exposure and etching processes may be repeatedly performed. Through these processes, shapes of patterns configured in layout design may be sequentially formed on a silicon substrate. Specifically, various semiconductor processes are performed on a semiconductor substrate such as a wafer using a plurality of masks to form a semiconductor device in which an integrated circuit is implemented. The semiconductor process may include a deposition process, an etching process, an ion process, a cleaning process, and the like. Also, the semiconductor process may include a packaging process of mounting a semiconductor device on a PCB and sealing it with a sealing material, or may include a test process for the semiconductor device or its package.

도 2는 예시적인 실시예들에 따른 반도체 장치의 설계 시스템을 나타내는 블럭도이다.2 is a block diagram illustrating a design system of a semiconductor device according to example embodiments.

도 2를 참조하면, 설계 시스템(1)은 프로세서(10), 저장 장치(20), 설계 모듈(30), 및 분석 모듈(40)을 포함할 수 있다. 설계 시스템(1)은 도 1의 반도체 장치의 설계 단계(S10)에서 설명한 반도체 장치의 설계 동작의 적어도 일부를 수행할 수 있다. 설계 시스템(1)은 일체화된 디바이스로 구현될 수 있고, 이에 따라, 설계 장치로 지칭될 수도 있다. 설계 시스템(1)은 반도체 장치의 집적 회로를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 시뮬레이션 툴이나 설계 툴들을 구동하기 위한 컴퓨터일 수도 있다. Referring to FIG. 2 , the design system 1 may include a processor 10 , a storage device 20 , a design module 30 , and an analysis module 40 . The design system 1 may perform at least part of the semiconductor device design operation described in the semiconductor device design step S10 of FIG. 1 . The design system 1 may be implemented as an integrated device, and thus may be referred to as a design device. The design system 1 may be provided as a dedicated device for designing an integrated circuit of a semiconductor device, or may be a computer for driving various simulation tools or design tools.

프로세서(10)는 설계 모듈(30) 및/또는 분석 모듈(40)이 연산을 수행하는데 이용될 수 있다. 예를 들어, 프로세서(10)는 마이크로프로세서(micro-processor), AP(application processor, DSP(digital signal processor), GPU(graphic processing unit) 등을 포함할 수 있다. 도 2에서는 하나의 프로세서(10)만을 도시하였으나, 실시예들에 따라 설계 시스템(1)은 복수의 프로세서들을 포함할 수도 있다. 프로세서(10)는 연산 능력 향상을 위해 캐시 메모리를 포함할 수도 있다.The processor 10 may be used by the design module 30 and/or the analysis module 40 to perform calculations. For example, the processor 10 may include a micro-processor, an application processor (AP), a digital signal processor (DSP), a graphic processing unit (GPU), etc. In FIG. 2, one processor 10 ), but according to embodiments, the design system 1 may include a plurality of processors, and the processor 10 may include a cache memory to improve computational performance.

저장 장치(20)는 제1 내지 제3 표준 셀 라이브러리(standard cell library)들(22, 24, 26)을 포함하며, 설계 규칙(design rule)(29)을 더 포함할 수 있다. 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26) 및 설계 규칙(29)은 저장 장치(20)로부터 설계 모듈(30) 및/또는 분석 모듈(40)로 제공될 수 있다. 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)은 서로 셀 높이(height), 셀 크기, 회로의 스펙, 회로의 구성, 라우팅 트랙의 폭 등이 다른 표준 셀들을 포함할 수 있다. 실시예들에 따라, 저장 장치(20)에 포함되는 표준 셀 라이브러리들의 개수는 다양하게 변경될 수 있다. 본 명세서에서 셀 라이브러리들은 표준 셀들의 레이아웃을 정의할 수 있으며, 가상 층(virtual layer)을 포함하는 표준 셀들의 레이아웃들을 정의하는 그룹을 포함할 수 있다. 상기 가상층은 제2 배선 라인들과 제1 비아들이 생성될 후보 영역들을 포함할 수 있다.The storage device 20 includes first to third standard cell libraries 22 , 24 , and 26 and may further include a design rule 29 . The first to third standard cell libraries 22 , 24 , and 26 and the design rule 29 may be provided from the storage device 20 to the design module 30 and/or the analysis module 40 . The first to third standard cell libraries 22, 24, and 26 may include standard cells having different cell heights, cell sizes, circuit specifications, circuit configurations, and routing track widths. According to embodiments, the number of standard cell libraries included in the storage device 20 may be variously changed. In this specification, cell libraries may define the layout of standard cells and may include a group defining layouts of standard cells including a virtual layer. The virtual layer may include candidate regions in which second wiring lines and first vias are to be created.

설계 모듈(30)은 플레이서(placer)(32) 및 라우터(router)(34)를 포함할 수 있다. 이하에서, "모듈"의 용어는 소프트웨어, FPGA(field programmable gate array) 또는 ASIC(application specific integrated circuit)과 같은 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 나타낼 수 있다. 예를 들어, "모듈"은 소프트웨어의 형태로서 어드레싱할 수 있는 저장 매체에 저장될 수 있고, 하나 또는 그 이상의 프로세서들에 의해 실행되도록 구성될 수도 있다. 플레이서(32) 및 라우터(34)는 각각 도 1의 플래이스 단계(S130) 및 라우팅 단계(S150)를 수행할 수 있다. 예컨대, 프로세서는 레이아웃 설계 툴(예컨대, P&R 툴)을 실행하여 플래이스 단계(S130) 및 라우팅 단계(S150)를 수행할 수 있다. 플레이서(32)는 프로세서(10)를 이용하여, 집적 회로를 정의하는 입력 데이터 및 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)에 기초하여 표준 셀들을 배치할 수 있다. 특히, 플레이서(32)는 각각의 회로 기능 블록들에 제1 내지 제3 표준 셀 라이브러리들(22, 24, 26)로부터의 표준 셀들을 함께 배치할 수 있다. 특히, 예시적인 실시 예들에서, 1-세트 라이브러리(set library)를 사용하면서도 배치 적법성(placement legality) 제약을 해소할 수 있다. 라우터(34)는 플레이서(32)로부터 제공되는 표준 셀들의 배치에 대하여 신호 라우팅을 수행할 수 있다. 실시예들에 따라, 플레이서(32)와 라우터(34)는 각각 분리된 별개의 모듈들로서 구현될 수도 있다. 또한, 설계 모듈(30)은 플레이서(32) 및 라우터(34) 이외에, 도 1의 CTS 단계(S140) 등을 수행하기 위한 구성을 더 포함할 수 있다.The design module 30 may include a placer 32 and a router 34 . Hereinafter, the term "module" may indicate software, hardware such as a field programmable gate array (FPGA) or application specific integrated circuit (ASIC), or a combination of software and hardware. For example, a "module" may be stored in an addressable storage medium in the form of software and may be configured to be executed by one or more processors. The placer 32 and the router 34 may perform the place step (S130) and the routing step (S150) of FIG. 1, respectively. For example, the processor may execute the layout design tool (eg, P&R tool) to perform the place step (S130) and the routing step (S150). The placer 32 may arrange standard cells based on input data defining an integrated circuit and the first to third standard cell libraries 22 , 24 , and 26 using the processor 10 . In particular, the placer 32 may place standard cells from the first to third standard cell libraries 22, 24, and 26 together in respective circuit functional blocks. In particular, in exemplary embodiments, placement legality restrictions may be resolved while using a 1-set library. The router 34 may perform signal routing for a batch of standard cells provided from the placer 32 . According to embodiments, the placer 32 and the router 34 may be implemented as separate and separate modules. In addition, the design module 30 may further include components for performing the CTS step (S140) of FIG. 1 in addition to the placer 32 and the router 34.

분석 모듈(40)은 도 1의 가상 분석 단계(S160)를 수행할 수 있으며, 배치 및 라우팅 결과를 분석 및 검증할 수 있다. 라우팅이 성공적으로 완료되지 않은 경우에, 플레이서(32)는 기존의 배치를 수정하여 제공하고 라우터(34)는 수정된 배치에 대해서 신호 라우팅을 다시 수행할 수 있다. 라우팅이 성공적으로 완료된 경우에, 라우터(34)는 집적 회로를 정의하는 출력 데이터를 생성할 수 있다.The analysis module 40 may perform the virtual analysis step ( S160 ) of FIG. 1 and may analyze and verify the results of placement and routing. If the routing is not successfully completed, the placer 32 may modify and serve the existing arrangement and the router 34 may perform signal routing again for the modified arrangement. If routing is successfully completed, router 34 may generate output data defining an integrated circuit.

설계 모듈(30) 및/또는 분석 모듈(40)은 소프트웨어의 형태로 구현될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 설계 모듈(30) 및 분석 모듈(40)이 소프트웨어 형태로 구현될 경우, 설계 모듈(30) 및 분석 모듈(40)은 저장 장치(20)에 코드(code) 형태로 저장되거나, 저장 장치(20)와 분리된 다른 저장 장치에 코드 형태로 저장될 수도 있다.The design module 30 and/or the analysis module 40 may be implemented in the form of software, but is not limited thereto. For example, when the design module 30 and the analysis module 40 are implemented in software form, the design module 30 and the analysis module 40 are stored in the storage device 20 in the form of code, or It may also be stored in the form of a code in another storage device separate from the storage device 20 .

도 3a 및 도 3b는 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도들이다. 도 3b는 도 3a의 평면도에, 전원 전송 라인들(M1(VDD), M1(VSS)) 및 게이트 라인들(GL)을 추가적으로 도시한 평면도이다. 3A and 3B are schematic plan views of a semiconductor device according to example embodiments. FIG. 3B is a plan view additionally illustrating power transfer lines M1 (VDD) and M1 (VSS) and gate lines GL in the plan view of FIG. 3A.

도 3a 및 도 3b를 참조하면, 반도체 장치는 표준 셀 영역들(SC) 및 필러 셀 영역들(FC)을 포함할 수 있다. 표준 셀 영역들(SC)에는 제1 내지 제7 표준 셀들(SC1-SC7)이 배치되어 회로들이 구현될 수 있으며, 필러 셀 영역들(FC)에는 제1 내지 제5 필러 셀들(FC1-FC5)이 배치되어 더미 영역을 형성할 수 있다. 도 3a 및 도 3b에 도시된 제1 내지 제7 표준 셀들(SC1-SC7) 및 제1 내지 제5 필러 셀들(FC1-FC5)의 형태 및 개수는 예시적인 것으로, 실시예들에서 다양하게 변경될 수 있다. Referring to FIGS. 3A and 3B , the semiconductor device may include standard cell regions SC and filler cell regions FC. First to seventh standard cells SC1 to SC7 may be disposed in the standard cell regions SC to implement circuits, and first to fifth pillar cells FC1 to FC5 may be formed in the pillar cell regions FC. This arrangement may form a dummy area. The shapes and numbers of the first to seventh standard cells SC1 to SC7 and the first to fifth filler cells FC1 to FC5 shown in FIGS. 3A and 3B are examples, and may be variously changed in embodiments. can

본 발명의 일 실시예에 따르면, 반도체 장치는 서로 동일한 복수의 제1 표준 셀들(SC1)을 포함할 수 있다. 복수의 제1 표준 셀들(SC1)은 서로 동일한 기능을 수행하며 동일한 레이아웃을 포함하도록 설계된 표준 셀들일 수 있다. According to an embodiment of the present invention, a semiconductor device may include a plurality of identical first standard cells SC1 . The plurality of first standard cells SC1 may be standard cells designed to perform the same function and have the same layout.

반도체 장치는, 전원 전송 라인들(M1(VDD), M1(VSS)) 및 게이트 라인들(GL)을 포함할 수 있다. 전원 전송 라인들(M1(VDD), M1(VSS))은 제1 방향, 예를 들어 x 방향으로 연장될 수 있다. 전원 전송 라인들(M1(VDD), M1(VSS))은, 상기 제1 방향과 교차하는 제2 방향, 예를 들어 y 방향을 따라 서로 이격되도록 배열될 수 있다. 예를 들어, 전원 전송 라인들(M1(VDD), M1(VSS))은 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 사이의 경계를 따라 연장될 수 있다. 전원 전송 라인들(M1(VDD), M1(VSS))은 제1 전원 전송 라인들(VDD) 및 제2 전원 전송 라인들(VSS)을 포함할 수 있다. 실시예들에 따라, 전원 전송 라인들(M1(VDD), M1(VSS)) 중 적어도 하나는 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 중 적어도 하나를 가로지르도록 배치될 수도 있다.The semiconductor device may include power transfer lines M1 (VDD) and M1 (VSS) and gate lines GL. The power transmission lines M1 (VDD) and M1 (VSS) may extend in a first direction, for example, an x direction. The power transmission lines M1 (VDD) and M1 (VSS) may be arranged to be spaced apart from each other in a second direction crossing the first direction, for example, in a y direction. For example, the power transmission lines M1 (VDD) and M1 (VSS) may extend along the boundary between the standard cell regions SC and the filler cell regions FC. The power transmission lines M1 (VDD) and M1 (VSS) may include first power transmission lines VDD and second power transmission lines VSS. According to embodiments, at least one of the power transmission lines M1 (VDD) and M1 (VSS) may be disposed to cross at least one of the standard cell regions SC and the filler cell regions FC. have.

게이트 라인들(GL)은 상기 제2 방향으로 연장되며, 상기 제1 방향에서 서로 이격되어 배치될 수 있다. 게이트 라인들(GL)은 반도체 소자를 제공하는 게이트 전극들 및 더미 게이트 전극들을 포함할 수 있다. 예를 들어, 표준 셀 영역들(SC)과 필러 셀 영역들(FC) 사이의 경계들에 배치되는 게이트 라인들(GL)은 더미 게이트 전극들일 수 있다.The gate lines GL may extend in the second direction and may be spaced apart from each other in the first direction. The gate lines GL may include gate electrodes providing semiconductor elements and dummy gate electrodes. For example, the gate lines GL disposed on boundaries between the standard cell regions SC and the pillar cell regions FC may be dummy gate electrodes.

본 발명의 일 실시예에 따르면, 제1 표준 셀(SC1)과 제2 표준 셀(SC2)을 배치한 후 라우팅 단계를 수행하기 전에 제2 배선 라인들을 생성할 수 있다. 따라서, 1-세트 라이브러리를 사용하여 설계 규칙을 준수하면서도 집적도가 향상된 반도체 장치를 제공할 수 있다.According to an embodiment of the present invention, second wiring lines may be generated after the first standard cell SC1 and the second standard cell SC2 are disposed and before performing the routing step. Accordingly, it is possible to provide a semiconductor device having an improved degree of integration while complying with design rules by using the 1-set library.

이하에서는, 설명의 편의를 위하여, 반도체 장치의 주요 구성요소들만을 도시하기로 한다. 또한, 복수의 제1 표준 셀들(SC1-1, SC1-2)이 서로 인접하여 배치되는 것으로 도시하였으나, 반도체 장치 내에서 서로 이격하여 배치될 수 있다. Hereinafter, for convenience of explanation, only major components of the semiconductor device will be illustrated. Also, although the plurality of first standard cells SC1 - 1 and SC1 - 2 are illustrated as being disposed adjacent to each other, they may be disposed apart from each other within the semiconductor device.

도 4와 도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 비교예의 레이아웃도들이다.4 and 5 are layout views of a comparative example of a semiconductor device according to an exemplary embodiment.

도 4를 참조하면, 반도체 장치(100)는 표준 셀 라이브러리로부터 제공되는 표준 셀에 기초하여 생성될 수 있으며, 서로 동일한 복수의 제1 표준 셀들(SC1-1, SC1-2)을 포함할 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2) 각각은 전원 전송 라인들(M1(VDD), M2(VSS)) 사이에 배치되며, 제1 배선 라인들(M1), 제2 배선 라인들(M2), 및 제1 배선 라인들(M1)과 제2 배선 라인들(M2)이 수직 방향으로 중첩되는 위치들에서, 제1 배선 라인들(M1)과 제2 배선 라인들(M2)을 전기적으로 연결하는 제1 비아들(V1)을 포함할 수 있다. Referring to FIG. 4 , the semiconductor device 100 may be generated based on a standard cell provided from a standard cell library and may include a plurality of identical first standard cells SC1-1 and SC1-2. . Each of the plurality of first standard cells SC1-1 and SC1-2 is disposed between the power transmission lines M1 (VDD) and M2 (VSS), and the first wiring lines M1 and the second wiring line M2 and positions where the first wiring lines M1 and the second wiring lines M2 overlap in the vertical direction, the first wiring lines M1 and the second wiring lines M2 may include first vias V1 electrically connecting the .

일례로, 도 4의 복수의 제1 표준 셀들(SC1-1, SC1-2)은 입력 핀들과 출력 핀을 가지는 AOI22 셀일 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2)에서, 제2 배선 라인들(M2)과 제1 비아(V1)는 제1 소자(예컨대, PMOS)와 제2 소자(예컨대, NMOS) 사이의 영역에 형성되어 상기 소자들을 서로 연결시킬 수 있다. 레이아웃 설계 툴을 이용하여 반도체 장치를 설계할 때, 연속적으로 규격화된 라우팅 구조물을 생성할 수 없으므로, 표준 셀은 규격화된 제2 배선 라인들(M2)과 제1 비아들(V1)을 정의하는 레이아웃을 포함하도록 설계될 수 있다.As an example, the plurality of first standard cells SC1-1 and SC1-2 of FIG. 4 may be AOI22 cells having input pins and output pins. In the plurality of first standard cells SC1-1 and SC1-2, the second wiring lines M2 and the first via V1 are a first element (eg, PMOS) and a second element (eg, NMOS) It is formed in the region between them to connect the elements to each other. When designing a semiconductor device using a layout design tool, since a standardized routing structure cannot be continuously created, a standard cell is a layout defining standardized second wiring lines M2 and first vias V1. It can be designed to include.

평면 배치 단계(도 1의 S110)에서, 폴리 그리드 라인들(PG)과 M2 라우팅 트랙들(RT)이 제공될 수 있다. 플레이스 단계(도 1의 S130)에서, 폴리 그리드 라인들(PG)을 기준으로 복수의 제1 표준 셀들(SC1-1, SC1-2)이 배치될 수 있다. M2 라우팅 트랙들(RT)은 라우팅을 위한 가상의 기준 선들로서, 제2 배선 라인들(M2)이 정렬되는 기준이 된다. In the plane arrangement step ( S110 of FIG. 1 ), poly grid lines PG and M2 routing tracks RT may be provided. In the place step ( S130 of FIG. 1 ), a plurality of first standard cells SC1 - 1 and SC1 - 2 may be disposed based on the poly grid lines PG. The M2 routing tracks RT are virtual reference lines for routing, and serve as standards for aligning the second wiring lines M2.

본 명세서에서 기어비란 게이트 층의 최소 너비로 어느 한 영역에 맞출 수 있는 상기 게이트 층의 제1 트랙수와, 제2 배선 라인 층의 최소 너비로 상기 어느 한 영역과 동일한 영역에 맞출 수 있는 상기 제2 배선 라인 층의 제2 트랙수의 비를 의미할 수 있다. 폴리 그리드 라인들(PG) 사이의 제1 피치(PT_PG)와 M2 라우팅 트랙들(RT) 사이의 제2 피치(PT_RT)가 일치할 때 기어비가 1:1일 수 있다. 기어비가 1:1일 경우, 레이아웃 설계 툴이 폴리 그리드 라인들(PG)을 기준으로 복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치할 때, 복수의 제1 표준 셀들(SC1-1, SC1-2)의 제2 배선 라인들(M2)은 M2 라우팅 트랙들(RT)에 얼라인될 수 있다.In this specification, the gear ratio refers to the number of first tracks of the gate layer that can fit into any one area with the minimum width of the gate layer, and the number of tracks that can fit into any one area with the minimum width of the second wiring line layer. It may mean the ratio of the number of second tracks of the two wiring line layers. When the first pitch PT_PG between the poly grid lines PG and the second pitch PT_RT between the M2 routing tracks RT match, the gear ratio may be 1:1. When the gear ratio is 1:1, when the layout design tool arranges the plurality of first standard cells SC1-1 and SC1-2 based on the poly grid lines PG, the plurality of first standard cells SC1 The second wiring lines M2 of -1 and SC1-2 may be aligned with the M2 routing tracks RT.

공정이 미세화 되면서, M2 라우팅 트랙들(RT) 사이의 제2 피치(PT_RT)가 감소할 수 있다. 이로 인해, 폴리 그리드 라인들(PG) 사이의 제1 피치(PT_PG)와 M2 라우팅 트랙들(RT) 사이의 제2 피치(PT_RT)가 서로 다를 수 있다. 따라서, 기어비가 변할 수 있으며, 예컨대, 기어비가 1:1에서 2:3으로 변할 수 있다. 기어비가 1:1이 아닐 경우, 레이아웃 설계 툴이 폴리 그리드 라인들(PG)을 기준으로 복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치할 때 복수의 제1 표준 셀들(SC1-1, SC1-2)의 제2 배선 라인들(M2)이 M2 라우팅 트랙들(RT)에 얼라인되지 않을 수 있다(B). 따라서, 기어비가 1:1이 아닐 때 배치 적법성(placement legality) 제약이 발생할 수 있다. 이는 전력, 성능, 면적(power, performance, and area(PPA))의 저하를 유발할 수 있다.As the process is miniaturized, the second pitch PT_RT between the M2 routing tracks RT may decrease. For this reason, the first pitch PT_PG between the poly grid lines PG and the second pitch PT_RT between the M2 routing tracks RT may be different from each other. Accordingly, the gear ratio may vary, for example, the gear ratio may vary from 1:1 to 2:3. If the gear ratio is not 1:1, when the layout design tool arranges the plurality of first standard cells SC1-1 and SC1-2 based on the poly grid lines PG, the plurality of first standard cells SC1 The second wiring lines M2 of -1 and SC1-2 may not be aligned with the M2 routing tracks RT (B). Therefore, placement legality restrictions may occur when the gear ratio is not 1:1. This may cause degradation of power, performance, and area (PPA).

이를 해결하기 위한 대응 방안의 일례로 도 5를 참조하면, 반도체 장치(200)는 복수의 제1 표준 셀들(SC1-1, SC1-2) 사이에 1CPP(Contacted Poly Pitch) 폭을 갖는 필러 셀(filler cell)을 포함할 수 있다. 즉, 복수의 제1 표준 셀들(SC1-1, SC1-2)은 1CPP만큼 이격되어 배치될 수 있다. 따라서, 복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치할 때 제2 배선 라인들(M2)이 M2 라우팅 트랙들(RT)에 얼라인될 수 있다. 그러나, 1CPP 간격만큼 빈 공간이 발생하게 되어 면적이 증가할 수 있다. 따라서, PPA의 손실이 여전히 발생할 수 있다. Referring to FIG. 5 as an example of a countermeasure for solving this problem, the semiconductor device 200 includes a pillar cell having a contacted poly pitch (1CPP) width between the plurality of first standard cells SC1-1 and SC1-2 ( filler cells). That is, the plurality of first standard cells SC1-1 and SC1-2 may be spaced apart by 1 CPP. Accordingly, when the plurality of first standard cells SC1 - 1 and SC1 - 2 are arranged, the second wiring lines M2 may be aligned with the M2 routing tracks RT. However, an empty space is generated as much as 1 CPP interval, and the area may increase. Thus, loss of PPA may still occur.

도 6은 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃도이다. 6 is a layout diagram of a semiconductor device according to an exemplary embodiment.

도 6의 반도체 장치(300)는 도 4의 반도체 장치(100)와 다르게 복수의 제1 표준 셀들(SC1-1, SC1-2) 각각이 제2 배선 라인들(M2)과 제1 비아들(V1)을 정의하는 가상 층(VL1, VL2)을 포함하도록 설계될 수 있다. 가상 층(VL1, VL2)은 복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치할 때 제2 배선 라인들(M2)과 제1 비아들(V1)이 생성될 후보 영역들(RA1-RA4)을 포함할 수 있다. 후보 영역들(RA1-RA4)은 설계 규칙(design rule)에 규정된 제2 배선 라인의 형태(shape) 및 제1 비아의 형태와 동일한 형태를 갖도록 정의될 수 있다. 예컨대, 후보 영역들(RA1-RA4)은 최소의 폭(min width)과 최소의 공간(min space)을 가지는 패턴(즉, 최소 패턴)을 만족하도록 정의될 수 있다.Unlike the semiconductor device 100 of FIG. 4 , in the semiconductor device 300 of FIG. 6 , each of the plurality of first standard cells SC1-1 and SC1-2 includes second wiring lines M2 and first vias ( It can be designed to include virtual layers VL1 and VL2 defining V1). The virtual layers VL1 and VL2 are candidate regions in which the second wiring lines M2 and the first vias V1 are to be created when the plurality of first standard cells SC1-1 and SC1-2 are disposed ( RA1-RA4). The candidate regions RA1 to RA4 may be defined to have the same shape as the shape of the second wiring line and the shape of the first via specified in the design rule. For example, the candidate regions RA1 to RA4 may be defined to satisfy a pattern having a minimum width and a minimum space (ie, a minimum pattern).

복수의 제1 표준 셀들(SC1-1, SC1-2) 중 어느 하나(SC1-1)는 제1 후보 영역(RA1)과 제2 후보 영역(RA2)을 포함할 수 있고, 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 다른 하나(SC1-2)는 제3 후보 영역(RA3)과 제4 후보 영역(RA4)을 포함할 수 있다. 셀 라이브러리는 제1 후보 영역(RA1)과 제2 후보 영역(RA2) 중에서 적어도 하나가 M2 라우팅 트랙들(RT)에 얼라인 되도록 후보 영역들을 정의할 수 있고, 제3 후보 영역(RA3)과 제4 후보 영역(RA4) 중에서 적어도 하나가 M2 라우팅 트랙들(RT)에 얼라인 되도록 후보 영역들을 정의할 수 있다.Any one SC1-1 of the plurality of first standard cells SC1-1 and SC1-2 may include a first candidate region RA1 and a second candidate region RA2, and may include a plurality of first standard cells SC1-1 and SC1-2. Another one SC1 - 2 of the cells SC1 - 1 and SC1 - 2 may include a third candidate area RA3 and a fourth candidate area RA4 . The cell library may define candidate regions such that at least one of the first candidate region RA1 and the second candidate region RA2 is aligned with the M2 routing tracks RT, and the third candidate region RA3 and the second candidate region RA3 are aligned. Candidate regions may be defined such that at least one of the 4 candidate regions RA4 is aligned with the M2 routing tracks RT.

레이아웃 설계 툴은 플레이스 단계(도 1의 S130)에서 복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치한 후 라우팅 단계(도 1의 S150)를 수행하기 전에, 가상 층(VL1, VL2)을 인식하고, 가상 층(VL1, VL2)의 후보 영역들(RA1-RA4) 중에서 M2 라우팅 트랙들(RT)에 얼라인 된 후보 영역들을 인식할 수 있다. 레이아웃 설계 툴은 M2 라우팅 트랙들(RT)에 얼라인 된 후보 영역들의 형태를 따라 패턴을 생성할 수 있다. 즉, 제2 배선 라인들(M2)과 제1 비아들(V1)에 대한 실제 층(real layer)이 생성될 수 있다. The layout design tool arranges the plurality of first standard cells SC1-1 and SC1-2 in the place step (S130 in FIG. 1) and before performing the routing step (S150 in FIG. 1), the virtual layer (VL1, VL2), and candidate areas aligned with the routing tracks RT of M2 among the candidate areas RA1 to RA4 of the virtual layers VL1 and VL2 may be recognized. The layout design tool may generate a pattern according to the shape of the candidate regions aligned with the M2 routing tracks RT. That is, a real layer for the second wiring lines M2 and the first vias V1 may be created.

후보 영역들(RA1-RA4)은 설계 규칙에 규정된 형태를 만족하도록 정의되며, 후보 영역들(RA1-RA4)의 형태를 따라서 패턴이 생성되므로, 설계 규칙을 준수한 제2 배선 라인들(M2)과 제1 비아들(V1)이 생성될 수 있다. 즉, 표준 셀이 제2 배선 라인과 제1 비아를 정의하는 가상 층을 포함하도록 표준 셀을 설계함으로써, 레이아웃 설계 툴이 반도체 장치를 설계할 때 배치 적법성 제약을 해소할 수 있다. 또한, 가상층에 포함된 후보 영역들은 설계 규칙에 규정된 형태를 만족하도록 정의되므로, 레이아웃 설계 툴이 반도체 장치를 설계할 때 규격화된 제2 배선 라인들(M2)과 제1 비아들(V1)이 생성될 수 있다. The candidate regions RA1 to RA4 are defined to satisfy the shape specified in the design rule, and since a pattern is generated according to the shape of the candidate region RA1 to RA4, the second wiring lines M2 complying with the design rule and first vias V1 may be formed. That is, by designing the standard cell to include a virtual layer defining the second wiring line and the first via, the layout design tool can solve layout legality restrictions when designing a semiconductor device. In addition, since the candidate regions included in the virtual layer are defined to satisfy the shape specified in the design rule, when the layout design tool designs the semiconductor device, the standardized second wiring lines M2 and first vias V1 this can be created.

이하 도 7을 참조하여, 제2 배선 라인들(M2)과 제1 비아들(V1)에 대한 실제 층(real layer)들이 생성되는 규칙을 설명하기로 한다.Referring to FIG. 7 , a rule for generating real layers for the second wiring lines M2 and the first vias V1 will be described.

도 7은 본 발명의 일 실시 예에 따른 반도체 장치의 레이아웃도이다. 7 is a layout diagram of a semiconductor device according to an exemplary embodiment.

도 7을 참조하면, 플레이스 단계(도 1의 S130)에서 복수의 제1 표준 셀들(SC1-1, SC1-2)은 제1 방향을 따라 인접하게 배치될 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 어느 하나(SC1-1)는 표준 셀의 시작 경계(start cell boundary; SCB1)가 폴리 그리드 라인들(PG)과 M2 라우팅 트랙들(RT)이 얼라인 되지 않은 곳에 놓이도록 배치될 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 다른 하나(SC1-2)는 표준 셀의 시작 경계(SCB2)가 폴리 그리드 라인들(PG)과 M2 라우팅 트랙들(RT)이 얼라인 된 곳에 놓이도록 표준 셀이 배치될 수 있다. Referring to FIG. 7 , in the place step ( S130 of FIG. 1 ), the plurality of first standard cells SC1 - 1 and SC1 - 2 may be disposed adjacently along the first direction. In one of the plurality of first standard cells SC1-1 and SC1-2 (SC1-1), the start cell boundary (SCB1) of the standard cell is the poly grid lines (PG) and the M2 routing tracks ( RT) can be arranged so that it lies out of alignment. In another one (SC1-2) of the plurality of first standard cells (SC1-1, SC1-2), the starting boundary (SCB2) of the standard cell is the same as the poly grid lines (PG) and the M2 routing tracks (RT). A standard cell may be arranged to lie where it is drawn.

제1 표준 셀(SC1-1)은 폴리 그리드 라인들(PG) 사이에 제1 후보 영역(RA1)과 제2 후보 영역(RA2)을 포함하며, 제1 후보 영역(RA1)은 M2 라우팅 트랙들(RT)과 얼라인 되지 않은 제1 폴리 그리드 라인들(PG)에 인접할 수 있고, 제2 후보 영역(RA2)은 M2 라우팅 트랙들(RT)과 얼라인 된 제2 폴리 그리드 라인들(PG)에 인접할 수 있다. The first standard cell SC1-1 includes a first candidate area RA1 and a second candidate area RA2 between the poly grid lines PG, and the first candidate area RA1 includes M2 routing tracks. It may be adjacent to the first poly grid lines PG that are not aligned with (RT), and the second candidate area RA2 may be adjacent to the second poly grid lines PG that are aligned with the M2 routing tracks RT. ) can be adjacent to.

제1 표준 셀(SC1-2)은 폴리 그리드 라인들(PG) 사이에 제3 후보 영역(RA3)과 제4 후보 영역(RA4)을 포함하며, 제3 후보 영역(RA3)은 M2 라우팅 트랙들(RT)과 얼라인 된 제2 폴리 그리드 라인들(PG)에 인접할 수 있고, 제4 후보 영역(RA4)은 M2 라우팅 트랙들(RT)과 얼라인 되지 않은 제1 폴리 그리드 라인들(PG)에 인접할 수 있다.The first standard cell SC1 - 2 includes a third candidate area RA3 and a fourth candidate area RA4 between the poly grid lines PG, and the third candidate area RA3 corresponds to M2 routing tracks. It may be adjacent to the second poly grid lines PG aligned with (RT), and the fourth candidate area RA4 may be adjacent to the first poly grid lines PG not aligned with the M2 routing tracks RT. ) can be adjacent to.

제1 표준 셀(SC1-1)의 경우 제1 후보 영역(RA1)이 M2 라우팅 트랙들(RT)에 얼라인될 수 있고, 제1 표준 셀(SC1-2)의 경우 제4 후보 영역(RA4)이 M2 라우팅 트랙들(RT)에 얼라인될 수 있다. In the case of the first standard cell SC1 - 1 , the first candidate area RA1 may be aligned with the M2 routing tracks RT, and in the case of the first standard cell SC1 - 2 , the fourth candidate area RA4 may be aligned. ) may be aligned to the M2 routing tracks (RT).

복수의 제1 표준 셀들(SC1-1, SC1-2)을 배치한 후 가상 층(VL1, VL2)이 인식될 수 있다. 가상 층(VL1, VL2)에 포함된 후보 영역들(RA1-RA4) 중에서 M2 라우팅 트랙들(RT)과 얼라인 된 제1 후보 영역(RA1)과 제4 후보 영역(RA4)이 인식될 수 있다. 인식된 제1 후보 영역(RA1)과 제4 후보 영역(RA4)의 형태를 따라 패턴을 형성하여 제2 배선 라인들(M2)과 제1 비아들(V1)을 생성할 수 있다. After the plurality of first standard cells SC1 - 1 and SC1 - 2 are disposed, the virtual layers VL1 and VL2 may be recognized. Among the candidate regions RA1 to RA4 included in the virtual layers VL1 and VL2, a first candidate region RA1 and a fourth candidate region RA4 aligned with the M2 routing tracks RT may be recognized. . A pattern may be formed according to the recognized first candidate region RA1 and the fourth candidate region RA4 to generate second wiring lines M2 and first vias V1 .

다시 말해, 제2 배선 라인들(M2)과 제1 비아들(V1)은 M2 라우팅 트랙들(RT)과 얼라인 되지 않은 제1 폴리 그리드 라인들(PG)에 인접한 후보 영역들에 생성될 수 있다. 즉, 복수의 제1 표준 셀들(SC1-1, SC1-2)에서 제2 배선 라인들(M2)이 표준 셀 내에서 서로 다른 위치에 배치될 수 있다. In other words, the second wiring lines M2 and the first vias V1 may be formed in candidate regions adjacent to the first poly grid lines PG that are not aligned with the M2 routing tracks RT. have. That is, in the plurality of first standard cells SC1 - 1 and SC1 - 2 , the second wiring lines M2 may be disposed at different locations within the standard cells.

일례로, 복수의 제1 표준 셀들(SC1-1, SC1-2)이 제1 방향을 따라 인접할 때, 복수의 제1 표준 셀들(SC1-1, SC1-2) 사이의 경계(SCB2)와 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 하나(SC1-1)에 포함되는 제2 배선 라인(M2) 사이의 간격(D1)은, 복수의 제1 표준 셀들(SC1-1, SC1-2) 사이의 경계(SCB2)와 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 다른 하나(SC1-2)에 포함되는 제2 배선 라인(M2) 사이의 간격(D2)과 동일할 수 있다. For example, when the plurality of first standard cells SC1-1 and SC1-2 are adjacent to each other along the first direction, the boundary SCB2 between the plurality of first standard cells SC1-1 and SC1-2 and The distance D1 between the second wiring lines M2 included in one SC1-1 of the plurality of first standard cells SC1-1 and SC1-2 is the distance D1 between the plurality of first standard cells SC1-1. , SC1-2) and the distance D2 between the second wiring line M2 included in the other one SC1-2 of the plurality of first standard cells SC1-1 and SC1-2 ) may be the same as

이하, 도 8내지 도 11에서 도 7의 제1 표준 셀(SC1-1)을 예로 들어 설명하기로 한다.Hereinafter, in FIGS. 8 to 11, the first standard cell SC1-1 of FIG. 7 will be described as an example.

도 8은 예시적인 실시예들에 따른 반도체 장치에 포함되는 표준 셀에 의해 제공되는 단위 회로의 회로도이다.8 is a circuit diagram of a unit circuit provided by a standard cell included in a semiconductor device according to example embodiments.

도 8을 참조하면, 상기 단위 회로는 인버터 회로일 수 있다. 인버터 회로는 제1 전원(VDD)을 입력받는 풀-업 소자(TR1)와 제2 전원(VSS)을 입력받는 풀-다운 소자(TR2)를 포함할 수 있으며, 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들은 서로 연결되어 입력단(IN)을 제공할 수 있다. 한편, 풀-업 소자(TR1)의 소스/드레인 영역들 중 하나와, 풀-다운 소자(TR2)의 소스/드레인 영역들 중 하나는 서로 연결되어 출력단(OUT)을 제공할 수 있다. Referring to FIG. 8 , the unit circuit may be an inverter circuit. The inverter circuit may include a pull-up device TR1 receiving the first power source VDD and a pull-down device TR2 receiving the second power source VSS, and the pull-up device TR1 and Gates of the pull-down element TR2 may be connected to each other to provide an input terminal IN. Meanwhile, one of the source/drain regions of the pull-up element TR1 and one of the source/drain regions of the pull-down element TR2 may be connected to each other to provide an output terminal OUT.

다만, 도 8과 같은 인버터 회로는 표준 셀이 제공할 수 있는 단위 회로들 중 하나의 예시일 뿐이며, 표준 셀들은 이러한 회로 외에도, 낸드(NAND) 표준 셀, 노어 표준 셀들 등과 같은 다양한 회로들을 제공할 수 있을 것이다.However, the inverter circuit shown in FIG. 8 is just one example of unit circuits that standard cells can provide, and standard cells will provide various circuits such as NAND standard cells and NOR standard cells in addition to these circuits. You will be able to.

도 9는 예시적인 실시예들에 따른 반도체 장치의 레이아웃도들이다. 9 is layout diagrams of a semiconductor device according to example embodiments.

도 9를 참조하면, 반도체 장치(500)는 제1 표준 셀(1-1)을 포함할 수 있으며, 제1 표준 셀(1-1)은 8a의 인버터 회로를 포함할 수 있다.Referring to FIG. 9 , the semiconductor device 500 may include a first standard cell 1-1, and the first standard cell 1-1 may include an inverter circuit of 8a.

제1 표준 셀(SC1-1)은, N 웰 영역들(NWELL)과 같은 웰 영역들, x 방향으로 연장되는 한 쌍의 활성 영역들(ACT), y 방향으로 연장되는 게이트 라인들(GL), 활성 영역들(ACT) 및 게이트 라인들(GL)과 연결되는 콘택들(CNT), 콘택들(CNT)과 연결되는 하부 비아들(V0), 하부 비아들(V0)과 연결되는 제1 배선 라인들(M1), 제1 배선 라인들(M1)과 연결되는 제1 비아들(V1), 및 제1 비아들(V1)과 연결되는 제2 배선 라인들(M2)을 포함할 수 있다. The first standard cell SC1 - 1 includes well regions such as N well regions NWELL, a pair of active regions ACT extending in the x direction, and gate lines GL extending in the y direction. , contacts CNT connected to the active regions ACT and gate lines GL, lower vias V0 connected to the contacts CNT, and a first wiring connected to the lower vias V0 It may include lines M1 , first vias V1 connected to the first wiring lines M1 , and second wiring lines M2 connected to the first vias V1 .

도 9에서는 이해를 돕기 위하여 표준 셀 영역들(SC)의 외측에서 표준 셀 영역들(SC)의 경계에 걸쳐서 배치되는 일부 구성을 함께 도시하였다.In FIG. 9 , for ease of understanding, some configurations disposed outside the standard cell regions SC and across the boundaries of the standard cell regions SC are illustrated together.

활성 영역들(ACT)은, 예를 들어, 각각 x 방향으로 연장되는 하나 이상의 활성 핀들을 포함할 수 있다. 활성 영역들(ACT)은 서로 다른 도전형의 웰 영역에 배치될 수 있으며, 상부의 콘택들(CNT)에 연결될 수 있다. N 웰 영역들(NWELL)에 배치되는 활성 영역들(ACT)은 N형의 도전형을 갖고, N 웰 영역들(NWELL)에 배치되지 않는 활성 영역들(ACT)은 P형의 도전형을 가질 수 있다.The active regions ACT may include, for example, one or more active fins each extending in the x direction. The active regions ACT may be disposed in well regions of different conductivity types and may be connected to upper contacts CNT. The active regions ACT disposed in the N well regions NWELL have an N-type conductivity, and the active regions ACT not disposed in the N well regions NWELL have a P-type conductivity. can

활성 영역들(ACT)은 도 8의 인버터 회로를 제공하기 위해, 한 쌍의 활성 영역들(ACT) 중 하나에 연결되는 콘택(CNT)은 하부 비아(V0)를 통해 제1 배선 라인들(M1) 중 제1 하이 파워 전원 전송 라인(M1(VDD))에 연결되고, 다른 하나에 연결되는 콘택(CNT)은 하부 비아(V0)를 통해 제1 배선 라인들(M1) 중 제1 로우 파워 전원 전송 라인(M1(VSS))에 연결될 수 있다. In order to provide the inverter circuit of FIG. 8 , the contact CNT connected to one of the pair of active regions ACT connects the first wiring lines M1 through the lower via V0. ) is connected to the first high power power transmission line M1 (VDD), and the contact CNT connected to the other is connected to the first low power power supply of the first wiring lines M1 through the lower via V0. It may be connected to the transmission line M1 (VSS).

게이트 라인들(GL)은 게이트 전극 및 더미 게이트 전극을 포함하며, 활성 영역들(ACT)과 교차할 수 있다. 게이트 라인들(GL)은 활성 영역(ACT)과 함께 인버터 회로의 풀-업 소자 및 풀-다운 소자를 제공할 수 있다. 도 8의 인버터 회로에서는 풀-업 소자(TR1)와 풀-다운 소자(TR2)의 게이트들이 서로 연결되므로, 게이트 라인(GL)은 한 쌍의 활성 영역들(ACT) 사이에서 공유될 수 있다. 게이트 라인들(GL)은 콘택들(CNT)을 통해 제1 배선 라인들(M1)에 연결될 수 있으며, 이는 제1 배선 라인들(M1) 중 신호 전송 라인(M1(S))일 수 있다. 예시적인 실시예들에서, 제1 표준 셀의 x 방향을 따른 양 단에 공통적으로 배치되는 게이트 라인들(GL)은 더미 게이트 전극을 포함할 수 있다.The gate lines GL include a gate electrode and a dummy gate electrode and may cross the active regions ACT. The gate lines GL may provide a pull-up device and a pull-down device of the inverter circuit together with the active region ACT. In the inverter circuit of FIG. 8 , since the gates of the pull-up element TR1 and the pull-down element TR2 are connected to each other, the gate line GL can be shared between a pair of active regions ACT. The gate lines GL may be connected to the first wiring lines M1 through the contacts CNT, which may be the signal transmission line M1(S) among the first wiring lines M1. In example embodiments, the gate lines GL commonly disposed at both ends of the first standard cell in the x direction may include dummy gate electrodes.

콘택들(CNT)은 활성 영역들(ACT) 및 게이트 라인들(GL)을 상부의 하부 비아들(V0)에 연결할 수 있다.The contacts CNT may connect the active regions ACT and the gate lines GL to the upper lower vias V0 .

제1 배선 라인들(M1)은 활성 영역들(ACT)과 게이트 라인들(GL)의 상부에 배치되는 배선들로서, x 방향을 따라 연장될 수 있다. 제1 배선 라인들(M1)은 제1 전원 전송 라인들(M1(VDD), M1(VSS)) 및 제1 신호 전송 라인들(M1(S))을 포함할 수 있다. 제1 전원 전송 라인들(M1(VDD), M1(VSS))은 도 2를 참조하여 상술한 것과 같이, 반도체 소자에 서로 다른 제1 및 제2 전원 전압(VDD, VSS)을 각각 공급할 수 있으며, 활성 영역들(ACT) 상의 소스/드레인 영역들과 전기적으로 연결될 수 있다. 신호 전송 라인들(M1(S))은 반도체 소자에 신호을 공급하는 신호 전송 라인일 수 있으며, 게이트 라인들(GL)과 전기적으로 연결될 수 있다. The first wiring lines M1 are wirings disposed on the active regions ACT and the gate lines GL, and may extend along the x direction. The first wiring lines M1 may include first power transmission lines M1 (VDD) and M1 (VSS) and first signal transmission lines M1 (S). As described above with reference to FIG. 2 , the first power transmission lines M1 (VDD) and M1 (VSS) may supply different first and second power voltages VDD and VSS to the semiconductor device, respectively. , may be electrically connected to source/drain regions on the active regions ACT. The signal transmission lines M1(S) may be signal transmission lines that supply signals to semiconductor devices and may be electrically connected to the gate lines GL.

제1 표준 셀의 내부에 위치하는 제1 배선 라인들(M1)의 영역들은, y 방향을 따라 서로 동일한 폭을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표준 셀(100S)의 경계를 고려하지 않은 제1 전원 전송 라인들(M1(VDD), M1(VSS)) 각각의 전체 폭이, 제1 신호 전송 라인들(M1(S))의 폭과 동일할 수도 있을 것이다.Areas of the first wiring lines M1 positioned inside the first standard cell may have the same width as each other along the y direction, but are not limited thereto. For example, the entire width of each of the first power transmission lines M1 (VDD) and M1 (VSS) without considering the boundary of the standard cell 100S is the first signal transmission line M1 (S) may be equal to the width of

제2 배선 라인들(M2)은 제1 배선 라인들(M1)의 상부에 배치되는 배선들로서, y 방향을 따라 연장될 수 있다. 제2 배선 라인들(M2)은 제1 비아들(V1)을 통해 제1 배선 라인들(M1)과 연결될 수 있다. 도 9에 도시된 제2 배선 라인들(M2)은 도 6과 도 7을 참조하여 설명한 제2 배선 라인들일 수 있다. 즉, 제2 배선 라인들(M2)은 표준 셀(SC1-1)에서 정의한 후보 영역들(RA1, RA2) 중에서 라우팅 트랙에 얼라인 된 후보 영역(RA1)의 형태를 따라 패턴을 형성하여 생성된 제2 배선 라인들(M2)일 수 있다.The second wiring lines M2 are wirings disposed above the first wiring lines M1 and may extend along the y direction. The second wiring lines M2 may be connected to the first wiring lines M1 through the first vias V1. The second wiring lines M2 shown in FIG. 9 may be the second wiring lines described with reference to FIGS. 6 and 7 . That is, the second wiring lines M2 are generated by forming a pattern according to the shape of the candidate area RA1 aligned with the routing track among the candidate areas RA1 and RA2 defined in the standard cell SC1-1. It may be the second wiring lines M2.

도 10a 내지 도 10c는 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도들이다. 도 10a 내지 도 10c에서는 각각 도 9c의 반도체 장치를 절단선 I-I', II-II', 및 Ⅲ-Ⅲ'을 따라서 절단한 단면들을 예시적으로 도시한다. 설명의 편의를 위하여, 도 10a 내지 도 10c에서는 반도체 장치의 주요 구성요소들만을 도시하였다.10A to 10C are cross-sectional views illustrating a semiconductor device according to example embodiments. 10A to 10C illustrate cross-sections of the semiconductor device of FIG. 9C along cutting lines II', II-II', and III-III', respectively. For convenience of explanation, only major components of the semiconductor device are shown in FIGS. 10A to 10C .

도 10a 내지 도 10c를 참조하면, 반도체 장치(500)는 기판(101), 활성 핀들(105)을 포함하는 활성 영역들(ACT), 소자분리층(110), 소스/드레인 영역들(120), 게이트 전극층(145)을 포함하는 게이트 구조물들(140), 하부 층간 절연층(130), 콘택들(CNT), 상부 층간 절연층(150), 제1 배선 라인들(M1), 제1 배선 라인들(M1)의 상부에 배치되는 제1 비아들(V1), 제2 배선 라인들(M2), 제2 비아들(V2), 및 제3 배선 라인들(M3)을 포함할 수 있다. 도시되지 않았지만 반도체 장치(500)는 하부 비아(V0)를 더 포함할 수 있다. 반도체 장치(500)는, 상부 층간 절연층(150)의 하면에 배치되는 식각 정지층들(160), 및 배선 라인들(M1, M2, M3) 및 비아들(V0, V1, V2)의 하면을 따라 배치되는 배리어층들(170)을 더 포함할 수 있다. 반도체 장치(200)는 활성 영역들(ACT)이 핀(fin) 구조의 활성 핀들(105)을 포함하는 트랜지스터인 FinFET 소자들을 포함할 수 있다.10A to 10C , the semiconductor device 500 includes a substrate 101, active regions ACT including active fins 105, an isolation layer 110, and source/drain regions 120. , the gate structures 140 including the gate electrode layer 145, the lower interlayer insulating layer 130, the contacts CNT, the upper interlayer insulating layer 150, the first wiring lines M1, and the first wiring It may include first vias V1 , second wiring lines M2 , second vias V2 , and third wiring lines M3 disposed over the lines M1 . Although not shown, the semiconductor device 500 may further include a lower via V0 . The semiconductor device 500 includes the etch stop layers 160 disposed on the lower surface of the upper interlayer insulating layer 150 and the lower surface of the wiring lines M1 , M2 , and M3 and the vias V0 , V1 , and V2 . Barrier layers 170 disposed along may be further included. The semiconductor device 200 may include FinFET devices, which are transistors in which active regions ACT include active fins 105 having a fin structure.

기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼, 에피택셜층, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등으로 제공될 수도 있다. 기판(101)은 N 웰 영역(NWELL)과 같은 도핑 영역들을 포함할 수 있다.The substrate 101 may have an upper surface extending in the x and y directions. The substrate 101 may include a semiconductor material, such as a Group IV semiconductor, a Group III-V compound semiconductor, or a Group II-VI compound semiconductor. For example, the group IV semiconductor may include silicon, germanium, or silicon-germanium. The substrate 101 may be provided as a bulk wafer, an epitaxial layer, an epitaxial layer, a Silicon On Insulator (SOI) layer, or a Semiconductor On Insulator (SeOI) layer. The substrate 101 may include doped regions such as an N well region NWELL.

소자분리층(110)은 기판(101)에서 활성 영역들(ACT)을 정의할 수 있다. 소자분리층(110)은 예를 들어, 쉘로우 트랜치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 도 10a에 도시된 것과 같이, 소자분리층(110)은 인접하는 활성 영역들(ACT)의 사이에서 기판(101)의 하부로 더 깊게 연장되는 영역을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 소자분리층(110)은 활성 핀들(105)에 인접할수록 높은 레벨을 갖는 굴곡진 상면을 가질 수도 있다. 소자분리층(110)은 절연 물질로 이루어질 수 있으며, 예를 들어, 산화물, 질화물 또는 그들의 조합을 포함할 수 있다.The device isolation layer 110 may define active regions ACT on the substrate 101 . The device isolation layer 110 may be formed by, for example, a shallow trench isolation (STI) process. As shown in FIG. 10A , the device isolation layer 110 may include a region extending deeper into the lower portion of the substrate 101 between adjacent active regions ACT, but is not limited thereto. According to embodiments, the device isolation layer 110 may have a curved upper surface having a higher level as it is closer to the active fins 105 . The device isolation layer 110 may be made of an insulating material, and may include, for example, oxide, nitride, or a combination thereof.

활성 영역들(ACT)은 기판(101) 내에서 소자분리층(110)에 의해 정의되며, 제1 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)으로부터 돌출된 형태를 가질 수 있다. 활성 핀들(105)의 상단은 소자분리층(110)의 상면으로부터 소정 높이로 돌출되도록 배치될 수 있다. 활성 핀들(105)은 기판(101)의 일부로 이루어질 수도 있고, 기판(101)으로부터 성장된 에피택셜층을 포함할 수도 있다. 게이트 구조물들(140)의 양측에서는 활성 핀들(105)이 일부 리세스되며, 리세스된 활성 핀들(105) 상에 소스/드레인 영역들(120)이 배치될 수 있다. 실시예들에 따라, 활성 영역들(ACT)은 불순물들을 포함하는 도핑 영역들을 가질 수 있다. 예를 들어, 활성 핀들(105)은 소스/드레인 영역들(120)과 접촉하는 영역에서 소스/드레인 영역들(120)로부터 확산된 불순물들을 포함할 수 있다. 예시적인 실시예들에서, 활성 핀들(105)은 생략될 수 있으며, 이 경우, 활성 영역들(ACT)은 평탄한 상면을 갖는 구조를 가질 수 있을 것이다.The active regions ACT are defined by the device isolation layer 110 in the substrate 101 and may be arranged to extend in a first direction, for example, an x direction. The active pins 105 may protrude from the substrate 101 . Upper ends of the active fins 105 may be disposed to protrude from the upper surface of the isolation layer 110 to a predetermined height. The active fins 105 may be made of a part of the substrate 101 or may include an epitaxial layer grown from the substrate 101 . Active fins 105 may be partially recessed on both sides of the gate structures 140 , and source/drain regions 120 may be disposed on the recessed active fins 105 . According to example embodiments, the active regions ACT may have doped regions including impurities. For example, the active fins 105 may include impurities diffused from the source/drain regions 120 in regions contacting the source/drain regions 120 . In example embodiments, the active fins 105 may be omitted, and in this case, the active regions ACT may have a structure having a flat top surface.

소스/드레인 영역들(120)은 게이트 구조물들(140)의 양측에서, 활성 핀들(105)이 리세스된 리세스 영역들 상에 배치될 수 있다. 소스/드레인 영역들(120)은 트랜지스터들의 소스 영역 또는 드레인 영역으로 제공될 수 있다. 소스/드레인 영역들(120)의 상면은, 도 10c의 x 방향을 따른 단면에서, 게이트 구조물들(140)의 하면과 동일하거나 유사한 높이 레벨에 위치할 수 있다. 다만, 소스/드레인 영역들(120)과 게이트 구조물들(140)의 상대적인 높이는 실시예들에 따라 다양하게 변경될 수 있다. The source/drain regions 120 may be disposed on both sides of the gate structures 140 and on recess regions where the active fins 105 are recessed. The source/drain regions 120 may serve as source regions or drain regions of transistors. Upper surfaces of the source/drain regions 120 may be positioned at the same or similar height level as the lower surfaces of the gate structures 140 in a cross section along the x direction of FIG. 10C . However, relative heights of the source/drain regions 120 and the gate structures 140 may be variously changed according to exemplary embodiments.

소스/드레인 영역들(120)은, 도 10a에 도시된 것과 같이, y 방향을 따라 인접하는 활성 핀들(105)의 사이에서 서로 연결된 머지드(merged) 형태를 가질 수 있으나, 이에 한정되지는 않는다. 소스/드레인 영역들(120)은 도 10a의 y 방향을 따른 단면에서 측면들이 각진 형상을 가질 수 있다. 다만, 실시예들에서, 소스/드레인 영역들(120)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형, 타원형, 및 직사각형 중 어느 하나의 형상을 가질 수 있다.As shown in FIG. 10A , the source/drain regions 120 may have a merged form connected to each other between adjacent active fins 105 along the y direction, but are not limited thereto. . The source/drain regions 120 may have angular side surfaces in a cross section along the y direction of FIG. 10A . However, in embodiments, the source/drain regions 120 may have various shapes, for example, any one of a polygonal shape, a circular shape, an elliptical shape, and a rectangular shape.

소스/드레인 영역들(120)은 에피택셜층으로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 또는 실리콘 카바이드(SiC)를 포함할 수 있다. 또한, 소스/드레인 영역들(120)은 비소(As) 및/또는 인(P)과 같은 불순물들을 더 포함할 수 있다. 예시적인 실시예들에서, 소스/드레인 영역들(120)은 서로 다른 농도의 원소 및/또는 도핑 원소를 포함하는 복수의 영역들을 포함할 수 있다.The source/drain regions 120 may be formed of an epitaxial layer and may include, for example, silicon (Si), silicon germanium (SiGe), or silicon carbide (SiC). In addition, the source/drain regions 120 may further include impurities such as arsenic (As) and/or phosphorus (P). In example embodiments, the source/drain regions 120 may include a plurality of regions including different concentrations of elements and/or doping elements.

게이트 구조물들(140)은 활성 영역들(ACT)의 상부에서 활성 영역들(ACT)과 교차하여 일 방향, 예를 들어 y 방향으로 연장되도록 배치될 수 있다. 게이트 구조물들(140)과 교차되는 활성 핀들(105)에는 트랜지스터들의 채널 영역들이 형성될 수 있다. 게이트 구조물(140)은 게이트 절연층(142), 게이트 전극층(145), 게이트 스페이서층들(146), 및 게이트 캡핑층(148)을 포함할 수 있다.The gate structures 140 may be disposed above the active regions ACT to cross the active regions ACT and extend in one direction, for example, in the y direction. Channel regions of transistors may be formed in the active fins 105 crossing the gate structures 140 . The gate structure 140 may include a gate insulating layer 142 , a gate electrode layer 145 , gate spacer layers 146 , and a gate capping layer 148 .

게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(165)의 사이에 배치될 수 있다. 예시적인 실시예들에서, 게이트 절연층(142)은 복수의 층으로 구성되거나, 게이트 전극층(145)의 측면 상으로 연장되도록 배치될 수도 있다. 게이트 절연층(142)은 산화물, 질화물 또는 고유전율(high-k) 물질을 포함할 수 있다. 상기 고유전율 물질은, 실리콘 산화막(SiO2)보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미할 수 있다.The gate insulating layer 142 may be disposed between the active fin 105 and the gate electrode layer 165 . In example embodiments, the gate insulating layer 142 may be composed of a plurality of layers or may be disposed to extend onto a side surface of the gate electrode layer 145 . The gate insulating layer 142 may include oxide, nitride, or a high-k material. The high-k material may mean a dielectric material having a higher dielectric constant than silicon oxide (SiO 2 ).

게이트 전극층(145)은 도전성 물질을 포함할 수 있으며, 예를 들어, 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 또는 텅스텐 질화막(WN)과 같은 금속 질화물, 및/또는 알루미늄(Al), 텅스텐(W), 또는 몰리브덴(Mo) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 게이트 전극층(145)은 2개 이상의 다중층으로 구성될 수도 있다. 게이트 전극층(145)은 반도체 장치(200)의 회로 구성에 따라, 적어도 일부의 인접하는 트랜지스터들 사이에서 y 방향을 따라 서로 분리되도록 배치될 수도 있다. 예를 들어, 게이트 전극층(145)은 별도의 게이트 분리층에 의해 분리될 수 있다.The gate electrode layer 145 may include a conductive material, for example, a metal nitride such as titanium nitride (TiN), tantalum nitride (TaN), or tungsten nitride (WN), and/or aluminum (Al) or tungsten. (W), or a metal material such as molybdenum (Mo) or a semiconductor material such as doped polysilicon. The gate electrode layer 145 may be composed of two or more multi-layers. Depending on the circuit configuration of the semiconductor device 200, the gate electrode layer 145 may be disposed to be separated from each other between at least some adjacent transistors along the y direction. For example, the gate electrode layer 145 may be separated by a separate gate separation layer.

게이트 스페이서층들(146)은 게이트 전극층(145)의 양 측면에 배치될 수 있다. 게이트 스페이서층들(146)은 소스/드레인 영역들(120)과 게이트 전극층(145)을 절연시킬 수 있다. 게이트 스페이서층들(146)은 실시예들에 따라 다층 구조로 이루어질 수도 있다. 게이트 스페이서층들(146)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다. 게이트 스페이서층들(146)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.Gate spacer layers 146 may be disposed on both sides of the gate electrode layer 145 . The gate spacer layers 146 may insulate the source/drain regions 120 and the gate electrode layer 145 . The gate spacer layers 146 may have a multilayer structure according to example embodiments. The gate spacer layers 146 may be formed of oxide, nitride, and oxynitride, and particularly may be formed of a low-k film. The gate spacer layers 146 may include, for example, at least one of SiO, SiN, SiCN, SiOC, SiON, and SiOCN.

게이트 캡핑층(148)은 게이트 전극층(145)의 상부에 배치될 수 있으며, 게이트 전극층(145)과 게이트 스페이서층들(146)에 의해 각각 하면 및 측면들이 둘러싸일 수 있다. 게이트 캡핑층(148)은 예를 들어, 산화물, 질화물 및 산질화물로 이루어질 수 있다.The gate capping layer 148 may be disposed on the gate electrode layer 145 and may be surrounded by the gate electrode layer 145 and the gate spacer layers 146 on the bottom and side surfaces, respectively. The gate capping layer 148 may be formed of, for example, oxide, nitride, and oxynitride.

하부 층간 절연층(130)은 소스/드레인 영역들(120) 및 게이트 구조물들(140)을 덮도록 배치될 수 있다. 하부 층간 절연층(130)은, 예를 들어, 산화물, 질화물 및 산질화물 중 적어도 하나를 포함할 수 있으며, 저유전율 물질을 포함할 수 있다.The lower interlayer insulating layer 130 may be disposed to cover the source/drain regions 120 and the gate structures 140 . The lower interlayer insulating layer 130 may include, for example, at least one of oxide, nitride, and oxynitride, and may include a low dielectric constant material.

콘택들(CNT)은 하부 층간 절연층(130)을 관통하여 소스/드레인 영역들(120)과 연결되거나, 하부 층간 절연층(130) 및 게이트 캡핑층(148)을 관통하여 게이트 전극층(145)과 연결될 수 있으며, 소스/드레인 영역들(120) 및 게이트 전극층(145)에 전기적인 신호를 인가할 수 있다. 콘택들(CNT)은 소스/드레인 영역들(120)을 소정 깊이로 리세스하도록 배치될 수 있으나, 이에 한정되지는 않는다. 콘택들(CNT)은 도전성 물질, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질 또는 도핑된(doped) 폴리실리콘과 같은 반도체 물질을 포함할 수 있다. 실시예들에 따라, 콘택들(CNT)은 외표면을 따라 배치되는 배리어 금속층을 포함할 수 있다. 또한, 실시예들에 따라, 콘택들(CNT)은 소스/드레인 영역들(120) 및 게이트 전극층(145)과 접하는 계면에 배치되는 실리사이드층과 같은 금속-반도체층을 더 포함할 수 있다.The contacts CNT penetrate the lower interlayer insulating layer 130 to be connected to the source/drain regions 120 or pass through the lower interlayer insulating layer 130 and the gate capping layer 148 to form the gate electrode layer 145 . , and an electrical signal can be applied to the source/drain regions 120 and the gate electrode layer 145 . The contacts CNT may be arranged to recess the source/drain regions 120 to a predetermined depth, but are not limited thereto. The contacts CNT may include a conductive material, for example, a metal material such as tungsten (W), aluminum (Al), or copper (Cu), or a semiconductor material such as doped polysilicon. According to example embodiments, the contacts CNT may include a barrier metal layer disposed along an outer surface. Also, according to example embodiments, the contacts CNT may further include a metal-semiconductor layer such as a silicide layer disposed on an interface in contact with the source/drain regions 120 and the gate electrode layer 145 .

상부 층간 절연층(150)은 콘택들(CNT)을 덮으며, 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 제2 배선 라인들(M2), 제2 비아들(V2), 및 제3 배선 라인(M3)을 포함하는 배선 구조물과 동일한 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 제1 내지 제4 절연층들(152, 154, 156, 158)을 포함하며, 각각 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1)과 제2 배선 라인들(M2), 및 제2 비아들(V2)과 제3 배선 라인(M3)과 동일한 높이 레벨에 배치될 수 있다. 상부 층간 절연층(150)은 실리콘 산화물 또는 저유전율 물질로 형성될 수 있다. 상부 층간 절연층(150)은, 예를 들어 SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.The upper interlayer insulating layer 150 covers the contacts CNT, and includes the lower vias V0, the first wiring lines M1, the first vias V1, the second wiring lines M2, It may be disposed on the same level as the wiring structure including the second vias V2 and the third wiring line M3. The upper interlayer insulating layer 150 includes first to fourth insulating layers 152, 154, 156, and 158, and includes lower vias V0, first wiring lines M1, and first vias, respectively. It may be disposed at the same height level as (V1) and the second wiring lines M2, and second vias V2 and the third wiring line M3. The upper interlayer insulating layer 150 may be formed of silicon oxide or a low-k material. The upper interlayer insulating layer 150 may include, for example, at least one of SiO, SiN, SiCN, SiOC, SiON, and SiOCN.

식각 정지층들(160)은 제1 내지 제4 절연층들(152, 154, 156, 158) 각각의 하면에 배치될 수 있다. 식각 정지층들(160)은 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 및 제2 비아들(V2)의 형성을 위한 식각 공정에서, 식각 정지층으로 기능할 수 있다. 식각 정지층들(160)은 고유전율 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화물 또는 알루미늄 산화물을 포함할 수 있다. The etch stop layers 160 may be disposed on the lower surface of each of the first to fourth insulating layers 152 , 154 , 156 , and 158 . In an etching process for forming the lower vias V0 , the first wiring lines M1 , the first vias V1 , and the second vias V2 , the etch stop layers 160 are etch-stopped. It can function as a layer. The etch stop layers 160 may include a high-k material, for example, silicon nitride or aluminum oxide.

배선 구조물을 이루는 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 제2 배선 라인들(M2), 제2 비아들(V2), 및 제3 배선 라인(M3)은 하부로부터 순차적으로 적층되어 배치될 수 있다. 하부로부터 상부로 적층되는 제1 배선 라인들(M1), 제2 배선 라인들(M2), 및 제3 배선 라인(M3)은, 상부에 배치될수록 상대적으로 큰 두께를 가질 수 있으나, 이에 한정되지는 않는다. 상기 배선 구조물은 각각 도전성 물질을 포함할 수 있다. 예를 들어, 상기 배선 구조물은 각각 알루미늄(Al), 구리(Cu), 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다. Lower vias V0, first wiring lines M1, first vias V1, second wiring lines M2, second vias V2, and third wiring lines constituting the wiring structure. (M3) may be sequentially stacked and arranged from the bottom. The first wiring lines M1, the second wiring lines M2, and the third wiring lines M3 stacked from the bottom to the top may have a relatively large thickness as they are disposed on the top, but are not limited thereto. does not Each of the wiring structures may include a conductive material. For example, each of the wiring structures may include at least one of aluminum (Al), copper (Cu), and tungsten (W).

배리어층들(170)은 상기 배선 구조물 내에서, 배선 라인들(M1, M2, M3) 및 비아들(V0, V1, V2)의 하면을 따라 배치될 수 있다. 구체적으로, 배리어층들(170)은 하부 비아들(V0), 제1 배선 라인들(M1), 제1 비아들(V1), 제2 배선 라인들(M2), 제2 비아들(V2), 및 제3 배선 라인(M3) 각각의 하면 및 측면을 따라 배치될 수 있다. 특히, 배리어층들(170)은, 도 10d에 도시된 것과 같이, 제2 배선 라인들(M2)의 측면 및 하면으로부터 제1 비아들(V1)의 측면을 따라 제1 비아들(V1)의 하면으로 연속적으로 연장될 수 있다. 또한, 배리어층들(170)은 제3 배선 라인들(M3)의 측면 및 하면으로부터 제2 비아들(V2)의 측면을 따라 제2 비아들(V2)의 하면으로 연속적으로 연장될 수 있다. 이러한 배리어층들(170)의 배치는, 하부 비아들(V0) 및 제1 배선 라인들(M1)을 각각 싱글 다마신 구조로 형성하고, 제1 비아들(V1)과 제2 배선 라인들(M2) 및 제2 비아들(V2)과 제3 배선 라인(M3)을 각각 듀얼 다마신 구조로 형성함에 따른 것일 수 있다. 배리어층들(170)은 티타늄(Ti), 탄탈륨(Ta), 코발트(Co), 티타늄 질화물(TiN), 및 탄탈륨 질화물(TaN) 중 적어도 하나를 포함할 수 있다.The barrier layers 170 may be disposed along lower surfaces of the wiring lines M1 , M2 , and M3 and the vias V0 , V1 , and V2 in the wiring structure. Specifically, the barrier layers 170 include lower vias V0, first wiring lines M1, first vias V1, second wiring lines M2, and second vias V2. , and may be disposed along the bottom and side surfaces of each of the third wiring lines M3. In particular, as shown in FIG. 10D , the barrier layers 170 extend along the side surfaces of the first vias V1 from the side surfaces and bottom surfaces of the second wiring lines M2 to the first vias V1. It can be continuously extended to the lower surface. In addition, the barrier layers 170 may continuously extend from the side surfaces and lower surfaces of the third wiring lines M3 to the lower surfaces of the second vias V2 along the side surfaces of the second vias V2 . When the barrier layers 170 are disposed, the lower vias V0 and the first wiring lines M1 are each formed as a single damascene structure, and the first vias V1 and the second wiring lines ( M2), the second vias V2, and the third wiring line M3 may be formed in a dual damascene structure. The barrier layers 170 may include at least one of titanium (Ti), tantalum (Ta), cobalt (Co), titanium nitride (TiN), and tantalum nitride (TaN).

도 11은 예시적인 실시예들에 따른 반도체 장치를 도시하는 단면도이다. 도 11에서는 도 10c에 대응하는 영역을 도시한다.11 is a cross-sectional view illustrating a semiconductor device according to example embodiments. FIG. 11 shows an area corresponding to FIG. 10C.

도 11을 참조하면, 반도체 장치(500a)는, 활성 영역들(ACT) 상에 서로 수직하게 이격되어 배치되는 복수의 채널층들(115) 및 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치되는 내부 스페이서층들(118)을 더 포함할 수 있다. 반도체 장치(200a)는 게이트 구조물(140a)이 활성 핀(105)과 채널층들(115)의 사이 및 나노 시트 형상의 복수의 채널층들(115)의 사이에 배치되는 게이트-올-어라운드(Gate-All-Around)형 구조의 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 장치(200a)는 채널층들(115), 소스/드레인 영역들(120), 및 게이트 구조물(140a)에 의한 MBCFETTM(Multi Bridge Channel FET) 구조의 트랜지스터들을 포함할 수 있다.Referring to FIG. 11 , the semiconductor device 500a includes a plurality of channel layers 115 vertically spaced apart from each other and a gate electrode layer between the plurality of channel layers 115 on the active regions ACT. Internal spacer layers 118 disposed parallel to 145 may be further included. The semiconductor device 200a is a gate-all-around (gate structure 140a) disposed between the active fin 105 and the channel layers 115 and between the plurality of channel layers 115 in the shape of a nanosheet. Gate-All-Around) structure transistors may be included. For example, the semiconductor device 200a may include transistors having a Multi Bridge Channel FET (MBCFET) structure including channel layers 115 , source/drain regions 120 , and a gate structure 140a.

복수의 채널층들(115)은 활성 영역(ACT) 상에서 활성 핀(105)의 상면에 수직한 방향, 예를 들어, z 방향으로 서로 이격되어 배치되는 2개 이상의 복수개로 배치될 수 있다. 채널층들(115)은 소스/드레인 영역들(120)과 연결되면서, 활성 핀(105)의 상면들과는 이격될 수 있다. 채널층들(115)은 y 방향에서 활성 핀(105)과 동일하거나 유사한 폭을 가질 수 있으며, x 방향에서 게이트 구조물(140a)과 동일하거나 유사한 폭을 가질 수 있다. 다만, 실시예들에 따라, 채널층들(115)은 x 방향에서 게이트 구조물(140a)의 하부에 측면들이 위치하도록 감소된 폭을 가질 수도 있다. The plurality of channel layers 115 may be disposed in a plurality of two or more spaced apart from each other in a direction perpendicular to the upper surface of the active fin 105 on the active region ACT, for example, in the z direction. The channel layers 115 may be spaced apart from upper surfaces of the active fin 105 while being connected to the source/drain regions 120 . The channel layers 115 may have the same or similar width as the active fin 105 in the y direction, and may have the same or similar width as the gate structure 140a in the x direction. However, according to embodiments, the channel layers 115 may have a reduced width so that side surfaces are located under the gate structure 140a in the x direction.

복수의 채널층들(115)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 채널층들(115)은 예를 들어, 기판(101)과 동일한 물질로 이루어질 수 있다. 하나의 채널 구조물을 이루는 채널층들(115)의 개수 및 형상은 실시예들에서 다양하게 변경될 수 있다. 예를 들어, 실시예들에 따라 활성 핀(105)이 게이트 전극층(145)과 접하는 영역에 채널층이 더 위치할 수도 있다.The plurality of channel layers 115 may be made of a semiconductor material, and may include, for example, at least one of silicon (Si), silicon germanium (SiGe), and germanium (Ge). The channel layers 115 may be formed of, for example, the same material as that of the substrate 101 . The number and shape of the channel layers 115 constituting one channel structure may be variously changed in embodiments. For example, according to embodiments, a channel layer may be further positioned in a region where the active fin 105 contacts the gate electrode layer 145 .

게이트 구조물(140a)은 활성 핀들(105) 및 복수의 채널층들(115)의 상부에서 활성 핀들(105) 및 복수의 채널층들(115)과 교차하여 연장되도록 배치될 수 있다. 게이트 구조물(140a)과 교차되는 활성 핀들(105) 및 복수의 채널층들(115)에는 트랜지스터들의 채널 영역이 형성될 수 있다. 본 실시예에서, 게이트 절연층(142)은 활성 핀(105)과 게이트 전극층(145)의 사이뿐 아니라, 복수의 채널층들(115)과 게이트 전극층(145)의 사이에도 배치될 수 있다. 게이트 전극층(145)은 활성 핀들(105)의 상부에서 복수의 채널층들(115)의 사이를 채우며 복수의 채널층들(115)의 상부로 연장되어 배치될 수 있다. 게이트 전극층(145)은 게이트 절연층(142)에 의해 복수의 채널층들(115)로부터 이격될 수 있다.The gate structure 140a may be disposed to extend from above the active fins 105 and the plurality of channel layers 115 to cross the active fins 105 and the plurality of channel layers 115 . Channel regions of transistors may be formed in the active fins 105 and the plurality of channel layers 115 crossing the gate structure 140a. In this embodiment, the gate insulating layer 142 may be disposed between the plurality of channel layers 115 and the gate electrode layer 145 as well as between the active fin 105 and the gate electrode layer 145 . The gate electrode layer 145 may be disposed on top of the active fins 105 to fill a gap between the plurality of channel layers 115 and extend to the top of the plurality of channel layers 115 . The gate electrode layer 145 may be spaced apart from the plurality of channel layers 115 by the gate insulating layer 142 .

내부 스페이서층들(118)은 복수의 채널층들(115)의 사이에서 게이트 전극층(145)과 나란하게 배치될 수 있다. 게이트 전극층(145)은 내부 스페이서층들(118)에 의해 소스/드레인 영역들(120)과 이격되어, 전기적으로 분리될 수 있다. 내부 스페이서층들(118)은 게이트 전극층(145)과 마주하는 측면이 평탄하거나, 게이트 전극층(145)을 향하여 내측으로 볼록하게 라운드진 형태를 가질 수 있다. 내부 스페이서층들(118)은 산화물, 질화물 및 산질화물로 이루어질 수 있으며, 특히 저유전율막으로 이루어질 수 있다.The internal spacer layers 118 may be disposed parallel to the gate electrode layer 145 between the plurality of channel layers 115 . The gate electrode layer 145 may be spaced apart from and electrically separated from the source/drain regions 120 by the internal spacer layers 118 . Sides of the inner spacer layers 118 facing the gate electrode layer 145 may be flat or may have a shape convexly rounded inward toward the gate electrode layer 145 . The inner spacer layers 118 may be formed of oxide, nitride, and oxynitride, and particularly may be formed of a low-k film.

예시적인 실시예들에서, 상기 MBCFETTM 구조의 반도체 장치(500a)는, 도 10a 내지 도 10c의 반도체 장치(200)와 함께, 도 9를 참조하여 상술한 반도체 장치의 일 영역에 추가적으로 배치되는 것도 가능할 것이다. 또한, 예시적인 실시예들에서, 반도체 장치는 적어도 일 영역에, 기판(101)의 상면에 수직하게 연장되는 활성 영역 및 이를 둘러싸는 게이트 구조물이 배치된 수직형 전계 효과 트랜지스터(vertical FET)를 포함할 수도 있을 것이다.In example embodiments, the semiconductor device 500a of the MBCFET structure may be additionally disposed in one region of the semiconductor device described above with reference to FIG. 9 together with the semiconductor device 200 of FIGS. 10A to 10C . will be. Further, in example embodiments, the semiconductor device includes a vertical field effect transistor (FET) in which an active region extending perpendicularly to the upper surface of the substrate 101 and a gate structure surrounding the active region are disposed in at least one region. Maybe.

도 12는 본 발명의 일실시예에 따른 반도체 장치의 레이아웃도이다.12 is a layout diagram of a semiconductor device according to an exemplary embodiment of the present invention.

도 12를 참조하면, 반도체 장치(600)는 복수의 제1 표준 셀들(SC1-1, SC1-2)을 포함할 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2)은 제1 방향을 따라 인접하게 배치될 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 어느 하나(SC1-1)는 표준 셀의 시작 경계(start cell boundary; SCB1)가 폴리 그리드 라인들(PG)과 M2 라우팅 트랙들(RT)이 얼라인 되지 않은 곳에 놓이도록 배치될 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 다른 하나(SC1-2)는 표준 셀의 시작 경계(SCB2)가 폴리 그리드 라인들(PG)과 M2 라우팅 트랙들(RT)이 얼라인 된 곳에 놓이도록 표준 셀이 배치될 수 있다. 복수의 제1 표준 셀들(SC1-1, SC1-2)에서 제2 배선 라인들(M2)이 표준 셀 내에서 서로 다른 위치에 배치될 수 있다. 일례로, 복수의 제1 표준 셀들(SC1-1, SC1-2)이 제1 방향을 따라 인접할 때, 복수의 제1 표준 셀들(SC1-1, SC1-2) 사이의 경계와 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 하나(SC1-1)에 포함되는 제2 배선 라인(M2) 사이의 간격은, 복수의 제1 표준 셀들(SC1-1, SC1-2) 사이의 경계와 복수의 제1 표준 셀들(SC1-1, SC1-2) 중 다른 하나(SC1-2)에 포함되는 제2 배선 라인(M2) 사이의 간격과 동일할 수 있다. Referring to FIG. 12 , the semiconductor device 600 may include a plurality of first standard cells SC1 - 1 and SC1 - 2 . The plurality of first standard cells SC1 - 1 and SC1 - 2 may be disposed adjacent to each other along the first direction. In one of the plurality of first standard cells SC1-1 and SC1-2 (SC1-1), the start cell boundary (SCB1) of the standard cell is the poly grid lines (PG) and the M2 routing tracks ( RT) can be arranged so that it lies out of alignment. In another one (SC1-2) of the plurality of first standard cells (SC1-1, SC1-2), the starting boundary (SCB2) of the standard cell is the same as the poly grid lines (PG) and the M2 routing tracks (RT). A standard cell may be arranged to lie where it is drawn. In the plurality of first standard cells SC1 - 1 and SC1 - 2 , the second wiring lines M2 may be disposed at different positions within the standard cells. For example, when the plurality of first standard cells SC1-1 and SC1-2 are adjacent to each other along the first direction, the boundary between the plurality of first standard cells SC1-1 and SC1-2 and the plurality of first standard cells SC1-1 and SC1-2 are adjacent to each other in the first direction. The interval between the second wiring lines M2 included in one of the 1 standard cells SC1-1 and SC1-2 (SC1-1) is between the plurality of first standard cells SC1-1 and SC1-2. may be the same as the distance between the boundary of and the second wiring line M2 included in the other one SC1 - 2 of the plurality of first standard cells SC1 - 1 and SC1 - 2 .

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and accompanying drawings, but is intended to be limited by the appended claims. Therefore, various forms of substitution, modification, and change will be possible by those skilled in the art within the scope of the technical spirit of the present invention described in the claims, which also falls within the scope of the present invention. something to do.

Claims (10)

기판의 상면에 평행한 제1 방향 및 상기 제1 방향과 교차하는 제2 방향을 따라 배치되며, 상기 제1 방향으로 연장되는 활성 영역, 상기 제2 방향으로 연장되며 상기 활성 영역과 교차하여 배치되는 게이트 구조물, 상기 게이트 구조물의 양 측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역들, 및 상기 활성 영역 및 상기 게이트 구조물과 전기적으로 연결되며 제1 전원 전송 라인 및 제1 신호 전송 라인을 포함하는 제1 배선 라인들을 각각 포함하는 표준 셀들; 및
상기 표준 셀들의 상부에 배치되고, 상기 제1 배선 라인들과 전기적으로 연결되는 제2 배선 라인들을 포함하는 라우팅 구조물을 포함하고,
상기 표준 셀들은 복수의 제1 표준 셀들을 포함하고, 상기 복수의 제1 표준 셀들 중 적어도 일부에서 상기 제2 배선 라인들이 표준 셀 내에서 서로 다른 위치에 배치되는 반도체 장치.An active region disposed along a first direction parallel to the upper surface of the substrate and a second direction intersecting the first direction and extending in the first direction, and extending in the second direction and disposed crossing the active region A gate structure, source / drain regions disposed on the active region at both sides of the gate structure, and electrically connected to the active region and the gate structure and including a first power transmission line and a first signal transmission line standard cells each including first wiring lines; and
A routing structure disposed on top of the standard cells and including second wiring lines electrically connected to the first wiring lines;
The semiconductor device of claim 1 , wherein the standard cells include a plurality of first standard cells, and the second wiring lines in at least some of the plurality of first standard cells are disposed at different positions within the standard cells. 제1항에 있어서,
상기 복수의 제1 표준 셀들은 상기 제1 방향을 따라 인접하는 한 쌍의 제1 표준 셀들을 포함하고,
상기 한 쌍의 제1 표준 셀들 사이의 경계와 상기 한 쌍의 제1 표준 셀들 중 하나에 포함되는 제2 배선 라인 사이의 간격은, 상기 한 쌍의 제1 표준 셀들 사이의 경계와 상기 한 쌍의 제1 표준 셀들 중 다른 하나에 포함되는 제2 배선 라인 사이의 간격과 동일한 반도체 장치.According to claim 1,
The plurality of first standard cells include a pair of adjacent first standard cells along the first direction;
The distance between the boundary between the pair of first standard cells and the second wiring line included in one of the pair of first standard cells is the distance between the boundary between the pair of first standard cells and the pair of first standard cells. A semiconductor device having the same spacing as a spacing between second wiring lines included in another one of the first standard cells. 제1항에 있어서,
상기 게이트 구조물은 폴리 그리드 라인들에 맞추어 정렬되고,
상기 제2 배선 라인들은 라우팅 트랙들에 맞추어 정렬되며,
서로 인접하는 상기 폴리 그리드 라인들 사이의 제1 피치와, 서로 인접하는 상기 라우팅 트랙들 사이의 제2 피치는 서로 다른 반도체 장치.According to claim 1,
The gate structure is aligned with the poly grid lines,
The second wiring lines are aligned to the routing tracks,
A first pitch between the poly grid lines adjacent to each other and a second pitch between the routing tracks adjacent to each other are different from each other. 제3항에 있어서,
상기 복수의 제1 표준 셀들은 표준 셀의 시작 경계가 상기 폴리 그리드 라인들과 상기 라우팅 트랙들이 얼라인 되지 않은 곳에 놓이도록 배치된 표준 셀과, 표준 셀의 시작 경계가 상기 폴리 그리드 라인들과 상기 라우팅 트랙들이 얼라인 된 곳에 놓이도록 배치된 표준 셀을 포함하는 반도체 장치.According to claim 3,
The plurality of first standard cells include standard cells arranged such that a starting boundary of a standard cell lies at a place where the poly grid lines and the routing tracks are not aligned, and a starting boundary of a standard cell is disposed between the poly grid lines and the routing tracks. A semiconductor device including standard cells arranged so that routing tracks are aligned. 제4항에 있어서,
상기 제2 배선 라인들은 상기 라우팅 트랙들에 얼라인 되지 않은 제1 폴리 그리드 라인들과 상기 라우팅 트랙들에 얼라인 된 제2 폴리 그리드 라인들 사이에 배치되고,
상기 제2 배선 라인들은 상기 제1 폴리 그리드 라인들에 인접한 반도체 장치.According to claim 4,
The second wiring lines are disposed between first poly grid lines not aligned with the routing tracks and second poly grid lines aligned with the routing tracks,
The second wiring lines are adjacent to the first poly grid lines. 표준 셀 라이브러리에 미리 저장된 표준 셀들을 폴리 그리드 라인들을 따라 배치하는 플레이스 단계; 및
상기 배치된 표준 셀들을 연결하는 제2 배선 라인들을 포함하는 라우팅 구조물을 생성하는 라우팅 단계;를 포함하고,
상기 제2 배선 라인들 중 적어도 일부는 상기 표준 셀들을 배치한 후 상기 라우팅 단계를 수행하기 전에 생성되며,
상기 표준 셀들은 상기 적어도 일부의 제2 배선 라인들을 위한 가상 층을 포함하고,
상기 가상층은 상기 적어도 일부의 제2 배선 라인들이 생성될 후보 영역들을 포함하는 반도체 장치의 제조 방법.a place step of arranging standard cells previously stored in a standard cell library along poly grid lines; and
A routing step of generating a routing structure including second wiring lines connecting the arranged standard cells;
At least some of the second wiring lines are generated after arranging the standard cells and before performing the routing step;
The standard cells include virtual layers for the at least some second wiring lines,
The method of claim 1 , wherein the virtual layer includes candidate regions in which the at least some of the second wiring lines are to be generated. 제6항에 있어서,
상기 표준 셀들을 배치한 후 상기 가상 층을 인식하는 단계;
상기 가상 층에 포함된 후보 영역들 중에서 라우팅 트랙들에 얼라인 된 후보 영역들을 인식하는 단계; 및
상기 라우팅 트랙에 얼라인 된 후보 영역들의 형태를 따라 패턴을 형성하여 상기 적어도 일부의 제2 배선 라인들을 생성하는 단계;를 포함하는 반도체 장치의 제조 방법.According to claim 6,
Recognizing the virtual layer after arranging the standard cells;
recognizing candidate areas aligned with routing tracks among candidate areas included in the virtual layer; and
and generating the at least some of the second wiring lines by forming a pattern according to the shape of the candidate regions aligned with the routing track. 제7항에 있어서,
서로 인접하는 상기 폴리 그리드 라인들 사이의 제1 피치와, 서로 인접하는 상기 라우팅 트랙들 사이의 제2 피치는 서로 다른 반도체 장치의 제조 방법.According to claim 7,
A first pitch between the poly grid lines adjacent to each other and a second pitch between the routing tracks adjacent to each other are different from each other. 제6항에 있어서,
상기 후보 영역들은 설계 규칙(design rule)에 규정된 형태를 만족하도록 정의되는 반도체 장치의 제조 방법.According to claim 6,
The method of manufacturing a semiconductor device in which the candidate regions are defined to satisfy a shape prescribed by a design rule. 제6항에 있어서,
상기 표준 셀들은 서로 인접하여 배치되는 반도체 장치의 제조 방법.According to claim 6,
The method of manufacturing a semiconductor device in which the standard cells are disposed adjacent to each other.
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