KR20220143791A - Three-dimensional semiconductor memory device - Google Patents

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KR20220143791A
KR20220143791A KR1020220127244A KR20220127244A KR20220143791A KR 20220143791 A KR20220143791 A KR 20220143791A KR 1020220127244 A KR1020220127244 A KR 1020220127244A KR 20220127244 A KR20220127244 A KR 20220127244A KR 20220143791 A KR20220143791 A KR 20220143791A
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김현민
윤강오
이동진
임준희
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삼성전자주식회사
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Abstract

In accordance with the present invention, a three-dimensional semiconductor memory device includes: a substrate; a peripheral circuit structure disposed on the substrate; a semiconductor layer disposed on the peripheral circuit structure; a stacked structure including gate electrodes vertically stacked on the semiconductor layer; and first vertical channel structures penetrating the stacked structure, wherein the peripheral circuit structure includes: a first lower insulating film covering the substrate; a second lower insulating film disposed on the first lower insulating film; and first lower wiring structures provided in the first lower insulating film and the second lower insulating film and connected to the substrate. The second lower insulating film includes an insulating material having a higher dielectric constant than the first lower insulating film. Therefore, the present invention is capable of improving electrical characteristics and reliability of the three-dimensional semiconductor memory device.

Description

3차원 반도체 메모리 장치 {THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}3D semiconductor memory device {THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}

본 발명은 3차원 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 관한 것이다.The present invention relates to a three-dimensional semiconductor memory device, and more particularly, to a nonvolatile three-dimensional semiconductor memory device including a vertical channel structure, a method of manufacturing the same, and an electronic system including the same.

데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.In an electronic system requiring data storage, a semiconductor device capable of storing high-capacity data is required. While increasing data storage capacity, it is required to increase the density of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of a two-dimensional or planar semiconductor device, since the degree of integration is mainly determined by an area occupied by a unit memory cell, it is greatly affected by the level of a fine pattern forming technique. However, since ultra-expensive equipment is required for pattern miniaturization, the degree of integration of the 2D semiconductor device is increasing, but is still limited. Accordingly, three-dimensional semiconductor memory devices including three-dimensionally arranged memory cells have been proposed.

본 발명의 일 기술적 과제는 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION One technical object of the present invention is to provide a three-dimensional semiconductor memory device having improved electrical characteristics and reliability.

본 발명의 일 기술적 과제는 상기 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 제공하는데 있다.An aspect of the present invention is to provide an electronic system including the 3D semiconductor memory device.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those of ordinary skill in the art from the following description.

본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판; 상기 기판 상에 배치되는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체 층; 상기 반도체 층 상에 수직적으로 적층되는 게이트 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하는 제1 수직 채널 구조체들을 포함하되, 상기 주변 회로 구조체는: 상기 기판을 덮는 제1 하부 절연막; 상기 제1 하부 절연막 상에 배치되는 제2 하부 절연막; 및 상기 제1 하부 절연막 및 제2 하부 절연막 내에 제공되며 상기 기판에 연결되는 하부 배선들을 포함하고, 상기 제2 하부 절연막은 상기 제1 하부 절연막보다 유전상수가 더 높은 절연 물질을 포함할 수 있다. A three-dimensional semiconductor memory device according to embodiments of the present invention includes: a substrate; a peripheral circuit structure disposed on the substrate; a semiconductor layer disposed on the peripheral circuit structure; an electrode structure including gate electrodes vertically stacked on the semiconductor layer; and first vertical channel structures penetrating the electrode structure, wherein the peripheral circuit structure includes: a first lower insulating film covering the substrate; a second lower insulating layer disposed on the first lower insulating layer; and lower wirings provided in the first lower insulating layer and the second lower insulating layer and connected to the substrate, wherein the second lower insulating layer may include an insulating material having a higher dielectric constant than that of the first lower insulating layer.

본 발명의 다른 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 제1 연결 영역, 및 제2 연결 영역을 포함하는 기판; 상기 기판 상에 배치되는 주변 회로 구조체; 상기 주변 회로 구조체 상에 배치되는 반도체 층; 상기 셀 어레이 영역 및 상기 제1 연결 영역에 배치되며, 상기 반도체 층 상에 교대로 적층된 게이트 전극들 및 층간 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 제1 연결 영역에서 계단 구조를 갖고; 상기 셀 어레이 영역 상에서 상기 전극 구조체를 관통하는 제1 수직 채널 구조체들; 및 상기 제2 연결 영역 상에 배치되고 상기 전극 구조체와 이격되는 주변 관통 플러그들을 포함하되, 상기 주변 회로 구조체는: 상기 기판 상에 제공되는 주변 회로 트랜지스터들; 상기 셀 어레이 영역 및 상기 제1 연결 영역에 배치되며 상기 기판 및 상기 주변 회로 트랜지스터들을 덮는 제1 하부 절연막; 상기 제1 하부 절연막 상에 배치되는 제2 하부 절연막; 상기 제2 연결 영역에 배치되며, 상기 기판 및 상기 주변 회로 트랜지스터들을 덮는 제3 하부 절연막; 및 상기 기판과 연결되는 주변 회로 배선들을 포함하고, 상기 제2 하부 절연막은 상기 제1 하부 절연막 및 상기 제3 하부 절연막보다 유전상수가 더 큰 절연물질을 포함할 수 있다. According to another embodiment of the present invention, a 3D semiconductor memory device includes: a substrate including a cell array region, a first connection region, and a second connection region; a peripheral circuit structure disposed on the substrate; a semiconductor layer disposed on the peripheral circuit structure; An electrode structure disposed in the cell array region and the first connection region and including gate electrodes and interlayer insulating layers alternately stacked on the semiconductor layer, wherein the electrode structure has a step structure in the first connection region; ; first vertical channel structures passing through the electrode structure on the cell array region; and peripheral through-plugs disposed on the second connection region and spaced apart from the electrode structure, wherein the peripheral circuit structure includes: peripheral circuit transistors provided on the substrate; a first lower insulating layer disposed in the cell array region and the first connection region and covering the substrate and the peripheral circuit transistors; a second lower insulating layer disposed on the first lower insulating layer; a third lower insulating layer disposed in the second connection region and covering the substrate and the peripheral circuit transistors; and peripheral circuit wires connected to the substrate, wherein the second lower insulating layer may include an insulating material having a higher dielectric constant than that of the first lower insulating layer and the third lower insulating layer.

본 발명의 따르면, 제1 하부 절연막에 포함되는 절연 물질보다 유전 상수가 큰 절연 물질을 포함하는 제2 하부 절연막이 제1 하부 절연막 상에 제공될 수 있다. 따라서 제1 하부 배선 구조체들중 서로 인접하는 한 쌍의 제1 하부 배선 구조체들 및 상기 한 쌍의 제1 하부 배선 구조체들 사이의 제2 하부 절연막의 일부로 구성된 캐패시터의 정전용량이 향상될 수 있다. 이에 따라 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다.According to the present invention, a second lower insulating layer including an insulating material having a higher dielectric constant than that of the insulating material included in the first lower insulating layer may be provided on the first lower insulating layer. Accordingly, capacitance of a capacitor formed of a pair of adjacent first lower interconnection structures among the first lower interconnection structures and a portion of the second lower insulating layer between the pair of first lower interconnection structures may be improved. Accordingly, electrical characteristics and reliability of the 3D semiconductor memory device according to the embodiment of the present invention may be improved.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다.
도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 7의 B 부분에 대응된다.
도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 7의 C 부분에 대응된다.
도 11 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.1 is a diagram schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.
2 is a perspective view schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.
3 and 4 are cross-sectional views illustrating a semiconductor package including a 3D semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along lines I-I' and II-II' of FIG. 2 . each corresponds to
5 is a plan view illustrating a 3D semiconductor memory device according to embodiments of the present invention.
6 and 7 are cross-sectional views illustrating a three-dimensional semiconductor memory device according to embodiments of the present invention, and correspond to cross-sections taken along lines I-I' and II-II' in FIG. 5, respectively.
FIG. 8 is an enlarged view for explaining a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part A of FIG. 6 .
9 is an enlarged view illustrating a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part B of FIG. 7 .
FIG. 10 is an enlarged view for explaining a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part C of FIG. 7 .
11 to 17 are cross-sectional views illustrating a method of manufacturing a 3D semiconductor memory device according to embodiments of the present invention, and correspond to a cross-section taken along line II-II' of FIG. 5 , respectively.

이하에서, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치, 이의 제조 방법 및 이를 포함하는 전자 시스템에 대하여 상세히 설명한다.Hereinafter, a 3D semiconductor memory device, a method of manufacturing the same, and an electronic system including the same according to embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.1 is a diagram schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다. Referring to FIG. 1 , an electronic system 1000 according to embodiments of the present invention may include a 3D semiconductor memory device 1100 and a controller 1200 electrically connected to the 3D semiconductor memory device 1100 . have. The electronic system 1000 may be a storage device including one or a plurality of 3D semiconductor memory devices 1100 or an electronic device including a storage device. For example, the electronic system 1000 may be a solid state drive device (SSD) device, a universal serial bus (USB) device, a computing system, a medical device, or a communication device including one or a plurality of 3D semiconductor memory devices 1100 . can

3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.The 3D semiconductor memory device 1100 may be a nonvolatile memory device, for example, a 3D NAND flash memory device as described below. The 3D semiconductor memory device 1100 may include a first area 1100F and a second area 1100S on the first area 1100F. For example, the first area 1100F may be disposed next to the second area 1100S. The first region 1100F may be a peripheral circuit region including the decoder circuit 1110 , the page buffer 1120 , and the logic circuit 1130 . The second region 1100S includes a bit line BL, a common source line CSL, word lines WL, first lines LL1 and LL2, second lines UL1 and UL2, and a bit line. It may be a memory cell region including memory cell strings CSTR between BL and the common source line CSL.

제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.In the second region 1100S, each of the memory cell strings CSTR includes first transistors LT1 and LT2 adjacent to the common source line CSL and second transistors LT1 adjacent to the bit line BL. UT1 and UT2 , and a plurality of memory cell transistors MCT disposed between the first transistors LT1 and LT2 and the second transistors UT1 and UT2 . The number of the first transistors LT1 and LT2 and the number of the second transistors UT1 and UT2 may be variously modified according to embodiments.

예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다. For example, the first transistors LT1 and LT2 may include a ground selection transistor, and the second transistors UT1 and UT2 may include a string selection transistor. The first lines LL1 and LL2 may be gate electrodes of the first transistors LT1 and LT2, respectively. The word lines WL may be gate electrodes of the memory cell transistors MCT. The second lines UL1 and UL2 may be gate electrodes of the second transistors UT1 and UT2, respectively.

예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.For example, the first transistors LT1 and LT2 may include a first erase control transistor LT1 and a ground select transistor LT2 connected in series. The second transistors UT1 and UT2 may include a string select transistor UT1 and a second erase control transistor UT2 connected in series. At least one of the first erase control transistor LT1 and the second erase control transistor UT2 deletes data stored in the memory cell transistors MCT using a gate induced leakage current (GIDL) phenomenon. It can be used for an erase operation.

공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL), 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.The common source line CSL, the first lines LL1 and LL2, the word lines WL, and the second lines UL1 and UL2 are connected to the second area 1100S in the first area 1100F. It may be electrically connected to the decoder circuit 1110 through the first connection wires 1115 extending to . The bit line BL may be electrically connected to the page buffer 1120 through second connection lines 1125 extending from the first area 1100F to the second area 1100S.

제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.In the first region 1100F, the decoder circuit 1110 and the page buffer 1120 may perform a control operation on at least one selected memory cell transistor among the plurality of memory cell transistors MCT. The decoder circuit 1110 and the page buffer 1120 may be controlled by the logic circuit 1130 . The 3D semiconductor memory device 1100 may communicate with the controller 1200 through the input/output pad 1101 electrically connected to the logic circuit 1130 . The input/output pad 1101 may be electrically connected to the logic circuit 1130 through an input/output connection line 1135 extending from the first area 1100F to the second area 1100S.

컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.The controller 1200 may include a processor 1210 , a NAND controller 1220 , and a host interface 1230 . For example, the electronic system 1000 may include a plurality of 3D semiconductor memory devices 1100 . In this case, the controller 1200 may control the plurality of 3D semiconductor memory devices 1100 . have.

프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.The processor 1210 may control the overall operation of the electronic system 1000 including the controller 1200 . The processor 1210 may operate according to a predetermined firmware, and may access the 3D semiconductor memory device 1100 by controlling the NAND controller 1220 . The NAND controller 1220 may include a NAND interface 1221 that processes communication with the 3D semiconductor memory device 1100 . Through the NAND interface 1221 , a control command for controlling the 3D semiconductor memory device 1100 , data to be written to the memory cell transistors MCT of the 3D semiconductor memory device 1100 , and the 3D semiconductor memory device Data to be read from the memory cell transistors MCT of 1100 may be transmitted. The host interface 1230 may provide a communication function between the electronic system 1000 and an external host. Upon receiving a control command from an external host through the host interface 1230 , the processor 1210 may control the 3D semiconductor memory device 1100 in response to the control command.

도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.2 is a perspective view schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.

도 2를 참조하면, 본 발명의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.Referring to FIG. 2 , an electronic system 2000 according to embodiments of the present invention includes a main board 2001 , a controller 2002 mounted on the main board 2001 , at least one semiconductor package 2003 , and DRAM 2004 may be included. The semiconductor package 2003 and the DRAM 2004 may be connected to the controller 2002 by wiring patterns 2005 provided on the main board 2001 .

메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다. The main board 2001 may include a connector 2006 including a plurality of pins coupled to an external host. The number and arrangement of the plurality of pins in the connector 2006 may vary according to a communication interface between the electronic system 2000 and the external host. For example, the electronic system 2000 may be configured among interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCI-Express), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). It can communicate with an external host according to either one. For example, the electronic system 2000 may operate by power supplied from an external host through the connector 2006 . The electronic system 2000 may further include a power management integrated circuit (PMIC) for distributing power supplied from the external host to the controller 2002 and the semiconductor package 2003 .

컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.The controller 2002 may write data to or read data from the semiconductor package 2003 , and may improve the operating speed of the electronic system 2000 .

DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.The DRAM 2004 may be a buffer memory for mitigating a speed difference between the semiconductor package 2003 as a data storage space and an external host. The DRAM 2004 included in the electronic system 2000 may operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 2003 . When the DRAM 2004 is included in the electronic system 2000 , the controller 2002 may further include a DRAM controller for controlling the DRAM 2004 in addition to the NAND controller for controlling the semiconductor package 2003 .

반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.The semiconductor package 2003 may include first and second semiconductor packages 2003a and 2003b spaced apart from each other. Each of the first and second semiconductor packages 2003a and 2003b may be a semiconductor package including a plurality of semiconductor chips 2200 . Each of the first and second semiconductor packages 2003a and 2003b includes the package substrate 2100 , the semiconductor chips 2200 on the package substrate 2100 , and adhesive layers 2300 disposed on lower surfaces of the semiconductor chips 2200 , respectively. ), a connection structure 2400 electrically connecting the semiconductor chips 2200 and the package substrate 2100, and a molding layer 2500 covering the semiconductor chips 2200 and the connection structure 2400 on the package substrate 2100. may include

패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.The package substrate 2100 may be a printed circuit board including package upper pads 2130 . Each of the semiconductor chips 2200 may include input/output pads 2210 . Each of the input/output pads 2210 may correspond to the input/output pad 1101 of FIG. 1 . Each of the semiconductor chips 2200 may include gate stack structures 3210 and vertical channel structures 3220 . Each of the semiconductor chips 2200 may include a 3D semiconductor memory device as described below.

예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.For example, the connection structure 2400 may be a bonding wire electrically connecting the input/output pads 2210 and the package upper pads 2130 . In each of the first and second semiconductor packages 2003a and 2003b , the semiconductor chips 2200 may be electrically connected to each other by a bonding wire method, and may be electrically connected to the package upper pads 2130 of the package substrate 2100 . can be connected According to exemplary embodiments, in each of the first and second semiconductor packages 2003a and 2003b , the semiconductor chips 2200 may include a through electrode (Through Silicon Via, TSV) instead of the bonding wire type connection structure 2400 . may be electrically connected to each other.

예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.For example, the controller 2002 and the semiconductor chips 2200 may be included in one package. For example, the controller 2002 and the semiconductor chips 2200 are mounted on a separate interposer substrate different from the main substrate 2001, and the controller 2002 and the semiconductor chips 2200 are mounted by wiring provided on the interposer substrate. ) may be connected to each other.

도 3 및 도 4는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.3 and 4 are cross-sectional views illustrating a semiconductor package including a 3D semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along lines I-I' and II-II' of FIG. 2 . each corresponds to

도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들, 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.3 and 4 , the semiconductor package 2003 includes a package substrate 2100 and a plurality of semiconductor chips on the package substrate 2100 , and a molding layer 2500 covering the package substrate 2100 and the plurality of semiconductor chips. may include

패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.The package substrate 2100 is disposed on or exposed through the package substrate body portion 2120 , the package upper pads 2130 disposed on the upper surface of the package substrate body portion 2120 , and the lower surface of the package substrate body portion 2120 . It may include lower pads 2125 to be formed, and internal wirings 2135 electrically connecting the upper pads 2130 and the lower pads 2125 in the package substrate body 2120 . The upper pads 2130 may be electrically connected to the connection structures 2400 . The lower pads 2125 may be connected to the wiring patterns 2005 of the main board 2010 of the electronic system 2000 illustrated in FIG. 2 through conductive connectors 2800 .

반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다.Each of the semiconductor chips 2200 may include a semiconductor substrate 3010 and a first structure 3100 and a second structure 3200 that are sequentially stacked on the semiconductor substrate 3010 . The first structure 3100 may include a peripheral circuit region including peripheral wirings 3110 . The second structure 3200 includes a common source line 3205 , a gate stack structure 3210 on the common source line 3205 , vertical channel structures 3220 passing through the gate stack structure 3210 , and isolation structures 3230 . ), bit lines 3240 electrically connected to the vertical channel structures 3220 , gate connection lines 3235 electrically connected to word lines (WL in FIG. 1 ) of the gate stack structure 3210 , and Conductive lines 3250 may be included.

반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.Each of the semiconductor chips 2200 may include a through wiring 3245 electrically connected to the peripheral wirings 3110 of the first structure 3100 and extending into the second structure 3200 . The through wiring 3245 may pass through the gate stack structure 3210 and may be further disposed outside the gate stack structure 3210 . Each of the semiconductor chips 2200 is electrically connected to the peripheral wirings 3110 of the first structure 3100 and electrically connected to the input/output connection wiring 3265 and the input/output connection wiring 3265 extending into the second structure 3200 . It may further include an input/output pad 2210 connected to .

도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 6 및 도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들로, 도 5를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다. 도 8은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 6의 A 부분에 대응된다. 도 9는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 7의 B 부분에 대응된다. 도 10은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 일부를 설명하기 위한 확대도로, 도 7의 C 부분에 대응된다.5 is a plan view illustrating a 3D semiconductor memory device according to embodiments of the present invention. 6 and 7 are cross-sectional views illustrating a three-dimensional semiconductor memory device according to embodiments of the present invention, and correspond to cross-sections taken along lines I-I' and II-II' in FIG. 5, respectively. FIG. 8 is an enlarged view for explaining a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part A of FIG. 6 . 9 is an enlarged view illustrating a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part B of FIG. 7 . FIG. 10 is an enlarged view for explaining a part of a 3D semiconductor memory device according to embodiments of the present invention, and corresponds to part C of FIG. 7 .

도 5, 도 6, 및 도 7을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는 제1 기판(10), 제1 기판(10) 상의 주변 회로 구조체(PS) 및 주변 회로 구조체 상의 셀 어레이 구조체(CS)를 포함할 수 있다. 제1 기판(10), 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)는 각각 도 3 및 도 4의 반도체 기판(3010), 반도체 기판(3010) 상의 제1 구조물(3100) 및 제1 구조물(3100) 상의 제2 구조물(3200)에 해당할 수 있다.5, 6, and 7, the 3D semiconductor memory device according to the present invention includes a first substrate 10, a peripheral circuit structure PS on the first substrate 10, and a cell array on the peripheral circuit structure. It may include a structure (CS). The first substrate 10 , the peripheral circuit structure PS and the cell array structure CS are the semiconductor substrate 3010 of FIGS. 3 and 4 , the first structure 3100 and the first structure on the semiconductor substrate 3010 , respectively. It may correspond to the second structure 3200 on the 3100 .

셀 어레이 영역(CAR), 제1 연결 영역(CNR1), 및 제2 연결 영역(CNR2)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10)은 셀 어레이 영역(CAR)으로부터 제1 연결 영역(CNR)으로 향하는 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 제1 기판(10)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 제3 방향(D3)과 직교할 수 있다. 예를 들어, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향들일 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 제1 기판(10)의 상면에 평행하고 서로 교차하는 방향들일 수 있고, 제3 방향(D3)은 제1 기판(10)의 상면에 수직한 방향일 수 있다.A first substrate 10 including a cell array region CAR, a first connection region CNR1 , and a second connection region CNR2 may be provided. The first substrate 10 may extend in a first direction D1 from the cell array region CAR toward the first connection region CNR and a second direction D2 crossing the first direction D1 . . A top surface of the first substrate 10 may be orthogonal to a third direction D3 intersecting the first direction D1 and the second direction D2 . For example, the first direction D1 , the second direction D2 , and the third direction D3 may be directions orthogonal to each other. The first direction D1 and the second direction D2 may be directions parallel to and intersecting the upper surface of the first substrate 10 , and the third direction D3 may be perpendicular to the upper surface of the first substrate 10 . It can be in one direction.

평면적 관점에서, 제1 연결 영역(CNR1)은 셀 어레이 영역(CAR)으로부터 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 연장될 수 있다. 제2 연결 영역(CNR2)은 제1 연결 영역(CNR1)으로부터 제1 방향(D1)(또는 제1 방향(D1)의 반대 방향)으로 연장될 수 있다. 도 3 및 도 4를 참조하여 설명한 수직 채널 구조체들(3220), 분리 구조체들(3230) 및 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240)은 셀 어레이 영역(CAR) 상에 제공될 수 있다. 후술하는 패드부들(ELp)을 포함하는 계단식 구조가 제1 연결 영역(CNR1) 상에 제공될 수 있다. 도시된 바와 달리, 제1 연결 영역(CNR1)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2)(또는 제2 방향(D2)의 반대 방향)으로 연장될 수도 있다. 제2 연결 영역(CNR2)은 제1 연결 영역(CNR1)으로부터 제2 방향(D2)(또는 제2 방향(D2)의 반대 방향)으로 연장될 수도 있다.In a plan view, the first connection region CNR1 may extend in a first direction D1 (or a direction opposite to the first direction D1 ) from the cell array region CAR. The second connection region CNR2 may extend from the first connection region CNR1 in the first direction D1 (or in a direction opposite to the first direction D1 ). The bit lines 3240 electrically connected to the vertical channel structures 3220 , the isolation structures 3230 , and the vertical channel structures 3220 described with reference to FIGS. 3 and 4 are on the cell array region CAR. can be provided on A stepped structure including pad parts ELp, which will be described later, may be provided on the first connection region CNR1 . Unlike the drawings, the first connection region CNR1 may extend in the second direction D2 (or in a direction opposite to the second direction D2 ) from the cell array region CAR. The second connection region CNR2 may extend from the first connection region CNR1 in the second direction D2 (or in a direction opposite to the second direction D2 ).

제1 기판(10)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 소자 분리막(11)이 제1 기판(10) 내에 제공될 수 있다. 소자 분리막(11)은 제1 기판(10)의 활성 영역을 정의할 수 있다. 소자 분리막(11)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.The first substrate 10 may be, for example, a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a single crystal epitaxial layer grown on a monocrystalline silicon substrate. A device isolation layer 11 may be provided in the first substrate 10 . The device isolation layer 11 may define an active region of the first substrate 10 . The device isolation layer 11 may include, for example, silicon oxide.

주변 회로 구조체(PS)가 제1 기판(10) 상에 제공될 수 있다. 주변 회로 구조체(PS)는 제1 기판(10)의 활성 영역 상의 주변 회로 트랜지스터들(PTR), 제1 기판(10) 상에 배치되고 주변 회로 트랜지스터들(PTR)을 덮는 하부 절연막(40), 및 하부 절연막(40) 내에 배치되는 제1 하부 배선 구조체들(30) 및 제2 하부 배선 구조체들(50)을 포함할 수 있다. 주변 회로 구조체(PS)는 도 1의 제1 영역(1100F)에 대응될 수 있고, 제1 하부 배선 구조체들(30) 및 제2 하부 배선 구조체들(50)은 도 3 및 도 4의 주변 배선들(3110)에 해당할 수 있다.A peripheral circuit structure PS may be provided on the first substrate 10 . The peripheral circuit structure PS includes peripheral circuit transistors PTR on the active region of the first substrate 10 , a lower insulating film 40 disposed on the first substrate 10 and covering the peripheral circuit transistors PTR, and first lower interconnection structures 30 and second lower interconnection structures 50 disposed in the lower insulating layer 40 . The peripheral circuit structure PS may correspond to the first region 1100F of FIG. 1 , and the first lower interconnection structures 30 and the second lower interconnection structures 50 are the peripheral interconnections of FIGS. 3 and 4 . It may correspond to the 3110.

주변 회로 트랜지스터들(PTR), 제1 하부 배선 구조체들(30) 및 제2 하부 배선 구조체들(50)은 주변 회로를 구성할 수 있다. 예를 들어, 주변 회로 트랜지스터들(PTR)은 도 1의 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130) 등을 구성할 수 있다. 보다 구체적으로, 주변 회로 트랜지스터들(PTR) 각각은 주변 게이트 절연막(21), 주변 게이트 전극(23), 주변 캡핑 패턴(25), 주변 게이트 스페이서(27) 및 주변 소스/드레인 영역들(29)을 포함할 수 있다.The peripheral circuit transistors PTR, the first lower interconnection structures 30 , and the second lower interconnection structures 50 may constitute a peripheral circuit. For example, the peripheral circuit transistors PTR may constitute the decoder circuit 1110 , the page buffer 1120 , and the logic circuit 1130 of FIG. 1 . More specifically, each of the peripheral circuit transistors PTR includes the peripheral gate insulating layer 21 , the peripheral gate electrode 23 , the peripheral capping pattern 25 , the peripheral gate spacer 27 , and the peripheral source/drain regions 29 . may include

주변 게이트 절연막(21)은 주변 게이트 전극(23)과 제1 기판(10) 사이에 제공될 수 있다. 주변 캡핑 패턴(25)은 주변 게이트 전극(23) 상에 제공될 수 있다. 주변 게이트 스페이서(27)는 주변 게이트 절연막(21), 주변 게이트 전극(23), 및 주변 캡핑 패턴(25)의 측벽들을 덮을 수 있다. 주변 소스/드레인 영역들(29)은 주변 게이트 전극(23) 양측에 인접하는 제1 기판(10) 내부에 제공될 수 있다.The peripheral gate insulating layer 21 may be provided between the peripheral gate electrode 23 and the first substrate 10 . The peripheral capping pattern 25 may be provided on the peripheral gate electrode 23 . The peripheral gate spacer 27 may cover sidewalls of the peripheral gate insulating layer 21 , the peripheral gate electrode 23 , and the peripheral capping pattern 25 . The peripheral source/drain regions 29 may be provided in the first substrate 10 adjacent to both sides of the peripheral gate electrode 23 .

제1 하부 배선 구조체들(30)은 제1 기판(10)의 셀 어레이 영역(CAR) 및 제1 연결 영역(CNR1) 상에 제공될 수 있다. 제1 하부 배선 구조체들(30)은 제1, 제2 및 제3 하부 배선들(32, 34, 36) 및 제1, 제2, 및 제3 하부 콘택들(31, 33, 35)을 포함할 수 있다. 제1, 제2 및 제3 하부 배선들(32, 34, 36)은 제1, 제2 및 제3 하부 콘택들(31, 33, 35)을 통해 주변 회로 트랜지스터들(PTR)과 전기적으로 연결될 수 있다. 주변 회로 트랜지스터들(PTR) 각각은, 예를 들어, NMOS 트랜지스터, PMOS 트랜지스터 또는 게이트-올-어라운드(gate-all-around) 형 트랜지스터일 수 있다. 예를 들어, 제1, 제2 및 제3 하부 콘택들(31, 33, 35) 및 제1, 제2 및 제3 하부 배선들(32, 34, 36)은 제1 기판(10)으로부터 멀어질수록 제1 방향(D1) 또는 제2 방향(D2)으로의 폭이 증가할 수 있다. 제1, 제2 및 제3 하부 콘택들(31, 33, 35) 및 제1, 제2 및 제3 하부 배선들(32, 34, 36)은 금속 등의 도전 물질을 포함할 수 있다. 일 예로, 제1, 제2 및 제3 하부 콘택들(31, 33, 35) 및 제1, 제2 및 제3 하부 배선들(32, 34, 36)은 텅스텐(W)을 포함할 수 있다. The first lower interconnection structures 30 may be provided on the cell array region CAR and the first connection region CNR1 of the first substrate 10 . The first lower interconnection structures 30 include first, second, and third lower interconnections 32 , 34 , 36 and first, second, and third lower contacts 31 , 33 , 35 . can do. The first, second, and third lower wirings 32 , 34 , and 36 may be electrically connected to the peripheral circuit transistors PTR through the first, second, and third lower contacts 31 , 33 and 35 . can Each of the peripheral circuit transistors PTR may be, for example, an NMOS transistor, a PMOS transistor, or a gate-all-around type transistor. For example, the first, second, and third lower contacts 31 , 33 , 35 and the first, second, and third lower interconnections 32 , 34 , 36 are separated from the first substrate 10 . As the width increases, the width in the first direction D1 or the second direction D2 may increase. The first, second, and third lower contacts 31 , 33 , and 35 and the first, second, and third lower interconnections 32 , 34 and 36 may include a conductive material such as a metal. For example, the first, second, and third lower contacts 31 , 33 , and 35 and the first, second, and third lower interconnections 32 , 34 and 36 may include tungsten (W). .

제1, 제2 및 제3 하부 배선들(32, 34, 36)은 제1, 제2 및 제3 하부 콘택들(31, 33, 35)을 통하여 주변 회로 트랜지스터들(PTR)과 연결될 수 있다. 제1, 제2 및 제3 하부 배선들(32, 34, 36)은 주변 회로 트랜지스터들(PTR)의 주변 소스/드레인 영역들(29)과 전기적으로 연결될 수 있다. 제1 하부 배선들(32)은 제3 하부 배선들(36)에 비해 제1 기판(10)의 상면과 가까이 위치할 수 있다. 제2 하부 배선들(34)은 제1 하부 배선들(32) 및 제3 하부 배선들(36) 사이의 수직적 레벨에 위치할 수 있다. The first, second, and third lower interconnections 32 , 34 , and 36 may be connected to the peripheral circuit transistors PTR through the first, second, and third lower contacts 31 , 33 , and 35 . . The first, second, and third lower wirings 32 , 34 , and 36 may be electrically connected to the peripheral source/drain regions 29 of the peripheral circuit transistors PTR. The first lower wirings 32 may be located closer to the top surface of the first substrate 10 than the third lower wirings 36 . The second lower interconnections 34 may be positioned at a vertical level between the first lower interconnections 32 and the third lower interconnections 36 .

제1 하부 콘택들(31)은 제3 하부 콘택들(35)에 비해 제1 기판(10)의 상면과 가까이 위치할 수 있다. 제2 하부 콘택들(33)은 제1 하부 콘택들(31) 및 제3 하부 콘택들(35) 사이의 수직적 레벨에 위치할 수 있다. 제1 하부 콘택들(31) 각각은 주변 소스/드레인 영역들(29) 각각과 제1 하부 배선들(32) 중 대응하는 제1 하부 배선(32)을 연결할 수 있다. The first lower contacts 31 may be located closer to the top surface of the first substrate 10 than the third lower contacts 35 . The second lower contacts 33 may be positioned at a vertical level between the first lower contacts 31 and the third lower contacts 35 . Each of the first lower contacts 31 may connect each of the peripheral source/drain regions 29 to a corresponding first lower wiring 32 of the first lower wirings 32 .

제2 하부 배선 구조체들(50)은 제1 기판(10)의 제2 연결 영역(CRN2) 상에 제공될 수 있다. 제2 하부 배선 구조체들(50)은 제4, 제5 및 제6 하부 배선들(52, 54, 56) 및 제4, 제5, 및 제6 하부 콘택들(51, 53, 55)을 포함할 수 있다. 제2 하부 배선 구조체들(50)은 제1 하부 배선 구조체들(30)과 실질적으로 동일할 수 있다. 제4, 제5 및 제6 하부 배선들(52, 54, 56) 및 제4, 제5, 및 제6 하부 콘택들(51, 53, 55)은 제1, 제2 및 제3 하부 배선들(32, 34, 36) 및 제1, 제2, 및 제3 하부 콘택들(31, 33, 35)과 실질적으로 동일할 수 있다. The second lower interconnection structures 50 may be provided on the second connection region CRN2 of the first substrate 10 . The second lower interconnection structures 50 include fourth, fifth, and sixth lower interconnections 52 , 54 , 56 and fourth, fifth, and sixth lower contacts 51 , 53 and 55 . can do. The second lower interconnection structures 50 may be substantially the same as the first lower interconnection structures 30 . The fourth, fifth, and sixth lower interconnections 52 , 54 , 56 and the fourth, fifth, and sixth lower contacts 51 , 53 and 55 are connected to the first, second, and third lower interconnections (32, 34, 36) and the first, second, and third lower contacts 31, 33, 35 may be substantially the same.

도 8을 참조하면, 제1 하부 절연막(42)이 제1 기판(10) 상면(10U) 상에 제공될 수 있다. 제1 하부 절연막(42)은 제1 기판(10)의 셀 어레이 영역(CAR), 제1 연결 영역(CNR1), 및 제2 연결 영역(CNR2) 상에 제공될 수 있다. 제1 하부 절연막(42)은 제1 기판(10) 상에서 제1 기판(10)의 상면(10U), 주변 회로 트랜지스터들(PTR), 제1 및 제4 하부 콘택들(31, 51)의 측면들, 및 제1 및 제4 하부 배선들(32, 52)의 측면들을 덮을 수 있다. 제1 및 제4 하부 콘택들(31, 51) 및 제1 및 제4 하부 배선들(32, 52)은 제1 하부 절연막(42) 내에 제공되어, 제1 하부 절연막(42)과 접촉할 수 있다. 제1 하부 절연막(42)은 이웃한 제1 하부 배선들(32) 사이, 이웃한 제4 하부 배선들 사이(52), 이웃한 제1 하부 콘택들(31) 사이 및 이웃한 제4 하부 콘택들(51) 사이를 채울 수 있다. 제1 하부 절연막(42)은 제1 기판(10)의 상면(10U) 상에서 제1 방향(D1) 및 제2 방향(D2)을 따라 연장될 수 있다. Referring to FIG. 8 , a first lower insulating layer 42 may be provided on the upper surface 10U of the first substrate 10 . The first lower insulating layer 42 may be provided on the cell array region CAR, the first connection region CNR1 , and the second connection region CNR2 of the first substrate 10 . The first lower insulating layer 42 is formed on the first substrate 10 on the upper surface 10U of the first substrate 10 , the peripheral circuit transistors PTR, and side surfaces of the first and fourth lower contacts 31 and 51 . and side surfaces of the first and fourth lower wirings 32 and 52 . The first and fourth lower contacts 31 and 51 and the first and fourth lower wirings 32 and 52 may be provided in the first lower insulating layer 42 to contact the first lower insulating layer 42 . have. The first lower insulating layer 42 is formed between adjacent first lower interconnections 32 , between adjacent fourth lower interconnections 52 , between adjacent first lower contacts 31 , and adjacent fourth lower contacts The spaces 51 may be filled. The first lower insulating layer 42 may extend along the first direction D1 and the second direction D2 on the upper surface 10U of the first substrate 10 .

제2 하부 절연막(44)이 제1 기판(10)의 셀 어레이 영역(CAR) 및 제1 연결 영역(CNR1) 상에 제공될 수 있다. 제2 하부 절연막(44)은 셀 어레이 영역(CAR) 및 제1 연결 영역(CNR1)의 제1 하부 절연막(42) 상에 배치될 수 있다. 제2 하부 절연막(44)은 제2 하부 배선들(34), 제3 하부 배선들(36), 제2 하부 콘택들(33), 및 제3 하부 콘택들(35)의 측면들을 덮을 수 있다. 제2 하부 배선들(34), 제3 하부 배선들(36), 제2 하부 콘택들(33), 및 제3 하부 콘택들(35)은 제2 하부 절연막(44) 내에 제공되어, 제2 하부 절연막(44)과 접촉할 수 있다. 제2 하부 절연막(44)은 이웃한 제2 하부 배선들(34) 사이, 이웃한 제3 하부 배선들(36) 사이, 이웃한 제2 하부 콘택들(33) 사이, 및 이웃한 제3 하부 콘택들(35) 사이를 채울 수 있다. A second lower insulating layer 44 may be provided on the cell array region CAR and the first connection region CNR1 of the first substrate 10 . The second lower insulating layer 44 may be disposed on the first lower insulating layer 42 of the cell array region CAR and the first connection region CNR1 . The second lower insulating layer 44 may cover side surfaces of the second lower interconnections 34 , the third lower interconnections 36 , the second lower contacts 33 , and the third lower contacts 35 . . The second lower interconnections 34 , the third lower interconnections 36 , the second lower contacts 33 , and the third lower contacts 35 are provided in the second lower insulating layer 44 , so that the second It may contact the lower insulating layer 44 . The second lower insulating layer 44 may be formed between adjacent second lower interconnections 34 , between adjacent third lower interconnections 36 , between adjacent second lower contacts 33 , and between adjacent third lower interconnections. Between the contacts 35 may be filled.

제3 하부 절연막(46)이 제1 기판(10)의 제2 연결 영역(CNR2) 상에 제공될 수 있다. 제3 하부 절연막(46)은 제2 연결 영역(CNR2)의 제1 하부 절연막(42) 상에 배치될 수 있다. 제3 하부 절연막(46)과 제1 하부 절연막(42)은 경게면 없이 서로 접촉할 수 있다. 제3 하부 절연막은 제5 하부 배선들(54), 제6 하부 배선들(56), 제5 하부 콘택들(53), 및 제6 하부 콘택들(55)의 측면들을 덮을 수 있다. 제5 하부 배선들(54), 제6 하부 배선들(56), 제5 하부 콘택들(53), 및 제6 하부 콘택들(55)은 제2 하부 절연막(44) 내에 제공되어, 제3 하부 절연막(46)과 접촉할 수 있다. 제3 하부 절연막(46)은 이웃한 제5 하부 배선들(54) 사이, 이웃한 제6 하부 배선들(56) 사이, 이웃한 제5 하부 콘택들(53) 사이, 및 이웃한 제6 하부 콘택들(55) 사이를 채울 수 있다. A third lower insulating layer 46 may be provided on the second connection region CNR2 of the first substrate 10 . The third lower insulating layer 46 may be disposed on the first lower insulating layer 42 of the second connection region CNR2 . The third lower insulating layer 46 and the first lower insulating layer 42 may contact each other without an interface surface. The third lower insulating layer may cover side surfaces of the fifth lower interconnections 54 , the sixth lower interconnections 56 , the fifth lower contacts 53 , and the sixth lower contacts 55 . The fifth lower interconnections 54 , the sixth lower interconnections 56 , the fifth lower contacts 53 , and the sixth lower contacts 55 are provided in the second lower insulating layer 44 , so that the third It may contact the lower insulating layer 46 . The third lower insulating layer 46 is formed between adjacent fifth lower interconnections 54 , between adjacent sixth lower interconnections 56 , between adjacent fifth lower contacts 53 , and between adjacent sixth lower interconnections. Between the contacts 55 may be filled.

제1 하부 절연막(42)은 제3 방향(D3)에 따른 제1 높이(H1)를 가질 수 있다. 제2 하부 절연막(44)은 제3 방향(D3)에 따른 제2 높이(H2)를 가질 수 있다. 제1 하부 절연막(42)의 제1 높이(H1)는 제2 하부 절연막(44)의 제2 높이(H2)보다 작을 수 있다. 제2 하부 절연막(44)의 제2 높이(H2)는 8Å 내지 25Å일 수 있다. The first lower insulating layer 42 may have a first height H1 in the third direction D3 . The second lower insulating layer 44 may have a second height H2 in the third direction D3 . The first height H1 of the first lower insulating layer 42 may be smaller than the second height H2 of the second lower insulating layer 44 . The second height H2 of the second lower insulating layer 44 may be 8 Å to 25 Å.

제1 및 제3 하부 절연막(42, 46)은 저유전물질을 포함할 수 있고, 제2 하부 절연막(44)은 고유전물질을 포함할 수 있다. 즉, 제2 하부 절연막(44)은 제1 하부 절연막(42) 및 제3 하부 절연막(46)보다 유전 상수(dielectric constant, k)가 큰 절연 물질을 포함할 수 있다. 예를 들어, 제1 하부 절연막(42) 및 제3 하부 절연막(46)은 유전 상수(k)가 1 내지 4인 절연물질을 포함할 수 있고, 제2 하부 절연막(44)은 유전 상수(k)가 9 내지 30인 절연물질을 포함할 수 있다. 예를 들어, 제1 하부 절연막(42) 및 제3 하부 절연막(46)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 제2 하부 절연막(44)은 HfO2, ZrO2, 및 Al2O3 중 적어도 하나를 포함할 수 있다. 일 예로, 제1 하부 절연막(42) 및 제3 하부 절연막(46)은 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.The first and third lower insulating layers 42 and 46 may include a low-k material, and the second lower insulating layer 44 may include a high-k material. That is, the second lower insulating layer 44 may include an insulating material having a dielectric constant (k) greater than that of the first lower insulating layer 42 and the third lower insulating layer 46 . For example, the first lower insulating layer 42 and the third lower insulating layer 46 may include an insulating material having a dielectric constant (k) of 1 to 4, and the second lower insulating layer 44 may have a dielectric constant (k). ) may include an insulating material of 9 to 30. For example, the first lower insulating layer 42 and the third lower insulating layer 46 may include silicon oxide, silicon nitride, and/or silicon oxynitride. The second lower insulating layer 44 may include at least one of HfO 2 , ZrO 2 , and Al 2 O 3 . For example, the first lower insulating layer 42 and the third lower insulating layer 46 may include TetraEthylOrthoSilicate (TEOS).

제1 하부 배선 구조체들(30) 중 제1 방향(D1) 또는 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 하부 배선 구조체들(30) 및 상기 한 쌍의 제1 하부 배선 구조체들(30) 사이의 제2 하부 절연막(44)의 일부는 캐패시터(capacitor)로 기능할 수 있다. 상기 캐패시터의 정전 용량(C)은 제2 하부 절연막(44)에 포함된 절연 물질의 유전 상수(k)에 비례할 수 있다. A pair of first lower interconnection structures 30 and the pair of first lower interconnection structures adjacent to each other in the first direction D1 or the second direction D2 among the first lower interconnection structures 30 . A portion of the second lower insulating layer 44 between 30 may function as a capacitor. The capacitance C of the capacitor may be proportional to a dielectric constant k of the insulating material included in the second lower insulating layer 44 .

다시 도 6 및 도 7을 참고하면, 제2 하부 절연막(44) 상에 제2 기판(100), 제2 기판(100) 상의 적층 구조체(ST)를 포함하는 셀 어레이 구조체(CS)가 제공될 수 있다. 제2 기판(100)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 제2 기판(100)은 제1 연결 영역(CNR1)의 일부 영역 상에는 제공되지 않을 수 있다. 제2 기판(100)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 제2 기판(100)은 반도체 층으로 지칭될 수 있다. 제2 기판(100)은, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.Referring back to FIGS. 6 and 7 , the cell array structure CS including the second substrate 100 on the second lower insulating layer 44 and the stacked structure ST on the second substrate 100 will be provided. can The second substrate 100 may extend in the first direction D1 and the second direction D2 . The second substrate 100 may not be provided on a partial region of the first connection region CNR1 . The second substrate 100 may be a semiconductor substrate including a semiconductor material. The second substrate 100 may be referred to as a semiconductor layer. The second substrate 100 is, for example, silicon (Si), germanium (Ge), silicon germanium (SiGe), gallium arsenide (GaAs), indium gallium arsenide (InGaAs), aluminum gallium arsenide (AlGaAs), or these It may include at least one of a mixture of

제2 기판(100) 상에 적층 구조체(ST)가 제공될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)으로부터 제1 연결 영역(CNR1)으로 연장될 수 있다. 적층 구조체(ST)는 도 3 및 도 4의 적층 구조체들(3210)에 해당할 수 있다. 적층 구조체(ST)는 복수로 제공될 수 있고, 복수의 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있고, 후술하는 분리 구조체(150)를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 적층 구조체(ST)에 대하여 설명하나, 이하의 설명은 다른 적층 구조체들(ST)에 대해서도 적용될 수 있다.A stacked structure ST may be provided on the second substrate 100 . The stacked structure ST may extend from the cell array area CAR to the first connection area CNR1 . The stacked structure ST may correspond to the stacked structures 3210 of FIGS. 3 and 4 . A plurality of the stacked structures ST may be provided, and the plurality of stacked structures ST may be arranged along the second direction D2 , and may be disposed in a second direction with the separation structure 150 interposed therebetween. (D2) can be spaced apart. Hereinafter, a single stacked structure ST will be described for convenience of description, but the following description may be applied to other stacked structures ST.

적층 구조체(ST)는 교대로 적층된 층간 절연막들(ILDa, ILDb) 및 게이트 전극들(ELa, ELb)을 포함할 수 있다. 게이트 전극들(ELa, ELb)은 도 1의 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2)에 해당할 수 있다.The stacked structure ST may include interlayer insulating layers ILDa and ILDb and gate electrodes ELa and ELb that are alternately stacked. The gate electrodes ELa and ELb may correspond to the word lines WL, the first lines LL1 and LL2, and the second lines UL1 and UL2 of FIG. 1 .

적층 구조체(ST)는, 보다 구체적으로, 제2 기판(100) 상의 제1 적층 구조체(ST1) 및 제1 적층 구조체(ST1) 상의 제2 적층 구조체(ST2)를 포함할 수 있다. 제1 적층 구조체(ST1)는 교대로 적층된 제1 층간 절연막들(ILDa) 및 제1 게이트 전극들(ELa)을 포함할 수 있고, 제2 적층 구조체(ST2)는 교대로 적층된 제2 층간 절연막들(ILDb) 및 제2 게이트 전극들(ELb)을 포함할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 제3 방향(D3)으로의 두께는 실질적으로 동일할 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다.More specifically, the stacked structure ST may include a first stacked structure ST1 on the second substrate 100 and a second stacked structure ST2 on the first stacked structure ST1 . The first stacked structure ST1 may include first interlayer insulating layers ILDa and first gate electrodes ELa that are alternately stacked, and the second stacked structure ST2 includes second interlayers that are alternately stacked. It may include insulating layers ILDb and second gate electrodes ELb. Each of the first and second gate electrodes ELa and ELb may have substantially the same thickness in the third direction D3 . Hereinafter, the thickness means a thickness in the third direction D3.

제1 및 제2 게이트 전극들(ELa, ELb)은 제2 기판(100)으로부터 멀어질수록(즉, 제3 방향(D3)으로 갈수록) 제1 방향(D1)으로의 길이가 감소할 수 있다. 다시 말하면, 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 제1 방향(D1)으로의 길이는 해당 전극의 바로 위에 위치하는 전극의 제1 방향(D1)으로의 길이보다 클 수 있다. 제1 적층 구조체(ST1)의 제1 게이트 전극들(ELa) 중 최하부의 것은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 제2 적층 구조체(ST2)의 제2 게이트 전극들(ELb) 중 최상부의 것은 제1 방향(D1)으로의 길이가 가장 작을 수 있다.The lengths of the first and second gate electrodes ELa and ELb in the first direction D1 may decrease as they move away from the second substrate 100 (ie, toward the third direction D3 ). . In other words, a length in the first direction D1 of each of the first and second gate electrodes ELa and ELb may be greater than a length in the first direction D1 of an electrode positioned directly above the corresponding electrode. . A lowermost portion of the first gate electrodes ELa of the first stacked structure ST1 may have the greatest length in the first direction D1 , and the second gate electrodes ELb of the second stacked structure ST2 may have the largest length. ), the uppermost one may have the smallest length in the first direction D1 .

제1 및 제2 게이트 전극들(ELa, ELb)은 제1 연결 영역(CNR1) 상에서 패드부들(ELp)을 가질 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)은 수평적으로 그리고 수직적으로 서로 다른 위치에 배치될 수 있다. 패드부들(ELp)은 제1 방향(D1)을 따라 계단식 구조를 이룰 수 있다.The first and second gate electrodes ELa and ELb may have pad portions ELp on the first connection region CNR1 . The pad portions ELp of the first and second gate electrodes ELa and ELb may be disposed at different positions horizontally and vertically. The pad parts ELp may have a stepped structure along the first direction D1 .

계단식 구조에 의해, 제1 및 제2 적층 구조체들(ST1, ST2) 각각은 후술하는 제1 수직 채널 구조체들(VS1) 중 최외각의 것(outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.Due to the stepped structure, the thickness of each of the first and second stacked structures ST1 and ST2 may decrease as the distance from the outer-most one of the first vertical channel structures VS1 to be described later increases. Also, sidewalls of the first and second gate electrodes ELa and ELb may be spaced apart from each other at regular intervals along the first direction D1 in a plan view.

제1 및 제2 게이트 전극들(ELa, ELb)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈륨늄 등) 및 전이금속(ex, 티타늄, 탄탈륨늄 등) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 게이트 전극들(ELa, ELb)은, 보다 바람직하게는, 텅스텐을 포함할 수 있다.The first and second gate electrodes ELa and ELb may include, for example, a doped semiconductor (ex, doped silicon, etc.), a metal (ex, tungsten, copper, aluminum, etc.), or a conductive metal nitride (ex, nitride). Titanium, tantalum nitride, etc.) and a transition metal (ex, titanium, tantalumium, etc.) may include at least one. The first and second gate electrodes ELa and ELb may include, more preferably, tungsten.

제1 및 제2 층간 절연막들(ILDa, ILDb)은 제1 및 제2 게이트 전극들(ELa, ELb)의 사이에 제공될 수 있고, 각각의 하부에 접하는 제1 및 제2 게이트 전극들(ELa, ELb) 중 하나와 측벽이 정렬될 수 있다. 즉, 제1 및 제2 게이트 전극들(ELa, ELb)과 마찬가지로, 제2 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다.The first and second interlayer insulating layers ILDa and ILDb may be provided between the first and second gate electrodes ELa and ELb, and the first and second gate electrodes ELa in contact with the lower portions, respectively. , ELb) and the sidewall may be aligned. That is, like the first and second gate electrodes ELa and ELb, the length in the first direction D1 may decrease as the distance from the second substrate 100 increases.

제2 층간 절연막들(ILDb) 중 최하부의 것은 제1 층간 절연막들(ILDa) 중 최상부의 것과 접촉할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb) 각각의 두께는 제1 및 제2 게이트 전극들(ELa, ELb) 각각의 두께보다 작을 수 있다. 예를 들어, 제1 층간 절연막들(ILDa) 중 최하부의 것의 두께는 다른 층간 절연막들(ILDa, ILDb) 각각의 두께보다 작을 수 있다. 예를 들어, 제2 층간 절연막들(ILDb) 중 최상부의 것의 두께는 다른 층간 절연막들(ILDa, ILDb) 각각의 두께보다 클 수 있다.A lowermost one of the second interlayer insulating layers ILDb may contact an uppermost one of the first interlayer insulating layers ILDa. For example, a thickness of each of the first and second interlayer insulating layers ILDa and ILDb may be smaller than a thickness of each of the first and second gate electrodes ELa and ELb. For example, a thickness of a lowermost one of the first interlayer insulating layers ILDa may be smaller than a thickness of each of the other interlayer insulating layers ILDa and ILDb. For example, a thickness of an uppermost one of the second interlayer insulating layers ILDb may be greater than a thickness of each of the other interlayer insulating layers ILDa and ILDb.

제1 층간 절연막들(ILDa) 중 최하부의 것, 제2 층간 절연막들(ILDb) 중 최상부의 것을 제외하면, 다른 층간 절연막들(ILDa, ILDb) 각각의 두께는 실질적으로 동일할 수 있다. 다만, 이는 예시적인 것일 뿐 제1 및 제2 층간 절연막들(ILDa, ILDb)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다.Each of the other interlayer insulating layers ILDa and ILDb may have substantially the same thickness, except for a lowermost one of the first interlayer insulating layers ILDa and an uppermost one of the second interlayer insulating layers ILDb. However, this is only an example, and thicknesses of the first and second interlayer insulating layers ILDa and ILDb may vary depending on characteristics of the semiconductor device.

제1 및 제2 층간 절연막들(ILDa, ILDb)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(ILDa, ILDb)은 고밀도 플라즈마 산화물(HDP oxide) 또는 TEOS(TetraEthylOrthoSilicate)를 포함할 수 있다.The first and second interlayer insulating layers ILDa and ILDb may include, for example, silicon oxide, silicon nitride, silicon oxynitride, and/or a low-k material. For example, the first and second interlayer insulating layers ILDa and ILDb may include high-density plasma oxide (HDP oxide) or TetraEthylOrthoSilicate (TEOS).

셀 어레이 영역(CAR) 상의 제2 기판(100)과 제1 층간 절연막들(ILDa) 중 최하부의 것 사이에 소스 구조체(SC)가 제공될 수 있다. 소스 구조체(SC)는 도 1의 공통 소스 라인(CSL) 및 도 3 및 도 4의 공통 소스 라인(3205)에 해당할 수 있다. 소스 구조체(SC)는 제2 기판(100) 상에 차례로 적층된 제1 소스 도전 패턴(SCP1) 및 제2 소스 도전 패턴(SCP2)을 포함할 수 있다. 제2 소스 도전 패턴(SCP2)은 제1 소스 도전 패턴(SCP1)과 제1 층간 절연막들(ILDa) 중 최하부의 것 사이에 제공될 수 있다. 제1 소스 도전 패턴(SCP1)의 두께는 제2 소스 도전 패턴(SCP2)의 두께보다 클 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)은 실리콘 등의 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 제1 및 제2 소스 도전 패턴들(SCP1, SCP2)이 불순물이 도핑된 반도체 물질을 포함하는 경우, 제1 소스 도전 패턴(SCP1)의 불순물 농도는 제2 소스 도전 패턴(SCP2)의 불순물 농도보다 클 수 있다.A source structure SC may be provided between the second substrate 100 on the cell array region CAR and a lowermost one of the first interlayer insulating layers ILDa. The source structure SC may correspond to the common source line CSL of FIG. 1 and the common source line 3205 of FIGS. 3 and 4 . The source structure SC may include a first source conductive pattern SCP1 and a second source conductive pattern SCP2 sequentially stacked on the second substrate 100 . The second source conductive pattern SCP2 may be provided between the first source conductive pattern SCP1 and a lowermost one of the first interlayer insulating layers ILDa. A thickness of the first source conductive pattern SCP1 may be greater than a thickness of the second source conductive pattern SCP2 . The first and second source conductive patterns SCP1 and SCP2 may include a semiconductor material such as silicon or a semiconductor material doped with impurities. When the first and second source conductive patterns SCP1 and SCP2 include a semiconductor material doped with impurities, the impurity concentration of the first source conductive pattern SCP1 is higher than the impurity concentration of the second source conductive pattern SCP2 . can be large

셀 어레이 영역(CAR) 상에서 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 제1 수직 채널 구조체들(VS1)이 제공될 수 있다. 제1 수직 채널 구조체들(VS1)은 제2 기판(100)의 적어도 일부를 관통할 수 있고, 제1 수직 채널 구조체들(VS1) 각각의 하면은 제2 기판(100)의 상면 및 소스 구조체(SC)의 하면보다 낮은 레벨에 위치할 수 있다. 즉, 제1 수직 채널 구조체들(VS1)은 제2 기판(100)과 직접 접촉할 수 있다.A plurality of first vertical channel structures VS1 passing through the stack structure ST and the source structure SC may be provided on the cell array area CAR. The first vertical channel structures VS1 may pass through at least a portion of the second substrate 100 , and a lower surface of each of the first vertical channel structures VS1 may include an upper surface of the second substrate 100 and a source structure ( SC) may be located at a lower level than the lower surface. That is, the first vertical channel structures VS1 may directly contact the second substrate 100 .

제1 수직 채널 구조체들(VS1)은, 도 5에 따른 평면적 관점에서, 제1 방향(D1) 또는 제2 방향(D2)을 따라 지그재그(zigzag) 형태로 배열될 수 있다. 제1 수직 채널 구조체들(VS1)은 제1 및 제2 연결 영역(CNR1, CNR2) 상에는 제공되지 않을 수 있다. 제1 수직 채널 구조체들(VS1)은 도 2 내지 도 4의 수직 채널 구조체들(3220)에 해당할 수 있다. 제1 수직 채널 구조체들(VS1)은 도 1의 제1 트랜지스터들(LT1, LT2), 메모리 셀 트랜지스터들(MCT), 및 제2 트랜지스터들(UT1, UT2)의 채널들에 해당할 수 있다.The first vertical channel structures VS1 may be arranged in a zigzag shape along the first direction D1 or the second direction D2 in the plan view of FIG. 5 . The first vertical channel structures VS1 may not be provided on the first and second connection regions CNR1 and CNR2 . The first vertical channel structures VS1 may correspond to the vertical channel structures 3220 of FIGS. 2 to 4 . The first vertical channel structures VS1 may correspond to channels of the first transistors LT1 and LT2, the memory cell transistors MCT, and the second transistors UT1 and UT2 of FIG. 1 .

제1 수직 채널 구조체들(VS1)은 적층 구조체(ST)를 관통하는 수직 채널 홀들(CH) 내에 제공될 수 있다. 수직 채널 홀들(CH) 각각은 제1 적층 구조체(ST1)를 관통하는 제1 수직 채널 홀(CH1) 및 제2 적층 구조체(ST2)를 관통하는 제2 수직 채널 홀(CH2)을 포함할 수 있다. 수직 채널 홀들(CH) 각각의 제1 및 제2 수직 채널 홀들(CH1, CH2)은 서로 제3 방향(D3)으로 연결될 수 있다.The first vertical channel structures VS1 may be provided in vertical channel holes CH passing through the stack structure ST. Each of the vertical channel holes CH may include a first vertical channel hole CH1 passing through the first stacked structure ST1 and a second vertical channel hole CH2 passing through the second stacked structure ST2 . . The first and second vertical channel holes CH1 and CH2 of each of the vertical channel holes CH may be connected to each other in the third direction D3 .

제1 수직 채널 구조체들(VS1) 각각은 제1 부분(VS1a) 및 제2 부분(VS1b)을 포함할 수 있다. 제1 부분(VS1a)은 제1 수직 채널 홀(CH1) 내에 제공될 수 있고, 제2 부분(VS1b)은 제2 수직 채널 홀(CH2) 내에 제공될 수 있다. 제2 부분(VS1b)은 제1 부분(VS1a) 상에 제공될 수 있고, 서로 연결될 수 있다.Each of the first vertical channel structures VS1 may include a first portion VS1a and a second portion VS1b. The first portion VS1a may be provided in the first vertical channel hole CH1 , and the second portion VS1b may be provided in the second vertical channel hole CH2 . The second part VS1b may be provided on the first part VS1a and may be connected to each other.

제1 수직 채널 구조체들(VS1) 수직 채널 홀들(CH) 각각의 내측벽 상에 차례로 제공되는 데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP), 수직 반도체 패턴(VSP)으로 둘러싸인 내부 공간을 채우는 매립 절연 패턴(VI), 및 매립 절연 패턴(VI) 상의 도전 패드(PAD)를 포함할 수 있다. 도전 패드(PAD)는 매립 절연 패턴(VI)과 데이터 저장 패턴(DSP)(또는, 수직 반도체 패턴(VSP))으로 둘러싸인 공간에 제공될 수 있다. 제1 수직 채널 구조체들(VS1) 각각의 상면은, 예를 들어, 원형, 타원형 또는 바(bar) 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 적층 구조체(ST)에 인접하여 제1 및 제2 층간 절연막들(ILDa, ILDb)의 측벽들 및 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들을 덮을 수 있다. 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)의 내측벽을 컨포멀하게 덮을 수 있다.The first vertical channel structures VS1 fill an internal space surrounded by the data storage pattern DSP, the vertical semiconductor pattern VSP, and the vertical semiconductor pattern VSP sequentially provided on inner walls of each of the vertical channel holes CH It may include a filling insulation pattern VI and a conductive pad PAD on the filling insulation pattern VI. The conductive pad PAD may be provided in a space surrounded by the buried insulating pattern VI and the data storage pattern DSP (or the vertical semiconductor pattern VSP). A top surface of each of the first vertical channel structures VS1 may have, for example, a circular shape, an oval shape, or a bar shape. The data storage pattern DSP may be adjacent to the stacked structure ST and may cover sidewalls of the first and second interlayer insulating layers ILDa and ILDb and sidewalls of the first and second gate electrodes ELa and ELb. have. The vertical semiconductor pattern VSP may conformally cover an inner wall of the data storage pattern DSP.

수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 매립 절연 패턴(VI) 사이에 제공될 수 있다. 수직 반도체 패턴(VSP)은 하단이 닫힌 파이프 형상 또는 마카로니 형상을 가질 수 있다. 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형상 또는 마카로니 형상을 가질 수 있다.The vertical semiconductor pattern VSP may be provided between the data storage pattern DSP and the buried insulating pattern VI. The vertical semiconductor pattern VSP may have a pipe shape with a closed bottom or a macaroni shape. The data storage pattern DSP may have an open bottom pipe shape or a macaroni shape.

수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 도 10을 참조하여 후술하는 바와 같이, 수직 반도체 패턴(VSP)은 소스 구조체(SC)의 일부와 접촉할 수 있다. 도전 패드(PAD)는, 예를 들어, 불순물이 도핑된 반도체 물질 또는 도전 물질을 포함할 수 있다.The vertical semiconductor pattern VSP may include, for example, a semiconductor material doped with an impurity, an intrinsic semiconductor material in an undoped state, or a polycrystalline semiconductor material. As will be described later with reference to FIG. 10 , the vertical semiconductor pattern VSP may contact a portion of the source structure SC. The conductive pad PAD may include, for example, a semiconductor material doped with impurities or a conductive material.

제1 연결 영역(CNR1) 상에서 제2 절연막(170), 적층 구조체(ST) 및 소스 구조체(SC)를 관통하는 복수의 제2 수직 채널 구조체들(VS2)이 제공될 수 있다. 보다 구체적으로, 제2 수직 채널 구조체들(VS2)은 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp)을 관통할 수 있다. 제2 수직 채널 구조체들(VS2)은 후술하는 셀 컨택 플러그들(CCP) 주변에 제공될 수 있다. 제2 수직 채널 구조체들(VS2)은 셀 어레이 영역(CAR) 상에 제공되지 않을 수 있다. 제2 수직 채널 구조체들(VS2)은 제1 수직 채널 구조체들(VS1)과 동시에 형성될 수 있고, 실질적으로 동일한 구조를 가질 수 있다. 다만, 실시예들에 따라 제2 수직 채널 구조체들(VS2)은 제공되지 않을 수 있다.A plurality of second vertical channel structures VS2 passing through the second insulating layer 170 , the stacked structure ST, and the source structure SC may be provided on the first connection region CNR1 . More specifically, the second vertical channel structures VS2 may pass through the pad portions ELp of the first and second gate electrodes ELa and ELb. The second vertical channel structures VS2 may be provided around cell contact plugs CCP, which will be described later. The second vertical channel structures VS2 may not be provided on the cell array area CAR. The second vertical channel structures VS2 may be formed simultaneously with the first vertical channel structures VS1 and may have substantially the same structure. However, in some embodiments, the second vertical channel structures VS2 may not be provided.

제1 및 제2 연결 영역(CNR1, CNR2) 상에서 적층 구조체(ST) 및 제3 하부 절연막(46)의 일부를 덮는 제2 절연막(170)이 제공될 수 있다. 보다 구체적으로, 제2 절연막(170)은 적층 구조체(ST)의 계단식 구조를 덮으며 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp) 상에 제공될 수 있다. 제2 절연막(170)은 실질적으로 평탄한 상면을 가질 수 있다. 제2 절연막(170)의 상면은 적층 구조체(ST)의 최상면과 실질적으로 공면을 이룰 수 있다. 보다 구체적으로, 제2 절연막(170)의 상면은 적층 구조체(ST)의 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면과 실질적으로 공면을 이룰 수 있다.A second insulating layer 170 covering a portion of the stacked structure ST and the third lower insulating layer 46 may be provided on the first and second connection regions CNR1 and CNR2 . More specifically, the second insulating layer 170 may cover the stepped structure of the stacked structure ST and may be provided on the pad parts ELp of the first and second gate electrodes ELa and ELb. The second insulating layer 170 may have a substantially flat top surface. A top surface of the second insulating layer 170 may be substantially coplanar with the top surface of the stacked structure ST. More specifically, a top surface of the second insulating layer 170 may be substantially coplanar with a top surface of an uppermost one of the second interlayer insulating layers ILDb of the stacked structure ST.

제2 절연막(170)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제2 절연막(170)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질과 같은 절연 물질을 포함할 수 있다. 제2 절연막(170)은 적층 구조체(ST)의 제1 및 제2 층간 절연막들(ILDa, ILDb)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 적층 구조체(ST)의 제1 및 제2 층간 절연막들(ILDa, ILDb)이 고밀도 플라즈마 산화물을 포함하는 경우, 제2 절연막(170)은 TEOS를 포함할 수 있다.The second insulating layer 170 may include one insulating layer or a plurality of stacked insulating layers. The second insulating layer 170 may include, for example, an insulating material such as silicon oxide, silicon nitride, silicon oxynitride, and/or a low-k material. The second insulating layer 170 may include an insulating material different from that of the first and second interlayer insulating layers ILDa and ILDb of the stacked structure ST. For example, when the first and second interlayer insulating layers ILDa and ILDb of the stacked structure ST include high-density plasma oxide, the second insulating layer 170 may include TEOS.

제2 절연막(170) 및 적층 구조체(ST) 상에 제3 절연막(230)이 제공될 수 있다. 제3 절연막(230)은 제2 절연막(170)의 상면, 적층 구조체(ST)의 제2 층간 절연막들(ILDb) 중 최상부의 것의 상면 및 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.A third insulating layer 230 may be provided on the second insulating layer 170 and the stacked structure ST. The third insulating layer 230 includes a top surface of the second insulating layer 170 , a top surface of an uppermost one of the second interlayer insulating layers ILDb of the stacked structure ST, and the first and second vertical channel structures VS1 and VS2 . can cover the top surfaces of

제3 절연막(230)은 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 제3 절연막(230)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및/또는 저유전 물질을 포함할 수 있다. 제3 절연막(230)은, 예를 들어, 제2 절연막(170)과 실질적으로 동일한 절연 물질을 포함할 수 있고, 적층 구조체(ST)의 제1 및 제2 층간 절연막들(ILDa, ILDb)과 다른 절연 물질을 포함할 수 있다.The third insulating layer 230 may include one insulating layer or a plurality of stacked insulating layers. The third insulating layer 230 may include, for example, silicon oxide, silicon nitride, silicon oxynitride, and/or a low-k material. The third insulating layer 230 may include, for example, substantially the same insulating material as the second insulating layer 170 , and may be formed of the first and second interlayer insulating layers ILDa and ILDb of the stacked structure ST. Other insulating materials may be included.

제3 절연막(230)을 관통하여 제1 수직 채널 구조체들(VS1)과 연결되는 비트 라인 컨택 플러그들(BLCP)이 제공될 수 있다. 제3 절연막(230) 및 제2 절연막(170)을 관통하여 제1 및 제2 게이트 전극들(ELa, ELb)과 연결되는 셀 컨택 플러그들(CCP)이 제공될 수 있다. 셀 컨택 플러그들(CCP) 각각은 제1 및 제2 층간 절연막들(ILDa, ILDb) 중 하나를 관통하여, 제1 및 제2 게이트 전극들(ELa, ELb)의 패드부들(ELp) 중 하나와 직접 접촉할 수 있다. 셀 컨택 플러그들(CCP) 각각은 복수의 제2 수직 채널 구조체들(VS2)과 인접할 수 있고, 서로 이격될 수 있다. 셀 컨택 플러그들(CCP)은 도 4의 게이트 연결 배선들(3235)에 해당할 수 있다.Bit line contact plugs BLCP connected to the first vertical channel structures VS1 may be provided through the third insulating layer 230 . Cell contact plugs CCP may be provided through the third insulating layer 230 and the second insulating layer 170 to be connected to the first and second gate electrodes ELa and ELb. Each of the cell contact plugs CCP penetrates through one of the first and second interlayer insulating layers ILDa and ILDb, and is connected to one of the pad portions ELp of the first and second gate electrodes ELa and ELb. can be contacted directly. Each of the cell contact plugs CCP may be adjacent to the plurality of second vertical channel structures VS2 and may be spaced apart from each other. The cell contact plugs CCP may correspond to the gate connection lines 3235 of FIG. 4 .

제3 절연막(230), 제2 절연막(170) 및 제3 하부 절연막(46)의 적어도 일부를 관통하여 주변 회로 구조체(PS)의 주변 회로 트랜지스터들(PTR)과 전기적으로 연결되는 주변 컨택 플러그(TCP)가 제공될 수 있다. 주변 컨택 플러그(TCP)는 제2 기판(100), 소스 구조체(SC) 및 적층 구조체(ST)와 수평적으로(일 예로, 제1 방향(D1)으로) 이격될 수 있다. 주변 컨택 플러그(TCP)는 제2 하부 배선 구조체들(50)을 통해 주변 회로 트랜지스터들(PTR)과 연결될 수 있다. 주변 컨택 플러그(TCP)는 도 3 및 도 4의 관통 배선(3245)에 해당할 수 있다.A peripheral contact plug ( TCP) may be provided. The peripheral contact plug TCP may be horizontally spaced apart from the second substrate 100 , the source structure SC, and the stack structure ST (eg, in the first direction D1 ). The peripheral contact plug TCP may be connected to the peripheral circuit transistors PTR through the second lower interconnection structures 50 . The peripheral contact plug TCP may correspond to the through wiring 3245 of FIGS. 3 and 4 .

제3 절연막(230) 상에 대응되는 비트 라인 컨택 플러그들(BLCP)과 연결되는 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 도 1의 비트 라인(BL), 도 3 및 도 4의 비트 라인들(3240)에 대응될 수 있다.Bit lines BL connected to corresponding bit line contact plugs BLCP may be provided on the third insulating layer 230 . The bit lines BL may correspond to the bit line BL of FIG. 1 and the bit lines 3240 of FIGS. 3 and 4 .

제3 절연막(230) 상에 셀 컨택 플러그들(CCP)과 연결되는 제1 도전 라인들(CL1) 및 주변 컨택 플러그(TCP)와 연결되는 제2 도전 라인(CL2)이 제공될 수 있다. 제1 및 제2 도전 라인들(CL1, CL2)은 도 4의 도전 라인들(3250)에 해당할 수 있다.The first conductive lines CL1 connected to the cell contact plugs CCP and the second conductive line CL2 connected to the peripheral contact plug TCP may be provided on the third insulating layer 230 . The first and second conductive lines CL1 and CL2 may correspond to the conductive lines 3250 of FIG. 4 .

비트 라인 컨택 플러그들(BLCP), 셀 컨택 플러그들(CCP), 주변 컨택 플러그(TCP), 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)은, 예를 들어, 금속 등의 도전 물질을 포함할 수 있다. 도시되지 않았으나, 제3 절연막(230) 상에 비트 라인들(BL), 제1 및 제2 도전 라인들(CL1, CL2)과 전기적으로 연결되는 추가 배선들 및 추가 비아들이 더 제공될 수도 있다.The bit line contact plugs BLCP, the cell contact plugs CCP, the peripheral contact plug TCP, the bit lines BL, and the first and second conductive lines CL1 and CL2 are, for example, It may include a conductive material such as metal. Although not shown, additional wirings and additional vias electrically connected to the bit lines BL and the first and second conductive lines CL1 and CL2 may be further provided on the third insulating layer 230 .

적층 구조체(ST)가 복수로 제공되는 경우, 복수의 적층 구조체들(ST) 사이를 제1 방향(D1)으로 가로지르는 제2 트렌치(TR2) 내에 분리 구조체(150)가 제공될 수 있다. 제2 트랜치(TR2)는 제1 기판(10)의 주변 영역(PRR) 상에 까지 연장되지 않을 수 있다. 분리 구조체(150)는 제1 및 제2 수직 채널 구조체들(VS1, VS2)과 제2 방향(D2)으로 이격될 수 있다. 분리 구조체(150)의 상면은, 예를 들어, 제1 및 제2 수직 채널 구조체들(VS1, VS2)의 상면들보다 높은 레벨에 위치할 수 있다. 분리 구조체(150)의 하면은, 예를 들어, 제1 소스 도전 패턴(SCP1)의 상면과 실질적으로 공면을 이룰 수 있고, 제2 기판(100)의 상면보다 높은 레벨에 위치할 수 있다. When a plurality of stacked structures ST are provided, the separation structure 150 may be provided in a second trench TR2 that crosses between the plurality of stacked structures ST in the first direction D1 . The second trench TR2 may not extend to the peripheral region PRR of the first substrate 10 . The separation structure 150 may be spaced apart from the first and second vertical channel structures VS1 and VS2 in the second direction D2 . The upper surface of the isolation structure 150 may be located at a higher level than upper surfaces of the first and second vertical channel structures VS1 and VS2, for example. The lower surface of the isolation structure 150 may be substantially coplanar with the upper surface of the first source conductive pattern SCP1 , for example, and may be positioned at a higher level than the upper surface of the second substrate 100 .

분리 구조체(150)는 복수로 제공될 수 있고, 복수의 분리 구조체들(150)은 적층 구조체(ST)를 사이에 두고 서로 제2 방향(D2)으로 이격될 수 있다. 분리 구조체(150)는 도 3 및 도 4의 분리 구조체들(3230)에 해당할 수 있다.A plurality of separation structures 150 may be provided, and the plurality of separation structures 150 may be spaced apart from each other in the second direction D2 with the stacked structure ST interposed therebetween. The separation structure 150 may correspond to the separation structures 3230 of FIGS. 3 and 4 .

분리 구조체(150)와 적층 구조체(ST) 사이에 제공되며 분리 구조체(150)를 둘러싸는 분리 스페이서(130)가 제공될 수 있다. 분리 스페이서(130)는 제1 및 제2 층간 절연막들(ILDa, ILDb), 제1 및 제2 게이트 전극들(ELa, ELb)의 측벽들을 컨포멀하게 덮을 수 있다. 분리 구조체(150)는, 예를 들어, 실리콘 산화물을 포함할 수 있다. 분리 스페이서(130)는 제2 소스 도전 패턴(SCP2)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 분리 스페이서(130)는, 예를 들어, 실리콘 질화물을 포함할 수 있다.A separation spacer 130 may be provided between the separation structure 150 and the stacked structure ST and surround the separation structure 150 . The separation spacer 130 may conformally cover sidewalls of the first and second interlayer insulating layers ILDa and ILDb and the first and second gate electrodes ELa and ELb. The isolation structure 150 may include, for example, silicon oxide. The separation spacer 130 may include a material having etch selectivity with respect to the second source conductive pattern SCP2 . The separation spacer 130 may include, for example, silicon nitride.

도 9 및 도 10을 참조하면, 데이터 저장 패턴(DSP)은 차례로 적층된 블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)을 포함할 수 있다. 블록킹 절연막(BLK)은 적층 구조체(ST) 또는 소스 구조체(SC)에 인접할 수 있고, 터널링 절연막(TIL)은 수직 반도체 패턴(VSP)에 인접할 수 있다. 전하 저장막(CIL)은 블록킹 절연막(BLK) 및 터널링 절연막(TIL) 사이에 개재될 수 있다. 블록킹 절연막(BLK)은 수직 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮을 수 있다. 9 and 10 , the data storage pattern DSP may include a blocking insulating layer BLK, a charge storage layer CIL, and a tunneling insulating layer TIL, which are sequentially stacked. The blocking insulating layer BLK may be adjacent to the stacked structure ST or the source structure SC, and the tunneling insulating layer TIL may be adjacent to the vertical semiconductor pattern VSP. The charge storage layer CIL may be interposed between the blocking insulating layer BLK and the tunneling insulating layer TIL. The blocking insulating layer BLK may conformally cover inner walls of each of the vertical channel holes CH.

블록킹 절연막(BLK), 전하 저장막(CIL) 및 터널링 절연막(TIL)은 수직 반도체 패턴(VSP) 사이에서 제3 방향(D3)으로 연장될 수 있다. 수직 반도체 패턴(VSP)과 제1 및 제2 게이트 전극들(ELa, ELb) 사이의 전압 차이에 의해 유도되는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 현상에 의해, 데이터 저장 패턴(DSP)은 데이터를 저장 및/또는 변경할 수 있다. 예를 들어, 블록킹 절연막(BLK) 및 터널링 절연막(TIL)은 실리콘 산화물을 포함할 수 있고, 전하 저장막(CIL)은 실리콘 질화물 또는 실리콘 산화질화물을 포함할 수 있다.The blocking insulating layer BLK, the charge storage layer CIL, and the tunneling insulating layer TIL may extend in the third direction D3 between the vertical semiconductor patterns VSP. Due to the Fowler-Nordheim tunneling phenomenon induced by the voltage difference between the vertical semiconductor pattern VSP and the first and second gate electrodes ELa and ELb, the data storage pattern DSP is may store and/or change data; For example, the blocking insulating layer BLK and the tunneling insulating layer TIL may include silicon oxide, and the charge storage layer CIL may include silicon nitride or silicon oxynitride.

소스 구조체(SC) 중 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)에 접촉할 수 있고, 제2 소스 도전 패턴(SCP2)은 데이터 저장 패턴(DSP)을 사이에 두고 수직 반도체 패턴(VSP)과 서로 이격될 수 있다. 제1 소스 도전 패턴(SCP1)은 수직 반도체 패턴(VSP)을 사이에 두고 매립 절연 패턴(VI)과 서로 이격될 수 있다.Of the source structures SC, the first source conductive pattern SCP1 may contact the vertical semiconductor pattern VSP, and the second source conductive pattern SCP2 may have the data storage pattern DSP interposed therebetween. VSP) and may be spaced apart from each other. The first source conductive pattern SCP1 may be spaced apart from the buried insulating pattern VI with the vertical semiconductor pattern VSP interposed therebetween.

본 발명의 실시예에 따르면, 제2 하부 절연막(44)은 제1 하부 절연막(42)에 포함되는 절연 물질보다 유전 상수가 큰 절연 물질을 포함한다. 캐패시터의 정전용량은 절연 물질의 유전 상수(k)에 비례한다. 따라서 제1 하부 배선 구조체들(30) 중 제1 방향(D1) 또는 제2 방향(D2)으로 서로 인접하는 한 쌍의 제1 하부 배선 구조체들(30) 및 상기 한 쌍의 제1 하부 배선 구조체들(30) 사이의 제2 하부 절연막(44)의 일부로 구성된 캐패시터의 정전용량이 향상될 수 있다. 이에 따라 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다. According to an embodiment of the present invention, the second lower insulating layer 44 includes an insulating material having a dielectric constant greater than that of the insulating material included in the first lower insulating layer 42 . The capacitance of a capacitor is proportional to the dielectric constant (k) of the insulating material. Accordingly, a pair of first lower interconnection structures 30 and the pair of first lower interconnection structures adjacent to each other in the first direction D1 or second direction D2 among the first lower interconnection structures 30 are The capacitance of the capacitor formed as a part of the second lower insulating layer 44 between the elements 30 may be improved. Accordingly, electrical characteristics and reliability of the 3D semiconductor memory device according to the embodiment of the present invention may be improved.

도 11 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로, 각각 도 5를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다. 설명의 간소화를 위해 도 5 내지 도 10을 참조하여 설명한 3차원 반도체 메모리 장치와 중복되는 설명은 생략된다. 도 5 내지 도 10을 참조하여 설명한 3차원 반도체 메모리 장치의 제1 연결 영역(CNR1)은 도 11 내지 도 17에 도시되지 않을 수 있다. 11 to 17 are cross-sectional views illustrating a method of manufacturing a 3D semiconductor memory device according to embodiments of the present invention, and correspond to a cross-section taken along line II-II' of FIG. 5 , respectively. For simplicity of description, descriptions overlapping those of the 3D semiconductor memory device described with reference to FIGS. 5 to 10 will be omitted. The first connection region CNR1 of the 3D semiconductor memory device described with reference to FIGS. 5 to 10 may not be shown in FIGS. 11 to 17 .

도 11을 참조하면, 셀 어레이 영역(CAR), 제1 연결 영역(CNR1) 및 제2 연결 영역(CNR2)을 포함하는 제1 기판(10)이 제공될 수 있다. 제1 기판(10) 내에 활성 영역을 정의하는 소자 분리막(11)이 형성될 수 있다. 소자 분리막(11)은 제1 기판(10) 상부에 트렌치를 형성하는 것 및 트렌치를 실리콘 산화물로 채우는 것을 통해 형성될 수 있다.Referring to FIG. 11 , a first substrate 10 including a cell array region CAR, a first connection region CNR1 , and a second connection region CNR2 may be provided. A device isolation layer 11 defining an active region may be formed in the first substrate 10 . The device isolation layer 11 may be formed by forming a trench on the first substrate 10 and filling the trench with silicon oxide.

소자 분리막(11)에 의해 정의되는 활성 영역 상에 주변 회로 트랜지스터들(PTR)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR)의 주변 소스/드레인 영역들(29)과 연결되는 제1 및 제4 하부 콘택들(31, 51) 및 제1 및 제4 하부 배선들(32, 52)이 형성될 수 있다. 주변 회로 트랜지스터들(PTR), 제1 및 제4 하부 콘택들(31, 51) 및 제1 및 제4 하부 배선들(32, 52)을 덮는 제1 하부 절연막층(42L)이 형성될 수 있다. Peripheral circuit transistors PTR may be formed on the active region defined by the device isolation layer 11 . First and fourth lower contacts 31 and 51 and first and fourth lower wirings 32 and 52 connected to the peripheral source/drain regions 29 of the peripheral circuit transistors PTR are to be formed. can A first lower insulating layer 42L may be formed to cover the peripheral circuit transistors PTR, the first and fourth lower contacts 31 and 51 , and the first and fourth lower interconnections 32 and 52 . .

도 12를 참조하면, 제1 하부 절연막층(42L) 상에 포토 레지스트층(PR)이 제공될 수 있다. 포토 레지스트층(PR)은 제2 연결 영역(CNR2) 상에 제공될 수 있다. 포토 레지스트층(PR)은 셀 어레이 영역(CAR) 및 제1 연결 영역(CNR1)에 배치되는 제1 하부 절연막층(42L) 상에는 제공되지 않을 수 있다. 포토 레지스트층(PR)은 포토 레지스트 물질을 포함할 수 있다. Referring to FIG. 12 , a photoresist layer PR may be provided on the first lower insulating layer 42L. The photoresist layer PR may be provided on the second connection region CNR2 . The photoresist layer PR may not be provided on the first lower insulating layer 42L disposed in the cell array region CAR and the first connection region CNR1 . The photoresist layer PR may include a photoresist material.

도 13을 참조하면, 제1 하부 절연막층(42L)이 식각되어 제1 하부 절연막(42) 및 제3 하부 절연막층(46L)이 형성될 수 있다. 제1 하부 절연막층(42L)은 제1 하부 배선들(32)의 상면이 노출될 때까지 식각될 수 있다. 제1 하부 절연막(42)의 형성 후, 포토 레지스트층(PR)은 제거될 수 있다. Referring to FIG. 13 , the first lower insulating layer 42L may be etched to form a first lower insulating layer 42 and a third lower insulating layer 46L. The first lower insulating layer 42L may be etched until the top surfaces of the first lower interconnections 32 are exposed. After the formation of the first lower insulating layer 42 , the photoresist layer PR may be removed.

도 14를 참조하면, 제1 하부 절연막(42) 상에 제2 하부 절연막층(44L)이 형성될 수 있다. 평탄화 공정을 수행하여, 제2 하부 절연막층(44L)의 상면은 제3 하부 절연막층(26L)의 상면과 실질적으로 공면을 이룰 수 있다. Referring to FIG. 14 , a second lower insulating layer 44L may be formed on the first lower insulating layer 42 . By performing the planarization process, the upper surface of the second lower insulating film layer 44L may be substantially coplanar with the upper surface of the third lower insulating film layer 26L.

도 15를 참조하면, 제2 하부 절연막층(44L) 내에 제2 하부 콘택들(33) 및 제2 하부 배선들(34)이 형성될 수 있다. 제3 하부 절연막층(46L) 내에 제5 하부 콘택들(53) 및 제5 하부 배선들(54)이 형성될 수 있다. 제2 하부 콘택들(33), 제2 하부 배선들(34), 제5 하부 콘택들(53) 및 제5 하부 배선들(54)의 형성은 노광 공정(photo-lithography) 및 식각 공정(etching)에 의해 수행될 수 있다.Referring to FIG. 15 , second lower contacts 33 and second lower wirings 34 may be formed in the second lower insulating layer 44L. Fifth lower contacts 53 and fifth lower wirings 54 may be formed in the third lower insulating layer 46L. The formation of the second lower contacts 33 , the second lower interconnections 34 , the fifth lower contacts 53 , and the fifth lower interconnections 54 is performed through a photo-lithography process and an etching process. ) can be done by

도 16을 참조하면, 도 12 내지 도 15를 참조하여 설명한 공정을 한번 더 수행하여, 주변 회로 구조체(PS)를 제조할 수 있다. Referring to FIG. 16 , the process described with reference to FIGS. 12 to 15 may be performed once more to manufacture the peripheral circuit structure PS.

도 17을 참조하면, 주변 회로 구조체(PS)상에 셀 어레이 구조체(CS)가 형성될 수 있다. 이에 따라 본 발명의 실시예에 따른 3차원 반도체 메모리 장치를 제조할 수 있다. Referring to FIG. 17 , a cell array structure CS may be formed on the peripheral circuit structure PS. Accordingly, the 3D semiconductor memory device according to the embodiment of the present invention may be manufactured.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains may practice the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (10)

기판;
상기 기판 상에 배치되는 주변 회로 구조체;
상기 주변 회로 구조체 상에 배치되는 반도체 층;
상기 반도체 층 상에 수직적으로 적층되는 게이트 전극들을 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하는 제1 수직 채널 구조체들을 포함하되,
상기 주변 회로 구조체는:
상기 기판 상의 제1 하부 절연막;
상기 제1 하부 절연막 상에 배치되는 제2 하부 절연막; 및
상기 제1 하부 절연막 및 상기 제2 하부 절연막 내에 제공되며 상기 기판에 연결되는 제1 하부 배선 구조체들을 포함하고,
상기 제2 하부 절연막은 상기 제1 하부 절연막보다 유전상수가 더 높은 절연 물질을 포함하는 3차원 반도체 메모리 장치. Board;
a peripheral circuit structure disposed on the substrate;
a semiconductor layer disposed on the peripheral circuit structure;
a stacked structure including gate electrodes vertically stacked on the semiconductor layer; and
Including first vertical channel structures penetrating the stacked structure,
The peripheral circuit structure comprises:
a first lower insulating film on the substrate;
a second lower insulating layer disposed on the first lower insulating layer; and
and first lower wiring structures provided in the first lower insulating film and the second lower insulating film and connected to the substrate;
The second lower insulating layer includes an insulating material having a higher dielectric constant than that of the first lower insulating layer. 제 1항에 있어서,
상기 제1 하부 절연막은 유전 상수가 1 내지 4인 절연 물질을 포함하고,
상기 제2 하부 절연막은 유전 상수가 9 내지 30인 절연 물질을 포함하는 3차원 반도체 메모리 장치. The method of claim 1,
The first lower insulating layer includes an insulating material having a dielectric constant of 1 to 4,
The second lower insulating layer includes an insulating material having a dielectric constant of 9 to 30. 제 1항에 있어서,
상기 제2 하부 절연막은 HfO2, ZrO2, 및 Al2O3 중 적어도 하나를 포함하는 3차원 반도체 메모리 장치. The method of claim 1,
The second lower insulating layer includes at least one of HfO 2 , ZrO 2 , and Al 2 O 3 3D semiconductor memory device. 제 1항에 있어서,
상기 제1 하부 절연막 및 상기 제2 하부 절연막 각각은 상기 기판의 상면에 수직한 제1 방향에 따른 높이를 가지고,
상기 제1 하부 절연막의 높이는 상기 제2 하부 절연막의 높이보다 작은 3차원 반도체 메모리 장치.The method of claim 1,
Each of the first lower insulating film and the second lower insulating film has a height in a first direction perpendicular to the upper surface of the substrate;
A height of the first lower insulating layer is smaller than a height of the second lower insulating layer. 제 1항에 있어서,
상기 기판은 셀 어레이 영역, 제1 연결 영역, 및 제2 연결 영역을 포함하고,
상기 적층 구조체는 상기 제1 연결 영역 상에서 계단 구조를 갖는 3차원 반도체 메모리 장치. The method of claim 1,
The substrate includes a cell array region, a first connection region, and a second connection region;
wherein the stacked structure has a step structure on the first connection region. 제 5항에 있어서,
상기 제1 하부 절연막 및 상기 제2 하부 절연막은 상기 기판의 상기 셀 어레이 영역 및 상기 제1 연결 영역 상에 배치되고,
상기 주변 회로 구조체는 상기 기판의 상기 제2 연결 영역 상에 배치되어 상기 기판을 덮는 제3 하부 절연막을 더 포함하고,
상기 제3 하부 절연막은 상기 제2 하부 절연막보다 유전상수가 더 낮은 절연 물질을 포함하는 3차원 반도체 메모리 장치. 6. The method of claim 5,
the first lower insulating layer and the second lower insulating layer are disposed on the cell array region and the first connection region of the substrate;
The peripheral circuit structure further includes a third lower insulating layer disposed on the second connection region of the substrate to cover the substrate,
The third lower insulating layer includes an insulating material having a lower dielectric constant than that of the second lower insulating layer. 제 6항에 있어서,
상기 주변 회로 구조체는 상기 제3 하부 절연막 내에 제공되며 상기 기판에 연결되는 제2 하부 배선 구조체들을 더 포함하고,
상기 제3 하부 절연막 상에 배치되어 상기 제2 하부 배선 구조체들을 통해 상기 기판과 연결되는 주변 컨택 플러그를 더 포함하는 3차원 반도체 메모리 장치. 7. The method of claim 6,
The peripheral circuit structure further includes second lower wiring structures provided in the third lower insulating layer and connected to the substrate,
and a peripheral contact plug disposed on the third lower insulating layer and connected to the substrate through the second lower interconnection structures. 제 1항에 있어서,
상기 제1 하부 배선 구조체들 중, 상기 기판의 상면에 평행한 방향으로 서로 인접하는 한 쌍의 제1 하부 배선 구조체들, 및 상기 한 쌍의 제1 하부 배선 구조체들 사이의 상기 제2 하부 절연막의 일부는 캐패시터로 기능하는 3차원 반도체 메모리 장치. The method of claim 1,
a pair of first lower interconnection structures adjacent to each other in a direction parallel to the upper surface of the substrate, and the second lower insulating layer between the pair of first lower interconnection structures among the first lower interconnection structures; A three-dimensional semiconductor memory device, some of which functions as a capacitor. 셀 어레이 영역, 제1 연결 영역, 및 제2 연결 영역을 포함하는 기판;
상기 기판 상에 배치되는 주변 회로 구조체;
상기 주변 회로 구조체 상에 배치되는 반도체 층;
상기 셀 어레이 영역 및 상기 제1 연결 영역에 배치되며, 상기 반도체 층 상에 교대로 적층된 게이트 전극들 및 층간 절연막들을 포함하는 적층 구조체로서, 상기 적층 구조체는 상기 제1 연결 영역에서 계단 구조를 갖고;
상기 셀 어레이 영역 상에서 상기 적층 구조체를 관통하는 제1 수직 채널 구조체들; 및
상기 제2 연결 영역 상에 배치되고 상기 적층 구조체와 수평적으로 이격되는 주변 컨택 플러그들을 포함하되,
상기 주변 회로 구조체는:
상기 기판 상에 제공되는 주변 회로 트랜지스터들;
상기 기판 상에 배치되며 상기 기판 및 상기 주변 회로 트랜지스터들을 덮는 제1 하부 절연막;
상기 셀 어레이 영역 및 상기 제1 연결 영역에 배치되며, 상기 제1 하부 절연막 상에 배치되는 제2 하부 절연막;
상기 제2 연결 영역에 배치되며, 상기 제1 하부 절연막 상에 배치되는 제3 하부 절연막; 및
상기 제1 내지 제3 하부 절연막들 내에 배치되고, 상기 기판과 연결되는 하부 배선 구조체들을 포함하고,
상기 제2 하부 절연막은 상기 제1 하부 절연막 및 상기 제3 하부 절연막보다 유전상수가 더 큰 절연물질을 포함하는 3차원 반도체 메모리 장치.a substrate including a cell array region, a first connection region, and a second connection region;
a peripheral circuit structure disposed on the substrate;
a semiconductor layer disposed on the peripheral circuit structure;
A stacked structure disposed in the cell array area and the first connection area and including gate electrodes and interlayer insulating layers alternately stacked on the semiconductor layer, wherein the stacked structure has a step structure in the first connection area; ;
first vertical channel structures passing through the stacked structure on the cell array region; and
and peripheral contact plugs disposed on the second connection area and horizontally spaced apart from the stacked structure,
The peripheral circuit structure comprises:
peripheral circuit transistors provided on the substrate;
a first lower insulating layer disposed on the substrate and covering the substrate and the peripheral circuit transistors;
a second lower insulating layer disposed on the cell array region and the first connection region and disposed on the first lower insulating layer;
a third lower insulating layer disposed in the second connection region and disposed on the first lower insulating layer; and
and lower wiring structures disposed in the first to third lower insulating layers and connected to the substrate;
and the second lower insulating layer includes an insulating material having a higher dielectric constant than that of the first lower insulating layer and the third lower insulating layer. 제 9항에 있어서,
상기 제1 하부 절연막 및 제3 하부 절연막은 유전 상수가 1 내지 4인 절연 물질을 포함하고,
상기 제2 하부 절연막은 유전 상수가 9 내지 30인 절연 물질을 포함하는 3차원 반도체 메모리 장치.10. The method of claim 9,
The first lower insulating layer and the third lower insulating layer include an insulating material having a dielectric constant of 1 to 4,
The second lower insulating layer includes an insulating material having a dielectric constant of 9 to 30.
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