KR20220143789A - Three-dimensional semiconductor memory device and electronic system including the same - Google Patents

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KR20220143789A
KR20220143789A KR1020220067788A KR20220067788A KR20220143789A KR 20220143789 A KR20220143789 A KR 20220143789A KR 1020220067788 A KR1020220067788 A KR 1020220067788A KR 20220067788 A KR20220067788 A KR 20220067788A KR 20220143789 A KR20220143789 A KR 20220143789A
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이태희
백광렬
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삼성전자주식회사
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Abstract

The present invention provides a three-dimensional semiconductor memory device and an electronic system including the same. The three-dimensional semiconductor memory device may include: a peripheral circuit structure including a peripheral circuit insulating film covering peripheral circuits on a semiconductor substrate and an upper wiring in the peripheral circuit insulating film, and interlayer insulating films and gate electrodes alternately stacked on the peripheral circuit structure. The upper wiring includes a first portion having a first thickness and a first width and a second portion having a second thickness and a second width. The first thickness may be smaller than the second thickness, and the first width may be equal to the second width.

Description

3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템. {Three-dimensional semiconductor memory device and electronic system including the same}A three-dimensional semiconductor memory device and an electronic system including the same. {Three-dimensional semiconductor memory device and electronic system including the same}

본 발명은 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 보다 구체적으로 수직 채널 구조체를 포함하는 비휘발성 3차원 반도체 메모리 장치, 및 이를 포함하는 전자 시스템에 관한 것이다.The present invention relates to a 3D semiconductor memory device and an electronic system including the same, and more particularly, to a nonvolatile 3D semiconductor memory device including a vertical channel structure, and an electronic system including the same.

데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 데이터 저장 용량을 증가시키면서, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.In an electronic system requiring data storage, a semiconductor device capable of storing high-capacity data is required. While increasing data storage capacity, it is required to increase the density of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of a two-dimensional or planar semiconductor device, since the degree of integration is mainly determined by an area occupied by a unit memory cell, it is greatly affected by the level of a fine pattern forming technique. However, since ultra-expensive equipment is required for pattern miniaturization, the degree of integration of the 2D semiconductor device is increasing, but is still limited. Accordingly, three-dimensional semiconductor memory devices including three-dimensionally arranged memory cells have been proposed.

본 발명이 해결하고자 하는 과제는 반도체 메모리 장치에 있어서, 전기적 특성 및 신뢰성이 개선된 3차원 반도체 메모리 장치 및 이를 포함하는 포함하는 전자 시스템을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a three-dimensional semiconductor memory device with improved electrical characteristics and reliability in a semiconductor memory device, and an electronic system including the same.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those of ordinary skill in the art from the following description.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시 예에 따른 3차원 반도체 메모리 장치는 반도체 기판 상의 주변 회로들을 덮는 주변 회로 절연막 및 상기 주변 회로 절연막 내의 상부 배선을 포함하는 주변 회로 구조체, 및 상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체를 포함하되, 상기 상부 배선은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며, 상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일할 수 있다.In order to achieve the above object, a three-dimensional semiconductor memory device according to an embodiment of the present invention includes a peripheral circuit structure including a peripheral circuit insulating film covering peripheral circuits on a semiconductor substrate and upper wiring in the peripheral circuit insulating film, and the peripheral circuit structure A stacked structure including interlayer insulating layers and gate electrodes alternately stacked on a circuit structure, wherein the upper wiring includes a first portion having a first thickness and a first width and a second portion having a second thickness and a second width It may include two portions, wherein the first thickness is less than the second thickness, and the first width may be the same as the second width.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시 예에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판, 상기 기판 상에 주변 회로 절연막, 주변 트랜지스터들을, 상부 배선 및 하부 배선을 포함하는 주변 회로 구조체, 상기 주변 회로 구조체 상의 소스 구조체, 상기 소스 구조체 상에 번갈아 적층된 전극들 및 층간 절연막들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하며 상기 소스 구조체와 연결되는 수직 구조체를 포함하되, 상기 상부 배선은 제1 상부 배선 및 제2 상부 배선을 포함하고, 상기 제1 및 제2 상부 배선들 각각은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며, 상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일하고, 상기 제1 및 제2 상부 배선들의 상기 제1 부분들 사이의 거리는 상기 제1 및 제2 상부 배선들의 상기 제2 부분들 사이의 거리보다 작을 수 있다.In order to achieve the above object, a three-dimensional semiconductor memory device according to an embodiment of the present invention includes a substrate including a cell array region and a connection region, a peripheral circuit insulating film on the substrate, peripheral transistors, an upper wiring and a lower wiring A peripheral circuit structure comprising: a source structure on the peripheral circuit structure, a stacked structure including electrodes and interlayer insulating layers alternately stacked on the source structure, and a vertical structure passing through the stacked structure and connected to the source structure, wherein the upper wiring comprises: a first upper wiring and a second upper wiring, wherein each of the first and second upper wirings comprises a first portion having a first thickness and a first width and a second portion having a second thickness and a second width; wherein the first thickness is smaller than the second thickness, the first width is equal to the second width, and a distance between the first portions of the first and second upper wirings is the first and The distance between the second portions of the second upper interconnections may be smaller than the distance between the second portions.

상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시 예에 따른 전자 시스템은 기판 상에 주변 회로 구조체, 상기 주변 회로 구조체 상에 적층된 전극들, 상기 전극들 사이에 각각 개재된 층간 절연막들, 상기 전극들과 상기 절연막들을 포함하는 적층 구조체, 상기 적층 구조체 관통하며, 소스 구조체와 연결되는 수직 구조체, 및 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치, 및 상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되, 상기 주변 회로 구조체는 상부 배선을 포함하고, 상기 상부 배선은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며, 상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일할 수 있다.In order to achieve the above object, an electronic system according to an embodiment of the present invention includes a peripheral circuit structure on a substrate, electrodes stacked on the peripheral circuit structure, interlayer insulating films interposed between the electrodes, and the A semiconductor device comprising: a stacked structure including electrodes and the insulating layers; a vertical structure passing through the stacked structure and connected to a source structure; and input/output pads electrically connected to peripheral circuits; a controller electrically connected to a device and controlling the semiconductor device, wherein the peripheral circuit structure includes an upper interconnection, wherein the upper interconnection includes a first portion having a first thickness and a first width, a second thickness, and a second portion having a second width, wherein the first thickness is smaller than the second thickness, and the first width may be the same as the second width.

본 발명에 따르면, 3차원 반도체 메모리 장치는 서로 다른 두께를 가진 금속 배선을 포함할 수 있다. 이에 따라, 비 회로 영역에서 금속 배선의 부피가 감소 될 수 있으므로, 패턴 밀도의 증가 및 후속 공정으로 인한 스트레스로 발생하는 크랙을 방지할 수 있다.According to the present invention, the 3D semiconductor memory device may include metal wires having different thicknesses. Accordingly, since the volume of the metal wiring can be reduced in the non-circuit region, cracks caused by stress caused by an increase in pattern density and subsequent processing can be prevented.

이상에서 본 발명은 기재된 실시 예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 통상의 기술자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.In the above, the present invention has been described in detail only with respect to the described embodiments, but it is obvious to those skilled in the art that various changes and modifications are possible within the scope of the technical spirit of the present invention, and it is natural that such variations and modifications belong to the appended claims. will be.

도 1은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 2는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ’ 선 및 Ⅱ-Ⅱ’ 선으로 자른 단면들에 각각 대응된다.
도 5는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 개략적으로 설명하기 위한 평면도이다.
도 6는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면이다.
도 7a 및 7b는 도 6의 A부분을 확대한 확대도들이다.
도 8은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로, 도 7a를 Ⅱ-Ⅱ' 선으로 자른 평면이다.
도 9는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치의 주변 회로 배선들을 설명하기 위한 사시도이다.
도 10은 도 6의 B부분을 확대한 확대도이다.
도 11은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로, 도 10을 Ⅲ-Ⅲ' 선으로 자른 평면이다.
도 12a 내지 도 12f는 도 7a의 실시 예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다1 is a diagram schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.
2 is a perspective view schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.
3 and 4 are cross-sectional views illustrating a semiconductor package including a three-dimensional semiconductor memory device according to embodiments of the present invention. each corresponds to
5 is a plan view schematically illustrating a 3D semiconductor memory device according to embodiments of the present invention.
6 is a cross-sectional view illustrating a 3D semiconductor memory device according to embodiments of the present invention, and is a cross-sectional view taken along line I-I' of FIG. 5 .
7A and 7B are enlarged views of part A of FIG. 6 .
FIG. 8 is a plan view illustrating a 3D semiconductor memory device according to embodiments of the present disclosure, and is a plan view taken along line II-II′ of FIG. 7A.
9 is a perspective view illustrating peripheral circuit wirings of a 3D semiconductor memory device according to embodiments of the present disclosure;
FIG. 10 is an enlarged view of part B of FIG. 6 .
11 is a plan view illustrating a 3D semiconductor memory device according to embodiments of the present invention, and is a plan view taken along line III-III′ of FIG. 10 .
12A to 12F are cross-sectional views illustrating a method of manufacturing a 3D semiconductor memory device according to the embodiment of FIG. 7A ;

이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. Like reference numerals may refer to like elements throughout the specification.

도 1은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.1 is a diagram schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.Referring to FIG. 1 , an electronic system 1000 according to embodiments of the present disclosure may include a 3D semiconductor memory device 1100 and a controller 1200 electrically connected to the 3D semiconductor memory device 1100 . . The electronic system 1000 may be a storage device including one or a plurality of 3D semiconductor memory devices 1100 or an electronic device including a storage device. For example, the electronic system 1000 may be a solid state drive device (SSD) device, a universal serial bus (USB) device, a computing system, a medical device, or a communication device including one or a plurality of 3D semiconductor memory devices 1100 . can

3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 NAND 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 예를 들어, 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.The 3D semiconductor memory device 1100 may be a nonvolatile memory device, for example, a 3D NAND flash memory device as described below. The 3D semiconductor memory device 1100 may include a first area 1100F and a second area 1100S on the first area 1100F. For example, the first area 1100F may be disposed next to the second area 1100S. The first region 1100F may be a peripheral circuit region including the decoder circuit 1110 , the page buffer 1120 , and the logic circuit 1130 . The second region 1100S includes a bit line BL, a common source line CSL, word lines WL, first lines LL1 and LL2, second lines UL1 and UL2, and a bit line. It may be a memory cell region including memory cell strings CSTR between BL and the common source line CSL.

제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 제2 트랜지스터들(UT1, UT2), 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시 예들에 따라 다양하게 변형될 수 있다.In the second region 1100S, each of the memory cell strings CSTR includes first transistors LT1 and LT2 adjacent to the common source line CSL and second transistors LT1 adjacent to the bit line BL. UT1 and UT2 , and a plurality of memory cell transistors MCT disposed between the first transistors LT1 and LT2 and the second transistors UT1 and UT2 . The number of the first transistors LT1 and LT2 and the number of the second transistors UT1 and UT2 may be variously modified according to embodiments.

예를 들어, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있고, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 각각 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있다. 제2 라인들(UL1, UL2)은 각각 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다. For example, the first transistors LT1 and LT2 may include a ground selection transistor, and the second transistors UT1 and UT2 may include a string selection transistor. The first lines LL1 and LL2 may be gate electrodes of the first transistors LT1 and LT2, respectively. The word lines WL may be gate electrodes of the memory cell transistors MCT. The second lines UL1 and UL2 may be gate electrodes of the second transistors UT1 and UT2, respectively.

예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.For example, the first transistors LT1 and LT2 may include a first erase control transistor LT1 and a ground select transistor LT2 connected in series. The second transistors UT1 and UT2 may include a string select transistor UT1 and a second erase control transistor UT2 connected in series. At least one of the first erase control transistor LT1 and the second erase control transistor UT2 deletes data stored in the memory cell transistors MCT using a gate induced leakage current (GIDL) phenomenon. It can be used for an erase operation.

공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL), 및 제2 라인들(UL1, UL2)은, 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.The common source line CSL, the first lines LL1 and LL2, the word lines WL, and the second lines UL1 and UL2 are connected to the second area 1100S in the first area 1100F. It may be electrically connected to the decoder circuit 1110 through the first connection wires 1115 extending to . The bit line BL may be electrically connected to the page buffer 1120 through second connection lines 1125 extending from the first area 1100F to the second area 1100S.

제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.In the first region 1100F, the decoder circuit 1110 and the page buffer 1120 may perform a control operation on at least one selected memory cell transistor among the plurality of memory cell transistors MCT. The decoder circuit 1110 and the page buffer 1120 may be controlled by the logic circuit 1130 . The 3D semiconductor memory device 1100 may communicate with the controller 1200 through the input/output pad 1101 electrically connected to the logic circuit 1130 . The input/output pad 1101 may be electrically connected to the logic circuit 1130 through an input/output connection line 1135 extending from the first area 1100F to the second area 1100S.

컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 예를 들어, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.The controller 1200 may include a processor 1210 , a NAND controller 1220 , and a host interface 1230 . For example, the electronic system 1000 may include a plurality of 3D semiconductor memory devices 1100 . In this case, the controller 1200 may control the plurality of 3D semiconductor memory devices 1100 . have.

프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 접근할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.The processor 1210 may control the overall operation of the electronic system 1000 including the controller 1200 . The processor 1210 may operate according to a predetermined firmware, and may access the 3D semiconductor memory device 1100 by controlling the NAND controller 1220 . The NAND controller 1220 may include a NAND interface 1221 that processes communication with the 3D semiconductor memory device 1100 . Through the NAND interface 1221 , a control command for controlling the 3D semiconductor memory device 1100 , data to be written to the memory cell transistors MCT of the 3D semiconductor memory device 1100 , and the 3D semiconductor memory device Data to be read from the memory cell transistors MCT of 1100 may be transmitted. The host interface 1230 may provide a communication function between the electronic system 1000 and an external host. Upon receiving a control command from an external host through the host interface 1230 , the processor 1210 may control the 3D semiconductor memory device 1100 in response to the control command.

도 2는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.2 is a perspective view schematically illustrating an electronic system including a 3D semiconductor memory device according to embodiments of the present invention.

도 2를 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 적어도 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.Referring to FIG. 2 , an electronic system 2000 according to embodiments of the present invention includes a main board 2001 , a controller 2002 mounted on the main board 2001 , at least one semiconductor package 2003 , and a DRAM (2004) may be included. The semiconductor package 2003 and the DRAM 2004 may be connected to the controller 2002 by wiring patterns 2005 provided on the main board 2001 .

메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예를 들어, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예를 들어, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다. The main board 2001 may include a connector 2006 including a plurality of pins coupled to an external host. The number and arrangement of the plurality of pins in the connector 2006 may vary according to a communication interface between the electronic system 2000 and the external host. For example, the electronic system 2000 may be configured among interfaces such as Universal Serial Bus (USB), Peripheral Component Interconnect Express (PCI-Express), Serial Advanced Technology Attachment (SATA), and M-Phy for Universal Flash Storage (UFS). It can communicate with an external host according to either one. For example, the electronic system 2000 may operate by power supplied from an external host through the connector 2006 . The electronic system 2000 may further include a power management integrated circuit (PMIC) for distributing power supplied from the external host to the controller 2002 and the semiconductor package 2003 .

컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.The controller 2002 may write data to or read data from the semiconductor package 2003 , and may improve the operating speed of the electronic system 2000 .

DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.The DRAM 2004 may be a buffer memory for mitigating a speed difference between the semiconductor package 2003 as a data storage space and an external host. The DRAM 2004 included in the electronic system 2000 may operate as a kind of cache memory, and may provide a space for temporarily storing data in a control operation for the semiconductor package 2003 . When the DRAM 2004 is included in the electronic system 2000 , the controller 2002 may further include a DRAM controller for controlling the DRAM 2004 in addition to the NAND controller for controlling the semiconductor package 2003 .

반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.The semiconductor package 2003 may include first and second semiconductor packages 2003a and 2003b spaced apart from each other. Each of the first and second semiconductor packages 2003a and 2003b may be a semiconductor package including a plurality of semiconductor chips 2200 . Each of the first and second semiconductor packages 2003a and 2003b includes the package substrate 2100 , the semiconductor chips 2200 on the package substrate 2100 , and adhesive layers 2300 disposed on lower surfaces of the semiconductor chips 2200 , respectively. ), a connection structure 2400 electrically connecting the semiconductor chips 2200 and the package substrate 2100, and a molding layer 2500 covering the semiconductor chips 2200 and the connection structure 2400 on the package substrate 2100. may include

패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 수직 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.The package substrate 2100 may be a printed circuit board including package upper pads 2130 . Each of the semiconductor chips 2200 may include input/output pads 2210 . Each of the input/output pads 2210 may correspond to the input/output pad 1101 of FIG. 1 . Each of the semiconductor chips 2200 may include gate stack structures 3210 and vertical channel structures 3220 . Each of the semiconductor chips 2200 may include a 3D semiconductor memory device as described below.

예를 들어, 연결 구조체(2400)는 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, 관통 전극(Through Silicon Via, TSV)에 의하여 서로 전기적으로 연결될 수도 있다.For example, the connection structure 2400 may be a bonding wire electrically connecting the input/output pads 2210 and the package upper pads 2130 . In each of the first and second semiconductor packages 2003a and 2003b , the semiconductor chips 2200 may be electrically connected to each other by a bonding wire method, and may be electrically connected to the package upper pads 2130 of the package substrate 2100 . can be connected According to exemplary embodiments, in each of the first and second semiconductor packages 2003a and 2003b , the semiconductor chips 2200 may include a through electrode (Through Silicon Via, TSV) instead of the bonding wire type connection structure 2400 . may be electrically connected to each other.

예를 들어, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예를 들어, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.For example, the controller 2002 and the semiconductor chips 2200 may be included in one package. For example, the controller 2002 and the semiconductor chips 2200 are mounted on a separate interposer substrate different from the main substrate 2001, and the controller 2002 and the semiconductor chips 2200 are mounted by wiring provided on the interposer substrate. ) may be connected to each other.

도 3 및 도 4는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 2를 Ⅰ-Ⅰ’ 선 및 Ⅱ-Ⅱ’ 선으로 자른 단면들에 각각 대응된다.3 and 4 are cross-sectional views illustrating a semiconductor package including a three-dimensional semiconductor memory device according to embodiments of the present invention. each corresponds to

도 3 및 도 4를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들, 및 패키지 기판(2100)과 복수의 반도체 칩들을 덮는 몰딩층(2500)을 포함할 수 있다.3 and 4 , the semiconductor package 2003 includes a package substrate 2100 and a plurality of semiconductor chips on the package substrate 2100 , and a molding layer 2500 covering the package substrate 2100 and the plurality of semiconductor chips. may include

패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.The package substrate 2100 is disposed on or exposed through the package substrate body portion 2120 , the package upper pads 2130 disposed on the upper surface of the package substrate body portion 2120 , and the lower surface of the package substrate body portion 2120 . It may include lower pads 2125 to be formed, and internal wirings 2135 electrically connecting the upper pads 2130 and the lower pads 2125 in the package substrate body 2120 . The upper pads 2130 may be electrically connected to the connection structures 2400 . The lower pads 2125 may be connected to the wiring patterns 2005 of the main board 2010 of the electronic system 2000 illustrated in FIG. 2 through conductive connectors 2800 .

반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조체(3210), 게이트 적층 구조체(3210)를 관통하는 수직 채널 구조체들(3220) 및 분리 구조체들(3230), 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240), 게이트 적층 구조체(3210)의 워드라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235) 및 도전 라인들(3250)을 포함할 수 있다.Each of the semiconductor chips 2200 may include a semiconductor substrate 3010 and a first structure 3100 and a second structure 3200 that are sequentially stacked on the semiconductor substrate 3010 . The first structure 3100 may include a peripheral circuit region including peripheral wirings 3110 . The second structure 3200 includes a common source line 3205 , a gate stack structure 3210 on the common source line 3205 , vertical channel structures 3220 passing through the gate stack structure 3210 , and isolation structures 3230 . ), bit lines 3240 electrically connected to the vertical channel structures 3220 , gate connection lines 3235 electrically connected to word lines (WL in FIG. 1 ) of the gate stack structure 3210 , and Conductive lines 3250 may be included.

반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 관통 배선(3245)은 게이트 적층 구조체(3210)를 관통할 수 있으며, 게이트 적층 구조체(3210)의 외측에 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 입출력 연결 배선(3265) 및 입출력 연결 배선(3265)과 전기적으로 연결되는 입출력 패드(2210)를 더 포함할 수 있다.Each of the semiconductor chips 2200 may include a through wiring 3245 electrically connected to the peripheral wirings 3110 of the first structure 3100 and extending into the second structure 3200 . The through wiring 3245 may pass through the gate stack structure 3210 and may be further disposed outside the gate stack structure 3210 . Each of the semiconductor chips 2200 is electrically connected to the peripheral wirings 3110 of the first structure 3100 and electrically connected to the input/output connection wiring 3265 and the input/output connection wiring 3265 extending into the second structure 3200 . It may further include an input/output pad 2210 connected to .

도 5는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 개략적으로 설명하기 위한 평면도이다. 도 6는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 5를 Ⅰ-Ⅰ' 선으로 자른 단면이다. 5 is a plan view schematically illustrating a 3D semiconductor memory device according to embodiments of the present invention. 6 is a cross-sectional view illustrating a 3D semiconductor memory device according to embodiments of the present invention, and is a cross-sectional view taken along line I-I' of FIG. 5 .

도 5 및 도 6을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치는, 셀 어레이 영역(CAR), 셀 어레이 영역(CAR)으로부터 제1 방향(D1)으로 연장되는 연결 영역(CNR)을 포함할 수 있다. 5 and 6 , the 3D semiconductor memory device according to the present invention includes a cell array region CAR and a connection region CNR extending from the cell array region CAR in a first direction D1 . can do.

셀 어레이 영역(CAR)은 도 3 및 도 4를 참조하여 설명한 수직 채널 구조체들(3220), 분리 구조체들(3230) 및 수직 채널 구조체들(3220)과 전기적으로 연결되는 비트 라인들(3240)이 제공되는 영역일 수 있다. 연결 영역(CNR)은 후술하는 패드부들(PAD)을 포함하는 계단식 구조를 갖는 영역일 수 있다. 도시된 바와 달리, 연결 영역(CNR)은 셀 어레이 영역(CAR)으로부터 제2 방향(D2)으로 연장될 수도 있다.The cell array region CAR includes bit lines 3240 electrically connected to the vertical channel structures 3220 , the isolation structures 3230 , and the vertical channel structures 3220 described with reference to FIGS. 3 and 4 . It may be a provided area. The connection region CNR may be a region having a stepped structure including pad parts PAD, which will be described later. Unlike the drawings, the connection region CNR may extend from the cell array region CAR in the second direction D2 .

3차원 반도체 메모리 장치는 반도체 기판(10), 반도체 기판(10) 상에 차례로 적층되는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.The 3D semiconductor memory device may include a semiconductor substrate 10 , a peripheral circuit structure PS and a cell array structure CS sequentially stacked on the semiconductor substrate 10 .

반도체 기판(10)은 셀 어레이 영역(CAR) 및 제1 및 제2 연결 영역들(CNR1, CNR2)을 포함할 수 있으며, 제1 연결 영역(CNR1)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 제2 연결 영역(CNR2) 사이에 위치할 수 있다.The semiconductor substrate 10 may include a cell array region CAR and first and second connection regions CNR1 and CNR2 , and the first connection region CNR1 is a cell array region in the first direction D1 . It may be positioned between (CAR) and the second connection region (CNR2).

주변 회로 구조체(PS)는 반도체 기판(10)의 전면 상에 집적되는 주변 회로들(PTR) 및 주변 회로들(PTR)을 덮은 주변 회로 절연막(50)을 포함할 수 있다. 반도체 기판(10)은 실리콘 기판일 수 있다. 반도체 기판(10)은 셀 어레이 영역(CAR) 및 제1 및 제2 연결 영역들(CNR1, CNR2)을 포함할 수 있으며, 제1 연결 영역(CNR1)은 제 1 방향(D1)으로 셀 어레이 영역(CAR)과 제2 연결 영역(CNR2) 사이에 위치할 수 있다.The peripheral circuit structure PS may include peripheral circuits PTR integrated on the entire surface of the semiconductor substrate 10 and the peripheral circuit insulating layer 50 covering the peripheral circuits PTR. The semiconductor substrate 10 may be a silicon substrate. The semiconductor substrate 10 may include a cell array region CAR and first and second connection regions CNR1 and CNR2 , and the first connection region CNR1 is a cell array region in the first direction D1 . It may be positioned between (CAR) and the second connection region (CNR2).

주변 회로들(PTR)은 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로 등일 수 있다. 보다 상세하게, 주변 회로들(PTR)은 NMOS 및 PMOS 트랜지스터들을 포함할 수 있다. 주변 회로 배선들이 주변 콘택 플러그들(PCP)을 통해 주변 회로들(PTR)과 전기적으로 연결될 수 있다.The peripheral circuits PTR may be row and column decoders, a page buffer, and a control circuit. In more detail, the peripheral circuits PTR may include NMOS and PMOS transistors. The peripheral circuit wires may be electrically connected to the peripheral circuits PTR through the peripheral contact plugs PCP.

주변 회로 절연막(50)이 반도체 기판(10) 전면 상에 제공될 수 있다. 주변 회로 절연막(50)은 반도체 기판(10) 상에서 주변 회로들(PTR), 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(PLP)을 덮을 수 있다. 주변 콘택 플러그들(PCP), 주변 회로 배선들(PLP)은 주변 회로들(PTR)과 전기적으로 연결될 수 있다. 본 발명의 실시 예들에 따른 주변 회로 배선들(PLP)에 대해서는 도 7a 및 도 7b를 참조하여 보다 상세히 후술하기로 한다.A peripheral circuit insulating layer 50 may be provided on the entire surface of the semiconductor substrate 10 . The peripheral circuit insulating layer 50 may cover the peripheral circuits PTR, the peripheral contact plugs PCP, and the peripheral circuit wirings PLP on the semiconductor substrate 10 . The peripheral contact plugs PCP and the peripheral circuit wirings PLP may be electrically connected to the peripheral circuits PTR. The peripheral circuit lines PLP according to embodiments of the present invention will be described later in more detail with reference to FIGS. 7A and 7B .

주변 회로 절연막(50)은 다층으로 적층된 절연막들을 포함할 수 있다. 예를 들어, 주변 회로 절연막(50)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 및/또는 저유전막을 포함할 수 있다. 일 예로, 주변 회로 절연막(50)은 제1 주변 회로 절연막(51) 및 제2 주변 회로 절연막(53)을 포함할 수 있다. 제1 및 제2 주변 회로 절연막들(51, 53)은 동일하거나 다른 물질을 포함할 수 있다.The peripheral circuit insulating layer 50 may include insulating layers stacked in multiple layers. For example, the peripheral circuit insulating layer 50 may include a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and/or a low dielectric layer. For example, the peripheral circuit insulating film 50 may include a first peripheral circuit insulating film 51 and a second peripheral circuit insulating film 53 . The first and second peripheral circuit insulating layers 51 and 53 may include the same or different materials.

셀 어레이 구조체(CS)가 주변 회로 절연막(50) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 소스 구조체(CST), 적층 구조체(ST), 수직 구조체들(VS), 셀 콘택 플러그들(CPLG), 관통 콘택 플러그들(TPLG), 및 비트 라인들(BL)을 포함할 수 있다.The cell array structure CS may be disposed on the peripheral circuit insulating layer 50 . The cell array structure CS includes the source structure CST, the stack structure ST, the vertical structures VS, the cell contact plugs CPLG, the through contact plugs TPLG, and the bit lines BL. may include

소스 구조체(CST)는 주변 회로 절연막(50)과 적층 구조체(ST) 사이에 배치될 수 있다. 소스 구조체(CST)는 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 적층 구조체(ST)와 나란하게 제1 방향(D1)으로 연장될 수 있다. 소스 구조체(CST)는 반도체막(SE), 소스 도전 패턴(SC) 및 소스 도전 패턴(SC) 상의 서포트 도전 패턴(SP)을 포함할 수 있다.The source structure CST may be disposed between the peripheral circuit insulating layer 50 and the stacked structure ST. The source structure CST may extend in the first direction D1 in parallel to the stack structure ST in the cell array area CAR and the connection area CNR. The source structure CST may include a semiconductor layer SE, a source conductive pattern SC, and a support conductive pattern SP on the source conductive pattern SC.

실시 예들에 따르면, 반도체막(SE) 상에 도 1에 도시된 셀 스트링들(도 1의 CSTR)이 집적될 수 있다. 적층 구조체(ST) 및 수직 구조체들(VS)은 도 1에 도시된 셀 스트링들(도 1의 CSTR)을 구성할 수 있다.In some embodiments, the cell strings (CSTR of FIG. 1 ) shown in FIG. 1 may be integrated on the semiconductor layer SE. The stacked structure ST and the vertical structures VS may constitute the cell strings (CSTR of FIG. 1 ) illustrated in FIG. 1 .

보다 상세하게, 반도체막(SE)은 주변 회로 절연막(50)의 상면 상에 배치될 수 있다. 반도체막(SE)은 반도체 물질, 절연 물질, 또는 도전 물질로 이루어질 수 있다. 반도체막(SE)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 일 에로, 반도체막(SE)은 도핑된 폴리실리콘, 불순물이 언도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 반도체막(SE)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.In more detail, the semiconductor layer SE may be disposed on the upper surface of the peripheral circuit insulating layer 50 . The semiconductor layer SE may be formed of a semiconductor material, an insulating material, or a conductive material. The semiconductor layer SE may include a semiconductor doped with dopants having a first conductivity type (eg, n-type) and/or an intrinsic semiconductor that is not doped with impurities. For example, the semiconductor layer SE may include doped polysilicon, undoped polysilicon, metal, conductive metal nitride, conductive metal silicide, conductive metal oxide, or a combination thereof. The semiconductor layer SE may have a crystal structure including at least one selected from single crystal, amorphous, and polycrystalline.

소스 도전 패턴(SC)은 셀 어레이 영역(CAR)에서 반도체막(SE)과 적층 구조체(ST) 사이에 배치될 수 있다. 소스 도전 패턴(SC)은 제1 도전형을 갖는 도펀트들(예를 들어, 인(P) 또는 비소(As))이 도핑된 반도체 물질로 이루어질 수 있다. 일 예로, 소스 도전 패턴(SC)은 n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있다.The source conductive pattern SC may be disposed between the semiconductor layer SE and the stacked structure ST in the cell array region CAR. The source conductive pattern SC may be formed of a semiconductor material doped with dopants having a first conductivity type (eg, phosphorus (P) or arsenic (As)). For example, the source conductive pattern SC may be formed of a polysilicon layer doped with n-type dopants.

서포트 도전 패턴(SP)은 셀 어레이 영역(CAR)에서 소스 도전 패턴(SC)의 상면을 덮을 수 있다. 서포트 도전 패턴(SP)은 제1 도전형(예를 들어 n형)을 갖는 도펀트들이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 일 예로, n형 도펀트들이 도핑된 폴리실리콘막으로 이루어질 수 있으며, n형 도펀트 농도는 소스 도전 패턴(SC)에서보다 작을 수 있다.The support conductive pattern SP may cover an upper surface of the source conductive pattern SC in the cell array region CAR. The support conductive pattern SP may include a semiconductor doped with dopants having a first conductivity type (eg, n-type) and/or an intrinsic semiconductor that is not doped with impurities. For example, the polysilicon layer may be formed of a polysilicon layer doped with n-type dopants, and the n-type dopant concentration may be smaller than that of the source conductive pattern SC.

제1 연결 영역(CNR1)에서, 소스 구조체(CST) 및 반도체막(SE)을 관통하는 관통 절연 패턴(111)이 제공될 수 있다. 관통 절연 패턴(111)은 주변 회로 절연막(50)과 접촉할 수 있다. 제1 연결 영역(CNR1)에서 반도체막(SE)과 적층 구조체(ST) 사이에 더미 절연 패턴이 배치될 수 있다.In the first connection region CNR1 , a through insulating pattern 111 penetrating the source structure CST and the semiconductor layer SE may be provided. The through insulating pattern 111 may contact the peripheral circuit insulating layer 50 . A dummy insulating pattern may be disposed between the semiconductor layer SE and the stacked structure ST in the first connection region CNR1 .

적층 구조체(ST)가 소스 구조체(CST) 상에 배치될 수 있다. 적층 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제1 방향(D1)을 따라 연장될 수 있으며, 제1 연결 영역(CNR1)에서 계단식 구조를 가질 수 있다.The stacked structure ST may be disposed on the source structure CST. The stacked structure ST may extend from the cell array region CAR to the connection region CNR in the first direction D1 , and may have a stepped structure in the first connection region CNR1 .

적층 구조체(ST)는 서로 교차하는 제1 및 제2 방향들(D1, D2)에 대해 수직하는 제3 방향(D3)을 따라 번갈아 적층된 전극들(GE) 및 층간 절연막들(ILD)을 포함할 수 있다. 전극들(GE) 각각은 제1 연결 영역(CNR1)에서 패드부들(PAD)를 포함할 수 있으며, 셀 콘택 플러그들(CPLG)은 전극들(GE)의 패드부들(PAD)에 접속될 수 있다. 전극들(GE)은 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 층간 절연막들(ILD)은 실리콘 산화막 및/또는 저유전막을 포함할 수 있다. 실시 예들에 따르면, 반도체 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 적층 구조체(ST)의 전극들(GE)은 도 1을 참조하여 설명된 게이트 하부 라인들(LL1, LL2), 워드 라인들(WL), 및 게이트 상부 라인들(UL1, UL2)로써 사용될 수 있다.The stacked structure ST includes electrodes GE and interlayer insulating layers ILD that are alternately stacked in a third direction D3 perpendicular to first and second directions D1 and D2 crossing each other. can do. Each of the electrodes GE may include pad parts PAD in the first connection region CNR1 , and the cell contact plugs CPLG may be connected to the pad parts PAD of the electrodes GE. . The electrodes GE may be, for example, a doped semiconductor (eg, doped silicon, etc.), a metal (eg, tungsten, copper, aluminum, etc.), a conductive metal nitride (eg, titanium nitride, tantalum nitride, etc.) or a transition It may include at least one selected from a metal (eg, titanium, tantalum, etc.). The interlayer insulating layers ILD may include a silicon oxide layer and/or a low dielectric layer. According to embodiments, the semiconductor device may be a vertical NAND flash memory device, in which case, the electrodes GE of the stacked structure ST include the gate lower lines LL1 and LL2 described with reference to FIG. 1 , The word lines WL and the gate upper lines UL1 and UL2 may be used.

실시 예들에 따르면, 적층 구조체(ST)는 제1 연결 영역(CNR1)에서 전극들(GE)과 동일 레벨에 위치하며 각각 절연막들(ILD) 사이에 배치되는 몰드 패턴들(MLP)을 포함할 수 있다. 몰드 패턴들(MLP)은 층간 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다. 몰드 패턴들(MLP)은 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 저마늄 중의 적어도 하나를 포함할 수 있다. 몰드 패턴들(MLP)은 전극들(GE)의 패드부들보다 셀 어레이 영역(CAR)에 가까울 수 있다. 또한, 몰드 패턴들(MLP)은, 평면적 관점에서, 관통 절연 패턴(111)과 중첩될 수 있다.In some embodiments, the stacked structure ST may include mold patterns MLP positioned at the same level as the electrodes GE in the first connection region CNR1 and disposed between the insulating layers ILD, respectively. have. The mold patterns MLP may include an insulating material different from that of the interlayer insulating layers ILD. The mold patterns MLP may include, for example, at least one of a silicon nitride layer, a silicon oxynitride layer, and silicon germanium. The mold patterns MLP may be closer to the cell array region CAR than the pad portions of the electrodes GE. Also, the mold patterns MLP may overlap the through insulating pattern 111 in a plan view.

관통 절연 패턴(TIP)이 제1 연결 영역(CNR1)에서 적층 구조체(ST)의 일부를 관통할 수 있다. 관통 절연 패턴(TIP)은 전극들(GE)과 몰드 패턴들(MLP) 사이에 제공될 수 있다. 관통 절연 패턴(TIP)은, 평면적 관점에서, 몰드 패턴들(MLP)을 둘러쌀 수 있다. 관통 절연 패턴(TIP)은 적층 구조체(ST)의 측벽 및 몰드 패턴들(MLP)의 측벽들을 덮는 절연막을 포함할 수 있다. 관통 절연 패턴(TIP)은 서포트 도전 패턴(SP)의 상면 및/또는 관통 절연 패턴(111)의 상면과 접촉할 수 있다.The through insulating pattern TIP may pass through a portion of the stack structure ST in the first connection region CNR1 . The through insulating pattern TIP may be provided between the electrodes GE and the mold patterns MLP. The through insulating pattern TIP may surround the mold patterns MLP in a plan view. The through insulating pattern TIP may include an insulating layer covering the sidewalls of the stack structure ST and the sidewalls of the mold patterns MLP. The through insulating pattern TIP may contact the upper surface of the support conductive pattern SP and/or the upper surface of the through insulating pattern 111 .

수직 구조체들(VS)이 셀 어레이 영역(CAR)에서 적층 구조체(ST) 및 소스 구조체(SCT)를 관통할 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 복수 개의 수직 구조체들(VS) 각각은 수직 반도체 패턴 및 수직 반도체 패턴의 측벽을 둘러싸는 데이터 저장 패턴, 및 수직 반도체 패턴 내부의 갭필 절연 패턴을 포함할 수 있다.The vertical structures VS may pass through the stack structure ST and the source structure SCT in the cell array area CAR. The vertical structures VS may be arranged in one direction or arranged in a zigzag form in a plan view. Each of the plurality of vertical structures VS may include a vertical semiconductor pattern, a data storage pattern surrounding sidewalls of the vertical semiconductor pattern, and a gap-fill insulating pattern inside the vertical semiconductor pattern.

수직 구조체들(VS)의 상면은 층간 절연막(ILD)의 최상단의 상면과 공면을 이룰 수 있다. 수직 구조체들(VS)은 층간 절연막(ILD)의 최상단의 상면에서 최대 폭을 가질 수 있다. 수직 구조체들(VS) 각각은 그 바닥면에서 최소 폭을 가질 수 있으며, 최소 폭은 최대 폭보다 작을 수 있다. 이와 달리, 수직 구조체들(VS) 각각은 그 상면에서 폭과 그 바닥면에서 폭이 실질적으로 동일할 수도 있다. 서로 인접하는 수직 구조체들(VS) 간의 거리는 수직 구조체들(VS) 각각의 최대 폭보다 작을 수 있다.A top surface of the vertical structures VS may be coplanar with a top surface of an uppermost end of the interlayer insulating layer ILD. The vertical structures VS may have a maximum width on the uppermost surface of the interlayer insulating layer ILD. Each of the vertical structures VS may have a minimum width at its bottom surface, and the minimum width may be smaller than the maximum width. Alternatively, each of the vertical structures VS may have substantially the same width at its top surface and the width at its bottom surface. A distance between adjacent vertical structures VS may be smaller than a maximum width of each of the vertical structures VS.

제1 평탄 절연막(130)이 적층 구조체(ST) 상에서 수직 구조체들(VS)의 상면을 덮을 수 있다. 제1 평탄 절연막(130)은 층간 절연막들(ILD)의 상면을 덮을 수 있다. 제1 평탄 절연막(130)은 층간 절연막들(ILD)과 동일한 절연 물질로 이루어질 수 있다.The first planar insulating layer 130 may cover upper surfaces of the vertical structures VS on the stacked structure ST. The first planar insulating layer 130 may cover upper surfaces of the interlayer insulating layers ILD. The first planar insulating layer 130 may be made of the same insulating material as the interlayer insulating layers ILD.

제2, 제3, 및 제4 평탄 절연막들(140, 150, 160)이 제1 평탄 절연막(130) 상에 차례로 적층될 수 있다. 제2, 제3, 및 제4 평탄 절연막들(140, 150, 160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전 물질 등과 같은 절연 물질을 포함할 수 있다.The second, third, and fourth planar insulating layers 140 , 150 , and 160 may be sequentially stacked on the first planar insulating layer 130 . The second, third, and fourth planar insulating layers 140 , 150 , and 160 may include an insulating material such as silicon oxide, silicon nitride, silicon oxynitride, or a low-k material.

비트 라인들(BL)이 셀 어레이 영역(CAR)에서 제4 평탄 절연막(160) 상에 배치될 수 있으며, 평면도들에서 비트 라인들이 생략되어 있으나, 비트 라인들(BL)이 적층 구조체(ST)를 가로질러 제2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 하부 및 상부 비트 라인 콘택 플러그들(BCTa, BCTb)을 통해 수직 구조체들(VS)과 전기적으로 연결될 수 있다.The bit lines BL may be disposed on the fourth planar insulating layer 160 in the cell array region CAR, and the bit lines are omitted from plan views, but the bit lines BL are formed in the stacked structure ST. may extend in the second direction D2 across the . The bit lines BL may be electrically connected to the vertical structures VS through lower and upper bit line contact plugs BCTa and BCTb.

매립 절연막(120)이 계단식 구조를 갖는 적층 구조체(ST)의 패드부들(PAD)을 덮을 수 있다. 매립 절연막(120)은 실질적으로 평탄한 상면을 가질 수 있다. 매립 절연막(120)의 상면은 적층 구조체(ST)의 최상부에 위치하는 층간 절연막(ILD)의 상면과 실질적으로 공면을 이룰 수 있다. 매립 절연막(120)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다.The buried insulating layer 120 may cover the pad parts PAD of the stacked structure ST having a stepped structure. The filling insulation layer 120 may have a substantially flat top surface. A top surface of the buried insulating layer 120 may be substantially coplanar with a top surface of the interlayer insulating layer ILD positioned on the uppermost portion of the stacked structure ST. The buried insulating layer 120 may include one insulating layer or a plurality of stacked insulating layers.

제1 내지 제4 평탄 절연막들(130, 140, 150, 160)이 매립 절연막(120) 상에 차례로 적층될 수 있다. 일 실시 예에 따르면, 제2 평탄 절연막(140)은 불순물이 도우프된(doped) 실리콘 산화물을 포함하고, 제1 평탄 절연막(130)은 불순물이 언도우프된(undoped) 실리콘 산화물을 포함할 수 있다. 제2 평탄 절연막(140)에서 불순물들은 질소(nitrogen) 또는 인(phosphorous)을 포함할 수 있다. 다른 실시 예로, 제1 및 제2 평탄 절연막들(130, 140)이 모두 불순물이 도핑된 실리콘 산화물로 이루어질 수 있다.First to fourth planar insulating layers 130 , 140 , 150 , and 160 may be sequentially stacked on the buried insulating layer 120 . According to an embodiment, the second planar insulating layer 140 may include silicon oxide doped with impurities, and the first planar insulating layer 130 may include silicon oxide doped with impurities. have. In the second flat insulating layer 140 , impurities may include nitrogen or phosphorous. In another embodiment, both the first and second planar insulating layers 130 and 140 may be formed of silicon oxide doped with impurities.

셀 콘택 플러그들(CPLG)이 제1 및 제2 평탄 절연막들(130, 140) 및 매립 절연막(120)을 관통하여 전극들(GE)의 패드부들(PAD)에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 제2 평탄 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.The cell contact plugs CPLG may pass through the first and second planar insulating layers 130 and 140 and the buried insulating layer 120 to be respectively connected to the pad parts PAD of the electrodes GE. Vertical lengths of the cell contact plugs CPLG may decrease as they are adjacent to the cell array area CAR. Top surfaces of the cell contact plugs CPLG may be substantially coplanar. Top surfaces of the cell contact plugs CPLG may be substantially coplanar with the top surface of the second planar insulating layer 140 .

관통 콘택 플러그들(TPLG)이 제1 연결 영역(CNR1)에서 적층 구조체(ST)의 몰드 패턴들(MP) 및 관통 절연 패턴(111)을 수직적으로 관통하여 주변 회로 배선(PLP)에 연결될 수 있다. 관통 콘택 플러그들(TPLG)은 도전 라인들(CL)을 통해 셀 콘택 플러그들(CPLG)과 전기적으로 연결될 수 있다. 관통 콘택 플러그들(TPLG)의 상면들은 제2 평탄 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.The through contact plugs TPLG may vertically penetrate the mold patterns MP and the through insulating pattern 111 of the stack structure ST in the first connection region CNR1 to be connected to the peripheral circuit wiring PLP. . The through contact plugs TPLG may be electrically connected to the cell contact plugs CPLG through the conductive lines CL. Top surfaces of the through contact plugs TPLG may be substantially coplanar with the top surface of the second planar insulating layer 140 .

주변 콘택 플러그들(PPLG)이 제2 연결 영역(CNR2)에서 매립 절연막(120)을 관통하여 주변 회로 배선(PLP)에 연결될 수 있다. 주변 콘택 플러그들(PPLG)은 적층 구조체(ST)와 수평적으로 이격될 수 있다. 주변 콘택 플러그들(PPLG)의 상면들은 관통 콘택 플러그들(TPLG)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말해, 주변 콘택 플러그들(PPLG)의 상면들은 관통 콘택 플러그들(TPLG)의 상면들과 공면을 이룰 수 있다. 주변 콘택 플러그들(PPLG)의 상면들은 제2 평탄 절연막(140)의 상면과 실질적으로 공면을 이룰 수 있다.The peripheral contact plugs PPLG may pass through the buried insulating layer 120 in the second connection region CNR2 to be connected to the peripheral circuit wiring PLP. The peripheral contact plugs PPLG may be horizontally spaced apart from the stack structure ST. Top surfaces of the peripheral contact plugs PPLG may be positioned at substantially the same level as top surfaces of the through contact plugs TPLG. In other words, top surfaces of the peripheral contact plugs PPLG may be coplanar with the top surfaces of the through contact plugs TPLG. Top surfaces of the peripheral contact plugs PPLG may be substantially coplanar with the top surface of the second flat insulating layer 140 .

실시 예들에서, 셀 콘택 플러그들(CPLG), 관통 콘택 플러그들(TPLG), 및 주변 콘택 플러그들(PPLG)은 동시에 형성될 수 있다. 즉, 셀 콘택 홀들, 관통 콘택 홀들, 및 주변 콘택 홀들이 동시에 형성될 수 있다. 셀 콘택 홀들, 관통 콘택 홀들, 및 주변 콘택 홀들은 몰드 구조체 및 제1 및 제2 평탄 절연막들(130, 140) 이방성 식각하여 형성될 수 있다.In some embodiments, the cell contact plugs CPLG, the through contact plugs TPLG, and the peripheral contact plugs PPLG may be simultaneously formed. That is, cell contact holes, through contact holes, and peripheral contact holes may be simultaneously formed. The cell contact holes, the through contact holes, and the peripheral contact holes may be formed by anisotropically etching the mold structure and the first and second planar insulating layers 130 and 140 .

도전 라인들(CL)이 연결 영역(CNR)의 제4 평탄 절연막(160) 상에 배치될 수 있으며, 콘택 플러그들(LCT)을 통해 셀 콘택 플러그들(CPLG)에 접속될 수 있다.The conductive lines CL may be disposed on the fourth planar insulating layer 160 of the connection region CNR, and may be connected to the cell contact plugs CPLG through the contact plugs LCT.

도 7a 및 7b는 도 6의 A부분을 확대한 확대도들이다.7A and 7B are enlarged views of part A of FIG. 6 .

도 7a를 참조하면, 주변 회로 배선들(도 6의 PLP)은 상부 배선(TLM) 및 하부 배선(BLM)을 포함할 수 있다. 상부 배선(TLM)은 제1 상부 배선(TLM1) 및 제2 상부 배선(TLM2)을 포함할 수 있다. 하부 배선(BLM)은 상부 배선(TLM)에 비해 두께가 작을 수 있다. 상부 배선(TLM) 및 하부 배선(BLM)은 제1 방향(D1)으로 연장되어 반도체 기판(도 6의 10) 상에 제공될 수 있다. 주변 회로 절연막(50)은 상부 배선(TLM) 및 하부 배선(BLM)을 완전히 덮을 수 있다. 즉, 상부 배선(TLM) 및 하부 배선(BLM)은 주변 회로 절연막(50) 내에 제공될 수 있다.Referring to FIG. 7A , the peripheral circuit lines (PLP of FIG. 6 ) may include an upper line TLM and a lower line BLM. The upper interconnection TLM may include a first upper interconnection TLM1 and a second upper interconnection TLM2 . The lower interconnection BLM may have a smaller thickness than the upper interconnection TLM. The upper interconnection TLM and the lower interconnection BLM may extend in the first direction D1 to be provided on the semiconductor substrate 10 of FIG. 6 . The peripheral circuit insulating layer 50 may completely cover the upper wiring TLM and the lower wiring BLM. That is, the upper wiring TLM and the lower wiring BLM may be provided in the peripheral circuit insulating layer 50 .

상부 배선(TLM)은 라인부(LP) 및 연결부(CP)를 포함할 수 있다. 상부 배선(TLM)의 라인부(LP)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 상부 배선(TLM)의 제1 부분(P1)의 상면과 상부 배선(TLM)의 제2 부분(P2)의 상면은 동일한 평면상에 위치할 수 있다. 상부 배선(TLM)의 제1 부분(P1)은 제3 방향(D3)으로 제1 두께(T1)를 가질 수 있다. 상부 배선(TLM)의 제1 부분(P1)은 제1 방향(D1)으로 제1 길이(L1)를 가질 수 있다. 상부 배선(TLM)의 제2 부분(P2)은 제3 방향(D3)으로 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 제2 두께(T2)는 제1 두께(T1)의 약 2배일 수 있다. 상부 배선(TLM)의 제2 부분(P2)의 하면은 하부 배선(BLM)의 상면과 제3 방향(D3)으로 제2 길이(L2)만큼 이격될 수 있다. 상부 배선(TLM) 및 하부 배선(BLM)은 텅스텐(W), 알루미늄(Al) 및/또는 구리(Cu)를 포함할 수 있다.The upper wiring TLM may include a line part LP and a connection part CP. The line portion LP of the upper interconnection TLM may include a first portion P1 and a second portion P2 . A top surface of the first portion P1 of the upper wiring TLM and a top surface of the second portion P2 of the upper wiring TLM may be disposed on the same plane. The first portion P1 of the upper interconnection TLM may have a first thickness T1 in the third direction D3 . The first portion P1 of the upper interconnection TLM may have a first length L1 in the first direction D1 . The second portion P2 of the upper interconnection TLM may have a second thickness T2 in the third direction D3 . The second thickness T2 may be greater than the first thickness T1 . The second thickness T2 may be about twice the first thickness T1 . The lower surface of the second portion P2 of the upper line TLM may be spaced apart from the upper surface of the lower line BLM by a second length L2 in the third direction D3 . The upper interconnection TLM and the lower interconnection BLM may include tungsten (W), aluminum (Al), and/or copper (Cu).

제1 및 제2 상부 배선들(TLM1, TLM2)은 서로 인접한 상부 배선들(TLM)일 수 있다. 제1 및 제2 상부 배선들(TLM1, TLM2)의 제1 부분들(P1)이 제1 방향(D1)으로 떨어진 거리는 제1 및 제2 상부 배선들(TLM1, TLM2)의 제2 부분들(P2)의 제1 방향(D1)으로 떨어진 거리보다 작을 수 있다.The first and second upper interconnections TLM1 and TLM2 may be upper interconnections TLM adjacent to each other. A distance between the first portions P1 of the first and second upper wirings TLM1 and TLM2 in the first direction D1 is a distance from the second portions P1 of the first and second upper wirings TLM1 and TLM2. It may be smaller than the distance apart in the first direction D1 of P2).

상부 배선(TLM)은 듀얼 다마신(Dual Damascence) 공정에 의해 형성될 수 있다. 베리어막(37) 및 시드막(39)은 제1 주변 회로 절연막(51)과 상부 배선들(TLM) 사이 및 상부 배선들(TLM)과 하부 배선들(BLM) 사이에 위치할 수 있다. 베리어막(37)은 상부 배선(TLM)과 주변 회로 절연막(50) 사이에서 물질간 확산을 방지할 수 있다. 시드막(39)은 상부 배선(TLM)의 균일성을 증가시키며, 초기 핵생성 자리(nucleation site) 역할을 할 수 있다. 일 실시 예에 따르면, 시드막(39)은 생략될 수 있다. 따라서, 베리어막(37) 또는 시드막(39) 상에 상부 배선(TLM)이 제공될 수 있다. 베리어막(37)은 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W 및 WN 중 적어도 어느 하나를 포함할 수 있다. 시드막(39)은 상부 배선(TLM)을 형성하는 물질에 따라 달라질 수 있다.The upper interconnection TLM may be formed by a dual damascence process. The barrier layer 37 and the seed layer 39 may be positioned between the first peripheral circuit insulating layer 51 and the upper wirings TLM and between the upper wirings TLM and the lower wirings BLM. The barrier layer 37 may prevent material diffusion between the upper wiring TLM and the peripheral circuit insulating layer 50 . The seed layer 39 increases the uniformity of the upper interconnection TLM and may serve as an initial nucleation site. According to an embodiment, the seed layer 39 may be omitted. Accordingly, the upper interconnection TLM may be provided on the barrier layer 37 or the seed layer 39 . The barrier layer 37 may include at least one of Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, and WN. The seed layer 39 may vary depending on a material forming the upper interconnection TLM.

상부 배선(TLM)의 연결부(CP)는 제1 주변 회로 절연막(51)의 일부를 관통할 수 있다. 상부 배선(TLM)의 연결부(CP)는 상부 배선(TLM)의 제2 부분(P2)과 연결될 수 있다. 하부 배선(BLM)은 상부 배선(TLM)의 연결부(CP)와 연결될 수 있다. 즉, 상부 배선(TLM)의 연결부(CP)는 상부 배선(TLM)과 하부 배선(BLM)이 제3 방향(D3)으로 이격된 거리인 제2 길이(L2)를 가질 수 있다. 하부 배선(BLM)과 상부 배선(TLM)의 연결부(CP) 사이에 베리어막(37) 및 시드막(39)의 일부가 위치할 수 있다. 하부 배선(BLM)의 일부는 베리어막(37)의 일부와 접할 수 있다.The connection part CP of the upper wiring TLM may pass through a portion of the first peripheral circuit insulating layer 51 . The connection part CP of the upper wiring TLM may be connected to the second portion P2 of the upper wiring TLM. The lower wiring BLM may be connected to the connection part CP of the upper wiring TLM. That is, the connection portion CP of the upper wiring TLM may have a second length L2 that is a distance between the upper wiring TLM and the lower wiring BLM in the third direction D3 . A portion of the barrier layer 37 and the seed layer 39 may be positioned between the connection portion CP of the lower interconnection BLM and the upper interconnection TLM. A portion of the lower interconnection BLM may contact a portion of the barrier layer 37 .

도 7b를 참조하면, 주변 회로 구조체(PS)는 식각 정지막(ST) 및 제3 주변 회로 절연막(55)을 더 포함할 수 있다. 제3 주변 회로 절연막(55)은 제1 및 제2 주변 회로 절연막들(51, 53) 사이에 위치할 수 있다. 제3 주변 회로 절연막(55)은 제1 및 제2 주변 회로 절연막들(51, 53)과 동일하거나 다른 물질을 포함할 수 있다. 식각 정지막(ST)은 제1 및 제3 주변 회로 절연막들(51, 55) 사이에 위치할 수 있다. 식각 정지막(ST)로 인해 상부 배선(TLM)의 제1 부분(P1) 및 제2 부분(P2)의 단차가 발생할 수 있다. 즉, 식각 정지막(ST)에 의해 제2 두께(T2)가 제1 두께(T1)보다 클 수 있다. 식각 정지막(ST)은 제1 내지 제3 주변 회로 절연막들(51, 53, 55)과 다른 절연 물질을 포함할 수 있다. 상부 배선(TLM)의 제1 부분(P1)은 제3 주변 회로 절연막(55) 내에 배치될 수 있다. 상부 배선(TLM)의 제2 부분(P2)은 제1 및 제3 주변 회로 절연막들(51, 55) 내에 배치될 수 있다. 제2 주변 회로 절연막(53)은 상부 배선(TLM) 상에 제공될 수 있다.Referring to FIG. 7B , the peripheral circuit structure PS may further include an etch stop layer ST and a third peripheral circuit insulating layer 55 . The third peripheral circuit insulating layer 55 may be positioned between the first and second peripheral circuit insulating layers 51 and 53 . The third peripheral circuit insulating layer 55 may include the same or different material from the first and second peripheral circuit insulating layers 51 and 53 . The etch stop layer ST may be positioned between the first and third peripheral circuit insulating layers 51 and 55 . A step may occur between the first portion P1 and the second portion P2 of the upper interconnection TLM due to the etch stop layer ST. That is, the second thickness T2 may be greater than the first thickness T1 due to the etch stop layer ST. The etch stop layer ST may include an insulating material different from that of the first to third peripheral circuit insulating layers 51 , 53 , and 55 . The first portion P1 of the upper interconnection TLM may be disposed in the third peripheral circuit insulating layer 55 . The second portion P2 of the upper interconnection TLM may be disposed in the first and third peripheral circuit insulating layers 51 and 55 . The second peripheral circuit insulating layer 53 may be provided on the upper wiring TLM.

도 8은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로, 도 7a를 Ⅱ-Ⅱ' 선으로 자른 평면이다.FIG. 8 is a plan view illustrating a 3D semiconductor memory device according to embodiments of the present disclosure, and is a plan view taken along line II-II′ of FIG. 7A.

도 7a 및 도 8을 참조하면, 복수 개의 제1 및 제2 상부 배선들(TLM1, TLM2)이 제공될 수 있다. 제1 및 제2 상부 배선들(TLM1, TLM2) 각각은 제1 방향(D1)으로 연장될 수 있다. 제1 상부 배선들(TLM1)은 제2 상부 배선들(TLM2)과 제1 방향(D1)으로 이격되어 배치될 수 있다. 제1 상부 배선들(TLM1)은 제2 방향(D2)으로 이격되어 일정한 간격으로 배치될 수 있다. 제2 상부 배선들(TLM2)은 제2 방향(D2)으로 이격되어 일정한 간격으로 배치될 수 있다. 제1 주변 회로 절연막(51)이 제1 및 제2 상부 배선들(TLM1, TLM2)을 둘러쌀 수 있다.7A and 8 , a plurality of first and second upper wirings TLM1 and TLM2 may be provided. Each of the first and second upper interconnections TLM1 and TLM2 may extend in the first direction D1 . The first upper wirings TLM1 may be disposed to be spaced apart from the second upper wirings TLM2 in the first direction D1 . The first upper wirings TLM1 may be spaced apart from each other in the second direction D2 and disposed at regular intervals. The second upper wirings TLM2 may be spaced apart from each other in the second direction D2 and disposed at regular intervals. The first peripheral circuit insulating layer 51 may surround the first and second upper wirings TLM1 and TLM2 .

제1 상부 배선들(TLM1)과 제2 상부 배선들(TLM2)이 인접한 부분에 제1 영역(R1)이 제공될 수 있다. 제1 영역(R1)은 배선의 끝부분(Line-end)일 수 있다. 제1 영역(R1)은 제1 및 제2 상부 배선들(TLM1, TLM2)의 연결부(CP), 제1 및 제2 상부 배선들(TLM1, TLM2)의 제2 부분들(P2), 및 하부 배선들(BLM)을 포함하지 않을 수 있다. 제1 영역(R1)은 제1 및 제2 상부 배선들(TLM1, TLM2)의 제1 부분들(P1)만 포함할 수 있다. 제1 영역(R1)의 제1 방향(D1)으로 길이는 약 2μm 내외일 수 있다.A first region R1 may be provided in a portion adjacent to the first upper interconnections TLM1 and the second upper interconnections TLM2 . The first region R1 may be a line-end of the wiring. The first region R1 includes the connection portion CP of the first and second upper interconnections TLM1 and TLM2 , the second portions P2 of the first and second upper interconnections TLM1 and TLM2 , and the lower portion of the first region R1 . The wirings BLM may not be included. The first region R1 may include only the first portions P1 of the first and second upper interconnections TLM1 and TLM2 . The length of the first region R1 in the first direction D1 may be about 2 μm.

제1 영역(R1)에 포함되는 상부 배선(TLM)의 제1 부분(P1)의 제1 두께(T1)가 상부 배선(TLM)의 제2 부분(P2)의 제2 두께(T2)보다 작으므로, 제1 영역(R1)에서 상부 배선(TLM)의 부피를 줄일 수 있다. 상부 배선(TLM)의 부피가 감소함에 따라, 후속 공정에서 발생하는 금속 배선의 열팽창에 따른 제1 주변 회로 절연막(51)의 스트레스(Stress)를 줄일 수 있다. 제1 주변 회로 절연막(51)의 크랙을 방지하여 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성을 개선할 수 있다.The first thickness T1 of the first portion P1 of the upper wiring TLM included in the first region R1 is smaller than the second thickness T2 of the second portion P2 of the upper wiring TLM. Therefore, the volume of the upper interconnection TLM in the first region R1 may be reduced. As the volume of the upper interconnection TLM is reduced, the stress of the first peripheral circuit insulating layer 51 caused by thermal expansion of the metal interconnection generated in a subsequent process may be reduced. By preventing cracks in the first peripheral circuit insulating layer 51 , electrical characteristics and reliability of the 3D semiconductor memory device may be improved.

도 9는 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치의 주변 회로 배선들을 설명하기 위한 사시도이다.9 is a perspective view illustrating peripheral circuit wirings of a 3D semiconductor memory device according to embodiments of the present disclosure;

이하에서, 설명의 편의를 위하여 도 7a을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.Hereinafter, for convenience of explanation, descriptions of the same items as those described with reference to FIG. 7A will be omitted and differences will be described in detail.

도 7a 및 도 9를 참조하면, 상부 배선(TLM)은 제1 부분(P1) 및 제2 부분(P2)을 포함하는 라인부(LP) 및 연결부(CP)를 포함할 수 있다. 상부 배선(TLM)의 제1 부분(P1)은 제1 방향(D1)으로 제1 길이(L1)를 가질 수 있다. 제1 길이(L1)는 제1 영역(R1)의 크기에 따라 달라질 수 있다. 제1 두께(T1)가 제2 두께(T2)보다 작더라도 회로에 영향이 없을 수 있다. 제1 길이(L1)는 약 1μm 이하일 수 있다.Referring to FIGS. 7A and 9 , the upper wiring TLM may include a line portion LP including a first portion P1 and a second portion P2 and a connection portion CP. The first portion P1 of the upper interconnection TLM may have a first length L1 in the first direction D1 . The first length L1 may vary depending on the size of the first region R1 . Even if the first thickness T1 is smaller than the second thickness T2, the circuit may not be affected. The first length L1 may be about 1 μm or less.

상부 배선(TLM)의 제1 부분(P1)은 제2 방향(D2)으로 제1 너비(W1)를 가질 수 있다. 상부 배선(TLM)의 제2 부분(P2)은 제2 방향(D2)으로 제2 너비(W2)를 가질 수 있다. 제1 너비(W1)는 제2 너비(W2)와 실질적으로 동일할 수 있다. 제1 부분(P1)의 제1 두께(T1)는 제2 부분(P2)의 제2 두께(T2)보다 작으므로 상부 배선(TLM)의 제1 부분(P1)에서 제2 및 제3 방향(D2, D3)으로의 단면적이 줄어들 수 있다. 이와 달리, 상부 배선(TLM)의 제2 부분(P2)에서 제2 및 제3 방향(D2, D3)으로의 단면적이 줄어들지 않을 수 있다. 즉, 제1 영역(R1)에서 상부 배선(TLM)의 부피를 줄이면서, 제1 영역(R1)의 이외의 영역에서 상부 배선(TLM)의 면저항(Rs: Sheet Resistance )은 일정할 수 있다.The first portion P1 of the upper interconnection TLM may have a first width W1 in the second direction D2 . The second portion P2 of the upper interconnection TLM may have a second width W2 in the second direction D2 . The first width W1 may be substantially equal to the second width W2 . Since the first thickness T1 of the first portion P1 is smaller than the second thickness T2 of the second portion P2, in the first portion P1 of the upper wiring TLM, in the second and third directions ( The cross-sectional area to D2, D3) can be reduced. In contrast, cross-sectional areas of the upper interconnection TLM in the second and third directions D2 and D3 in the second portion P2 may not decrease. That is, while reducing the volume of the upper interconnection TLM in the first region R1 , the sheet resistance R s of the upper interconnection TLM in a region other than the first region R1 . ) can be constant.

도 10은 도 6의 B부분을 확대한 확대도이고, 도 11은 본 발명의 실시 예들에 따른 3차원 반도체 메모리 장치를 설명하기 위한 평면도로, 도 10을 Ⅲ-Ⅲ' 선으로 자른 평면이다.FIG. 10 is an enlarged view of part B of FIG. 6 , and FIG. 11 is a plan view for explaining a 3D semiconductor memory device according to embodiments of the present invention, and is a plan view taken along line III-III′ of FIG. 10 .

도 10을 참조하면, 제1 주변 회로 절연막(51) 내에 상부 배선(TLM) 및 더미 배선(DLM)이 배치될 수 있다. 상부 배선(TLM)은 도 7a와 동일하게 라인부(LP) 및 연결부(CP)를 포함할 수 있으며, 라인부(LP)는 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 더미 배선(DLM)은 상부 배선(TLM)과 제1 방향(D1)으로 이격되어 배치될 수 있다. 더미 배선(DLM)의 제3 방향(D3)으로 두께는 상부 배선(TLM)과 동일하거나 작을 수 있다. 더미 배선(DLM)은 회로로서 기능하지 않을 수 있다. 상부 배선(TLM), 더미 배선(DLM), 및 제1 주변 회로 절연막(51) 상에 제2 주변 회로 절연막(53)이 제공될 수 있다. 관통 콘택 플러그(TPLG)는 제2 주변 회로 절연막(53)의 일부를 관통하여 더미 배선(DLM)에 연결될 수 있다. 관통 콘택 플러그(TPLG)는 제2 주변 회로 절연막(53)의 일부를 관통하여 상부 배선(TLM)의 제2 부분(P2)에 연결될 수 있다.Referring to FIG. 10 , an upper wiring TLM and a dummy wiring DLM may be disposed in the first peripheral circuit insulating layer 51 . The upper wiring TLM may include a line part LP and a connection part CP, as in FIG. 7A , and the line part LP may include a first part P1 and a second part P2. have. The dummy wiring DLM may be disposed to be spaced apart from the upper wiring TLM in the first direction D1 . A thickness of the dummy interconnection DLM in the third direction D3 may be the same as or smaller than that of the upper interconnection TLM. The dummy wiring DLM may not function as a circuit. A second peripheral circuit insulating layer 53 may be provided on the upper interconnection TLM, the dummy interconnection DLM, and the first peripheral circuit insulating layer 51 . The through contact plug TPLG may pass through a portion of the second peripheral circuit insulating layer 53 to be connected to the dummy wiring DLM. The through contact plug TPLG may pass through a portion of the second peripheral circuit insulating layer 53 to be connected to the second portion P2 of the upper wiring TLM.

도 11을 참조하면, 복수 개의 상부 배선들(TLM) 및 더미 배선들(DLM)이 제공될 수 있다. 상부 배선들(TLM) 및 더미 배선들(DLM)은 제1 방향(D1)으로 연장되며, 상부 배선(TLM)과 더미 배선(DLM)은 제1 방향(D1)으로 이격되어 배치될 수 있다. 상부 배선들(TLM) 각각은 제2 방향(D2)으로 이격되어 일정한 간격으로 배치될 수 있다. 더미 배선들(DLM) 각각은 제2 방향(D2)으로 이격되어 일정한 간격으로 배치될 수 있다. 제1 주변 회로 절연막(51)은 상부 배선들(TLM) 및 더미 배선들(DLM) 주변에 배치될 수 있다. 상부 배선(TLM)의 제2 방향(D2)으로 너비는 더미 배선(DLM)의 제2 방향으로 너비보다 작을 수 있다. 더비 배선(DLM)은 상부 배선(TLM) 보다 적을 수 있다.Referring to FIG. 11 , a plurality of upper interconnections TLM and dummy interconnections DLM may be provided. The upper wirings TLM and the dummy wirings DLM may extend in the first direction D1 , and the upper wiring TLM and the dummy wiring DLM may be spaced apart from each other in the first direction D1 . Each of the upper interconnections TLM may be spaced apart from each other in the second direction D2 and disposed at regular intervals. Each of the dummy interconnections DLM may be spaced apart from each other in the second direction D2 and disposed at regular intervals. The first peripheral circuit insulating layer 51 may be disposed around the upper wirings TLM and the dummy wirings DLM. A width of the upper line TLM in the second direction D2 may be smaller than a width of the dummy line DLM in the second direction. The derby interconnection DLM may be smaller than the upper interconnection TLM.

도 10 및 도 11을 참조하면, 상부 배선(TLM)과 더미 배선(DLM)이 인접한 부분 및 더미 배선(DLM)을 포함하여 제2 영역(R2)이 제공될 수 있다. 제2 영역(R2)은 더미 영역일 수 있다. 제2 영역(R2)은 상부 배선(TLM)의 제2 부분(P2) 및 연결부(CP)를 포함하지 않을 수 있다. 제2 영역(R2)은 상부 배선(TLM)의 제1 부분(P1) 및 더미 배선(DLM)만 포함할 수 있다.10 and 11 , a second region R2 may be provided including a portion adjacent to the upper interconnection TLM and the dummy interconnection DLM and the dummy interconnection DLM. The second region R2 may be a dummy region. The second region R2 may not include the second portion P2 of the upper interconnection TLM and the connection portion CP. The second region R2 may include only the first portion P1 of the upper interconnection TLM and the dummy interconnection DLM.

도 12a 내지 도 12f는 도 7a의 실시 예에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.12A to 12F are cross-sectional views illustrating a method of manufacturing a 3D semiconductor memory device according to the exemplary embodiment of FIG. 7A .

이하에서, 설명의 편의를 위하여 도 7a을 참조하여 설명한 것과 동일한 사항에 대한 설명을 생략하고 차이점에 대하여 상세히 설명한다.Hereinafter, for convenience of explanation, descriptions of the same items as those described with reference to FIG. 7A will be omitted and differences will be described in detail.

도 12a를 참조하면, 제1 주변 회로 절연막(51) 내에 하부 배선들(BLM)이 배치될 수 있다. 제1 주변 회로 절연막(51) 상에 차단막(31)이 형성될 수 있다. 차단막(31)은 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다. 차단막(31)은 제1 주변 회로 절연막(51)과 다른 절연 물질을 포함할 수 있다. 하부 배선(BLM)의 상면으로부터 제1 주변 회로 절연막(51)의 제3 방향(D3)으로 두께는 약 8100Å일 수 있다. 차단막(31)의 제3 방향(D3)으로 두께는 약 2300Å일 수 있다.Referring to FIG. 12A , lower interconnections BLM may be disposed in the first peripheral circuit insulating layer 51 . A blocking layer 31 may be formed on the first peripheral circuit insulating layer 51 . The blocking layer 31 may be formed using a chemical vapor deposition (CVD) method, an atomic layer deposition (ALD) method, or a physical vapor deposition (PVD) method such as sputtering. The blocking layer 31 may include an insulating material different from that of the first peripheral circuit insulating layer 51 . A thickness of the first peripheral circuit insulating layer 51 from the top surface of the lower interconnection BLM in the third direction D3 may be about 8100 Å. The thickness of the blocking layer 31 in the third direction D3 may be about 2300 Å.

도 12b를 참조하면, 도면에 도시하지는 않았지만, 차단막(31) 상에 포토 리소그래피 공정으로 패터닝된 포토 레지스트 패턴이 형성될 수 있다. 포토 레지스트 패턴을 마스크로 이용한 식각 공정으로 하부 배선(BLM)과 연결되는 콘택홀(CH)이 형성될 수 있다. 식각 공정이 끝난 후, 애싱(Ashing) 공정으로 차단막(31) 상에 남아있는 포토 레지스트 패턴이 제거될 수 있다.Referring to FIG. 12B , although not shown in the drawing, a photoresist pattern patterned by a photolithography process may be formed on the blocking layer 31 . A contact hole CH connected to the lower wiring BLM may be formed by an etching process using the photoresist pattern as a mask. After the etching process is finished, the photoresist pattern remaining on the blocking layer 31 may be removed by an ashing process.

도 12c를 참조하면, 차단막(31)의 제1 영역(R1)을 제외한 영역은 포토 리소그래피 공정 및 식각 공정에 의해 제거될 수 있다. 차단막(31)의 제1 방향(D1)으로 길이는 제1 영역(R1)의 제1 방향(D1)의 길이와 동일할 수 있다. 즉, 차단막(31)의 제1 방향(D1)으로 길이는 약 2μm 내외일 수 있다. 이후, 포토 리소그래피 공정으로 패터닝된 또 다른 포토 레지스트 패턴(33)이 형성될 수 있다. 포토 리소그래피 공정은 예를 들어 KrF 광원을 이용할 수 있다. 포토 레지스트 패턴(33)의 제1 방향(D1)으로 길이는 차단막(31)의 제1 방향(D1)으로 길이의 절반보다 작을 수 있다.Referring to FIG. 12C , a region other than the first region R1 of the blocking layer 31 may be removed by a photolithography process and an etching process. A length of the blocking layer 31 in the first direction D1 may be the same as a length of the first region R1 in the first direction D1 . That is, the length of the blocking layer 31 in the first direction D1 may be about 2 μm. Thereafter, another photoresist pattern 33 patterned by a photolithography process may be formed. The photolithography process may use, for example, a KrF light source. The length of the photoresist pattern 33 in the first direction D1 may be less than half the length of the blocking layer 31 in the first direction D1 .

도 12d를 참조하면, 포토 레지스트 패턴(33) 및 차단막(31)의 일부를 마스크로 이용한 식각 공정이 수행될 수 있다. 식각 공정은 예를 들어, 건식 식각(Dry Etch) 공정일 수 있다. 포토 레지스트 패턴(33) 및 차단막(31)이 없는 부분은 제1 주변 회로 절연막(51)이 식각될 수 있으며, 포토 레지스트 패턴(33) 및 차단막(31)이 있는 부분은 제1 주변 회로 절연막(51)이 식각되지 않을 수 있다. 즉, 포토 레지스트 패턴(33) 및 차단막(31)의 유무에 따라 제1 주변 회로 절연막(51)은 계단 형태로 식각될 수 있다. 식각 공정이 끝난 후, 애싱(Ashing) 공정으로 차단막(31) 상에 남아있는 포토 레지스트 패턴(33)이 제거될 수 있다.Referring to FIG. 12D , an etching process using a part of the photoresist pattern 33 and the blocking layer 31 as a mask may be performed. The etching process may be, for example, a dry etching process. The portion without the photoresist pattern 33 and the blocking film 31 may be etched with the first peripheral circuit insulating film 51 , and the portion with the photoresist pattern 33 and the blocking film 31 may be etched with the first peripheral circuit insulating film ( 51) may not be etched. That is, the first peripheral circuit insulating layer 51 may be etched in a step shape depending on the presence or absence of the photoresist pattern 33 and the blocking layer 31 . After the etching process is finished, the photoresist pattern 33 remaining on the blocking layer 31 may be removed by an ashing process.

도 12e를 참조하면, 제1 주변 회로 절연막(51) 및 차단막(31) 상에 베리어막(37)이 컨포말하게 형성될 수 있다. 또한, 콘택홀(CH) 내부에도 베리어막(37)이 컨포말하게 형성될 수 있다. 베리어막(37)은 예를 들어, 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD)을 이용하여 증착될 수 있다. 베리어막(37) 상에 시드막(39)이 컨포말하게 형성될 수 있다. 시드막(39) 또한 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.Referring to FIG. 12E , a barrier layer 37 may be conformally formed on the first peripheral circuit insulating layer 51 and the blocking layer 31 . Also, the barrier layer 37 may be conformally formed inside the contact hole CH. The barrier film 37 may be deposited using, for example, Chemical Vapor Deposition (CVD), Atomic Layer Deposition (ALD), or Physical Vapor Deposition (PVD) such as sputtering. can A seed layer 39 may be conformally formed on the barrier layer 37 . The seed layer 39 may also be formed using a physical vapor deposition (PVD) method such as chemical vapor deposition (CVD), atomic layer deposition (ALD), or sputtering.

도 12f를 참조하면, 시드막(39) 상에 금속막이 형성될 수 있다. 금속막은 예를 들어, 화학 기상 증착법(Chemical Vapor Deposition, CVD), 원자층 증착법(Atomic Layer Deposition, ALD) 또는 스퍼터링과 같은 물리 기상 증착법(Physical Vapor Deposition, PVD), 전기 도금법(electro plating) 또는 무전해 도금법(electroless plating)을 이용하여 형성될 수 있다. 이후, 평탄화 공정을 통해 금속막은 제1 상부 배선(TLM1) 및 제2 상부 배선(TLM2)으로 형성될 수 있다. 평탄화 공정은 예를 들어, 에치백(Etchback) 또는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)일 수 있다. 화학적 기계적 연마(CMP) 공정이란, 대상 표면과 연마 패드의 표면이 접촉된 상태에서 연마액인 슬러리(slurry)를 대상 표면으로 공급하여 대상 표면과 화학적으로 반응시키면서, 연마 패드와 대상 표면을 상대적으로 회전시켜 물리적으로 대상 표면을 평탄화하는 기술이다. 평탄화 공정으로 제1 상부 배선(TLM1)의 상면, 제2 상부 배선(TLM2)의 상면, 및 제1 주변 회로 절연막(51)의 상면은 동일한 평면상에 위치할 수 있다. 평탄화 공정 이후, 제1 및 제2 상부 배선(TLM1, TLM2), 및 제1 주변 회로 절연막(51) 상에 제2 주변 회로 절연막(53)이 형성될 수 있다.Referring to FIG. 12F , a metal layer may be formed on the seed layer 39 . The metal film is formed by, for example, Chemical Vapor Deposition (CVD), Atomic Layer Deposition (ALD), or Physical Vapor Deposition (PVD) such as sputtering, electro plating or electroless deposition. It can be formed using electroless plating. Thereafter, the metal layer may be formed of the first upper interconnection TLM1 and the second upper interconnection TLM2 through a planarization process. The planarization process may be, for example, etchback or chemical mechanical polishing (CMP). In the chemical mechanical polishing (CMP) process, a polishing liquid, slurry, is supplied to the target surface in a state in which the target surface and the surface of the polishing pad are in contact, and chemically reacts with the target surface, while the polishing pad and the target surface are relatively contacted. It is a technology that physically flattens the target surface by rotating it. In the planarization process, the upper surface of the first upper wiring TLM1 , the upper surface of the second upper wiring TLM2 , and the upper surface of the first peripheral circuit insulating layer 51 may be positioned on the same plane. After the planarization process, a second peripheral circuit insulating layer 53 may be formed on the first and second upper wirings TLM1 and TLM2 and the first peripheral circuit insulating layer 51 .

앞서 서술한 것과 같이, 본 발명의 일 실시 예에 따른 상부 배선(TLM) 및 하부 배선(BLM)의 제조 방법은 다마신(damascene) 공정이 적용될 수 있다. 다마신 공정이란, 본 발명의 일 실시 예에 따른 상부 배선(TLM) 제조 방법에서와 같이, 제1 주변 회로 절연막(51)을 패터닝하여 콘택홀(CH)을 형성하는 단계, 포토 레지스트 패턴(33) 및 차단막(31)을 이용한 제1 주변 회로 절연막(51)을 식각하는 단계, 콘택홀(CH) 내부 및 제1 주변 회로 절연막(51) 상에 텅스텐(W), 알루미늄(Al) 및 구리(Cu) 등의 도전 물질을 채워 넣는 단계 및 필요한 배선 이외의 도전 물질은 에치백(Etchback) 또는 화학적 기계적 연마(CMP) 등의 기술을 이용하여 제거하는 단계를 통해 배선을 형성하는 기술이다. 도 12a 내지 도 12f, 도 1, 도 7a 및 도 7b는 상부 배선(TLM)의 라인부(LP) 및 연결부(CP)를 동시에 형성하는 듀얼 다마신(dual damascene) 공정을 도시하였으나, 본 발명은 이에 제한되지 않으며, 상부 배선(TLM) 및 하부 배선(BLM)을 제조하는 다양한 방법이 이용될 수 있다.As described above, a damascene process may be applied to the manufacturing method of the upper interconnection TLM and the lower interconnection BLM according to an embodiment of the present invention. The damascene process is a step of forming a contact hole CH by patterning the first peripheral circuit insulating layer 51 as in the method for manufacturing an upper wiring (TLM) according to an embodiment of the present invention, and a photoresist pattern 33 ) and the step of etching the first peripheral circuit insulating film 51 using the blocking film 31, tungsten (W), aluminum (Al) and copper ( It is a technology of forming wiring through the step of filling in a conductive material such as Cu) and removing the conductive material other than the necessary wiring using a technique such as etchback or chemical mechanical polishing (CMP). 12A to 12F, 1, 7A, and 7B illustrate a dual damascene process for simultaneously forming the line portion LP and the connection portion CP of the upper wiring TLM, but the present invention The present invention is not limited thereto, and various methods for manufacturing the upper interconnection TLM and the lower interconnection BLM may be used.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.In the above, embodiments of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains may practice the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (10)

반도체 기판 상의 주변 회로들을 덮는 주변 회로 절연막 및 상기 주변 회로 절연막 내의 상부 배선을 포함하는 주변 회로 구조체; 및
상기 주변 회로 구조체 상에 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체를 포함하되,
상기 상부 배선은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며,
상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일한 3차원 반도체 메모리 장치.
a peripheral circuit structure including a peripheral circuit insulating film covering peripheral circuits on a semiconductor substrate and upper wiring in the peripheral circuit insulating film; and
A stacked structure including interlayer insulating films and gate electrodes alternately stacked on the peripheral circuit structure,
The upper wiring includes a first portion having a first thickness and a first width and a second portion having a second thickness and a second width,
The first thickness is smaller than the second thickness, and the first width is the same as the second width.
 제1 항에 있어서,
상기 상부 배선은 상기 주변 회로 절연막의 일부를 관통하며 상기 제2 부분과 연결되는 연결부를 더 포함하는 3차원 반도체 메모리 장치.
The method of claim 1,
The upper wiring further includes a connection part passing through a part of the peripheral circuit insulating layer and connected to the second part.
 제1 항에 있어서,
상기 제1 부분의 상면은 상기 제2 부분의 상면과 동일한 평면에 있는 3차원 반도체 메모리 장치.
The method of claim 1,
A top surface of the first part is on the same plane as a top surface of the second part.
 제2 항에 있어서,
상기 주변 회로 구조체는 상기 주변 회로들과 연결되는 하부 배선을 더 포함하되,
상기 연결부는 상기 하부 배선과 상기 제2 부분을 연결하는 3차원 반도체 메모리 장치.
3. The method of claim 2,
The peripheral circuit structure further includes a lower wiring connected to the peripheral circuits,
The connection part connects the lower wiring and the second part to a three-dimensional semiconductor memory device.
 제1 항에 있어서,
상기 상부 배선은 제1 상부 배선 및 제2 상부 배선을 포함하되,
상기 제1 및 제2 상부 배선들의 상기 제1 부분들 사이의 거리는 상기 제1 및 제2 상부 배선들의 상기 제2 부분들 사이의 거리보다 작은 3차원 반도체 메모리 장치.
The method of claim 1,
The upper wiring includes a first upper wiring and a second upper wiring,
A distance between the first portions of the first and second upper wirings is smaller than a distance between the second portions of the first and second upper wirings.
 제1 항에 있어서,
상기 주변 회로 절연막은 제1 주변 회로 절연막 및 제2 주변 회로 절연막을 포함하고,
상기 제1 및 제2 주변 회로 절연막들 사이에 제공되는 식각 정지막을 더 포함하되,
상기 상부 배선의 상기 제1 부분은 상기 제2 주변 회로 절연막 내에 배치되고,
상기 상부 배선의 상기 제2 부분은 상기 제1 및 제2 주변 회로 절연막들 내에 배치되는 3차원 반도체 메모리 장치.
The method of claim 1,
The peripheral circuit insulating film includes a first peripheral circuit insulating film and a second peripheral circuit insulating film,
Further comprising an etch stop layer provided between the first and second peripheral circuit insulating layers,
the first portion of the upper wiring is disposed in the second peripheral circuit insulating film;
The second portion of the upper wiring is disposed in the first and second peripheral circuit insulating layers.
 제1 항에 있어서,
상기 주변 회로 구조체는 더미 배선을 더 포함하되,
상기 더미 배선은 상기 상부 배선과 수평방향으로 이격되고, 상기 더미 배선의 너비는 상기 제1 및 제2 너비보다 큰 3차원 반도체 메모리 장치.
The method of claim 1,
The peripheral circuit structure further includes a dummy wire,
The dummy wire is spaced apart from the upper wire in a horizontal direction, and a width of the dummy wire is greater than the first and second widths.
 제1 항에 있어서,
상기 주변 회로 구조체와 상기 적층 구조체를 연결하는 관통 콘택 플러그를 더 포함하되,
상기 관통 콘택 플러그는 상기 상부 배선의 상기 제2 부분과 연결되는 3차원 반도체 메모리 장치.
The method of claim 1,
Further comprising a through contact plug connecting the peripheral circuit structure and the stacked structure,
The through contact plug is connected to the second portion of the upper wiring.
 셀 어레이 영역 및 연결 영역을 포함하는 기판;
상기 기판 상에 주변 회로 절연막, 주변 트랜지스터들을, 상부 배선 및 하부 배선을 포함하는 주변 회로 구조체;
상기 주변 회로 구조체 상의 소스 구조체;
상기 소스 구조체 상에 번갈아 적층된 전극들 및 층간 절연막들을 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하며 상기 소스 구조체와 연결되는 수직 구조체를 포함하되,
상기 상부 배선은 제1 상부 배선 및 제2 상부 배선을 포함하고,
상기 제1 및 제2 상부 배선들 각각은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며,
상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일하고,
상기 제1 및 제2 상부 배선들의 상기 제1 부분들 사이의 거리는 상기 제1 및 제2 상부 배선들의 상기 제2 부분들 사이의 거리보다 작은 3차원 반도체 메모리 장치.
a substrate including a cell array region and a connection region;
a peripheral circuit structure including a peripheral circuit insulating layer, peripheral transistors, an upper interconnection and a lower interconnection on the substrate;
a source structure on the peripheral circuit structure;
a stacked structure including electrodes and interlayer insulating layers alternately stacked on the source structure; and
Including a vertical structure passing through the stacked structure and connected to the source structure,
The upper wiring includes a first upper wiring and a second upper wiring,
Each of the first and second upper wirings includes a first portion having a first thickness and a first width and a second portion having a second thickness and a second width,
The first thickness is less than the second thickness, the first width is the same as the second width,
A distance between the first portions of the first and second upper wirings is smaller than a distance between the second portions of the first and second upper wirings.
 기판 상에 주변 회로 구조체, 상기 주변 회로 구조체 상에 적층된 전극들, 상기 전극들 사이에 각각 개재된 층간 절연막들, 상기 전극들과 상기 절연막들을 포함하는 적층 구조체, 상기 적층 구조체 관통하며, 소스 구조체와 연결되는 수직 구조체, 및 주변 회로들과 전기적으로 연결되는 입출력 패드를 포함하는 반도체 장치; 및
상기 입출력 패드를 통하여 상기 반도체 장치와 전기적으로 연결되며, 상기 반도체 장치를 제어하는 컨트롤러를 포함하되,
상기 주변 회로 구조체는 상부 배선을 포함하고,
상기 상부 배선은 제1 두께 및 제1 너비를 가지는 제1 부분 및 제2 두께 및 제2 너비를 가지는 제2 부분을 포함하며,
상기 제1 두께는 상기 제2 두께보다 작으며, 상기 제1 너비는 상기 제2 너비와 동일한 전자 시스템.A peripheral circuit structure on a substrate, electrodes stacked on the peripheral circuit structure, interlayer insulating films respectively interposed between the electrodes, a laminate structure including the electrodes and the insulating films, passing through the laminate structure, and a source structure A semiconductor device comprising: a semiconductor device comprising: a vertical structure connected to and input/output pads electrically connected to peripheral circuits; and
a controller electrically connected to the semiconductor device through the input/output pad and configured to control the semiconductor device;
The peripheral circuit structure includes an upper wiring,
The upper wiring includes a first portion having a first thickness and a first width and a second portion having a second thickness and a second width,
The first thickness is less than the second thickness, and the first width is equal to the second width.
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