KR20220136595A - Probabilistic bit device having output voltage/current adaptive reference voltage/current - Google Patents

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KR20220136595A KR1020210042417A KR20210042417A KR20220136595A KR 20220136595 A KR20220136595 A KR 20220136595A KR 1020210042417 A KR1020210042417 A KR 1020210042417A KR 20210042417 A KR20210042417 A KR 20210042417A KR 20220136595 A KR20220136595 A KR 20220136595A
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한국과학기술연구원
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Abstract

A stochastic bit element according to an embodiment of the present invention includes: a magnetic tunnel junction structure in which a pinned layer, a tunnel junction layer, and a free layer are sequentially stacked, and which stochastically has a parallel state in which the magnetization direction of a fixed layer and the magnetization direction of the free layer are parallel and an anti-parallel state in which the same are anti-parallel; a first variable power supply connected to the magnetic tunnel junction structure and supplying a voltage or current to the magnetic tunnel junction structure according to an input voltage or current; and a reference voltage/current generating unit generating a reference voltage or current according to the input voltage or current based on the equivalent resistance R_p of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in a parallel state and the equivalent resistance R_(ap) of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in an anti-parallel state. The magnetization direction of the magnetic tunnel junction structure in an unstable state can be controlled probabilistically.

Description

출력 전압/전류 적응형 기준 전압/전류를 갖는 확률론적 비트 소자{PROBABILISTIC BIT DEVICE HAVING OUTPUT VOLTAGE/CURRENT ADAPTIVE REFERENCE VOLTAGE/CURRENT}PROBABILISTIC BIT DEVICE HAVING OUTPUT VOLTAGE/CURRENT ADAPTIVE REFERENCE VOLTAGE/CURRENT

본 발명은 출력 전압/전류에 따라 기준 전압/전류가 달라지는 확률론적 비트 소자에 관한 것이다.The present invention relates to a stochastic bit device in which a reference voltage/current varies according to an output voltage/current.

최근 자기터널접합(Magnetic Tunneling Junction) 구조를 이용한 메모리 소자가 차세대 기술로 주목받고 있다.Recently, a memory device using a magnetic tunnel junction structure is attracting attention as a next-generation technology.

자기터널접합구조는 두 개의 자성층 사이에 절연층이 배치된 구조로, 두 개의 자성층 중 하나는 자화 방향이 일정한 방향으로 고정되고, 나머지 하나는 자화 방향이 평행하거나 반평행하게 됨으로써 정보를 저장한다.The magnetic tunnel junction structure is a structure in which an insulating layer is disposed between two magnetic layers. One of the two magnetic layers has a fixed magnetization direction, and the other has a magnetization direction parallel or antiparallel to store information.

이와 관련하여 등록특허 제10-2134616호는, 비트 라인(bit line), 워드 라인(word line) 그리고 소오스 라인(source line)에 전기적으로 접속된 메모리 셀에서 자기 터널 접합(magnetic tunnel junction)을 갖도록, 워드 라인과 비트 라인 사이에서 자기 터널 접합을 구성하기 위해 순차적으로 적층되는 제1 전극, 수직 분극자화 고정층, 전도성 스페이서, 수평 회전자화 자유층, 절연성 스페이서, 수평 비교자화 고정층과 제2 전극을 포함하는 스핀 주입 토크 자성 메모리를 개시한다.In this regard, Korean Patent Registration No. 10-2134616 discloses a method to have a magnetic tunnel junction in a memory cell electrically connected to a bit line, a word line, and a source line. , comprising a first electrode, a vertically polarized pinned layer, a conductive spacer, a horizontally rotated free layer, an insulating spacer, a horizontally unpolarized pinned layer and a second electrode stacked sequentially to form a magnetic tunnel junction between the word line and the bit line. A spin injection torque magnetic memory is disclosed.

또한, 등록특허 제10-2142091호는, 실리콘 기판 상에 적어도 하나로 위치되어 내부에서 스핀 궤도 상호작용(spin orbit interaction)을 야기시키는 로우 선택 라인(row selection line); 로우 라인 패턴 상에 적어도 하나로 위치되는 제1 자성 패턴; 제1 자성 패턴 상에 위치되는 제2 자성 패턴; 제2 자성 패턴 상에 위치되는 터널 베리어; 및 터널 베리어 상에 위치되는 제3 자성 패턴을 포함하고, 상기 제1 자성 패턴은 코발트 막(Co film)으로 이루어지고, 제1 자성 패턴과 제2 자성 패턴은 총 두께 5㎚로 이루어져 자유층(free layer)을 형성하고, 제3 자성 패턴은 자화 방향을 고정시킨 고정층(pinned layer)으로 형성된, 스핀 궤도 토크 자성 메모리를 개시한다.In addition, Patent Registration No. 10-2142091 discloses, at least one row selection line positioned on a silicon substrate to cause a spin orbit interaction therein; at least one first magnetic pattern positioned on the row line pattern; a second magnetic pattern positioned on the first magnetic pattern; a tunnel barrier positioned on the second magnetic pattern; and a third magnetic pattern positioned on the tunnel barrier, wherein the first magnetic pattern is made of a cobalt film, and the first magnetic pattern and the second magnetic pattern have a total thickness of 5 nm. free layer), and the third magnetic pattern is formed of a pinned layer in which the magnetization direction is fixed, and a spin orbit torque magnetic memory is disclosed.

등록특허 제10-2142091호Registered Patent No. 10-2142091 등록특허 제10-2134616호Registered Patent No. 10-2134616

그러나, 상기 선행문헌은 모두 자기터널접합구조의 자화 방향을 평행 또는 반평행한 방향으로 일정하게 제어함으로써 자기터널접합구조가 안정적인 상태를 유지하도록 하여 메모리 소자로 활용하기 위한 기술이다.However, all of the above prior documents are techniques for maintaining the magnetic tunnel junction structure in a stable state by constantly controlling the magnetization direction of the magnetic tunnel junction structure in a parallel or anti-parallel direction to be utilized as a memory device.

본 발명의 실시예는 불안정한 상태의 자기터널접합구조의 자화 방향을 확률적으로 제어할 수 있는 확률론적 비트 소자를 제공하고자 한다.An embodiment of the present invention is to provide a probabilistic bit device capable of stochastically controlling the magnetization direction of a magnetic tunnel junction structure in an unstable state.

본 발명의 실시예에 따른 확률론적 비트 소자는, 고정층, 터널접합층 및 자유층이 순서대로 적층되며, 상기 고정층의 자화 방향과 상기 자유층의 자화 방향이 평행한 평행 상태와 반평행(anti-parallel)한 반평행 상태를 확률론적으로 갖는 자기터널접합구조; 상기 자기터널접합구조에 연결되며, 입력 전압 또는 전류에 따라 상기 자기터널접합구조에 전압 또는 전류를 공급하는 제1 가변 전원; 및 상기 자기터널접합구조가 평행 상태일 때 상기 자기터널접합구조의 등가 저항(Rp) 및 상기 자기터널접합구조가 반평행 상태일 때 상기 자기터널접합구조의 등가 저항(Rap)에 기초하여 상기 입력 전압 또는 전류에 따른 기준 전압 또는 전류를 생성하는 기준전압/전류 생성부를 포함한다. In the probabilistic bit device according to an embodiment of the present invention, a pinned layer, a tunnel junction layer, and a free layer are sequentially stacked, and a magnetization direction of the pinned layer and a magnetization direction of the free layer are parallel to a parallel state and anti-parallel (anti-parallel). parallel) a magnetic tunnel junction structure with an antiparallel state probabilistically; a first variable power supply connected to the magnetic tunnel junction structure and supplying a voltage or current to the magnetic tunnel junction structure according to an input voltage or current; and an equivalent resistance (R p ) of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in a parallel state and an equivalent resistance (R ap ) of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in an antiparallel state. and a reference voltage/current generator configured to generate a reference voltage or current according to the input voltage or current.

상기 제1 가변 전원은 트랜지스터를 포함하고, 상기 입력 전압은 상기 트랜지스터의 게이트에 인가될 수 있다.The first variable power may include a transistor, and the input voltage may be applied to a gate of the transistor.

상기 기준전압 생성부는, 상기 자기터널접합이 평행 상태일 때의 등가 저항과 상기 자기터널접합이 반평행 상태일 때의 등가 저항의 평균값을 갖는 저항소자; 및 상기 저항소자에 연결되며, 상기 입력 전압 또는 전류와 동일한 전압 또는 전류가 인가되어 상기 저항소자에 전압 또는 전류를 제공함으로써 상기 기준전압 또는 전류를 출력하는 제2 가변 전원을 포함할 수 있다.The reference voltage generator may include: a resistance element having an average value of an equivalent resistance when the magnetic tunnel junction is in a parallel state and an equivalent resistance when the magnetic tunnel junction is in an antiparallel state; and a second variable power source connected to the resistance element and outputting the reference voltage or current by applying a voltage or current equal to the input voltage or current to provide a voltage or current to the resistance element.

상기 제1 가변 전원은 트랜지스터를 포함하고, 상기 제2 가변 전원은 상기 제1 가변 전원의 트랜지스터와 동일한 트랜지스터를 포함하고, 상기 입력전압은 상기 제1 가변 전원의 트랜지스터의 게이트 및 상기 제2 가변 전원의 트랜지스터의 게이트에 인가될 수 있다.The first variable power supply includes a transistor, the second variable power supply includes the same transistor as the transistor of the first variable power supply, and the input voltage includes a gate of the transistor of the first variable power supply and the second variable power supply. can be applied to the gate of the transistor of

상기 제1 가변 전원의 트랜지스터 및 상기 제2 가변 전원의 트랜지스터는 모두 p채널 트랜지스터이고, 상기 제1 가변 전원의 트랜지스터의 드레인 단자에 상기 자기터널접합구조가 연결되고, 상기 제2 가변 전원의 트랜지스터의 드레인 단자에 상기 저항소자가 연결될 수 있다.The transistor of the first variable power supply and the transistor of the second variable power supply are both p-channel transistors, the magnetic tunnel junction structure is connected to a drain terminal of the transistor of the first variable power supply, and the transistor of the second variable power supply is a p-channel transistor. The resistance element may be connected to a drain terminal.

상기 제1 가변 전원의 트랜지스터 및 상기 제2 가변 전원의 트랜지스터는 모두 n채널 트랜지스터이고, 상기 제1 가변 전원의 트랜지스터의 드레인 단자에 상기 자기터널접합구조가 연결되고, 상기 제2 가변 전원의 트랜지스터의 드레인 단자에 상기 저항소자가 연결될 수 있다.Both the transistor of the first variable power supply and the transistor of the second variable power supply are n-channel transistors, the magnetic tunnel junction structure is connected to a drain terminal of the transistor of the first variable power supply, and the transistor of the second variable power supply The resistance element may be connected to a drain terminal.

상기 확률론적 비트 소자는, 상기 자기터널접합구조의 출력 전압 또는 전류와 상기 기준 전압 또는 전류를 비교한 결과에 기초하여 디지털 출력을 생성하는 출력 생성부를 더 포함할 수 있다.The probabilistic bit device may further include an output generator configured to generate a digital output based on a result of comparing the output voltage or current of the magnetic tunnel junction structure with the reference voltage or current.

본 발명의 실시예에 따른 확률론적 컴퓨팅 소자는 상기 확률론적 비트 소자를 포함한다.A probabilistic computing element according to an embodiment of the present invention includes the probabilistic bit element.

본 발명의 실시예에 의하면, 불안정한 상태의 자기터널접합구조의 자화 방향을 확률적으로 제어할 수 있는 확률론적 비트 소자가 제공된다.According to an embodiment of the present invention, a probabilistic bit device capable of controlling the magnetization direction of a magnetic tunnel junction structure in an unstable state probabilistically is provided.

본 발명의 실시예에 의하면, 확률론적 비트 소자에 적절한 기준 전압 또는 전류가 제공될 수 있다.According to an embodiment of the present invention, an appropriate reference voltage or current may be provided to the probabilistic bit element.

도 1은 본 발명의 실시예에 따른 확률론적 비트 소자를 나타내는 도면이다.
도 2의 자기터널접합구조의 에너지 상태를 설명하기 위한 도면이다.
도 3은 도 1의 자기터널접합구조에 인가되는 전압과 출력 전압의 평균값의 관계의 일 예를 나타내는 그래프이다.
도 4의 (a), (b), (c)는 도 3의 A, B, C의 지점에 해당하는 입력 전압이 각각 입력되는 경우 시간에 따른 출력 전압을 나타내는 그래프이다.
도 5는 도 1의 자기터널접합구조의 평형 상태와 반평형 상태를 설명하기 위한 도면이다.
도 6은 도 1의 가변 전원의 일 예를 나타내는 도면이다.
도 7은 도 1의 입력전압(Vi)와 출력전압(Vout)의 관계의 일 예를 나타낸 그래프이다.
도 8의 (a) 및 (b)는 기준전압의 예시 및 그에 따른 최종 출력을 나타내는 그래프이다.
도 9의 (a) 및 (b)는 기준전압의 예시 및 그에 따른 최종 출력을 나타내는 그래프이다.
도 10은 도 1의 기준전압 생성부의 일 예를 나타내는 회로도이다.
도 11은 도 1의 가변 전원의 일 예를 나타내는 회로도이다.
도 12는 도 1의 기준전압 생성부의 일 예를 나타내는 회로도이다.
도 13은 도 1의 출력생성부의 일 예를 나타내는 회로도이다.1 is a diagram illustrating a probabilistic bit device according to an embodiment of the present invention.
It is a view for explaining the energy state of the magnetic tunnel junction structure of FIG. 2 .
3 is a graph illustrating an example of a relationship between a voltage applied to the magnetic tunnel junction structure of FIG. 1 and an average value of an output voltage.
4 (a), (b), and (c) are graphs illustrating output voltages over time when input voltages corresponding to points A, B, and C of FIG. 3 are respectively input.
FIG. 5 is a view for explaining an equilibrium state and an anti-equilibrium state of the magnetic tunnel junction structure of FIG. 1 .
6 is a diagram illustrating an example of the variable power supply of FIG. 1 .
7 is a graph illustrating an example of the relationship between the input voltage (V i ) and the output voltage (V out ) of FIG. 1 .
8 (a) and (b) are graphs showing an example of a reference voltage and a final output according thereto.
9 (a) and (b) are graphs showing an example of a reference voltage and a final output according thereto.
10 is a circuit diagram illustrating an example of the reference voltage generator of FIG. 1 .
11 is a circuit diagram illustrating an example of the variable power supply of FIG. 1 .
12 is a circuit diagram illustrating an example of the reference voltage generator of FIG. 1 .
13 is a circuit diagram illustrating an example of the output generator of FIG. 1 .

본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.The terms or words used in the present specification and claims should not be construed as being limited to their ordinary or dictionary meanings, and the inventor may properly define the concept of the term in order to best describe his invention. Based on the principle, it should be interpreted as meaning and concept consistent with the technical idea of the present invention.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. Throughout the specification, when a part "includes" a certain element, it means that other elements may be further included, rather than excluding other elements, unless otherwise stated.

명세서 및 청구범위에서 용어 "포함하는"과 함께 사용될 때 단수 단어의 사용은 "하나"의 의미일 수도 있고, 또는 "하나 이상", "적어도 하나", 및 "하나 또는 하나보다 많은"의 의미일 수도 있다.The use of the word singular when used in conjunction with the term “comprising” in the specification and claims may mean “a,” or “one or more,” “at least one,” and “one or more than one.” may be

명세서 및 청구범위에서 용어 "연결", "제공", "전송"은 하나의 구성요소에서 다른 구성요소로 직접 연결, 제공, 전송되는 경우뿐만 아니라 다른 구성요소가 개재되어 간접적으로 연결, 제공, 전송되는 경우도 포함한다.In the specification and claims, the terms "connection", "provide", and "transfer" refer not only to direct connection, provision, transmission from one component to another component, but also indirect connection, provision, transmission through the intervening other components. including cases where

청구항들에서의 용어 "또는"의 사용은 본 개시 내용이 단지 선택가능한 것들 및 "및/또는"을 나타내는 정의를 지지하더라도, 선택가능한 것은 상호 배타적이거나 단지 선택가능한 것들을 나타내는 것으로 명백하게 표시되지 않는 한 "및/또는"을 의미하기 위해 사용된다.The use of the term "or" in the claims means that, although this disclosure supports a definition indicating only the selectables and "and/or", the selectable are mutually exclusive or unless expressly indicated as indicating merely the selectable. and/or".

본 발명의 특징 및 이점은 다음 상세한 설명으로부터 분명해질 것이다. 그러나, 본 발명의 사상 및 범위 내 다양한 변경들 및 변형들이 본 상세한 설명으로부터 해당 기술분야의 통상의 기술자들에게 분명해질 것이기 때문에, 상세한 설명 및 구체적인 예들은 본 발명의 구체적인 실시예들을 나타내지만, 단지 예로서 주어진다는 것이 이해되어야 한다. 본 발명의 다양한 예시적인 실시예들은 본 발명의 예시적인 실시예들이 도시되는, 첨부 도면들에 대하여 아래에서 상세하게 논의된다. 구체적인 구현예들이 논의되지만, 이는 단지 예시 목적들을 위해 행해진다. 관련 기술분야에서의 통상의 기술자는 다른 구성요소들 및 구성들이 본 발명의 사상 및 범위에서 벗어나지 않고 사용될 수 있다는 것을 인식할 것이다. 같은 번호들은 전체에 걸쳐 같은 요소들을 나타낸다.The features and advantages of the present invention will become apparent from the following detailed description. However, the detailed description and specific examples represent specific embodiments of the invention, but only, since various changes and modifications within the spirit and scope of the invention will become apparent to those skilled in the art from this detailed description. It should be understood that they are given as examples. Various exemplary embodiments of the invention are discussed in detail below with respect to the accompanying drawings, in which exemplary embodiments of the invention are shown. While specific implementations are discussed, this is done for illustration purposes only. A person skilled in the art will recognize that other elements and configurations may be used without departing from the spirit and scope of the present invention. Like numbers refer to like elements throughout.

도 1은 본 발명의 실시예에 따른 확률론적 비트 소자(1)를 나타내는 도면이다.1 is a diagram illustrating a probabilistic bit element 1 according to an embodiment of the present invention.

도 1을 참조하면, 확률론적 비트 소자(1)는, 자기터널접합구조(10), 가변 전원(20) 및 기준전압 생성부(30)를 포함하며, 추가적으로 출력 생성부(40)를 더 포함할 수 있다.Referring to FIG. 1 , the probabilistic bit element 1 includes a magnetic tunnel junction structure 10 , a variable power supply 20 , and a reference voltage generator 30 , and further includes an output generator 40 . can do.

자기터널접합구조(10)는 고정층(11), 터널접합층(12) 및 자유층(13)이 순서대로 적층되며, 고정층(11)의 자화 방향과 자유층(12)의 자화 방향이 평행한 평행 상태와 반평행한 반평행 상태를 확률론적으로 갖는다. 고정층(11)은 자화 방향이 고정된 값을 가지며, 고정층(11) 및 자유층(13)의 자화 방향은 수평 자화, 수직 자화 또는 이들이 결합된 형태일 수 있다. 터널 접합층(12)은 고정층(11)과 자유층(13)을 전기적으로 절연한다. 자유층(13)의 자화 방향이 고정층(11)의 자화 방향와 평행하게 또는 반평행하게 정렬되는 방식은 스핀전달토크(spin trasfer torque) 또는 스핀궤도토크(spin orbit torque) 방식 등 어느 것이라도 될 수 있다.In the magnetic tunnel junction structure 10, a pinned layer 11, a tunnel junction layer 12, and a free layer 13 are sequentially stacked, and the magnetization direction of the pinned layer 11 and the magnetization direction of the free layer 12 are parallel to each other. It has probabilistic states that are parallel and antiparallel. The pinned layer 11 has a fixed magnetization direction, and the magnetization directions of the pinned layer 11 and the free layer 13 may be horizontal magnetization, vertical magnetization, or a combination thereof. The tunnel junction layer 12 electrically insulates the pinned layer 11 and the free layer 13 . The method in which the magnetization direction of the free layer 13 is aligned parallel or antiparallel to the magnetization direction of the pinned layer 11 may be any of a spin transfer torque or a spin orbit torque method. have.

고정층(11)은 자성 물질로 형성되며 자화 방향이 고정되어 있다. 고정층(11)은 Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn 및 CoFeB/Ru/CoFeB/PtMn 중 적어도 하나를 포함할 수 있다. 터널접합층(12)은 절연물질로 형성되며, MgO, AlOX 및 HfOX 중 적어도 하나를 포함할 수 있다. 자유층(13)은 자성 물질로 형성되며 고정층(11)에 대해 평행하거나 반평행한 자화 방향을 갖는다. 자유층(13)은 Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn 및 CoFeB/Ru/CoFeB/PtMn 중 적어도 하나를 포함하거나, 코발트-철-붕소 합금(CoFeB) 막에 테르븀(Tb), 디스프로슘(Dy), 사마륨(Sm) 및 홀뮴(Ho) 중 적어도 하나를 포함할 수 있다. 다만, 전술한 고정층(11), 터널접합층(12) 및 자유층(13)은 형성하는 물질은 예시에 불과하며, 자화 방향이 평행 상태 또는 반평행 상태를 가질 수 있는 것이면 된다.The pinned layer 11 is formed of a magnetic material and has a fixed magnetization direction. The pinned layer 11 may include at least one of Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn, and CoFeB/Ru/CoFeB/PtMn. The tunnel junction layer 12 is formed of an insulating material and may include at least one of MgO, AlO X and HfO X . The free layer 13 is formed of a magnetic material and has a magnetization direction parallel or antiparallel to the pinned layer 11 . The free layer 13 may include at least one of Co, Py, CoFeB, Co/Ru/Co/PtMn, Py/Ru/Py/PtMn and CoFeB/Ru/CoFeB/PtMn, or a cobalt-iron-boron alloy (CoFeB). ) may include at least one of terbium (Tb), dysprosium (Dy), samarium (Sm), and holmium (Ho) in the layer. However, the above-described pinned layer 11 , tunnel junction layer 12 , and free layer 13 are formed of materials that are merely examples, and may have a magnetization direction in a parallel state or an antiparallel state.

도면에 도시하지는 않았지만, 자기터널접합구조(10)의 양단에는 자기터널접합구조(10)에 전류/전압을 공급하기 위한 전극이 연결될 수 있다. 전극은 도전성 물질로 형성되며, 예를 들어 Ta/Ru, Ta/Pt, (Ta/Cu)XN/Ta, (Ta/CuN)XN/Ta 및 (Ta/Ru)XN/Ta 중 적어도 하나를 포함할 수 있다.Although not shown in the drawings, electrodes for supplying current/voltage to the magnetic tunnel junction structure 10 may be connected to both ends of the magnetic tunnel junction structure 10 . The electrode is formed of a conductive material, for example, at least one of Ta/Ru, Ta/Pt, (Ta/Cu) X N/Ta, (Ta/CuN) X N/Ta, and (Ta/Ru) X N/Ta. may contain one.

가변 전원(20)은 자기터널접합구조(10)에 연결되며, 입력 전압(Vi)에 따라 자기터널접합구조(10)에 전류 또는 전압을 공급한다. 즉, 가변 전원(20)은 입력 전압(Vi)에 따른 가변 전류/전압원일 수 있다.The variable power supply 20 is connected to the magnetic tunnel junction structure 10 and supplies a current or a voltage to the magnetic tunnel junction structure 10 according to the input voltage Vi . That is, the variable power supply 20 may be a variable current/voltage source according to the input voltage Vi.

기준전압 생성부(30)는 자기터널접합구조(10)가 평행 상태일 때 자기터널접합구조(10)의 등가 저항값(Rp) 및 자기터널접합구조(10)가 반평행 상태일 때 자기터널접합구조(10)의 등가 저항값(Rap)에 기초하여 입력 전압(Vi)에 따른 기준전압(Vref)을 생성한다.The reference voltage generator 30 generates a magnetic equivalent resistance value (R p ) of the magnetic tunnel junction structure 10 when the magnetic tunnel junction structure 10 is in a parallel state and a magnetic field when the magnetic tunnel junction structure 10 is in an antiparallel state. A reference voltage V ref according to the input voltage V i is generated based on the equivalent resistance value R ap of the tunnel junction structure 10 .

출력 생성부(40)는 출력전압(Vout)과 기준전압(Vref)을 비교한 결과에 기초하여 최종출력을 출력한다.The output generator 40 outputs a final output based on a result of comparing the output voltage V out and the reference voltage V ref .

도 2a, 도 2b, 도 3 및 도 4는 도 1의 자기터널접합구조(10)의 확률론적 상태를 설명하기 위한 도면이다.2A, 2B, 3 and 4 are diagrams for explaining a probabilistic state of the magnetic tunnel junction structure 10 of FIG. 1 .

도 2의 (a)는 종래기술에 따른 안정적인 상태의 자유층의 에너지를 나타내는 도면이고, 도 2의 (b)는 본 발명의 실시예에 따른 불안정한 상태의 자유층의 에너지를 나타내는 도면이다. 도 2의 (a) 및 (b)에서 위 방향의 화살표 및 아래 방향의 화살표 중 어느 하나는 자화 방향이 평행한 상태를 나타내고, 다른 하나는 자화 방향이 반평행한 상태를 나타낸다.Figure 2 (a) is a diagram showing the energy of the free layer in a stable state according to the prior art, Figure 2 (b) is a diagram showing the energy of the free layer in an unstable state according to an embodiment of the present invention. In FIGS. 2A and 2B , any one of an upward arrow and a downward arrow indicates a state in which the magnetization directions are parallel, and the other indicates a state in which the magnetization directions are antiparallel.

도 2의 (a)를 참조하면, 자기터널접합구조의 자유층이 안정적인 상태에 있는 경우, 평행한 상태와 반평행한 상태 사이에는 예를 들어 50kT의 높은 에너지 장벽이 존재한다. 이에 따라, 자기터널접합구조는 평행한 상태 또는 반평행한 상태를 안정적으로 유지할 수 있다.Referring to FIG. 2A , when the free layer of the magnetic tunnel junction structure is in a stable state, a high energy barrier of, for example, 50 kT exists between the parallel state and the antiparallel state. Accordingly, the magnetic tunnel junction structure can stably maintain a parallel or antiparallel state.

이에 반해, 도 2의 (b)를 참조하면, 자기터널접합구조(10)의 자유층이 불안정적인 상태에 있는 경우, 평행한 상태와 반평행한 상태의 사이에는 예를 들어 1kT의 낮은 에너지 장벽이 존재한다. 이에 따라, 평행한 상태와 반평행한 상태가 무작위하게 요동하여 수 ms~ 수 ns 정도의 매우 짧은 시간마다 전환될 수 있다.On the other hand, referring to (b) of FIG. 2 , when the free layer of the magnetic tunnel junction structure 10 is in an unstable state, a low energy barrier of, for example, 1 kT between the parallel state and the antiparallel state this exists Accordingly, the parallel state and the antiparallel state fluctuate randomly and can be switched every very short time of several ms to several ns.

도 3은 도 1의 자기터널접합구조(10)에 인가되는 전압(Vi)과 출력 전압의 평균값(Vavg)의 관계의 일 예를 나타내는 그래프이고, 도 4의 (a), (b), (c)는 도 3의 A, B, C의 지점에 해당하는 -1V, 0V, 1V의 입력 전압전압(Vi)이 각각 입력되는 경우 시간에 따른 출력 전압(Vout)을 나타내는 도면이다. 설명의 편의상 도 4에서 자기터널접합구조(10)가 평행한 상태일 때 출력전압(Vout)이 -1을 갖고, 자기터널접합구조(10)가 반평행한 상태일 때 출력전압(Vout)이 1을 갖는 것으로 가정한다. 다만, 반대로 자기터널접합구조(10)가 평행한 상태일 때 출력전압(Vout)이 1을 갖고, 자기터널접합구조(10)가 반평행한 상태일 때 출력전압(Vout)이 -1을 갖는 것으로 표시할 수도 있다.FIG. 3 is a graph showing an example of the relationship between the voltage applied to the magnetic tunnel junction structure 10 of FIG. 1 and the average value of the output voltage (V avg ), and FIG. 4 (a), (b) , (c) is a diagram showing the output voltage (V out ) according to time when the input voltage voltages (V i ) of -1V, 0V, and 1V corresponding to points A, B, and C of FIG. 3 are respectively input . For convenience of explanation, in FIG. 4 , when the magnetic tunnel junction structure 10 is in a parallel state, the output voltage V out has -1, and when the magnetic tunnel junction structure 10 is in an antiparallel state, the output voltage V out ) is assumed to have 1. However, conversely, when the magnetic tunnel junction structure 10 is in a parallel state, the output voltage V out has 1, and when the magnetic tunnel junction structure 10 is in an antiparallel state, the output voltage V out is -1. It can also be expressed as having

먼저 도 4의 (a)를 참조하면, -1V의 입력전압이 인가된 경우 자기터널접합구조(10)는 자화방향이 평행인 상태와 반평행인 상태를 전환하게 되며, 소정시간 중에서 자화 방향이 평행인 상태인 구간의 총합은 소정시간의 약 90%에 해당하고, 자화 방향이 반평행인 상태인 구간의 총합은 소정시간의 약 10%에 해당한다. 이에 따라, 도 3의 A에 나타난 바와 같이, 소정시간 동안 출력전압의 평균값(Vavg)은 약 -0.8이 된다.First, referring to FIG. 4 (a), when an input voltage of -1V is applied, the magnetic tunnel junction structure 10 switches a state in which the magnetization direction is parallel to an antiparallel state, and the magnetization direction is changed during a predetermined time. The sum of the sections in the parallel state corresponds to about 90% of the predetermined time, and the sum of the sections in the state in which the magnetization direction is antiparallel corresponds to about 10% of the predetermined time. Accordingly, as shown in A of FIG. 3 , the average value (V avg ) of the output voltage for a predetermined time becomes about -0.8.

도 4의 (b)를 참조하면, 0V의 입력전압이 인가된 경우 자기터널접합구조(10)는 자화방향이 평행인 상태와 반평행인 상태를 전환하게 되며, 소정시간 중에서 자화 방향이 평행인 상태인 구간의 총합과 자화 방향이 반평행인 상태인 구간의 총합은 각각 소정시간의 약 50%에 해당한다. 이에 따라, 도 3의 B에 나타난 바와 같이, 소정시간 동안 출력전압의 평균값(Vavg)은 약 0이 된다.4B, when an input voltage of 0V is applied, the magnetic tunnel junction structure 10 switches a state in which the magnetization direction is parallel and an antiparallel state, and the magnetization direction is parallel during a predetermined time. The sum of the sections in the state and the sections in which the magnetization direction is antiparallel each correspond to about 50% of the predetermined time. Accordingly, as shown in B of FIG. 3 , the average value (V avg ) of the output voltage for a predetermined time becomes about 0.

도 4의 (c)를 참조하면, +1V의 입력전압이 인가된 경우 자기터널접합구조(10)는 자화방향이 평행인 상태와 반평행인 상태를 전환하게 되며, 소정시간 중에서 자화 방향이 평행인 상태인 구간의 총합은 소정시간의 약 10%에 해당하고, 자화 방향이 반평행인 상태인 구간의 총합은 소정시간의 약 90%에 해당한다. 이에 따라, 도 3의 C에 나타난 바와 같이, 소정시간 동안 출력전압의 평균값(Vavg)은 약 0.8이 된다.Referring to (c) of FIG. 4 , when an input voltage of +1 V is applied, the magnetic tunnel junction structure 10 switches a state in which the magnetization direction is parallel to an anti-parallel state, and the magnetization direction is parallel during a predetermined time. The sum of the sections in the in state corresponds to about 10% of the predetermined time, and the sum of the sections in the state in which the magnetization direction is antiparallel corresponds to about 90% of the predetermined time. Accordingly, as shown in C of FIG. 3 , the average value (V avg ) of the output voltage for a predetermined time becomes about 0.8.

즉, 도 3은 입력전압에 따른 출력전압의 값을 소정시간 동안 평균한 값을 나타내며, 소정시간 내의 각 시점에서 출력전압은 -1 또는 1을 나타낸다.That is, FIG. 3 shows an average value of output voltage values according to input voltages for a predetermined time, and the output voltage is -1 or 1 at each time point within a predetermined time.

본 발명의 실시예에 따른 확률론적 비트 소자는 도 3에 도시된 바와 같은 입력 전압(Vi)에 따른 출력 전압의 평균값(Vavg)이 소정의 관계를 갖도록 설정될 수 있다. 예를 들어, 확률론적 컴퓨팅에서 사용되는 확률론적 비트 소자의 Vi와 Vavg의 관계는 다음과 같이 설정될 수 있다.In the probabilistic bit device according to the embodiment of the present invention, the average value (V avg ) of the output voltage according to the input voltage (V i ) as shown in FIG. 3 may be set to have a predetermined relationship. For example, the relationship between Vi and V avg of a probabilistic bit element used in probabilistic computing may be set as follows.

Vavg = tanh(Vi) 또는V avg = tanh(V i ) or

Vavg = sign[tanh(Vi) + random(-1, 1)]V avg = sign[tanh(V i ) + random(-1, 1)]

도 5는 도 1의 자기터널접합구조(10)의 평형 상태와 반평형 상태를 설명하기 위한 도면이다.FIG. 5 is a view for explaining a balanced state and an anti-equilibrium state of the magnetic tunnel junction structure 10 of FIG. 1 .

도 5의 좌측은 자기터널접합구조(10)가 평형 상태를 갖는 것을 도식화한 것이고, 우측은 자기터널접합구조(10)가 반평형 상태를 갖는 것을 도식화한 것이다.The left side of FIG. 5 schematically shows that the magnetic tunnel junction structure 10 has an equilibrium state, and the right side schematically shows that the magnetic tunnel junction structure 10 has an anti-equilibrium state.

도 5에 도시된 바와 같이, 자기터널접합구조(10)가 평형 상태인 경우에는 자기터널접합구조(10)를 등가 저항 Rp로 나타낼 수 있고, 자기터널접합구조(10)가 반평형 상태인 경우에는 자기터널접합구조(10)를 등가 저항 Rap로 나타낼 수 있다. 통상 Rp < Rap 를 만족하므로, 자기터널접합구조(10)가 평행 상태와 반평행 상태를 전환함에 따라 출력 전압(Vout)도 요동하게 된다.As shown in FIG. 5 , when the magnetic tunnel junction structure 10 is in a balanced state, the magnetic tunnel junction structure 10 can be represented by an equivalent resistance R p , and the magnetic tunnel junction structure 10 is in an anti-equilibrium state. In this case, the magnetic tunnel junction structure 10 may be represented by an equivalent resistance R ap . Usually R p < Since R ap is satisfied, the output voltage V out also fluctuates as the magnetic tunnel junction structure 10 switches between a parallel state and an antiparallel state.

도 6은 도 1의 가변 전원(20)의 일 예를 나타내는 도면이다.6 is a diagram illustrating an example of the variable power supply 20 of FIG. 1 .

도 6에 도시된 바와 같이, 가변 전원은 입력 전압에 따라 자기터널접합구조(10)에 전류를 공급하는 전류원으로, 예를 들어 트랜지스터(21)일 수 있다. 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor)과 같은 FET(Field Effect Transistor)나 바이폴라(bipolar) 트랜지스터 등 다양한 종류의 트랜지스터 중 어느 것이라도 사용될 수 있으며, 게이트 전압과 드레인-소스 전류간의 특성, 온도에 대한 민감도, 크기, 공정의 용이성 등을 고려하여 선택될 수 있다.As shown in FIG. 6 , the variable power supply is a current source that supplies a current to the magnetic tunnel junction structure 10 according to an input voltage, and may be, for example, a transistor 21 . The transistor may be any of various types of transistors, such as a FET (Field Effect Transistor) such as a Metal Oxide Semiconductor Field Effect Transistor (MOSFET), a Junction Field Effect Transistor (JFET), or a bipolar transistor, and includes a gate voltage and a drain - It can be selected in consideration of characteristics between source currents, sensitivity to temperature, size, ease of process, etc.

도 6을 참조하면, 가변 전원으로서 n채널 트랜지스터(21)가 사용될 수 있다. 이때 입력전압(Vi)은 n채널 트랜지스터(21)의 게이트에 인가된다. 입력전압(Vi)에 따라 n채널 트랜지스터의 드레인에는 드레인소스 전류(Ids)가 흐르게 되며, 드레인소스 전류(Ids)는 자기터널접합구조(10)에도 흐르게 된다. 이에 따라, 자기터널접합구조(10)에서는 평행 상태의 등가 저항(Rp) 또는 반평형 상태의 등가 저항(Rap)에 해당하는 전압 강하가 발생하고, 출력단에서는 바이어스 전압(VDD)에서 전압 강하에 해당하는 만큼을 뺀 전압이 출력 전압(Vout)으로서 출력된다.Referring to FIG. 6 , the n-channel transistor 21 may be used as a variable power supply. At this time, the input voltage V i is applied to the gate of the n-channel transistor 21 . A drain source current I ds flows through the drain of the n -channel transistor according to the input voltage Vi, and the drain source current I ds also flows through the magnetic tunnel junction structure 10 . Accordingly, in the magnetic tunnel junction structure 10 , the equivalent resistance R p in the parallel state Alternatively, a voltage drop corresponding to the equivalent resistance R ap in the anti-equilibrium state occurs, and a voltage obtained by subtracting an amount corresponding to the voltage drop from the bias voltage VDD is output as the output voltage V out .

도 7은 도 6과 같이 가변 전원으로서 트랜지스터가 사용된 경우 입력전압(Vi)와 출력전압(Vout)의 관계의 일 예를 나타낸 그래프이고, 도 8의 (a) 및 (b)는 도 7의 그래프에서 입력전압(Vi)이 -0.1V일 때 기준전압(Vref)의 예시 및 그에 따른 최종 출력을 나타내고, 도 9의 (a) 및 (b)는 도 7의 그래프에서 입력전압(Vi)이 0.1V일 때 기준전압(Vref)의 예시 및 그에 따른 최종 출력을 나타낸다.7 is a graph showing an example of the relationship between the input voltage (V i ) and the output voltage (V out ) when a transistor is used as a variable power source as in FIG. 6 , and FIGS. 8 (a) and (b) are FIGS. In the graph of 7, when the input voltage (V i ) is -0.1V, an example of the reference voltage (V ref ) and the resulting final output are shown, and FIGS. 9 (a) and (b) are the input voltages in the graph of FIG. An example of the reference voltage (V ref ) when (V i ) is 0.1V and the resulting final output are shown.

도 7에 도시된 바와 같이, 입력전압(Vi)에 따라 출력전압(Vout)의 평균값이 변화할 수 있다. 이 경우, 입력전압(Vi)과 무관하게 기준전압(Vref)을 일정하게 설정되면, 출력전압(Vout)의 값이 항상 -1이거나 1이 되어 확률론적 소자로서 부적합하게 된다. 이에 따라, 입력전압(Vi)에 따라 기준전압(Vref)이 변화할 필요가 있다.As shown in FIG. 7 , the average value of the output voltage V out may vary according to the input voltage Vi . In this case, when the reference voltage V ref is set to be constant regardless of the input voltage V i , the value of the output voltage V out is always -1 or 1 , making it unsuitable as a probabilistic element. Accordingly, the reference voltage V ref needs to be changed according to the input voltage V i .

도 8 및 도 9에 도시된 바와 같이, 각 입력전압(Vi)에 대한 출력전압(Vout)의 최대치와 최소치의 대략 중간값을 기준전압(Vref)으로 설정함으로써, 적절한 최종 출력을 얻을 수 있다. 이때 최종 출력은 sign(Vout-Vref)에 의해 계산될 수 있으며, 도 1의 출력 생성부(40)의 출력에 해당할 수 있다.As shown in FIGS. 8 and 9 , by setting approximately the middle value of the maximum and minimum values of the output voltage V out for each input voltage Vi as the reference voltage V ref , an appropriate final output is obtained. can In this case, the final output may be calculated by sign(V out -V ref ), and may correspond to the output of the output generator 40 of FIG. 1 .

도 10은 도 1의 기준전압 생성부(30)의 일 예를 나타내는 회로도이다.10 is a circuit diagram illustrating an example of the reference voltage generator 30 of FIG. 1 .

도 10을 참조하면, 기준전압 생성부(30)는 자기터널접합구조가 평행 상태일 때의 저항값(Rp)과 자기터널접합구조가 반평행 상태일 때의 저항값(Rap)의 평균값을 갖는 저항소자(31); 및 저항소자(31)에 연결되며, 입력 전압(Vi)과 동일한 전압이 인가되어 저항소자(31)에 전류 또는 전압을 제공함으로써 기준전압(Vref)을 출력하는 가변 전원(32)을 포함할 수 있다. 이때, 가변 전원(32)은 자기터널접합구조(10)에 연결된 가변 전원(20)과 동일할 수 있다. 이때, 가변 전원(32)과 가변 전원(20)과 동일하다는 것은 두 개의 가변 전원(32, 20)의 게이트 전압에 따른 드레인-소스 전류의 특성과 같이 출력전압(Vout) 또는 기준전압(Vref)의 값에 영향을 미치는 특성이 동일하다는 것을 의미한다. Referring to FIG. 10 , the reference voltage generator 30 generates an average value of a resistance value R p when the magnetic tunnel junction structure is in a parallel state and a resistance value R ap when the magnetic tunnel junction structure is in an antiparallel state. a resistance element 31 having; and a variable power supply 32 that is connected to the resistance element 31 and outputs a reference voltage (V ref ) by applying a voltage equal to the input voltage (V i ) to provide a current or voltage to the resistance element 31 . can do. In this case, the variable power supply 32 may be the same as the variable power supply 20 connected to the magnetic tunnel junction structure 10 . At this time, the same as the variable power supply 32 and the variable power supply 20 means that the output voltage V out or the reference voltage V ref ) means that the properties that affect the value are the same.

도 10에서 가변 전원(32)은 도 6의 가변 전원(21)과 동일한 n채널 트랜지스터이며, 도 10과 도 6의 회로를 비교해 보면, 도 10의 회로는 도 6의 자기터널접합구조(10)가 저항(31)으로 대체된 것에 해당한다. 이에 따라, 기준전압 생성부(30)는 도 7에 도시된 바와 같이 입력전압에 따라 출력전압의 최대치와 최소치가 변화할 때, 입력전압에 따라 출력전압의 대략적인 중간값을 기준전압으로서 제공할 수 있다.In FIG. 10 , the variable power supply 32 is the same n-channel transistor as the variable power supply 21 of FIG. 6 . Comparing the circuits of FIGS. 10 and 6 , the circuit of FIG. 10 is the magnetic tunnel junction structure 10 of FIG. 6 . is replaced by the resistor (31). Accordingly, as shown in FIG. 7 , when the maximum and minimum values of the output voltage change according to the input voltage, the reference voltage generator 30 provides an approximate intermediate value of the output voltage as the reference voltage according to the input voltage. can

도 10에서 저항소자(31)는 한 개인 것으로 도시되었지만, 복수의 저항 소자가 직렬 또는 병렬로 연결되어 최종적인 저항값이 자기터널접합구조가 평행 상태일 때의 저항값(Rp)과 자기터널접합구조가 반평행 상태일 때의 저항값(Rap)의 평균값을 가질 수도 있다.In FIG. 10 , the resistance element 31 is shown as one, but a plurality of resistance elements are connected in series or in parallel so that the final resistance value is the resistance value R p and the magnetic tunnel when the magnetic tunnel junction structure is in a parallel state. The junction structure may have an average value of resistance R ap when the junction structure is in an antiparallel state.

도 11은 도 1의 가변 전원(20)의 일 예를 나타내는 도면으로, p채널 트랜지스터(22)가 사용된 것을 나타내는 회로도이고, 도 12는 도 1의 기준전압 생성부(30)의 일 예를 나타내는 도면으로, 도 10의 n채널 트랜지스터 대신에 p채널 트랜지스터(33)가 사용된 경우를 나타낸다.11 is a diagram illustrating an example of the variable power supply 20 of FIG. 1 , and is a circuit diagram showing that the p-channel transistor 22 is used, and FIG. 12 is an example of the reference voltage generator 30 of FIG. A diagram showing a case where the p-channel transistor 33 is used instead of the n-channel transistor of FIG. 10 .

도 11 및 도 12에 도시된 바와 같이, 가변 전원(20, 32)로서 n채널 트랜지스터뿐만 아니라 p채널 트랜지스터도 사용될 수 있다.11 and 12 , not only n-channel transistors but also p-channel transistors may be used as the variable power supplies 20 and 32 .

도 13은 도 1의 출력생성부(40)의 일 예를 나타내는 회로도이다.13 is a circuit diagram illustrating an example of the output generator 40 of FIG. 1 .

도 13에 나타낸 바와 같이, 출력생성부(40)는 출력전압(Vout)과 기준전압(Vref)을 비교하여 어느 한쪽이 크면 1을 출력하고, 다른 한쪽이 크면 -1을 출력하는 비교기일 수 있다. 13, the output generating unit 40 compares the output voltage (V out ) and the reference voltage (V ref ) and outputs 1 if either is greater, and outputs -1 if the other is greater. can

본 발명의 실시예에 따른 확률론적 비트 소자(1)는 확률론적 컴퓨팅 소자에 이용될 수 있다. 확률론적 컴퓨팅 소자는 확률론적 비트 소자들을 이용한 컴퓨팅 소자이다. 확률론적 컴퓨팅 소자는 NP 완전/난해 문제(Non-deterministic complete/hard problem)나, 기계학습의 볼츠만 머신(Boltzmann Machine in Machine Learning), 고전적 담금질 기법(Classical Annealing Problem)을 활용한 최적화, 역연산이 가능한 불 논리회로(Invertible Boolean Logic), 양자 볼츠만 법칙(Quantum Boltzmann Law)을 활용한 최적화 등을 위해 사용될 수 있다. The probabilistic bit element 1 according to an embodiment of the present invention may be used in a probabilistic computing element. A probabilistic computing element is a computing element using probabilistic bit elements. Probabilistic computing devices are optimized using NP non-deterministic complete/hard problems, Boltzmann Machine in Machine Learning, and Classical Annealing Problem. It can be used for possible Invertible Boolean Logic, optimization using Quantum Boltzmann Law, etc.

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.As described above, the present invention has been described in detail through preferred embodiments, but the present invention is not limited thereto, and it is common in the art that various changes and applications can be made without departing from the technical spirit of the present invention. self-explanatory to the technician. Therefore, the true protection scope of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

본 명세서에서 입력전압, 출력전압, 최종출력 등의 예시로서 전압과 전류 중 어느 하나를 특정하여 설명하였지만, 전압과 전류는 서로 변환 가능한 값임은 통상의 기술자에게 자명하다. 따라서, 입력전압, 출력전압, 최종출력 등은 전압과 전류 중 본 명세서에서 예시되지 않은 것일 수도 있다.Although any one of voltage and current has been specifically described as an example of an input voltage, an output voltage, and a final output in the present specification, it is apparent to those skilled in the art that the voltage and the current are mutually convertible values. Accordingly, the input voltage, the output voltage, the final output, etc. may not be exemplified in this specification among voltages and currents.

Claims (8)

고정층, 터널접합층 및 자유층이 순서대로 적층되며, 상기 고정층의 자화 방향과 상기 자유층의 자화 방향이 평행한 평행 상태와 반평행(anti-parallel)한 반평행 상태를 확률론적으로 갖는 자기터널접합구조;
상기 자기터널접합구조에 연결되며, 입력 전압 또는 전류에 따라 상기 자기터널접합구조에 전압 또는 전류를 공급하는 제1 가변 전원; 및
상기 자기터널접합구조가 평행 상태일 때 상기 자기터널접합구조의 등가 저항(Rp) 및 상기 자기터널접합구조가 반평행 상태일 때 상기 자기터널접합구조의 등가 저항(Rap)에 기초하여 상기 입력 전압 또는 전류에 따른 기준 전압 또는 전류를 생성하는 기준전압/전류 생성부
를 포함하는 확률론적 비트 소자.
A magnetic tunnel in which a pinned layer, a tunnel junction layer, and a free layer are sequentially stacked, and a parallel state in which the magnetization direction of the pinned layer and the magnetization direction of the free layer are parallel and anti-parallel in a probabilistic manner bonding structure;
a first variable power supply connected to the magnetic tunnel junction structure and supplying a voltage or current to the magnetic tunnel junction structure according to an input voltage or current; and
Based on the equivalent resistance (R p ) of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in a parallel state and the equivalent resistance (R ap ) of the magnetic tunnel junction structure when the magnetic tunnel junction structure is in an antiparallel state A reference voltage/current generator that generates a reference voltage or current according to the input voltage or current
A probabilistic bit element comprising a.
 제1항에 있어서,
상기 제1 가변 전원은 트랜지스터를 포함하고, 상기 입력 전압은 상기 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 확률론적 비트 소자.
According to claim 1,
The first variable power supply includes a transistor, and the input voltage is applied to a gate of the transistor.
 제1항에 있어서,
상기 기준전압 생성부는,
상기 자기터널접합이 평행 상태일 때의 등가 저항과 상기 자기터널접합이 반평행 상태일 때의 등가 저항의 평균값을 갖는 저항소자; 및
상기 저항소자에 연결되며, 상기 입력 전압 또는 전류와 동일한 전압 또는 전류가 인가되어 상기 저항소자에 전압 또는 전류를 제공함으로써 상기 기준전압 또는 전류를 출력하는 제2 가변 전원
을 포함하는 것을 특징으로 하는 확률론적 비트 소자.
According to claim 1,
The reference voltage generator,
a resistance element having an average value of an equivalent resistance when the magnetic tunnel junction is in a parallel state and an equivalent resistance when the magnetic tunnel junction is in an antiparallel state; and
A second variable power supply connected to the resistance element and outputting the reference voltage or current by applying a voltage or current equal to the input voltage or current to provide a voltage or current to the resistance element
A probabilistic bit element comprising a.
 제3항에 있어서,
상기 제1 가변 전원은 트랜지스터를 포함하고,
상기 제2 가변 전원은 상기 제1 가변 전원의 트랜지스터와 동일한 트랜지스터를 포함하고,
상기 입력전압은 상기 제1 가변 전원의 트랜지스터의 게이트 및 상기 제2 가변 전원의 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 확률론적 비트 소자.
4. The method of claim 3,
The first variable power supply includes a transistor,
the second variable power supply includes the same transistor as the transistor of the first variable power supply;
The input voltage is applied to the gate of the transistor of the first variable power supply and the gate of the transistor of the second variable power supply.
 제4항에 있어서,
상기 제1 가변 전원의 트랜지스터 및 상기 제2 가변 전원의 트랜지스터는 모두 p채널 트랜지스터이고,
상기 제1 가변 전원의 트랜지스터의 드레인 단자에 상기 자기터널접합구조가 연결되고,
상기 제2 가변 전원의 트랜지스터의 드레인 단자에 상기 저항소자가 연결된 것을 특징으로 하는 확률론적 비트 소자.
5. The method of claim 4,
Both the transistor of the first variable power supply and the transistor of the second variable power supply are p-channel transistors;
the magnetic tunnel junction structure is connected to a drain terminal of the transistor of the first variable power supply;
The probabilistic bit device, characterized in that the resistance device is connected to the drain terminal of the transistor of the second variable power supply.
 제4항에 있어서,
상기 제1 가변 전원의 트랜지스터 및 상기 제2 가변 전원의 트랜지스터는 모두 n채널 트랜지스터이고,
상기 제1 가변 전원의 트랜지스터의 드레인 단자에 상기 자기터널접합구조가 연결되고,
상기 제2 가변 전원의 트랜지스터의 드레인 단자에 상기 저항소자가 연결된 것을 특징으로 하는 확률론적 비트 소자.
5. The method of claim 4,
Both the transistor of the first variable power supply and the transistor of the second variable power supply are n-channel transistors;
the magnetic tunnel junction structure is connected to a drain terminal of the transistor of the first variable power supply;
The probabilistic bit device, characterized in that the resistance device is connected to the drain terminal of the transistor of the second variable power supply.
 제1항에 있어서,
상기 자기터널접합구조의 출력 전압 또는 전류와 상기 기준 전압 또는 전류를 비교한 결과에 기초하여 디지털 출력을 생성하는 출력 생성부
를 더 포함하는 것을 특징으로 하는 확률론적 비트 소자.
According to claim 1,
An output generating unit for generating a digital output based on a result of comparing the output voltage or current of the magnetic tunnel junction structure with the reference voltage or current
A probabilistic bit element further comprising a.
 제1항의 확률론적 비트 소자를 포함하는 확률론적 컴퓨팅 소자.A probabilistic computing element comprising the probabilistic bit element of claim 1 .
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Citations (4)

* Cited by examiner, † Cited by third party
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KR20160005942A (en) * 2014-07-08 2016-01-18 에스케이하이닉스 주식회사 Inverter and electronic device with the same
KR102134616B1 (en) 2018-10-12 2020-07-16 한국과학기술연구원 Spin transfer torque(stt) mram
KR102142091B1 (en) 2017-11-30 2020-08-06 한국과학기술연구원 Spin obit torque(sot) mram
KR20210028110A (en) * 2019-08-30 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Memory device with tunable probabilistic state

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160005942A (en) * 2014-07-08 2016-01-18 에스케이하이닉스 주식회사 Inverter and electronic device with the same
KR102142091B1 (en) 2017-11-30 2020-08-06 한국과학기술연구원 Spin obit torque(sot) mram
KR102134616B1 (en) 2018-10-12 2020-07-16 한국과학기술연구원 Spin transfer torque(stt) mram
KR20210028110A (en) * 2019-08-30 2021-03-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Memory device with tunable probabilistic state

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