KR20220128040A - Semiconductor device - Google Patents

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KR20220128040A
KR20220128040A KR1020210032595A KR20210032595A KR20220128040A KR 20220128040 A KR20220128040 A KR 20220128040A KR 1020210032595 A KR1020210032595 A KR 1020210032595A KR 20210032595 A KR20210032595 A KR 20210032595A KR 20220128040 A KR20220128040 A KR 20220128040A
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채관엽
강산
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삼성전자주식회사
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Abstract

A semiconductor device is provided. The semiconductor device includes: a first wire provided with an input signal and extended in a first direction; a first gate wire extended in a second direction crossing the first direction; a first impurity region disposed on one side of the first gate wire and connected to the first wire; a second impurity region disposed on the other side of the first gate wire and connected to the first wire; a second gate wire extended in the second direction, disposed apart from the first gate wire in the first direction, and connected to the first wire; and a first inverter including the second gate wire and connected to the first wire to receive an input signal.

Description

반도체 장치{Semiconductor device}semiconductor device

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

안테나 효과는 반도체 장치의 메탈 배선층의 식각 공정에서 긴 배선에 전하가 충전되는 현상이다. 예를 들어, 메탈 배선층이 플라스마 식각될 때, 긴 배선에 접속된 게이트 전극에 축적되는 전하량이 커지면, 게이트 절연막의 절연이 파괴되어 누설 전류가 발생될 수 있다. The antenna effect is a phenomenon in which electric charges are charged in a long wiring in an etching process of a metal wiring layer of a semiconductor device. For example, when the metal wiring layer is plasma-etched, if the amount of electric charge accumulated in the gate electrode connected to the long wiring increases, the insulation of the gate insulating layer may be broken and a leakage current may be generated.

따라서, 배선을 통해 게이트 전극에 전하가 축적되지 않도록 배선으로 유입되는 전하를 차단하는 다이오드 셀을 적절히 배치하는 것이 필요하다.Therefore, it is necessary to properly arrange a diode cell that blocks charges flowing into the wiring so that charges are not accumulated in the gate electrode through the wiring.

본 발명이 해결하고자 하는 기술적 과제는 라우팅이 용이하면서 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a semiconductor device with improved product reliability while facilitating routing.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 입력 신호가 제공되고 제1 방향으로 연장된 제1 배선, 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선, 제1 게이트 배선의 일측에 배치되고, 제1 배선과 접속된 제1 불순물 영역, 제1 게이트 배선의 타측에 배치되고, 제1 배선과 접속된 제2 불순물 영역, 제2 방향으로 연장되고 제1 게이트 배선과 제1 방향으로 이격되어 배치되고 제1 배선에 접속된 제2 게이트 배선: 및 제2 게이트 배선을 포함하고, 제1 배선에 접속되어 입력 신호를 제공받는 제1 인버터를 포함한다.According to some embodiments for achieving the above technical task The semiconductor device is provided with an input signal and is disposed on one side of a first wiring extending in a first direction, a first gate wiring extending in a second direction intersecting the first direction, and the first gate wiring, the first wiring and a connected first impurity region, disposed on the other side of the first gate wiring, a second impurity region connected to the first wiring, extending in the second direction and spaced apart from the first gate wiring in the first direction, the first wiring a second gate line connected to: and a first inverter including a second gate line and connected to the first line to receive an input signal.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 입력 신호가 제공되고 제1 방향으로 연장된 제1 배선, 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선, 제1 게이트 배선의 일측에 배치되고, 제1 배선과 접속된 제1 불순물 영역, 제1 게이트 배선의 타측에 배치되고, 제1 배선과 접속된 제2 불순물 영역, 전원 전압이 제공되고 제1 방향으로 연장된 제2 배선, 제1 게이트 배선의 일측에 배치되고, 제1 불순물 영역과 제2 방향으로 이격되어 배치되고, 제1 배선과 제2 배선 중 어느 하나에 접속된 제3 불순물 영역, 제1 게이트 배선의 타측에 배치되고, 제2 불순물 영역과 제2 방향으로 이격되어 배치되고, 제1 배선과 제2 배선 중 어느 하나에 접속된 제4 불순물 영역, 및 제1 배선에 접속되어 입력 신호를 제공받는 인버터를 포한다.According to some embodiments for achieving the above technical task The semiconductor device is provided with an input signal and is disposed on one side of a first wiring extending in a first direction, a first gate wiring extending in a second direction intersecting the first direction, and the first gate wiring, the first wiring and a connected first impurity region, a second impurity region disposed on the other side of the first gate wiring and connected to the first wiring, a second wiring provided with a power supply voltage and extending in the first direction, at one side of the first gate wiring a third impurity region connected to any one of the first wiring and the second wiring, the third impurity region disposed on the other side of the first gate wiring, the second impurity region and and a fourth impurity region disposed to be spaced apart in the second direction and connected to any one of the first wiring and the second wiring, and an inverter connected to the first wiring to receive an input signal.

상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 활성 영역이 정의된 기판을 포함하는 다이오드 버퍼 셀, 및 다이오드 버퍼 셀과 분리되어 배치되고, 기판을 접지시키는 탭셀을 포함하되, 다이오드 버퍼 셀은, 활성 영역 상에 배치되고, 입력 신호가 제공되고 제1 방향으로 연장된 제1 배선과, 활성 영역 상에 배치되고, 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선과, 활성 영역에 배치되고, 제1 게이트 배선의 일측에 배치되고, 제1 배선과 접속된 제1 불순물 영역과, 활성 영역에 배치되고, 제1 게이트 배선의 타측에 배치되고, 제1 배선과 접속된 제2 불순물 영역과, 제1 배선에 접속되어 입력 신호를 제공받는 버퍼를 포함한다.According to some embodiments for achieving the above technical task A semiconductor device includes a diode buffer cell including a substrate having an active region defined therein, and a tap cell disposed separately from the diode buffer cell and grounding the substrate, wherein the diode buffer cell is disposed on the active region, and an input signal a first wiring extending in a first direction provided with a first impurity region disposed on one side and connected to the first wiring, a second impurity region disposed in the active region and disposed on the other side of the first gate wiring and connected to the first wiring; and a buffer for receiving an input signal.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 몇몇 실시예에 따른 반도체 장치의 개념도이다.
도 2는 도 1의 다이오드 버퍼 셀의 회로도이다.
도 3은 도 2의 다이오드의 회로도이다.
도 4는 도 1의 다이오드 버퍼 셀의 레이아웃이다.
도 5는 도 4의 Ⅰ영역에 대한 레이아웃이다.
도 6은 도 4의 Ⅱ 영역에 대한 레이아웃이다.
도 8은 도 7은 도 4의 A-A′선을 따라 절단한 단면도이다.
도 4의 레이아웃에서 배선들 간의 접속 관계를 도시한 도면이다.
도 9는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.
도 10은 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 회로도이다.
도 11은 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 레이아웃이다.
도 12는 도 11의 Ⅰ영역에 대한 레이아웃이다.
도 13은 또 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 회로도이다.
도 14는 또 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 레이아웃이다.
도 15는 도 14의 Ⅰ영역에 대한 레이아웃이다.1 is a conceptual diagram of a semiconductor device according to some embodiments.
FIG. 2 is a circuit diagram of the diode buffer cell of FIG. 1 .
FIG. 3 is a circuit diagram of the diode of FIG. 2 .
FIG. 4 is a layout of the diode buffer cell of FIG. 1 .
FIG. 5 is a layout of area I of FIG. 4 .
FIG. 6 is a layout of area II of FIG. 4 .
FIG. 8 is a cross-sectional view taken along line AA′ of FIG. 4 .
It is a diagram illustrating a connection relationship between wirings in the layout of FIG. 4 .
9 is a diagram for describing effects of a semiconductor device according to some embodiments.
10 is a circuit diagram of a diode buffer cell of a semiconductor device according to another exemplary embodiment.
11 is a layout of a diode buffer cell of a semiconductor device according to another exemplary embodiment.
12 is a layout of area I of FIG. 11 .
13 is a circuit diagram of a diode buffer cell of a semiconductor device according to still another exemplary embodiment.
14 is a layout of a diode buffer cell of a semiconductor device according to still another exemplary embodiment.
15 is a layout of area I of FIG. 14 .

이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.Hereinafter, embodiments according to the technical spirit of the present invention will be described with reference to the accompanying drawings.

도 1은 몇몇 실시예에 따른 반도체 장치의 개념도이다.1 is a conceptual diagram of a semiconductor device according to some embodiments.

도 1을 참조하면, 반도체 장치(1)는 복수의 셀(cell)을 포함한다. 반도체 장치(1)에 포함된 복수의 셀 중 적어도 하나는 다이오드 버퍼 셀(100)일 수 있다. 즉, 반도체 장치(1)는 적어도 하나의 다이오드 버퍼 셀(100)을 포함할 수 있다.Referring to FIG. 1 , a semiconductor device 1 includes a plurality of cells. At least one of the plurality of cells included in the semiconductor device 1 may be the diode buffer cell 100 . That is, the semiconductor device 1 may include at least one diode buffer cell 100 .

다이오드 버퍼 셀(100)은 데이터를 저장하는 버퍼(buffer)와 안테나 효과를 방지하기 위한 다이오드를 포함할 수 있다. 즉, 본 실시예에 따른 반도체 장치(1)에서는 버퍼 셀과 다이오드 셀이 별도의 셀로 서로 분리되어 구현되는 것이 아니라, 하나의 셀에 버퍼와 다이오드가 통합되어 구현될 수 있다.The diode buffer cell 100 may include a buffer for storing data and a diode for preventing an antenna effect. That is, in the semiconductor device 1 according to the present embodiment, the buffer cell and the diode cell are not implemented as separate cells, but the buffer and the diode are integrated into one cell.

라우팅 배선(RO1)은 입력 신호가 제공되는 입력단(IN)과 다이오드 버퍼 셀(100)을 접속시킬 수 있다.The routing wire RO1 may connect the input terminal IN to which the input signal is provided and the diode buffer cell 100 .

또한, 반도체 장치(1)는 적어도 하나의 탭셀(TC)을 포함할 수 있다. 탭셀(TC)은 도시된 것과 같이 다이오드 버퍼 셀(100)로부터 멀리 떨어져서 배치될 수도 있고, 도시된 것과 다르게 다이오드 버퍼 셀(100)에 인접하여 배치될 수도 있다. Also, the semiconductor device 1 may include at least one tap cell TC. The tap cell TC may be disposed far away from the diode buffer cell 100 as shown, or may be disposed adjacent to the diode buffer cell 100 differently than shown.

탭셀(TC)은 다이오드 버퍼 셀(100)에 배치된 기판을 접지시키는 역할을 할 수 있다. 다시 말해, 다이오드 버퍼 셀(100)과 탭셀(TC)에 걸쳐 기판이 배치된 경우, 기판은 다이오드 버퍼 셀(100) 내부가 아니라 다이오드 버퍼 셀(100) 외부에 배치된 탭셀(TC) 내에서 접지될 수 있다. 이러한 탭셀(TC)로 인해 다이오드 버퍼 셀(100)에 배치된 기판도 접지된 효과를 가질 수 있다.The tap cell TC may serve to ground a substrate disposed on the diode buffer cell 100 . In other words, when the substrate is disposed across the diode buffer cell 100 and the tap cell TC, the substrate is grounded within the tap cell TC disposed outside the diode buffer cell 100 rather than inside the diode buffer cell 100 . can be Due to the tap cell TC, the substrate disposed on the diode buffer cell 100 may also have a grounding effect.

이하, 도 2 내지 도 8을 참조하여, 몇몇 실시예에 따른 다이오드 버퍼 셀(100)에 대해 설명한다.Hereinafter, the diode buffer cell 100 according to some embodiments will be described with reference to FIGS. 2 to 8 .

도 2는 도 1의 다이오드 버퍼 셀의 회로도이다. 도 3은 도 2의 다이오드의 회로도이다. 도 4는 도 1의 다이오드 버퍼 셀의 레이아웃이다. 도 5는 도 4의 Ⅰ영역에 대한 레이아웃이다. 도 6은 도 4의 Ⅱ 영역에 대한 레이아웃이다. 도 7은 도 4의 A-A′선을 따라 절단한 단면도이다. 도 8은 도 4의 레이아웃에서 배선들 간의 접속 관계를 도시한 도면이다.FIG. 2 is a circuit diagram of the diode buffer cell of FIG. 1 . FIG. 3 is a circuit diagram of the diode of FIG. 2 . FIG. 4 is a layout of the diode buffer cell of FIG. 1 . FIG. 5 is a layout of area I of FIG. 4 . FIG. 6 is a layout of area II of FIG. 4 . 7 is a cross-sectional view taken along line A-A' of FIG. 4 . 8 is a diagram illustrating a connection relationship between wirings in the layout of FIG. 4 .

먼저 도 2를 참조하면, 다이오드 버퍼 셀(100)은 다이오드(110)와 버퍼(120)를 포함할 수 있다.First, referring to FIG. 2 , the diode buffer cell 100 may include a diode 110 and a buffer 120 .

버퍼(120)는 트랜지스터(P1)과 트랜지스터(N1)로 구성된 제1 인버터와, 트랜지스터(P2)와 트랜지스터(N2)로 구성된 제2 인버터를 포함할 수 있다. 하지만, 실시예가 이에 제한되는 것은 아니며, 버퍼는 도시된 것보다 많은 수의 인버터들을 포함할 수도 있다.The buffer 120 may include a first inverter including a transistor P1 and a transistor N1 and a second inverter including a transistor P2 and a transistor N2 . However, the embodiment is not limited thereto, and the buffer may include a larger number of inverters than shown.

몇몇 실시예에서, 트랜지스터(P2)와 트랜지스터(N2)의 크기는 트랜지스터(P1)과 트랜지스터(N1)의 크기보다 클 수 있다. 이에 따라, 제2 인버터의 구동 능력(drive strength)은 제1 인버터의 구동 능력보다 클 수 있다.In some embodiments, the size of the transistor P2 and the transistor N2 may be greater than the size of the transistor P1 and the transistor N1 . Accordingly, the drive strength of the second inverter may be greater than that of the first inverter.

다이오드(110)는 안테나 효과를 방지하기 위해 배치될 수 있다. 이러한 다이오드의 동작에 대해서는 추후 더 구체적으로 설명한다.Diode 110 may be positioned to prevent antenna effects. The operation of such a diode will be described in more detail later.

도 2 내지 도 8을 참조하면, 다이오드 버퍼 셀(100) 내의 기판(SUB)에는 활성 영역들(ACT1, ACT2)이 형성될 수 있다.2 to 8 , active regions ACT1 and ACT2 may be formed in the substrate SUB in the diode buffer cell 100 .

기판(SUB)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(SUB)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.The substrate SUB may be bulk silicon or silicon-on-insulator (SOI). Alternatively, the substrate SUB may be a silicon substrate, or other materials such as silicon germanium, silicon germanium on insulator (SGOI), indium antimonide, lead tellurium compound, indium arsenide, indium phosphide, gallium arsenide, or gallium antimonide. However, the technical spirit of the present invention is not limited thereto.

활성 영역(ACT1) 및 활성 영역(ACT2)은 제2 방향(DR2)으로 서로 이격될 수 있다.The active region ACT1 and the active region ACT2 may be spaced apart from each other in the second direction DR2 .

몇몇 실시예에서, 활성 영역(ACT1) 및 활성 영역(ACT2) 각각은 기판(SUB)으로부터 제1 방향(DR1)과 제2 방향(DR2)의 수직인 제3 방향으로 돌출될 수 있다. 활성 영역(ACT1) 및 활성 영역(ACT2) 각각은 소자 분리 영역에 의해 정의될 수 있다. 예를 들어, 소자 분리 영역은 활성 영역(ACT1)과 활성 영역(ACT2) 사이에 형성된 소자 분리 트렌치 상에 배치될 수 있다.In some embodiments, each of the active area ACT1 and the active area ACT2 may protrude from the substrate SUB in a third direction perpendicular to the first direction DR1 and the second direction DR2 . Each of the active region ACT1 and the active region ACT2 may be defined by an isolation region. For example, the device isolation region may be disposed on the device isolation trench formed between the active region ACT1 and the active region ACT2 .

비록 도면에는 자세하게 도시하지 않았으나, 활성 영역(ACT1) 상에는 활성 영역(ACT1)을 가로지르며 제1 방향(DR1)으로 연장된 제1 핀형 패턴이 배치될 수 있다. 제1 핀형 패턴은 활성 영역(ACT1)으로부터 제1 방향(DR1)과 제2 방향(DR2)의 수직인 제3 방향으로 돌출될 수 있다.Although not illustrated in detail in the drawings, a first fin-shaped pattern that crosses the active area ACT1 and extends in the first direction DR1 may be disposed on the active area ACT1 . The first fin-shaped pattern may protrude from the active region ACT1 in a third direction perpendicular to the first direction DR1 and the second direction DR2 .

또한, 활성 영역(ACT2) 상에는 활성 영역(ACT2)을 가로지르며 제1 방향(DR1)으로 연장된 제2 핀형 패턴이 배치될 수 있다. 제2 핀형 패턴은 활성 영역(ACT2)으로부터 제1 방향(DR1)과 제2 방향(DR2)의 수직인 제3 방향으로 돌출될 수 있다.Also, a second fin-shaped pattern that crosses the active area ACT2 and extends in the first direction DR1 may be disposed on the active area ACT2 . The second fin-shaped pattern may protrude from the active region ACT2 in a third direction perpendicular to the first direction DR1 and the second direction DR2 .

게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3)은 활성 영역(ACT1) 및 활성 영역(ACT2) 상에서 제2 방향(DR2)으로 연장될 수 있다. 각각의 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3)은 제1 방향(DR1)으로 이격될 수 있다.The gate lines G1 to G9 and the dummy gate lines DG1 to DG3 may extend in the second direction DR2 on the active area ACT1 and the active area ACT2 . Each of the gate lines G1 to G9 and the dummy gate lines DG1 to DG3 may be spaced apart from each other in the first direction DR1 .

몇몇 실시예에서, 게이트 배선들(G1~G9)은 도전체를 포함할 수 있다. 게이트 배선들(G1~G9)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 배선들(G1~G9)은 도전성 금속 산화물, 도전성 금속 산질화물 등을 포함할 수 있고, 상술한 물질이 산화된 형태를 포함할 수도 있다.In some embodiments, the gate lines G1 to G9 may include a conductor. The gate wirings G1 to G9 may include, for example, titanium nitride (TiN), tantalum carbide (TaC), tantalum nitride (TaN), titanium silicon nitride (TiSiN), tantalum silicon nitride (TaSiN), and tantalum titanium nitride (TaTiN). ), titanium aluminum nitride (TiAlN), tantalum aluminum nitride (TaAlN), tungsten nitride (WN), ruthenium (Ru), titanium aluminum (TiAl), titanium aluminum carbonitride (TiAlC-N), titanium aluminum carbide (TiAlC), Titanium carbide (TiC), tantalum carbonitride (TaCN), tungsten (W), aluminum (Al), copper (Cu), cobalt (Co), titanium (Ti), tantalum (Ta), nickel (Ni), platinum ( Pt), nickel platinum (Ni-Pt), niobium (Nb), niobium nitride (NbN), niobium carbide (NbC), molybdenum (Mo), molybdenum nitride (MoN), molybdenum carbide (MoC), tungsten carbide (WC) , rhodium (Rh), palladium (Pd), iridium (Ir), osmium (Os), silver (Ag), gold (Au), zinc (Zn), vanadium (V), and combinations thereof can The gate wirings G1 to G9 may include a conductive metal oxide, a conductive metal oxynitride, or the like, and may include an oxidized form of the above-described material.

몇몇 실시예에서, 더미 게이트 배선들(DG1~DG3)은 게이트 배선들(G1~G9)과 다른 물질을 포함할 수 있다. 몇몇 실시예에서, 더미 게이트 배선들(DG1~DG3)은 폴리 실리콘 또는 절연체 등을 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다. In some embodiments, the dummy gate lines DG1 to DG3 may include a material different from that of the gate lines G1 to G9 . In some embodiments, the dummy gate lines DG1 to DG3 may include polysilicon or an insulator, but embodiments are not limited thereto.

또한, 몇몇 실시예에서, 더미 게이트 배선들(DG1~DG3)은 게이트 배선들(G1~G9)과 동일한 물질을 포함할 수도 있다.Also, in some embodiments, the dummy gate lines DG1 to DG3 may include the same material as the gate lines G1 to G9 .

더미 게이트 배선들(DG1~DG3)은 게이트 배선들(G1~G9)과 달리 트랜지스터의 게이트 전극의 역할을 수행하지 않는다.The dummy gate lines DG1 to DG3 do not function as gate electrodes of the transistor, unlike the gate lines G1 to G9 .

도 7을 참조하면, 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3)의 하부에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.Referring to FIG. 7 , a gate insulating layer GI may be disposed under the gate lines G1 to G9 and the dummy gate lines DG1 to DG3 . The gate insulating layer GI may include, for example, at least one of silicon oxide, silicon oxynitride, silicon nitride, or a high-k material having a dielectric constant greater than that of silicon oxide. The high-k material is, for example, hafnium oxide, hafnium silicon oxide, hafnium aluminum oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium. zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium may include one or more of strontium titanium oxide, yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate. have.

몇몇 실시예에서 게이트 절연막(GI)은 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3)의 측면에 배치된 스페이서(SP)의 측벽을 따라 상부로 연장되는 형상으로 형성될 수도 있다.In some embodiments, the gate insulating layer GI may be formed to extend upward along sidewalls of the spacer SP disposed on side surfaces of the gate lines G1 to G9 and the dummy gate lines DG1 to DG3. have.

스페이서(SP)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서 스페이서(SP)는 도시된 형상과 다르게 L형상으로 변형되어 형성될 수도 있다.The spacer SP is, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO2), silicon carbonitride (SiCN), silicon oxycarbonitride (SiOCN), silicon boron nitride (SiBN), silicon It may include at least one of oxyboron nitride (SiOBN), silicon oxycarbide (SiOC), and combinations thereof. In some embodiments, the spacer SP may be formed by being deformed into an L shape different from the illustrated shape.

도 2 내지 도 8을 참조하면, 불순물 영역들(SD10~SD19)은 활성 영역(ACT1)에 배치되고, 불순물 영역들(SD20~SD29)은 활성 영역(ACT2)에 배치될 수 있다. 불순물 영역들(SD10~SD19, SD20~SD29)은 트랜지스터의 소오스 또는 드레인의 역할을 할 수 있다.2 to 8 , the impurity regions SD10 to SD19 may be disposed in the active region ACT1 , and the impurity regions SD20 to SD29 may be disposed in the active region ACT2 . The impurity regions SD10 to SD19 and SD20 to SD29 may serve as a source or a drain of the transistor.

몇몇 실시예에서, 활성 영역(ACT1)은 n형 불순물을 포함하고, 불순물 영역들(SD10~SD19)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 이에 따라, 게이트 배선들(G1~G9)과 불순물 영역들(SD10~SD19)이 복수의 PMOS 트랜지스터를 구성할 수 있다. 불순물 영역들(SD10~SD19)은 예를 들어, B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.In some embodiments, the active region ACT1 may include an n-type impurity, and the impurity regions SD10 to SD19 may include a p-type impurity or an impurity for preventing diffusion of the p-type impurity. Accordingly, the gate lines G1 to G9 and the impurity regions SD10 to SD19 may constitute a plurality of PMOS transistors. The impurity regions SD10 to SD19 may include, for example, at least one of B, C, In, Ga, and Al or a combination thereof, but embodiments are not limited thereto.

몇몇 실시예에서, 활성 영역(ACT2)은 p형 불순물을 포함하고, 불순물 영역들(SD20~SD29)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 이에 따라, 게이트 배선들(G1~G9)과 불순물 영역들(SD20~SD29)이 복수의 NMOS 트랜지스터를 구성할 수 있다. 불순물 영역들(SD20~SD29)은 예를 들어, P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.In some embodiments, the active region ACT2 may include a p-type impurity, and the impurity regions SD20 to SD29 may include an n-type impurity or an impurity for preventing diffusion of the n-type impurity. Accordingly, the gate lines G1 to G9 and the impurity regions SD20 to SD29 may constitute a plurality of NMOS transistors. The impurity regions SD20 to SD29 may include, for example, at least one of P, Sb, As, or a combination thereof, but embodiments are not limited thereto.

비록 도 7에는 불순물 영역들(SD10~SD19)과 불순물 영역들(SD20~SD29)이 단일막인 예가 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 불순물 영역들(SD10~SD19)과 불순물 영역들(SD20~SD29)은 각각 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.Although an example in which the impurity regions SD10 to SD19 and the impurity regions SD20 to SD29 are a single layer is illustrated in FIG. 7 , the technical spirit of the present invention is not limited thereto. Each of the impurity regions SD10 to SD19 and the impurity regions SD20 to SD29 may be formed of a multilayer including impurities having different concentrations.

배선(M11)은 제1 방향(DR1)으로 연장될 수 있다. 배선(M11)에는 전원 전압(VDD)이 제공될 수 있다.The wiring M11 may extend in the first direction DR1 . A power supply voltage VDD may be provided to the wiring M11.

배선(M11)은 불순물 영역들(SD10, SD11, SD12, SD13, SD15, SD17, SD19)와 접속될 수 있다. 구체적으로 배선(M11)은 컨택(CT11)을 통해 불순물 영역(SD10)과 접속하고, 컨택(CT12)을 통해 불순물 영역(SD11)과 접속하고, 컨택(CT13)을 통해 불순물 영역(SD12)과 접속할 수 있다. 또한, 배선(M11)은 컨택(CT14)을 통해 불순물 영역(SD13)과 접속하고, 컨택(CT15)을 통해 불순물 영역(SD15)과 접속하고, 컨택(CT16)을 통해 불순물 영역(SD17)과 접속하고, 컨택(CT17)을 통해 불순물 영역(SD19)과 접속할 수 있다. 이에 따라, 불순물 영역들(SD10, SD11, SD12, SD13, SD15, SD17, SD19)에는 배선(M11)을 통해 전원 전압(VDD)이 인가될 수 있다.The wiring M11 may be connected to the impurity regions SD10 , SD11 , SD12 , SD13 , SD15 , SD17 , and SD19 . Specifically, the wiring M11 is connected to the impurity region SD10 through the contact CT11, to the impurity region SD11 through the contact CT12, and to the impurity region SD12 through the contact CT13. can Further, the wiring M11 is connected to the impurity region SD13 through the contact CT14, to the impurity region SD15 through the contact CT15, and to the impurity region SD17 through the contact CT16. and may be connected to the impurity region SD19 through the contact CT17. Accordingly, the power supply voltage VDD may be applied to the impurity regions SD10 , SD11 , SD12 , SD13 , SD15 , SD17 , and SD19 through the wiring M11 .

배선(M12)은 제1 방향(DR1)으로 연장될 수 있다. 배선(M12)은 접지(GND)될 수 있다.The wiring M12 may extend in the first direction DR1 . The wiring M12 may be grounded (GND).

배선(M12)은 불순물 영역들(SD23, SD25, SD27, SD29)와 접속될 수 있다. 구체적으로 배선(M21)은 컨택(CT51)을 통해 불순물 영역(SD23)과 접속하고, 컨택(CT52)을 통해 불순물 영역(SD25)과 접속하고, 컨택(CT53)을 통해 불순물 영역(SD27)과 접속하고, 컨택(CT54)을 통해 불순물 영역(SD29)과 접속할 수 있다. 이에 따라, 불순물 영역들(SD23, SD25, SD27, SD29)은 배선(M21)을 통해 접지될 수 있다.The wiring M12 may be connected to the impurity regions SD23 , SD25 , SD27 , and SD29 . Specifically, the wiring M21 is connected to the impurity region SD23 through the contact CT51, to the impurity region SD25 through the contact CT52, and to the impurity region SD27 through the contact CT53. and may be connected to the impurity region SD29 through the contact CT54. Accordingly, the impurity regions SD23 , SD25 , SD27 , and SD29 may be grounded through the wiring M21 .

한편, 불순물 영역들(SD20, SD21, SD22)은 배선(M12)과 접속되지 않는다. 즉, 불순물 영역들(SD20, SD21, SD22)은 배선(M12)을 통해 접지되지 않는다.Meanwhile, the impurity regions SD20 , SD21 , and SD22 are not connected to the wiring M12 . That is, the impurity regions SD20 , SD21 , and SD22 are not grounded through the wiring M12 .

배선(M13)은 입력단(IN)과 연결된다. 이에 따라, 배선(M13)을 통해 입력 신호가 입력단(IN)으로부터 제공될 수 있다.The wiring M13 is connected to the input terminal IN. Accordingly, the input signal may be provided from the input terminal IN through the wiring M13.

몇몇 실시예에서, 배선(M13)은 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3) 보다 높게 배치될 수 있다. 구체적으로, 배선(M13)은 제1 방향(DR)으로 연장되되, 게이트 전극들(G1~G4)과 더미 게이트 전극들(DG1, DG2)을 오버랩할 수 있다.In some embodiments, the line M13 may be disposed higher than the gate lines G1 to G9 and the dummy gate lines DG1 to DG3 . Specifically, the wiring M13 may extend in the first direction DR and overlap the gate electrodes G1 to G4 and the dummy gate electrodes DG1 and DG2 .

배선(M13)은 게이트 배선(G2), 게이트 배선(G3) 및 게이트 배선(G4)와 접속될 수 있다. 구체적으로 배선(M13)은 컨택(CT31)을 통해 게이트 배선(G2)과 접속하고, 컨택(CT32)을 통해 게이트 배선(G3)과 접속하고, 컨택(CT33)을 통해 게이트 배선(G4)과 접속할 수 있다.The wiring M13 may be connected to the gate wiring G2 , the gate wiring G3 , and the gate wiring G4 . Specifically, the wiring M13 is connected to the gate wiring G2 through the contact CT31, connected to the gate wiring G3 through the contact CT32, and connected to the gate wiring G4 through the contact CT33. can

배선(M14)은 불순물 영역들(SD20, SD21, SD22)과 접속될 수 있다. 구체적으로 배선(M14)은 컨택(CT41)을 통해 불순물 영역(SD20)과 접속하고, 컨택(CT42)을 통해 불순물 영역(SD21)과 접속하고, 컨택(CT43)을 통해 불순물 영역(SD22)과 접속할 수 있다.The wiring M14 may be connected to the impurity regions SD20 , SD21 , and SD22 . Specifically, the wiring M14 is connected to the impurity region SD20 through the contact CT41, to the impurity region SD21 through the contact CT42, and to the impurity region SD22 through the contact CT43. can

몇몇 실시예에서, 배선(M14)은 배선(M13)과 실질적으로 동일한 높이에 배치될 수 있다. 즉, 배선(M14)은 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3) 보다 높게 배치될 수 있다. 구체적으로, 배선(M14)은 제1 방향(DR)으로 연장되되, 게이트 전극들(G1~G3)과 더미 게이트 전극(DG1)을 오버랩할 수 있다.In some embodiments, the wiring M14 may be disposed at substantially the same height as the wiring M13 . That is, the wiring M14 may be disposed higher than the gate wirings G1 to G9 and the dummy gate wirings DG1 to DG3 . Specifically, the wiring M14 may extend in the first direction DR and overlap the gate electrodes G1 to G3 and the dummy gate electrode DG1 .

배선(M15)은 불순물 영역(SD14)과 불순물 영역(SD24)을 게이트 배선들(G6, G7, G8)과 접속시킬 수 있다. 배선(M15)은 앞서 설명한 제1 인버터의 출력을 제2 인버터에 전달하는 역할을 할 수 있다.The interconnection M15 may connect the impurity region SD14 and the impurity region SD24 to the gate interconnections G6 , G7 , and G8 . The wiring M15 may serve to transfer the above-described output of the first inverter to the second inverter.

배선(M16)은 불순물 영역(SD16), 불순물 영역(SD18), 불순물 영역(SD26), 불순물 영역(SD28)을 배선(M22)에 접속시킬 수 있다. 배선(M16)은 앞서 설명한 제2 인버터의 출력을 배선(M22)에 연결된 출력단(OUT)에 전달하는 역할을 할 수 있다.The wiring M16 may connect the impurity region SD16 , the impurity region SD18 , the impurity region SD26 , and the impurity region SD28 to the wiring M22 . The wiring M16 may serve to transfer the output of the above-described second inverter to the output terminal OUT connected to the wiring M22.

몇몇 실시예에서, 배선(M13)과 배선(M15)과 배선(M16)은 실질적으로 동일한 높이에 배치될 수 있다. In some embodiments, the interconnection M13 , the interconnection M15 , and the interconnection M16 may be disposed at substantially the same height.

배선(M22)은 배선(M13)과 배선(M15)과 배선(M16) 보다 높게 배치될 수 있다. 배선(M22)은 배선(M16)과 비아(V3)로 연결될 수 있다. 배선(M22)은 출력단(OUT)에 연결될 수 있다.The wiring M22 may be disposed higher than the wiring M13 , the wiring M15 , and the wiring M16 . The wiring M22 may be connected to the wiring M16 and the via V3 . The wiring M22 may be connected to the output terminal OUT.

배선(M21)은 배선(M13)과 배선(M14) 보다 높게 배치될 수 있다. 배선(M21)은 제2 방향(DR2)으로 연장될 수 있다. 배선(M21)은 배선(M13)과 비아(V1)로 연결되고, 배선(M14)와 비아(V2)로 연결될 수 있다.The wiring M21 may be disposed higher than the wiring M13 and the wiring M14 . The wiring M21 may extend in the second direction DR2 . The wiring M21 may be connected to the wiring M13 and the via V1 , and may be connected to the wiring M14 and the via V2 .

배선들과 컨택들 및 비아들 사이에는 층간 절연막(ILD)이 배치될 수 있다. 층간 절연막(ILD)은 예를 들어, 실리콘 산화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.An interlayer insulating layer ILD may be disposed between the interconnections and the contacts and vias. The interlayer insulating layer ILD may include, for example, at least one of silicon oxide, silicon oxynitride, and a low-k material having a dielectric constant lower than that of silicon oxide, but embodiments are not limited thereto.

제1 영역(Ⅰ)에는 다이오드(110)가 배치되고, 제2 영역(Ⅱ)에는 버퍼(120)가 배치될 수 있다. The diode 110 may be disposed in the first region I, and the buffer 120 may be disposed in the second region II.

먼저, 버퍼(120)는 게이트 배선(G4)과 불순물 영역들(SD13, SD14, SD23, SD24)을 포함하는 제1 인버터와, 게이트 배선들(G6, G7, G8)과 불순물 영역들(SD15~SD18, SD25~28)을 포함하는 제2 인버터를 포함할 수 있다. 본 실시예에서, 제2 인버터의 구동 능력이 제1 인버터의 구동 능력보다 커서 배선(M16)의 제2 방향 폭(W2)는 배선(M15)의 제2 방향 폭(W1)보다 클 수 있다.First, the buffer 120 includes a first inverter including a gate line G4 and impurity regions SD13, SD14, SD23, and SD24, gate lines G6, G7, G8, and impurity regions SD15- It may include a second inverter including SD18, SD25-28). In the present exemplary embodiment, since the driving capability of the second inverter is greater than the driving capability of the first inverter, the width W2 in the second direction of the wiring M16 may be greater than the width W1 in the second direction of the wiring M15.

제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 두 개의 더미 게이트 배선(DG1, DG2)으로 구분될 수 있다. 두 개의 더미 게이트 배선(DG1, DG2) 하부에는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 구분하는 분리막(DF)이 배치될 수 있다.The first region I and the second region II may be divided into two dummy gate lines DG1 and DG2. A separation layer DF separating the first region I and the second region II may be disposed under the two dummy gate lines DG1 and DG2 .

비록 도면에서는, 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에 두 개의 더미 게이트 배선(DG1, DG2)이 배치된 예가 도시되어 있으나, 실시예들이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에는 한 개의 더미 게이트 배선과 그 하부의 분리막이 배치되어 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 구분할 수도 있다.Although the drawings show an example in which two dummy gate lines DG1 and DG2 are disposed between the first region I and the second region II, embodiments are not limited thereto. In some embodiments, one dummy gate line and a separation layer thereunder may be disposed between the first region (I) and the second region (II) to separate the first region (I) and the second region (II). .

도 3, 도 5 및 도 7을 참조하면, 활성 영역(ACT2)이 배치된 기판(SUB)은 앞서 설명한 것과 같이 탭셀(TC)에 의해 접지된다. 그리고, 다이오드 버퍼 셀(100) 내에서 활성 영역(ACT2)이나 불순물 영역들(SD20, SD21, SD22)은 접지되지 않는다. 이에 따라 p형 활성 영역(ACT2)과 n형 불순물 영역들(SD20, SD21, SD22)이 다이오드 역할을 수행한다. 다시 말해, 활성 영역(ACT2)과 기판(SUB)과 불순물 영역들(SD20, SD21, SD22)이 배선(M13) 사이에서 다이오드로 기능함으로써, 기판(SUB)으로부터 전하가 배선(M13) 및 배선(M13)에 접속된 다른 배선들에 축적되는 안테나 효과를 방지한다.3, 5, and 7 , the substrate SUB on which the active region ACT2 is disposed is grounded by the tap cell TC as described above. In addition, in the diode buffer cell 100 , the active region ACT2 or the impurity regions SD20 , SD21 , and SD22 are not grounded. Accordingly, the p-type active region ACT2 and the n-type impurity regions SD20, SD21, and SD22 serve as diodes. In other words, since the active region ACT2, the substrate SUB, and the impurity regions SD20, SD21, and SD22 function as a diode between the wiring M13, electric charges from the substrate SUB are transferred to the wiring M13 and the wiring M13. It prevents the antenna effect from accumulating on other wires connected to M13).

도 9는 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 도면이다.9 is a diagram for describing effects of a semiconductor device according to some embodiments.

구체적으로, 도 9는 앞서 설명한 본 실시예와 달리 버퍼 셀(BC)과 다이오드 셀(DC)이 분리된 반도체 장치(99)를 도시한 도면이다. 앞서 설명한 것과 같이 안테나 효과를 배제하기 위해 배치된 버퍼 셀(BC)에는 다이오드 셀(DC)을 연결시켜야 하는데, 도시된 것과 같이 버퍼 셀(BC)과 다이오드 셀(DC)을 별도로 배치할 경우, 복수 개의 라우팅 배선들(RO2, RO3)이 필요하게 되어 설계 복잡도가 높아진다. Specifically, FIG. 9 is a diagram illustrating the semiconductor device 99 in which the buffer cell BC and the diode cell DC are separated, unlike the present exemplary embodiment described above. As described above, it is necessary to connect the diode cell DC to the buffer cell BC arranged to exclude the antenna effect. The number of routing wires RO2 and RO3 is required, thereby increasing design complexity.

하지만, 본 실시예에서는 기판(SUB)과 배선(M13) 사이에 배치된 p형 활성 영역(ACT2)과 n형 불순물 영역들(SD20, SD21, SD22)을 다이오드로 이용하여 하나의 셀에 다이오드와 버퍼를 모두 구현함으로써, 라우팅이 용이하면서 제품 신뢰성이 향상된 반도체 장치를 제공할 수 있다.However, in the present embodiment, a diode and a diode are formed in one cell by using the p-type active region ACT2 and the n-type impurity regions SD20, SD21, and SD22 disposed between the substrate SUB and the wiring M13 as a diode. By implementing all the buffers, it is possible to provide a semiconductor device with improved product reliability while facilitating routing.

이하, 도 10 내지 도 12를 참조하여, 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀에 대해 설명한다.Hereinafter, a diode buffer cell of a semiconductor device according to other exemplary embodiments will be described with reference to FIGS. 10 to 12 .

도 10은 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 회로도이다. 도 11은 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 레이아웃이다. 도 12는 도 11의 Ⅰ영역에 대한 레이아웃이다.10 is a circuit diagram of a diode buffer cell of a semiconductor device according to another exemplary embodiment. 11 is a layout of a diode buffer cell of a semiconductor device according to another exemplary embodiment. 12 is a layout of area I of FIG. 11 .

이하에서는 앞서 설명한 실시예와 중복된 설명은 생략하고 차이점을 위주로 설명한다.Hereinafter, descriptions overlapping those of the above-described embodiment will be omitted, and differences will be mainly described.

도 10 내지 도 12를 참조하면, 다이오드 버퍼 셀(200)은 다이오드(210)와 버퍼(220)를 포함할 수 있다.10 to 12 , the diode buffer cell 200 may include a diode 210 and a buffer 220 .

본 실시예에서, 다이오드 버퍼 셀(200)의 배선(M13)은 게이트 배선(G2) 및 게이트 배선(G3)과 접속하지 않는다.In this embodiment, the wiring M13 of the diode buffer cell 200 is not connected to the gate wiring G2 and the gate wiring G3.

앞서 설명한 실시예에서는 배선(M13)이 컨택(CT31)을 통해 게이트 배선(G2)과 접속하고, 컨택(CT32)을 통해 게이트 배선(G3)과 접속하였으나, 본 실시예에서는 앞서 설명한 실시예의 컨택(CT31)가 컨택(CT32)이 존재하지 않는다. 이에 따라, 게이트 배선(G2)과 게이트 배선(G3)은 배선(M13)과 접속되지 않은 플로팅(floating) 상태가 된다. 이에 따라, 입력 캐패시턴스(input capacitance)가 저감되는 효과가 있다.In the above-described embodiment, the wiring M13 is connected to the gate wiring G2 through the contact CT31 and is connected to the gate wiring G3 through the contact CT32, but in this embodiment, the contact ( CT31) has no contact CT32. Accordingly, the gate wiring G2 and the gate wiring G3 are not connected to the wiring M13 and are in a floating state. Accordingly, there is an effect that the input capacitance (input capacitance) is reduced.

이하, 도 13 내지 도 15를 참조하여, 또 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀에 대해 설명한다.Hereinafter, a diode buffer cell of a semiconductor device according to still other exemplary embodiments will be described with reference to FIGS. 13 to 15 .

도 13은 또 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 회로도이다. 도 14는 또 다른 몇몇 실시예에 따른 반도체 장치의 다이오드 버퍼 셀의 레이아웃이다. 도 15는 도 14의 Ⅰ영역에 대한 레이아웃이다.13 is a circuit diagram of a diode buffer cell of a semiconductor device according to still another exemplary embodiment. 14 is a layout of a diode buffer cell of a semiconductor device according to still another exemplary embodiment. 15 is a layout of area I of FIG. 14 .

이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명한다.In the following, descriptions overlapped with the above-described embodiments will be omitted and differences will be mainly described.

도 13 내지 도 15를 참조하면, 다이오드 버퍼 셀(300)은 다이오드(310)와 버퍼(320)를 포함할 수 있다.13 to 15 , the diode buffer cell 300 may include a diode 310 and a buffer 320 .

다이오드 버퍼 셀(300)은 불순물 영역들(SD10, SD11, SD12)과 접속된 배선(M17)을 더 포함할 수 있다. 즉, 본 실시예에 따른 다이오드 버퍼 셀(300)의 불순물 영역들(SD10, SD11, SD12)은 앞서 설명한 실시예들과 달리 전원 전압(VDD)에 인가되는 배선(M11)에 접속되지 않는다.The diode buffer cell 300 may further include a wiring M17 connected to the impurity regions SD10 , SD11 , and SD12 . That is, the impurity regions SD10 , SD11 , and SD12 of the diode buffer cell 300 according to the present exemplary embodiment are not connected to the wiring M11 applied to the power voltage VDD unlike the above-described exemplary embodiments.

배선(M17)은 컨택(CT24)을 통해 불순물 영역(SD10)과 접속하고, 컨택(CT25)을 통해 불순물 영역(SD11)과 접속하고, 컨택(CT26)을 통해 불순물 영역(SD12)과 접속할 수 있다.The wiring M17 may be connected to the impurity region SD10 through the contact CT24 , to the impurity region SD11 through the contact CT25 , and to the impurity region SD12 through the contact CT26 . .

몇몇 실시예에서, 배선(M17)은 배선(M13)과 실질적으로 동일한 높이에 배치될 수 있다. 즉, 배선(M17)은 게이트 배선들(G1~G9)과 더미 게이트 배선들(DG1~DG3) 보다 높게 배치될 수 있다. 구체적으로, 배선(M17)은 제1 방향(DR)으로 연장되되, 게이트 전극들(G1~G3)과 더미 게이트 전극(DG1)을 오버랩할 수 있다.In some embodiments, the wiring M17 may be disposed at substantially the same height as the wiring M13 . That is, the wiring M17 may be disposed higher than the gate wirings G1 to G9 and the dummy gate wirings DG1 to DG3 . Specifically, the wiring M17 may extend in the first direction DR and overlap the gate electrodes G1 to G3 and the dummy gate electrode DG1 .

배선(M21)은 배선(M13), 배선(M14) 및 배선(M17) 보다 높게 배치될 수 있다. 배선(M21)은 제2 방향(DR2)으로 연장될 수 있다. 배선(M21)은 배선(M13)과 비아(V1)로 연결되고, 배선(M14)와 비아(V2)로 연결되고, 배선(M17)과 비아(V4)로 연결될 수 있다.The wiring M21 may be disposed higher than the wiring M13 , the wiring M14 , and the wiring M17 . The wiring M21 may extend in the second direction DR2 . The wiring M21 may be connected to the wiring M13 and the via V1 , the wiring M14 and the via V2 may be connected, and the wiring M17 may be connected to the via V4 .

배선(M13), 배선(M21), 배선(M14), 배선(M17)에 의해, 불순물 영역들(SD10, SD11, SD12)과 불순물 영역들(SD20, SD21, SD22)이 서로 접속될 수 있다. 또한, 불순물 영역들(SD10, SD11, SD12)과 불순물 영역들(SD20, SD21, SD22)은 배선(M13)을 통해 입력단(IN)에 접속될 수 있다.The impurity regions SD10 , SD11 , and SD12 and the impurity regions SD20 , SD21 , and SD22 may be connected to each other by the interconnection M13 , the interconnection M21 , the interconnection M14 , and the interconnection M17 . Also, the impurity regions SD10 , SD11 , and SD12 and the impurity regions SD20 , SD21 , and SD22 may be connected to the input terminal IN through the wiring M13 .

배선(M13)은 게이트 배선(G2) 및 게이트 배선(G3)과 접속하지 않는다. 이에 따라, 게이트 배선(G2)과 게이트 배선(G3)은 배선(M13)과 접속되지 않은 플로팅 상태가 된다. The wiring M13 is not connected to the gate wiring G2 and the gate wiring G3. Accordingly, the gate wiring G2 and the gate wiring G3 are in a floating state in which they are not connected to the wiring M13.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

100: 다이오드 버퍼 셀
110: 다이오드
120: 버퍼100: diode buffer cell
110: diode
120: buffer

Claims (20)

입력 신호가 제공되고 제1 방향으로 연장된 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선;
상기 제1 게이트 배선의 일측에 배치되고, 상기 제1 배선과 접속된 제1 불순물 영역;
상기 제1 게이트 배선의 타측에 배치되고, 상기 제1 배선과 접속된 제2 불순물 영역;
상기 제2 방향으로 연장되고 상기 제1 게이트 배선과 상기 제1 방향으로 이격되어 배치되고 상기 제1 배선에 접속된 제2 게이트 배선: 및
상기 제2 게이트 배선을 포함하고, 상기 제1 배선에 접속되어 상기 입력 신호를 제공받는 제1 인버터를 포함하는 반도체 장치.a first wiring provided with an input signal and extending in a first direction;
a first gate line extending in a second direction crossing the first direction;
a first impurity region disposed on one side of the first gate line and connected to the first line;
a second impurity region disposed on the other side of the first gate line and connected to the first line;
a second gate line extending in the second direction and spaced apart from the first gate line in the first direction and connected to the first line; and
and a first inverter including the second gate line and connected to the first line to receive the input signal. 제1항에 있어서,
상기 제2 방향으로 연장되고 상기 제1 배선보다 높게 배치되고, 상기 제1 배선과 접속된 제2 배선; 및
상기 제1 방향으로 연장되고 상기 제2 배선보다 낮게 배치되고, 상기 제2 배선과 접속된 제3 배선을 더 포함하고,
상기 제1 및 제2 불순물 영역은 상기 제3 배선에 접속되는 반도체 장치.According to claim 1,
a second wiring extending in the second direction and disposed higher than the first wiring and connected to the first wiring; and
and a third wire extending in the first direction and disposed lower than the second wire and connected to the second wire,
The first and second impurity regions are connected to the third wiring. 제2항에 있어서,
상기 제1 게이트 배선은 상기 제1 배선에 접속되는 반도체 장치.3. The method of claim 2,
and the first gate wiring is connected to the first wiring. 제3항에 있어서,
전원 전압이 제공되고 상기 제1 방향으로 연장된 제4 배선;
상기 제1 게이트 배선의 상기 일측에 배치되고, 상기 제1 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제3 불순물 영역; 및
상기 제1 게이트 배선의 상기 타측에 배치되고, 상기 제2 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제4 불순물 영역을 더 포함하는 반도체 장치.4. The method of claim 3,
a fourth wiring provided with a power supply voltage and extending in the first direction;
a third impurity region disposed on the one side of the first gate line, spaced apart from the first impurity region in the second direction, and connected to the fourth line; and
and a fourth impurity region disposed on the other side of the first gate line, spaced apart from the second impurity region in the second direction, and connected to the fourth line. 제2항에 있어서,
상기 제1 게이트 배선은 상기 제1 배선에 접속되지 않는 반도체 장치.3. The method of claim 2,
and the first gate wiring is not connected to the first wiring. 제5항에 있어서,
전원 전압이 제공되고 상기 제1 방향으로 연장된 제4 배선;
상기 제1 게이트 배선의 상기 일측에 배치되고, 상기 제1 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제3 불순물 영역; 및
상기 제1 게이트 배선의 상기 타측에 배치되고, 상기 제2 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제4 불순물 영역을 더 포함하는 반도체 장치.6. The method of claim 5,
a fourth wiring provided with a power supply voltage and extending in the first direction;
a third impurity region disposed on the one side of the first gate line, spaced apart from the first impurity region in the second direction, and connected to the fourth line; and
and a fourth impurity region disposed on the other side of the first gate line, spaced apart from the second impurity region in the second direction, and connected to the fourth line. 제5항에 있어서,
상기 제1 방향으로 연장되고 상기 제2 배선보다 낮게 배치되고, 상기 제2 배선과 접속된 제4 배선을 더 포함하고,
상기 제1 게이트 배선의 상기 일측에 배치되고, 상기 제1 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제3 불순물 영역; 및
상기 제1 게이트 배선의 상기 타측에 배치되고, 상기 제2 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제4 배선에 접속된 제4 불순물 영역을 더 포함하는 반도체 장치.6. The method of claim 5,
a fourth wiring extending in the first direction and disposed lower than the second wiring and connected to the second wiring;
a third impurity region disposed on the one side of the first gate line, spaced apart from the first impurity region in the second direction, and connected to the fourth line; and
and a fourth impurity region disposed on the other side of the first gate line, spaced apart from the second impurity region in the second direction, and connected to the fourth line. 제1항에 있어서,
상기 제2 방향으로 연장되고 상기 제2 게이트 배선과 상기 제1 방향으로 이격되어 배치된 제3 게이트 배선;
상기 제3 게이트 배선을 포함하는 제2 인버터;
상기 제1 인버터의 출력을 상기 제2 인버터에 전달하는 제2 배선; 및
상기 제2 인버터의 출력을 출력단에 전달하는 제3 배선을 더 포함하고,
상기 제3 배선의 제2 방향의 폭은 상기 제2 배선의 제2 방향의 폭보다 큰 반도체 장치.According to claim 1,
a third gate line extending in the second direction and spaced apart from the second gate line in the first direction;
a second inverter including the third gate line;
a second wiring for transferring the output of the first inverter to the second inverter; and
Further comprising a third wiring for transferring the output of the second inverter to the output terminal,
A width of the third wiring in the second direction is greater than a width of the second wiring in the second direction. 제8항에 있어서,
상기 제1 배선과 상기 제2 배선은 상기 제1 게이트 배선보다 높게 배치되는 반도체 장치.9. The method of claim 8,
The first wiring and the second wiring are disposed higher than the first gate wiring. 제9항에 있어서,
상기 제2 방향으로 연장되고 상기 제1 배선보다 높게 배치되고, 상기 제1 배선과 접속된 제4 배선; 및
상기 제1 방향으로 연장되고 상기 제4 배선보다 낮게 배치되고, 상기 제4 배선 및 상기 제1 및 제2 불순물 영역과 접속된 제5 배선을 더 포함하고,
상기 제1 배선과 상기 제2 배선은 상기 제4 배선보다 낮게 배치되는 반도체 장치.10. The method of claim 9,
a fourth wiring extending in the second direction and disposed higher than the first wiring and connected to the first wiring; and
a fifth wiring extending in the first direction and disposed lower than the fourth wiring and connected to the fourth wiring and the first and second impurity regions;
The first wiring and the second wiring are disposed lower than the fourth wiring. 입력 신호가 제공되고 제1 방향으로 연장된 제1 배선;
상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선;
상기 제1 게이트 배선의 일측에 배치되고, 상기 제1 배선과 접속된 제1 불순물 영역;
상기 제1 게이트 배선의 타측에 배치되고, 상기 제1 배선과 접속된 제2 불순물 영역;
전원 전압이 제공되고 상기 제1 방향으로 연장된 제2 배선;
상기 제1 게이트 배선의 상기 일측에 배치되고, 상기 제1 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제1 배선과 상기 제2 배선 중 어느 하나에 접속된 제3 불순물 영역;
상기 제1 게이트 배선의 상기 타측에 배치되고, 상기 제2 불순물 영역과 상기 제2 방향으로 이격되어 배치되고, 상기 제1 배선과 상기 제2 배선 중 어느 하나에 접속된 제4 불순물 영역; 및
상기 제1 배선에 접속되어 상기 입력 신호를 제공받는 인버터를 포함하는 반도체 장치.a first wiring provided with an input signal and extending in a first direction;
a first gate line extending in a second direction crossing the first direction;
a first impurity region disposed on one side of the first gate line and connected to the first line;
a second impurity region disposed on the other side of the first gate line and connected to the first line;
a second wiring provided with a power supply voltage and extending in the first direction;
a third impurity region disposed on the one side of the first gate line, spaced apart from the first impurity region in the second direction, and connected to one of the first line and the second line;
a fourth impurity region disposed on the other side of the first gate line, spaced apart from the second impurity region in the second direction, and connected to one of the first line and the second line; and
and an inverter connected to the first wiring to receive the input signal. 제11항에 있어서,
상기 제3 및 제4 불순물 영역은 상기 제1 배선에 접속되지 않고, 상기 제2 배선에 접속되는 반도체 장치.12. The method of claim 11,
The third and fourth impurity regions are not connected to the first wiring, but are connected to the second wiring. 제12항에 있어서,
상기 제1 게이트 배선은 상기 제1 배선에 접속되는 반도체 장치.13. The method of claim 12,
and the first gate wiring is connected to the first wiring. 제12항에 있어서,
상기 제1 게이트 배선은 상기 제1 배선에 접속되지 않는 반도체 장치.13. The method of claim 12,
and the first gate wiring is not connected to the first wiring. 제11항에 있어서,
상기 제3 및 제4 불순물 영역은 상기 제1 배선에 접속되고, 상기 제2 배선에 접속되지 않는 반도체 장치.12. The method of claim 11,
The third and fourth impurity regions are connected to the first wiring and not connected to the second wiring. 제15항에 있어서,
상기 제2 방향으로 연장되고 상기 제1 배선보다 높게 배치되고, 상기 제1 배선과 접속된 제3 배선;
상기 제1 방향으로 연장되고 상기 제3 배선보다 낮게 배치되고, 상기 제3 배선과 접속된 제4 배선; 및
상기 제1 방향으로 연장되고 상기 제3 배선보다 낮게 배치되고, 상기 제4 배선과 상기 제2 방향으로 이격되어 배치되고, 상기 제3 배선과 접속된 제5 배선을 더 포함하고,
상기 제3 및 제4 불순물 영역은 상기 제5 배선에 접속되는 반도체 장치.16. The method of claim 15,
a third wiring extending in the second direction and disposed higher than the first wiring and connected to the first wiring;
a fourth wiring extending in the first direction and disposed lower than the third wiring and connected to the third wiring; and
a fifth wire extending in the first direction and disposed lower than the third wire, spaced apart from the fourth wire in the second direction, and connected to the third wire;
The third and fourth impurity regions are connected to the fifth wiring. 제16항에 있어서,
상기 제1 게이트 배선은 상기 제1 배선에 접속되지 않는 반도체 장치.17. The method of claim 16,
and the first gate wiring is not connected to the first wiring. 활성 영역이 정의된 기판을 포함하는 다이오드 버퍼 셀; 및
상기 다이오드 버퍼 셀과 분리되어 배치되고, 상기 기판을 접지시키는 탭셀을 포함하되,
상기 다이오드 버퍼 셀은,
상기 활성 영역 상에 배치되고, 입력 신호가 제공되고 제1 방향으로 연장된 제1 배선과,
상기 활성 영역 상에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장된 제1 게이트 배선과,
상기 활성 영역에 배치되고, 상기 제1 게이트 배선의 일측에 배치되고, 상기 제1 배선과 접속된 제1 불순물 영역과,
상기 활성 영역에 배치되고, 상기 제1 게이트 배선의 타측에 배치되고, 상기 제1 배선과 접속된 제2 불순물 영역과,
상기 제1 배선에 접속되어 상기 입력 신호를 제공받는 버퍼를 포함하는 반도체 장치.a diode buffer cell comprising a substrate having an active region defined therein; and
and a tab cell disposed separately from the diode buffer cell and grounding the substrate;
The diode buffer cell,
a first wiring disposed on the active region and provided with an input signal and extending in a first direction;
a first gate line disposed on the active region and extending in a second direction crossing the first direction;
a first impurity region disposed in the active region and disposed at one side of the first gate line and connected to the first line;
a second impurity region disposed in the active region and disposed on the other side of the first gate line and connected to the first line;
and a buffer connected to the first wiring to receive the input signal. 제18항에 있어서,
상기 다이오드 버퍼 셀은,
상기 제2 방향으로 연장되고 상기 제1 배선보다 높게 배치되고, 상기 제1 배선과 접속된 제2 배선과,
상기 제1 방향으로 연장되고 상기 제2 배선보다 낮게 배치되고, 상기 제2 배선과 접속된 제3 배선을 더 포함하고,
상기 제1 및 제2 불순물 영역은 상기 제3 배선에 접속되고,
상기 제1 게이트 배선은 상기 제1 배선에 접속되는 반도체 장치.19. The method of claim 18,
The diode buffer cell,
a second wiring extending in the second direction and disposed higher than the first wiring and connected to the first wiring;
and a third wire extending in the first direction and disposed lower than the second wire and connected to the second wire,
the first and second impurity regions are connected to the third wiring;
and the first gate wiring is connected to the first wiring. 제18항에 있어서,
상기 다이오드 버퍼 셀은,
상기 제1 게이트 배선의 상기 일측에 배치되고, 상기 제1 불순물 영역과 상기 제2 방향으로 이격되어 배치된 제3 불순물 영역과,
상기 제1 게이트 배선의 상기 타측에 배치되고, 상기 제2 불순물 영역과 상기 제2 방향으로 이격되어 배치된 제4 불순물 영역과,
상기 제2 방향으로 연장되고 상기 제1 배선보다 높게 배치되고, 상기 제1 배선과 접속된 제2 배선과,
상기 제1 방향으로 연장되고 상기 제2 배선보다 낮게 배치되고, 상기 제2 배선과 접속된 제3 배선과,
상기 제1 방향으로 연장되고 상기 제2 배선보다 낮게 배치되고, 상기 제3 배선과 상기 제2 방향으로 이격되어 배치되고, 상기 제2 배선과 접속된 제4 배선을 더 포함하고,
상기 제1 및 제2 불순물 영역은 상기 제3 배선에 접속되고,
상기 제3 및 제4 불순물 영역은 상기 제4 배선에 접속되고,
상기 제1 게이트 배선은 상기 제1 배선에 접속되지 않는 반도체 장치.19. The method of claim 18,
The diode buffer cell,
a third impurity region disposed on the one side of the first gate line and spaced apart from the first impurity region in the second direction;
a fourth impurity region disposed on the other side of the first gate line and spaced apart from the second impurity region in the second direction;
a second wiring extending in the second direction and disposed higher than the first wiring and connected to the first wiring;
a third wiring extending in the first direction and disposed lower than the second wiring and connected to the second wiring;
and a fourth wire extending in the first direction and disposed lower than the second wire, spaced apart from the third wire in the second direction, and connected to the second wire,
the first and second impurity regions are connected to the third wiring;
the third and fourth impurity regions are connected to the fourth wiring;
and the first gate wiring is not connected to the first wiring.
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