KR20220117397A - Method of manufacturing semiconductor device - Google Patents

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KR20220117397A
KR20220117397A KR1020210020356A KR20210020356A KR20220117397A KR 20220117397 A KR20220117397 A KR 20220117397A KR 1020210020356 A KR1020210020356 A KR 1020210020356A KR 20210020356 A KR20210020356 A KR 20210020356A KR 20220117397 A KR20220117397 A KR 20220117397A
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박태회
강한택
김상진
김정현
박성식
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삼성전자주식회사
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Abstract

A manufacturing method of a semiconductor device according to an embodiment of the present invention comprises the steps of: forming mandrel patterns on a lower mask layer; forming a conformal spacer layer on the lower mask layer and the mandrel pattern; forming a sacrificial layer on the spacer layer; forming a pillar resist pattern on the sacrificial layer; etching the sacrificial layer using the pillar resist pattern as an etching mask; removing a horizontal portion of the spacer layer to expose the mandrel patterns and the lower mask layer; removing the mandrel patterns; and patterning the lower mask layer using the spacer layer and the remaining sacrificial layer as an etching mask. In the step of etching the sacrificial layer, the sacrificial layer remains under the pillar resist pattern to form a blocking layer. Accordingly, a manufacturing method of a semiconductor device for forming a cut pattern for separation between conductive lines through a simplified process can be provided.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Method of manufacturing a semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device.

반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 장치의 고집적화 경향에 따라, 트랜지스터의 크기가 축소되고 있다. 이와 같이 크기가 축소된 트랜지스터와 전기적으로 연결되는 배선들의 크기를 축소시키고 있으나, 배선들의 저항 증가와 배선들 간의 정전 용량의 증가로 인해 고속 동작의 구현에 어려움이 있다As the demand for high performance, high speed, and/or multifunctionality of the semiconductor device increases, the degree of integration of the semiconductor device is increasing. The size of transistors has been reduced in accordance with the trend toward high integration of semiconductor devices. Although the size of the wirings electrically connected to the reduced transistor is reduced, it is difficult to implement high-speed operation due to an increase in resistance of the wirings and an increase in capacitance between the wirings.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 보다 단순화된 공정을 통해 미세한 배선들을 구현하는 반도체 장치의 제조 방법을 제공하는 것이다.One of the technical problems to be achieved by the technical idea of the present invention is to provide a method of manufacturing a semiconductor device that implements fine wirings through a more simplified process.

예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하부 마스크층 상에 맨드릴 패턴들을 형성하는 단계; 상기 하부 마스크층 및 상기 맨드릴 패턴 상에 콘포멀한 스페이서층을 형성하는 단계; 상기 스페이서층 상에 희생층을 형성하는 단계; 상기 희생층 상에 필라 레지스트 패턴을 형성하는 단계; 상기 필라 레지스트 패턴을 식각 마스크로 하여 상기 희생층을 식각하는 단계; 상기 맨드릴 패턴들 및 상기 하부 마스크층을 노출하도록 상기 스페이서층의 수평 부분을 제거하는 단계; 상기 맨드릴 패턴들을 제거하는 단계; 및 상기 스페이서층 및 잔존하는 상기 희생층을 식각 마스크로 하여 상기 하부 마스크층을 패터닝 하는 단계를 포함하고, 상기 희생층을 식각하는 단계에서, 상기 희생층은 상기 필라 레지스트 패턴 아래에 잔존하여 블록킹층으로 형성될 수 있다.A method of manufacturing a semiconductor device according to example embodiments may include forming mandrel patterns on a lower mask layer; forming a conformal spacer layer on the lower mask layer and the mandrel pattern; forming a sacrificial layer on the spacer layer; forming a pillar resist pattern on the sacrificial layer; etching the sacrificial layer using the pillar resist pattern as an etching mask; removing a horizontal portion of the spacer layer to expose the mandrel patterns and the lower mask layer; removing the mandrel patterns; and patterning the lower mask layer using the spacer layer and the remaining sacrificial layer as an etching mask, wherein in the etching of the sacrificial layer, the sacrificial layer remains under the pillar resist pattern to form a blocking layer. can be formed with

예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 하드 마스크층 상에 제1 맨드릴 패턴 및 제2 맨드릴 패턴을 형성하는 단계; 상기 하드 마스크층, 상기 제1 맨드릴 패턴 및 상기 제2 맨드릴 패턴 상에 콘포멀한 스페이서층을 형성하는 단계, 상기 스페이서층은 상기 제1 및 제2 맨드릴 패턴 사이에서 상기 하드 마스크층을 덮는 제1 수평 부분, 상기 제1 및 제2 맨드릴 패턴의 상면을 덮는 제2 수평 부분 및 상기 제1 및 제2 맨드릴 패턴의 측면들을 덮는 수직 부분을 포함하고; 상기 스페이서층 상에 희생층을 형성하는 단계; 상기 희생층 상에 포토레지스트층을 형성하는 단계; 상기 포토레지스트층을 패터닝하여 필라 레지스트 패턴을 형성하는 단계; 상기 필라 레지스트 패턴을 식각 마스크로 하여 상기 희생층을 식각하는 단계; 상기 스페이서층의 상기 제1 수평 부분 및 상기 제2 수평 부분을 제거하는 단계; 상기 제1 및 제2 맨드릴 패턴을 제거하는 단계; 상기 스페이서층 및 잔존하는 상기 희생층을 식각 마스크로 하여 상기 하드 마스크층을 패터닝하는 단계; 및 패터닝된 상기 하드 마스크층을 이용하여 도전성 라인들을 형성하는 단계를 포함하고, 상기 희생층을 식각하는 단계에서, 상기 희생층은 상기 필라 레지스트 패턴 아래에 잔존하여 블록킹층으로 형성될 수 있다.A method of manufacturing a semiconductor device according to example embodiments may include forming a first mandrel pattern and a second mandrel pattern on a hard mask layer; forming a conformal spacer layer on the hard mask layer, the first mandrel pattern, and the second mandrel pattern, the spacer layer forming a first spacer layer covering the hard mask layer between the first and second mandrel patterns a horizontal portion, a second horizontal portion covering upper surfaces of the first and second mandrel patterns, and a vertical portion covering side surfaces of the first and second mandrel patterns; forming a sacrificial layer on the spacer layer; forming a photoresist layer on the sacrificial layer; forming a pillar resist pattern by patterning the photoresist layer; etching the sacrificial layer using the pillar resist pattern as an etching mask; removing the first horizontal portion and the second horizontal portion of the spacer layer; removing the first and second mandrel patterns; patterning the hard mask layer using the spacer layer and the remaining sacrificial layer as an etch mask; and forming conductive lines using the patterned hard mask layer. In the etching of the sacrificial layer, the sacrificial layer may remain under the pillar resist pattern to form a blocking layer.

필라 레지스트 패턴을 네거티브 톤 포토레지스트를 이용하는 극자외선(EUV) 리소그래피 공정으로 형성한 후, 필라 레지스트 패턴 아래의 희생층을 블록킹층으로 잔존시킴으로써, 단순화된 공정으로 도전성 라인들 간의 분리를 위한 컷 패턴을 형성하는 반도체 장치의 제조 방법이 제공될 수 있다.After the pillar resist pattern is formed by an extreme ultraviolet (EUV) lithography process using a negative tone photoresist, a sacrificial layer under the pillar resist pattern is left as a blocking layer, thereby making a cut pattern for separation between conductive lines in a simplified process A method of manufacturing a semiconductor device to form may be provided.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above, and will be more easily understood in the course of describing specific embodiments of the present invention.

도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.
도 2a 내지 도 8b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들 및 평면도들이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment according to a process sequence.
2A to 8B are cross-sectional views and plan views illustrating a process sequence for describing a method of manufacturing a semiconductor device according to example embodiments.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 나타낸 흐름도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an exemplary embodiment according to a process sequence.

도 2a 내지 도 8b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들 및 평면도들이다. 도 2b, 3b, 4b, 5b, 6b, 7b, 8b는 도 2a, 3a, 4a, 5a, 6a, 7a, 8a의 절단선 A-A', B-B', C-C', D-D', E-E', F-F', G-G' 를 따라서 절단한 단면들을 각각 도시한다.2A to 8B are cross-sectional views and plan views illustrating a process sequence for describing a method of manufacturing a semiconductor device according to example embodiments. Figures 2b, 3b, 4b, 5b, 6b, 7b, 8b are the cut lines A-A', B-B', C-C', D-D of Figures 2a, 3a, 4a, 5a, 6a, 7a, 8a Sections cut along ', E-E', F-F', and G-G' are respectively shown.

도 1, 도 2a, 및 도 2b를 참조하면, 하부 마스크층(104, 106, 110) 상에 맨드릴 패턴들(120)을 형성할 수 있다 (S10).1, 2A, and 2B , mandrel patterns 120 may be formed on the lower mask layers 104 , 106 , and 110 ( S10 ).

하부 마스크층(104, 106, 110)은 기판(100) 상에 차례로 적층될 수 있다. 기판(100)은 반도체 물질을 포함할 수 있다. 기판(100) 상에는 집적 회로를 구성하는 트랜지스터들, 예를 들어 평면형(planar) MOSFET(Metal Oxide Semiconductor FET), 활성 영역이 핀(fin) 구조를 갖는 FinFET, 활성 영역 상에 수직으로 적층된 복수의 채널들을 포함하는 MBCFETTM(Multi Bridge Channel FET) 또는 게이트-올-어라운드(Gate-All-Around) 트랜지스터, 또는 VFET(Vertical FET)을 포함할 수 있다. 기판(100)과 하부 마스크층(104, 106, 110)의 사이에 하부층(102)이 형성될 수 있다. 하부층(102)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다.The lower mask layers 104 , 106 , and 110 may be sequentially stacked on the substrate 100 . The substrate 100 may include a semiconductor material. On the substrate 100 , transistors constituting an integrated circuit, for example, a planar MOSFET (Metal Oxide Semiconductor FET), a FinFET having an active region having a fin structure, and a plurality of vertically stacked transistors on the active region It may include a Multi Bridge Channel FET (MBCFET ™ ) or Gate-All-Around transistor including channels, or a Vertical FET (VFET). The lower layer 102 may be formed between the substrate 100 and the lower mask layers 104 , 106 , and 110 . The lower layer 102 may be formed of at least one of silicon oxide, silicon nitride, and silicon oxynitride.

하부 마스크층(104, 106, 110)은 제1 마스크(104), 제2 마스크(106), 및 제3 마스크(110)를 포함할 수 있다. 제1 마스크(104)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 주석(Sn) 중 적어도 하나로 형성될 수 있다. 제2 마스크(106)는 TEOS(Tetraethyl orthosilicate)로 형성될 수 있다. 제3 마스크(110)는 비정질 실리콘(amorphous silicon)로 형성될 수 있다. 하부 마스크층(104, 106, 110)은 하드 마스크일 수 있다.The lower mask layers 104 , 106 , and 110 may include a first mask 104 , a second mask 106 , and a third mask 110 . The first mask 104 may be formed of at least one of silicon oxide, silicon nitride, silicon oxynitride, and tin (Sn). The second mask 106 may be formed of tetraethyl orthosilicate (TEOS). The third mask 110 may be formed of amorphous silicon. The lower mask layers 104 , 106 and 110 may be hard masks.

맨드릴 패턴들(120)은 하부 마스크층(104, 106, 110) 상에 형성될 수 있다. 맨드릴 패턴들(120)은 포토리소그래피 공정 및 식각 공정을 이용하여 적어도 일 영역이 라인 형상을 갖도록 형성될 수 있다. 맨드릴 패턴들(120)은 상부 마스크층(124) 및 포토레지스트(126)를 이용하여 패터닝될 수 있다. 맨드릴 패턴들(120)은 비정질 실리콘, 폴리 실리콘, 실리콘 질화물, 실리콘 산화물 중 적어도 하나로 형성될 수 있다. 상부 마스크층(124)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나로 형성될 수 있다. 상부 마스크층(124) 및 포토레지스트(126)는 제거될 수 있다.The mandrel patterns 120 may be formed on the lower mask layers 104 , 106 , and 110 . The mandrel patterns 120 may be formed so that at least one region has a line shape using a photolithography process and an etching process. The mandrel patterns 120 may be patterned using the upper mask layer 124 and the photoresist 126 . The mandrel patterns 120 may be formed of at least one of amorphous silicon, polysilicon, silicon nitride, and silicon oxide. The upper mask layer 124 may be formed of at least one of silicon oxide, silicon nitride, and silicon oxynitride. The upper mask layer 124 and the photoresist 126 may be removed.

본 발명은 하기에서 설명하는 바와 같이, SADP(Self Aligned Double Patterning)를 기준으로 설명하나, 이에 한정되지 않고, 멀티 패터닝 공정, 예를 들어 SAQP(Self Aligned Quadruple Patterning), 또는 SATP(Self Aligned Triple Patterning)에도 적용될 수 있다.As described below, the present invention is described based on Self Aligned Double Patterning (SADP), but is not limited thereto, and a multi-patterning process, for example, Self Aligned Quadruple Patterning (SAQP), or Self Aligned Triple Patterning (SATP) ) can also be applied.

도 1, 도 3a, 및 도 3b를 참조하면, 하부 마스크층(104, 106, 110) 및 맨드릴 패턴들(120) 상에 스페이서층(130)을 형성할 수 있다 (S20).1, 3A, and 3B , a spacer layer 130 may be formed on the lower mask layers 104 , 106 , 110 and the mandrel patterns 120 ( S20 ).

스페이서층(130)은 맨드릴 패턴들(120) 사이에서 하부 마스크층(104, 106, 110), 예를 들어 제3 마스크(110)를 덮는 제1 수평 부분, 맨드릴 패턴들(120)의 상면을 덮는 제2 수평 부분, 및 맨드릴 패턴들(120)의 측면들을 덮는 수직 부분을 포함하도록 형성될 수 있다. 스페이서층(130)은 상기 제1 및 제2 수평 부분 및 상기 수직 부분이 연결되어 실질적으로 컨포멀(conformal)하게 형성될 수 있다.The spacer layer 130 forms the lower mask layers 104 , 106 , and 110 between the mandrel patterns 120 , for example, a first horizontal portion covering the third mask 110 , and upper surfaces of the mandrel patterns 120 . It may be formed to include a second horizontal portion covering the second horizontal portion and a vertical portion covering side surfaces of the mandrel patterns 120 . The spacer layer 130 may be formed to be substantially conformal by connecting the first and second horizontal portions and the vertical portion.

도 1, 도 4a, 및 도 4b를 참조하면, 스페이서층(130) 상에 희생층(134)을 형성할 수 있다 (S30). Referring to FIGS. 1, 4A, and 4B , a sacrificial layer 134 may be formed on the spacer layer 130 ( S30 ).

희생층(134)은 스페이서층(130)의 상기 제1 및 제2 수평 부분 및 상기 수직 부분을 덮을 수 있으며, 맨드릴 패턴들(120) 사이에서 스페이서층(130)의 측면들과 접하도록 형성될 수 있다. 희생층(134)은 맨드릴 패턴들(120) 사이의 스페이서층(130) 상에 형성될 수 있다. The sacrificial layer 134 may cover the first and second horizontal portions and the vertical portion of the spacer layer 130 , and may be formed between the mandrel patterns 120 to contact side surfaces of the spacer layer 130 . can The sacrificial layer 134 may be formed on the spacer layer 130 between the mandrel patterns 120 .

희생층(134) 상에 필라 레지스트 패턴(140)을 형성할 수 있다 (S40). 희생층(134) 상에 마스크 물질층(136)을 더 형성할 수 있다. 필라 레지스트 패턴(140)은 마스크 물질층(136) 상에 형성될 수 있다.A pillar resist pattern 140 may be formed on the sacrificial layer 134 ( S40 ). A mask material layer 136 may be further formed on the sacrificial layer 134 . The pillar resist pattern 140 may be formed on the mask material layer 136 .

마스크 물질층(136)은 ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같은 탄소 함유 물질층으로 형성할 수 있다.The mask material layer 136 may be formed of a carbon-containing material layer such as an amorphous carbon layer (ACL) or a spin-on hardmask (SOH).

필라 레지스트 패턴(140)을 형성하는 것은 마스크 물질층(136) 상에 네거티브 톤(Negative tone)의 포토레지스트 층을 형성하고, 극자외선(EUV) 리소그래피 공정을 이용하여 포토레지스트 층을 패터닝하는 것을 포함할 수 있다. 예를 들어, 필라 레지스트 패턴(140)은 포토레지스트 층을 형성하고, 포토레지스트 층의 노광된 부분이 현상액에 용해되지 않고 잔존하는 패턴일 수 있다. 필라 레지스트 패턴(140)은 평면에서 아일랜드 타입으로 형성될 수 있으며, 평면 모양은 사각형, 원형, 또는 타원형 등과 같이 다양할 수 있다. 필라 레지스트 패턴(140)은 예를 들어 원기둥의 형상을 가질 수 있다. 필라 레지스트 패턴(140)의 최대폭(W1)은 약 약 24 nm 이상, 약 32 nm 이하, 또는 30 nm 이하일 수 있다. 이는 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다. 또한, 포지티브 톤(positive tone)의 포토레지스트를 이용한 극자외선 리소그래피 공정을 이용하더라도 해당 사이즈의 패턴 구현은 실질적으로 어렵다.Forming the pillar resist pattern 140 includes forming a negative tone photoresist layer on the mask material layer 136 and patterning the photoresist layer using an extreme ultraviolet (EUV) lithography process. can do. For example, the pillar resist pattern 140 may be a pattern in which a photoresist layer is formed, and an exposed portion of the photoresist layer remains without being dissolved in a developer. The pillar resist pattern 140 may be formed in an island type in plan view, and the planar shape may be various such as a square, a circle, or an oval. The pillar resist pattern 140 may have a cylindrical shape, for example. The maximum width W1 of the pillar resist pattern 140 may be about 24 nm or more, about 32 nm or less, or 30 nm or less. This may be narrower than the resolution limit of commercially available photolithography equipment. In addition, even if an extreme ultraviolet lithography process using a positive tone photoresist is used, it is substantially difficult to implement a pattern of a corresponding size.

희생층(134)에 관통 홀을 형성하고, 상기 관통 홀 내에 원자층 증착법(Atomic layer Deposition, ALD)을 이용하여 절연 물질을 채워 도전성 라인의 컷(cut) 패턴을 형성한 경우에 비하여, 본 발명은 필라 레지스트 패턴(140)을 형성하고 이를 이용하여 후속 공정에서 도전성 라인의 컷 패턴을 형성할 수 있어 공정 단순화가 가능하다. 예를 들어, 본 발명의 반도체 장치의 제조 방법은, 컷 패턴 형성을 위해 관통 홀을 형성하는 공정, 관통 홀 내에 절연 물질을 채우는 공정, 및 절연 물질을 평탄화하는 공정이 생략될 수 있다. 이로써 반도체 장치의 제조 단가를 낮출 수 있다.Compared with the case where a through hole is formed in the sacrificial layer 134 and an insulating material is filled in the through hole using an atomic layer deposition (ALD) to form a cut pattern of a conductive line, the present invention Since the silver pillar resist pattern 140 can be formed and a cut pattern of the conductive line can be formed in a subsequent process using the silver pillar resist pattern 140 , the process can be simplified. For example, in the method of manufacturing a semiconductor device of the present invention, a process of forming a through-hole for forming a cut pattern, a process of filling an insulating material in the through-hole, and a process of planarizing the insulating material may be omitted. Accordingly, it is possible to lower the manufacturing cost of the semiconductor device.

도 1, 도 5a, 및 도 5b를 참조하면, 필라 레지스트 패턴(140)을 식각 마스크로 하여 희생층(134)을 식각할 수 있다 (S50).1, 5A, and 5B , the sacrificial layer 134 may be etched using the pillar resist pattern 140 as an etch mask (S50).

필라 레지스트 패턴(140)으로부터 노출된 마스크 물질층(136)을 제거하고, 아래의 희생층(134)의 일부를 제거할 수 있다. 희생층(134)을 식각하면서, 필라 레지스트 패턴(140) 아래의 희생층(134)의 일부는 블록킹층(138)으로 잔존할 수 있다. 블록킹층(138)은 후속 공정에서 도전성 라인들 사이를 단절시키는 패턴 형성을 위한 층일 수 있다.The mask material layer 136 exposed from the pillar resist pattern 140 may be removed, and a portion of the sacrificial layer 134 below may be removed. While the sacrificial layer 134 is etched, a portion of the sacrificial layer 134 under the pillar resist pattern 140 may remain as the blocking layer 138 . The blocking layer 138 may be a layer for forming a pattern to disconnect between conductive lines in a subsequent process.

도 1, 도 6a, 및 도 6b를 참조하면, 맨드릴 패턴들(120) 및 하부 마스크층(104, 106, 110)을 노출하도록 스페이서층(130)의 수평 부분을 제거할 수 있다 (S60).1, 6A, and 6B , a horizontal portion of the spacer layer 130 may be removed to expose the mandrel patterns 120 and the lower mask layers 104 , 106 , and 110 ( S60 ).

에치백 공정을 수행하여 스페이서층(130)의 상기 제1 수평 부분 및 상기 제2 수평 부분을 제거할 수 있다. 스페이서층(130)의 상기 수직 부분은 맨드릴 패턴들(120)의 측벽 상에 잔존할 수 있다. 블록킹층(138) 아래의 스페이서층(130)의 상기 제2 수평 부분은 제거되지 않을 수 있다. 이에 의해, 맨드릴 패턴들(120) 및 제3 마스크(110)가 일부 노출될 수 있다.The first horizontal portion and the second horizontal portion of the spacer layer 130 may be removed by performing an etch-back process. The vertical portion of the spacer layer 130 may remain on sidewalls of the mandrel patterns 120 . The second horizontal portion of the spacer layer 130 under the blocking layer 138 may not be removed. Accordingly, the mandrel patterns 120 and the third mask 110 may be partially exposed.

도 1, 도 7a, 및 도 7b를 참조하면, 맨드릴 패턴들(120)을 제거할 수 있다 (S70). 1, 7A, and 7B , the mandrel patterns 120 may be removed (S70).

맨드릴 패턴들(120)을 스페이서층(130), 블록킹층(138), 하부 마스크층(104, 106, 110)에 대하여 선택적으로 제거할 수 있다. 맨드릴 패턴들(120)이 제거됨에 따라, 스페이서층(130)의 측면들이 노출될 수 있다.The mandrel patterns 120 may be selectively removed with respect to the spacer layer 130 , the blocking layer 138 , and the lower mask layers 104 , 106 , and 110 . As the mandrel patterns 120 are removed, side surfaces of the spacer layer 130 may be exposed.

스페이서층(130) 및 블록킹층(138)을 식각 마스크로 하여 하부 마스크층(104, 106, 110)을 패터닝할 수 있다 (S80).The lower mask layers 104 , 106 , and 110 may be patterned using the spacer layer 130 and the blocking layer 138 as an etch mask ( S80 ).

다음으로, 스페이서층(130), 블록킹층(138)을 식각 마스크로 하여 하부 마스크층(104, 106, 110)을 패터닝하여 트렌치 라인들을 형성할 수 있다. 블록킹층(138) 아래의 하부 마스크층(104, 106, 110)은 패터닝되지 않을 수 있다. 블록킹층(138) 아래의 하부 마스크층(104, 106, 110)이 패터닝되지 않음으로써, 상기 트렌치 라인들을 이격시키는 컷 패턴이 형성될 수 있다.Next, the lower mask layers 104 , 106 , and 110 may be patterned using the spacer layer 130 and the blocking layer 138 as an etch mask to form trench lines. The lower mask layers 104 , 106 , 110 under the blocking layer 138 may not be patterned. As the lower mask layers 104 , 106 , and 110 under the blocking layer 138 are not patterned, a cut pattern separating the trench lines may be formed.

도 1, 도 8a, 및 도 8b를 참조하면, 패터닝된 하부 마스크층(104, 106, 110)을 이용하여 도전성 라인들(150)을 형성할 수 있다 (S90).1, 8A, and 8B , conductive lines 150 may be formed using the patterned lower mask layers 104 , 106 , and 110 ( S90 ).

도전성 라인들(150)을 형성하는 것은, 패터닝된 하부 마스크층(104, 106, 110)을 식각 마스크로 이용하여 하부층(102)을 패터닝하여 트렌치를 형성하고, 상기 트렌치 내에 도전성 물질층을 형성하는 것을 포함할 수 있다. 도전성 라인들(150)은 적어도 일 영역이 라인 형상을 가질 수 있다. 도전성 라인들(150)은 블록킹층(138)의 아래에서 서로 이격된 제1 도전성 라인(151) 및 제2 도전성 라인(152)으로 형성될 수 있다. 제1 도전성 라인(151)과 제2 도전성 라인(152)의 단부 대 단부 사이의 이격 거리(d)는 약 18 nm 내지 약 32 nm의 범위 또는 약 18 nm 내지 약 24 nm의 범위일 수 있다. 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다. 또한, 포지티브 톤(positive tone)의 포토레지스트를 이용한 극자외선 리소그래피 공정을 이용하더라도 해당 사이즈의 패턴 구현은 실질적으로 어렵다.Forming the conductive lines 150 includes forming a trench by patterning the lower layer 102 using the patterned lower mask layers 104, 106, and 110 as an etch mask, and forming a conductive material layer in the trench. may include At least one region of the conductive lines 150 may have a line shape. The conductive lines 150 may be formed of a first conductive line 151 and a second conductive line 152 spaced apart from each other under the blocking layer 138 . The separation distance d between the end-to-end of the first conductive line 151 and the second conductive line 152 may be in the range of about 18 nm to about 32 nm or in the range of about 18 nm to about 24 nm. It may be narrower than the resolution limit of commercially available photolithography equipment. In addition, even if an extreme ultraviolet lithography process using a positive tone photoresist is used, it is substantially difficult to implement a pattern of a corresponding size.

도전성 라인들(150)을 형성하고, 스페이서층(130) 및 블록킹층(138)은 제거할 수 있다. 도전성 라인들(150)을 형성하고 평탄화 공정을 더 수행할 수 있다. 이에 의해, 반도체 장치의 BEOL(Back End of Line)의 배선층들을 형성할 수 있다. 이후, 상기 배선층들을 상하로 연결하기 위한 비아 구조를 더 형성할 수 있다.The conductive lines 150 may be formed, and the spacer layer 130 and the blocking layer 138 may be removed. Conductive lines 150 may be formed and a planarization process may be further performed. Accordingly, wiring layers of a back end of line (BEOL) of the semiconductor device may be formed. Thereafter, a via structure for vertically connecting the wiring layers may be further formed.

본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Therefore, various types of substitution, modification and change will be possible by those skilled in the art within the scope not departing from the technical spirit of the present invention described in the claims, and it is also said that it falls within the scope of the present invention. something to do.

100: 기판 102: 하부층
104, 106, 110: 하부 마스크 120: 맨드릴 패턴
124: 상부 마스크 130: 스페이서층
134: 희생층 138: 블록킹층
140: 필라 레지스트 패턴 150: 도전성 라인 100: substrate 102: lower layer
104, 106, 110: lower mask 120: mandrel pattern
124: upper mask 130: spacer layer
134: sacrificial layer 138: blocking layer
140: pillar resist pattern 150: conductive line

Claims (10)

하부 마스크층 상에 맨드릴 패턴들을 형성하는 단계;
상기 하부 마스크층 및 상기 맨드릴 패턴 상에 콘포멀한 스페이서층을 형성하는 단계;
상기 스페이서층 상에 희생층을 형성하는 단계;
상기 희생층 상에 필라 레지스트 패턴을 형성하는 단계;
상기 필라 레지스트 패턴을 식각 마스크로 하여 상기 희생층을 식각하는 단계;
상기 맨드릴 패턴들 및 상기 하부 마스크층을 노출하도록 상기 스페이서층의 수평 부분을 제거하는 단계;
상기 맨드릴 패턴들을 제거하는 단계; 및
상기 스페이서층 및 잔존하는 상기 희생층을 식각 마스크로 하여 상기 하부 마스크층을 패터닝 하는 단계를 포함하고,
상기 희생층을 식각하는 단계에서, 상기 희생층은 상기 필라 레지스트 패턴 아래에 잔존하여 블록킹층으로 형성되는 반도체 장치의 제조 방법.
forming mandrel patterns on the lower mask layer;
forming a conformal spacer layer on the lower mask layer and the mandrel pattern;
forming a sacrificial layer on the spacer layer;
forming a pillar resist pattern on the sacrificial layer;
etching the sacrificial layer using the pillar resist pattern as an etching mask;
removing a horizontal portion of the spacer layer to expose the mandrel patterns and the lower mask layer;
removing the mandrel patterns; and
patterning the lower mask layer using the spacer layer and the remaining sacrificial layer as an etch mask;
In the etching of the sacrificial layer, the sacrificial layer remains under the pillar resist pattern to form a blocking layer.
 제1 항에 있어서,
상기 필라 레지스트 패턴을 형성하는 단계는 네거티브 톤 포토레지스트를 이용하는 극자외선(EUV) 리소그래피 공정을 이용하는 반도체 장치의 제조 방법.
The method of claim 1,
The forming of the pillar resist pattern is a method of manufacturing a semiconductor device using an extreme ultraviolet (EUV) lithography process using a negative tone photoresist.
 제1 항에 있어서,
상기 패터닝된 하부 마스크층을 이용하여 도전성 라인들을 형성하는 단계; 및
상기 스페이서층 및 상기 블록킹층을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
The method of claim 1,
forming conductive lines using the patterned lower mask layer; and
The method of manufacturing a semiconductor device further comprising removing the spacer layer and the blocking layer.
 제1 항에 있어서,
상기 블록킹층 아래의 상기 하부 마스크층은 패터닝되지 않는 반도체 장치의 제조 방법.
The method of claim 1,
The method of manufacturing a semiconductor device in which the lower mask layer under the blocking layer is not patterned.
 제3 항에 있어서,
상기 도전성 라인들은 상기 블록킹층 아래에서 서로 이격된 제1 도전성 라인 및 제2 도전성 라인으로 형성되는 반도체 장치의 제조 방법.
4. The method of claim 3,
The conductive lines are formed of a first conductive line and a second conductive line spaced apart from each other under the blocking layer.
 제5 항에 있어서,
상기 제1 및 제2 도전성 라인의 단부 대 단부 사이의 이격 거리는 18 nm 내지 32 nm의 범위인 반도체 장치의 제조 방법.
6. The method of claim 5,
and a spacing distance between the ends of the first and second conductive lines is in the range of 18 nm to 32 nm.
 제1 항에 있어서,
상기 필라 레지스트 패턴의 최대폭은 24 nm 이상 및 32 nm 이하인 반도체 장치의 제조 방법.
The method of claim 1,
The maximum width of the pillar resist pattern is 24 nm or more and 32 nm or less.
 하드 마스크층 상에 제1 맨드릴 패턴 및 제2 맨드릴 패턴을 형성하는 단계;
상기 하드 마스크층, 상기 제1 맨드릴 패턴 및 상기 제2 맨드릴 패턴 상에 콘포멀한 스페이서층을 형성하는 단계, 상기 스페이서층은 상기 제1 및 제2 맨드릴 패턴 사이에서 상기 하드 마스크층을 덮는 제1 수평 부분, 상기 제1 및 제2 맨드릴 패턴의 상면을 덮는 제2 수평 부분 및 상기 제1 및 제2 맨드릴 패턴의 측면들을 덮는 수직 부분을 포함하고;
상기 스페이서층 상에 희생층을 형성하는 단계;
상기 희생층 상에 포토레지스트층을 형성하는 단계;
상기 포토레지스트층을 패터닝하여 필라 레지스트 패턴을 형성하는 단계;
상기 필라 레지스트 패턴을 식각 마스크로 하여 상기 희생층을 식각하는 단계;
상기 스페이서층의 상기 제1 수평 부분 및 상기 제2 수평 부분을 제거하는 단계;
상기 제1 및 제2 맨드릴 패턴을 제거하는 단계;
상기 스페이서층 및 잔존하는 상기 희생층을 식각 마스크로 하여 상기 하드 마스크층을 패터닝하는 단계; 및
패터닝된 상기 하드 마스크층을 이용하여 도전성 라인들을 형성하는 단계를 포함하고,
상기 희생층을 식각하는 단계에서, 상기 희생층은 상기 필라 레지스트 패턴 아래에 잔존하여 블록킹층으로 형성되는 반도체 장치의 제조 방법.
forming a first mandrel pattern and a second mandrel pattern on the hard mask layer;
forming a conformal spacer layer on the hard mask layer, the first mandrel pattern, and the second mandrel pattern, the spacer layer forming a first spacer layer covering the hard mask layer between the first and second mandrel patterns a horizontal portion, a second horizontal portion covering upper surfaces of the first and second mandrel patterns, and a vertical portion covering side surfaces of the first and second mandrel patterns;
forming a sacrificial layer on the spacer layer;
forming a photoresist layer on the sacrificial layer;
forming a pillar resist pattern by patterning the photoresist layer;
etching the sacrificial layer using the pillar resist pattern as an etching mask;
removing the first horizontal portion and the second horizontal portion of the spacer layer;
removing the first and second mandrel patterns;
patterning the hard mask layer using the spacer layer and the remaining sacrificial layer as an etch mask; and
forming conductive lines using the patterned hard mask layer;
In the etching of the sacrificial layer, the sacrificial layer remains under the pillar resist pattern to form a blocking layer.
 제8 항에 있어서,
상기 스페이서층 및 상기 블록킹층을 제거하는 단계를 더 포함하고,
상기 블록킹층 아래의 상기 하드 마스크층은 패터닝되지 않는 반도체 장치의 제조 방법.
9. The method of claim 8,
Further comprising the step of removing the spacer layer and the blocking layer,
The method of manufacturing a semiconductor device in which the hard mask layer under the blocking layer is not patterned.
 제8 항에 있어서,
상기 필라 레지스트 패턴을 형성하는 단계는 네거티브 톤 포토레지스트를 이용하는 극자외선(EUV) 리소그래피 공정을 이용하는 반도체 장치의 제조 방법.
9. The method of claim 8,
The forming of the pillar resist pattern is a method of manufacturing a semiconductor device using an extreme ultraviolet (EUV) lithography process using a negative tone photoresist.
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