KR20220108608A

KR20220108608A - 비전 센서 및 이를 포함하는 이미지 처리 장치

Info

Publication number: KR20220108608A
Application number: KR1020210011796A
Authority: KR
Inventors: 최승남; 봉종우; 김준석; 서윤재
Original assignee: 삼성전자주식회사
Priority date: 2021-01-27
Filing date: 2021-01-27
Publication date: 2022-08-03
Also published as: US20220239859A1; CN114827503A; US11765486B2

Abstract

본 개시의 기술적 사상에 따른 비전 센서는, 입사된 빛의 세기를 감지하여 이벤트 발생 여부를 나타내는 리퀘스트 신호들을 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이 및 리퀘스트 신호들을 기초로 이벤트가 발생한 픽셀에 대한 정보를 포함하는 이벤트 데이터를 생성하는 이벤트 검출 회로를 포함하고, 복수의 픽셀들 각각은, 입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자, 전류에 대응하는 전압을 생성하는 전류 전압 컨버터, 생성된 전압의 특정 시점으로부터의 변화량을 증폭하여 출력 전압을 생성하는 증폭기, 출력 전압 및 임계 전압의 비교 결과에 대응하는 이벤트 신호를 생성하고, 크로스 커플드된 트랜지스터들을 이용하여 이벤트 신호를 홀드하는 이벤트 스토리지 및 이벤트 신호를 기초로 리퀘스트 신호를 출력하는 출력 로직을 포함할 수 있다.

Description

비전 센서 및 이를 포함하는 이미지 처리 장치 {VISION SENSOR AND IMAGE PROCESSING DEVICE INCLUDING THE SAME}

본 개시의 기술적 사상은 비전 센서에 관한 것으로서, 래치-타입 이벤트 스토리지를 포함하는 비전 센서 및 이를 포함하는 이미지 처리 장치에 관한 것이다.

인간과 컴퓨터 사이의 상호 작용(Human-computer interaction, HCI)은 유저 인터페이스에서 발현되어 작동한다. 사용자 입력을 인식하는 다양한 유저 인터페이스는 인간과 컴퓨터 사이의 자연스러운 상호 작용을 제공할 수 있다. 사용자 입력을 인식하기 위하여 다양한 센서들이 이용될 수 있다.

비전 센서, 예를 들어, 동적 비전 센서는 이벤트(예를 들어, 빛의 세기 변화)가 발생하면, 이벤트에 관한 정보, 즉 이벤트 신호를 생성하고, 이벤트 신호를 프로세서에 전달한다.

본 개시의 기술적 사상은 비교기 및 이벤트 스토리지가 병합된 래치-타입 이벤트 스토리지를 포함하는 비전 센서를 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 비전 센서는, 입사된 빛의 세기를 감지하여 이벤트 발생 여부를 나타내는 리퀘스트 신호들을 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이 및 상기 리퀘스트 신호들을 기초로 이벤트가 발생한 픽셀에 대한 정보를 포함하는 이벤트 데이터를 생성하는 이벤트 검출 회로를 포함하고, 상기 복수의 픽셀들 각각은, 상기 입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자, 상기 전류에 대응하는 전압을 생성하는 전류 전압 컨버터, 상기 생성된 전압의 특정 시점으로부터의 변화량을 증폭하여 출력 전압을 생성하는 증폭기, 상기 출력 전압 및 임계 전압의 비교 결과에 대응하는 이벤트 신호를 생성하고, 크로스 커플드(cross-coupled)된 트랜지스터들을 이용하여 상기 이벤트 신호를 홀드하는 이벤트 스토리지 및 상기 이벤트 신호를 기초로 리퀘스트 신호를 출력하는 출력 로직을 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 비전 센서는, 복수의 픽셀들을 포함하고, 상기 복수의 픽셀들 각각은, 입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자, 상기 전류에 대응하는 전압을 생성하는 전류 전압 컨버터, 상기 생성된 전압의 특정 시점으로부터의 변화량을 증폭하여 출력 전압을 생성하는 증폭기, 출력 전압 및 제1 임계 전압의 비교 결과에 대응하는 제1 이벤트 신호를 생성하고, 상기 제1 이벤트 신호를 홀드하는 제1 이벤트 스토리지를 포함하고, 상기 제1 이벤트 스토리지는, 상기 출력 전압에 응답하여 턴-온되는 제1 트랜지스터, 상기 제1 트랜지스터에 직렬 연결되고, 제1 제어 신호에 응답하여 턴-온되어 제1 노드에 상기 제1 이벤트 신호를 출력하는 제2 트랜지스터, 상기 제1 노드에 연결되고, 상기 제1 임계 전압에 대응하는 전류를 제공하는 제1 전류원 및 상기 제1 노드에 연결되어, 상기 제1 이벤트 신호를 홀드하는 제1 크로스 커플드 트랜지스터들을 포함할 수 있다.

본 개시의 기술적 사상의 일측면에 따른 이미지 처리 장치는, 픽셀 어레이 포함되는 복수의 픽셀들 중 오브젝트의 움직임에 기인하여 이벤트가 발생한 복수의 픽셀들에 대응하는 복수의 이벤트 신호들을 출력하는 비전 센서 및 상기 비전 센서로부터 출력되는 상기 복수의 이벤트 신호들을 처리하여 상기 오브젝트의 움직임을 검출하는 프로세서를 포함하고, 상기 복수의 픽셀들 각각은, 입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자, 상기 전류에 대응하는 전압의 변화량을 증폭하여 출력 전압을 생성하는 증폭기, 상기 출력 전압 및 임계 전압의 비교 결과에 대응하는 이벤트 신호를 생성하고, 크로스 커플드(cross-coupled)된 트랜지스터들을 이용하여 상기 이벤트 신호를 홀드하는 이벤트 스토리지 및 상기 이벤트 신호를 기초로 리퀘스트 신호를 출력하는 출력 로직을 포함할 수 있다.

본 개시의 실시예에 따른 비전 센서에 의하면, 크로스 커플링된 트랜지스터들로 구성된 래치 회로를 이용하여 이벤트 신호를 홀드할 수 있다. 이에 따라, 시간이 흐르더라도 래치된 이벤트 신호의 누설(leakage)이 발생하지 않으므로, 무한한 홀딩 기간을 구현할 수 있다. 또한, 상기 래치 회로는 비교기 회로의 구성에 필요한 트랜지스터를 공유하여 적은 개수의 트랜지스터들만으로 구현될 수 있으므로, 제품의 크기 및 제조 비용이 감소될 수 있다. 또한, 상기 래치 회로에는 전류 제한(current limiting)을 수행하는 전류원을 포함할 수 있으므로, 과도한 동적 전류에 의한 부작용을 방지할 수 있다.

도 1은 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 비전 센서를 나타내는 블록도이다.
도 3은 도 2의 비전 센서를 구체적으로 나타내는 블록도이다.
도 4는 본 개시의 예시적 실시예에 따른 비전 센서의 극성 정보의 생성 동작을 설명하기 위한 개념도이다.
도 5는 본 개시의 예시적 실시예에 따른 비전 센서의 극성 정보의 생성 동작을 설명하기 위한 타이밍도이다.
도 6은 본 개시의 예시적 실시예에 따른 픽셀을 나타내는 회로도이다.
도 7은 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지를 나타내는 회로도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지의 동작을 설명하기 위한 회로도이다.
도 9는 본 개시의 예시적 실시예에 따른 제2 이벤트 스토리지를 나타내는 회로도이다.
도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 래치-타입 오프 이벤트 스토리지의 동작을 설명하기 위한 회로도이다.
도 11은 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지를 나타내는 회로도이다.
도 12는 본 개시의 예시적 실시예에 따른 래치-타입 오프 이벤트 스토리지를 나타내는 회로도이다.
도 13은 본 개시의 예시적 실시예에 따른 출력 로직을 나타내는 회로도이다.
도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른 이벤트 발생한 경우를 나타내는 타이밍도이다.
도 15는 도 2의 비전 센서를 구체적으로 나타내는 블록도이다.
도 16은 본 개시의 예시적 실시예에 따른 비전 센서가 적용된 전자 장치를 나타내는 블록도이다.

도 1은 본 개시의 예시적 실시예에 따른 이미지 처리 장치를 나타내는 블록도이다.

도 1을 참조하면, 이미지 처리 장치(10)는 비전 센서(100), 이미지 센서(200) 및 프로세서(300)를 포함할 수 있다. 본 개시의 예시적 실시예에 따른 이미지 처리 장치(10)는 이미지 또는 광 센싱 기능을 갖는 전자 기기에 탑재될 수 있다. 예를 들어, 이미지 처리 장치(10)는 카메라, 스마트폰, 웨어러블 기기, 사물 인터넷(Internet of Things(IoT)) 기기, 태블릿 PC(Personal Computer), PDA(Personal Digital Assistant), PMP(portable Multimedia Player), 네비게이션(navigation), 드론(drone), 첨단 운전자 보조 시스템(Advanced Drivers Assistance System; ADAS) 등과 같은 전자 기기에 탑재될 수 있다. 또한 이미지 처리 장치(10)는 차량, 가구, 제조 설비, 도어, 각종 계측 기기 등에 부품으로서 구비될 수 있다.

비전 센서(100)는 입사되는 빛의 세기의 변화를 감지하여 이벤트 신호를 출력할 수 있다. 비전 센서(100)는 빛의 세기의 변화가 감지되는 픽셀들, 다시 말해서 이벤트가 발생한 픽셀들에 대해서 이벤트 신호들을 출력하는 동적 비전 센서일 수 있다. 빛의 세기 변화는 비전 센서(100)에 의해 촬영되는 오브젝트(Object)의 움직임에 기인하거나, 비전 센서(100) 또는 이미지 처리 장치(10) 자체의 움직임에 기인할 수 있다. 비전 센서(100)는 이벤트 신호들을 포함하는 비전 센서 데이터(VDT)들을 주기적 또는 비주기적으로 프로세서(300)로 전송할 수 있다.

비전 센서(100)는 이미지 센서(200)로부터 수신된 동기화 신호(SYNC)에 기초하여 이미지 센서(200)에서 생성된 이미지 프레임과 비전 센서(100)에서 생성된 이벤트 신호를 매칭시킬 수 있는 타임 스탬프를 생성하고, 생성된 타임 스탬프를 포함하는 비전 센서 데이터(VDT)를 프로세서(300)로 전송할 수 있다. 타임 스탬프는 이미지 센서(200)가 노출된 시점, 이미지 프레임이 생성된 시점 또는 비전 센서(100)의 이벤트 신호가 발생된 시점에 대한 정보를 포함할 수 있다. 타임 스탬프는 내부 트리거 신호 발생시 기설정된 값을 증가시키는 레퍼런스 타임 스탬프 및 이벤트 신호 발생시 기설정된 값을 증가시키는 서브 타임스탬프를 포함할 수 있다.

또한, 비전 센서(100)는 이미지 센서(200)로부터 수신된 동기화 신호(SYNC)또는 비전 센서(100)의 내부 신호를 이용하여, 이미지 센서(200)를 포함하는 외부 디바이스들을 비전 센서(100)와 동기화 시키기 위한 디바이스 동기화 신호를 출력할 수 있다. 비전 센서(100)는 복수개의 디바이스 동기화 신호를 출력할 수 있고, 디바이스 동기화 신호를 개별적으로 제어할 수 있다.

이미지 센서(200)는 광학 렌즈를 통하여 입사된 피사체(Object)의 광학적 신호를 전기적 신호로 변환하고, 전기적 신호들을 기초로 이미지 데이터(IDT)를 생성하여 출력할 수 있다. 이미지 센서(200)는 예를 들어, 2차원적으로 배열된 복수의 픽셀들을 포함하는 픽셀 어레이 및 리드아웃(readout) 회로를 포함할 수 있으며, 픽셀 어레이는 수신되는 광 신호들을 전기적 신호들로 변환할 수 있다. 픽셀 어레이는 예를 들면, CCD(Charge Coupled Devices) 또는 CMOS(Complementary Metal Oxide Semiconductor) 등의 광전 변환 소자로 구현될 수 있으며 이외에도 다양한 종류의 광전 변환 소자로 구현될 수 있다. 리드아웃 회로는 픽셀 어레이로부터 제공되는 전기적 신호를 기초로 로우 데이터(Raw data)를 생성하고, 로우 데이터 또는 배드 픽셀 제거 등의 전처리가 수행된 로우 데이터를 이미지 데이터(IDT)로서 출력할 수 있다. 이미지 센서(200)는 픽셀 어레이 및 리드아웃 회로를 포함하는 반도체 칩 또는 패키지로서 구현될 수 있다.

이미지 센서(200)는 비전 센서(100)와 이미지 센서(200)를 서로 동기화하기 위해 비전 센서(100)에 전달할 동기화 신호(SYNC)를 생성할 수 있다. 동기화 신호(SYNC)는 이미지 센서(200)의 셔터 신호 정보, 리드아웃 신호 정보 또는 이미지 프레임 정보 등을 고려하여 생성될 수 있다.

프로세서(300)는 이미지 센서(200)로부터 제공되는 이미지 데이터(IDT)에 대하여 이미지 처리(image processing)를 수행할 수 있다. 예를 들어, 프로세서(300)는 이미지 데이터(IDT)에 대하여 데이터 형식을 변경하는 이미지 처리(예컨대 베이어 패턴의 이미지 데이터를 YUV 또는 RGB 형식으로 변경), 노이즈 제거, 밝기 조정, 선명도(sharpness) 조정 등의 화질 향상을 위한 이미지 처리 등을 포함할 수 있다. 프로세서(300)는 비전 센서(100)로부터 수신되는 비전 센서 데이터(VDT)를 처리할 수 있으며, 비전 센서 데이터(VDT) 내 이벤트 신호를 기초로 오브젝트의 움직임(또는 이미지 처리 장치(10)가 인지하는 이미지 상에서의 오브젝트의 움직임)을 검출할 수 있다.

또한, 프로세서(300)는 이미지 센서(200)로부터 제공되는 이미지 데이터(IDT)에 포함된 이미지 프레임과, 비전 센서(100)로부터 수신되는 비전 센서 데이터(VDT)를 타임 스탬프 및 동기화 신호 정보들을 이용하여 매칭시킬 수 있다. 프로세서(300)는 ASIC(application specific integrated circuit), FPGA(field-programmable gate array), 전용 프로세서(dedicated microprocessor), 마이크로프로세서, 범용 프로세서(general purpose processor) 등을 포함할 수 있다. 실시예에 있어서, 프로세서(300)는 어플리케이션 프로세서 또는 이미지 신호 프로세서일 수 있다.

한편, 비전 센서(100), 이미지 센서(200) 및 프로세서(300)는 각각 집적 회로(integrated circuit(IC))로 구현될 수 있다. 예를 들어, 비전 센서(100), 이미지 센서(200) 및 프로세서(300)는 별개의 반도체 칩으로 구현될 수 있다. 또는, 비전 센서(100), 이미지 센서(200) 및 프로세서(300)는 단일 칩으로 구현될 수 있다. 예를 들어, 비전 센서(100), 이미지 센서(200) 및 프로세서(300)는 SoC(system on chip)로 구현될 수 있다.

이미지 처리 장치(10)는 외부의 디바이스(400)를 제어하고 데이터를 수집할 수 있다. 이미지 처리 장치(10)는 타임 스탬프를 이용하여 디바이스(400)로부터 수집한 데이터와 매칭시킬 수 있다. 디바이스(400)는 가속도 센서, 관성 측정 장치(IMU, Inertial Measurement Unit), 자이로(Gyro) 센서, 적외선(IR) LED, 및 플래시 라이트 등을 포함할 수 있다.

가속도 센서는 이동하는 물체의 가속도나 충격의 세기를 측정하는 센서로 출력 신호를 처리하여 물체의 가속도, 진동, 충격 등 동적 힘을 측정할 수 있다. 자이로 센서는 회전하는 물체의 역학 운동을 이용하여 위치 측정과 방향설정 등에 활용되는 센서이다. 적외선(IR) LED는 빛이 없는 곳에서 이미지를 촬영하기 위한 것으로 CCTV 등에 활용되는 장치이다.

관성 측정 장치(IMU)는, 가속도계와 회전 속도계, 때로는 자력계의 조합을 사용하며, 최근에는 휴대폰, 카메라와 같은 많은 소비자 제품에서 방향 센서 역할을 한다. 관성 측정 장치는 하나 이상의 가속도계(Accelerator)를 사용하여 선형 가속도를 감지하고, 하나 이상의 자이로스코프(Gyroscope)를 사용하여 회전 속도를 감지함으로써 작동하며, 경우에 따라 자기 측정기(Magnetometer)를 포함할 수 있다. 일반적인 구성에는 피치(Pitch), 롤(Roll) 및 요(Yaw) 세 가지 축에 대해 축 하나당 가속도계, 자이로스코프 및 자기 측정기가 하나씩 포함될 수 있다.

도 2는 본 개시의 예시적 실시예에 따른 비전 센서를 나타내는 블록도이다. 상세하게는, 도 2는 도 1의 비전 센서(100)를 나타내는 블록도이다.

도 1 및 도 2를 참조하면, 비전 센서(100)는 픽셀 어레이(110), 이벤트 검출 회로(120) 및 인터페이스 회로(130)를 포함할 수 있다.

픽셀 어레이(110)는 매트릭스 형태로 배열된 복수의 픽셀(PX)을 포함할 수 있다. 복수의 픽셀(PX) 각각은 수신되는 빛의 세기가 증가하거나 감소하는 이벤트들을 감지할 수 있다. 예를 들어, 복수의 픽셀(PX) 각각은 열 방향으로 연장된 컬럼 라인 및 행 방향으로 연장된 로우 라인을 통하여 이벤트 검출 회로(120)에 연결될 수 있다. 이벤트가 발생하였음을 알리는 신호 및 이벤트의 극성 정보(즉, 빛의 세기가 증가하는 온 이벤트인지 또는 빛의 세기가 감소하는 오프 이벤트인지 여부)가 이벤트가 발생한 픽셀(PX)로부터 이벤트 검출 회로(120)로 출력될 수 있다.

이벤트 검출 회로(120)는 픽셀 어레이(110)로부터 이벤트들을 독출하고, 이벤트들을 처리할 수 있다. 이벤트 검출 회로(120)는 발생한 이벤트의 극성 정보, 이벤트가 발생한 픽셀의 어드레스, 및 타임 스탬프를 포함하는 이벤트 데이터(EDT)를 생성할 수 있다. 이벤트 검출 회로(120)는 픽셀 어레이(110)에서 발생한 이벤트들을 픽셀 단위, 복수의 픽셀들을 포함하는 픽셀 그룹 단위, 컬럼 단위 또는 프레임 단위로 처리할 수 있다.

인터페이스 회로(130)는 이벤트 데이터(EDT) 및 타임 스탬프를 수신하고, 설정된 프로토콜에 따라 프로세서(300)에 비전 센서 데이터(VDT)를 전송할 수 있다. 인터페이스 회로(130)는 설정된 프로토콜에 따라 이벤트 데이터(EDT)들 및 타임 스탬프를 개별 신호 단위, 패킷 단위 또는 프레임 단위로 패킹하여 비전 센서 데이터(VDT)를 생성하고, 비전 센서 데이터(VDT)를 프로세서(300)로 전송할 수 있다. 예를 들어, 인터페이스 회로(130)는 AER 인터페이스, MIPI (Mobile Industry Processor Interface) 인터페이스 및 병렬 인터페이스 중 하나를 포함할 수 있다.

인터페이스 회로(130)에서는 적어도 하나의 이벤트 데이터(EDT) 및 타임 스탬프를 포함하는 패킷이 비전 센서 데이터(VDT)로서 출력될 수 있다. 패킷은, 이벤트 데이터(EDT)의 타임 스탬프, 어드레스) 및 극성 정보를 포함할 수 있으며, 그 배치 순서가 한정되는 것은 아니다. 패킷의 앞단에 패킷의 시작을 알리는 헤더가 뒷단에 패킷의 끝을 알리는 테일이 부가될 수 있다. 패킷은 적어도 하나의 이벤트 신호들을 포함할 수 있다.

도 3은 도 2의 비전 센서를 구체적으로 나타내는 블록도이다.

도 2 및 도 3을 참조하면, 비전 센서(100)는 픽셀 어레이(110), 이벤트 검출 회로(120) 및 인터페이스 회로(130)를 포함하고, 이벤트 검출 회로(120)는 컬럼 스캐너 회로(121), 로우 이벤트 리드아웃 회로(123), AER(Address Event Representation)(125), 이벤트 신호 처리부(127)(이하, ESP라 지칭함) 및 바이어스 생성기(129)를 포함할 수 있다. 비전 센서(100)는 이 외에도 이벤트 검출 속도를 조정하는 이벤트 속도 컨트롤러(미도시) 등의 구성 요소들을 추가적으로 포함할 수 있다. 픽셀 어레이(110) 및 인터페이스 회로(130)는 도 2를 참조하여 설명한 바, 중복되는 설명은 생략하기로 한다.

컬럼 스캐너 회로(121)는 픽셀 어레이(110)를 구성하는 복수의 픽셀(PX)들을 컬럼 단위로 스캔할 수 있다. 구체적으로, 컬럼 스캐너 회로(121)는 픽셀 어레이(110)의 복수의 컬럼들 중 스캔 대상인 컬럼에 선택 신호(SEL)를 전송하여, 스캔 대상인 컬럼에 포함된 픽셀(PX)들을 스캔할 수 있다.

스캔 대상인 컬럼에 포함된 픽셀(PX)들은 선택 신호(SEL)에 응답하여 빛의 세기가 증가하거나 감소하는 이벤트의 발생 여부를 나타내는 극성 정보(POL)를 로우 이벤트 리드아웃 회로(123)에 전송할 수 있다. 극성 정보(POL)는 빛의 세기가 증가한 온 이벤트(On event)와 빛의 세기가 감소한 오프 이벤트(Off event)에 관한 정보를 포함할 수 있다. 일부 실시예에서, 극성 정보(POL)는 온 이벤트의 발생 여부에 관한 정보를 포함하는 1 비트와, 오프 이벤트의 발생 여부에 관한 정보를 포함하는 1 비트로 구성될 수 있다. 예를 들어, 이벤트의 발생을 나타내는 값이 1로 설정된 경우, 극성 정보(POL)의 온 이벤트를 나타내는 비트와 오프 이벤트를 나타내는 비트는 모두 '1'일 수는 없으나, 모두 '0'일 수는 있다. 한편, 극성 정보(POL)의 구현 방식은 전술한 예에 한하지 않으며 다양한 방식으로 구현될 수 있다. 그리고 컬럼 스캐너 회로(121)는 이벤트가 발생한 픽셀(PX)의 컬럼 어드레스(C_ADDR)를 생성할 수 있다.

로우 이벤트 리드아웃 회로(123)는 스캔 대상인 컬럼에 포함된 픽셀(PX)들로부터 극성 정보(POL)를 수신할 수 있다. 로우 이벤트 리드아웃 회로(123)는 극성 정보(POL)에 응답하여 이벤트(예컨대, 온 이벤트 또는 오프 이벤트)가 발생한 픽셀(PX)에 리셋 신호(RST)를 전송할 수 있다. 이벤트가 발생한 픽셀(PX)은 리셋 신호(RST)에 응답하여 리셋될 수 있다. 또한, 로우 이벤트 리드아웃 회로(123)는 수신한 극성 정보(POL)를 기초로 이벤트가 발생한 픽셀(PX)의 로우 어드레스(R_ADDR)를 생성할 수 있다. 또한, 로우 이벤트 리드아웃 회로(123)는 극성 정보(POL)에 기초하여, 이벤트가 발생한 시간에 관한 정보를 포함하는 타임 스탬프(TS)를 생성할 수 있다. 일부 실시예에서, 타임 스탬프(TS)는 로우 이벤트 리드아웃 회로(123)에 구비되는 타임 스탬퍼(미도시)에 의해 생성될 수 있다. 예를 들어, 타임 스탬퍼는 수 내지 수십 마이크로 초 단위로 생성되는 타임틱(timetick)을 이용하여 구현될 수 있다.

AER(125)은 로우 이벤트 리드아웃 회로(123)로부터 로우 어드레스(R_ADDR), 극성 정보(POL) 및 타임 스탬프(TS)를 수신하고, 컬럼 스캐너 회로(121)로부터 컬럼 어드레스(C_ADDR)를 수신할 수 있다. 그리고 AER(125)은 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 기초로 이벤트가 발생한 픽셀(PX)의 어드레스(ADDR)를 생성할 수 있다. 그리고 AER(125)은 어드레스(ADDR), 극성 정보(POL) 및 타임 스탬프(TS)를 ESP(127)에 전송할 수 있다.

ESP(127)는 AER(125)로부터 수신되는 어드레스(ADDR), 극성 정보(POL) 및 타임 스탬프(TS)를 기초로 이벤트 데이터(EDT)를 생성할 수 있다. 실시예에 있어서, ESP(127)는 노이즈 이벤트를 제거하고, 유효 이벤트들에 대한 이벤트 데이터(EDT)를 생성할 수 있다. 예를 들어, ESP(127)는 소정의 시간 동안 발생한 이벤트 양이 설정된 임계값 미만일 경우, 이벤트들을 노이즈로 판단하고, 노이즈 이벤트에 대해서는 이벤트 데이터(EDT)를 생성하지 않을 수 있다.

바이어스 생성기(129)는 픽셀 어레이(110)에 제공되는 전압을 생성할 수 있다. 예컨대 바이어스 생성기(129)는 픽셀(PX)에서 온 이벤트 및 오프 이벤트를 검출하기 위해 사용되는 임계 전압들, 또는 바이어스 전압들을 생성할 수 있다. 바이어스 생성기(129)는 픽셀(PX)들에 제공되는 임계 전압들의 전압 레벨을 변경할 수 있으며, 픽셀(PX)별로 임계 전압의 전압 레벨을 상이하게 변경할 수 있다.

도 4는 본 개시의 예시적 실시예에 따른 비전 센서의 극성 정보의 생성 동작을 설명하기 위한 개념도이다. 상세하게는, 도 4는 도 3의 비전 센서(100)의 극성 정보(POL)의 생성 동작을 설명하기 위한 개념도이다.

도 3 및 도 4를 참조하면, 컬럼 스캐너 회로(121)는 컬럼 단위로 픽셀 어레이(110)를 스캔할 수 있다. 구체적으로, 컬럼 스캐너 회로(121)는 M(M은 양의 정수)개의 컬럼들 각각에 대응하는 선택 신호들(SEL[1] ~ SEL[M])을 이용하여 컬럼 단위로 픽셀 어레이(110)를 스캔할 수 있다. 선택 신호들(SEL[1] ~ SEL[M])은 컬럼 선택을 나타내는 활성 레벨(예컨대, 로직 하이) 및 컬럼 비선택을 나타내는 비활성 레벨(예컨대 로직 로우)을 가질 수 있다. 컬럼 스캐너 회로(121)는 순차적으로 선택 신호들(SEL[1] ~ SEL[M])을 활성 레벨로 천이시킴으로써, 컬럼 단위로 픽셀 어레이(110)를 스캔할 수 있다. 한편, 본 개시는 이에 한하지 않으며, 컬럼 스캐너 회로(121)는 랜덤한 순서로 선택 신호들(SEL[1] ~ SEL[M])을 활성 레벨로 천이시키도록 구현될 수 있다.

특정 컬럼의 선택 신호가 활성 레벨로 천이되면, 해당 컬럼에 포함된 N(N은양의 정수)개의 픽셀(PX)들 각각은 이벤트의 발생 여부를 나타내는 극성 정보를 로우 이벤트 리드아웃 회로(123)에 제공할 수 있다. 구체적으로, N개의 픽셀(PX)들은 각 픽셀(PX)에 대응하는 극성 정보(POL[1] ~ POL[N])를 로우 이벤트 리드아웃 회로(123)에 전송할 수 있다. 극성 정보(POL[1] ~ POL[N])는 이벤트 발생을 나타내는 활성 레벨(예컨대, 로직 로우) 및 이벤트 비발생을 나타내는 비활성 레벨(예컨대, 로우 하이)을 가질 수 있다. 일부 실시예에서, 극성 정보(POL[1] ~ POL[N]) 각각은 온 이벤트의 발생 여부를 나타내는 제1 극성 정보 및 오프 이벤트의 발생 여부를 나타내는 제2 극성 정보를 포함할 수 있다.

로우 이벤트 리드아웃 회로(123)는 N개의 픽셀(PX)들의 극성 정보(POL[1] ~ POL[N])를 수신하고, 극성 정보(POL[1] ~ POL[N])를 기초로 이벤트가 발생한 픽셀(PX)에 리셋 신호(RST)를 제공하고, 로우 어드레스(R_ADDR) 및 타임 스탬프(TS)를 생성할 수 있다.

도 5는 본 개시의 예시적 실시예에 따른 비전 센서의 극성 정보의 생성 동작을 설명하기 위한 타이밍도이다. 상세하게는, 도 5는 도 4의 극성 정보 생성 동작을 설명하기 위한 타이밍도이다.

도 4 및 도 5를 참조하면, 픽셀 어레이(110)의 픽셀(PX)들은 각 프레임에 대응하는 프레임 구간(tFRAME) 마다 일련의 동작들을 반복 수행할 수 있다. 프레임 구간(tFrame)은 글로벌 홀드 구간(tHold) 및 업데이트 구간(tUpdate)을 포함할 수 있으며, 픽셀(PX)은 글로벌 홀드 구간(tHold)에서 글로벌 홀드 동작을 수행할 수 있고, 업데이트 구간(tUpdate)에서 이벤트 업데이트 동작을 수행할 수 있다.

글로벌 홀드 동작은, 픽셀(PX)이 픽셀(PX) 내에 기록된 이벤트 신호를 홀드하는 동작으로, 글로벌 홀드 구간(tHold) 중에 새로운 이벤트가 발생하더라도 새로운 이벤트의 기록을 방지할 수 있다. 이벤트 업데이트 동작은 글로벌 홀드 구간(tHold) 중에 발생한 새로운 이벤트를 픽셀(PX) 내에 기록하는 동작을 의미한다.

컬럼 스캐너 회로(121)는 글로벌 홀드 구간(tHold) 내에 포함되는 스캔 구간(tScan)에서 순차적으로 선택 신호들(SEL[1] ~ SEL[M])을 활성 레벨로 천이시킴으로써, 컬럼 단위로 픽셀 어레이(110)를 스캔할 수 있다. 예를 들어, 도 5를 참조하면, 컬럼 스캐너 회로(121)는 제1 컬럼에 대응하는 스캔 시간 동안 제1 선택 신호(SEL[1])를 활성 레벨로 천이시킬 수 있고, 제1 컬럼에 대응하는 스캔 시간이 지나면 제1 선택 신호(SEL[1])를 비활성 레벨로 천이시킬 수 있다. 그리고 컬럼 스캐너 회로(121)는 제2 컬럼에 대응하는 스캔 시간 동안 제2 선택 신호(SEL[2])를 활성 레벨로 천이시킬 수 있고, 제2 컬럼에 대응하는 스캔 시간이 지나면 제2 선택 신호(SEL[2])를 비활성 레벨로 천이시킬 수 있다. 컬럼 스캐너 회로(121)는 이와 같은 동작들을 제M 컬럼까지 반복할 수 있다.

특정 컬럼의 선택 신호가 활성 레벨로 천이되면, 해당 컬럼에 포함된 N개의 픽셀(PX)들은 이벤트 발생 여부를 나타내는 극성 정보(POL[1] ~ POL[N])를 로우 이벤트 리드아웃 회로(123)에 제공할 수 있다. 그리고 이벤트가 발생한 픽셀(PX)은 로우 이벤트 리드아웃 회로(123)로부터 리셋 신호(RST)를 수신하고, 리셋 신호(RST)에 따라 리셋될 수 있다.

예를 들어, 도 5를 참조하면, 제1 컬럼의 선택 신호(SEL[1])가 활성 레벨로 천이되면, 제1 컬럼의 픽셀(PX)들 중 이벤트가 발생한 픽셀(PX)은 활성 레벨(예컨대, 로우 레벨)을 갖는 극성 정보(POL[1], POL[N])를 출력할 수 있다. 그리고 제2 컬럼의 선택 신호(SEL[2])가 활성 레벨로 천이되면, 제2 컬럼의 픽셀(PX)들 중 이벤트가 발생한 픽셀(PX)은 활성 레벨을 갖는 극성 정보(POL[1])를 출력할 수 있다. 그리고 제M 컬럼의 선택 신호(SEL[M])가 활성 레벨로 천이되면, 제M 컬럼의 픽셀(PX)들 중 이벤트가 발생한 픽셀(PX)은 활성 레벨을 갖는 극성 정보(POL[1], POL[2], POL[N])를 출력할 수 있다.

도 6은 본 개시의 예시적 실시예에 따른 픽셀을 나타내는 회로도이다.

도 6을 참조하면, 픽셀(PX)은 광전 변환 소자(111), 전류 전압 컨버터(112), 증폭기(113), 비교기(114) 및 이벤트 스토리지(115) 및 출력 로직(116)을 포함할 수 있다. 상기 픽셀(PX)에서, 전류 전압 컨버터(112), 증폭기(113), 비교기(114) 및 이벤트 스토리지(115) 및 출력 로직(116)을 포함하는 구성은 픽셀 백-엔드(back-end) 회로라고 지칭될 수 있다.

광전 변환 소자(111)는 입사되는 빛, 즉 광 신호를 전기적 신호, 예컨대 전류(IPD)로 변환할 수 있다. 광전 변환 소자(111)는 예컨대, 포토(photo) 다이오드, 포토 트랜지스터, 포트 게이트 또는 핀드 포토 다이오드(pinned photodiode) 등을 포함할 수 있다. 광전 변환 소자(111)는 입사되는 빛의 세기가 증가할수록 높은 레벨을 갖는 전기적 신호를 생성할 수 있다.

전류 전압 컨버터(112)는 광전 변환 소자(111)에서 생성된 전류(IPD)를 전압으로 변환하고, 전압 레벨을 증폭하여 로그 스케일의 로그 전압(VLOG)을 생성할 수 있다. 전류 전압 컨버터(112)는 로그 증폭기(Logarithmic Amplifier, LA), 피드백 트랜지스터(FB)를 포함할 수 있다. 예시적 실시예에서, 전류 전압 컨버터(112)는 버퍼(BF)를 더 포함할 수 있다. 버퍼(BF)는 증폭기(113)로부터 전류 전압 컨버터(112)로 넘어오는 킥-백 노이즈(kick-back noise)를 방지하고, 후술하는 증폭기(113)의 제1 커패시터(C1) 또는 제2 커패시터(C2)를 구동하는데 이용될 수 있다. 예컨대, 버퍼(BF)는 소스 팔로워 버퍼(source-follower buffer)로 구현될 수 있다. 전류 전압 컨버터(112)에 버퍼(BF)가 구비되는 경우, 로그 전압(VLOG)이 버퍼(BF)에 입력되고, 소스 팔로워 전압(VSF)이 출력될 수 있다.

증폭기(113)는 로그 전압(VLOG)(또는 소스 팔로워 전압(VSF))을 증폭하여 출력 전압(VOUT)을 생성할 수 있다. 증폭기(113)는 제1 캐패시터(C1), 제2 캐패시터(C2), 미분기(Differentiator Amplifier, DA) 및 스위치(SW)를 포함할 수 있다. 제1 캐패시터(C1) 및 제2 캐패시터(C2)는 광전 변환 소자(111)에서 생성된 출력에 대응하는 전하를 충전할 수 있다. 미분기(DA)는 로그 전압(VLOG) (또는 소스 팔로워 전압(VSF))의 특정 시간 동안의 전압 변화량을 증폭하여 출력 전압(VOUT)을 생성할 수 있으며, 미분기(DA)의 입력 단자 및 출력 단자 사이에는 피드백 회로가 연결될 수 있다. 스위치(SW)는 상기 피드백 회로 상에 배치되어 리셋 신호(RST)에 기초하여 턴-온 또는 턴-오프될 수 있다. 스위치(SW)가 턴-온으로 동작하면, 미분기(DA)의 양단의 전압이 동일해지면서 출력 전압(VOUT)이 리셋될 수 있다. 즉, 미분기(DA)는 리셋 신호(RST)에 따라 출력 전압(VOUT)이 리셋된 시점으로부터 로그 전압(VLOG)(또는 소스 팔로워 전압(VSF))의 전압 변화량을 증폭하여 출력 전압(VOUT)을 생성할 수 있다.

본 개시에서는 증폭기(113)가 음의 게인을 갖는 것으로 구현되어, 로그 전압(VLOG)(또는 소스 팔로워 전압(VSF))이 증가하면(즉, 빛의 세기가 증가하면) 출력 전압(VOUT)이 감소하고, 로그 전압(VLOG)(또는 소스 팔로워 전압(VSF))이 감소하면(즉, 빛의 세기가 감소하면) 출력 전압(VOUT)이 증가하는 것을 전제로 설명한다. 그러나, 본 개시는 이에 한하지 않으며, 증폭기(113)가 양의 게인을 갖도록 구현될 수 있음은 물론이다.

비교기(114)는 광전 변환 소자(111)에 입사되는 빛의 변화량이 일정 변화 수준 이상일 경우 이벤트 발생을 나타내는 이벤트 신호를 생성할 수 있다. 구체적으로, 비교기(114)는 증폭기(113)의 출력 전압(VOUT)과 임계 전압을 비교하고, 비교 결과에 따라 활성 레벨을 갖는 이벤트 신호들(ON, OFF)를 생성할 수 있다.

일부 실시예에서, 비교기(114)는 출력 전압(VOUT)을 제1 임계 전압(VTH1)과 비교하고, 비교 결과에 따라 온 이벤트의 발생 여부를 나타내는 온 신호(ON)를 생성하는 제1 비교기(114_1), 출력 전압(VOUT)을 제2 임계 전압(VTH2)과 비교하고, 비교 결과에 따라 오프 이벤트의 발생 여부를 나타내는 오프 신호(OFF)를 생성하는 제2 비교기(114_2)를 포함할 수 있다. 제1 임계 전압(VTH1) 및 제2 임계 전압(VTH2)은 동일하거나 상이할 수 있다.

예를 들어, 제1 비교기(114_1)는 출력 전압(VOUT)이 제1 임계 전압(VTH1)보다 낮아지면 온 이벤트가 발생함을 나타내는 온 신호(ON)를 생성할 수 있다. 그리고 제2 비교기(114_2)는 출력 전압(VOUT)이 제2 임계 전압(VTH2)보다 높아지면 오프 이벤트가 발생함을 나타내는 오프 신호(OFF)를 생성할 수 있다.

이벤트 스토리지(115)는 비교기(114)에서 출력된 온 신호(ON) 및 오프 신호(OFF)를 홀딩 및 출력할 수 있다. 이벤트 스토리지(115)는 제1 비교기(114_1)로부터 출력되는 온 신호(ON)를 저장하는 온 이벤트 스토리지(115_1) 및 제2 비교기(114_2)로부터 출력되는 오프 신호(OFF)를 저장하는 오프 이벤트 스토리지(115_2)를 포함할 수 있다. 일부 실시예에서, 이벤트 스토리지(115)는 픽셀(PX)이 스캐닝될 때, 온 신호(ON) 및 오프 신호(OFF)를 출력할 수 있다.

출력 로직(116)은 픽셀(PX)의 이벤트 신호들(ON, OFF)을 출력할 수 있다. 구체적으로, 출력 로직(116)은 이벤트 스토리지(115)에 홀드된 이벤트 신호들(ON, OFF)를 수신하고, 이벤트 신호들(ON, OFF)을 기초로 극성 정보(POL)를 생성하여 출력할 수 있다. 로우 이벤트 리드아웃 회로(123)는 극성 정보(POL)를 수신하면, 극성 정보(POL)를 기초로 이벤트가 발생한 픽셀(PX)에 리셋 신호(RST)를 제공할 수 있다.

본 개시의 기술적 사상에 따른 픽셀(PX)은 전술한 비교기(114) 및 이벤트 스토리지(115)가 병합된 형태로 구현될 수 있다. 구체적으로, 픽셀(PX)은 증폭기(113)의 출력 전압(VOUT)과 임계 전압들을 비교하고, 비교 결과에 대응하는 이벤트 신호들(ON, OFF)를 래치하여 홀드하는 래치-타입 이벤트 스토리지(117)를 포함할 수 있다. 래치-타입 이벤트 스토리지(117)는 온 신호(ON)를 래치하여 홀드하는 래치-타입 온 이벤트 스토리지 및 오프 신호(OFF)를 래치하여 홀드하는 래치-타입 오프 이벤트 스토리지를 포함할 수 있다. 이하에서는 도 7 내지 도 10b를 참조하여, 래치-타입 이벤트 스토리지(117)에 대해 구체적으로 설명한다.

도 7은 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지를 나타내는 회로도이다. 상세하게는, 도 7은 래치-타입 이벤트 스토리지(117) 중 온 신호(ON)를 저장하는 래치-타입 오프 이벤트 스토리지를 나타내는 회로도이다.

도 7을 참조하면, 래치-타입 온 이벤트 스토리지는 복수의 트랜지스터들(MP1, MP2, MP3, MP4, MP5) 및 복수의 전류원들(I_ON, I_INV)를 포함할 수 있다. 복수의 트랜지스터들(MP1, MP2, MP3, MP4, MP5)은 PMOS(p-type metal-oxide-semiconductor)일 수 있다. 한편, 래치-타입 온 이벤트 스토리지는 이 외에도 추가적인 소자들을 포함할 수 있다.

래치-타입 온 이벤트 스토리지는 제1 트랜지스터(MP1)를 포함할 수 있다. 제1 트랜지스터(MP1)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제2 트랜지스터(MP2)에 연결될 수 있다. 제1 트랜지스터(MP1)에서 제2 트랜지스터(MP2)로 흐르는 전류의 크기는 출력 전압(VOUT)에 따라 변경될 수 있다.

래치-타입 온 이벤트 스토리지는 제2 트랜지스터(MP2)를 포함할 수 있다. 제2 트랜지스터(MP2)의 제1 단자는 제1 트랜지스터(MP1)에 연결되고, 제2 단자는 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(MP2)는 글로벌 홀드 신호(GHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제1 전류원(I_ON)을 포함할 수 있다. 제1 전류원(I_ON)의 제1 단자는 제1 노드(N1)에 연결되고, 제2 단자는 접지될 수 있다. 제1 전류원(I_ON)은 이벤트 업데이트 동작 시, 도 6의 제1 비교기(114_1)를 구성하는 구성 요소로서, 후술하는 온 신호(ON)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 또한, 제1 전류원(I_ON)은 글로벌 홀드 동작 시, 도 6의 온 이벤트 스토리지(115_1)를 구성하는 구성 요소로서, 후술하는 크로스-커플드(cross-coupled)된 트랜지스터들(MP3, MP4, MP5)에 흐르는 전류가 일정 전류 레벨 이상 증가하지 않도록 조절하는 풀-다운(pull-down) 전류원으로서 동작할 수 있다.

래치-타입 온 이벤트 스토리지는 제3 트랜지스터(MP3)를 포함할 수 있다. 제3 트랜지스터(MP3)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제4 트랜지스터(MP4)에 연결될 수 있다. 제3 트랜지스터(MP3)는 제2 노드(N2)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제4 트랜지스터(MP4)를 포함할 수 있다. 제4 트랜지스터(MP4)의 제1 단자는 제3 트랜지스터(MP3)에 연결되고, 제2 단자는 제1 노드(N1)에 연결될 수 있다. 제4 트랜지스터(MP4)는 글로벌 홀드 신호(GHLD)의 반전된 레벨을 갖는 반전 글로벌 홀드 신호(nGHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제5 트랜지스터(MP5)를 포함할 수 있다. 제5 트랜지스터(MP5)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제2 노드(N2)에 연결될 수 있다. 제5 트랜지스터(MP5)는 제1 노드(N1)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

제3 트랜지스터(MP3)의 게이트는 제5 트랜지스터(MP5)의 드레인에 연결되고, 제5 트랜지스터(MP5)의 게이트는 제3 트랜지스터(MP3)와 직렬 연결된 제4 트랜지스터(MP4)의 드레인에 연결됨으로써, 제3 트랜지스터(MP3), 제4 트랜지스터(MP4) 및 제5 트랜지스터(MP5)는 크로스-커플드 구조를 가질 수 있다.

래치-타입 온 이벤트 스토리지는 제2 전류원(I_INV)을 포함할 수 있다. 제2 전류원(I_INV)의 제1 단자는 제2 노드(N2)에 연결되고, 제2 단자는 접지될 수 있다. 제2 전류원(I_INV)은 제5 트랜지스터(MP5)와 함께 인버터(inverter)로서 동작할 수 있다.

래치-타입 온 이벤트 스토리지에서, 제1 노드(N1)의 전압은 온 이벤트의 발생 여부를 나타내는 온 신호(ON)에 대응할 수 있다. 그리고 제1 노드(N1)의 전압은, 제1 트랜지스터(MP1) 및 제2 트랜지스터(MP2)를 흐르는 전류의 크기와 제1 전류원(I_ON)의 전류의 크기에 따라 결정될 수 있다. 구체적으로, 제1 트랜지스터(MP1) 및 제2 트랜지스터(MP2)를 흐르는 전류의 크기가 제1 전류원(I_ON)의 전류의 크기보다 크면, 제1 노드(N1)의 전압은 제1 트랜지스터(MP1) 및 제2 트랜지스터(MP2)를 흐르는 전류의 크기에 대응하는 전압을 가질 수 있다. 또한, 제1 트랜지스터(MP2) 및 제2 트랜지스터(MP2)를 흐르는 전류의 크기가 제1 전류원(I_ON)의 전류의 크기보다 작으면, 제1 노드(N1)의 전압은 제1 전류원(I_ON)의 전류의 크기에 대응하는 전압을 가질 수 있다. 이와 같이, 제1 전류원(I_ON)은 온 신호(ON)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다.

또한, 래치-타입 온 이벤트 스토리지에서, 제2 노드(N2)의 전압은 온 신호(ON)와 반전된 값을 갖는 반전 온 신호(nON)에 대응할 수 있다. 제1 노드(N1)는 출력 로직(116)에 연결되어 온 신호(ON)를 전송할 수 있다.

제1 트랜지스터(MP1), 제2 트랜지스터(MP2) 및 제1 전류원(I_ON)은 도 6의 제1 비교기(114_1)에 대응할 수 있다. 구체적으로, 제1 트랜지스터(MP1), 제2 트랜지스터(MP2) 및 제1 전류원(I_ON)은 글로벌 홀드 신호(GHLD)에 따라 출력 전압(VOUT)과 제1 임계 전압(VTH1)을 비교하고, 비교 결과에 따라 온 이벤트의 발생 여부를 나타내는 온 신호(ON)를 생성할 수 있다. 제1 임계 전압(VTH1)은 제1 트랜지스터(MP1) 및 제1 전류원(I_ON) 중 적어도 하나의 특성에 따라 조정될 수 있다.

또한, 크로스-커플드된 트랜지스터들(제3 트랜지스터(MP3), 제4 트랜지스터(MP4) 및 제5 트랜지스터(MP5)) 및 전류원들(제1 전류원(I_ON) 및 제2 전류원(I_INV))는 도 6의 온 이벤트 스토리지(115_1)에 대응할 수 있다. 구체적으로, 크로스-커플드된 트랜지스터들 및 전류원들은 반전 글로벌 홀드 신호(nGHLD)에 따라 온 신호(ON)를 래치할 수 있다.

도 8a 및 도 8b는 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지의 동작을 설명하기 위한 회로도이다. 상세하게는, 도 8a는 이벤트 업데이트 동작이 수행될 때의 래치-타입 온 이벤트 스토리지의 동작을 설명하기 위한 회로도이고, 도 8b는 글로벌 홀드 동작이 수행될 때의 래치-타입 온 이벤트 스토리지의 동작을 설명하기 위한 도면이다.

도 8a를 참조하면, 이벤트 업데이트 동작이 수행될 때, 글로벌 홀드 신호(GHLD)는 로직 로우이고, 반전 글로벌 홀드 신호(nGHLD)는 로직 하이를 가질 수 있다. 이에 따라, 제2 트랜지스터(MP2)는 턴-온되고, 제4 트랜지스터(MP4)는 턴-오프될 수 있다. 그리고 제4 트랜지스터(MP4)를 포함하는 경로에는 전류가 흐르지 않을 수 있다.

온 이벤트가 발생한 경우(즉, 출력 전압(VOUT)이 제1 임계 전압(VTH1)보다 낮아진 경우), 제1 노드(N1)에 전원 전압(VDD)에 대응하는 전압이 인가되어 온 신호(ON)는 로직 하이를 가질 수 있다. 한편, 제5 트랜지스터(MP5)는 턴-오프되고, 제2 노드(N2)에 대응하는 반전 온 신호(nON)는 로직 로우를 가질 수 있다. 한편, 온 이벤트가 발생하지 않은 경우, 제1 노드(N1)에는 전원 전압(VDD)에 대응하는 전압이 인가되지 않으므로, 온 신호(ON)는 로직 로우를 가질 수 있다.

도 8b를 참조하면, 글로벌 홀드 동작이 수행될 때, 글로벌 홀드 신호(GHLD)는 로직 하이이고, 반전 글로벌 홀드 신호(nGHLD)는 로직 로우를 가질 수 있다. 이에 따라, 제2 트랜지스터(MP2)는 턴-오프되고, 제4 트랜지스터(MP4)는 턴-온될 수 있다. 그리고 크로스 커플드된 제3 트랜지스터(MP3), 제4 트랜지스터(MP4) 및 제5 트랜지스터(MP5)로 구성되는 래치 회로는 온 신호(ON)를 래치할 수 있다.

종래에는 이벤트 스토리지(115)가 캐스케이드된(cascaded) 트랜지스터 및 커패시터를 포함하는 구조를 복수 개 이용하여 구현되었다. 이 경우, 트랜지스터들의 문턱 전압으로 인해 온 신호(ON)의 하이 레벨이 전원 전압(VDD) 보다 낮은 값을 가졌다. 한편, 본 개시의 예시적 실시예에 따르면, 래치-타입 온 이벤트 스토리지는 비교기(114)를 구성하는 트랜지스터들(예컨대, 제1 트랜지스터(MP1) 및 제1 전류원(I_ON))을 공유하여 적은 개수의 트랜지스터들로 구현되고, 온 신호(ON)의 하이 레벨은 전원 전압(VDD)과 실질적으로 동일한 값을 가질 수 있다. 그리고 온 신호(ON)는 로직 로우일 때 0V의 전압을 가질 수 있다. 즉, 온 신호(ON)는 0(접지 전압) 또는 전원 전압(VDD)으로 동작할 수 있다.

도 9는 본 개시의 예시적 실시예에 따른 제2 이벤트 스토리지를 나타내는 회로도이다. 상세하게는, 도 9는 래치-타입 이벤트 스토리지(117) 중 오프 신호(OFF)를 저장하는 래치-타입 오프 이벤트 스토리지를 나타내는 회로도이다.

도 9를 참조하면, 래치-타입 오프 이벤트 스토리지는 복수의 트랜지스터들(MP6, MP7, MP8, MP9, MP10) 및 복수의 전류원들(I_OFF, I_INV)를 포함할 수 있다. 복수의 트랜지스터들(MP6, MP7, MP8, MP9, MP10)은 PMOS(p-type metal-oxide-semiconductor)일 수 있다. 한편, 래치-타입 오프 이벤트 스토리지는 이 외에도 추가적인 소자들을 포함할 수 있다.

래치-타입 오프 이벤트 스토리지는 제6 트랜지스터(MP6)를 포함할 수 있다. 제6 트랜지스터(MP6)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제7 트랜지스터(MP7)에 연결될 수 있다. 제6 트랜지스터(MP6)에서 제7 트랜지스터(MP7)로 흐르는 전류의 크기는 출력 전압(VOUT)에 따라 변경될 수 있다.

래치-타입 오프 이벤트 스토리지는 제7 트랜지스터(MP7)를 포함할 수 있다. 제7 트랜지스터(MP7)의 제1 단자는 제6 트랜지스터(MP6)에 연결되고, 제2 단자는 제3 노드(N3)에 연결될 수 있다. 제7 트랜지스터(MP7)는 글로벌 홀드 신호(GHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제3 전류원(I_OFF)을 포함할 수 있다. 제3 전류원(I_OFF)의 제1 단자는 제3 노드(N3)에 연결되고, 제2 단자는 접지될 수 있다. 제3 전류원(I_OFF)은 이벤트 업데이트 동작 시, 도 6의 제2 비교기(114_2)를 구성하는 구성 요소로서, 후술하는 반전 오프 신호(nOFF)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 또한, 제3 전류원(I_OFF)은 글로벌 홀드 동작 시, 도 6의 오프 이벤트 스토리지(115_2)를 구성하는 구성 요소로서, 후술하는 크로스-커플드된 트랜지스터들(MP8, MP9, MP10)에 흐르는 전류가 일정 전류 레벨 이상 증가하지 않도록 조절하는 풀-다운 전류원으로서 동작할 수 있다.

래치-타입 오프 이벤트 스토리지는 제8 트랜지스터(MP8)를 포함할 수 있다. 제8 트랜지스터(MP8)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제9 트랜지스터(MP9)에 연결될 수 있다. 제8 트랜지스터(MP)는 제4 노드(N4)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제9 트랜지스터(MP9)를 포함할 수 있다. 제9 트랜지스터(MP9)의 제1 단자는 제8 트랜지스터(MP8)에 연결되고, 제2 단자는 제3 노드(N3)에 연결될 수 있다. 제9 트랜지스터(MP9)는 글로벌 홀드 신호(GHLD)의 반전된 레벨을 갖는 반전 글로벌 홀드 신호(nGHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제10 트랜지스터(MP10)를 포함할 수 있다. 제10 트랜지스터(MP10)의 제1 단자는 전원 전압(VDD)이 인가되고, 제2 단자는 제4 노드(N4)에 연결될 수 있다. 제10 트랜지스터(MP10)는 제3 노드(N3)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

제8 트랜지스터(MP8)의 게이트는 제10 트랜지스터(MP10)의 드레인에 연결되고, 제10 트랜지스터(MP10)의 게이트는 제8 트랜지스터(MP8)와 직렬 연결된 제9 트랜지스터(MP9)의 드레인에 연결됨으로써, 제8 트랜지스터(MP8), 제9 트랜지스터(MP9) 및 제10 트랜지스터(MP10)는 크로스-커플드 구조를 가질 수 있다.

래치-타입 오프 이벤트 스토리지는 제4 전류원(I_INV)을 포함할 수 있다. 제4 전류원(I_INV)의 제1 단자는 제4 노드(N4)에 연결되고, 제2 단자는 접지될 수 있다. 제4 전류원(I_INV)은 제10 트랜지스터(MP10)와 함께 인버터로서 동작할 수 있다.

래치-타입 오프 이벤트 스토리지에서, 제4 노드(N4)의 전압은 오프 이벤트의 발생 여부를 나타내는 오프 신호(OFF)에 대응할 수 있다. 또한, 래치-타입 오프 이벤트 스토리지에서, 제3 노드(N3)의 전압은 오프 신호(OFF)와 반전된 값을 갖는 반전 오프 신호(nOFF)에 대응할 수 있다. 그리고 제3 노드(N3)의 전압은, 제6 트랜지스터(MP6) 및 제7 트랜지스터(MP7)를 흐르는 전류의 크기와 제3 전류원(I_OFF)의 전류의 크기에 따라 결정될 수 있다. 구체적으로, 제6 트랜지스터(MP6) 및 제7 트랜지스터(MP7)를 흐르는 전류의 크기가 제3 전류원(I_OFF)의 전류의 크기보다 크면, 제3 노드(N3)의 전압은 제6 트랜지스터(MP6) 및 제7 트랜지스터(MP7)를 흐르는 전류의 크기에 대응하는 전압을 가질 수 있다. 또한, 제6 트랜지스터(MP6) 및 제7 트랜지스터(MP7)를 흐르는 전류의 크기가 제3 전류원(I_OFF)의 전류의 크기보다 작으면, 제3 노드(N3)의 전압은 제3 전류원(I_OFF)의 전류의 크기에 대응하는 전압을 가질 수 있다. 이와 같이, 제3 전류원(I_OFF)은 반전 온 신호(nOFF)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 그리고 제4 노드(N4)는 출력 로직(116)에 연결되어 오프 신호(OFF)를 전송할 수 있다.

제6 트랜지스터(MP6), 제7 트랜지스터(MP7) 및 제3 전류원(I_OFF)은 도 6의 제2 비교기(114_2)에 대응할 수 있다. 구체적으로, 제6 트랜지스터(MP6), 제7 트랜지스터(MP7) 및 제3 전류원(I_OFF)은 글로벌 홀드 신호(GHLD)에 따라 출력 전압(VOUT)과 제2 임계 전압(VTH2)을 비교하고, 비교 결과에 따라 오프 이벤트의 발생 여부를 나타내는 오프 신호(OFF)를 생성할 수 있다. 제2 임계 전압(VTH2)은 제6 트랜지스터(MP6) 및 제3 전류원(I_OFF) 중 적어도 하나의 특성에 따라 조정될 수 있다.

또한, 크로스-커플드 트랜지스터들(제9 트랜지스터(MP9) 및 제10 트랜지스터(MP10)) 및 전류원들(제3 전류원(I_OFF) 및 제4 전류원(I_INV))는 도 6의 오프 이벤트 스토리지(115_2)에 대응할 수 있다. 구체적으로, 크로스-커플드 트랜지스터들 및 전류원들은 반전 글로벌 홀드 신호(nGHLD)에 따라 오프 신호(OFF)를 래치할 수 있다.

도 10a 및 도 10b는 본 개시의 예시적 실시예에 따른 래치-타입 오프 이벤트 스토리지의 동작을 설명하기 위한 회로도이다. 상세하게는, 도 10a는 이벤트 업데이트 동작이 수행될 때의 래치-타입 오프 이벤트 스토리지의 동작을 설명하기 위한 회로도이고, 도 10b는 글로벌 홀드 동작이 수행될 때의 래치-타입 오프 이벤트 스토리지의 동작을 설명하기 위한 도면이다.

도 10a를 참조하면, 이벤트 업데이트 동작이 수행될 때, 글로벌 홀드 신호(GHLD)는 로직 로우이고, 반전 글로벌 홀드 신호(nGHLD)는 로직 하이를 가질 수 있다. 이에 따라, 제7 트랜지스터(MP7)는 턴-온되고, 제9 트랜지스터(MP9)는 턴-오프될 수 있다. 그리고 제9 트랜지스터(MP9)를 포함하는 경로에는 전류가 흐르지 않을 수 있다.

오프 이벤트가 발생한 경우(즉, 출력 전압(VOUT)이 제2 임계 전압(VTH2)보다 높은 경우), 제3 노드(N3)에는 제3 전류원(I_OFF)의 임계 전류에 대응하는 전압이 인가되므로, 반전 오프 신호(nOFF)는 로직 로우를 가질 수 있다. 그리고 제10 트랜지스터(MP10)는 반전 오프 신호(nOFF)에 따라 턴-온되고, 제4 노드(N4)에 전원 전압(VDD)에 대응하는 전압이 인가되어 오프 신호(OFF)는 로직 하이를 가질 수 있다. 한편, 오프 이벤트가 발생하지 않은 경우, 제3 노드(N3)에 전원 전압(VDD)에 대응하는 전압이 인가되어 반전 오프 신호(nOFF)는 로직 하이를 가질 수 있다. 그리고 제10 트랜지스터(MP10)는 반전 오프 신호(nOFF)에 따라 턴-오프되고, 제4 노드(N4)에는 전원 전압(VDD)에 대응하는 전압이 인가되지 않으므로, 오프 신호(OFF)는 로직 로우를 가질 수 있다.

도 10b를 참조하면, 글로벌 홀드 동작이 수행될 때, 글로벌 홀드 신호(GHLD)는 로직 하이이고, 반전 글로벌 홀드 신호(nGHLD)는 로직 로우를 가질 수 있다. 이에 따라, 제7 트랜지스터(MP7)는 턴-오프되고, 제9 트랜지스터(MP9)는 턴-온될 수 있다. 그리고 크로스 커플드된 제8 트랜지스터(MP8), 제9 트랜지스터(MP9) 및 제10 트랜지스터(MP10)로 구성되는 래치 회로는 오프 신호(OFF)를 래치할 수 있다.

본 개시의 예시적 실시예에 따르면, 래치-타입 오프 이벤트 스토리지는 제2 비교기(114_2)를 구성하는 트랜지스터(예컨대, 제6 트랜지스터(MP6), 제10 트랜지스터(MP10), 제3 전류원(I_OFF), 제4 전류원(I_INV))를 공유하여 적은 개수의 트랜지스터들로 구현되므로, 오프 신호(OFF)의 하이 레벨이 전원 전압(VDD)과 실질적으로 동일한 값을 가질 수 있다. 그리고 오프 신호(OFF)가 로직 로우일 때 0V의 전압을 가질 수 있다. 즉, 오프 신호(OFF)는 0(접지 전압) 또는 전원 전압(VDD)으로 동작할 수 있다.

이와 같이, 본 개시의 기술적 사상에 따른 비전 센서(100)는 크로스 커플드된 트랜지스터들로 구성된 래치 회로를 이용하여 이벤트 신호를 홀드할 수 있다. 상기 래치 회로를 이용하여 이벤트 신호를 홀드하는 경우, 시간이 흐르더라도 래치된 이벤트 신호의 누설(leakage)이 발생하지 않으므로, 비전 센서(100)는 무한한 홀딩 기간을 가질 수 있다. 또한, 상기 래치 회로는 비교기(114)를 구성하는 트랜지스터를 공유하여 적은 개수의 트랜지스터들만으로 구현될 수 있으므로, 제품의 크기 및 제조 비용이 감소될 수 있다. 또한, 상기 래치 회로에는 전류 제한(current limiting)을 수행하는 풀-다운 전류원이 연결되도록 구현될 수 있으므로, 과도한 동적 전류에 의한 부작용을 방지할 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 래치-타입 온 이벤트 스토리지를 나타내는 회로도이다. 상세하게는, 도 11은 도 7의 변형 가능한 실시예를 나타내는 회로도이다.

도 11을 참조하면, 래치-타입 온 이벤트 스토리지는 복수의 트랜지스터들(MN1, MN2, MN3, MN4, MN5) 및 복수의 전류원들(I_ON, I_INV)를 포함할 수 있다. 복수의 트랜지스터들(MN1, MN2, MN3, MN4, MN5)은 NMOS(n-type metal-oxide-semiconductor)일 수 있다.

래치-타입 온 이벤트 스토리지는 제11 트랜지스터(MN1)를 포함할 수 있다. 제11 트랜지스터(MN1)의 제1 단자는 접지되고, 제2 단자는 제12 트랜지스터(MN2)에 연결될 수 있다. 제11 트랜지스터(MN1)에서 제12 트랜지스터(MN2)로 흐르는 전류의 크기는 출력 전압(VOUT)에 따라 변경될 수 있다.

래치-타입 온 이벤트 스토리지는 제12 트랜지스터(MN2)를 포함할 수 있다. 제12 트랜지스터(MN2)의 제1 단자는 제11 트랜지스터(MN1)에 연결되고, 제2 단자는 제5 노드(N5)에 연결될 수 있다. 제12 트랜지스터(MN2)는 반전 글로벌 홀드 신호(nGHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제5 전류원(I_ON)을 포함할 수 있다. 제3 전류원(I_ON)의 제1 단자는 제5 노드(N5)에 연결되고, 제2 단자는 전원 전압(VDD)이 인가될 수 있다. 제5 전류원(I_ON)은 이벤트 업데이트 동작 시, 도 6의 제1 비교기(114_1)를 구성하는 구성 요소로서, 후술하는 반전 온 신호(nON)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 또한, 제5 전류원(I_ON)은 글로벌 홀드 동작 시, 도 6의 온 이벤트 스토리지(115_1)를 구성하는 구성 요소로서, 후술하는 크로스-커플드된 트랜지스터들(MN3, MN4, MN5)에 흐르는 전류가 일정 전류 레벨 이하 감소하지 않도록 조절하는 풀-업(pull-up) 전류원으로서 동작할 수 있다.

래치-타입 온 이벤트 스토리지는 제13 트랜지스터(MN3)를 포함할 수 있다. 제13 트랜지스터(MN3)의 제1 단자는 접지되고, 제2 단자는 제14 트랜지스터(MN4)에 연결될 수 있다. 제13 트랜지스터(MN3)는 제6 노드(N6)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제14 트랜지스터(MN4)를 포함할 수 있다. 제14 트랜지스터(MN4)의 제1 단자는 제13 트랜지스터(MN3)에 연결되고, 제2 단자는 제5 노드(N5)에 연결될 수 있다. 제14 트랜지스터(MN4)는 글로벌 홀드 신호(GHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 온 이벤트 스토리지는 제15 트랜지스터(MN5)를 포함할 수 있다. 제15 트랜지스터(MN5)의 제1 단자는 접지되고, 제2 단자는 제6 노드(N6)에 연결될 수 있다. 제15 트랜지스터(MN5)는 제5 노드(N5)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

제13 트랜지스터(MN3)의 게이트는 제15 트랜지스터(MN5)의 드레인에 연결되고, 제15 트랜지스터(MN5)의 게이트는 제13 트랜지스터(MN3)와 직렬 연결된 제14 트랜지스터(MN4)의 드레인에 연결됨으로써, 제13 트랜지스터(MN3), 제14 트랜지스터(MN4) 및 제15 트랜지스터(MN5)는 크로스-커플드 구조를 가질 수 있다. 크로스-커플드된 제13 트랜지스터(MN3), 제14 트랜지스터(MN4) 및 제15 트랜지스터(MN5)는 글로벌 홀드 신호(GHLD)에 따라 래치 동작을 수행할 수 있다.

래치-타입 온 이벤트 스토리지는 제4 전류원(I_INV)을 포함할 수 있다. 제4 전류원(I_INV)의 제1 단자는 제2 노드(N2)에 연결되고, 제2 단자는 접지될 수 있다. 제6 전류원(I_INV)은 제15 트랜지스터(MN5)와 함께 인버터(inverter)로서 동작할 수 있다.

래치-타입 온 이벤트 스토리지에서, 제6 노드(N6)의 전압은 온 이벤트의 발생 여부를 나타내는 온 신호(ON)에 대응할 수 있다. 또한, 래치-타입 온 이벤트 스토리지에서, 제5 노드(N5)의 전압은 온 신호(ON)와 반전된 값을 갖는 반전 온 신호(nON)에 대응할 수 있다. 그리고 제5 노드(N5)의 전압은, 제11 트랜지스터(MN1) 및 제12 트랜지스터(MN2)를 흐르는 전류의 크기와 제5 전류원(I_ON)의 전류의 크기에 따라 결정될 수 있다. 구체적으로, 제11 트랜지스터(MN1) 및 제12 트랜지스터(MN2)를 흐르는 전류의 크기가 제5 전류원(I_ON)의 전류의 크기보다 크면, 제5 노드(N5)의 전압은 제11 트랜지스터(MN1) 및 제12 트랜지스터(MN2)를 흐르는 전류의 크기에 대응하는 전압을 가질 수 있다. 또한, 제11 트랜지스터(MN1) 및 제12 트랜지스터(MN2)를 흐르는 전류의 크기가 제5 전류원(I_ON)의 전류의 크기보다 작으면, 제5 노드(N5)의 전압은 제5 전류원(I_ON)의 전류의 크기에 대응하는 전압을 가질 수 있다. 이와 같이, 제5 전류원(I_ON)은 반전 온 신호(nON)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 제6 노드(N6)는 출력 로직(116)에 연결되어 온 신호(ON)를 전송할 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 래치-타입 오프 이벤트 스토리지를 나타내는 회로도이다. 상세하게는, 도 12는 도 9의 변형 가능한 실시예를 나타내는 회로도이다.

도 12를 참조하면, 래치-타입 오프 이벤트 스토리지는 복수의 트랜지스터들(MN6, MN7, MN8, MN9, MN10) 및 복수의 전류원들(I_OFF, I_INV)를 포함할 수 있다. 복수의 트랜지스터들(MN6, MN7, MN8, MN9, MN10)은 NMOS(n-type metal-oxide-semiconductor)일 수 있다.

래치-타입 오프 이벤트 스토리지는 제16 트랜지스터(MN6)를 포함할 수 있다. 제6 트랜지스터(MN6)의 제1 단자는 접지되고, 제2 단자는 제17 트랜지스터(MN7)에 연결될 수 있다. 제16 트랜지스터(MN6)에서 제17 트랜지스터(MN7)로 흐르는 전류의 크기는 출력 전압(VOUT)에 따라 변경될 수 있다.

래치-타입 오프 이벤트 스토리지는 제17 트랜지스터(MN7)를 포함할 수 있다. 제17 트랜지스터(MN7)의 제1 단자는 제16 트랜지스터(MN6)에 연결되고, 제2 단자는 제7 노드(N7)에 연결될 수 있다. 제17 트랜지스터(MN7)는 반전 글로벌 홀드 신호(nGHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제7 전류원(I_OFF)을 포함할 수 있다. 제7 전류원(I_OFF)의 제1 단자는 제7 노드(N7)에 연결되고, 제2 단자는 전원 전압(VDD)이 인가될 수 있다. 제7 전류원(I_OFF)은 이벤트 업데이트 동작 시, 도 6의 제2 비교기(114_2)를 구성하는 구성 요소로서, 후술하는 오프 신호(OFF)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 또한, 제7 전류원(I_OFF)은 글로벌 홀드 동작 시, 도 6의 오프 이벤트 스토리지(115_2)를 구성하는 구성 요소로서, 후술하는 크로스-커플드된 트랜지스터들(MN8, MN9, MN10)에 흐르는 전류가 일정 전류 레벨 이하 감소하지 않도록 조절하는 풀-업 전류원으로서 동작할 수 있다.

래치-타입 오프 이벤트 스토리지는 제18 트랜지스터(MN8)를 포함할 수 있다. 제18 트랜지스터(MN8)의 제1 단자는 접지되고, 제2 단자는 제19 트랜지스터(MN9)에 연결될 수 있다. 제18 트랜지스터(MN)는 제8 노드(N8)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제19 트랜지스터(MN9)를 포함할 수 있다. 제19 트랜지스터(MN9)의 제1 단자는 제18 트랜지스터(MN8)에 연결되고, 제2 단자는 제7 노드(N7)에 연결될 수 있다. 제19 트랜지스터(MN9)는 글로벌 홀드 신호(GHLD)에 응답하여 턴-온 또는 턴-오프될 수 있다.

래치-타입 오프 이벤트 스토리지는 제20 트랜지스터(MN10)를 포함할 수 있다. 제20 트랜지스터(MN10)의 제1 단자는 접지되고, 제2 단자는 제8 노드(N8)에 연결될 수 있다. 제20 트랜지스터(MN10)는 제7 노드(N7)의 전압에 응답하여 턴-온 또는 턴-오프될 수 있다.

제18 트랜지스터(MN8)의 게이트는 제20 트랜지스터(MN10)의 드레인에 연결되고, 제20 트랜지스터(MN10)의 게이트는 제18 트랜지스터(MN8)와 직렬 연결된 제19 트랜지스터(MN9)의 드레인에 연결됨으로써, 제18 트랜지스터(MN8), 제19 트랜지스터(MN9) 및 제20 트랜지스터(MN10)는 크로스-커플드 구조를 가질 수 있다. 크로스-커플드된 제18 트랜지스터(MN8), 제19 트랜지스터(MN9) 및 제20 트랜지스터(MN10)는 글로벌 홀드 신호(GHLD)에 따라 래치 동작을 수행할 수 있다.

래치-타입 오프 이벤트 스토리지는 제8 전류원(I_INV)을 포함할 수 있다. 제8 전류원(I_INV)의 제1 단자는 제8 노드(N8)에 연결되고, 제2 단자는 전원 전압(VDd)이 인가될 수 있다. 제8 전류원(I_INV)은 제20 트랜지스터(MN10)와 함께 인버터로서 동작할 수 있다.

래치-타입 오프 이벤트 스토리지에서, 제7 노드(N7)의 전압은 오프 이벤트의 발생 여부를 나타내는 오프 신호(OFF)에 대응할 수 있다. 그리고 제7 노드(N7)의 전압은, 제16 트랜지스터(MN6) 및 제17 트랜지스터(MN7)를 흐르는 전류의 크기와 제7 전류원(I_OFF)의 전류의 크기에 따라 결정될 수 있다. 구체적으로, 제16 트랜지스터(MN6) 및 제17 트랜지스터(MN7)를 흐르는 전류의 크기가 제7 전류원(I_OFF)의 전류의 크기보다 크면, 제7 노드(N7)의 전압은 제16 트랜지스터(MN6) 및 제17 트랜지스터(MN7)를 흐르는 전류의 크기에 대응하는 전압을 가질 수 있다. 또한, 제16 트랜지스터(MN6) 및 제17 트랜지스터(MN7)를 흐르는 전류의 크기가 제7 전류원(I_OFF)의 전류의 크기보다 작으면, 제7 노드(N7)의 전압은 제7 전류원(I_OFF)의 전류의 크기에 대응하는 전압을 가질 수 있다. 이와 같이, 제7 전류원(I_OFF)은 오프 신호(OFF)의 레벨을 결정하는데 이용되는 임계 전류를 제공할 수 있다. 또한, 래치-타입 오프 이벤트 스토리지에서, 제8 노드(N8)의 전압은 오프 신호(OFF)와 반전된 값을 갖는 반전 오프 신호(nOFF)에 대응할 수 있다. 제7 노드(N7)는 출력 로직(116)에 연결되어 오프 신호(OFF)를 전송할 수 있다.

한편, 도 11 및 도 12에서 전술한 래치-타입 이벤트 스토리지(117)는 NMOS로 구현되므로, 래치-타입 이벤트 스토리지(117)에 출력 전압(VOUT)을 제공하는 증폭기(113)도 그에 대응되게 변형될 수 있다. 예를 들어, 증폭기(113)는 양의 게인을 갖는 것으로 구현되어, 로그 전압(VLOG)이 증가하면(즉, 빛의 세기가 증가하면) 출력 전압(VOUT)이 증가하고, 로그 전압(VLOG)이 감소하면(즉, 빛의 세기가 감소하면) 출력 전압(VOUT)이 감소할 수 있다. 도 11 및 도 12에서 전술한 NMOS를 이용하여 구현된 래치-타입 이벤트 스토리지(117)의 동작은, 도 8a, 도 8b, 도 10a, 도 10b에서 전술한 PMOS를 이용하여 구현된 래치-타입 이벤트 스토리지(117)의 동작과 실질적으로 동일할 수 있으므로, 중복되는 설명은 생략한다.

도 13은 본 개시의 예시적 실시예에 따른 출력 로직을 나타내는 회로도이다. 상세하게는, 도 13은 픽셀 어레이(110)의 I번째 컬럼의 J번째 픽셀(PX)의 출력 로직(116)을 나타내는 회로도이다.

도 13을 참조하면, 출력 로직(116)은 복수의 트랜지스터들(MN1, MN2, MN3)을 포함할 수 있다. 복수의 트랜지스터들(MN1, MN2, MN3)은 NMOS(n- type metal-oxide-semiconductor)일 수 있다. 한편, 출력 로직(116)은 이 외에도 추가적인 소자들을 포함할 수 있다.

출력 로직(116)은 제21 트랜지스터(MN11)를 포함할 수 있다. 제21 트랜지스터(MN11)의 제1 단자는 극성 정보 중 온 이벤트의 발생 여부를 나타내는 제1 극성 정보(POL[J]_ON)가 출력될 수 있고, 제2 단자는 제5 노드(N5)에 연결될 수 있다. 제21 트랜지스터(MN11)는 온 신호(ON)에 응답하여 턴-온 또는 턴-오프될 수 있다.

출력 로직(116)은 제22 트랜지스터(MN2)를 포함할 수 있다. 제22 트랜지스터(MN12)의 제1 단자는 극성 정보 중 오프 이벤트의 발생 여부를 나타내는 제2 극성 정보(POL[J]_OFF)가 출력될 수 있고, 제2 단자는 제5 노드(N5)에 연결될 수 있다. 제22 트랜지스터(MN12)는 오프 신호(OFF)에 응답하여 턴-온 또는 턴-오프될 수 있다.

출력 로직(116)은 제23 트랜지스터(MN3)를 포함할 수 있다. 제23 트랜지스터(MN13)의 제1 단자는 제5 노드(N5)에 연결될 수 있고, 제2 단자는 접지될 수 있다. 제23 트랜지스터(MN13)는 해당 픽셀(PX)이 위치한 K번째 컬럼에 대응하는 선택 신호(SEL[K])에 응답하여 턴-온 또는 턴-오프될 수 있다. 출력 로직(116)은 선택 신호(SEL[K])가 활성 레벨로 천이됨에 따라 극성 정보(POL[J]_ON, POL[J]_OFF) 를 출력할 수 있다.

도 8b 및 도 10b에서 전술한 바와 같이, 본 개시의 기술적 사상에 따른 래치-타입 이벤트 스토리지(117)로부터 출력된 온 신호(ON) 및 오프 신호(OFF)는 각각 0(접지 전압) 또는 전원 전압(VDD)으로 동작할 수 있다. 즉, 온 신호(ON) 및 오프 신호(OFF)에 응답하여 동작하는 제21 트랜지스터(MN11) 및 제22 트랜지스터(MN12)는 충분한 크기의 게이트-소스 전압(VGS)을 가질 수 있다. 이때, 트랜지스터에 흐르는 전류는 트랜지스터의 종횡비(width-to-length ration, W/L) 및 게이트-소스 전압(VGS)에 비례하므로, 높은 게이트-소스 전압(VGS)이 공급되는 경우, 트랜지스터의 채널 폭(width)이 작은 트랜지스터가 이용할 수 있다. 이에 따라, 출력 로직(116)은 크기가 작은 제21 트랜지스터(MN11) 및 제22 트랜지스터(MN12)로 구현될 수 있으므로, 출력 로직(116)의 소형화가 가능하다.

도 14a 및 도 14b는 본 개시의 예시적 실시예에 따른 이벤트 발생한 경우를 나타내는 타이밍도이다. 상세하게는, 도 14a는 본 개시의 예시적 실시예에 따른 온 이벤트가 발생한 경우를 나타낸 도면이고, 도 14b는 본 개시의 예시적 실시예에 따른 오프 이벤트가 발생한 경우를 나타낸 도면이다. 이하에서는, 래치-타입 이벤트 스토리지(117)가 도 7 및 도 9에서 전술한 PMOS 트랜지스터들을 이용하여 구현된 실시예를 전제로 설명한다.

도 14a 및 도 14b를 참조하면, 글로벌 홀드 신호(GHLD)가 글로벌 홀드 구간(tHold)에서 활성 레벨을 가짐으로써, 비전 센서(100)는 글로벌 홀드 동작을 수행할 수 있다. 비전 센서(100)는 글로벌 홀드 동작 시에는 새로운 이벤트 신호의 기록을 방지하고, 이전의 이벤트 신호를 홀드할 수 있다. 따라서, 온 신호(ON)는 글로벌 홀드 구간(tHold)에서 이전의 이벤트 신호를 유지할 수 있다.

도 14a를 참조하면, 출력 전압(VOUT)은 글로벌 홀드 구간(tHold)에서 광전 변환 소자(111)에 입사되는 빛의 양이 증가함에 따라 점차 감소할 수 있다. 예를 들어, 로우 이벤트 리드아웃 회로(123)로부터 제공된 리셋 신호(RST)에 의해 리셋된 출력 전압(VOUT)은 리셋 레벨에서 점차 감소할 수 있다. 출력 전압(VOUT)이 제1 임계 전압(VHT1)보다 낮아지면 온 이벤트가 발생한다.

글로벌 홀드 신호(GHLD)가 업데이트 구간(tUpdate)에서 비활성 레벨을 가짐으로써, 비전 센서(100)는 새로운 이벤트 신호를 기록하는 이벤트 업데이트 동작을 수행할 수 있다. 따라서, 온 신호(ON)는 업데이트 구간(tUpdate)에서 새로운 이벤트 신호로 업데이트될 수 있다. 예를 들어, 도 14a를 참조하면, 글로벌 홀드 구간(tHold)에서 온 이벤트가 발생하면, 온 신호(ON)는 로직 하이로 천이될 수 있다. 한편, 글로벌 홀드 구간(tHold)에서 온 이벤트가 발생하지 않으면 온 신호(ON)는 로직 로우로 천이될 수 있다.

도 14b를 참조하면, 출력 전압(VOUT)은 글로벌 홀드 구간(tHold)에서 광전 변환 소자(111)에 입사되는 빛의 양이 감소함에 따라 점차 증가할 수 있다. 예를 들어, 로우 이벤트 리드아웃 회로(123)로부터 제공된 리셋 신호(RST)에 의해 리셋된 출력 전압(VOUT)은 리셋 레벨에서 점차 증가할 수 있다. 출력 전압(VOUT)이 제2 임계 전압(VHT2)보다 높아지면 오프 이벤트가 발생한다.

글로벌 홀드 신호(GHLD)가 업데이트 구간(tUpdate)에서 비활성 레벨을 가짐으로써, 비전 센서(100)는 이벤트 업데이트 동작을 수행할 수 있다. 따라서, 오프 신호(OFF)는 업데이트 구간(tUpdate)에서 새로운 이벤트 신호로 업데이트할 수 있다. 예를 들어, 도 14b를 참조하면, 글로벌 홀드 구간(tHold)에서 오프 이벤트가 발생하면, 오프 신호(OFF)는 로직 하이로 천이될 수 있다. 한편, 글로벌 홀드 구간(tHold)에서 오프 이벤트가 발생하지 않으면 오프 신호(OFF)는 로직 로우로 천이될 수 있다.

도 15는 도 2의 비전 센서를 구체적으로 나타내는 블록도이다. 도 15의 비전 센서(100a)는 도 3의 비전 센서(100)의 변형 가능한 실시예이다.

도 15를 참조하면, 비전 센서(100a)는 픽셀 어레이(110a), 이벤트 검출 회로(120a) 및 인터페이스 회로(130a)를 포함하고, 이벤트 검출 회로(120a)는 컬럼 AER(122a), 로우 AER(124a), 바이어스 생성기(129a) 및 ESP(127A)를 포함할 수 있다. 비전 센서(100a)는 이 외에도 이벤트 검출 속도를 조정하는 이벤트 속도 컨트롤러(미도시) 등의 구성 요소들을 추가적으로 포함할 수 있다.

픽셀 어레이(110a) 및 인터페이스 회로(130a)는 도 2의 픽셀 어레이(110) 및 인터페이스 회로(130)에 대응할 수 있으므로, 중복되는 설명은 생략하기로 한다. 또한, 바이어스 생성기(129a)는 도 3의 바이어스 생성기(129)에 대응할 수 있으므로, 중복되는 설명은 생략하기로 한다.

본 개시의 예시적 실시예에 따르면, 픽셀 어레이(110a)를 구성하는 복수의 픽셀(PX)들 중 이벤트(예컨대, 온 이벤트 또는 오프 이벤트)를 감지한 픽셀(PX)은, 이벤트가 발생하였음을 나타내는 신호인 컬럼 리퀘스트(column request; CR)를 컬럼 AER(122a)에 전송할 수 있다.

컬럼 AER(122a)은 이벤트가 발생한 픽셀(PX)로부터 컬럼 리퀘스트(CR)를 수신할 수 있다. 컬럼 AER(122a)은 수신한 컬럼 리퀘스트(CR)에 응답하여 이벤트가 발생한 픽셀(PX)에 응답 신호(ACK)를 전송할 수 있다. 또한, 컬럼 AER(122a)은 수신한 컬럼 리퀘스트(CR)를 기초로 이벤트가 발생한 픽셀(PX)의 컬럼 어드레스(C_ADDR)를 생성할 수 있다.

이벤트가 발생한 픽셀(PX)은 응답 신호(ACK)에 응답하여 로우 AER(124a)에 극성 정보(POL)를 전송할 수 있다. 극성 정보(POL)의 구현 예는 도 3에서 전술한 내용과 실질적으로 동일할 수 있으므로, 중복 설명은 생략한다.

본 개시의 예시적 실시예에 따르면, 픽셀 어레이(110a)를 구성하는 복수의 픽셀(PX)들 각각은 도 6 내지 도 13에서 전술한 픽셀(PX)에 대응할 수 있으며, 도 5, 도 14a 및 도 14b에서 전술한 방식으로 동작할 수 있다. 즉, 픽셀 어레이(110a)를 구성하는 복수의 픽셀(PX)들 각각은 래치-타입 이벤트 스토리지(117)를 이용하여 극성 정보(POL)를 생성하도록 구현될 수 있다.

로우 AER(124a)은 이벤트가 발생한 픽셀(PX)로부터 극성 정보(POL)를 수신할 수 있다. 로우 AER(124a)은 극성 정보(POL)에 응답하여 이벤트가 발생한 픽셀(PX)에 리셋 신호(RST)를 전송할 수 있다. 이벤트가 발생한 픽셀(PX)은 리셋 신호(RST)에 응답하여 리셋될 수 있다. 또한, 또한, 로우 AER(124a)은 수신한 극성 정보(POL)를 기초로 이벤트가 발생한 픽셀(PX)의 로우 어드레스(R_ADDR)를 생성할 수 있다. 또한, 로우 AER(124a)은 극성 정보(POL)에 기초하여, 이벤트가 발생한 시간에 관한 정보를 포함하는 타임 스탬프(TS)를 생성할 수 있다. 일부 실시예에서, 타임 스탬프(TS)는 로우 AER(124a)에 구비되는 타임 스탬퍼(미도시)에 의해 생성될 수 있다. 예를 들어, 타임 스탬퍼는 수 내지 수십 마이크로 초 단위로 생성되는 타임틱(timetick)을 이용하여 구현될 수 있다.

도 15와 관련하여, 픽셀 어레이(110a)로부터 컬럼 단위로 이벤트 발생과 관련된 정보(예컨대, 컬럼 리퀘스트(CR) 및 극성 정보(POL))가 독출되는 경우를 가정하여 로우 AER(124a) 및 컬럼 AER(122a)의 동작을 설명하였다. 그러나, 로우 AER(124a) 및 컬럼 AER(122a)의 동작은 이에 제한되는 것은 아니며, 로우 AER(124a) 및 컬럼 AER(122a)은 다양한 방식으로 이벤트가 발생한 픽셀(PX)로부터 이벤트 발생과 관련된 정보를 독출할 수 있다. 예를 들어, 픽셀 어레이(110a)로부터 로우 단위로 이벤트 발생과 관련된 정보를 독출될 수 있으며, 로우 AER(124a) 및 컬럼 AER(122a)의 동작이 교체되어, 즉 컬럼 AER(122a)이 극성 신호(POL)를 수신하고 리셋 신호(RST)를 픽셀 어레이(110a)에 전송할 수 있다. 또한, 로우 AER(124a) 및 컬럼 AER(122a)는 이벤트가 발생한 픽셀(PX)에 개별적으로 엑세스할 수도 있다.

ESP(127A)는 로우 AER(124a) 및 컬럼 AER(122a)로부터 수신되는 컬럼 어드레스(C_ADDR), 로우 어드레스(R_AEER), 극성 정보(POL) 및 타임 스탬프(TS)를 기초로 이벤트 데이터(EDT)를 생성할 수 있다.

도 16은 본 개시의 예시적 실시예에 따른 비전 센서가 적용된 전자 장치를 나타내는 블록도이다.

도 16을 참조하면, 전자 장치(1000)는 비전 센서(1100), 이미지 센서(1200), 메인 프로세서(1300), 워킹 메모리(1400), 스토리지(1500), 디스플레이 장치(1600), 유저 인터페이스(1700) 및 통신부(1800)를 포함할 수 있다. 한편, 본 개시는 이에 한하지 않으며, 전자 장치(1000)는 전술한 구성 요소들 중 적어도 일부가 생략되거나 별도의 구성 요소가 추가되도록 구현될 수 있다.

도 1 내지 도 15를 참조하여 설명한 비전 센서(100, 100a)가 비전 센서(1100)로서 적용될 수 있다. 비전 센서(1100)는 오브젝트를 센싱하여 이벤트 신호들을 생성하고, 생성된 이벤트 신호들을 메인 프로세서(1300)로 전송할 수 있다.

이미지 센서(1200)는 수신되는 광 신호를 기초로 이미지 데이터, 예컨대 원시 이미지 데이터를 생성하고 이미지 데이터를 메인 프로세서(1300)에 제공할 수 있다.

메인 프로세서(1300)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있으며, 비전 센서(1100)로부터 수신되는 이벤트 데이터, 즉 이벤트 신호들을 처리하여 오브젝트의 움직임을 검출할 수 있다.

워킹 메모리(1400)는 전자 장치(1000)의 동작에 이용되는 데이터를 저장할 수 있다. 예를 들어, 워킹 메모리(1400)는 메인 프로세서(1300)에 의해 처리된 패킷들 또는 프레임들을 일시적으로 저장할 수 있다. 예를 들어, 워킹 메모리(1400)는 DRAM (Dynamic RAM), SDRAM (Synchronous RAM) 등과 같은 휘발성 메모리, 및/또는 PRAM (Phase-change RAM), MRAM (Magneto-resistive RAM), ReRAM (Resistive RAM), FRAM (Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

스토리지(1500)는 메인 프로세서(1300) 또는 다른 구성들로부터 저장이 요청된 데이터를 저장할 수 있다. 스토리지(1500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.

디스플레이 장치(1600)는 디스플레이 패널, 디스플레이 구동 회로, 및 DSI (display serial interface)를 포함할 수 있다. 예를 들어, 디스플레이 패널은 LCD (Liquid Crystal Display) 장치, LED (Light Emitting Diode) 표시 장치, OLED(Organic LED) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치 등과 같은 다양한 장치로 구현될 수 있다. 디스플레이 구동 회로는 디스플레이 패널을 구동하는데 필요한 타이밍 컨트롤러, 소스 드라이버 등을 포함할 수 있다. 메인 프로세서(1300)에 내장된 DSI 호스트는 DSI를 통하여 디스플레이 패널과 시리얼 통신을 수행할 수 있다.

유저 인터페이스(1700)는 키보드, 마우스, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 자이로스코프 센서, 진동 센서, 가속 센서 등과 같은 입력 인터페이스들 중 적어도 하나를 포함할 수 있다.

통신부(1800)는 안테나(1830)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신부(1800)의 송수신기(1810) 및 MODEM (Modulator/Demodulator, 1820)은 LTE (Long Term Evolution), WIMAX (Worldwide Interoperability for Microwave Access), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), Bluetooth, NFC (Near Field Communication), Wi-Fi (Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 무선 통신 규약에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다.

전자 장치(1000)의 구성 요소들, 예를 들어 비전 센서(1100), 이미지 센서(1200), 메인 프로세서(1200), 워킹 메모리(1400), 스토리지(1500), 디스플레이 장치(1600), 유저 인터페이스(1700) 및 통신부(1800)는 USB (Universal Serial Bus), SCSI (Small Computer System Interface), MIPI, I2C, PCIe (Peripheral Component Interconnect Express), M-PCIe (Mobile PCIe), ATA (Advanced Technology Attachment), PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI), IDE (Integrated Drive Electronics), EIDE (Enhanced IDE), NVMe (Nonvolatile Memory Express), UFS (Universal Flash Storage) 등과 같은 다양한 인터페이스 규약 중 하나 이상에 의거하여 데이터를 교환할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

비전 센서에 있어서,
입사된 빛의 세기를 감지하여 이벤트 발생 여부를 나타내는 리퀘스트 신호들을 출력하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
상기 리퀘스트 신호들을 기초로 이벤트가 발생한 픽셀에 대한 정보를 포함하는 이벤트 데이터를 생성하는 이벤트 검출 회로;를 포함하고,
상기 복수의 픽셀들 각각은,
상기 입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자;
상기 전류에 대응하는 전압을 생성하는 전류 전압 컨버터;
상기 생성된 전압의 특정 시점으로부터의 변화량을 증폭하여 출력 전압을 생성하는 증폭기;
상기 출력 전압 및 임계 전압의 비교 결과에 대응하는 이벤트 신호를 생성하고, 크로스 커플드(cross-coupled)된 트랜지스터들을 이용하여 상기 이벤트 신호를 홀드하는 이벤트 스토리지; 및
상기 이벤트 신호를 기초로 리퀘스트 신호를 출력하는 출력 로직;을 포함하는 것을 특징으로 하는 비전 센서.
제1항에 있어서,
상기 이벤트 스토리지는,
상기 출력 전압 및 제1 임계 전압의 비교 결과에 대응하는 온 이벤트 신호를 생성하고, 제1 크로스 커플드 트랜지스터들을 이용하여 상기 온 이벤트 신호를 홀드하는 온 이벤트 스토리지; 및
상기 출력 전압 및 제2 임계 전압의 비교 결과에 대응하는 오프 이벤트 신호를 생성하고, 제2 크로스 커플드 트랜지스터들을 이용하여 상기 오프 이벤트 신호를 홀드하는 오프 이벤트 스토리지;를 포함하는 것을 특징으로 하는 비전 센서.
제2항에 있어서,
상기 이벤트 스토리지는,
프레임 구간 중 제1 구간에서, 상기 온 이벤트 신호 및 상기 오프 이벤트 신호를 생성하고,
상기 프레임 구간 중 제2 구간에서 상기 온 이벤트 신호 및 상기 오프 이벤트 신호를 홀드하는 것을 특징으로 하는 비전 센서.
제3항에 있어서,
상기 온 이벤트 스토리지는,
상기 출력 전압을 기초로 동작하는 제1 트랜지스터;
상기 제1 트랜지스터에 직렬 연결되고, 제1 제어 신호에 응답하여 턴-온되는 제2 트랜지스터; 및
상기 제2 트랜지스터에 연결되는 제1 전류원;을 포함하고,
상기 온 이벤트 신호는,
상기 제2 트랜지스터 및 상기 제1 전류원이 연결되는 제1 노드의 전압에 대응하는 것을 특징으로 하는 비전 센서.
제4항에 있어서,
상기 제1 전류원은,
상기 제1 임계 전압에 대응하는 전류를 제공하는 것을 특징으로 하는 비전 센서.
제4항에 있어서,
상기 온 이벤트 스토리지는,
게이트 단이 상기 제1 노드에 연결되는 제3 트랜지스터;
게이트 단이 상기 제3 트랜지스터의 드레인 단에 연결되는 제4 트랜지스터;
일 단이 상기 제4 트랜지스터에 연결되고, 타 단이 상기 제1 노드에 연결되고, 상기 제1 제어 신호의 반전된 레벨을 갖는 제2 제어 신호에 응답하여 턴-온되는 제5 트랜지스터; 및
상기 제3 트랜지스터에 연결되는 제2 전류원;을 포함하는 것을 특징으로 하는 비전 센서.
제6항에 있어서,
상기 제1 제어 신호는,
상기 제1 트랜지스터 내지 상기 제5 트랜지스터가 p형 트랜지스터이면, 상기 제1 구간에서 로직 로우를 갖고, 상기 제2 구간에서 로직 하이를 갖고
상기 제1 트랜지스터 내지 상기 제5 트랜지스터가 n형 트랜지스터이면, 상기 제1 구간에서 로직 하이를 갖고, 상기 제2 구간에서 로직 로우를 갖는 것을 특징으로 하는 비전 센서.
제6항에 있어서,
상기 오프 이벤트 스토리지는,
상기 출력 전압을 기초로 동작하는 제6 트랜지스터;
상기 제6 트랜지스터에 직렬 연결되고, 상기 제1 제어 신호에 응답하여 턴-온되는 제7 트랜지스터; 및
상기 제7 트랜지스터에 연결되는 제3 전류원;을 포함하는 것을 특징으로 하는 비전 센서.
제8항에 있어서,
상기 제3 전류원은,
상기 제2 임계 전압에 대응하는 전류를 제공하는 것을 특징으로 하는 비전 센서.
제8항에 있어서,
상기 오프 이벤트 스토리지는,
상기 제7 트랜지스터 및 상기 제3 전류원이 연결되는 제3 노드에 게이트 단이 연결되는 제8 트랜지스터;
게이트 단이 상기 제8 트랜지스터의 드레인 단에 연결되는 제9 트랜지스터;
일 단이 상기 제9 트랜지스터에 연결되고, 타 단이 상기 제3 노드에 연결되고, 상기 제2 제어 신호에 응답하여 턴-온되는 제10 트랜지스터; 및
상기 제7 트랜지스터에 연결되는 제4 전류원;을 포함하고,
상기 오프 이벤트 신호는,
상기 제7 트랜지스터 및 상기 제4 전류원이 연결되는 제4 노드의 전압에 대응하는 것을 특징으로 하는 비전 센서.
제10항에 있어서,
상기 제1 제어 신호는,
상기 제6 트랜지스터 내지 상기 제10 트랜지스터가 p형 트랜지스터이면, 상기 제1 구간에서 로직 로우를 갖고, 상기 제2 구간에서 로직 하이를 갖고,
상기 제6 트랜지스터 내지 상기 제10 트랜지스터가 n형 트랜지스터이면, 상기 제1 구간에서 로직 하이를 갖고, 상기 제2 구간에서 로직 로우를 갖는 것을 특징으로 하는 비전 센서.
제2항에 있어서,
상기 출력 로직은,
해당 픽셀이 포함된 컬럼에 대응하는 선택 신호에 응답하여 턴-온되는 제11 트랜지스터;
상기 온 이벤트 신호에 응답하여 턴-온되고, 일 단이 상기 제11 트랜지스터와 연결되는 제5 노드에 연결되고, 타 단이 상기 온 이벤트 신호에 대응하는 제1 리퀘스트를 출력하는 제12 트랜지스터; 및
상기 오프 이벤트 신호에 응답하여 턴-온되고, 일 단이 상기 제5 노드에 연결되고, 타 단이 상기 오프 이벤트 신호에 대응하는 제2 리퀘스트를 출력하는 제13 트랜지스터;를 포함하는 것을 특징으로 하는 비전 센서.
복수의 픽셀들을 포함하는 비전 센서에 있어서,
상기 복수의 픽셀들 각각은,
입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자;
상기 전류에 대응하는 전압을 생성하는 전류 전압 컨버터;
상기 생성된 전압의 특정 시점으로부터의 변화량을 증폭하여 출력 전압을 생성하는 증폭기;
출력 전압 및 제1 임계 전압의 비교 결과에 대응하는 제1 이벤트 신호를 생성하고, 상기 제1 이벤트 신호를 홀드하는 제1 이벤트 스토리지;를 포함하고,
상기 제1 이벤트 스토리지는,
상기 출력 전압을 기초로 동작하는 제1 트랜지스터;
상기 제1 트랜지스터에 직렬 연결되고, 제1 제어 신호에 응답하여 턴-온되어 제1 노드에 상기 제1 이벤트 신호를 출력하는 제2 트랜지스터;
상기 제1 노드에 연결되고, 상기 제1 임계 전압에 대응하는 전류를 제공하는 제1 전류원; 및
상기 제1 노드에 연결되어, 상기 제1 이벤트 신호를 홀드하는 제1 크로스 커플드(cross-coupled) 트랜지스터들;을 포함하는 것을 특징으로 하는 비전 센서.
제13항에 있어서,
상기 제1 크로스 커플드 트랜지스터들은,
게이트 단이 상기 제1 노드에 연결되는 제3 트랜지스터;
게이트 단이 상기 제3 트랜지스터의 드레인 단에 연결되는 제4 트랜지스터; 및
일 단이 상기 제4 트랜지스터에 연결되고, 타 단이 상기 제1 노드에 연결되고, 제2 제어 신호에 응답하여 턴-온되는 제5 트랜지스터;를 포함하는 것을 특징으로 하는 비전 센서.
제14항에 있어서,
상기 제1 제어 신호 및 상기 제2 제어 신호는, 서로 반전된 레벨을 갖는 것을 특징으로 하는 비전 센서.
제15항에 있어서,
상기 출력 전압 및 제2 임계 전압의 비교 결과에 대응하는 제2 이벤트 신호를 생성하고, 상기 제2 이벤트 신호를 홀드하는 제2 이벤트 스토리지;를 포함하고,
상기 제2 이벤트 스토리지는,
상기 출력 전압을 기초로 동작하는 제6 트랜지스터;
상기 제6 트랜지스터에 직렬 연결되고, 제3 제어 신호에 응답하여 턴-온되어 제2 노드에 상기 제2 이벤트 신호를 출력하는 제7 트랜지스터;
상기 제2 노드에 연결되고, 상기 제2 임계 전압에 대응하는 전류를 제공하는 제2 전류원; 및
상기 제2 노드에 연결되어, 상기 제2 이벤트 신호를 홀드하는 제2 크로스 커플드 트랜지스터들;을 포함하는 것을 특징으로 하는 비전 센서.
제16항에 있어서,
상기 제2 크로스 커플드 트랜지스터들은,
게이트 단이 상기 제2 노드에 연결되는 제8 트랜지스터;
게이트 단이 상기 제8 트랜지스터의 드레인 단에 연결되는 제9 트랜지스터; 및
일 단이 상기 제9 트랜지스터에 연결되고, 타 단이 상기 제2 노드에 연결되고, 제4 제어 신호에 응답하여 턴-온되는 제10 트랜지스터;를 포함하는 것을 특징으로 하는 비전 센서.
제17항에 있어서,
상기 제3 제어 신호 및 상기 제4 제어 신호는, 서로 반전된 레벨을 갖는 것을 특징으로 하는 비전 센서.
제16항에 있어서,
상기 제1 이벤트 신호 및 상기 제2 이벤트 신호를 기초로 해당 픽셀의 이벤트 발생 여부를 나타내는 리퀘스트 신호를 출력하는 출력 로직;을 포함하는 것을 특징으로 하는 비전 센서.
이미지 처리 장치에 있어서,
픽셀 어레이 포함되는 복수의 픽셀들 중 오브젝트의 움직임에 기인하여 이벤트가 발생한 복수의 픽셀들에 대응하는 복수의 이벤트 신호들을 출력하는 비전 센서; 및
상기 비전 센서로부터 출력되는 상기 복수의 이벤트 신호들을 처리하여 상기 오브젝트의 움직임을 검출하는 프로세서;를 포함하고,
상기 복수의 픽셀들 각각은,
입사된 빛에 대응하는 전류를 생성하는 광전 변환 소자;
상기 전류에 대응하는 전압의 변화량을 증폭하여 출력 전압을 생성하는 증폭기;
상기 출력 전압 및 임계 전압의 비교 결과에 대응하는 이벤트 신호를 생성하고, 크로스 커플드(cross-coupled)된 트랜지스터들을 이용하여 상기 이벤트 신호를 홀드하는 이벤트 스토리지; 및
상기 이벤트 신호를 기초로 리퀘스트 신호를 출력하는 출력 로직;을 포함하는 것을 특징으로 하는 이미지 처리 장치.