KR20220100295A - 반도체 장치 및 이를 포함하는 반도체 패키지 - Google Patents

반도체 장치 및 이를 포함하는 반도체 패키지 Download PDF

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KR20220100295A
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성정훈
임준수
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삼성전자주식회사
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Abstract

본 개시의 예시적 실시예에 따른 반도체 장치는, 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 기판, 및 상기 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 활성 층과 연결되는 관통 전극을 포함하는 반도체 칩; 상기 반도체 기판의 상기 제2 면 상에 있고 상기 관통 전극과 전기적으로 연결되는 본딩 패드로서, 수평 방향의 제1 길이를 갖는 제1 패드 부분; 및 상기 제1 패드 부분 상에 배치되고 상기 제1 길이보다 작은 수평 방향의 제2 길이를 갖는 제2 패드 부분;을 포함하는 상기 본딩 패드;를 포함하고, 상기 본딩 패드를 평면적 관점에서 봤을 경우, 상기 본딩 패드는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하고 360도 미만인 다각형 형상인 것을 특징으로 한다.

Description

반도체 장치 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE COMPRISING THE SAME}
본 개시의 기술적 사상은 반도체 장치 및 이를 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지의 저장 용량이 커짐에 따라, 반도체 패키지는 적층된 복수의 반도체 장치들을 포함할 수 있다. 구체적으로, 하부 반도체 장치는 상부 반도체 장치의 연결을 위한 본딩 패드를 가질 수 있고, 상기 하부 반도체 장치 상에 탑재되는 상부 반도체 장치는 상기 본딩 패드와 연결되는 칩 연결 단자를 가질 수 있다. 최근에는 복수의 반도체 장치들 간의 전기적 연결 구조의 신뢰성을 향상시키기 위한 연구들이 활발한 실정이다.
본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 본딩 패드 및 칩 연결 단자 사이의 접착 신뢰성을 개선시킬 수 있는 반도체 장치 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
또한, 본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 칩 연결 단자들 간의 쇼트 현상을 방지할 수 있는 반도체 장치 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 개시의 예시적 실시예로 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 기판, 및 상기 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 활성 층과 연결되는 관통 전극을 포함하는 반도체 칩; 상기 반도체 기판의 상기 제2 면 상에 있고 상기 관통 전극과 전기적으로 연결되는 본딩 패드로서, 수평 방향의 제1 길이를 갖는 제1 패드 부분; 및 상기 제1 패드 부분 상에 배치되고 상기 제1 길이보다 작은 수평 방향의 제2 길이를 갖는 제2 패드 부분;을 포함하는 상기 본딩 패드;를 포함하고, 상기 본딩 패드를 평면적 관점에서 봤을 경우, 상기 본딩 패드는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하고 360도 미만인 다각형 형상인 반도체 장치를 제공한다.
본 개시의 예시적 실시예로 하부 반도체 장치로서, 하부 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 하부 반도체 기판 및 상기 하부 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 하부 활성 층과 연결되는 관통 전극을 포함하는 하부 반도체 칩; 상기 하부 반도체 기판의 상기 제2 면 상에 배치된 재배선 절연 층, 상기 재배선 절연 층 내에서 수평 방향으로 연장되고 상기 관통 전극과 연결된 재배선 라인 패턴, 및 상기 재배선 절연 층 내에서 수직 방향으로 연장되고 상기 재배선 라인 패턴과 연결된 재배선 비아 패턴을 포함하는 재배선 구조물; 및 상기 재배선 구조물 상에 배치되고 수평 방향의 제1 길이를 갖는 제1 패드 부분 및 상기 제1 패드 부분 상에 배치되고 상기 제1 길이보다 작은 수평 방향의 제2 길이를 갖는 제2 패드 부분을 포함하는 본딩 패드를 포함하는 상기 하부 반도체 장치; 상기 하부 반도체 장치의 상기 재배선 구조물 상에 배치된 상부 반도체 장치로서, 상부 활성 층과 인접한 제3 면 및 상기 제3 면에 반대되는 제4 면을 갖는 상부 반도체 기판, 상기 상부 반도체 기판의 상기 제3 면 상에 배치되고 상기 상부 활성 층과 연결된 칩 패드를 포함하는 상부 반도체 칩; 및 상기 칩 패드 및 상기 하부 반도체 장치의 상기 본딩 패드를 연결시키도록 구성된 칩 연결 단자;를 포함하는 상기 상부 반도체 장치; 및 상기 하부 반도체 장치 및 상기 상부 반도체 장치 사이에 개재되어, 상기 칩 연결 단자를 감싸는 접착 층;을 포함하고, 상기 본딩 패드를 평면적 관점에서 봤을 경우, 상기 본딩 패드는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하고 360도 미만인 다각형 형상이고, 상기 칩 연결 단자를 수평적 관점에서 봤을 경우, 상기 칩 연결 단자의 일 부분은 상기 본딩 패드의 외측에 배치되어 상기 본딩 패드를 형성하는 변들을 포위하는 것을 특징으로 하는 반도체 패키지를 제공한다.
본 개시의 기술적 사상에 따른 반도체 장치의 본딩 패드는 수직 방향의 단차를 가질 수 있다. 또한, 상기 본딩 패드의 수평 방향의 단면은 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하지만 360도 미만인 다각형 형상일 수 있다.
상기 반도체 장치 상에 별도의 반도체 장치를 탑재시키는 단계에서, 상기 본딩 패드의 단차 및 수평 방향의 단면의 형상은 상기 반도체 장치들 사이에 개재된 접착 층의 하향 흐름을 유도할 수 있다. 이에 따라, 본딩 패드 및 칩 연결 단자 사이의 접착 신뢰성이 개선될 수 있고, 상기 칩 연결 단자들 간의 쇼트 현상의 발생이 감소될 수 있다.
도 1은 비교 예에 따른 반도체 패키지의 일 부분을 확대한 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 장치를 보여주는 단면도이다.
도 3은 도 2의 "A"로 표시된 영역을 확대한 도면이다.
도 4는 도 2의 "A"로 표시된 영역의 평면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 개시의 예시적 실시에에 따른 반도체 패키지의 "B"로 표시된 영역을 확대한 도면이다.
도 8은 도 7의 "C-C'"로 표시된 부분의 평면도이다.
도 9 및 도 10은 본 개시의 예시적 실시예에 따른 반도체 장치의 제조 방법의 일 단계를 보여주는 도면들이다.
이하, 첨부한 도면들을 참조하여 본 개시의 예시적 실시예들에 대해 상세히 설명한다.
도 1은 비교 예에 따른 반도체 패키지(1')의 일 부분을 확대한 단면도이다.
도 1을 참조하면, 비교 예에 따른 반도체 패키지(1')는 하부 반도체 장치(10'), 상기 하부 반도체 장치(10') 상에 탑재되는 상부 반도체 장치(20'), 및 하부 반도체 장치(10') 및 상부 반도체 장치(20') 사이에 개재된 접착 층(30')을 포함할 수 있다.
하부 반도체 장치(10')는 하부 반도체 칩(100'), 하부 반도체 칩(100')의 일 부분을 수직 방향으로 통과하는 관통 전극(110'), 및 하부 반도체 칩(100') 상에 배치되고 관통 전극(110')과 연결되는 본딩 패드(120')를 포함할 수 있다.
또한, 상부 반도체 장치(20')는 상부 반도체 칩(200'), 상부 반도체 칩(200') 상의 칩 패드(210'), 및 상기 칩 패드(210')를 하부 반도체 장치(10')의 본딩 패드(120')와 연결시키도록 구성된 칩 연결 단자(220')를 포함할 수 있다.
상부 반도체 장치(20')의 칩 연결 단자(220')는 열 압착 본딩(thermos compression bonding)을 통해 하부 반도체 장치(10')의 본딩 패드(120')와 연결될 수 있다.
하부 반도체 장치(10') 상에 상부 반도체 장치(20')를 탑재시키는 단계에서, 접착 층(30')에 충분한 열이 가해지지 않아 상기 접착 층(30')의 유동성이 저하되는 경우 상기 접착 층(30')은 하부 반도체 장치(10')의 본딩 패드(120') 및 상부 반도체 장치(20')의 칩 연결 단자(220') 사이에 개재될 수 있다.
이에 따라, 하부 반도체 장치(10')의 본딩 패드(120') 및 상부 반도체 장치(20')의 칩 연결 단자(220') 사이의 컨택 불량이 발생할 수 있다. 다시 말해, 접착 층(30')이 본딩 패드(120') 및 칩 연결 단자(220') 사이에 개재되는 경우, 하부 반도체 장치(10') 및 상부 반도체 장치(20') 사이의 연결 불량이 발생할 수 있고, 본딩 패드(120') 및 칩 연결 단자(220') 간의 접착 신뢰성이 취약할 수 있다.
또한, 하부 반도체 장치(10') 및 상부 반도체 장치(20')가 포함하는 회로 패턴들이 미세하고 복잡하게 형성됨에 따라, 하부 반도체 장치(10')의 복수의 본딩 패드들(110') 사이의 간격 및 상부 반도체 장치(20')의 복수의 칩 패드들(210') 사이의 간격은 점차 작아지는 추세이다.
이에 따라, 하부 반도체 장치(10') 상에 상부 반도체 장치(20')를 탑재시키는 단계에서 상기 상부 반도체 장치(20')의 칩 연결 단자(220')가 과도한 압력을 받은 경우, 상기 칩 연결 단자(220')들 간의 쇼트 현상이 발생할 수 있다.
이하에서는, 전술한 문제점들을 해결하기 위해 본 개시의 예시적 실시예에 따른 반도체 장치 및 이를 포함하는 반도체 패키지에 대하여 보다 구체적으로 설명한다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 장치(10)를 보여주는 단면도이다. 도 2의 반도체 장치(10)는 하부 반도체 장치(도 6, 10) 및 상부 반도체 장치(도 6, 50)를 포함하는 반도체 패키지(도 6, 1)에 있어서, 상기 하부 반도체 장치(10)로서 기능할 수 있다. 다시 말해, 도 2의 반도체 장치(10) 상에 별개의 반도체 장치(도 6, 50)가 탑재될 수 있다.
도 2를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(10)는 반도체 칩(100), 재배선 구조물(150), 및 칩 본딩 패드(170)를 포함할 수 있다.
반도체 칩(100)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.
또한, 반도체 칩(100)은 메모리 반도체 칩을 포함할 수도 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수도 있다.
반도체 칩(100)은 반도체 기판(110), 칩 패드(120), 관통 전극(130), 및 패시베이션 층(140) 등을 포함할 수 있다.
반도체 기판(110)은 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 가질 수 있다. 예시적인 실시예에서, 반도체 기판(110)의 제1 면(110a)은 칩 패드(120)가 탑재되는 반도체 기판(110)의 하면일 수 있고, 반도체 기판(110)의 제2 면(110b)은 재배선 구조물(150)이 탑재되는 반도체 기판(110)의 상면일 수 있다.
반도체 기판(110)은 제1 면(110a)과 인접한 부분에서 활성 층(AL)을 가질 수 있다. 예시적인 실시예에서, 활성 층(AL)은 다양한 종류의 복수의 개별 소자들(individual devices)을 포함할 수 있다. 예를 들어, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-oxide semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.
예시적인 실시예에서, 반도체 기판(110)은 실리콘(Si, silicon)을 포함할 수 있다. 또한, 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수도 있다. 다만, 반도체 기판(110)의 물질은 전술한 바에 한정되지 않는다.
칩 패드(120)는 반도체 기판(110)의 제1 면(110a) 상에 배치되고, 활성 층(AL) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다. 예를 들어, 칩 패드(120)는 복수 개로 제공될 수 있다.
예시적인 실시예에서, 칩 패드(120)의 물질은 알루미늄(Al)을 포함할 수 있다. 다만 전술한 바에 한정되지 않고, 칩 패드(120)의 물질은 니켈(Ni), 구리(Cu), 금(Au), 은(Ag), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 조합을 포함할 수 있다.
관통 전극(130)은 반도체 기판(110)의 내부에서 수직 방향으로 연장되도록 배치될 수 있다. 수직 방향은 반도체 기판(110)의 제1 면(110a) 및 제2 면(110b)이 연장된 방향과 수직한 방향으로 정의될 수 있고, 수평 방향은 반도체 기판(110)의 제1 면(110a) 및 제2 면(110b)이 연장된 방향과 평행한 방향으로 정의될 수 있다.
예시적인 실시예에서, 관통 전극(130)은 기둥 형상일 수 있다. 예를 들어, 관통 전극(130)은 원기둥의 형상일 수 있고, 삼각 기둥, 사각 기둥 등의 다각 기둥 형상일 수도 있다.
도 1에서 관통 전극(130)이 반도체 기판(110)을 완전히 통과하여 칩 패드(120)와 연결된 것으로 표현되었지만, 이에 한정되지 않고, 관통 전극(130)은 반도체 기판(110)의 일 부분만을 통과하여 활성 층(AL)과 연결될 수도 있다.
예시적인 실시예에서, 관통 전극(130)의 상면은 반도체 기판(110)의 제2 면(110b)과 동일 평면 상에 있을 수 있다. 다시 말해, 관통 전극(130)의 상면의 레벨 및 반도체 기판(110)의 제2 면(110b)의 레벨은 실질적으로 동일할 수 있다. 이하에서, 제1 구성의 레벨은 상기 제1 구성이 반도체 기판(110)의 제1 면(110a)으로부터 수직 방향으로 형성하는 높이로 정의될 수 있다.
예시적인 실시예에서, 관통 전극(130)은 상기 관통 전극(130)의 표면에 형성되는 배리어 막(미도시) 및 상기 배리어 막 내부를 채우는 매립 도전성 물질 층(미도시)을 포함할 수 있다.
패시베이션 층(140)은 반도체 기판(110)의 제1 면(110b) 상에 배치되고, 칩 패드(120)의 측면을 둘러싸는 절연성 물질의 층일 수 있다.
예시적인 실시예에서, 패시베이션 층(140)의 물질은 실리콘 질화물(SiN)을 포함할 수 있다. 다만 이에 한정되지 않고, 패시베이션 층(140)의 물질은 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 탄질화물(SiCN) 또는 이들의 조합 중 하나를 포함할 수도 있다.
재배선 구조물(150)은 반도체 기판(110)의 제2 면(110b) 상에 배치되는 구조물일 수 있다. 예시적인 실시예에서, 재배선 구조물(150)은 재배선 절연 층(153), 상기 재배선 절연 층(153) 내에서 수평 방향으로 연장된 재배선 라인 패턴(155), 및 상기 재배선 절연 층(153) 내에서 수직 방향으로 연장된 재배선 비아 패턴(157)을 포함할 수 있다.
재배선 절연 층(153)은 반도체 기판(110)의 제2 면(110b) 상에 배치되고, 재배선 라인 패턴(155) 및 재배선 비아 패턴(157)을 감싸는 절연성 물질 층일 수 있다. 예시적인 실시예에서, 재배선 절연 층(153)은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 재배선 절연 층(153)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
예시적인 실시예에서, 재배선 절연 층(153)은 포토 리소그래피 공정이 가능한 PID(Photo Imageable Dielectric) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 재배선 절연 층(153)은 감광성 폴리이미드(photosensitive polyimide, PSPI)를 포함할 수 있다.
재배선 라인 패턴(155)은 재배선 절연 층(153) 내에서 복수의 층들을 가질 수 있고, 상기 복수의 재배선 라인 패턴들(155)은 재배선 비아 패턴(157)을 통해 전기적으로 연결될 수 있다.
예시적인 실시예에서, 재배선 비아 패턴(157)의 일부는 복수의 재배선 라인 패턴들(155)을 상호 전기적으로 연결시킬 수 있다. 또한, 재배선 비아 패턴(157)의 일부는 재배선 라인 패턴(155) 및 본딩 패드(170)를 전기적으로 연결시킬 수 있다.
예시적인 실시예에서, 재배선 라인 패턴(155) 및 재배선 비아 패턴(157)의 물질은 구리(Cu)를 포함할 수 있다. 다만 이에 한정되지 않고, 재배선 라인 패턴(155) 및 재배선 비아 패턴(157)의 물질은 니켈(Ni), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있다.
본딩 패드(170)는 재배선 구조물(150) 상에 배치되고, 재배선 비아 패턴(157)과 전기적으로 연결되는 패드일 수 있다. 또한, 본딩 패드(170)는 반도체 장치(10) 상에 탑재되는 별개의 반도체 장치를 재배선 구조물(150)과 연결시키기 위한 패드일 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 수직 방향의 단면은 반도체 기판(110)의 제2 면(110b)으로부터 수직 방향으로 멀어질수록 수평 방향의 길이가 작아지는 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(170)는 재배선 구조물(150) 상에 배치되고 수평 방향의 제1 길이(도 3, 173d)를 갖는 제1 패드 부분(173), 상기 제1 패드 부분(173) 상에 배치되고 제1 길이(173d)보다 작은 수평 방향의 제2 길이(도 3, 175d)를 갖는 제2 패드 부분(175), 및 상기 제2 패드 부분(175) 상에 배치되고 제2 길이(175d)보다 작은 수평 방향의 제3 길이(도 3, 177d)를 갖는 제3 패드 부분(177)을 포함할 수 있다.
이에 따라, 본딩 패드(170)는 제1 패드 부분(173)의 상면의 레벨 및 제2 패드 부분(175)의 상면의 레벨의 차이에 의한 수직 방향의 제1 단차(도 3, s1) 및 제2 패드 부분(175)의 상면의 레벨 및 제3 패드 부분(177)의 상면의 레벨의 차이에 의한 수직 방향의 제2 단차(도 3, s2)을 가질 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)의 형상은 상기 본딩 패드(170)를 형성하는 내각들 중 적어도 어느 하나의 크기가 180도를 초과하지만 360도 미만인 다각형 형상일 수 있다. 다각형의 내각은 상기 다각형의 한 꼭지점에서 상기 꼭지점을 포함하는 두 변이 상기 다각형의 내부에서 이루는 각으로 정의될 수 있다.
본딩 패드(170)의 구조와 관련된 기술적 사상은 도 3 및 도 4를 참조하여 보다 자세하게 후술한다.
도 3은 도 2의 "A"로 표시된 영역을 확대한 도면이다. 또한, 도 4는 도 2의 "A"로 표시된 영역의 평면도이다.
도 3을 참조하면, 전술한 바와 같이, 본딩 패드(170)는 재배선 구조물(150) 상에 배치되고 수평 방향의 제1 길이(173d)를 갖는 제1 패드 부분(173), 상기 제1 패드 부분(173) 상에 배치되고 제1 길이(173d)보다 작은 수평 방향의 제2 길이(175d)를 갖는 제2 패드 부분(175), 및 상기 제2 패드 부분(175) 상에 배치되고 제2 길이(175d)보다 작은 수평 방향의 제3 길이(177d)를 갖는 제3 패드 부분(177)을 포함할 수 있다.
다시 말해, 제2 패드 부분(175)의 수평 방향의 단면적은 제1 패드 부분(173)의 수평 방향의 단면적보다 클 수 있고, 제3 패드 부분(177)의 수평 방향의 단면적은 제2 패드 부분(175)의 수평 방향의 단면적보다 클 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 제1 길이(173d), 제2 길이(175d), 및 제3 길이(177d)가 각각 상이할 수 있어서, 상기 본딩 패드(170)는 제1 패드 부분(173)의 상면의 레벨 및 상기 제2 패드 부분(175)의 상면의 레벨 차이에 의해 형성된 수직 방향의 제1 단차(s1) 및 제2 패드 부분(175)의 상면의 레벨 및 상기 제3 패드 부분(177)의 상면의 레벨 차이에 의해 형성된 수직 방향의 제2 단차(s2)를 가질 수 있다.
도 3에서는 본 개시의 예시적 실시예에 따른 본딩 패드(170)가 수평 방향의 길이가 상이한 3개의 층들이 수직 방향으로 적층된 구조(다시 말해, 제1 내지 제3 패드 부분(173, 175, 177)이 수직 방향으로 적층된 구조)를 포함하는 것으로 도시되었지만, 전술한 바에 한정되지 않고, 본딩 패드(170)는 4개 이상의 층들이 수직 방향으로 적층된 구조일 수도 있고, 2개의 층들이 수직 방향으로 적층된 구조일 수도 있다.
도 4를 참조하면, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)의 형상은 상기 본딩 패드(170)를 형성하는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하지만 360도 미만인 다각형 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)는 복수의 볼록 꼭지점들(P1) 및 상기 복수의 볼록 꼭지점들(P1) 사이에 배치된 복수의 오목 꼭지점들(P2)을 포함할 수 있다.
복수의 볼록 꼭지점들(P1) 및 복수의 오목 꼭지점들(P2)은 본딩 패드(170)의 수평 방향의 단면의 형상을 규정하는 꼭지점들일 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 볼록 꼭지점들(P1)은 본딩 패드(170)를 형성하는 복수의 꼭지점들 중 상기 본딩 패드(170)의 중심 점(C)으로부터 방사(radial) 방향으로 상대적으로 큰 길이를 형성하는 꼭지점일 수 있다. 또한, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 오목 꼭지점들(P2)은 본딩 패드(170)를 형성하는 복수의 꼭지점들 중 상기 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 상대적으로 작은 길이를 형성하는 꼭지점일 수 있다.
다시 말해, 볼록 꼭지점(P1)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이는 오목 꼭지점(P2)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이보다 클 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 볼록 꼭지점(P1)을 포함하는 두 변이 형성하는 내각의 크기는 예각일 수 있다. 다시 말해, 볼록 꼭지점(P1)을 포함하는 두 변이 다각형의 내부에서 이루는 각은 0도 초과 90도 미만일 수 있다.
또한, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 오목 꼭지점(P2)을 포함하는 두 변이 형성하는 내각의 크기는 180도 초과 360도 미만일 수 있다. 다시 말해, 오목 꼭지점(P2)을 포함하는 두 변이 다각형의 내부에서 이루는 각은 180도 초과 360도 미만일 수 있다.
예시적인 실시예에서, 전술한 본딩 패드(170)의 구조로 인해, 상기 본딩 패드(170)를 수평적 관점에서 봤을 경우, 상기 본딩 패드(170)의 인접한 2개의 볼록 꼭지점들(P1) 사이에는 상기 2개의 볼록 꼭지점들(P1) 사이의 오목 꼭지점(P2)을 향하는 방향으로 절곡된 단자 수용 공간(170G)이 형성될 수 있다.
예시적인 실시예에서, 후술할 바와 같이, 본딩 패드(170)의 볼록 꼭지점들(P1) 사이에 형성된 단자 수용 공간(170G)은 반도체 장치(10) 상에 탑재되는 별도의 반도체 장치(도 6, 50)의 칩 연결 단자(도 6, 540)의 일 부분을 수용하기 위한 공간일 수 있다. 상기 칩 연결 단자(540)의 일 부분은 단자 수용 공간(170G)에 위치하여, 본딩 패드(170)의 일 부분을 감쌀 수 있다.
예시적인 실시예에서, 도 4에 도시된 바와 같이, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 상기 본딩 패드(170)는 4개의 볼록 꼭지점들(P1) 및 4개의 오목 꼭지점들(P2)을 포함할 수 있다.
또한, 볼록 꼭지점들(P1)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이는 오목 꼭지점들(P2)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이보다 클 수 있다.
예시적인 실시예에서, 볼록 꼭지점들(P1)을 포함하는 두 변이 형성하는 내각의 크기는 예각(0도 초과 90도 미만)일 수 있다. 예를 들어, 볼록 꼭지점들(P1)을 포함하는 두 변이 형성하는 내각의 크기는 약 20도 내지 약 80도일 수 있다.
예시적인 실시예에서, 오목 꼭지점들(P2)을 포함하는 두 변이 형성하는 내각의 크기는 180도 초과 360도 미만일 수 있다. 예를 들어, 오목 꼭지점들(P2)을 포함하는 두 변이 형성하는 내각의 크기는 약 190도 내지 250도일 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 4개의 단자 수용 공간(170G)이 볼록 꼭지점들(P1)의 사이에 형성될 수 있다. 상기 단자 수용 공간(170G)의 형상은 오목 꼭지점(P2)을 향하는 방향으로 절곡된 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 상기 본딩 패드(170)의 형상은 중심 점(C) 및 볼록 꼭지점들(P1) 중 어느 하나와 연결된 가상의 제1 중심 선(미도시)을 기준으로 대칭된 형상일 수 있다.
또한, 예시적인 실시예에서, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 상기 본딩 패드(170)의 형상은 중심 점(C) 및 오목 꼭지점들(P2) 중 어느 하나와 연결된 가상의 제2 중심 선(미도시)을 기준으로 대칭된 형상일 수 있다.
본 개시의 예시적 실시예에 따른 반도체 장치(10) 상에 별도의 반도체 장치(도 6, 50)를 탑재시키는 단계에서, 가열된 접착 층(도 6, 70)은 본딩 패드(170)가 형성하는 단차들(s1, s2)에 의해 하향으로 흐를 수 있다. 상기 접착 층(70)이 하향으로 흐를 경우, 상기 접착 층(70)은 본딩 패드(170) 및 상기 별도의 반도체 장치(50)의 칩 연결 단자(540) 사이에 개재되지 않을 수 있다. 이에 따라, 반도체 장치(10)의 본딩 패드(170) 및 칩 연결 단자(540) 사이의 컨택 불량이 개선될 수 있다. 즉, 본딩 패드(170) 및 칩 연결 단자(540) 사이의 접착 신뢰성이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 반도체 장치(10) 상에 별도의 반도체 장치(50)를 탑재시키는 단계에서, 별도의 반도체 장치(50)의 칩 연결 단자(540)는 본딩 패드(170)의 단자 수용 공간(170G)으로 흐를 수 있다. 이에 따라, 상기 칩 연결 단자(540)가 과도한 압력을 받은 경우에도, 상기 칩 연결 단자들(540) 간의 쇼트 현상의 발생이 감소될 수 있다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 장치(20)의 단면도이다.
도 5를 참조하면, 본 개시의 예시적 실시예에 따른 반도체 장치(20)는 반도체 칩(100) 및 칩 본딩 패드(170)를 포함할 수 있다. 이하에서는 도 2의 반도체 장치(10) 및 도 5의 반도체 장치(20)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.
도 5의 반도체 장치(20)는 도 2를 참조하여 설명한 재배선 구조물(도 2, 150)을 포함하지 않을 수 있다. 예시적인 실시예에서, 칩 본딩 패드(170)는 반도체 기판(110)의 제2 면(110b) 상에 배치되어, 관통 전극(130)과 맞닿을 수 있다.
칩 본딩 패드(170)에 관련된 기술적 사상은 도 2 내지 도 4를 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
도 6은 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다.
도 6을 참조하면, 반도체 패키지(1)는 하부 반도체 장치(10), 상기 하부 반도체 장치(10) 상에 탑재된 상부 반도체 장치(50), 및 상기 하부 반도체 장치(10) 및 상기 상부 반도체 장치(50) 상에 개재된 접착 층(70)을 포함할 수 있다.
예시적인 실시예에서, 하부 반도체 장치(10)는 하부 반도체 칩(100), 재배선 구조물(150), 칩 본딩 패드(170), 및 패키지 연결 단자(180)를 포함할 수 있다. 하부 반도체 장치(10)의 하부 반도체 칩(100), 재배선 구조물(150), 및 칩 본딩 패드(170)에 관련된 기술적 사상은 도 2 내지 도 4를 참조하여 설명한 내용과 중복되므로 자세한 내용은 생략한다.
하부 반도체 칩(100)은 하부 활성 층(AL1)과 인접한 제1 면(110a) 및 상기 제1 면(110a)에 반대되는 제2 면(110b)을 갖는 하부 반도체 기판(110), 하부 칩 패드(120), 관통 전극(130), 하부 패시베이션 층(140) 등을 포함할 수 있다.
패키지 연결 단자(180)는 도 6의 반도체 패키지(1)를 패키지 기판(미도시)과 연결시키기 위한 단자일 수 있다. 예시적인 실시예에서, 패키지 연결 단자(180)는 칩 패드(120)의 본딩 면에 부착될 수 있다. 또한, 패키지 연결 단자(180)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
예시적인 실시에에서, 상부 반도체 장치(50)는 하부 반도체 장치(10)의 재배선 구조물(150) 상에 탑재되는 반도체 장치일 수 있다. 상부 반도체 장치(50)는 상부 반도체 칩(500) 및 칩 연결 단자(540)를 포함할 수 있다.
상부 반도체 장치(50)의 상부 반도체 칩(500)은 하부 반도체 장치(10)의 하부 반도체 칩(100)과 다른 종류의 반도체 칩일 수 있다. 예를 들어, 반도체 패키지(1)는 서로 다른 종류의 반도체 칩들(100, 500)이 상호 전기적으로 연결되어, 하나의 시스템으로 동작하는 시스템 인 패키지(SIP)일 수 있다.
예를 들어, 하부 반도체 칩(100)이 메모리 반도체 칩인 경우, 상부 반도체 칩(500)은 로직 반도체 칩일 수 있다. 또한, 하부 반도체 칩(100)이 로직 반도체 칩인 경우, 상부 반도체 칩(500)은 메모리 반도체 칩일 수 있다.
상부 반도체 칩(500)은 상부 반도체 기판(510), 상부 칩 패드(520), 상부 패시베이션 층(530) 등을 포함할 수 있다.
상부 반도체 기판(510)은 제3 면(510a) 및 상기 제3 면(510a)에 반대되는 제4 면(510b)을 가질 수 있다. 예시적인 실시예에서, 상부 반도체 기판(510)의 제3 면(510a)은 상부 칩 패드(520)가 탑재되는 상부 반도체 기판(510)의 하면일 수 있고, 제4 면(510b)은 상기 제3 면(510a)에 반대되는 상부 반도체 기판(510)의 상면일 수 있다.
상부 반도체 기판(510)은 제3 면(510a)과 인접한 부분에서 상부 활성 층(AL2)을 가질 수 있다. 예시적인 실시예에서, 상부 활성 층(AL2)은 다양한 종류의 복수의 개별 소자들을 포함할 수 있다.
상부 칩 패드(520)는 상부 반도체 기판(510)의 제3 면(510a) 상에 배치되고, 상부 활성 층(AL2) 내의 복수의 개별 소자들과 전기적으로 연결되는 패드일 수 있다.
상부 패시베이션 층(530)은 상부 반도체 기판(510)의 제3 면(510a) 상에 배치되고, 상부 칩 패드(520)의 측면을 둘러싸는 절연성 물질의 층일 수 있다.
칩 연결 단자(540)는 상부 반도체 장치(50)의 상부 칩 패드(520) 및 하부 반도체 장치(10)의 칩 본딩 패드(170)를 연결시키도록 구성된 단자일 수 있다.
예시적인 실시예에서, 칩 연결 단자(540)는 주석(Sn), 은(Ag), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함하는 금속 물질의 솔더 볼일 수 있다.
도 7은 도 6의 "B"로 표시된 부분을 확대한 도면이고, 도 8은 도 7의 "C-C'"로 표시된 부분의 평면도이다.
도 7 및 도 8을 함께 참조하면, 하부 반도체 장치(10)의 본딩 패드(170)는 재배선 구조물(150) 상에 배치되고 수평 방향의 제1 길이(173d)를 갖는 제1 패드 부분(173), 상기 제1 패드 부분(173) 상에 배치되고 제1 길이(173d)보다 작은 수평 방향의 제2 길이(175d)를 갖는 제2 패드 부분(175), 및 상기 제2 패드 부분(175) 상에 배치되고 제2 길이(175d)보다 작은 수평 방향의 제3 길이(177d)를 갖는 제3 패드 부분(177)을 포함할 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 제1 길이(173d), 제2 길이(175d), 및 제3 길이(177d)가 각각 상이할 수 있어서, 상기 본딩 패드(170)는 제1 패드 부분(173)의 상면의 레벨 및 상기 제2 패드 부분(175)의 상면의 레벨 차이에 의해 형성된 제1 단차(s1) 및 제2 패드 부분(175)의 상면의 레벨 및 상기 제3 패드 부분(177)의 상면의 레벨 차이에 의해 형성된 제2 단차(s2)를 가질 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)의 형상은 상기 본딩 패드(170)를 형성하는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하지만 360도 미만인 다각형 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)는 복수의 볼록 꼭지점들(P1) 및 상기 복수의 볼록 꼭지점들(P1) 사이에 배치된 오목 꼭지점들(P2)을 포함할 수 있다.
예시적인 실시예에서, 볼록 꼭지점(P1)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이는 오목 꼭지점(P2)이 본딩 패드(170)의 중심 점(C)으로부터 방사 방향으로 형성하는 길이보다 클 수 있다.
예시적인 실시예에서, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 볼록 꼭지점(P1)을 포함하는 두 변이 형성하는 내각의 크기는 예각일 수 있다. 다시 말해, 볼록 꼭지점(P1)을 포함하는 두 변이 다각형의 내부에서 이루는 각은 0도 초과 90도 미만일 수 있다.
또한, 본딩 패드(170)를 수평적 관점에서 봤을 경우, 오목 꼭지점(P2)을 포함하는 두 변이 형성하는 내각의 크기는 180도 초과 360도 미만일 수 있다. 다시 말해, 오목 꼭지점(P2)을 포함하는 두 변이 다각형의 내부에서 이루는 각은 180도 초과 360도 미만일 수 있다.
예시적인 실시예에서, 전술한 본딩 패드(170)의 구조로 인해, 상기 본딩 패드(170)를 수평적 관점에서 봤을 경우, 상기 본딩 패드(170)의 인접한 2개의 볼록 꼭지점들(P1) 사이에는 상기 2개의 볼록 꼭지점들(P1) 사이의 오목 꼭지점(P2)을 향하는 방향으로 절곡된 단자 수용 공간(170G)이 형성될 수 있다.
예시적인 실시예에서, 후술할 바와 같이, 본딩 패드(170)의 볼록 꼭지점들(P1) 사이에 형성된 단자 수용 공간(170G)은 반도체 장치(10) 상에 탑재되는 상부 반도체 장치(50)의 칩 연결 단자(540)의 일 부분을 수용하기 위한 공간일 수 있다.
예시적인 실시예에서, 상부 반도체 장치(50)의 칩 연결 단자(540)의 일 부분은 본딩 패드(170) 상에 배치될 수 있다. 또한, 칩 연결 단자(540)의 일 부분은 단자 수용 공간(170G)에 배치되어 본딩 패드(170)의 측부를 둘러쌀 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 제2 패드 부분(175)의 수평 방향의 길이(175d)는 칩 연결 단자(540)의 수평 방향의 길이(540d)보다 작을 수 있다. 또한, 본딩 패드(170)의 제3 패드 부분(177)의 수평 방향의 길이(177d)는 칩 연결 단자(540)의 수평 방향의 길이(540d)보다 작을 수 있다.
또한, 예시적인 실시예에서, 본딩 패드(170) 및 칩 연결 단자(540)를 평면적 관점에서 봤을 경우, 상기 본딩 패드(170)의 제2 패드 부분(175)의 수평 방향의 단면적은 상기 칩 연결 단자(540)의 수평 방향의 단면적보다 작을 수 있고, 상기 본딩 패드(170)의 제3 패드 부분(177)의 수평 방향의 단면적은 상기 칩 연결 단자(540)의 수평 방향의 단면적보다 작을 수 있다.
본딩 패드(170)의 제2 패드 부분(175)의 수평 방향의 길이(175d) 및 제3 패드 부분(177)의 수평 방향의 길이(177d)가 칩 연결 단자(540)의 수평 방향의 길이(540d)보다 작을 수 있어서, 하부 반도체 장치(10) 상에 상부 반도체 장치(50)를 탑재시키는 단계에서 상기 본딩 패드(170)는 접착 층(70)의 하향의 흐름을 유도할 수 있다. 다시 말해, 본딩 패드(170)는 제1 단차(s1) 및 제2 단차(s2)를 통해, 접착 층(70)의 하향의 흐름을 유도할 수 있다.
하부 반도체 장치(10) 상에 상부 반도체 장치(50)를 탑재시키는 단계에서 접착 층(70)이 하향으로 흐를 경우, 상기 접착 층(70)은 하부 반도체 장치(10)의 본딩 패드(170) 및 상부 반도체 장치(50)의 칩 연결 단자(540) 사이에 개재되지 않을 수 있다. 이에 따라, 본딩 패드(170) 및 칩 연결 단자(540) 사이의 컨택 불량이 개선될 수 있다. 즉, 본딩 패드(170) 및 칩 연결 단자(540) 사이의 접착 신뢰성이 개선될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 하부 반도체 장치(10) 상에 상부 반도체 장치(50)를 탑재시키는 단계에서, 상부 반도체 장치(50)의 칩 연결 단자(540)는 본딩 패드(170)의 단자 수용 공간(170G)으로 흐를 수 있다. 이에 따라, 상부 반도체 장치(50)의 칩 연결 단자(540)가 과도한 압력을 받은 경우에도, 상기 칩 연결 단자들(540) 간의 접촉으로 인한 쇼트 현상의 발생이 감소될 수 있다.
도 9 및 도 10은 본 개시의 예시적 실시예에 따른 반도체 장치(10)의 제조 방법의 일 단계를 보여주는 도면들이다.
도 9 및 도 10을 함께 참조하면, 반도체 장치(10)의 제조 방법은 재배선 구조물(150) 상에 포토 레지스트 물질 층(PR)을 형성하는 단계, 및 본딩 패드(170)의 일 부분을 형성하는 단계를 포함할 수 있다.
재배선 구조물(150) 상에 형성되는 포토 레지스트 물질 층(PR)은 재배선 구조물(150)의 재배선 비아 패턴(157)을 노출시키는 패턴 홀(PR_H)을 가질 수 있다. 포토 레지스트 물질 층(PR)의 패턴 홀(PR_H)은 노광 공정 및 현상 공정을 통해 형성될 수 있다.
예시적인 실시예에서, 포토 레지스트 물질 층(PR)의 패턴 홀(PR_H)을 수평적 관점에서 봤을 경우, 상기 패턴 홀(PR_H)의 단면의 형상은 상기 패턴 홀(PR_H)의 단면을 규정하는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하지만 360도 미만인 다각형 형상일 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 일 부분을 형성하는 단계는, 도금 공정을 통해 포토 레지스트 물질 층(PR)의 패턴 홀(PR_H)을 채우는 단계일 수 있다.
예시적인 실시예에서, 본딩 패드(170)의 제1 패드 부분(173), 제2 패드 부분(175), 및 제3 패드 부분(177)은 순차적으로 형성될 수 있다. 예시적인 실시예에서, 포토 레지스트 물질 층(PR)을 통해 제1 패드 부분(173)을 형성하는 단계, 포토 레지스트 물질 층(PR)을 통해 제2 패드 부분(175)을 형성하는 단계, 및 포토 레지스트 물질 층(PR)을 통해 제3 패드 부분(177)을 형성하는 단계가 순차적으로 수행될 수 있다.
다만, 전술한 바에 한정되지 않고, 제1 패드 부분(173), 제2 패드 부분(175), 및 제3 패드 부분(177)을 포함하는 본딩 패드(170)는 하나의 포토 레지스트 물질 층(PR)을 통해 동시에 형성될 수도 있다.
이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

Claims (11)

  1. 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 반도체 기판, 및 상기 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 활성 층과 연결되는 관통 전극을 포함하는 반도체 칩;
    상기 반도체 기판의 상기 제2 면 상에 있고 상기 관통 전극과 전기적으로 연결되는 본딩 패드로서, 수평 방향의 제1 길이를 갖는 제1 패드 부분; 및 상기 제1 패드 부분 상에 배치되고 상기 제1 길이보다 작은 수평 방향의 제2 길이를 갖는 제2 패드 부분;을 포함하는 상기 본딩 패드;
    를 포함하고,
    상기 본딩 패드를 평면적 관점에서 봤을 경우, 상기 본딩 패드는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하고 360도 미만인 다각형 형상인 반도체 장치.
  2. 제1 항에 있어서,
    상기 본딩 패드의 수직 방향의 단면을 봤을 경우,
    상기 본딩 패드는,
    상기 제1 패드 부분의 상면의 레벨 및 상기 제2 패드 부분의 상면의 레벨의 차이에 의한 수직 방향의 제1 단차를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 본딩 패드는,
    상기 제2 패드 부분 상에 배치되고 상기 제2 길이보다 작은 수평 방향의 제3 길이를 갖는 제3 패드 부분;
    을 더 포함하고,
    상기 본딩 패드의 수직 방향의 단면을 봤을 경우,
    상기 본딩 패드는,
    상기 제2 패드 부분의 상면의 레벨 및 상기 제3 패드 부분의 상면의 레벨의 차이에 의한 수직 방향의 제2 단차를 더 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 본딩 패드를 수평적 관점에서 봤을 경우,
    상기 본딩 패드는,
    상기 본딩 패드의 중심 점으로부터 방사 방향으로 상대적으로 큰 길이를 형성하는 복수의 볼록 꼭지점들; 및 상기 복수의 볼록 꼭지점들 사이에 배치되고 상기 본딩 패드의 상기 중심 점으로부터 방사 방향으로 상대적으로 작은 길이를 형성하는 복수의 오목 꼭지점들;을 포함하고,
    상기 볼록 꼭지점을 포함하는 두 변이 형성하는 내각의 크기는 0도 초과 90도 미만이고, 상기 오목 꼭지점을 포함하는 두 변이 형성하는 내각의 크기는 180도 초과 360도 미만인 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 본딩 패드를 수평적 관점에서 봤을 경우,
    상기 본딩 패드는,
    4개의 상기 볼록 꼭지점들 및 4개의 상기 오목 꼭지점들을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 본딩 패드를 수평적 관점에서 봤을 경우,
    상기 본딩 패드의 형상은,
    상기 본딩 패드의 상기 중심 점 및 상기 볼록 꼭지점들 중 어느 하나와 연결된 제1 중심 선을 기준으로 대칭된 형상이거나,
    상기 본딩 패드의 상기 중심 점 및 상기 오목 꼭지점들 중 어느 하나와 연결된 제2 중심 선을 기준으로 대칭된 형상인 것을 특징으로 하는 반도체 장치.
  7. 하부 반도체 장치로서, 하부 활성 층과 인접한 제1 면 및 상기 제1 면에 반대되는 제2 면을 갖는 하부 반도체 기판 및 상기 하부 반도체 기판의 적어도 일 부분을 수직 방향으로 통과하여 상기 하부 활성 층과 연결되는 관통 전극을 포함하는 하부 반도체 칩; 상기 하부 반도체 기판의 상기 제2 면 상에 배치된 재배선 절연 층, 상기 재배선 절연 층 내에서 수평 방향으로 연장되고 상기 관통 전극과 연결된 재배선 라인 패턴, 및 상기 재배선 절연 층 내에서 수직 방향으로 연장되고 상기 재배선 라인 패턴과 연결된 재배선 비아 패턴을 포함하는 재배선 구조물; 및 상기 재배선 구조물 상에 배치되고 수평 방향의 제1 길이를 갖는 제1 패드 부분 및 상기 제1 패드 부분 상에 배치되고 상기 제1 길이보다 작은 수평 방향의 제2 길이를 갖는 제2 패드 부분을 포함하는 본딩 패드를 포함하는 상기 하부 반도체 장치;
    상기 하부 반도체 장치의 상기 재배선 구조물 상에 배치된 상부 반도체 장치로서, 상부 활성 층과 인접한 제3 면 및 상기 제3 면에 반대되는 제4 면을 갖는 상부 반도체 기판, 상기 상부 반도체 기판의 상기 제3 면 상에 배치되고 상기 상부 활성 층과 연결된 칩 패드를 포함하는 상부 반도체 칩; 및 상기 칩 패드 및 상기 하부 반도체 장치의 상기 본딩 패드를 연결시키도록 구성된 칩 연결 단자;를 포함하는 상기 상부 반도체 장치; 및
    상기 하부 반도체 장치 및 상기 상부 반도체 장치 사이에 개재되어, 상기 칩 연결 단자를 감싸는 접착 층;
    을 포함하고,
    상기 본딩 패드를 평면적 관점에서 봤을 경우, 상기 본딩 패드는 내각들 중 적어도 어느 하나의 내각의 크기가 180도를 초과하고 360도 미만인 다각형 형상이고,
    상기 칩 연결 단자를 수평적 관점에서 봤을 경우, 상기 칩 연결 단자의 일 부분은 상기 본딩 패드의 외측에 배치되어 상기 본딩 패드를 형성하는 변들을 포위하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 본딩 패드를 수평적 관점에서 봤을 경우,
    상기 본딩 패드는,
    상기 본딩 패드의 중심 점으로부터 방사 방향으로 상대적으로 큰 길이를 형성하는 복수의 볼록 꼭지점들; 및 상기 복수의 볼록 꼭지점들 사이에 배치되고 상기 본딩 패드의 상기 중심 점으로부터 방사 방향으로 상대적으로 작은 길이를 형성하는 복수의 오목 꼭지점들;을 포함하고,
    상기 볼록 꼭지점을 포함하는 두 변이 형성하는 내각의 크기는 0도 초과 90도 미만이고, 상기 오목 꼭지점을 포함하는 두 변이 형성하는 내각의 크기는 180도 초과 360도 미만이고,
    상기 본딩 패드의 상기 볼록 꼭지점들 사이에는 상기 오목 꼭지점을 향하는 방향으로 절곡된 단자 수용 공간이 형성되고, 상기 칩 연결 단자의 일 부분은 상기 단자 수용 공간에 수용되는 것을 특징으로 하는 반도체 패키지.
  9. 제8 항에 있어서,
    상기 칩 연결 단자의 수평 방향의 단면적은, 상기 본딩 패드에 수직 방향으로 가까워질수록 증가하는 것을 특징으로 하는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 본딩 패드는,
    상기 제2 패드 부분 상에 배치되고 상기 제2 길이보다 작은 수평 방향의 제3 길이를 갖는 제3 패드 부분;
    을 더 포함하고,
    상기 본딩 패드는,
    상기 제1 패드 부분의 상면의 레벨 및 상기 제2 패드 부분의 상면의 레벨의 차이에 의해 형성된 수직 방향의 제1 단차; 및
    상기 제2 패드 부분의 상면의 레벨 및 상기 제3 패드 부분의 상면의 레벨의 차이에 의해 형성된 수직 방향의 제2 단차;
    를 갖는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제2 패드 부분의 수평 방향의 단면적 및 상기 제3 패드 부분의 수평 방향의 단면적은, 상기 칩 연결 단자의 수평 방향의 단면적보다 작은 것을 특징으로 하는 반도체 패키지.
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