KR20220100031A - 전압 생성 시스템의 조정 - Google Patents

전압 생성 시스템의 조정 Download PDF

Info

Publication number
KR20220100031A
KR20220100031A KR1020227020112A KR20227020112A KR20220100031A KR 20220100031 A KR20220100031 A KR 20220100031A KR 1020227020112 A KR1020227020112 A KR 1020227020112A KR 20227020112 A KR20227020112 A KR 20227020112A KR 20220100031 A KR20220100031 A KR 20220100031A
Authority
KR
South Korea
Prior art keywords
voltage
node
coupled
output
feedback
Prior art date
Application number
KR1020227020112A
Other languages
English (en)
Inventor
마난 트리파디
미쉘 픽카르디
시아오지앙 구오
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20220100031A publication Critical patent/KR20220100031A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0025—Arrangements for modifying reference values, feedback values or error values in the control loop of a converter
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

전압 생성 시스템은 그 출력과 제1 피드백 노드 사이에 연결된 제1 저항 및 제2 피드백 노드와 제1 전압 노드 사이에 연결된 제2 저항을 가지는 저항성 전압 분배기, 그 출력과 제2 피드백 노드 사이에 연결된 제1 커패시턴스 및 제2 피드백 노드와 제1 전압 노드 사이에 연결된 제2 커패시턴스를 가지는 용량성 전압 분배기, 상기 제2 피드백 노드에 연결된 입력을 가지는 비교기; 그리고 상기 비교기의 출력 및 클럭 신호에 응답하는 그 출력에서 전압 레벨을 생성하도록 구성된 전압 생성 회로를 포함하고, 상기 제1 피드백 노드는 상기 제2 피드백 노드에 선택적으로 연결되고 제2 전압 노드에 선택적으로 연결되며, 상기 제1 저항은 상기 제1 피드백 노드에 선택적으로 연결되고, 상기 제2 저항은 상기 제1 전압 노드에 선택적으로 연결된다.

Description

전압 생성 시스템의 조정
본 개시는 일반적으로 집적 회로에 관한 것이고, 특히 하나 이상의 실시예에서, 본 개시는 집적 회로, 집적 회로, 예를 들어 메모리에서의 전압 생성 시스템의 조정을 위한 장치 및 방법에 관한 것이다.
집적 회로 디바이스는 전자 디바이스의 넓은 범위를 가로지른다. 하나의 특정 유형은 종종 단순히 메모리라고 언급되는 메모리 디바이스를 포함한다. 메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스의 집적 회로 디바이스, 반도체, 내부로 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리(flash memory)를 포함하는 다양한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 애플리케이션을 위한 비휘발성 메모리의 대중적인 자원(source)으로 발전했다. 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 단일 트랜지스터 메모리 셀을 사용한다. 메모리 셀의 임계 전압(Vt)의 변화는 전하 저장 구조(예를 들어, 플로팅 게이트 또는 전하 트랩) 또는 기타 물리적 현상(예를 들어, 위상 변화 또는 분극)의 프로그래밍(이는 종종 기록으로 언급됨)을 통해, 각각의 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 기타 비 휘발성 메모리의 일반적인 용도는 개인용 컴퓨터, PDAs(personal digital assistants), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 모바일 폰, 및 이동식 메모리 모듈을 포함하고, 비휘발성 메모리의 용도는 계속해서 확대되고 있다.
NAND 플래시 메모리는 기본 메모리 셀 구성이 배열된 논리적 형태로 소위 말하는 플래시 메모리 디바이스의 일반적인 유형이다. 일반적으로, NAND 플래시 메모리 용 메모리 셀 어레이는 어레이의 행의 각 메모리 셀의 제어 게이트가 워드 라인과 같은 액세스 라인을 형성하도록 함께 연결되도록 배열된다. 어레이의 열은 예를 들어, 소스 선택 트랜지스터 및 드레인 선택 트랜지스터와 같은, 한 쌍의 선택 게이트 사이에 직렬로 함께 연결된 메모리 셀의 스트링(종종 NAND 스트링이라고 함)을 포함한다. 각각의 드레인 선택 트랜지스터는 열 비트 라인과 같은 데이터 라인에 연결될 수 있는 반면, 각각의 소스 선택 트랜지스터는 소스에 연결될 수 있다. 소스 및 메모리 셀의 스트링 사이 및/또는 데이터 라인 및 메모리 셀의 스트링 사이에서 하나 이상의 선택 게이트를 사용하는 변형예가 알려져 있다.
집적 회로 디바이스는 Vcc 및 Vss와 같은 2개 이상의 외부 공급 전압에 의해 일반적으로 전원이 공급된다. 공급 전압 외에도, 집적 회로 디바이스는 그 디바이스의 작업에 활용되는 기타 전압을 종종 생성한다. 예를 들어, 메모리에서, 이러한 내부 생성 전압은 센싱 작업, 프로그램 작업(종종 기록 작업으로 언급됨) 또는 삭제 작업과 같은 액세스 작업 동안 종종 활용된다. 내부 생성 전압은 공급 전압 보다 높거나(예를 들어, 훨씬 높거나) 낮다.
공급 전압으로부터 기타 전압 레벨을 생성하는 것은 차지 펌프(charge pump) 또는 기타 전압 생성 회로를 이용하여 종종 수행된다. 차지 펌프는 공급 전압으로부터 더 높거나 더 낮은 전압을 생성하기 위해 교류 스위칭 커패시턴스(예를 들어, 커패시터)를 종종 활용한다. 전력 효율은 집적 회로 디바이스의 설계 및 사용에서 중요한 고려사항이며, 이러한 내부 전압의 생성 및 전송은 종종 상당한 전력 손실을 초래한다.
도 1은 일 실시예에 따른, 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 2a-2b는 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 메모리 셀의 어레이의 일부의 개략도이다.
도 3은 관련 기술의 종래 차지 펌프의 개략도이다.
도 4는 관련 기술의 전압 생성 시스템의 블록 개략도이다.
도 5는 일 실시예에 따른 전압 생성 시스템의 블록 개략도이다.
도 6은 일 실시예에 따른 제어 신호 생성기의 블록 개략도이다.
도 7은 일 실시예에 따른 도 6의 다양한 신호의 타이밍도의 개념적인 예이다.
도 8은 일 실시예에 따른 전압 생성 시스템을 작업하는 방법의 순서도이다.
도 9는 일 실시예에 따른 집적 회로 디바이스의 전압 조정의 상태도이다.
다음의 상세한 설명에서, 본 발명의 일부를 이루고 구체적인 실시예들을 도시한 첨부된 도면을 참조한다. 도면에서, 유사한 참조 번호는 여러 도면에 걸쳐 실질적으로 유사한 컴포넌트를 설명한다. 다른 실시예가 활용될 수 있고, 구조적, 논리적 및 전기적 변경이 본 개시의 범위를 벗어나지 않고 이루어질 수 있다. 따라서, 다음의 상세한 설명은 제한적인 의미로 받아들여서는 안된다.
본 명세서에서 사용된 “반도체”라는 용어는 예를 들어, 물질의 층, 웨이퍼, 또는 기판을 지칭할 수 있고, 임의의 베이스 반도체 구조를 포함한다. “반도체”는 SOS(silicon on sapphire) 기술, SOI(silicon on insulator) 기술, TFT(thin film transistor) 기술, 도핑 및 언도핑 된 반도체, 기본 반도체 구조에 의해 지지되는 실리콘의 에피택셜 레이어뿐만 아니라 당업자에게 잘 알려진 다른 반도체 구조를 포함한다. 또한, 다음의 설명에서 반도체에 대한 참조가 이루어질 때, 이전 공정 단계는 베이스 반도체 구조에서 영역/접합을 형성하기 위해 활용되었을 수 있으며, 반도체라는 용어는 이러한 영역/접합을 포함하는 하부 레이어를 포함할 수 있다.
본 명세서에서 사용된 “전도성”이라는 용어는 그 다양한 관련 형태, 예를 들어, 전도하다, 전도적으로, 전도하는, 전도, 전도도 등은 문맥상 달리 명백하지 않는 한 전기적 전도성을 지칭한다. 유사하게, 본 명세서에서 사용된 “연결하는”이라는 용어뿐만 아니라 그것의 다양한 관련 형태, 예를 들어, 연결하다, 연결된, 연결 등은 문맥상 달리 명백하지 않는 한 전기적으로 연결하는 것을 지칭한다.
값이 동일하도록 의도된 경우에도 산업 공정 및 작업의 가변성 및 정확성으로 인해 의도된 값과 차이가 발생할 수 있다는 것이 본 명세서에서 인식된다. 이러한 변동성과 정확성은 일반적으로 집적 회로 디바이스의 작업 및 제조에 활용되는 기술에 따라 일반적으로 달라질 것이다. 따라서, 값이 같도록 의도된 경우, 해당 값은 결과 값에 관계없이 동일한 값으로 간주된다.
도 1은 일 실시예에 따른, 전자 시스템의 형태에서, 제3 장치의 일부로서, 프로세서(130)의 형태로, 제2 장치와 통신하는, 메모리(예를 들어, 메모리 디바이스)(100)의 형태에서, 제1 장치의 단순화된 블록도이다. 전자 시스템의 일부 예시는 개인용 컴퓨터, PDAs(personal digital assistants), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 디바이스, 모바일 폰 등을 포함한다. 프로세서(130), 예를 들어, 메모리 디바이스(100) 외부의 컨트롤러는 메모리 컨트롤러 또는 기타 외부 호스트 디바이스일 수 있다.
메모리 디바이스(100)는 행과 열로 논리적으로 배열된 메모리 셀 어레이(104)를 포함한다. 논리적 행의 메모리 셀은 일반적으로 동일한 액세스 라인(일반적으로 워드 라인이라고 함)에 연결되는 반면, 논리적 열의 메모리 셀은 일반적으로 동일한 데이터 라인(일반적으로 비트 라인이라고 함)에 선택적으로 연결된다. 단일 액세스 라인은 메모리 셀의 하나 이상의 논리 행과 연관될 수 있고 단일 데이터 라인은 하나 이상의 논리적 열과 연관될 수 있다. 메모리 셀 어레이(104)의 적어도 일부의 메모리 셀(도 1에 미도시)은 적어도 2개의 타겟 데이터 상태 중 하나로 프로그램 될 수 있다.
행 디코드 회로부(108) 및 열 디코드 회로부(110)는 어드레스 신호를 디코딩하기 위해 제공된다. 어드레스 신호는 메모리 셀 어레이(104)에 액세스하기 위해 디코드되고 수신된다. 메모리 디바이스(100)는 메모리 디바이스(100)에 대한 커맨드, 어드레스 및 데이터의 입력뿐만 아니라 메모리 디바이스(100)로부터의 데이터 및 상태 정보의 출력을 관리하기 위한 입출력(I/O) 제어 회로부(112)를 또한 포함한다. 어드레스 레지스터(114)는 디코딩 전 어드레스 신호를 래치(latch)하기 위해 입출력 제어 회로부(112) 및 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다. 커맨드 레지스터(124)는 인커밍 커맨드를 래치하기 위해 입출력 제어 회로부(112) 및 제어 로직(116)과 통신한다.
컨트롤러(예를 들어, 메모리 디바이스(100) 내부의 제어 로직(116))는 커맨드에 응답하여 메모리 셀 어레이(104)에 대한 액세스를 제어하고 외부 프로세서(130)에 대한 상태 정보를 생성한다. 예를 들어, 제어 로직(116)은 메모리 셀 어레이(104)에서 액세스 작업(예를 들어, 센싱 작업[판독 작업 및 검증 작업을 포함할 수 있음], 프로그래밍 작업 및/또는 삭제 작업)을 수행하도록 구성된다. 제어 로직(116)은 어드레스에 응답하여 행 디코드 회로부(108) 및 열 디코드 회로부(110)를 제어하기 위해 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다. 제어 로직(116)은 컴퓨터 판독 가능한 명령어를 저장하기 위해 컴퓨터 사용 가능한 메모리를 나타낼 수 있는 명령어 레지스터(128)를 포함할 수 있다. 일부 실시예에서, 명령어 레지스터(128)는 펌웨어를 나타낼 수 있다. 대안적으로, 명령어 레지스터(128)는 메모리 셀 어레이(104)의 메모리 셀의 그룹핑, 예를 들어, 메모리 셀의 예약된 블록을 나타낼 수 있다.
제어 로직(116)은 캐시 레지스터(118)와 또한 통신한다. 캐시 레지스터(118)는 메모리 셀 어레이(104)가 각각 다른 데이터를 기록 또는 판독하기 바쁜 동안 일시적으로 데이터를 저장하기 위해 제어 로직(116)에 의해 지시된 바와 같이 들어오거나 나가는 데이터를 래치한다. 프로그래밍 작업(예를 들어, 기록 작업) 동안, 데이터는 메모리 셀 어레이(104)로의 전송을 위해 캐시 레지스터(118)에서 데이터 레지스터(120)로 전달될 수 있고; 그러면 새로운 데이터가 입출력 제어 회로부(112)로부터 캐시 레지스터(118)에 래치될 수 있다. 판독 작업 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)에서 입출력 제어 회로부(112)로 전달될 수 있다; 그러면 새로운 데이터가 데이터 레지스터(120)에서 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 디바이스(100)의 페이지 버퍼(page buffer)를 형성(예를 들어, 일부를 형성)할 수 있다. 페이지 버퍼는 예를 들어, 그 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써 메모리 셀 어레이(104)의 메모리 셀의 데이터 상태를 감지하기 위해 센싱 다비이스(도 1에 미도시)를 더 포함할 수 있다. 상태 레지스터(122)는 프로세서(130)로의 출력을 위한 상태 정보를 래치하기 위해 입출력 제어 회로부(112) 및 제어 로직(116)과 통신할 수 있다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기록 인에이블(WE#), 판독 인에이블(RE#) 및 기록 프로텍트(WP#)를 포함할 수 있다. 추가적인 또는 대안적인 제어 신호(미도시)는 메모리 디바이스(100)의 특성에 따라 제어 링크(132)를 통해 더 수신될 수 있다. 메모리 디바이스(100)는 다중화된 입출력 버스(134)를 통해 프로세서(130)로부터 커맨드 신호(커맨드를 나타냄), 어드레스 신호(어드레스를 나타냄), 및 데이터 신호(데이터를 나타냄)를 수신하고 입출력 버스(134)를 통해 프로세서(130)에 데이터를 출력한다.
예를 들어, 커맨드는 입출력 제어 회로부(112)에서 입출력 버스(134)의 입출력 핀[7:0]을 통해 수신될 수 있고 그러면 커맨드 레지스터(124)에 기록될 수 있다. 어드레스는 입출력 제어 회로부(112)에서 입출력 버스(134)의 입출력 핀[7:0]을 통해 수신될 수 있고 그러면 어드레스 레지스터(114)에 기록될 수 있다. 데이터는 입출력 제어 회로부(112)에서 16비트 디바이스를 위한 입출력 핀[15:0] 또는 8비트 디바이스를 위한 입출력 핀[7:0]을 통해 수신될 수 있고 그러면 캐시 레지스터(118)에 기록될 수 있다. 데이터는 메모리 셀 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 그 후 기록될 수 있다. 다른 실시예에서, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)에 직접 기록될 수 있다. 데이터는 8 비트 디바이스를 위한 입출력 핀[7:0] 또는 16비트 디바이스를 위한 입출력 핀[15:0]을 통해 또한 출력될 수 있다. 비록 입출력 핀에 대한 참조가 이루어질 수 있지만, 이들은 일반적으로 사용되는 전도성 패드 또는 전도성 범프(bump)와 같은 외부 디바이스(예를 들어, 프로세서(130))에 의해 메모리 디바이스(100)에 대한 전기적 연결을 제공하는 임의의 전도성 노드를 포함할 수 있다.
추가적인 회로부 및 신호가 제공될 수 있고 도 1의 메모리 디바이스(100)가 단순화되었다는 것이 당업자에 의해 이해될 것이다. 도 1을 참조하여 설명된 다양한 블록 컴포넌트의 기능은 집적 회로 디바이스의 컴포넌트 부분 또는 개별 컴포넌트로 반드시 분리되지 않을 수 있음을 인식해야 한다. 예를 들어, 집적 회로 디바이스의 컴포넌트 부분 또는 단일 컴포넌트는 도 1의 하나 이상의 블록 컴포넌트의 기능을 수행하기 위해 적응될 수 있다. 대안적으로 집적 회로 디바이스의 컴포넌트 부분 또는 하나 이상의 컴포넌트는 도 1의 단일 블록 컴포넌트의 기능을 수행하기 위해 결합될 수 있다.
추가적으로, 특정 입출력 핀이 다양한 신호의 수신 및 출력에 대한 일반적인 규칙에 따라 설명되지만, 다양한 실시예에서 기타 조합 또는 다수의 입출력 핀(또는 기타 입출력 노드 구조)이 사용될 수 있다는 점에 주목한다.
도 2a는 예를 들어, 메모리 셀 어레이(104)의 일부로서, 도 1을 참조하여 설명된 유형의 메모리에서 사용될 수 있는 NAND 메모리 어레이와 같은, 메모리 셀(200A)의 어레이의 일부의 개략도이다. 메모리 어레이(200A)는 비트 라인(2040 내지 204M)과 같은, 데이터 라인 및 워드 라인(2020 내지 202N)과 같은 액세스 라인을 포함한다. 워드 라인(202)은 다대일(many-to-one) 관계에서, 도 2a에 도시되지 않은, 글로벌 액세스 라인(예를 들어, 글로벌 워드 라인)에 연결될 수 있다. 일부 실시예에서, 메모리 어레이(200A)는 예를 들어, p-웰(p-well)을 형성하기 위한 p형 전도성 또는 예를 들어, n-웰(n-well)을 형성하기 위한 n형 전도성과 같은 전도성 타입을 가지도록 전도적으로 도핑될 수 있는 반도체를 통해 형성될 수 있다.
메모리 어레이(200A)는 행(워드 라인(202)에 각각 대응) 및 열(비트 라인(204)에 각각 대응)로 배열될 수 있다. 각 열은 NAND 스트링(2060 내지 206M) 중 하나와 같은, 직렬 연결된 메모리 셀(예를 들어, 비휘발성 메모리 셀)의 스트링을 포함할 수 있다. 각각의 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있고 메모리 셀(2080 내지 208N)을 포함할 수 있다. 메모리 셀(208)은 데이터 저장을 위한 비휘발성 메모리 셀을 나타낼 수 있다. 각각의 NAND 스트링(206)의 메모리 셀(208)은 선택 게이트(2100 내지 210M)(예를 들어, 이는 일반적으로 선택 게이트 소스로 지칭되는 소스 선택 트랜지스터일 수 있음) 중 하나와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터) 및 선택 게이트(2120 내지 212M)(예를 들어, 이는 일반적으로 선택 게이트 드레인으로 지칭되는 드레인 선택 트랜지스터일 수 있음) 중 하나와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트(2100 내지 210M)는 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있고, 선택 게이트(2120 내지 212M)는 드레인 선택 라인(SGD)와 같은 선택 라인(215)에 공통으로 연결될 수 있다. 비록 전통적인 전계 효과 트랜지스터로 도시되어 있지만, 선택 게이트(210 및 212)는 메모리 셀(208)과 유사한(예를 들어, 동일한) 구조를 활용할 수 있다. 선택 게이트(210 및 212)는 직렬로 연결된 복수의 선택 게이트를 나타낼 수 있고, 직렬로 연결된 각각의 선택 게이트는 동일하거나 독립적인 제어 신호를 수신하도록 구성된다.
각각의 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각각의 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 대응하는 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각각의 선택 게이트(210)는 공통 소스(216)에 대응하는 NAND 스트링(206)을 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각각의 선택 게이트(212)의 드레인은 대응하는 NAND 스트링(206)에 대한 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응하는 NAND 스트링(2060)에 대한 비트 라인(2040)에 연결될 수 있다. 각각의 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 소스는 대응하는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각각의 선택 게이트(212)는 대응하는 비트 라인(204)에 대응하는 NAND 스트링(206)을 선택적으로 연결하도록 구성될 수 있다. 각각의 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원(quasi-two-dimensional)메모리 어레이일 수 있고 일반적으로 평명 구조를 가질 수 있으며, 예를 들어, 공통 소스(216), NAND 스트링(206) 및 비트 라인(204)이 실질적으로 평행한 평면으로 연장된다. 대안적으로 도 2a의 메모리 어레이는 3차원 메모리 어레이일 수 있고, 예를 들어, NAND 스트링(206)은 공통 소스(216)를 포함하는 평면 및 공통 소스(216)를 포함하는 평면에 실질적으로 평행할 수 있는 비트 라인(204)을 포함하는 평면에 실질적으로 수직으로 연장될 수 있다.
메모리 셀(208)의 전형적인 구조는 도 2a에 도시된 것처럼, 메모리 셀의 데이터 상태를 결정할 수 있는(예를 들어, 임계 전압의 변화를 통해) 데이터 저장 구조(234) (예를 들어, 플로팅 게이트, 차지 트랩, 또는 기타 전하를 저장하도록 구성된 구조) 및 제어 게이트(236)를 포함한다. 데이터 저장 구조(234)는 도전성 및 유전성 구조를 모두 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 도전성 재료로 형성된다. 일부 경우에, 메모리 셀(208)은 정의된 소스/드레인(예를 들어, 소스)(230) 및 정의된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀(208)은 워드 라인(202)에 연결된(및 일부 경우에는 형성)제어 게이트(236)를 가진다.
메모리 셀(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 복수의 NAND 스트링(206) 또는 NAND 스트링(206)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)일 수 있다. 메모리 셀(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀(208)을 포함하나 반드시 그럴 필요는 없다. 메모리 셀(208)의 행은 종종 메모리 셀(208)의 물리적 페이지의 하나 이상의 그룹으로 분할될 수 있고, 메모리 셀(208)의 물리적 페이지는 종종 주어진 워드 라인(202)에 공통으로 연결된 모든 기타 메모리 셀(208)을 포함한다. 예를 들어, 짝수 비트 라인(204)(예를 들어, 비트 라인(2040, 2042, 2044 등))에 선택적으로 연결되고 워드 라인(202N)에 공통으로 연결되는 메모리 셀(208)은 메모리 셀(208)(예를 들어, 짝수 메모리 셀)의 하나의 물리적 페이지일 수 있는 반면 홀수 비트 라인(204)(예를 들어, 비트 라인(2041, 2043, 2045 등))에 선택적으로 연결되고 워드 라인(202N)에 공통으로 연결되는 메모리 셀(208)은 메모리 셀(208)(예를 들어, 홀수 메모리 셀)의 다른 물리적 페이지일 수 있다. 비록 비트 라인(2043, 2045)이 도 2a에 명시적으로 도시되어 있지 않지만, 메모리 셀(200A)의 어레이의 비트 라인(204)이 비트 라인(2040)에서 비트 라인(204M)으로 연속적으로 번호가 매겨질 수 있다는 것으 도면으로부터 명백하다. 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀(208)의 다른 그룹들은 메모리 셀(208)의 물리적 페이지를 또한 정의할 수 있다. 특정 메모리 디바이스의 경우, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀은 메모리 셀의 물리적 페이지로 간주될 수 있다. 단일 판독 작업 동안 판독되거나 단일 프로그래밍 작업 동안 프로그래밍 되는 메모리 셀(일부 실시예에서, 여전히 전체 행일 수 있음)의 물리적 페이지의 부분(예를 들어, 메모리 셀의 상위 또는 하위 페이지)은 메모리 셀의 논리적 페이지로 간주될 수 있다. 메모리 셀의 블록은 워드 라인(2020 내지 202N)에 연결된 모드 메모리 셀과 같은, 함께 삭제되도록 구성된 이러한 메모리 셀을 포함할 수 있다(예를 들어, 공통 워드 라인(202)을 공유하는 모든 NAND 스트링(206)). 여기서, 명시적으로 구별되지 않는 한, 메모리 셀의 페이지에 대한 참조는 본 명세서에서 메모리 셀의 논리적 페이지의 메모리 셀을 지칭한다.
도 2a의 예시는 NAND 플래시와 관련하여 논의되지만, 본 발명세서에 설명된 실시예 및 개념은 특정 어레이 아키텍처 또는 구조로 제한되지 않으며, 다른 구조(예를 들어, SONOS 또는 전하를 저장하도록 구성된 기타 데이터 저장 구조) 및 다른 아키텍처(예를 들어, AND 어레이, NOR 어레이 등))을 포함할 수 있다.
도 2b는 메모리 셀 어레이(104)의 부분으로서, 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀(200B)의 어레이의 부분의 다른 개략도이다. 도 2b의 유사한 번호가 매겨진 요소는 도 2a와 관련하여 제공된 설명에 대응한다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일 예시의 추가적인 세부 정보를 제공한다. 3차원 NAND 메모리 어레이(200B)는 반도체 기둥을 포함할 수 있는 수직 구조를 통합할 수 있고, 여기서 기둥의 일부는 NAND 스트링(206)의 메모리 셀의 채널 영역으로서 작동할 수 있다. NAND 스트링(206)은 선택 트랜지스터(212) (예를 들어, 선택 게이트 드레인으로서 일반적으로 지칭되는 드레인 선택 트랜지스터일 수 있음)에 의해 비트 라인(2040 내지 204M)에 및 선택 트랜지스터(210) (예를 들어, 선택 게이트 소스로 일반적으로 지칭되는 소스 선택 트랜지스터일 수 있음)에 의해 공통 소스(216)에 각각 선택적으로 연결될 수 있다. 다중 NAND 스트링(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링(206)의 서브 세트는 NAND 스트링(206) 및 비트 라인(204) 사이에 각각 특정 선택 트랜지스터(212)를 선택적으로 활성화하기 위해 선택 라인(2150 내지 215K)를 바이어싱함으로써 이들 각각의 비트 라인(204)에 연결될 수 있다. 선택 트랜지스터(210)는 선택 라인(214)에 바이어싱함으로써 활성화될 수 있다. 각각의 워드 라인(202)은 메모리 어레이(200B)의 메모리 셀의 다중 행에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결되는 메모리 셀의 행은 집합적으로 티어(tier)로 지칭될 수 있다.
3차원 NAND 메모리 어레이(200B)는 주변 회로부(226)를 통해 형성될 수 있다. 주변 회로부(226)는 메모리 어레이(200B)에 액세스하기 위한 다양한 회로부를 나타낼 수 있다. 주변 회로부(226)는 상보적인 회로 요소를 포함할 수 있다. 예를 들어, 주변 회로부(226)는 동일한 반도체 기판 상에 형성된 n-채널 및 p-채널, 일반적으로 CMOS로 지칭되는 프로세스, 또는 상보적인 금속-산화물-반도체를 포함할 수 있다. CMOS는 종종 집적 회로 제작 및 설계의 발전으로 인해 엄격한 금속-산화물-반도체 구조를 활용하지 않는 경우가 있지만, CMOS 설계는 편의성 문제로 남아 있다. 주변 회로부(226)는 다양한 실시예의 제어 신호 생성기 및/또는 전압 생성 시스템을 포함할 수 있다.
전압 생성 회로는 일반적으로 집적 회로 디바이스에서 회로 요소를 동작 시키는데 요구되는 더 높거나 더 낮은 출력 전압을 각각 제공하기 위해 입력 공급 전압을 증가시키거나 감소시킨다. 차지 펌프는 비 휘발성 메모리 시스템과 같은 집적 회로 디바이스에 일반적으로 사용되는 전압 생성 회로의 일 유형이다. 차지 펌프는 차지 펌프의 클럭 사이클 동안 충전되고 방전되는 상태 커패시턴스를 각각 포함할 수 있는 여러 스테이지를 일반적으로 포함한다. 전압 절연 디바이스는 스테이지의 발전된 출력 전압의 손실을 완화하기 위해 스테이지 입력 전압 및 스테이지 커패시턴스 사이에 결합될 수 있다.
하나 이상의 클럭 신호는 스테이지 커패시턴스의 충전을 일반적으로 트리거한다. 일반적인 클럭 신호는 커패시턴스의 방전 시간보다 짧은 주기의 클럭 주파수를 가질 수 있다. 이러한 설계에서, 반대 위상을 가지는 2개의 클럭 신호는 다중 스테이지 차지 펌프의 교차(alternate) 스테이지의 충전을 트리거 한다.
관련 기술의 통상적인 차지 펌프(300)의 예시가 도 3에 개략적으로 도시된다. 차지 펌프(300)는 예를 들어, 그 출력에서 증가하는 전압 레벨을 발전시키는 양의 차지 펌프를 나타낼 수 있다.
차지 펌프(300)는 예를 들어 Vcc일 수 있는 입력 전압(Vin)을 수신한다. 제1 클럭 신호(CP1)는 예를 들어, 스테이지 커패시턴스(3160, 3162, 3164, 등)와 같은 교류 스테이지 커패시턴스의 하나의 입력(예를 들어, 전극)을 수신될 수 있는 반면, 제2 클럭 신호(CP2)는 예를 들어, 스테이지 커패시턴스(3161, 3163, 3165 등)와 같은 교차 스테이지 커패시턴스의 하나의 입력(예를 들어, 전극)에서 수신될 수 있다. 스테이지 커패시턴스(3163, 3164 및 3165)가 도 3에 직접적으로 표시되어 있지 않지만, 0에서 N까지 스테이지 커패시턴스(316)의 번호를 보면 분명하다. 클럭 신호(CP1 및 CP2)는 일반적으로 반대 위상, 동일한 주파수 및 공급 전압의 진폭에 해당할 수 있는 유사한(예를 들어, 동일) 진폭을 가질 수 있다.
차치 펌프(300)은 N+1 스테이지(312)를 포함할 수 있다. 스테이지(3120 내지 312N)는 스테이지 커패시턴스(316)을 각각 포함할 수 있다. 스테이지(3120 내지 312N)는 예를 들어, 다이오드 같은 전압 절연 디바이스(314)를 더 포함할 수 있다. 차지 펌프(300)의 (N+1)번째 스테이지(312N)는 대응하는 스테이지 커패시턴스(316) 없이 전압 절연 디바이스(314N)를 포함할 수 있다. 전압 절연 디바이스(314N)는 출력 전압(Vout)을 수신하도록 구성된 예를 들어 회로부와 같은 부하(load)를 보호하기 위해 포함될 수 있다. 예를 들어, 부하는 Vout을 수신하기 위해 선택적으로 연결된 액세스 라인(202)일 수 있다. 이 예에서, 액세스 라인(202)은 예를 들어, 감지 작업 또는 프로그래밍 작업과 같은 액세스 작업에 관련된 전압 레벨을 수신하도록 구성될 수 있다. 차지 펌프(300)에서, 전압 절연 디바이스(314)는 일반적으로 각각의 클럭 신호(CP1 또는 CP2)의 사이클 사이에서 스테이지 커패시턴스(316)의 충전 또는 방전을 완화할 수 있다. 따라서, 차지 펌프(300)는 각 스테이지의 커패시턴스 컴포넌트에 더 많은 전하를 점진적으로 저장할 수 있고, 차지 펌프(300)에 함께 배치된 이러한 몇몇의 스테이지는 증가하는 전압 레벨을 생성할 수 있다.
도 4는 관련 기술의 전압 생성 시스템(400)의 블록 개략도이다. 전압 생성 시스템(400)은 디지털 아날로그 컨버터(DAC)(도 4에 도시되지 않음)에 의해 생성될 수 있는, 제어 신호 노드(440)에서 수신된 예를 들어, Vref와 같은 아날로그 제어 신호에 응답할 수 있다. 제어 신호(Vref)는 비교기(442)의 하나의 입력에 제공될 수 있다. 비교기(442)의 출력(444)은 오실레이터(446)에, 예를 들어, 인에이블 신호로서 제공될 수 있다. 오실레이터(446)는 비교기(442)의 출력에 응답하여 출력(예를 들어, 하나 이상의 클럭 신호)를 선택적으로 제공할 수 있다. 예를 들어, 도 3을 참조하면, 오실레이터(446)는 상보적인 클럭 신호 (CP1 및 CP2)를 제공할 수 있다. 대안적으로, 오실레이터(446)는 클럭 신호(CP1)를 제공할 수 있고, 인버터는 클럭 신호(CP2)를 생성하도록 사용될 수 있다.
오실레이터(446)의 출력은 하나 이상의 펌프 스테이지를 가지는 차지 펌프(448)에 제공될 수 있다. 차지 펌프(448)는 차지 펌프(448)에 제공된 공급 전압 보다 큰 크기 및/또는 공급 전압과 상이한 극성을 가지는 전압을 생성할 수 있는 임의의 회로를 나타낼 수 있다. 예를 들어, 차지 펌프(448)는 도 3에 도시된 유형의 차지 펌프를 나타낼 수 있다. 오실레이터(446) 및 차지 펌프(448)는 전압 생성 회로(450)로서 집합적으로 지칭될 수 있다. 차지 펌프(448)의 출력은 전압 생성 회로(450)의 출력(452)에서 생성된 전압 레벨, 예를 들어, Vout을 나타낼 수 있다. 전압 생성 회로(450)는 예를 들어, 비교기(442)의 출력(444)과 같은 입력 제어 신호의 논리 레벨에 응답하여 전압 레벨을 생성하도록 구성된 임의의 회로를 대안적으로 포함할 수 있다.
Vout의 전압 레벨을 조정하고, 전압 레벨의 안정성을 높이기 위해, Vout은 저항성 피드백(예를 들어, 저항성 전압 분배기(454)), 용량성 피드백(예를 들어, 용량성 전압 분배기(472)) 및 비교기(442)를 포함하는 피드백 루프에 제공될 수 있다. 저항성 전압 분배기(454)는 상부 저항(4580) 및 하부 저항(4581) 사이에 노드(456)를 가지는 것으로 개념적으로 도시된다. 저항(4581)은 n형 전계 효과 트랜지스터(nFET)(462)를 통해 전압 노드(4600)에 선택적으로 더 연결될 수 있다. nFET(462)는 제어 신호(CS1)를 수신하기 위해 제어 신호 노드(464)에 연결된 제어 게이트를 가질 수 있다. 전압 노드(4600)는 접지(ground) 또는 0V일 수 있는 공급 전압(Vss)과 같은 하부 레인 공급 전압(bottom-rail supply voltage), 예를 들어, 기준 전위(reference potential)를 수신하도록 구성될 수 있다.
노드 (456)는 nFET(468)를 통해 노드(466)에 선택적으로 연결될 수 있다. nFET(468)는 제어 신호(CS2)를 수신하기 위해 제어 신호 노드(470)에 연결된 제어 게이트를 가질 수 있다. 노드(456)가 노드(466) 및 전압 노드(4600)에 연결되는 동안, 노드(456)는 저항(4580 및 4581)의 저항 비율에 따라, Vout 및 전압 노드(4600)의 전압 레벨 사이에서 전압 레벨, 예를 들어, Vfeedback를 추정할 수 있다. Vfeedback은 비교기(442)의 제2 입력에 제공될 수 이으며, 이에 의해 Vout의 전압 레벨이 Vref의 전압 레벨 보다 낮은 Vfeedback의 전압 레벨을 야기하면, 예를 들어, 논리 하이 레벨과 같은 제1 논리 레벨을 가지고, Vout의 전압 레벨이 Vref의 전압 레벨 보다 높은 Vfeedback의 전압 레벨을 야기하면, 예를 들어, 논리 하이 레벨과 같은 제2 논리 레벨을 가지는 비교기(442)의 출력 신호를 생성한다. 이와 같은 방식으로, 비교기(442)의 제1 논리 레벨은 Vout이 목표 전압 레벨보다 낮을 때 차지 펌프(448)를 작동시키기 위해 오실레이터(446)가 그 출력 클럭 신호를 생성하도록 하기 위해 전압 생성 회로(450)에 신호를 보낼 수 있는 반면, 비교기(442)의 제2 논리 레벨은 Vout이 목표 전압 레벨보다 높을 때 오실레이터(446)를 비활성화하기 위해 전압 생성 회로(450)에 신호를 보낼 수 있다.
저항성 전압 분배기가 전압 생성 시스템의 제어에 보통 사용되지만, 이들은 상당한 전류 소모(current draw)를 유발할 수 있다. 예를 들어, 저항(4580 및 4581)이 전압 노드(4600)에 연결되면, 전류는 일반적으로 출력(452)에서 전압 노드(4600)으로 연속적으로 싱크(sink)될 수 있을 것이다. 이러한 문제를 해결하기 위해, 용량성 전압 분배기가 종종 통합될 수 있다. 도시된 바와 같이, 용량성 전압 분배기(472)는 출력(452)에 연결된 제1 전극을 가지고 노드(466)에 연결된 제2 전극을 가지는 상부 커패시턴스(4740)을 포함할 수 있고, 노드(466)에 연결된 제1 전극을 가지고 및 전압 노드(4601)에 연결된 제2 전극을 가지는 하부 커패시턴스(4741)를 더 포함할 수 있다. 전압 노드(4601)는 접지 또는 0V일 수 있는 공급 전압(Vss)과 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다.
동작 시, 노드(466)를 Vout의 분배된 전압 레벨을 나타내는 전압 레벨로 충전한 후, 저항성 전압 분배기(454)는 각각 nFET(468)를 비활성화하고 nFET(462)를 비활성화하여 노드(466)로부터 및 전압 노드(4600)로부터 절연될 수 있다. Vout의 전압 레벨의 변화는 노드(466)에서 전압 레벨에 여전히 반영될 수 있지만, 저항성 전압 분배기(454)를 통한 전류 소모는 완화될 수 있다.
저항성 전압 분배기(454)가 노드(466)로부터 절연되어 있는 동안 Vout의 전압 레벨의 변화가 노드(466)에서 전압 레벨에 여전히 반영될 수 있지만, 전류 누설은 불가피할 수 있으며, 이러한 방식의 연속적 동작은 Vout의 결과적인 전압 레벨에서 오류가 발생할 수 있다. 또한, 예를 들어, 출력(452)에 부하를 붙이는 것에서, Vout의 전압 레벨에서 현저한 변화는 노드(466)의 전압 레벨에서 적절하게 반영되지 않을 수 있다. 이와 같이, 노드(456)를 노드(466) 및 전압 노드(4600)에 주기적으로 또는 선택적으로 재연결하는 것은 도 4에 도시된 유형의 전압 생성 시스템에서 일반적이다. 그러나, 저항(4580 및 4581)이 노드(466) 및 전압 노드(4600)로부터 절연되는 동안, 노드(456)의 전압 레벨은 Vout과 평형을 이루는 경향이 있을 수 있다. 이러한 문제를 해결하기 위해, nFET(462)는 노드(456)를 노드(466)에 재연결하기 전 노드(456)가 Vout의 전압 레벨을 나타내는 Vfeedback의 전압 레벨로 돌아가기 위해, nFET(468)를 활성화하기 전에 일반적으로 활성화될 수 있다. nFET(462) 및 nFET(468)을 활성화하는 사이의 지연은 전압 노드(4600)에 이를 연결한 후 노드(456)의 전압 레벨을 정상 상태로 돌리기 위한 예상 시간에 의존할 수 있다.
상기에서 설명된 방식으로 저항성 전압 분배기(454)와 협력한 용량성 전압 분배기(472)의 사용은 저항성 전압 분배기(454)의 단독의 사용보다 장점을 제공할 수 있지만, nFET(462) 및 nFET(468)를 활성화할 때를 결정하고, Vout의 상이한 전압 레벨을 위해 nFET(462) 및 nFET(468)를 활성화하는 사이의 적절한 지연을 결정하기 위한 제어 로직은 중요할 수 있다. 다양한 실시예는 Vout의 전압 레벨에 관계없이 저항성 피드백 및 용량성 피드백 모두를 활용하는 하이브리드 제어 시스템의 자율 제어를 용이하게 한다.
도 5는 일 실시예에 따른 전압 생성 시스템(500)의 블록 개략도이다. 전압 생성 시스템(500)은 디지털 아날로그 컨버터(DAC)(도 5에 도시되지 않음)에 의해 생성될 수 있는, 제어 신호 노드(540) 상에서 수신된, 아날로그 제어 신호, 예를 들어, Vref에 응답할 수 있다. 제어 신호(Vref)는 비교기(542)의 하나의 입력에 제공될 수 있다. 비교기(542)의 출력(544)은 논리 게이트의 제1 입력, 예를 들어, AND 게이트(547)에 예를 들어, 인에이블 신호(예를 들어, 플래그 신호)로서 제공될 수 있다. AND 게이트(547)의 제2 입력은 오실레이터(546)의 출력(545)에 연결될 수 있다. 오실레이터(546)의 출력(545)은 50%의 듀티 사이클(duty cycle)을 가질 수 있는 오실레이팅 신호, 예를 들어, 클럭 신호(clk_pmp)를 제공할 수 있다. 클럭 신호(clk_pmp)는 예를 들어, 도 3의 클럭 신호(CP1 및 CP2)에 대응할 수 있는 반면, 클럭 신호(clk_pmp)의 보완은 클럭 신호(CP2 또는 CP1)에 각각 대응할 수 있다.
AND 게이트(547)의 출력은 하나 이상의 펌프 스테이지를 가지는 차지 펌프(548)에 제공될 수 있다. 차지 펌프(548)는 차지 펌프(548)에 제공된 공급 전압보다 큰 크기(magnitude) 및/또는 공급 전압과 상이한 극성을 가지는 전압을 생성할 수 있는 임의의 회로를 나타낼 수 있다. 일 예시로서, 차지 펌프(548)는 도 3에 도시된 유형의 차지 펌프를 나타낼 수 있다. 오실레이터(546), AND 게이트(547) 및 차지 펌프(548)는 전압 생성 회로(550)로서 집합적으로 지칭될 수 있다. 차지 펌프(548)의 출력은 전압 생성 회로(550)의 출력(552)에서 생성된 전압 레벨, 예를 들어, Vout을 나타낼 수 있다. 전압 생성 회로(550)는 예를 들어, 비교기(542)의 출력(544)과 같은, 입력 제어 신호의 레벨에 응답하여 전압 레벨을 생성하도록 구성된 임의의 회로를 대안적으로 포함할 수 있다.
Vout의 전압 레벨을 조정하고, 전압 레벨의 안정성을 높이기 위해, Vout은 선택적 활성화된 저항성 피드백(예를 들어, 선택적 활성화된 저항성 전압 분배기(554)), 용량성 피드백(예를 들어, 용량성 전압 분배기(572)) 및 비교기(542)를 포함하는 피드백 루프에 제공될 수 있다. 저항성 전압 분배기(554)는 출력(552)에 연결된 제1 단부 및 노드(556)(예를 들어, 제1 피드백 노드)에 선택적으로 연결된 제2 단부를 가지는 상부 저항(5580)을 가지고, 노드(556)에 연결된 제1 단부를 가지는 하부 저항(5581)을 가지는 것으로 개념적으로 묘사된다. 저항(5581)은 n형 전계 효과 트랜지스터(nFET)(562)를 통해 전압 노드(5600)에 선택적으로 연결된 제2 단부를 더 가질 수 있다. nFET(562)는 제어 신호(clk1)를 수신하기 위해 제어 신호 노드(576)에 연결된 제어 게이트, 저항(5581)의 제2 단부에 연결된 제1 소스/드레인, 및 전압 노드(5600)에 연결된 제2 소스/드레인을 가질 수 있다. 전압 노드(5600)는 Vout의 목표 전압 레벨과 상이한(예를 들어 더 낮은) 전압 레벨을 수신하도록 구성될 수 있다. 전압 노드(5600)는 접지 또는 0V일 수 있는 공급 전압(Vss)과 같은 바닥 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 일 예시로서, 저항(5580)은 저항(5581)의 저항 값의 10 내지 20배인 저항 값을 가질 수 있다. 정적 저항으로 표시되는 반면, 저항(5580 및 5581)은 5580/(5580+5581)의 저항 비율을 바꾸는 것을 허용하기 위해 조정 가능한 저항을 대안으로 나타낼 수 있다. 저항성 전압 분배기의 조정 가능한 저항은 잘 알려져 있다. 예를 들어, Qiao 등의 미국 특허 번호 제9,659,602호를 참조한다.
노드(556)는 전송 게이트(578)를 통해 노드(예를 들어, 제2 피드백 노드)(566)에 선택적으로 연결될 수 있다. 전송 게이트(578)는 제어 신호(clk3)를 수신하기 위해 제어 신호 노드(582)에 연결된 제어 게이트, 노드(556)에 연결된 제1 소스/드레인 및 노드(566)에 연결된 제2 소스/드레인을 가지는 nFET(580)를 포함할 수 있다. 전송 게이트(578)는 제어 신호(/clk3)를 수신하기 위해 제어 신호 노드(586)에 연결된 제어 게이트, 노드(556)에 연결된 제1 소스/드레인, 및 노드(566)에 연결된 제2 소스/드레인을 가지는 p형 전계 효과 트랜지스터(pFET)(584)를 더 포함할 수 있다. 제어 신호(/clk3)는 제어 신호(clk3)의 보완일 수 있다. 대안적으로, 전송 게이트(578)는 단일 트랜지스터, 예를 들어, nFET(580)로 대체될 수 있다.
노드(556)는 제어 신호(clk1)을 수신하기 위해 제어 신호 노드(576)에 연결된 제어 게이트, 저항(5580)의 제2 단부에 연결된 제1 소스/드레인 및 노드(556)에 연결된 제2 소스/드레인을 가지는 nFET(588)를 통해, 저항(5580) 및 출력(552)에 선택적으로 더 연결될 수 있다. 그리고 노드(556)는 제어 신호(/clk1)를 수신하기 위해 제어 신호 노드(596)에 연결된 제어 게이트, 노드(556)에 연결된 제1 소스/드레인 및 전압 노드(592)에 연결된 제2 소스/드레인을 가지는 nFET(594)를 통해, 전압 노드(592)에 선택적으로 더 연결될 수 있다. 제어 신호(/clk1)는 제어 신호(clk1)의 보완일 수 있다. 전압 노드(592)는 Vout의 목표 전압 레벨 및 전압 노드(5600)의 전압 레벨 사이에서 전압 레벨을 수신하도록 구성될 수 있다. 전압 노드(592)는 비교기(542)의 전압 도메인 내에서, 예를 들어, 비교기(542)가 동작하도록 구성되는 전압 레벨의 범위 내에서 전압 레벨을 수신하도록 더 구성될 수 있다. 일부 실시예에 대해, 전압 노드(592)는 제어 신호(Vref) 근처의 전압 레벨을 수신하도록 구성될 수 있다. 전압 노드(592)는 공급 전압(Vcc)와 같은 상부 레일 공급 전압을 수신하도록 구성될 수 있다.
노드(556)가 노드(566), 전압 노드(5600), 및 출력(552)에 연결되는 동안, 전압 노드(592)로부터 절연되는 동안, 노드(556)는 저항(5580 및 5581)의 저항 비율에 따라, 전압 노드(5600)의 전압 레벨 및 Vout 사이에서, 전압 레벨, 예를 들어, Vfeedback을 추정할 수 있다. Vfeedback은 비교기(542)의 제2 입력에 제공될 수 있고, 이에 의해 Vout의 전압 레벨이 Vref의 전압 레벨 보다 낮은 Vfeedback의 전압 레벨을 초래할 때, 제1 논리 레벨, 예를 들어, 논리 하이 레벨을 가지고, Vout의 전압 레벨이 Vref의 전압 레벨보다 높은 Vfeedback의 전압 레벨을 초래할 때, 제2 논리 레벨, 예를 들어, 논리 로우 레벨을 가지는 비교기(542)의 출력 신호를 생성한다. 이러한 방식으로, 비교기(542)의 제1 논리 레벨은 예를 들어, Vout이 목표 전압 레벨보다 낮을 때, 오실레이터(546)의 출력을 차지 펌프(548)에 전달함으로써, 차지 펌프(548)를 활성화하도록 전압 생성 회로(550)에 신호를 보낼 수 있다. 대조적으로, 비교기(542)의 제2 논리 레벨은 예를 들어, Vout이 목표 전압 레벨보다 높을 때, 오실레이터(546)의 출력을 차지 펌프(548)로부터 절연하기 위해, 차지 펌프(548)를 비활성화하도록 전압 생성 회로(550)에 신호를 보낼 수 있다. 저항(5581)에 대한 저항(5580)의 비율은 출력 전압(Vout)이 그 목표 전압 레벨과 같을 때 제어 신호(Vref)와 동일한 피드백 전압(Vfeedback)을 제공하도록 크기가 정해질 수 있다.
전압 생성 시스템(500)은 용량성 전압 분배기(572)를 더 포함할 수 있다. 도시된 바와 같이, 용량성 전압 분배기(572)는 출력(552)에 연결된 제1 전극 및 노드(566)에 연결된 제2 전극을 가지는 상부 커패시턴스(5740)를 포함할 수 있고, 노드(566)에 연결된 제1 전극 및 전압 노드(5600)에 연결된 제2 전극을 가지는 하부 커패시턴스(5741)를 더 포함할 수 있다. 일 예시로서, 커패시턴스(5740)는 커패시턴스(5741)의 커패시턴스 값의 대략 5배인 커패시턴스 값을 가질 수 있다. 더 큰 커패시턴스 비율이 더 원활한 전압 제어를 만들지만, 일반적으로 더 큰 영역을 요구한다.
전압 생성 시스템(500)은 예를 들어, 제어 신호(RegEn)을 수신하도록 구성된 제어 신호 노드(599)에 연결된 제어 게이트를 가진 nFET(598)을 통해 전압 노드(5601)에 노드(566)를 선택적으로 더 연결할 수 있다. nFET(598)를 비활성화하는 것은 노드(566)가 Vout의 분배된 전압 레벨을 나타내는 전압 레벨을 가지게 함으로써 전압 조정을 가능하게 하는 역할을 할 수 있다. nFET(598)를 활성화하는 것은 노드(566)를 전압 노드(5601)의 전압 레벨로 풀링함으로써 전압 조정을 비활성화하는 역할을 할 수 있다. 전압 노드(5601)는 접지 또는 0V일 수 있는 공급 전압(Vss)와 같은 하부 레일 공급 전압, 예를 들어, 기준 전위를 수신하도록 구성될 수 있다. 대안적으로, 전압 노드(5601)는 전압 조정이 비활성화되는 동안 비교기(542)의 출력(544)의 원하는 논리 레벨에 따라, 제어 신호(Vref)보다 더 높은 전압 레벨을 수신하도록 구성될 수 있다. 이는 공급 전압(Vcc)과 같은 상부 레일 공급 전압을 포함할 수 있다. 또한, 오실레이터(546)는 제어 신호(RegEn)가 노드(566)를 전압 노드(5601)에 연결하도록 구성된 논리 레벨을 가지면 비활성화 될 수 있고, 비교기(542)의 출력(544)의 논리 레벨이 관련 없을 수 있다.
동작 시, 노드(566)를 Vout의 분배된 전압 레벨을 나타내는 전압 레벨로 충전한 후, 노드(556)는 각각 전송 게이트(578)를 비활성화하고 nFET(562)를 비활성화함으로써, 노드(566)로부터 및 전압 노드(5600)로부터 절연될 수 있다. Vout의 전압 레벨의 변화는 노드(566)에서 전압 레벨에 여전히 반영될 수 있지만, 저항성 전압 분배기(554)를 통한 전류 소모는 완화될 수 있다.
노드(556)가 노드(566)으로부터 및 노드(5600)으로부터 절연되는 동안, 노드(556)는 nFET(588)을 비활성화함으로써 출력(552)으로부터 더 절연될 수 있다. 이 경우에서, 전압 생성 시스템(500)은 도 4의 전압 생성 시스템(400)과 대조적으로, 레지스터(5580) 아래에 존재할 수 있는 임의의 기생 커패시턴스를 충전할 필요가 없을 수 있다. 이는 관련 기술에 비해 전력 소비의 추가 감소를 용이하게 할 수 있다. 또한, 노드(556)는 nFET(594)를 활성화함으로써 전압 노드(592)에 연결될 수 있다.
저항성 전압 분배기(554)는 노드(566)으로부터 절연되는 동안 Vout의 전압 레벨의 변화가 노드(566)에서 전압 레벨에 여전히 반영될 수 있는 반면, 전류 누설은 불가피할 수 있으며, 이러한 방식에서 계속적 동작은 Vout의 결과적인 전압 레벨에서 오류를 야기할 수 있다. 또한, 예를 들어, 출력(552)에 부하를 가하는 것으로부터의, Vout의 전압 레벨에서 현저한 변화는 노드(566)의 전압 레벨에 적절하게 반영되지 않을 수 있다. 이와 같이, 전압 생성 시스템(500)은 노드(556)를 노드(566)에, 출력(552)에, 그리고 전압 노드(5600)에 주기적 또는 선택적으로 재연결하도록 구성될 수 있다. 도 4의 전압 생성 시스템과 대조적으로, 저항성 피드백이 비활성화되면, 노드(556)는 전압 노드(592)의 전압 레벨에서 nFET(594)의 임계 전압(Vt)를 뺀 것과 동일한 전압 레벨을 향해 평형을 이룰 수 있고, 이는 Vout의 전압 레벨을 나타내는 Vfeedback의 전압 레벨에 더 가까울 것으로 예상될 수 있다. 이와 같이, 더 적은 지연은 저항성 피드백을 활성화할 때(예를 들어, 재활성화), 출력(552)에 그리고 전압 노드(5600)에 노드(556)을 연결하는 것과, 노드(566)에 노드(556)를 연결하는 것 사이에 활용될 수 있다. 이러한 지연은 Vout의 목표 전압 레벨과 독립적일 수 있고, 동일한 지연은 Vout의 다양한 상이한 목표 전압 레벨에 활용될 수 있고, 이는 관련 기술에 비해 덜 복잡한 제어 방식을 용이하게 할 수 있다. 또한, 이러한 지연은 전압 노드(592)의 전압 레벨에서 nFET(594)의 Vt를 뺀 값이 Vref에 근접함에 따라 0에 근접할 수 있다.
도 6은 일 실시예에 따른 제어 신호 생성기(600)의 블록 개략도이다. 제어 신호 생성기(600)는 컨트롤러, 예를 들어, 제어 로직(116)의 기능을 나타낼 수 있다. 제어 신호 생성기(600)는 다수의 직렬 연결된 플립플롭(661), 예를 들어, D 플립플롭을 포함할 수 있다. 예를 들어, 제1 플립플롭(6610)은 전압 생성 회로, 예를 들어, 비교기(542)의 출력(544)을 가능하게 하기 위한 요구를 나타내는 신호를 수신하도록 구성된 신호 노드에 연결된 입력(예를 들어, D 입력)을 가질 수 있다. 제1 플립플롭(6610)의 입력(예를 들어, 비교기(542)의 출력(544)으로부터의 플래그 신호)은 AND 게이트(663)의 각각의 입력에 더 연결될 수 있다. 제1 플립플롭(6610)의 출력(예를 들어, Q 출력)은 제2 플립플롭(6611)의 입력(예를 들어, D 입력)에 연결될 수 있다. 제2 플립플롭(6611)의 입력은 AND 게이트(663)의 각각의 입력에 더 연결될 수 있다. 이러한 직렬 연결은 각각의 플립플롭(661)에 대해 반복될 수 있고 플립플롭(661Y)의 출력(예를 들어, Q 출력)은 0에서 F-1 까지의 Y의 각각의 값에 대한 플립플롭(661Y+1)의 입력(예들 들어, D 입력)에 연결될 수 있다. 각각의 플립플롭(6610 내지 661F)의 입력(예를 들어, D 입력)은 AND 게이트(663)의 각각의 입력에 연결될 수 있고, 각각의 플립플롭(6610 내지 661F)의 출력(예를 들어, Q 출력)은 AND 게이트(663)의 각각의 입력에 연결될 수 있다. 이러한 방식으로, 도 6에 도시된 바와 같이, AND 게이트(663)는 다수의 플립플롭(661) 또는 이러한 예시에서 F+2 입력보다 하나 이상의 입력을 포함할 수 있다.
각각의 플립플롭(6610 내지 661F)은 클럭 신호(clk_pmp)와 같은 제1 클럭 신호를 수신하도록 구성된 클럭 신호 노드(예를 들어, 오실레이터(546)의 출력(545))에 연결된 클럭 입력(CLK)을 가질 수 있다. 이러한 방식으로, AND 게이트(663)의 출력은 임의의 플립플롭(661)의 출력 또는 플립플롭(6610)의 입력이 논리 로우이면, 논리 로우 레벨을 가질 수 있고, 플립플롭(661)의 모든 출력 및 플립플롭(6610)의 입력이 논리 하이이면 논리 하이 레벨을 가질 수 있다. 클럭된 플립플롭(661)의 특성으로 인해, AND 게이트(663)의 출력은 F+1과 같은(또는 더 큰) 클럭 신호(clk_pmp)의 다수의 연속적인 클럭 사이클에 대해 논리 하이 레벨을 가지는 비교기(542)의 출력(544)에 응답하여 논리 하이 레벨을 가질 수 있다.
AND 게이트(663)의 출력은 OR 게이트(665)의 제1 입력에 연결될 수 있다. OR 게이트(665)의 제2 입력은 외부 클럭 신호(clk_ext)와 같은 제2 클럭 신호를 수신하도록 구성된 클럭 신호 노드(667)에 연결될 수 있다. 도시되지 않았지만, 외부 클럭 신호(clk_ext)는 예를 들어, 제어 링크(132)를 통해 메모리(100)에 의해 수신될 수 있다. 대안적으로, 제2 클럭 신호는 집적 회로 디바이스에서 내부적으로 생성될 수 있다.
제2 클럭 신호는 제1 클럭 신호의 주기 보다 더 큰 주기를 가질 수 있다. 일부 실시예에서, 제2 클럭 신호는 제1 클럭 신호의 주기보다 적어도 한 자릿수 큰 주기를 갖는다. 추가적인 실시예에서, 제2 클럭 신호는 제1 클럭 신호의 주기보다 적어도 두 자릿수 큰 주기를 갖는다. 일 예시에서, 제1 클럭 신호의 주기는 수십 나노초(nanosecond) 정도일 수 있는 반면, 제2 클럭 신호의 주기는 마이크로초(microsecond) 정도 일 수 있다. 제1 클럭 신호의 주기가 짧을수록 전압 생성 시스템의 급격한 부하 변화에 대한 응답 증가가 용이할 수 있다. 제2 클럭 신호의 주기가 클수록 저항성 전압 분배기의 주기적인 활성화를 줄임으로써 전력 절약을 용이하게 할 수 있다. 제2 클럭 신호는 제1 클럭 신호보다 더 낮은 듀티 사이클을 더 가질 수 있다. 예를 들어, 제2 클럭 신호는 12.5%의 듀티 사이클을 가질 수 있다. 제2 클럭 신호의 더 낮은 듀티 사이클은 전력 절약을 제공할 수 있으나, 제2 클럭 신호의 듀티 사이클은 저항성 전압 분배기(554)가 활성화될 때, 노드(566)가 노드(556)와 평형에 도달하는 것을 용이하게 하도록 선택될 수 있다.
OR 게이트(665)의 출력은 선택적인 플립플롭(예를 들어, D 플립플롭)(669)의 입력(예를 들어, D 입력)에 연결될 수 있다. 플립플롭(669)은 오실레이터(546)의 출력(545)으로부터의 클럭 신호(clk_pmp)와 같은 제1 클럭 신호를 수신하도록 구성된 신호 노드에 연결된 클럭 입력(CLK)을 가질 수 있다. 플립플롭(669)의 출력(예를 들어, Q 출력)은 제어 신호(clk1)를 제공하기 위해 제어 신호 노드(576)에 연결될 수 있다. 플립플롭(669)은 제1 클럭 신호에 제어 신호(clk1)의 천이를 동기화하기 위해 제공될 수 있다. 그러나, 유사한 기능이 플립플롭(669)이 없는 경우 제공될 수 있고, 플립플롭(669)이 제거될 수 있다.
플립플롭(669)의 출력은 인버터(6730)의 입력에 더 연결될 수 있고, 이의 출력은 제어 신호(/clk1)를 제공하기 위해 제어 신호 노드(596)에 연결될 수 있다. 플립플롭(669)의 출력(예를 들어, Q 출력)은 선택적인 플립플롭(671)(예를 들어, D 플립플롭)의 입력(예를 들어, D 입력), 및 AND 게이트(675)의 제1 입력에 더 연결될 수 있다. 플립플롭(671)은 오실레이터(546)의 출력(545)으로부터 클럭 신호(clk_pmp)와 같은 제1 클럭 신호를 수신하도록 구성된 신호 노드에 연결되는 클럭 입력(CLK)를 가질 수 있다. 플립플롭(671)의 출력은 AND 게이트(675)의 제2 입력에 연결될 수 있고, 이의 출력은 제어 신호(clk3)를 제공하기 위해 제어 신호 노드(582)에 연결될 수 있다. 플립플롭(671)은 제어 신호(clk1) 및 제어 신호(clk3)의 천이 사이에서, 지연, 예를 들어, 제1 클럭 신호의 하나의 클럭 사이클을 제공할 수 있다. AND 게이트(675)의 출력은 인버터(6731)의 입력에 더 연결될 수 있고, 이의 출력은 제어 신호(/clk3)를 제공하기 위해 제어 신호 노드(586)에 연결될 수 있다. 추가적인 지연, 예를 들어, 제1 클럭 신호의 추가적인 클럭 사이클을 제공하기 위해, 플립플롭(671)은 플립플롭(669)의 출력 및 AND 게이트(675)의 제2 입력 사이에서 직렬로 연결된 다수의 플립플롭을 나타낼 수 있다. 대안적으로, 전압 노드(592)의 전압 레벨이 제어 신호(Vref)의 전압 레벨에 도달할 경우, 그러한 지연이 문제될 수 있고, 플립플롭(671), AND 게이트(675) 및 인버터(6731)이 제거될 수 있다. 그러한 실시예의 경우, 제어 신호 노드(582)는 제어 신호 노드(576)에 연결될 수 있고, 제어 신호 노드(586)는 제어 신호 노드(596)에 연결될 수 있다.
도 5 및 6을 참조하면, 저항성 전압 분배기(554)의 선택적 가능화, 및 제2 피드백 노드(566)에 대한 제1 피드백 노드(556)의 선택적 연결이 OR 게이트(665)의 출력의 논리 레벨에 응답한다는 것을 알 수 있다. 예를 들어, 플립플롭(669 및 671)을 통해, 지연이 삽입될 수 있거나, 예를 들어, 인버터(6730 및 6731)을 통해, 논리 레벨이 반전될 수 있는 동안, 각각의 제어 신호(clk1, /clk1, clk3, 및 /clk3)는 OR 게이트(665)의 출력이 논리 레벨에 응답한다.
도 7은 일 실시예에 따른 도 6의 다양한 신호의 타이밍도의 개념적인 예이다. 트레이스(781)는 신호 노드(667)로부터의 제2 클럭 신호(clk_ext)를 나타낼 수 있다. 트레이스(783)는 오실레이터(546)의 출력(545)으로부터의 제1 클럭 신호(clk_pmp)를 나타낼 수 있다. 트레이스(785)는 비교기(542)의 출력(544)으로부터의 플래그 신호를 나타낼 수 있다. 트레이스(787)는 제어 신호 노드(576)에 대한 제어 신호(clk1)를 나타낼 수 있다. 트레이스(789)는 제어 신호 노드(582)에 대한 제어 신호 (clk3)를 나타낼 수 있다.
도 7의 다음 설명은 도 6의 예시적인 구조를 사용하여 이루어질 것이고, F가 1이라고 가정한다(예를 들어, 직렬로 연결된 2개의 플립플롭(661)). 시간 t0에서, 제2 클럭 신호(clk_ext)는 하이로 천이될 수 있다. 이에 응답하여, 제어 신호(clk1)는 시간 t1, 예를 들어, 시간 t0 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 하이로 천이될 수 있다. 시간 t1에서 하이로 천이하는 제어 신호(clk1)에 응답하여, 제어 신호(clk3)는 시간 t2, 예를 들어, 시간 t1 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 하이로 천이될 수 있다. 시간 t3에서, 제2 클럭 신호(clk_ext)는 로우로 천이될 수 있다. 이에 응답하여, 제어 신호(clk1 및 clk3)는 시간 t4, 예를 들어, 시간 t3 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 로우로 천이될 수 있다.
시간 t5에서, 플래그 신호는 하이로 천이하지만, 그후에 AND 게이트(663)의 출력이 하이로 천이되도록 하고 제어 신호(clk1)의 천이를 트리거 하기 위해 제1 클럭 신호(clk_pmp)의 충분한 수의 클럭 사이클(예를 들어, 3개의 클럭 사이클) 전에 로우로 천이될 수 있다. 플래그 신호는 제어 신호(clk1)에서 천이를 야기하기 위해 각각의 불충분한 시간, 시간 t6, t7, t8, t9 및 t10에서 이러한 하이/로우 천이를 더 만들 수 있다.
시간 t11에서, 제2 클럭 신호(clk_ext)는 하이로 천이될 수 있다. 이에 응답하여, 제어 신호(clk1)는 시간 t12, 예를 들어, 시간 t11 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 하이로 천이될 수 있다. 시간 t12에서 하이로 천이하는 제어 신호(clk1)에 응답하여, 제어 신호(clk3)는 시간 t13, 예를 들어, 시간 t12 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 하이로 천이될 수 있다. 시간 t14에서, 제2 클럭 신호(clk_ext)는 로우로 천이될 수 있다. 이에 응답하여, 제어 신호(clk1 및 clk3)는 시간 t15, 예를 들어, 시간 t14 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 사이클에서 로우로 천이될 수 있다.
시간 t16에서, 플래그 신호는 하이로 천이될 수 있고, AND 게이트(663)의 출력을 하이로 천이되도록 하고 제어 신호(clk1)의 천이를 트리거 하기 위해 제1 클럭 신호(clk_pmp)의 충분한 수의 클럭 사이클(예를 들어, 본 예시에서 3개의 클럭 사이클) 동안 하이로 유지될 수 있다. 이에 응답하여, 제어 신호(clk1)는 시간 t17, 예를 들어, 본 예시에서 시간 t16 이후 제1 클럭 신호(clk_pmp)의 4개의 클럭 사이클에서 하이로 천이될 수 있다. 시간 t17에서 하이로 천이하는 제어 신호(clk1)에 응답하여, 제어 신호(clk3)는 시간 t18, 예를 들어, 시간 t17 이후 제1 클럭 신호(clk_pmp)의 하나의 클럭 싸이클에서 하이로 천이될 수 있다. 시간 t19에서, 제2 클럭 신호(clk_ext)는 하이로 천이될 수 있다. 시간 t20에서, 제2 클럭 신호(clk_ext)는 로우로 천이될 수 있다. 그러나, 플래그 신호가 시간 t19에서 제1 클럭 신호(clk_pmp)의 충분한 수의 클럭 사이클 동안 하이이기 때문에, 제2 클럭 신호의 천이는 제어 신호(clk1 및 clk3)에 영향을 미치지 않을 수 있다. 시간 t21에서, 플래그 신호는 로우로 천이될 수 있다. 이에 응답하여, 제어 신호(clk1 및 clk3)는 시간 t22, 예를 들어, 시간 t21 이후 제1 클럭 신호(clk_pmp)의 하나의 사이클에서 로우로 천이될 수 있다.
도 8은 일 실시예에 따른 장치를 작동하는 방법의 플로우차트이다. 방법은 예를 들어, 반도체 메모리의 액세스 작업 동안, 집적 회로 디바이스의 내부 전압 레벨을 생성하는 것에 관한 동작을 나타낼 수 있다. 방법은 예를 들어, 명령어 레지스터(128)에 저장된, 컴퓨터 판독 가능한 명령어의 형태일 수 있다. 이러한 컴퓨터 판독 가능한 명령어는 장치(예를 들어, 장치의 관련 컴포넌트)가 방법을 수행하도록 하기 위해 컨트롤러, 예를 들어, 제어 로직(116)에 의해 실행될 수 있다.
801에서, 전압 생성 시스템의 전압 생성 조정이 활성화 될 수 있다. 예를 들어, 도 5의 전압 생성 시스템을 참조하면, 제어 신호(RegEn)는 논리 로우 레벨로 천이될 수 있다. 803에서, 전압 생성 시스템의 저항성 피드백이 활성화 될 수 있다. 예를 들어, 저항성 전압 분배기(554)는 제어 신호(clk1 및 clk3)을 논리 하이 레벨로 천이하는 것(예를 들어, 도 6 및 7을 참조하여 설명됨) 및 제어 신호(/clk1 및 /clk3)을 논리 로우 레벨로 천이하는 것(예를 들어, 각각, 제어 신호(clk1 및 clk3)의 보완으로서)에 의해 활성화 될 수 있다.
805에서, 전압 생성 시스템의 출력이 이의 목표 전압 레벨에 도달하였는지 여부를 판단할 수 있다. 예를 들어, 피드백 전압(Vfeedback)이 제어 신호(Vref)의 전압 레벨에 도달하였는지 여부를 판단할 수 있다. 출력이 그 목표 전압 레벨에 도달하지 않은 경우, 방법은 저항성 피드백을 활성화(예를 들어, 활성화 유지)하기 위해 803으로 돌아갈 수 있다. 807에서, 클럭 신호가 특정 논리 레벨을 가지는지 여부를 판단할 수 있다. 예를 들어, 제2 클럭 신호(clk_ext)가 논리 하이 레벨을 가지는지 여부를 판단할 수 있다. 클럭 신호가 특정 논리 레벨을 가지는 경우, 방법은 저항성 피드백을 활성화(예를 들어, 활성화 유지)하기 위해 803으로 돌아갈 수 있다. 클럭 신호가 807에서 특정 논리 레벨을 가지지 않고, 출력이 805에서 그 목표 전압 레벨에 도달한 경우, 저항성 피드백은 809에서 비활성화 될 수 있다. 예를 들어, 저항성 전압 분배기(554)는 제어 신호(clk1 및 clk3)를 논리 로우 레벨로 천이하는 것(예를 들어, 도 6 및 7을 참조하여 설명됨) 및 제어 신호(/clk1 및 /clk3)를 논리 하이 레벨로 천이하는 것(예를 들어, 각각, 제어 신호(clk1 및 clk3)의 보완으로써)에 의해 비활성화 될 수 있다.
811에서, 전압 생성 시스템의 저항성 피드백을 비활성화한 후, 전압 생성 시스템의 출력이 특정 시간 주기 동안 그 목표 전압 레벨 아래로 유지되는지 여부가 판단될 수 있다. 예를 들어, 피드백 전압(Vfeedback)이 기 결정된 수의 클럭 사이클, 예를 들어, 제1 클럭 신호(clk_pmp)의 특정 수의 사이클(예를 들어, 연속 사이클)동안 제어 신호의 전압 레벨(Vref) 아래로 유지되었는지 여부가 판단될 수 있다. 도 6을 참조하면, 제어 신호 생성기(600)에 통합된 다수의 플립플롭(661)은 제1 클럭 신호의 기 결정된 수의 클럭 사이클을 선택, 예를 들어, 정의하는데 사용될 수 있다. 출력이 특정 시간 주기 동안 목표 전압 레벨 아래로 유지되지 않은 경우, 방법은 저항성 피드백을 비활성(예를 들어, 비활성 유지)하기 위해 809로 돌아갈 수 있다. 출력이 특정 시간 주기 동안 목표 전압 레벨 아래로 유지된 경우, 방법은 저항성 피드백을 활성화하기 위해 803으로 돌아갈 수 있다. 일부 실시예에서, 방법은 클럭 신호(예를 들어, 제2 클럭 신호(clk_ext))가 특정 논리 레벨을 가지는 것으로 판단되면 저항성 피드백을 활성화하기 위해 803으로 더 돌아갈 수 있다.
도 9는 일 실시예에 따른 집적 회로 디바이스의 전압 조정의 상태도(900)이다. 예를 들어, 상태도(900)는 메모리 셀 어레이의 메모리 셀에서, 액세스 작업, 예를 들어, (판독 작업 또는 검증 작업을 포함할 수 있는) 센싱 작업, 프로그래밍 작업 또는 삭제 작업 동안 메모리의 전압 생성 시스템의 조정에 대응할 수 있다. 상태도(900)는 컨트롤러, 예를 들어, 제어 로직(116)의 처리를 나타낼 수 있다. 상태도(900)의 동작은 예를 들어, 명령어 레지스터(128)에 저장된, 컴퓨터 판독 가능한 명령어의 형태로 정의될 수 있다. 이러한 컴퓨터 판독 가능한 명령어는 집적 회로 디바이스(예를 들어, 메모리)가 상태도(900)의 동작을 수행하도록 하기 위해 컨트롤러, 예를 들어, 제어 로직(116)에 의해 실행될 수 있다. 상태도(900)는 도 5의 전압 생성 시스템(500) 및 예시로서 제어 신호 생성기(600)를 참조하여 논의될 것이다.
상태도(900)는 전압 조정이 비활성화된 상태(9200)에서 초기화될 수 있다. 예를 들어, 제어 신호(RegEn)는 논리 하이 레벨을 가질 수 있다. 천이 지점(9220)은 논리 로우 레벨로 천이하는 제어 신호(RegEn)에 응답할 수 있고, 그러면 상태는 전압 조정이 활성화된 상태(9201)로 진행할 수 있다. 제어 신호(RegEn)는 메모리의 액세스 작업의 초기화 동안 논리 로우 레벨로 천이할 수 있고, 액세스 작업 동안 논리 로우 레벨에서 유지할 수 있다.
천이 지점(9221)은 전압 조정이 최초로 활성화될 때, 전압 생성 시스템(500)의 목표 전압 레벨보다 낮은 Vout의 전압 레벨 또는 논리 하이 레벨을 가지는 제2 클럭 신호(clk_ext)에 응답할 수 있고, 그러면, 활성화된 저항성 피드백, 예를 들어, 논리 하이 레벨을 가지는 제어 신호(clk1 및 clk3) 및 논리 로우 레벨을 가지는 제어 신호(/clk1 및 /clk3)를 가지는 상태(9202)로 진행할 수 있다. 일부 실시예에서, 제어 신호(RegEn)는 제2 클럭 신호(clk_ext)의 논리 하이 레벨로의 천이와 동기화된 논리 로우 레벨로 천이할 수 있다. 일반적으로 상태(9201)에서 발생할 가능성은 적지만, 천이 지점(9222)은 전압 조정이 최초로 활성화될 때, 전압 생성 시스템(500)의 목표 전압 레벨보다 높은 Vout의 전압 레벨 또는 논리 로우 레벨을 가지는 제2 클럭 신호(clk_ext)에 응답할 수 있고, 그러면, 비활성화된 저항성 피드백, 예를 들어, 논리 로우 레벨을 가지는 제어 신호(clk1 및 clk3) 및 논리 하이 레벨을 가지는 제어 신호(/clk1 및 /clk3)를 가지는 상태(9203)로 진행할 수 있다.
상태(9202)에서, 천이 지점(9223)은 전압 생성 시스템(500)의 목표 전압 레벨보다 높은 Vout의 전압 레벨 및 논리 로우 레벨을 가진 제2 클럭 신호(clk_ext)에 응답할 수 있고, 그러면 상태는 비활성화된 저항성 피드백을 가진 상태(9203)로 진행할 수 있다. 상태(9203)에서, 천이 지점(9224)은 특정 시간 주기동안 전압 생성 시스템(500)의 목표 전압 레벨보다 낮은 Vout의 전압 레벨이나 논리 하이 레벨을 가진 제2 클럭 신호(clk_ext)에 응답할 수 있고, 그러면 상태는 활성화된 저항성 피드백을 가진 상태(9202)로 진행할 수 있다. 상태(9202 및 9203)에서, 천이 지점(9225 및 9226)은 각각, 논리 하이 레벨을 가진 제어 신호(RegEn)에 응답할 수 있고, 그러면 어느 시나리오에서도, 비활성화된 전압 조정을 가진 9200으로 진행할 수 있다.
결론
특정 실시예가 본 명세서에서 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정 실시예를 대체할 수 있다는 것이 기술분야의 통상의 기술자에 의해 인식될 것이다. 실시예의 많은 각색들이 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 출원은 실시예의 임의의 각색 또는 변형을 포함하도록 의도된다.

Claims (26)

  1. 집적 회로 디바이스(integrated circuit device)를 위한 전압 생성 시스템에 있어서,
    제1 피드백 노드(feedback node) 및 상기 전압 생성 시스템의 출력 사이에 연결된 제1 저항을 가지고, 제1 전압 레벨을 수신하도록 구성된 제1 전압 노드와 상기 제1 피드백 노드 사이에 연결된 제2 저항을 가지는 저항성(resistive) 전압 분배기;
    제2 피드백 노드 및 상기 전압 생성 시스템의 상기 출력 사이에 연결된 제1 커패시턴스를 가지고, 상기 제1 전압 노드와 상기 제2 피드백 노드 사이에 연결된 제2 커패시턴스를 가지는 용량성(capacitive) 전압 분배기;
    상기 제2 피드백 노드에 연결된 제1 입력을 가지고, 제어 신호 노드에 연결된 제2 입력을 가지고, 출력을 가지는 비교기; 및
    상기 비교기의 출력의 논리 레벨(logic level) 및 클럭 신호에 응답하여 상기 전압 생성 시스템의 출력에서 전압 레벨을 생성하도록 구성된 전압 생성 회로를 포함하고;
    상기 제1 피드백 노드는 상기 제2 피드백 노드에 선택적으로 연결되고;
    상기 제1 저항은 상기 제1 피드백 노드에 선택적으로 연결되고;
    상기 제2 저항은 상기 제1 전압 노드에 선택적으로 연결되고; 및
    상기 제1 피드백 노드는 상기 제1 전압 레벨과 상이한 제2 전압 레벨을 수신하도록 구성된 제2 전압 노드에 선택적으로 연결되는, 전압 생성 시스템.
  2. 제1항에 있어서, 상기 클럭 신호는 제1 클럭 신호이고, 상기 전압 생성 시스템은:
    상기 비교기의 출력, 상기 제1 클럭 신호, 및 상기 제1 클럭 신호보다 더 큰 주기를 가지는 제2 클럭 신호에 응답하여 복수의 제어 신호를 생성하도록 구성된 제어 신호 생성기를 더 포함하고;
    상기 제어 신호 생성기는 특정 논리 레벨을 가지는 상기 제2 클럭 신호에 응답하여 제1 논리 레벨을 가지도록 상기 복수의 제어 신호 중 제1 제어 신호 및 상기 복수의 제어 신호 중 제2 제어 신호를 생성하도록 구성되고;
    상기 제어 신호 생성기는 상기 제1 클럭 신호의 미리 결정된 수의 사이클 동안 특정 논리 레벨을 가지는 상기 비교기의 출력에 응답하여 상기 제1 논리 레벨을 가지도록 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하도록 구성되고; 및
    상기 제어 신호 생성기는 특정 논리 레벨과 상이한 논리 레벨을 가지는 상기 비교기의 출력 및 특정 논리 레벨과 상이한 논리 레벨을 가지는 제2 클럭 신호에 응답하여 상기 제1 논리 레벨과 상이한 제2 논리 레벨을 가지도록 상기 제1 제어 신호 및 상기 제2 제어 신호를 생성하도록 구성되는, 전압 생성 시스템.
  3. 제2항에 있어서, 상기 제1 논리 레벨은 논리 하이(high) 레벨이고, 상기 제2 클럭 신호의 특정 논리 레벨은 논리 하이 레벨이고, 및 상기 비교기의 출력의 특정 논리 레벨은 논리 하이 레벨인, 전압 생성 시스템.
  4. 제2항에 있어서, 상기 제1 클럭 신호의 미리 결정된 수의 사이클은 상기 제1 클럭 신호의 제1 미리 결정된 수의 사이클을 포함하고, 상기 제어 신호 생성기는 상기 제1 제어 신호의 상기 논리 레벨을 상기 제1 논리 레벨로 천이한 후 상기 제1 클럭 신호의 제2 미리 결정된 수의 사이클만큼 상기 제2 제어 신호의 논리 레벨이 상기 제1 논리 레벨로 천이하도록 구성되고, 상기 제어 신호 생성기는 상기 제1 제어 신호의 논리 레벨을 제2 논리 레벨로 천이하는 것과 동시에 제2 제어 신호의 논리 레벨을 제2 논리 레벨로 천이하도록 구성되는, 전압 생성 시스템.
  5. 제4항에 있어서, 상기 제어 신호 생성기는 상기 제1 제어 신호의 보완으로서 상기 복수의 제어 신호의 제3 제어 신호를 생성하도록 더 구성되고, 상기 제1 피드백 노드는 상기 제1 논리 레벨을 가진 상기 제2 제어 신호에 응답하는 제2 피드백 노드에 연결되고, 상기 제1 저항은 상기 제1 논리 레벨을 가진 상기 제1 제어 신호에 응답하는 상기 제1 피드백 노드에 연결되고, 상기 제2 저항은 상기 제1 논리 레벨을 가진 상기 제1 제어 신호에 응답하는 상기 제1 전압 노드에 연결되고, 상기 제1 피드백 노드는 상기 제1 논리 레벨을 가진 상기 제3 제어 신호에 응답하는 상기 제2 전압 노드에 연결되는, 전압 생성 시스템.
  6. 제5항에 있어서, 상기 제어 신호 생성기는 상기 제2 제어 신호의 보완으로서 상기 복수의 제어 신호의 제4 제어 신호를 생성하도록 더 구성되고, 상기 제1 피드백 노드는 상기 제2 논리 레벨을 가진 상기 제4 제어 신호에 응답하는 상기 제2 피드백 노드에 더 연결되는, 전압 생성 시스템.
  7. 제2항에 있어서,
    복수의 직렬 연결된 플립플롭-여기서, 상기 복수의 직렬 연결된 플립플롭의 각각의 플립플롭은 입력, 출력 및 클럭 입력을 가지고, 상기 복수의 직렬 연결된 플립플롭의 각각의 플립플롭의 상기 클럭 입력은 상기 제1 클럭 신호를 수신하도록 구성된 제1 클럭 신호 노드에 연결됨-;
    복수의 입력 및 출력을 가지는 AND 게이트-여기서, 상기 복수의 직렬 연결된 플립플롭의 각각의 플립플롭의 상기 입력은 상기 복수의 입력의 각각의 입력에 연결되고, 상기 복수의 직렬 연결된 플립플롭의 각각의 플립플롭의 상기 출력은 상기 복수의 입력의 각각의 입력에 연결됨-; 및
    제1 입력, 제2 입력 및 출력을 가지는 OR 게이트를 더 포함하고, 여기서 상기 제1 입력은 상기 AND 게이트의 상기 출력에 연결되고, 상기 제2 입력은 상기 제2 클럭 신호를 수신하도록 구성된 제2 클럭 신호에 연결되는, 전압 생성 시스템.
  8. 제7항에 있어서, 상기 제1 피드백 노드는 상기 OR 게이트의 상기 출력의 논리 레벨에 응답하는 상기 제2 피드백 노드에 선택적으로 연결되고, 상기 제1 저항은 상기 OR 게이트의 상기 출력의 상기 논리 레벨에 응답하는 상기 제1 피드백 노드에 선택적으로 연결되고, 상기 제2 저항은 상기 OR 게이트의 상기 출력의 상기 논리 레벨에 응답하는 상기 제1 전압 노드에 선택적으로 연결되고, 상기 제1 피드백 노드는 상기 OR 게이트의 상기 출력의 상기 논리 레벨에 응답하는 상기 제2 전압 노드에 선택적으로 연결되는, 전압 생성 시스템.
  9. 제7항에 있어서, 상기 AND 게이트는 제1 AND 게이트이고, 상기 복수의 직렬 연결된 플립플롭은 복수의 직렬 연결된 제1 플립플롭이고, 상기 전압 생성 시스템은:
    상기 OR 게이트의 상기 출력에 연결된 입력, 출력 및 상기 제1 클럭 신호 노드에 연결된 클럭 입력을 가진 제2 플립플롭;
    상기 제2 플립플롭의 상기 출력에 연결된 입력, 출력, 및 상기 제1 클럭 신호 노드에 연결된 클럭 입력을 가진 제3 플립플롭; 및
    상기 제2 플립플롭의 상기 출력에 연결된 제1 입력, 상기 제3 플립플롭의 상기 출력에 연결된 제2 입력, 및 출력을 가진 제2 AND 게이트를 더 포함하는, 전압 생성 시스템.
  10. 제9항에 있어서, 상기 제1 피드백 노드는 상기 제2 AND 게이트의 상기 출력의 논리 레벨에 응답하는 상기 제2 피드백 노드에 선택적으로 연결되고, 상기 제1 저항은 상기 제2 플립플롭의 상기 출력의 논리 레벨에 응답하는 상기 제1 피드백 노드에 선택적으로 연결되고, 상기 제2 저항은 상기 제2 플립플롭의 상기 출력의 상기 논리 레벨에 응답하는 상기 제1 전압 노드에 선택적으로 연결되고, 상기 제1 피드백 노드는 상기 제2 플립플롭의 상기 출력의 상기 논리 레벨에 응답하는 상기 제2 전압 노드에 선택적으로 연결되는, 전압 생성 시스템.
  11. 제1항에 있어서, 상기 제1 저항은 가변 저항이고 상기 제2 저항은 가변저항인 전압 생성 시스템.
  12. 제1항에 있어서, 상기 제2 저항에 대한 상기 제1 저항의 비율은 상기 제2 커패시턴스에 대한 상기 제1 커패시턴스의 비율보다 큰 전압 생성 시스템.
  13. 집적 회로 디바이스에 있어서,
    비교기, 용량성 피드백 및 선택적으로 활성화된 저항성 피드백을 포함하는 피드백 루프를 가진 전압 생성 시스템;
    상기 전압 생성 시스템의 출력에 선택적으로 연결된 부하; 및
    컨트롤러를 포함하고, 상기 컨트롤러는, 상기 집적 회로 디바이스가:
    상기 저항성 피드백을 활성화하게 하고;
    상기 전압 생성 시스템의 출력 전압이 목표 전압 레벨에 도달했는지 여부를 판단하게 하고;
    클럭 신호가 특정 논리 레벨을 가지는지 여부를 판단하게 하고;
    상기 목표 전압 레벨에 도달하는 상기 출력 전압 및 상기 특정 논리 레벨과 상이한 논리 레벨을 가진 상기 클럭 신호에 응답하여 상기 저항성 피드백을 비활성화하게 하고;
    상기 출력 전압이 특정 시간 주기 동안 상기 목표 전압 레벨보다 낮게 유지되는지 여부를 판단하게 하고; 및
    상기 특정 시간 주기 동안 상기 목표 전압 레벨 아래로 유지되는 상기 출력 전압에 응답하여 상기 저항성 피드백을 활성화하게 하도록 구성된, 집적 회로 디바이스.
  14. 제13항에 있어서, 상기 집적 회로 디바이스가 상기 특정 시간 주기 동안 상기 목표 전압 레벨 아래로 유지되는 상기 출력 전압에 응답하여 상기 저항성 피드백을 활성화하도록 구성된 상기 컨트롤러는 상기 집적 회로 디바이스가 상기 특정 시간 주기 동안 상기 목표 전압 레벨 아래로 유지되는 상기 출력 전압 또는 상기 특정 논리 레벨을 가진 상기 클럭 신호에 응답하여 상기 저항성 피드백을 활성화하도록 구성된 상기 컨트롤러를 포함하는, 집적 회로 디바이스.
  15. 제13항에 있어서, 상기 저항성 피드백은:
    상기 전압 생성 시스템의 상기 출력 및 제1 피드백 노드 사이에 연결된 제1 저항; 및
    상기 제1 피드백 노드 및 제1 전압 레벨을 수신하도록 구성된 제1 전압 노드 사이에 연결된 제2 저항을 포함하고,
    상기 제1 저항은 상기 제1 피드백 노드에 선택적으로 연결되고;
    상기 제2 저항은 상기 제1 전압 노드에 선택적으로 연결되고; 및
    상기 제1 피드백 노드는 상기 제1 전압 레벨과 상이한 제2 전압 레벨을 수신하도록 구성된 제2 전압 노드에 선택적으로 연결되는; 집적 회로 디바이스.
  16. 제15항에 있어서, 상기 제1 전압 레벨은 상기 전압 생성 시스템의 상기 출력의 목표 전압 레벨보다 낮고, 상기 제2 전압 레벨은 상기 제1 전압 레벨과 상기 목표 전압 레벨 사이에 있는, 집적 회로 디바이스.
  17. 제15항에 있어서, 상기 용량성 피드백은:
    상기 전압 생성 시스템의 상기 출력 및 제2 피드백 노드 사이에 연결된 제1 커패시턴스; 및
    상기 제2 피드백 노드 및 상기 제1 전압 노드 사이에 연결된 제2 커패시턴스를 포함하고,
    상기 제2 피드백 노드는 상기 제1 피드백 노드에 선택적으로 연결되는, 집적 회로 디바이스.
  18. 제17항에 있어서, 상기 컨트롤러는, 상기 집적 회로 디바이스가:
    상기 제1 저항에 상기 제1 피드백 노드를 연결하고, 상기 제1 전압 노드에 상기 제2 저항을 연결하고, 상기 제1 피드백 노드에 상기 제2 피드백 노드를 연결하기 전 상기 제2 전압 노드로부터 상기 제1 피드백 노드를 절연하게 하고; 및
    상기 제1 저항으로부터 상기 제1 피드백 노드를 절연하고, 상기 제1 전압 노드로부터 상기 제2 저항을 절연하고, 상기 제1 피드백 노드에 상기 제2 피드백 노드를 연결함과 동시에 상기 제2 전압 노드에 상기 제1 피드백 노드를 연결하게 하도록 구성되는, 집적 회로 디바이스.
  19. 메모리에 있어서,
    메모리 셀 어레이;
    비교기, 용량성 피드백, 및 선택적으로 활성화되는 저항성 피드백을 포함하는 피드백 루프를 가진 전압 생성 시스템; 및
    상기 메모리 셀의 어레이의 액세스를 위한 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 셀의 어레이의 액세스 작업 동안, 상기 메모리가:
    특정 시간 주기 동안 상기 액세스 작업에 대한 목표 전압 레벨보다 낮은 상기 전압 생성 시스템의 출력 전압 레벨, 또는 특정 논리 레벨을 가진 클럭 신호에 응답하여 상기 저항성 피드백을 활성화하게 하고; 및
    상기 목표 전압 레벨보다 높은 출력 전압 레벨 및 상기 특정 논리 레벨과 상이한 논리 레벨을 가진 상기 클럭 신호에 응답하여 상기 저항성 피드백을 비활성화하게 하도록 구성되는, 메모리.
  20. 제19항에 있어서, 상기 저항성 피드백은:
    상기 전압 생성 시스템의 상기 출력에 연결된 제1 단부를 가지고 제2 단부를 가지는 제1 저항;
    상기 제1 저항의 상기 제2 단부에 연결된 제1 소스/드레인을 가지고 제1 피드백 노드에 연결된 제2 소스/드레인을 가지는 제1 트랜지스터;
    상기 제1 피드백 노드에 연결된 제1 단부를 가지고 제2 단부를 가지는 제2 저항;
    상기 제2 저항의 상기 제2 단부에 연결된 제1 소스/드레인을 가지고 제1 전압 레벨을 수신하도록 구성된 제1 전압 노드에 연결된 제2 소스/드레인을 가지는 제2 트랜지스터; 및
    상기 제1 피드백 노드에 연결된 제1 소스/드레인을 가지고 상기 제1 전압 레벨과 상이한 제2 전압 레벨을 수신하도록 구성된 제2 전압 노드에 연결된 제2 소스/드레인을 가지는 제3 트랜지스터를 포함하는, 메모리.
  21. 제20항에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 동일한 논리 레벨에 응답하여 활성화되도록 구성되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 제1 제어 신호를 수신하도록 구성된 제1 제어 신호 노드에 연결된 제어 게이트를 가지고, 상기 제3 트랜지스터는 상기 제1 제어 신호의 보완으로써 제2 제어 신호를 수신하도록 구성된 제2 제어 신호 노드에 연결된 제어 게이트를 가지는, 메모리.
  22. 제20항에 있어서, 상기 용량성 피드백은:
    상기 전압 생성 시스템의 상기 출력에 연결된 제1 전극을 가지고 제2 피드백 노드에 연결된 제2 전극을 가지는 제1 커패시턴스; 및
    상기 제2 피드백 노드에 연결된 제1 전극을 가지고 상기 제1 전압 노드에 연결된 제2 전극을 가지는 제2 커패시턴스를 포함하는, 메모리.
  23. 제22항에 있어서,
    상기 제1 피드백 노드에 연결된 제1 소스/드레인을 가지고 상기 제2 피드백 노드에 연결된 제2 소스/드레인을 가지는 제4 트랜지스터를 더 포함하는, 메모리.
  24. 제23항에 있어서,
    상기 제1 피드백 노드에 연결된 제1 소스/드레인을 가지고 상기 제2 피드백 노드에 연결된 제2 소스/드레인을 가지는 제5 트랜지스터를 더 포함하고;
    상기 제4트랜지스터 및 상기 제5 트랜지스터는 상이한 논리 레벨에 응답하여 활성화되도록 구성되고, 상기 제4 트랜지스터는 제3 제어 신호를 수신하도록 구성된 제3 제어 신호 노드에 연결된 제어 게이터를 가지고, 상기 제5 트랜지스터는 상기 제3 제어 신호의 보완으로써 제4 제어 신호를 수신하도록 구성된 제4 제어 신호 노드에 연결된 제어 게이트를 가지는, 메모리.
  25. 제20항에 있어서, 상기 제2 전압 레벨은 상기 비교기의 전압 도메인 내에 있고, 상기 제1 전압 레벨은 상기 제2 전압 레벨보다 낮은, 메모리.
  26. 제19항에 있어서, 상기 클럭 신호는 제1 클럭 신호이고, 상기 메모리가 상기 특정 시간 주기 동안 상기 액세스 작업에 대한 상기 목표 전압 레벨보다 낮은 상기 전압 생성 시스템의 상기 출력 전압 레벨에 응답하여 상기 저항성 피드백을 활성화하도록 구성된 상기 컨트롤러는 상기 메모리가 상기 제1 클럭 신호보다 더 작은 주기를 가진 제2 클럭 신호의 상기 특정 수의 클럭 사이클동안 상기 액세스 작업에 대한 상기 목표 전압 레벨보다 낮은 상기 전압 생성 시스템의 상기 출력 전압 레벨에 응답하여 상기 저항성 피드백을 활성화하도록 구성된 상기 컨트롤러를 포함하는, 메모리.


KR1020227020112A 2019-12-20 2020-12-03 전압 생성 시스템의 조정 KR20220100031A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/722,054 2019-12-20
US16/722,054 US10872674B1 (en) 2019-12-20 2019-12-20 Regulation of voltage generation systems
PCT/US2020/062995 WO2021126535A1 (en) 2019-12-20 2020-12-03 Regulation of voltage generation systems

Publications (1)

Publication Number Publication Date
KR20220100031A true KR20220100031A (ko) 2022-07-14

Family

ID=73823567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227020112A KR20220100031A (ko) 2019-12-20 2020-12-03 전압 생성 시스템의 조정

Country Status (5)

Country Link
US (2) US10872674B1 (ko)
EP (1) EP4078581A1 (ko)
KR (1) KR20220100031A (ko)
CN (1) CN114846547A (ko)
WO (1) WO2021126535A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10872674B1 (en) * 2019-12-20 2020-12-22 Micron Technology, Inc. Regulation of voltage generation systems

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3773718B2 (ja) * 1999-09-20 2006-05-10 株式会社東芝 半導体集積回路
US7019585B1 (en) * 2003-03-25 2006-03-28 Cypress Semiconductor Corporation Method and circuit for adjusting a reference voltage signal
KR100748553B1 (ko) * 2004-12-20 2007-08-10 삼성전자주식회사 리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한반도체 메모리 장치
US20070139099A1 (en) 2005-12-16 2007-06-21 Sandisk Corporation Charge pump regulation control for improved power efficiency
US7372320B2 (en) 2005-12-16 2008-05-13 Sandisk Corporation Voltage regulation with active supplemental current for output stabilization
US7554311B2 (en) 2006-07-31 2009-06-30 Sandisk Corporation Hybrid charge pump regulation
KR20090080258A (ko) * 2008-01-21 2009-07-24 삼성전자주식회사 부하량에 따라 부스팅 효율을 높일 수 있는 부스팅 전압발생기 및 상기 부스팅 전압 발생기를 구비하는 디스플레이장치
WO2014169401A1 (en) 2013-04-18 2014-10-23 Micron Technology, Inc. Voltage control in integrated circuit devices
US9455721B2 (en) * 2014-10-09 2016-09-27 Texas Instruments Incorporated FLL oscillator/clock with an FLL control loop including a switched capacitor resistive divider
US10033268B2 (en) 2015-07-10 2018-07-24 Micron Technology, Inc. Apparatuses and methods for charge pump regulation
US9621032B2 (en) 2015-07-30 2017-04-11 Micron Technology, Inc. Generation of voltages
US10872674B1 (en) * 2019-12-20 2020-12-22 Micron Technology, Inc. Regulation of voltage generation systems

Also Published As

Publication number Publication date
WO2021126535A1 (en) 2021-06-24
EP4078581A1 (en) 2022-10-26
US11295820B2 (en) 2022-04-05
CN114846547A (zh) 2022-08-02
US10872674B1 (en) 2020-12-22
US20210193234A1 (en) 2021-06-24

Similar Documents

Publication Publication Date Title
US8780631B2 (en) Memory devices having data lines included in top and bottom conductive lines
US11302397B2 (en) Memory block select circuitry including voltage bootstrapping control
US11335415B2 (en) Memories having multiple voltage generation systems connected to a voltage regulator
KR102370187B1 (ko) 데이터 라인 설정 동작과 동시에 시딩 동작을 위한 장치 및 방법
US10305381B2 (en) Analog assisted digital switch regulator
US10404161B2 (en) Methods and apparatus for generation of voltages
KR20220100031A (ko) 전압 생성 시스템의 조정
US9019788B2 (en) Techniques for accessing memory cells
KR102372750B1 (ko) 전력 손실에 대한 응답
US11600337B2 (en) Memory device read operations
US11715502B2 (en) Voltage generation circuits
CN112447206B (zh) 将存取线驱动到目标电压电平的方法和设备
US8331191B2 (en) Semiconductor integrated circuit device
US11810626B2 (en) Generating boosted voltages with a hybrid charge pump
EP3107103A1 (en) Memory circuit for low power supply voltage