KR20220098407A - 어레이 기판 및 그 제조 방법, 디스플레이 디바이스 및 디스플레이 기판 - Google Patents

어레이 기판 및 그 제조 방법, 디스플레이 디바이스 및 디스플레이 기판 Download PDF

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KR20220098407A
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신 머우
융푸 댜오
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보에 테크놀로지 그룹 컴퍼니 리미티드
청두 비오이 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
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Abstract

어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판이 제공된다. 어레이 기판은, 베이스 기판(100) 및 베이스 기판(100) 상의 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함한다. 제1 컬러 서브-픽셀(110)은 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)은 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.

Description

어레이 기판 및 그 제조 방법, 디스플레이 디바이스 및 디스플레이 기판{ARRAY SUBSTRATE, MANUFACTURING METHOD THEREFOR, DISPLAY APPARATUS, AND DISPLAY SUBSTRATE}
본 개시내용의 적어도 하나의 실시예는 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판에 관련된다.
유기 발광 다이오드들은 자체-발광(self-luminescence), 고 효율, 밝은 컬러, 얇고 가벼운 것, 전력 절약, 컬링(curling), 넓은 사용 온도 범위 등의 이점들을 가지며, 대-면적 디스플레이, 조명, 차량 디스플레이 등과 같은 분야들에 점차적으로 적용되고 있다.
적어도 본 개시내용의 실시예는 어레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 반복 유닛들 각각은 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 초과이다.
일부 예들에서, 제1 컬러 서브-픽셀의 전류 효율은 제2 컬러 서브-픽셀의 전류 효율 미만이다.
일부 예들에서, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀 또는 녹색 서브-픽셀이다.
일부 예들에서, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은, 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우에 대응하는 서브-픽셀의 휘도에 비례하고, 대응하는 서브-픽셀의 전류 효율에 반비례한다.
일부 예들에서, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 대응하는 서브-픽셀에 입력되는 데이터 신호의 전압과 전원 전압 사이의 차이에 또한 반비례한다.
일부 예들에서, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 어레이 기판은 녹색 서브-픽셀을 추가로 포함하고, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 약 1: (0.7-1.3): (1.5-2.5)이다.
일부 예들에서, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 약 1: 1: 2이다.
일부 예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25이고, 녹색 서브-픽셀 및 적색 서브-픽셀의 채널 폭-길이 비율들 양자 모두는 3/30이다.
일부 예들에서, 유기 발광 엘리먼트는 발광 층, 및 발광 층의 2개의 측들 상의 제1 전극 및 제2 전극을 포함하고, 제1 전극 및 제2 전극들 중 하나는 구동 트랜지스터에 접속된다.
본 개시내용의 적어도 하나의 실시예는 위에 언급된 바와 같은 어레이 기판을 포함하는 유기 발광 다이오드 디스플레이 디바이스를 제공한다.
일부 예들에서, 디스플레이 디바이스는 차량 탑재형 디스플레이 디바이스이다.
본 개시내용의 적어도 하나의 실시예는 위에 언급된 바와 같은 어레이 기판을 제조하는 제조 방법을 제공하고, 이는, 베이스 기판 상에 제1 구동 트랜지스터를 포함하는 제1 컬러 서브-픽셀 및 제2 구동 트랜지스터를 포함하는 제2 컬러 서브-픽셀을 형성하는 단계를 포함한다. 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 형성하는 단계는, 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율을 취득하는 단계- 미리 설정된 휘도는 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우에 각각의 컬러의 서브-픽셀의 휘도임 -; 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라 제1 구동 트랜지스터의 채널 폭-길이 비율 대 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율을 계산하는 단계- 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 미리 설정된 휘도에 비례하고 미리 설정된 전류 효율에 반비례함 -; 및 비율에 따라 제1 구동 트랜지스터 및 제2 구동 트랜지스터를 제조하는 단계를 포함한다.
일부 예들에서, 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도를 취득하는 단계는, 어레이 기판을 포함하는 디스플레이 디바이스의 광학 파라미터를 취득하는 단계, 및 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계를 포함한다. 광학 파라미터는 각각의 컬러들의 서브-픽셀들에 의해 형성되는 백색 광의 미리 설정된 휘도 및 미리 설정된 화이트 밸런스 좌표, 및 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 컬러 좌표들을 포함한다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 반복 유닛들 각각은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함한다. 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제3 컬러 서브-픽셀의 구동 회로는 제3 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 및 제3 구동 트랜지스터의 채널 폭-길이 비율 초과이다.
일부 예들에서, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀은 녹색 서브-픽셀이다.
일부 예들에서, 복수의 반복 유닛들 각각에서, 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 픽셀 회로들은 제1 방향을 따라 순차적으로 배열된다.
일부 예들에서, 베이스 기판 상의 각각의 컬러의 서브-픽셀의 픽셀 회로의 정사 투영은 실질적으로 직사각형 영역에 있다.
일부 예들에서, 유기 발광 엘리먼트는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함하고, 구동 회로는 구동 트랜지스터를 포함하고, 각각의 컬러의 서브-픽셀에서의 픽셀 회로는, 데이터 기입 트랜지스터, 저장 커패시터, 임계값 보상 트랜지스터, 제1 리셋 트랜지스터, 제2 리셋 트랜지스터, 제1 발광 제어 트랜지스터, 및 제2 발광 제어 트랜지스터를 추가로 포함하고, 데이터 기입 트랜지스터의 제1 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 제1 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 저장 커패시터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 저장 커패시터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 게이트 전극은 보상 제어 신호를 수신하기 위해 제2 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터의 제1 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 제1 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터의 제1 전극은 제2 리셋 신호를 수신하기 위해 제2 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 제2 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 신호 라인에 전기적으로 접속되도록 구성된다.
일부 예들에서, 제1 발광 제어 신호 라인 및 제2 발광 제어 신호 라인은 동일한 발광 제어 신호 라인이고, 제1 스캐닝 신호 라인 및 제2 스캐닝 신호 라인은 동일한 스캐닝 신호 라인이고, 제1 리셋 제어 신호 라인 및 제2 리셋 제어 신호 라인은 동일한 리셋 제어 신호 라인이고, 제1 리셋 전력 신호 라인 및 제2 리셋 전력 신호 라인은 동일한 리셋 전력 신호 라인이다.
일부 예들에서, 데이터 라인은 제2 방향을 따라 연장되고, 스캐닝 신호 라인, 리셋 제어 신호 라인, 및 발광 제어 신호 라인은 제1 방향을 따라 연장되고, 하나의 픽셀 회로에 접속되는 신호 라인들 중에서, 스캐닝 신호 라인은 발광 제어 신호 라인과 리셋 제어 신호 라인 사이에 있다.
일부 예들에서, 디스플레이 기판은 활성 반도체 층을 포함하고, 활성 반도체 층은 각각의 서브-픽셀에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴을 포함하고, 하나의 픽셀 회로에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴은 통합되고; 디스플레이 기판은 베이스 기판으로부터 먼 활성 반도체 층의 측부 상의 제1 전도성 층을 추가로 포함하고, 제1 전도성 층은 저장 커패시터의 제2 전극, 스캐닝 신호 라인, 리셋 제어 신호 라인, 발광 제어 신호 라인, 구동 트랜지스터의 게이트 전극, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 발광 제어 트랜지스터의 게이트 전극, 제2 발광 제어 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극을 포함하고, 구동 트랜지스터의 게이트 전극은 저장 커패시터의 제2 전극으로서 또한 사용된다.
일부 예들에서, 하나의 픽셀 회로에서, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극은 제2 방향으로 구동 트랜지스터의 게이트 전극의 하나의 측부 상에 있고, 제1 발광 제어 트랜지스터의 게이트 전극 및 제2 발광 제어 트랜지스터의 게이트 전극은 제2 방향으로 구동 트랜지스터의 게이트 전극의 다른 측부 상에 있다.
일부 예들에서, 임계값 보상 트랜지스터는 2개의 게이트 전극들을 포함하고, 하나의 픽셀 회로에서, 데이터 기입 트랜지스터의 게이트 전극 및 제1 발광 제어 트랜지스터의 게이트 전극은 제1 방향으로 구동 트랜지스터의 게이트 전극의 하나의 측부 상에 있고, 임계값 보상 트랜지스터의 2개의 게이트 전극들 중 하나, 제2 발광 제어 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극은 모두 제1 방향으로 구동 트랜지스터의 게이트 전극의 다른 측부 상에 있다.
일부 예들에서, 디스플레이 기판은 데이터 라인과 동일한 층에 있는 그리고 제2 방향을 따라 연장되는 제1 전력 신호 라인; 및 베이스 기판으로부터 먼 제1 전력 신호 라인의 측부 상에 있는 그리고 제1 전력 신호 라인에 전기적으로 접속되는 제3 전력 신호 라인을 추가로 포함한다. 제1 전력 신호 라인은 제1 발광 제어 트랜지스터의 제1 전극에 전기적으로 접속되도록 구성되고, 제3 전력 신호 라인은 서로 교차하는 제1 부분 및 제2 부분을 포함하고, 제1 부분은 제1 방향을 따라 연장되고, 제2 부분은 제2 방향을 따라 연장되고, 베이스 기판 상의 제1 전력 신호 라인의 정사 투영은 베이스 기판 상의 제2 부분의 정사 투영 내에 있다.
일부 예들에서, 디스플레이 기판은, 데이터 라인과 동일한 층에 있는 그리고 제2 방향을 따라 연장되는 차폐 라인을 추가로 포함한다. 하나의 픽셀 회로에서, 구동 트랜지스터는 제1 방향으로 차폐 라인과 데이터 라인 사이에 있고, 하나의 픽셀 회로에 접속되는 차폐 라인은 2개의 인접한 리셋 전력 신호 라인들 사이에 있고, 차폐 라인은 제2 방향으로 차폐 라인의 2개의 측부들 상의 2개의 인접한 리셋 전력 신호 라인들 중 적어도 하나에 전기적으로 접속되고, 2개의 인접한 리셋 전력 신호 라인들은 제2 방향으로 하나의 픽셀 회로에 접속되는 리셋 전력 신호 라인 및 하나의 픽셀 회로에 인접한 다른 픽셀 회로에 접속되는 리셋 전력 신호 라인을 포함한다.
일부 예들에서, 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 라인과 동일한 층에서의 제1 접속 부분, 제2 접속 부분, 및 제3 접속 부분; 및 제3 전력 신호 라인과 동일한 층에서의 제4 접속 부분을 추가로 포함하고, 제1 접속 부분은 임계값 보상 트랜지스터의 제2 전극 및 구동 트랜지스터의 게이트 전극을 접속하도록 구성되고, 제2 접속 부분은 리셋 전력 신호 라인 및 제2 리셋 트랜지스터의 제1 전극을 접속하도록 구성되고, 제3 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극 및 제4 접속 부분을 접속하도록 구성되고, 제4 접속 부분은 제3 접속 부분 및 유기 발광 엘리먼트의 제2 전극을 접속하도록 구성된다.
일부 예들에서, 제1 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제4 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극과 중첩되고, 제2 컬러 서브-픽셀에서, 제4 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극과 중첩되지 않는다.
일부 예들에서, 제2 컬러 서브-픽셀에서, 제4 접속 부분 및 제2 발광 제어 트랜지스터의 제2 전극은 발광 제어 신호 라인의 2개의 측부들에 각각 있고; 제1 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제4 접속 부분은 구동 트랜지스터로부터 먼 발광 제어 신호 라인의 측부 상에 있다.
일부 예들에서, 제2 컬러 서브-픽셀에서, 제3 접속 부분은 제2 방향을 따라 연장되고 발광 제어 신호 라인과 중첩된다.
일부 예들에서, 제2 컬러 서브-픽셀에서, 제4 접속 부분은 제1 방향으로 구동 트랜지스터와 차폐 라인 사이에 있다.
일부 예들에서, 디스플레이 기판은 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 픽셀 유닛 그룹들을 포함하고, 픽셀 유닛 그룹들 각각은 제1 방향으로 배열되는 서브-픽셀들의 2개의 열들을 포함하고, 서브-픽셀들의 각각의 열은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 제2 방향으로, 각각의 픽셀 유닛 그룹에서의 서브-픽셀들의 2개의 열들은 서브-픽셀 피치 미만의 거리만큼 서로로부터 시프트된다.
일부 예들에서, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 각각의 컬러의 서브-픽셀에서, 주 전극은 육각형의 형상을 갖고, 접속 전극은 제4 접속 부분에 접속된다.
일부 예들에서, 제1 컬러 서브-픽셀에서, 접속 전극은 제1 리셋 트랜지스터의 게이트 전극으로부터 먼 주 전극의 측부 상에 있고; 제2 컬러 서브-픽셀에서, 접속 전극은 제2 발광 제어 트랜지스터의 제2 전극에 가까운 주 전극의 측부 상에 있고; 제3 컬러 서브-픽셀에서, 접속 전극은 제2 발광 제어 트랜지스터의 제2 전극에 가까운 주 전극의 측부 상에 있다.
일부 예들에서, 제1 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터를 커버하고; 제2 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터와 부분적으로 중첩되거나 또는 구동 트랜지스터와 중첩되지 않고; 제3 컬러 서브-픽셀에서, 주 전극은 구동 트랜지스터와 중첩되지 않는다.
일부 예들에서, 제1 컬러 서브-픽셀에서의 주 전극은 스캐닝 라인 및 발광 제어 신호 라인과 중첩되고; 제2 컬러 서브-픽셀에서의 주 전극은 스캐닝 라인 및 리셋 제어 신호 라인과 중첩되고; 제3 컬러 서브-픽셀에서의 주 전극은 발광 제어 신호 라인과 중첩된다.
일부 예들에서, 제1 컬러 서브-픽셀에서의 주 전극은 제1 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀에서의 구동 트랜지스터의 부분과 부분적으로 중첩되고, 제1 컬러 서브-픽셀에서의 주 전극은 제1 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인 및 차폐 라인, 및 제1 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인과 중첩되고; 제2 컬러 서브-픽셀에서의 주 전극은 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인과 중첩되지 않고, 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인, 및 제2 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인 및 데이터 라인과 중첩되고; 제3 컬러 서브-픽셀에서의 주 전극은 제3 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 데이터 라인 및 제1 전력 신호 라인, 및 제3 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀에서의 픽셀 회로에 접속되는 제1 전력 신호 라인과 중첩된다.
일부 예들에서, 디스플레이 기판은 베이스 기판과 대면하는 차폐 라인의 측부 상의 광 차폐 부분을 추가로 포함한다. 베이스 기판 상의 광 차폐 부분의 정사 투영은 베이스 기판 상의 차폐 라인의 정사 투영과 중첩되고, 광 차폐 부분은 임계값 보상 트랜지스터의 2개의 게이트 전극들 사이의 활성 반도체 층과 중첩된다.
일부 예들에서, 디스플레이 기판은 활성 반도체 층으로부터 먼 제1 전도성 층의 측부 상의 제2 전도성 층을 추가로 포함하고, 제2 전도성 층은 데이터 라인이 위치되는 층과 제1 전도성 층 사이에 있고, 제2 전도성 층은 커패시터의 제1 전극, 리셋 전력 신호 라인, 및 제1 전력 신호 라인에 전기적으로 접속되는 그리고 제1 방향을 따라 연장되는 제2 전력 신호 라인을 포함하고, 제2 전력 신호 라인은 커패시터의 제1 전극과 일체로 형성된다.
본 개시내용의 적어도 하나의 실시예는 디스플레이 기판을 제공하고, 이는, 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 된 복수의 픽셀 유닛들을 포함하고, 제1 방향은 제2 방향과 교차된다. 복수의 픽셀 유닛들 각각은 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제3 컬러 서브-픽셀의 구동 회로는 제3 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 및 제3 구동 트랜지스터의 채널 폭-길이 비율 초과이고; 복수의 픽셀 유닛들 각각은 제2 방향으로 배열되는 서브-픽셀들의 2개의 행들을 포함하고, 서브-픽셀들의 2개의 행들 중 하나의 행은 제1 컬러 서브-픽셀을 포함하고, 서브-픽셀들의 2개의 행들 중 다른 행은 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀을 포함한다.
일부 예들에서, 유기 발광 엘리먼트는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함하고, 구동 회로는 구동 트랜지스터를 포함하고, 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 기입 트랜지스터, 저장 커패시터, 임계값 보상 트랜지스터, 제1 리셋 트랜지스터, 제2 리셋 트랜지스터, 제1 발광 제어 트랜지스터, 및 제2 발광 제어 트랜지스터를 추가로 포함하고, 데이터 기입 트랜지스터의 제1 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 저장 커패시터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 저장 커패시터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터의 게이트 전극은 보상 제어 신호를 수신하기 위해 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터의 제1 전극은 제1 리셋 신호를 수신하기 위해 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터의 제2 전극은 구동 트랜지스터의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터의 제1 전극은 제2 리셋 신호를 수신하기 위해 리셋 전력 신호 라인에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 리셋 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터의 제1 전극은 제1 전원 단자에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 제2 전극은 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 발광 제어 신호 라인에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터의 제1 전극은 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 제2 전극은 유기 발광 엘리먼트의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 발광 제어 신호 라인에 전기적으로 접속되도록 구성된다.
일부 예들에서, 디스플레이 기판은 활성 반도체 층을 포함하고, 활성 반도체 층은 각각의 서브-픽셀의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴을 포함하고, 하나의 픽셀 회로에서의 각각의 트랜지스터의 활성 층 패턴 및 도핑 영역 패턴은 서로 통합되고; 디스플레이 기판은 베이스 기판으로부터 먼 활성 반도체 층의 측부 상의 제1 전도성 층을 추가로 포함하고, 제1 전도성 층은 저장 커패시터의 제2 전극, 스캐닝 신호 라인, 리셋 제어 신호 라인, 발광 제어 신호 라인, 구동 트랜지스터의 게이트 전극, 데이터 기입 트랜지스터의 게이트 전극, 임계값 보상 트랜지스터의 게이트 전극, 제1 발광 제어 트랜지스터의 게이트 전극, 제2 발광 제어 트랜지스터의 게이트 전극, 제1 리셋 트랜지스터의 게이트 전극, 및 제2 리셋 트랜지스터의 게이트 전극을 포함하고, 구동 트랜지스터의 게이트 전극은 저장 커패시터의 제2 전극으로서 또한 사용된다. 각각의 컬러의 서브-픽셀의 픽셀 회로는, 데이터 라인과 동일한 층에서의 제1 접속 부분, 제2 접속 부분, 및 제3 접속 부분; 및 제1 전도성 층으로부터 먼 데이터 라인의 측부 상의 제4 접속 부분을 추가로 포함한다. 제1 접속 부분은 임계값 보상 트랜지스터의 제2 전극 및 구동 트랜지스터의 게이트 전극을 접속하도록 구성되고, 제2 접속 부분은 리셋 전력 신호 라인 및 제2 리셋 트랜지스터의 제1 전극을 접속하도록 구성되고, 제3 접속 부분은 제2 발광 제어 트랜지스터의 제2 전극 및 제4 접속 부분을 접속하도록 구성되고, 제4 접속 부분은 제3 접속 부분 및 유기 발광 엘리먼트의 제2 전극을 접속하도록 구성된다.
일부 예들에서, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 제1 컬러 서브-픽셀에서, 접속 전극은 제1 애노드 접속 비아를 통해 제4 접속 부분에 접속되고; 제2 컬러 서브-픽셀에서, 접속 전극은 제2 애노드 접속 비아를 통해 제4 접속 부분에 접속되고; 제3 컬러 서브-픽셀에서, 접속 전극은 제3 애노드 접속 비아를 통해 제4 접속 부분에 접속되고, 제1 애노드 접속 비아 및 제2 접속 비아는 제1 방향을 따라 연장되는 직선 상에 있고, 제3 애노드 접속 비아는 발광 제어 신호 라인으로부터 먼 직선의 측부 상에 있다.
일부 예들에서, 제1 컬러 서브-픽셀의 제4 접속 부분은 발광 제어 신호 라인과 중첩되고, 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀의 제4 접속 부분은 발광 제어 신호 라인과 중첩되지 않고, 구동 트랜지스터로부터 먼 발광 제어 신호 라인의 측부 상에 있다.
일부 예들에서, 제1 컬러 서브-픽셀에서, 제3 접속 부분과 제4 접속 부분을 접속하는 비아는 발광 제어 신호 라인으로부터 먼 제2 발광 제어 트랜지스터의 제2 전극의 측부 상에 있고; 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀에서, 제3 접속 부분들과 제4 접속 부분들을 접속하는 비아들은 발광 제어 신호 라인에 가까운 제2 발광 제어 트랜지스터들의 제2 전극들의 측부 상에 있다.
본 개시내용의 실시예들의 기술적 해결책을 명확하게 예시하기 위해, 실시예들의 도면들이 다음에서 간단히 설명될 것이다. 다음에 설명되는 도면들은 본 개시내용의 일부 실시예들에만 관련되며, 따라서 본 개시내용을 제한하지 않는다는 점이 명백하다.
도 1a는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다.
도 1b는 도 1a에 도시되는 어레이 기판의 부분 단면도이다.
도 1c는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다.
도 1d 및 도 1e는 각각 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 구동 트랜지스터들의 평면도들이다.
도 2는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에 대한 제조 방법의 개략적 흐름도이다.
도 3은 본 개시내용의 실시예의 제2 예에서 각각의 컬러의 서브-픽셀에 입력되는 데이터 신호 및 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트를 통해 흐르는 포화 전류의 시뮬레이션 곡선이다.
도 4는 본 개시내용의 실시예에 의해 제공되는 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 게이트 전극 전압들 및 포화 전류들의 곡선이다.
도 5a 내지 도 5c는 구동 트랜지스터의 채널 폭-길이 비율 및 각각의 컬러의 서브-픽셀에서의 충전율의 관계도들이다.
도 6은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 개략적 블록도이다.
도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 반복 유닛들의 개략도이다.
도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다.
도 9a 내지 도 10a는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 회로의 층들의 개략도들이다.
도 10b 및 도 10c는 도 10a에 도시되는 라인 AA' 및 라인 BB' 를 따라 취해지는 단면도들이다.
도 11a는 본 개시내용의 실시예의 예에 의해 제공되는 어레이 기판의 부분 구조도이다.
도 11b는 도 11a에 도시되는 픽셀들의 배열 구조의 개략도이다.
도 12는 실시예의 다른 예에 의해 제공되는 어레이 기판의 부분 구조도이다.
본 개시내용의 실시예들의 목적들, 기술적 상세사항들 및 이점들을 명백하게 하기 위해, 해당 실시예들의 기술적 해결책들은 본 개시내용의 실시예들에 관련된 도면들에 관련하여 명확하게 그리고 완전히 이해가능한 방식으로 설명될 것이다. 명백히, 설명된 실시예들은 본 개시내용의 실시예들의 전부가 아니라 단지 일부이다. 본 명세서에서의 설명된 실시예에 기초하여, 해당 분야에서의 기술자는, 어떠한 창의적 작업 없이도, 본 개시내용의 범위 내에 있는 다른 실시예(들)를 획득할 수 있다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 해당 분야에서의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 개시내용의 설명 및 청구항들에서 사용되는 "제1(first)", "제2(second)" 등이라는 용어들은 임의의 시퀀스, 양 또는 중요성을 표시하려고 의도되는 것이 아니라, 다양한 컴포넌트들을 구별하려고 의도되는 것이다. 또한, 포함한다("comprise", "comprising", "include", "including" 등)는 용어들은 이러한 용어들 전에 언급되는 엘리먼트들 또는 오브젝트들이 이러한 용어들 후에 열거되는 엘리먼트들 또는 오브젝트들 및 그 등가물들을 포함한다는 점을 명시하도록 의도되지만, 다른 엘리먼트들 또는 오브젝트들을 배제하려고 의도되는 것은 아니다.
연구에서, 본 출원의 발명자는 유기 발광 다이오드가 차량 디스플레이의 분야에서 사용되는 경우에, 차량 스크린은 고 휘도를 가질 필요가 있고, 예를 들어, 휘도는 800 니트 또는 심지어 1000 니트 초과에 도달한다는 점을 발견하였다. 따라서, 고-휘도 차량 스크린들의 설계를 실현하는 것이 특히 중요하다. 현재의 차량 디스플레이 디바이스에서, 적색 광, 녹색 광, 및 청색 광은 백색 광에서 상이한 휘도 비율들을 갖고, 상이한 컬러 서브-픽셀들의 발광 엘리먼트들은 상이한 재료들을 사용하여, 상이한 컬러 서브-픽셀들의 상이한 전류 효율을 초래하고, 따라서 각각의 컬러들의 서브-픽셀들에서의 구동 트랜지스터들의 채널 폭-길이 비율들이 동일한 값을 갖도록 설계될 때, 고-휘도 차량 스크린을 설계하는 경우에 불충분한 청색 광이 존재할 것이고, 따라서 차량 스크린이 달성할 수 있는 최대 휘도를 제한한다.
본 개시내용의 실시예들은 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스 및 디스플레이 기판에 관련된다. 어레이 기판은 베이스 기판 및 베이스 기판 상의 제1 방향 및 제2 방향을 따라 어레이로 배열되는 복수의 반복 유닛들을 포함하고, 제1 방향은 제2 방향과 교차한다. 반복 유닛들 각각은 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀을 포함하고, 각각의 서브-픽셀은 유기 발광 엘리먼트 및 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 픽셀 회로는 구동 회로를 포함하고, 제1 컬러 서브-픽셀의 구동 회로는 제1 구동 트랜지스터를 포함하고, 제2 컬러 서브-픽셀의 구동 회로는 제2 구동 트랜지스터를 포함하고, 제1 구동 트랜지스터의 채널 폭-길이 비율은 제2 구동 트랜지스터의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.
본 개시내용의 실시예들에 의해 제공되는 어레이 기판 및 그 제조 방법, 유기 발광 다이오드 디스플레이 디바이스, 및 디스플레이 기판이 도면들을 참조하여 아래에 설명될 것이다.
도 1a는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이고; 도 1b는 라인 AA를 따른 도 1a에 도시되는 어레이 기판의 부분 단면도이다. 도 1a에 도시되는 바와 같이, 본 개시내용의 실시예는, 베이스 기판(100) 및 베이스 기판(100) 상의 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함하는 어레이 기판을 제공한다. 제1 컬러 서브-픽셀(110)은 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)은 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 W1/L1은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 W2/L2 초과이다. 즉, 제1 구동 트랜지스터(111)의 채널 폭은 W1이고 제1 구동 트랜지스터(111)의 채널 길이는 L1이고, 제2 구동 트랜지스터(121)의 채널 폭은 W2이고 제2 구동 트랜지스터(121)의 채널 길이는 L2이고, W1, L1, W2 및 L2는 W1/L1>W2/L2의 관계를 충족한다. 도 1a는 제1 구동 트랜지스터 및 제2 구동 트랜지스터가 동일한 채널 길이를 갖지만, 상이한 채널 폭들을 갖는다는 점을 개략적으로 도시한다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 채널 폭들은 동일할 수 있지만, 채널 길이들은 상이하거나, 또는 제1 구동 트랜지스터 및 제2 구동 트랜지스터의 채널 폭들 및 채널 길이들은 모두 상이하다.
본 개시내용의 실시예들은 어레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 최적화하는 것에 의해 어레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.
일부 예들에서, 제1 컬러 서브-픽셀의 전류 효율은 제2 컬러 서브-픽셀의 전류 효율 미만이다. 여기서 전류 효율이란 단위 전류에서 각각의 컬러의 서브-픽셀의 발광 강도(단위: 암페어 당 칸델라, cd/A)를 지칭한다. 상이한 컬러들을 갖는 서브-픽셀들의 전류 효율이 상이하기 때문에, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 상이하도록 설정하는 것에 의해, 어레이 기판을 포함하는 디스플레이 디바이스에 의해 디스플레이되는 백색 광이 최고 그레이 스케일에 있는 경우, 제1 컬러의 불충분한 휘도의 현상이 회피된다.
일부 예들에서, 제1 컬러 서브-픽셀(110)은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀(120)은 적색 서브-픽셀 또는 녹색 서브-픽셀이다. 본 개시내용의 실시예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 적색 서브-픽셀 또는 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율 초과이도록 설정하는 것에 의해, 어레이 기판을 포함하는 디스플레이 디바이스에 의해 디스플레이되는 백색 광이 최고 그레이 스케일에 있는 경우, 청색 광의 불충분한 휘도의 현상이 회피되어, 최고 그레이 레벨에서의 백색 광의 화이트 밸런스 컬러 좌표가 설계 값으로부터 벗어나는 것이 회피될 수 있다.
위에 언급된 화이트 밸런스는 백색 광의 밸런스, 즉, 디스플레이 디바이스에 의해 디스플레이되는 적색, 녹색, 및 청색의 3원색들을 혼합하는 것에 의해 형성되는 백색 광의 정확도의 표시자를 지칭한다.
예를 들어, 제1 컬러 서브-픽셀(110)은 또한 청색 서브-픽셀일 수 있고, 제2 컬러 서브-픽셀(120)은 또한 황색 서브-픽셀일 수 있다.
도 1c는 본 개시내용의 실시예에 의해 제공되는 어레이 기판의 평면도이다. 도 1c에 도시되는 바와 같이, 어레이 기판은 제3 컬러 서브-픽셀(130)을 추가로 포함할 수 있고, 제3 컬러 서브-픽셀(130)은 제3 구동 트랜지스터(131)를 포함한다.
예를 들어, 제1 컬러 서브-픽셀(110)은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀(120)은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀(130)은 녹색 서브-픽셀이다.
예를 들어, 적색 서브-픽셀의 제2 구동 트랜지스터(121)의 채널 폭-길이 비율은 녹색 서브-픽셀의 제3 구동 트랜지스터(131)의 채널 폭-길이 비율과 동일할 수 있어, 제조를 용이하게 한다. 그러나, 실시예들이 이러한 경우에 제한되는 것은 아니고, 디스플레이 디바이스가 고-휘도 디스플레이를 실현하는 경우에 적색 서브-픽셀 및 녹색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들은 각각의 컬러 광의 휘도 요건들에 따라 조정될 수 있다.
일부 예들에서, 일부 예들에서, 적색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 및 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율의 비율은 약 1: (0.7~1.3): (1.5~2.5)이어서, 디스플레이 디바이스에 의해 디스플레이되는 백색 광의 휘도가 800 니트 또는 심지어 1000 니트인 경우에, 청색 광의 불충분한 휘도의 현상이 발생하지 않을 것이다.
일부 예들에서, 적색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 녹색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율, 및 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율의 비율은 1:1:2일 수 있어, 실제 제조 프로세스를 용이하게 한다.
일부 예들에서, 도 1d 및 도 1e는 각각 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 구동 트랜지스터들의 평면도들이다. 도 1d 및 도 1e에 도시되는 바와 같이, 게이트 전극(114)과 중첩되는 제1 컬러 서브-픽셀(110)의 제1 구동 트랜지스터(111)의 활성 층의 부분은 제1 구동 트랜지스터(111)의 채널이고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 W1/L1은 5/25일 수 있다. 게이트 전극(124)과 중첩되는 제2 컬러 서브-픽셀(120)의 제2 구동 트랜지스터(121)의 활성 층의 부분은 제2 구동 트랜지스터(121)의 채널이고, 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 W2/L2는 3/30일 수 있다. 예를 들어, 도 1d에 도시되는 바와 같이, X 방향으로 연장되는 게이트 전극(114)의 에지들과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분들의 중심 포인트들은 각각 O 및 O'이고, 게이트 전극(114)과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분의 중심 라인 C1은 O로부터 O' 로 연장된다. 위 채널 폭-길이 비율에서의 "길이(length)"는 중심 라인 C1의 길이 L1을 지칭하고, 채널 폭-길이 비율에서의 "폭(width)"은 X 방향으로 연장되는 게이트 전극(114)의 에지들과 중첩되는 제1 구동 트랜지스터(111)의 활성 층의 부분들의 크기를 지칭한다. 유사하게, 도 1e에 도시되는 바와 같이, 제2 구동 트랜지스터(121)의 채널 폭-길이 비율에서의 "길이(length)"는 중심 라인 C2의 길이 L2를 지칭하고, 채널 폭-길이 비율에서의 "폭(width)"은 X 방향으로 연장되는 게이트 전극(124)의 에지들과 중첩되는 제2 구동 트랜지스터(121)의 활성 층의 부분들의 크기를 지칭한다.
예를 들어, 도 1d 및 도 1e에 도시되는 바와 같이, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25일 수 있고, 녹색 서브-픽셀의 채널 폭-길이 비율 및 적색 서브-픽셀의 채널 폭-길이 비율은 3/30일 수 있다.
각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 위 비율 범위를 충족하는 한, 본 개시내용의 실시예들은 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 구체적 채널 폭-길이 비율을 제한하지 않는다.
일부 예들에서, 어레이 기판에서의 각각의 컬러의 서브-픽셀은 유기 발광 엘리먼트를 포함하고, 유기 발광 엘리먼트는 발광 층, 및 유기 발광 층의 2개의 측부들 상의 제1 전극 및 제2 전극을 포함하고, 제1 전극 및 제2 전극 중 하나는 구동 트랜지스터에 접속된다, 즉, 본 개시내용의 실시예들에서의 어레이 기판은 유기 발광 다이오드 디스플레이 디바이스에서 적용되는 어레이 기판이다.
예를 들어, 도 1a 및 도 1b에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)은 제1 유기 발광 층(112), 베이스 기판(100)으로부터 먼 제1 유기 발광 층(112)의 측부 상의 제1 전극(114), 및 베이스 기판(100)과 대면하는 제1 유기 발광 층(112)의 측부 상의 제2 전극(113)을 포함하고, 제2 전극(113)은 제1 구동 트랜지스터(111)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 제2 컬러 서브-픽셀(120)은 제2 유기 발광 층(122), 베이스 기판(100)으로부터 먼 제2 유기 발광 층(122)의 측부 상의 제1 전극(124), 및 베이스 기판(100)과 대면하는 제2 유기 발광 층(122)의 측부 상의 제2 전극(123)을 포함하고, 제2 전극(123)은 제2 구동 트랜지스터(121)의 소스 전극 및 드레인 전극 중 하나에 접속된다. 도 1b에 도시되는 상이한 컬러들을 갖는 서브-픽셀들의 제1 전극들은 공통 전극일 수 있고, 상이한 컬러들을 갖는 서브-픽셀들의 제1 전극들은 프로세스를 감소시키기 위해 동일한 층 및 동일한 재료로 형성될 수 있다.
예를 들어, 도 1c에 도시되는 바와 같이, 제3 컬러 서브-픽셀(130)에서의 유기 발광 엘리먼트의 제2 전극(133)은 제3 구동 트랜지스터(131)의 소스 전극 및 드레인 전극 중 하나에 접속된다.
예를 들어, 도 1b에 도시되는 바와 같이, 어레이 기판은 인접한 유기 발광 층들 사이의 픽셀 정의 층(101) 및 제2 전극과 구동 트랜지스터 사이의 평탄화 층(102)을 추가로 포함한다.
예를 들어, 각각의 컬러의 서브-픽셀의 제1 전극은 캐소드일 수 있고, 이러한 캐소드는 각각의 컬러의 서브-픽셀의 음의 전압을 송신하기 위한 접속 전극으로서 또한 사용되고, 더 양호한 전도성 및 더 낮은 일 함수 값을 갖는다. 이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다. 각각의 컬러의 서브-픽셀의 제2 전극은 애노드일 수 있다. 이러한 애노드는 각각의 컬러의 서브-픽셀의 양의 전압을 송신하기 위한 접속 전극으로서 또한 사용되고, 더 양호한 전도성 및 더 높은 일 함수 값을 갖는다. 이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다.
예를 들어, 본 개시내용의 실시예들에서 각각의 컬러의 서브-픽셀의 구동 트랜지스터는 LTPS(low-temperature polysilicon) 박막 트랜지스터일 수 있다. 저온 폴리실리콘 박막 트랜지스터를 포함하는 서브-픽셀에 대해, 유기 발광 엘리먼트를 통해 흐르는 포화 전류 I는 다음의 관계를 충족한다:
I=K1*(W/L)*(Vgs-Vth)2, (1)
위 관계 (1)에서, W 및 L은 각각 구동 트랜지스터의 채널 폭 및 채널 길이이고, K1은 단위 면적 당 채널 커패시턴스 및 구동 트랜지스터의 채널 이동성에 관련되고, Vgs 및 Vth는 각각 게이트 전극과 소스 전극 사이의 전압 및 구동 트랜지스터의 임계 전압이고, K1은, 채널 이동성과 같은, 각각의 구동 트랜지스터의 채널의 특성들에 의해 결정되는 계수이다.
위 포화 전류 I, 및 서브-픽셀의 휘도 Y 및 전류 효율 E는 다음의 관계를 충족한다:
I = (Y*S)/E, (2)
위 관계 (1) 및 관계 (2)로부터, 다음의 관계가 획득된다:
I =(Y*S)/E= K1*(W/L)*(Vgs-Vth)2, (3)
관계 (3)에 따르면, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율이 다음의 관계를 충족시킨다는 점이 획득될 수 있다:
W/L = K2* (Y/E), (4)
K2는 K1, (Vgs-Vth) 2 및 S에 관련된 계수이다. 따라서, 제1 컬러 서브-픽셀의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 컬러 서브-픽셀의 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 컬러 서브-픽셀의 제3 구동 트랜지스터의 채널 폭-길이 비율은 모두 위 관계 (4)를 충족한다.
위 관계 (2-4)에서, S는 어레이 기판에 포함되는 유효 디스플레이 영역의 면적이다. 본 개시내용의 실시예들에 의해 제공되는 어레이 기판을 포함하는 디스플레이 디바이스에서, S는 디스플레이 디바이스의 디스플레이 스크린의 유효 디스플레이 영역의 면적이다. 본 개시내용의 실시예들에서, 위 Y는 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 화이트 밸런스에 있는 경우의 각각의 컬러의 서브-픽셀의 휘도이다.
예를 들어, 본 개시내용의 실시예들에서, Y가 각각의 컬러들의 서브-픽셀들의 광을 혼합하는 것에 의해 형성되는 백색 광이 최고 그레이 레벨에 있는 디스플레이 스크린을 통과한 후의 각각의 컬러의 서브-픽셀의 디스플레이에 대한 최대 휘도인 경우가 예로서 설명된다. 예를 들어, Y는 디스플레이 스크린을 통과한 후의 유기 발광 엘리먼트에 의해 방출되는 광의 디스플레이 휘도일 수 있다. 예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 디스플레이 측부는 원형 편광기, 터치 스크린 등을 일반적으로 갖기 때문에, 백색 광에 대한 디스플레이 스크린의 전체 투과율 T는 일반적으로 약 0.4이고, 상이한 컬러들을 갖는 광의 전체 투과율들은 약간 상이하다. 계산을 용이하게 하기 위해, 이러한 실시예에서, 백색 광, 적색 광, 녹색 광, 및 청색 광에 대한 스크린의 전체 투과율은 모두 0.42이고, 이러한 실시예는 이러한 경우를 포함하지만 이에 제한되는 것은 아니다.
예를 들어, 위 관계 (4)에 따라, 어레이 기판에 포함되는 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들은 다음의 비율 관계 (5)를 충족한다:
(W/L) R: (W/L) G: (W/L) B = [K2R*(Y[R]/ER)]: [K2G*(Y[G]/EG)]: [K2B*(Y[B]/EB)].
예를 들어, 프로세스에서 야기되는 균일성 차이가 고려되지 않는다고 가정하면, 각각의 컬러의 서브-픽셀에서의 구동 트랜지스터의 단위 면적 당 채널 이동성 및 채널 커패시턴스는 동일한 값을 갖는다.
예를 들어, 구동 트랜지스터에 대해, Vth 보상이 고려된다고 가정하면, 게이트 전극과 소스 전극 사이의 전압 차이 Vgs = Vdata + Vth - Vdd이고, 구동 트랜지스터는 포화 상태에 있고, 유기 발광 엘리먼트를 충전하며, 출력 포화 전류 I는 다음을 충족한다:
I= K1*（W/L）*(Vgs- Vth)2
= K1*（W/L）*( Vdata + Vth - Vdd - Vth)2
=K1*（W/L）*(Vdata-Vdd)2 （6）
위 Vdata는 구동 트랜지스터를 포함하는 서브-픽셀에 입력되는 데이터 신호이고, Vdd는 구동 트랜지스터에 입력되는 전원 전압이다. 각각의 서브-픽셀에 대해, 전원 전압 Vdd가 변화되지 않는 경우, 구동 전류 I의 크기는 데이터 신호 Vdata(즉, 디스플레이 데이터 전압)에 직접 관련된다. 데이터 신호 Vdata가 전원 전압 Vdd와 동일한 경우에, 구동 트랜지스터의 출력 전류 I는 제로이다, 즉, 유기 발광 엘리먼트를 통해 전류가 흐르지 않는다. 이러한 경우, 유기 발광 엘리먼트를 포함하는 서브-픽셀은 광을 방출하지 않는다, 즉, 흑색을 디스플레이한다. 데이터 신호 Vdata가 전원 전압 Vdd와 동일하지 않은 경우에, 구동 트랜지스터의 출력 전류 I는 제로가 아니다, 즉, 유기 발광 엘리먼트를 통해 흐르는 전류가 존재한다. 이러한 경우, 유기 발광 엘리먼트를 포함하는 서브-픽셀은 광을 방출하고, 데이터 신호 Vdata와 전원 전압 Vdd 사이의 차이가 클수록, 출력 전류 I가 더 커지고, 대응하는 서브-픽셀에 의해 디스플레이되는 그레이 스케일이 더 높아지고, 서브-픽셀의 휘도가 더 커진다.
실제 프로세스에 의해 야기되는 균일성 차이를 고려하면, 관계 (5) 및 관계 (6)을 통해 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 계산한 후에, 이러한 비율은 프로세스를 충족하기 위한 범위에서 조정될 수 있다. 예를 들어, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 위 비율 관계에 의해 1:0.97:2.03으로 계산되는 경우에, 설계 및 제조 프로세스의 편의를 위해 위 비율을 1:1:2로 조정하는 것이 고려될 수 있다.
도 2는 본 개시내용의 실시예에 의해 제공되는 어레이 기판에 대한 제조 방법의 개략적 흐름도이다. 도 2에 도시되는 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 각각의 컬러의 서브-픽셀의 구동 트랜지스터를 제조하기 위한 방법은 다음의 단계들을 포함한다.
S101: 어레이 기판을 포함하는 디스플레이 디바이스의 광학 파라미터를 취득함, 및 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산함.
일부 예들에서, 어레이 기판은 3개의 컬러들의 서브-픽셀들, 즉, 청색 서브-픽셀(제1 컬러 서브-픽셀), 적색 서브-픽셀(제2 컬러 서브-픽셀), 및 녹색 서브-픽셀(제3 컬러 서브-픽셀)을 포함할 수 있다. 청색 서브-픽셀에 의해 방출되는 청색 광의 오브젝트 컬러 3자극 값들은 (X[B], Y[B], Z[B])이고, 녹색 서브-픽셀에 의해 방출되는 녹색 광의 오브젝트 컬러 3자극 값들은 (X[G], Y[G], Z[G])이고, 적색 서브-픽셀에 의해 방출되는 적색 광의 오브젝트 컬러 3자극 값들은 (X[R], Y[R], Z[R])이고, 청색 광, 녹색 광 및 적색 광을 혼합하는 것에 의해 형성되는 백색 광의 오브젝트 컬러 3자극 값들은 (X[W], Y[W], Z[W])이다. 오브젝트 컬러 3자극 값들은 오브젝트의 반사된 광을 매칭하기 위해 필요한 적색, 녹색, 및 청색 원색들의 수를 지칭하고(여기서 3원색들은 물리적인 실제 컬러들이 아니라, 허구의 가상 컬러들임), 오브젝트 컬러의 비색 값들을 또한 지칭한다. 오브젝트 컬러는 눈들에 의해 보여지는 오브젝트의 컬러, 즉, 오브젝트에 의해 반사되는 또는 투과되는 광의 컬러를 지칭한다.
예를 들어, 위 각각의 컬러의 서브-픽셀의 오브젝트 컬러 3자극 값들 X, Y 및 Z는 다음의 관계를 충족한다:
Figure pat00001
,
Figure pat00002
,
Figure pat00003
(7)
위 관계 (7)에서,φ(λ)는 λ의 파장을 갖는 광의 방출 스펙트럼과 파장의 함수를 표현한다. 위
Figure pat00004
,
Figure pat00005
, 및
Figure pat00006
는, CIE1931 표준 비색 관찰자 스펙트럼 3자극 값들이라고 또한 알려진, 스펙트럼 3자극 값들을 표현한다. 각각의 컬러 광의 3자극 값들에서의 Y는 디스플레이 디바이스에서 혼합에 의해 형성되는 백색 광이 화이트 밸런스 상태에 있는 경우에 매칭될 컬러 광의 휘도에 의해 달성될 수 있는 최대 휘도를 표현할 수 있다는 점이 주목되어야 한다. 따라서, Y[B], Y[G], Y[R], 및 Y[W]는 백색 광이 화이트 밸런스 상태에 있는 경우에 청색 광, 녹색 광, 적색 광, 및 백색 광의 최대 휘도일 수 있고, 최대 휘도는 또한 본 개시내용의 실시예들에서 각각의 컬러 광의 미리 설정된 휘도이다.
예를 들어, 각각의 컬러 광의 컬러 좌표 중심 값들은 (x, y, z)이고, 각각의 컬러 광의 컬러 좌표 중심 값들 및 오브젝트 컬러 3자극 값들은 다음의 관계를 충족한다:
x = X/(X+ Y+Z)，
y= Y/(X+ Y+Z)，
z= Z/(X+ Y+Z)， (8)
x+y+z=1이라는 점이 위 관계 (8)로부터 획득될 수 있다. (9)
위 컬러 좌표들과 오브젝트 컬러의 비색 값의 관계에 따라, 각각의 컬러의 서브-픽셀의 미리 설정된 컬러 좌표를 획득한 후에, 오브젝트 컬러의 비색 값에서의 3개의 파라미터들의 비율 관계가 획득될 수 있다.
예를 들어, 부가적 컬러 혼합 이론에 따르면, 적색 광, 녹색 광, 및 청색 광을 혼합하는 것에 의해 형성되는 백색 광의 오브젝트 컬러의 비색 값, 및 적색 광, 녹색 광, 및 청색 광의 오브젝트 컬러의 비색 값들은 다음의 관계를 충족시킨다:
X[W]= X[B]+ X[G]+ X[R]，
Y[W]= Y[B]+ Y[G]+ Y[R]，
Z [W]= Z [B]+ Z [G]+ Z [R]. (10)
위 관계는 다음과 같이 행렬 형태로 기입된다.
Figure pat00007
, (11)
위 적색 광, 녹색 광, 및 청색 광의 최대 휘도 Y[R], Y[G], 및 Y[B]는 역 행렬에 의해 획득될 수 있다:
Figure pat00008
, (12)
따라서, 백색 광에서의 적색 광, 녹색 광, 및 청색 광의 비율들은, 각각, Y[R]/Y[W], Y[G]/Y[W], Y[B]/Y[W]이다.
일부 예들에서, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 설계할 때, 어레이 기판이 유기 발광 다이오드 디스플레이 디바이스에 적용된 후의 광학 파라미터가 고려될 필요가 있다.
일부 예들에서, 일부 예들에서, 광학 파라미터는 유기 발광 다이오드 디스플레이 디바이스에 의해 방출되는 백색 광의 타겟 휘도(미리 설정된 휘도, 예를 들어, 디스플레이 스크린을 통과한 후의 최대 휘도), 백색 광의 타겟 화이트 밸런스 좌표(미리 설정된 화이트 밸런스 좌표), 및, 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 미리 설정된 컬러 좌표들과 같은, 각각의 컬러의 서브-픽셀의 타겟 컬러 좌표 중심 값(미리 설정된 컬러 좌표)을 포함할 수 있다.
예를 들어, 광학 파라미터에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계는, 백색 광의 미리 설정된 화이트 밸런스 좌표 및 백색 광의 미리 설정된 휘도에 따라 백색 광의 오브젝트 컬러의 비색 값(X[W], Y[W], Z[W])을 획득하는 단계; 및 행렬 관계 (12) 및 각각의 컬러의 서브-픽셀의 미리 설정된 컬러 좌표에 따라 각각의 컬러의 서브-픽셀의 미리 설정된 휘도를 계산하는 단계를 포함한다.
예를 들어, 본 개시내용의 실시예들의 제1 예에서, 백색 광의 미리 설정된 휘도는 800 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.30, 0.32)일 수 있다. 백색 광의 오브젝트 컬러의 비색 값에서의 Y가 800이기 때문에, 백색 광의 오브젝트 컬러의 비색 값은 관계들 (8-9)에 따라 (750, 800, 950)이다.
예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.685, 0.315)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.252, 0.718)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.135, 0.05)일 수 있다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 이러한 값들은 구체적 요건들에 따라 선택될 수 있다.
위 관계들 (8-10) 및 관계 (12)에 따라, 다음의 관계가 획득된다:
Figure pat00009
=
Figure pat00010
위 계산 프로세스에 따르면, 각각의 컬러의 서브-픽셀의 미리 설정된 휘도(즉, 디스플레이 스크린을 통과한 후의 최대 휘도)가 계산될 수 있고, 적색 서브-픽셀의 미리 설정된 휘도는 184.1 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 559.1 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 56.8 니트이다. 위 계산에서 백색 광의 미리 설정된 휘도는 800 니트이며, 이는 어레이 기판을 포함하는 디스플레이 디바이스의 디스플레이 스크린의 전체 투과율을 고려하는 최대 휘도이다. 따라서, 각각의 컬러의 서브-픽셀의 미리 설정된 휘도는 또한 디스플레이 스크린의 전체 투과율을 고려한 최대 휘도이다.
예를 들어, 본 개시내용의 실시예들의 제2 예에서, 백색 광의 미리 설정된 휘도는 800 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.307, 0.321)일 수 있으며, 다음으로 백색 광의 오브젝트 컬러의 비색 값은 (765.1,800,927.1)이다.
예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.697, 0.303)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.290, 0.68)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.132, 0.062)일 수 있다. 위 관계들 (8-10) 및 관계 (12)에 따르면, 적색 서브-픽셀의 미리 설정된 휘도는 163.2 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 567.4 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 69.4 니트이다.
예를 들어, 본 개시내용의 실시예들의 제3 예에서, 백색 광의 미리 설정된 휘도는 1000 니트로 설정될 수 있고, 백색 광의 미리 설정된 화이트 밸런스 좌표는 (0.307, 0.321)일 수 있으며, 백색 광의 오브젝트 컬러의 비색 값은 (956.4, 1000, 1158.9)이다.
예를 들어, 적색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.698, 0.302)일 수 있고, 녹색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.298, 0.662)일 수 있고, 청색 서브-픽셀의 미리 설정된 컬러 좌표의 중심 값은 (0.137, 0.062)일 수 있다. 위 관계들 (8-10) 및 관계 (12)에 따르면, 적색 서브-픽셀의 미리 설정된 휘도는 190.4 니트이고, 녹색 서브-픽셀의 미리 설정된 휘도는 723.3 니트이고, 청색 서브-픽셀의 미리 설정된 휘도는 86.3 니트이다.
S102: 각각의 컬러의 서브-픽셀의 미리 설정된 전류 효율을 취득함.
예를 들어, 각각의 컬러의 서브-픽셀의 전류 효율은 광학 시험 장비 및 전기 시험 장비에 의해 직접 측정될 수 있다. 광학 시험 디바이스는, 예를 들어, 분광 광도계 PR788일 수 있으며, 전기 시험 디바이스는, 예를 들어, 디지털 소스 미터 Keithley 2400일 수 있다. 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 설계하는 프로세스에서, 요구되는 미리 설정된 전류 효율은 일반 디스플레이 디바이스에서 각각의 컬러의 서브-픽셀의 측정된 전류 효율에 따라 획득될 수 있다. 상이한 컬러들을 갖는 서브-픽셀들의 유기 발광 엘리먼트들의 상이한 재료들에 따라, 각각의 유기 발광 엘리먼트들의 미리 설정된 전류 효율 또한 상이하다.
예를 들어, 제1 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 48 cd/A, 118 cd/A, 및 7.2 cd/A이다.
예를 들어, 본 개시내용의 실시예들에서 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀에 의해 요구되는 전류들은 위 관계 (3)에 따라 획득될 수 있고, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류들은 각각 292 mA, 361 mA 및 601 mA이다. 전류를 계산함에 있어서 사용되는 휘도는 스크린의 전체 투과율을 고려하는 휘도라는 점이 주목되어야 한다. 본 개시내용의 실시예들에서, 디스플레이 스크린의 전체 투과율은 42%이고, 전류를 계산하기 위해 사용되는 적색 서브-픽셀의 휘도는 438.3 니트이고, 전류를 계산하기 위해 사용되는 녹색 서브-픽셀의 휘도는 1331.2 니트이고, 전류를 계산하기 위해 사용되는 청색 서브-픽셀의 휘도는 135.2 니트이다.
위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 2.06배이고, 청색 서브-픽셀에 제공되도록 요구되는 전류는 녹색 서브-픽셀에 제공되도록 요구되는 전류의 1.67배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.
예를 들어, 제2 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 24 cd/A, 98 cd/A, 및 5.8 cd/A이다.
예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 위 관계 (3)에 따라, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀의 요구된 전류들이 획득될 수 있고, 요구된 전류들은 각각 518 mA, 441 mA, 및 911 mA이다.
위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 1.76배이고 녹색 서브-픽셀에 제공되도록 요구되는 전류의 2.06배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.
예를 들어, 제3 예에서, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 전류 효율은 각각 30 cd/A, 118 cd/A, 및 8 cd/A이다.
예를 들어, 위 어레이 기판을 포함하는 디스플레이 디바이스의 유효 디스플레이 영역의 면적이 0.031981 제곱 미터인 것을 예로서 취하면, 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 요구된 전류들이 위 관계 (3)에 따라 획득될 수 있고, 요구된 전류들은 각각 483 mA, 467 mA, 및 821 mA이다.
위 파라미터들에 따르면, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들이 동일한 채널 폭-길이 비율을 채택한다고 가정하면, 청색 서브-픽셀에 제공되도록 요구되는 전류는 적색 서브-픽셀에 제공되도록 요구되는 전류의 1.7배이고 녹색 서브-픽셀에 제공되도록 요구되는 전류의 1.76배이다. 결과로서, 청색 서브-픽셀의 구동 트랜지스터는 불충분한 구동 능력 때문에 이러한 큰 전류를 제공하는 것이 가능하지 않을 수 있어, 디스플레이 디바이스의 청색 광의 불충분한 휘도를 초래하고, 그렇게 함으로써 백색 광의 화이트 밸런스에 영향을 미친다.
본 개시내용의 실시예들에서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 다른 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들 초과이도록 설계되어, 청색 서브-픽셀의 구동 트랜지스터는 청색 서브-픽셀의 최대 휘도 또는 최고 그레이 레벨에 대해 요구되는 전류 값을 제공할 수 있고, 따라서 백색 광의 휘도는 디스플레이 디바이스의 백색 광이 미리 설정된 화이트 밸런스 컬러 좌표 상태에 있는 것을 보장하면서 800 니트 이상에 도달할 수 있다.
S103: 각각의 컬러들의 서브-픽셀들의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율을 계산함.
예를 들어, 제1 컬러 서브-픽셀의 미리 설정된 전류 효율은 E1이고, 제2 컬러 서브-픽셀의 미리 설정된 전류 효율은 E2이고, 제1 컬러 서브-픽셀의 미리 설정된 휘도는 Y1이고, 제2 컬러 서브-픽셀의 미리 설정된 휘도는 Y2이다. 제1 컬러 서브-픽셀 및 제2 컬러 서브-픽셀의 미리 설정된 휘도 및 미리 설정된 전류 효율에 따라, 제1 구동 트랜지스터의 채널 폭-길이 비율 대 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율을 계산하는 단계는, 제1 구동 트랜지스터의 채널 폭-길이 비율을 W1/L1이 되도록, 그리고 제2 구동 트랜지스터의 채널 폭-길이 비율을 W2/L2가 되도록 설정하는 단계; 제1 컬러 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata1, 및 제2 컬러 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata2, 및 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 전원 전압 Vdd를 취득하는 단계; 및 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 비율이 실질적으로 충족하는 (W1/L1): (W2/L2)의 비율 관계에 따라 비율을 계산하는 단계를 포함한다.
예를 들어, 청색 서브-픽셀의 미리 설정된 전류 효율, 적색 서브-픽셀의 미리 설정된 전류 효율, 및 녹색 서브-픽셀의 미리 설정된 전류 효율은 각각 EB, ER, 및 EG이고, 청색 서브-픽셀의 미리 설정된 휘도, 적색 서브-픽셀의 미리 설정된 휘도, 및 녹색 서브-픽셀의 미리 설정된 휘도는 각각 Y[B], Y[R] 및 Y[G]이다.
예를 들어, 각각의 컬러들의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 위 파라미터들 및 관계 (5)에 따라 계산될 수 있다. 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 데이터 신호 Vdata가 동일하다고 가정하면, 그리고 각각의 컬러의 서브-픽셀의 휘도가 디스플레이 디바이스의 최고 휘도 또는 최고 그레이 레벨에 있는 경우, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들은 다음의 비율 관계 (13)를 충족한다:
(W/L) R: (W/L) G: (W/L) B = (Y[R]/ER): (Y[G]/EG): (Y[B]/EB).
제1 예서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:
（W/L）R：（W/L）G：（W/L）B =1:1.24:2.06.
제2 예에서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:
（W/L）R：（W/L）G：（W/L）B =1:0.85:1.76.
제3 예서의 파라미터들을 관계 (13)에 대입하면, 다음과 같이 획득될 수 있다:
（W/L）R：（W/L）G：（W/L）B =1:0.97:1.7.
실제 디스플레이 프로세스에서, 각각의 컬러들의 서브-픽셀들에 입력되는 데이터 신호들의 차이는 작게 되도록 설계될 수 있어서(예를 들어, 상이한 컬러들을 갖는 서브-픽셀들에 입력되는 데이터 신호들의 차이는 1.5V 이하임), 각각의 컬러들의 서브-픽셀들은 실질적으로 동일한 데이터 신호 범위를 갖는다.
실제 프로세스 능력에서의 격차를 고려하면, 적색 서브-픽셀, 녹색 서브-픽셀 및 청색 서브-픽셀에서의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율은 1:1:2로 설정될 수 있다. 적색 서브-픽셀, 녹색 서브-픽셀, 및 청색 서브-픽셀의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율이 1: (0.7~1.3): (1.5~2.5)의 범위를 충족시키는 한, 본 개시내용의 실시예들이 이에 제한되는 것은 아니다.
예를 들어, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 5/25이 되도록 설계될 수 있고, 녹색 서브-픽셀과 적색 서브-픽셀의 채널 폭-길이 비율들은 상이한 컬러들을 갖는 위 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계에 따라 3/30이 되도록 설계된다. 본 개시내용의 실시예들이 이에 제한되는 것은 아니고, 비율들은 실제 프로세스 요건들에 따라 조정될 수 있다. 예를 들어, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율은 4/25~6.5/25의 범위에 있도록 설계될 수 있고, 녹색 서브-픽셀과 적색 서브-픽셀의 채널 폭-길이 비율은 양자 모두 상이한 컬러들을 갖는 위 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계에 따라 2.4/30~4/30의 범위에 있도록 설계된다.
도 3은 본 개시내용의 실시예들의 제2 예에서 각각의 컬러의 서브-픽셀에 입력되는 데이터 전압 및 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류의 시뮬레이션 곡선이다. 제2 예에서의 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들의 비율 관계(즉, (W/L) R: (W/L) G: (W/L) B
Figure pat00011
1:1:2)에 따라, 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율이 설정되고, 그렇게 함으로써 도 3에 도시되는 시뮬레이션 곡선을 획득한다. 도 3에 도시되는 바와 같이, 디스플레이 디바이스의 유효 디스플레이 영역이 0.031981m2이고 해상도가 1920*720인 것으로 가정하면, 각각의 컬러의 서브-픽셀에 입력되는 미리 설정된 데이터 전압이 -2.118V인 경우, 청색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 666.9나노암페어이고, 모든 청색 서브-픽셀들에 대해 요구되는 전류 값은 666.9*1920*720 나노암페어이고, 즉, 921 밀리암페어이고; 적색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 322.9 밀리암페어이고, 모든 적색 서브-픽셀들에 대해 요구되는 전류 값은 322.9*1920*720 나노암페어, 즉, 446 밀리암페어이고; 녹색 서브-픽셀의 유기 발광 엘리먼트를 구동하기 위해 박막 트랜지스터의 드레인 전극과 소스 전극 사이에 흐르는 전류는 약 378.3 밀리암페어이고, 모든 녹색 서브-픽셀들에 대해 요구되는 전류 값은 378.3*1920*720 나노암페어, 즉, 523 밀리암페어이다. 이러한 시뮬레이션 곡선에서의 결과는 제2 예에서 각각의 컬러의 서브-픽셀에 의해 요구되는 전류의 값과 대략 매칭된다. 따라서, 청색 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 다른 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들 초과이도록 설계하는 것에 의해, 청색 서브-픽셀의 구동 트랜지스터는 청색 서브-픽셀의 최대 휘도 또는 최고 그레이 스케일에 대해 요구되는 전류 값을 제공할 수 있어서, 백색 광이 화이트 밸런스 상태에 있는 것을 보장하면서 백색 광의 휘도가 800 니트 이상에 도달할 수 있다.
도 4는 상이한 채널 폭-길이 비율을 갖는 구동 트랜지스터의 게이트 전압들 및 드레인 전극과 소스 전극 사이의 전류들의 곡선이다. 도 4에서의 상이한 곡선들은 각각 상이한 채널 폭-길이 비율들을 표현한다. 도 4에 도시되는 바와 같이, 3/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.47094V이고, 구동 트랜지스터의 게이트 전압은 -5.9V이고; 4/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.5126V이고, 구동 트랜지스터의 게이트 전압은 -5.9V이고; 5/35의 채널 폭-길이 비율을 갖는 구동 트랜지스터에서, 구동 트랜지스터의 임계 전압은 -2.4872V이고, 구동 트랜지스터의 게이트 전압은 -5.4V이다. 구동 트랜지스터의 채널 폭-길이 비율을 변화시키는 것은 기본적으로 구동 트랜지스터의 구동 특성들에 영향을 미치지 않는다는 점을 각각의 구동 트랜지스터의 게이트 전압 및 임계 전압의 값들로부터 알 수 있다.
도 5a 내지 도 5c는 각각의 컬러의 서브-픽셀에서의 구동 트랜지스터의 채널 폭-길이 비율 및 충전율의 관계도들이다. 도 5a는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 적색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5a에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 유사하게, 도 5b는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 녹색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5b에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 도 5c는 높은 그레이 스케일(예를 들어, 255 그레이 스케일), 중간 그레이 스케일(예를 들어, 128 그레이 스케일) 및 낮은 그레이 스케일(예를 들어, 32 그레이 스케일)에 대응하는 데이터 신호들이 청색 서브-픽셀의 구동 회로에 기입되는 경우에 상이한 채널 폭-길이 비율들을 갖는 구동 트랜지스터들의 충전율들의 변화를 도시한다. 도 5c에 도시되는 바와 같이, 구동 트랜지스터의 채널 폭-길이 비율이 5/35 또는 4/35인 경우의 충전율은 구동 트랜지스터의 채널 폭-길이 비율이 3/35인 경우의 충전율 초과이다. 각각의 컬러의 서브-픽셀의 구동 트랜지스터의 채널 폭-길이 비율을 변화시켜 비율 관계를 충족시키는 프로세스에서, 채널 폭-길이 비율을 증가시켜(예를 들어, 채널 폭을 증가시킴) 구동 트랜지스터의 충전율을 증가시키고, 그렇게 함으로써 충전 시간을 감소시키는 것이 고려될 수 있다는 점을 알 수 있다.
본 개시내용의 다른 실시예는, 위에 언급된 어레이 기판을 포함하는, 유기 발광 다이오드 디스플레이 디바이스를 제공한다.
일부 예들에서, 이러한 유기 발광 다이오드 디스플레이 디바이스는 차량 탑재형 디스플레이 디바이스이다.
본 개시내용의 실시예들에서, 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율들을 상이하게 설계하는 것에 의해, 고-휘도 이미지가 차량 디스플레이 디바이스의 디스플레이 스크린 상에 디스플레이될 때 청색 광의 불충분한 휘도의 현상이 가능한 한 많이 회피될 수 있다.
물론, 본 개시내용의 실시예들이 차량 탑재형 디스플레이 디바이스인 유기 발광 다이오드 디스플레이 디바이스에 제한되는 것은 아니고, 유기 발광 다이오드 디스플레이 디바이스는 또한 디지털 카메라, 모바일 폰, 시계, 태블릿 컴퓨터, 노트북 컴퓨터 등과 같은, 디스플레이 기능을 갖는 임의의 제품 또는 컴포넌트일 수 있다. 실시예들이 이에 제한되는 것은 아니다.
본 개시내용의 다른 실시예는 디스플레이 기판을 제공한다. 도 6은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 개략적 블록도이고; 도 7은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 반복 유닛들의 개략도이고; 도 8은 본 개시내용의 실시예에 의해 제공되는 디스플레이 기판의 평면도이다.
예를 들어, 도 6 내지 도 7에 도시되는 바와 같이, 본 개시내용의 실시예들에 의해 제공되는 디스플레이 기판(1000)은 베이스 기판(100) 및 베이스 기판(100) 상의 제1 방향(즉, Y 방향) 및 제2 방향(즉, X)을 따라 배열되는 복수의 반복 유닛들(11)을 포함하고, 제1 방향은 제2 방향과 교차한다. 예를 들어, 제1 방향은 제2 방향에 수직이다. 각각의 반복 유닛(11)은, 예를 들어, 제1 컬러 서브-픽셀(110) 및 제2 컬러 서브-픽셀(120)을 포함하는, 복수의 서브-픽셀들(22)을 포함한다. 각각의 컬러의 서브-픽셀(22)은 유기 발광 엘리먼트(220) 및 픽셀 회로(221)를 포함한다. 픽셀 회로(221)는 유기 발광 엘리먼트(220)를 구동하여 광을 방출하기 위해 사용된다. 픽셀 회로(221)는 구동 회로(222)를 포함한다. 제1 컬러 서브-픽셀(110)의 구동 회로(222)는 제1 구동 트랜지스터(111)를 포함하고, 제2 컬러 서브-픽셀(120)의 구동 회로(222)는 제2 구동 트랜지스터(121)를 포함하고, 제1 구동 트랜지스터(111)의 채널 폭-길이 비율은 제2 구동 트랜지스터(121)의 채널 폭-길이 비율 초과이다. 본 개시내용의 실시예들은 디스플레이 기판 상의 상이한 컬러들을 갖는 서브-픽셀들의 구동 트랜지스터들의 채널 폭-길이 비율을 최적화하는 것에 의해 디스플레이 기판을 포함하는 디스플레이 디바이스의 휘도를 개선할 수 있다.
본 개시내용의 실시예에서 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 관계는 도 1a 내지 도 1e에 도시되는 실시예에서 제1 구동 트랜지스터의 채널 폭-길이 비율과 제2 구동 트랜지스터의 채널 폭-길이 비율의 관계와 동일하며, 이는 여기서 반복되지 않는다.
예를 들어, 디스플레이 기판(1000)은, AMOLED(active matrix organic light emitting diode) 디스플레이 패널 등과 같은, 디스플레이 패널에 적용될 수 있다. 디스플레이 기판(1000)은 어레이 기판일 수 있다.
예를 들어, 베이스 기판(100)은, 유리 기판, 석영 기판, 플라스틱 기판 등과 같은, 적절한 기판일 수 있다.
예를 들어, 도 7에 도시되는 바와 같이, 각각의 반복 유닛(11)은 제3 컬러 서브-픽셀(130)을 추가로 포함하고, 제3 컬러 서브-픽셀(130)은 제3 구동 트랜지스터(131)를 포함하고, 제3 구동 트랜지스터(131)의 채널 폭-길이 비율은 제1 구동 트랜지스터(111)의 채널 폭-길이 비율 미만이다.
본 개시내용의 실시예에서의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 구동 트랜지스터의 채널 폭-길이 비율의 관계는 도 1a 내지 도 1e에 도시되는 실시예에서의 제1 구동 트랜지스터의 채널 폭-길이 비율, 제2 구동 트랜지스터의 채널 폭-길이 비율, 및 제3 구동 트랜지스터의 채널 폭-길이 비율의 관계와 동일하며, 이는 여기서 반복되지 않는다.
예를 들어, 도 7에 도시되는 바와 같이, 각각의 반복 유닛(11)에서, 제1 컬러 서브-픽셀(110)의 픽셀 회로, 제2 컬러 서브-픽셀(120)의 픽셀 회로, 및 제3 컬러 서브-픽셀(130)의 픽셀 회로는 제1 방향 (Y 방향으로 화살표에 의해 표시되는 방향)을 따라 순차적으로 배열된다. 예를 들어, X 방향으로 배열되는 서브-픽셀들의 열은 동일한 컬러를 갖는 서브-픽셀들이다.
예를 들어, 베이스 기판(100) 상의 각각의 컬러의 서브-픽셀의 픽셀 회로의 정사 투영에 의해 커버되는 영역은 실질적으로 직사각형 내에 있다 (도 10의 점선 프레임(1101)에 의해 도시되는 바와 같음). 픽셀 회로의 일부 신호 라인들은 직사각형 내부에 위치되는 부분들 및 직사각형 외부로 연장되는 부분들을 포함하여, 여기서 베이스 기판 상의 픽셀 회로의 정사 투영은 베이스 기판 상의 다양한 트랜지스터들, 커패시터들 등과 같은 구조들의 정사 투영들 및 베이스 기판 상의 직사각형 내의 각각의 신호 라인의 부분들의 정사 투영들을 주로 포함한다는 점이 주목되어야 한다.
예를 들어, 각각의 서브-픽셀(22)의 유기 발광 엘리먼트(220)는 제1 전극, 제2 전극, 및 제1 전극과 제2 전극 사이의 발광 층을 포함한다. 유기 발광 엘리먼트(220)의 제1 전극 및 제2 전극 중 하나는 구동 트랜지스터에 전기적으로 접속된다. 도 7 내지 도 9e에 도시되는 예는 유기 발광 엘리먼트의 제2 전극이 구동 트랜지스터에 접속되는 것을 예로서 취하는 것에 의해 설명된다.
예를 들어, 도 8에 도시되는 바와 같이, 픽셀 회로(221)는 제1 발광 제어 회로(223) 및 제2 발광 제어 회로(224)를 추가로 포함한다. 구동 회로(222)는 제어 단자, 제1 단자, 및 제2 단자를 포함하고, 발광 엘리먼트(220)를 구동하여 광을 방출하기 위한 구동 전류를 제공하도록 구성된다. 예를 들어, 제1 발광 제어 회로(223)는 구동 회로(222)의 제1 단자 및 제1 전압 단자 VDD에 접속되고, 구동 회로(222)와 제1 전압 단자 VDD 사이의 접속을 턴 온 또는 턴 오프하도록 구성되고, 제2 발광 제어 회로(224)는 구동 회로(222)의 제2 단자 및 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 구동 회로(222)와 발광 엘리먼트(220) 사이의 접속을 턴 온 또는 턴 오프하도록 구성된다.
예를 들어, 도 8에 도시되는 바와 같이, 픽셀 회로(221)는 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228), 및 리셋 회로(229)를 추가로 포함한다. 데이터 기입 회로(226)는 구동 회로(222)의 제1 단자에 전기적으로 접속되고, 스캐닝 신호의 제어 하에 데이터 신호를 저장 회로(227)에 기입하도록 구성되고; 저장 회로(227)는 구동 회로(222)의 제어 단자 및 제1 전압 단자 VDD에 전기적으로 접속되고, 데이터 신호를 저장하도록 구성되고; 임계값 보상 회로(228)는 제어 단자 및 구동 회로(222)의 제2 단자에 전기적으로 접속되고, 구동 회로(222)에 대해 임계값 보상을 수행하도록 구성되고; 리셋 회로(229)는 구동 회로(222)의 제어 단자 및 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 리셋 제어 신호의 제어 하에 구동 회로(222)의 제어 단자 및 발광 엘리먼트(220)의 제1 전극을 리셋하도록 구성된다.
예를 들어, 도 8에 도시되는 바와 같이, 구동 회로(222)는 구동 트랜지스터 T1을 포함하고, 구동 회로(222)의 제어 단자는 구동 트랜지스터 T1의 게이트 전극을 포함하고, 구동 회로(222)의 제1 단자는 구동 트랜지스터 T1의 제1 전극을 포함하고, 구동 회로(222)의 제2 단자는 구동 트랜지스터 T1의 제2 전극을 포함한다.
예를 들어, 도 8에 도시되는 바와 같이, 데이터 기입 회로(226)는 데이터 기입 트랜지스터 T2를 포함하고, 저장 회로(227)는 커패시터 C를 포함하고, 임계값 보상 회로(228)는 임계값 보상 트랜지스터 T3을 포함하고, 제1 발광 제어 회로(223)는 제1 발광 제어 트랜지스터 T4를 포함하고, 제2 발광 제어 회로(224)는 제2 발광 제어 트랜지스터 T5를 포함하고, 리셋 회로(229)는 제1 리셋 트랜지스터 T6 및 제2 리셋 트랜지스터 T7을 포함하고, 리셋 제어 신호는 제1 서브-리셋 제어 신호 및 제2 서브-리셋 제어 신호를 포함할 수 있다.
예를 들어, 도 8에 도시되는 바와 같이, 데이터 기입 트랜지스터 T2의 제1 전극은 구동 트랜지스터 T1의 제1 전극에 전기적으로 접속되고, 데이터 기입 트랜지스터 T2의 제2 전극은 데이터 신호를 수신하기 위해 데이터 라인 Vd에 전기적으로 접속되도록 구성되고, 데이터 기입 트랜지스터 T2의 게이트 전극은 스캐닝 신호를 수신하기 위해 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속되도록 구성되고; 커패시터 C의 제1 전극은 제1 전압 단자 VDD에 전기적으로 접속되고, 커패시터 C의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고; 임계값 보상 트랜지스터 T3의 제1 전극은 구동 트랜지스터 T1의 제2 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 게이트 전극은 보상 제어 신호를 수신하기 위해 제2 스캐닝 신호 라인 Ga2에 전기적으로 접속되도록 구성되고; 제1 리셋 트랜지스터 T6의 제1 전극은 제1 리셋 신호를 수신하기 위해 제1 리셋 전원 단자 Vinit1에 전기적으로 접속되도록 구성되고, 제1 리셋 트랜지스터 T6의 제2 전극은 구동 트랜지스터 T1의 게이트 전극에 전기적으로 접속되고, 제1 리셋 트랜지스터 T6의 게이트 전극은 제1 서브-리셋 제어 신호를 수신하기 위해 제1 리셋 제어 신호 라인 Rst1에 전기적으로 접속되도록 구성되고; 제2 리셋 트랜지스터 T7의 제1 전극은 제2 리셋 신호를 수신하기 위해 제2 리셋 전원 단자 Vinit2에 전기적으로 접속되도록 구성되고, 제2 리셋 트랜지스터 T7의 제2 전극은 발광 엘리먼트(220)의 제1 전극에 전기적으로 접속되고, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 서브-리셋 제어 신호를 수신하기 위해 제2 리셋 제어 신호 라인 Rst2에 전기적으로 접속되도록 구성되고; 제1 발광 제어 트랜지스터 T4의 제1 전극은 제1 전압 단자 VDD에 전기적으로 접속되고, 제1 발광 제어 트랜지스터 T4의 제2 전극은 구동 트랜지스터 T1의 제1 전극에 전기적으로 접속되고, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 제1 발광 제어 신호를 수신하기 위해 제1 발광 제어 신호 라인 EM1에 전기적으로 접속되도록 구성되고; 제2 발광 제어 트랜지스터 T5의 제1 전극은 구동 트랜지스터 T1의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 제2 전극은 발광 엘리먼트(220)의 제2 전극에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 제2 발광 제어 신호를 수신하기 위해 제2 발광 제어 신호 라인 EM2에 전기적으로 접속되도록 구성되고; 발광 엘리먼트(220)의 제1 전극은 제2 전압 단자 VSS에 전기적으로 접속된다.
예를 들어, 제1 전압 단자 VDD 및 제2 전압 단자 VSS 중 하나는 고 전압 단자이고 제1 전압 단자 VDD 및 제2 전압 단자 VSS 중 다른 하나는 저 전압 단자이다. 예를 들어, 도 8에 도시되는 바와 같은 실시예에서, 제1 전압 단자 VDD는 일정한 제1 전압을 출력하는 전압 소스이고, 제1 전압은 양의 전압이고; 제2 전압 단자 VSS는 일정한 제2 전압을 출력하는 전압 소스일 수 있고, 제2 전압은 음의 전압인 등이다. 예를 들어, 일부 예들에서, 제2 전압 단자 VSS는 접지될 수 있다.
예를 들어, 도 8에 도시되는 바와 같이, 스캐닝 신호는 보상 제어 신호와 동일할 수 있고, 즉, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극은 동일한 신호(예를 들어, 스캐닝 신호)를 수신하기 위해, 제1 스캐닝 신호 라인 Ga1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있고, 이러한 경우, 디스플레이 기판(1000)에는 제2 스캐닝 신호 라인 Ga2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극은 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 데이터 기입 트랜지스터 T2의 게이트 전극은 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속되고, 임계값 보상 트랜지스터 T3의 게이트 전극은 제2 스캐닝 신호 라인 Ga2에 전기적으로 접속되고, 제1 스캐닝 신호 라인 Ga1에 의해 송신되는 신호는 제2 스캐닝 신호 라인 Ga2에 의해 송신되는 신호와 동일하다.
스캐닝 신호 및 보상 제어 신호는 또한 상이할 수 있어서, 데이터 기입 트랜지스터 T2의 게이트 전극 및 임계값 보상 트랜지스터 T3의 게이트 전극이 개별적으로 그리고 독립적으로 제어될 수 있고, 그렇게 함으로써 픽셀 회로를 제어하는 유연성을 증가시킬 수 있다는 점이 주목되어야 한다.
예를 들어, 8에 도시되는 바와 같이, 제1 발광 제어 신호는 제2 발광 제어 신호와 동일할 수 있고, 즉, 제1 발광 제어 트랜지스터 T4의 게이트 전극과 제2 발광 제어 트랜지스터 T5의 게이트 전극은 동일한 신호(예를 들어, 제1 발광 제어 신호)를 수신하기 위해, 제1 발광 제어 신호 라인 EM1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있고, 이러한 경우에, 디스플레이 기판(1000)에는 제2 발광 제어 신호 라인 EM2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 제1 발광 제어 트랜지스터 T4의 게이트 전극 및 제2 발광 제어 트랜지스터 T5의 게이트 전극은 또한 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 제1 발광 제어 신호 라인 EM1에 전기적으로 접속되고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 제2 발광 제어 신호 라인 EM2에 전기적으로 접속되고, 제1 발광 제어 신호 라인 EM1에 의해 송신되는 신호는 제2 발광 제어 신호 라인 EM2에 의해 송신되는 신호와 동일하다.
제1 발광 제어 트랜지스터 T4 및 제2 발광 제어 트랜지스터 T5가 상이한 타입들을 갖는 트랜지스터들인 경우에, 예를 들어, 제1 발광 제어 트랜지스터 T4가 P-형 트랜지스터이고 제2 발광 제어 트랜지스터 T5가 N-형 트랜지스터인 경우에, 제1 발광 제어 신호 및 제2 발광 제어 신호 또한 상이할 수 있고, 본 개시내용의 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.
예를 들어, 제1 서브-리셋 제어 신호는 제2 서브-리셋 제어 신호와 동일할 수 있고, 즉, 제1 리셋 트랜지스터 T6의 게이트 전극과 제2 리셋 트랜지스터 T7의 게이트 전극은 동일한 신호(예를 들어, 제1 서브-리셋 제어 신호)를 수신하기 위해, 제1 리셋 제어 신호 라인 Rst1과 같은, 동일한 신호 라인에 전기적으로 접속될 수 있다. 이러한 경우, 디스플레이 기판(1000)에는 제2 리셋 제어 신호 라인 Rst2가 제공되지 않을 수 있고, 그렇게 함으로써 신호 라인들의 수를 감소시킨다. 다른 예를 들어, 제1 리셋 트랜지스터 T6의 게이트 전극 및 제2 리셋 트랜지스터 T7의 게이트 전극은 상이한 신호 라인들에 전기적으로 접속될 수 있고, 즉, 제1 리셋 트랜지스터 T6의 게이트 전극은 제1 리셋 제어 신호 라인 Rst1에 전기적으로 접속되고, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 리셋 제어 신호 라인 Rst2에 전기적으로 접속되고, 제1 리셋 제어 신호 라인 Rst1에 의해 송신되는 신호는 제2 리셋 제어 신호 라인 Rst2에 의해 송신되는 신호와 동일하다. 제1 서브-리셋 제어 신호 및 제2 서브-리셋 제어 신호는 또한 상이할 수 있다는 점이 주목되어야 한다.
예를 들어, 일부 예들에서, 제2 서브-리셋 제어 신호는 스캐닝 신호와 동일할 수 있다, 즉, 제2 리셋 트랜지스터 T7의 게이트 전극은 제2 서브-리셋 제어 신호로서 스캐닝 신호를 수신하기 위해 제1 스캐닝 신호 라인 Ga1에 전기적으로 접속될 수 있다.
예를 들어, 제1 리셋 트랜지스터 T6의 소스 전극 및 제2 리셋 트랜지스터 T7의 소스 전극은 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2에 각각 접속된다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는 일정한 DC 참조 전압들을 출력하기 위한 DC 참조 전압 단자들일 수 있다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는 동일할 수 있고, 예를 들어, 제1 리셋 트랜지스터 T6의 소스 전극 및 제2 리셋 트랜지스터 T7의 소스 전극은 동일한 리셋 전원 단자에 접속된다. 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2는, 제1 리셋 전원 단자 Vinit1 및 제2 리셋 전원 단자 Vinit2가 구동 트랜지스터 T1의 게이트 전극 및 발광 엘리먼트(220)의 제2 전극을 리셋하기 위해 제1 리셋 신호 및 제2 리셋 신호를 제공할 수 있는 한, 고 전압 단자들 또는 저 전압 단자들일 수 있고, 본 개시내용이 이에 제한되는 것은 아니다.
도 8에 도시되는 바와 같이 픽셀 회로에서의 구동 회로(222), 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228) 및 리셋 회로(229)는 단지 개략적이라는 점이 주목되어야 한다. 구동 회로(222), 데이터 기입 회로(226), 저장 회로(227), 임계값 보상 회로(228), 및 리셋 회로(229)의 구체적 구조들은 실제 적용 요건들에 따라 설정될 수 있고, 본 개시내용의 실시예들은 이에 구체적으로 제한되는 것은 아니다.
예를 들어, 트랜지스터들의 특성들에 따라, 트랜지스터들은 N-형 트랜지스터들 및 P-형 트랜지스터들로 분할될 수 있다. 명료성을 위해, 본 개시내용의 실시예들은 트랜지스터들이 P-형 트랜지스터들(예를 들어, P-형 MOS 트랜지스터들)인 경우를 예로서 취하는 것에 의해 본 개시내용의 기술적 해결책을 예시한다, 즉, 본 개시내용의 설명들에서, 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 제2 리셋 트랜지스터 T7 등은 P-형 트랜지스터들일 수 있다. 그러나, 본 개시내용의 실시예들의 트랜지스터들이 P-형 트랜지스터들에 제한되는 것은 아니고, 해당 분야에서의 기술자는 또한 실제의 필요들에 따라 본 개시내용의 실시예들에서 하나 이상의 트랜지스터의 기능을 달성하기 위해 N-형 트랜지스터들(예를 들어, N-형 MOS 트랜지스터들)을 사용할 수 있다.
본 개시내용의 실시예들에서 사용되는 트랜지스터들은 동일한 특성들을 갖는 박막 트랜지스터들 또는 전계 효과 트랜지스터들 또는 다른 스위칭 디바이스들일 수 있고, 박막 트랜지스터들은 산화물 반도체 박막 트랜지스터들, 비정질 실리콘 박막 트랜지스터들, 또는 폴리실리콘 박막 트랜지스터들 등을 포함할 수 있다는 점이 주목되어야 한다. 트랜지스터의 소스 전극 및 드레인 전극은 구조에 있어서 대칭적일 수 있고, 따라서, 트랜지스터의 소스 전극 및 드레인 전극은 물리적 구조에 있어서 구별불가능할 수 있다. 본 개시내용의 실시예들에서, 제어 전극의 역할을 하는 게이트 전극을 제외하고, 트랜지스터들의 2개의 전극을 구별하기 위해, 2개의 전극들 중 하나는 제1 전극으로서 직접 설명되고, 2개의 전극들 중 다른 하나는 제2 전극으로서 설명되므로, 본 개시내용의 실시예들에서의 트랜지스터들의 전부 또는 일부의 제1 전극들 및 제2 전극들은 요구되는 바에 따라 교환가능하다.
본 개시내용의 실시예들에서, 도 8에 도시되는 바와 같은 7T1C 구조(즉, 7개의 트랜지스터 및 하나의 커패시터를 포함함) 외에도, 서브-픽셀의 픽셀 회로는, 7T2C 구조, 6T1C 구조, 6T2C 구조 또는 9T2C 구조와 같은, 다른 수의 트랜지스터들을 포함하는 구조를 또한 가질 수 있으며, 본 개시내용의 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.
도 9a 내지 도 10a는 본 개시내용의 일부 실시예들에 의해 제공되는 픽셀 회로의 다양한 층들의 개략도들이다. 백플레인 상의 픽셀 회로에서의 각각의 회로들의 위치 관계가 도 9a 내지 도 10a를 참조하여 아래에 설명될 것이다. 도 9a 내지 도 10a에 도시되는 예는 하나의 반복 유닛(11)의 픽셀 회로들(221)을 예로서 취하고, 제1 컬러 서브-픽셀(110)에서의 픽셀 회로의 각각의 트랜지스터의 위치가 예시되며, 다른 컬러들을 갖는 서브-픽셀들에서의 픽셀 회로들의 컴포넌트들은 제1 컬러 서브-픽셀에서의 트랜지스터들의 위치들과 실질적으로 동일하다. 도 9a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 픽셀 회로(221)는, 도 8에 도시되는 바와 같이, 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 및 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6 및 제2 리셋 트랜지스터 T7, 및 커패시터 C를 포함한다.
도 9a 내지 도 10a는 각각의 컬러의 서브-픽셀의 픽셀 회로(121)에 전기적으로 접속되는 제1 스캐닝 신호 라인 Ga1, 제2 스캐닝 신호 라인 Ga2, 제1 리셋 제어 신호 라인 Rst1, 제2 리셋 제어 신호 라인 Rst2, 제1 리셋 전원 단자 Vinit1의 제1 리셋 전력 신호 라인 Init1, 제2 리셋 전원 단자 Vinit2의 제2 리셋 전력 신호 라인 Init2, 제1 조명 제어 신호 라인 EM1, 제2 조명 제어 신호 라인 EM2, 데이터 라인 Vd, 제1 전원 단자 VDD의 제1 전력 신호 라인 VDD1, 제2 전력 신호 라인 VDD2, 제3 전력 신호 라인 VDD3, 및 차폐 라인(344)을 또한 도시한다. 제1 전력 신호 라인 VDD1 및 제2 전력 신호 라인 VDD2는 서로 전기적으로 접속되고, 제1 전력 신호 라인 VDD1 및 제3 전력 신호 라인 VDD3은 서로 전기적으로 접속된다.
도 9a 내지 도 9e에 도시되는 예에서, 제1 스캐닝 신호 라인 Ga1 및 제2 스캐닝 신호 라인 Ga2는 동일한 신호 라인이고, 제1 리셋 전력 신호 라인 Init1 및 제2 리셋 전력 신호 라인 Init2는 동일한 신호 라인이고, 제1 리셋 제어 신호 라인 Rst1 및 제2 리셋 제어 신호 라인 Rst2는 동일한 신호 라인이고, 제1 발광 제어 신호 라인 EM1 및 제2 발광 제어 신호 라인 EM2는 동일한 신호 라인이지만, 실시예들이 이에 제한되는 것은 아니라는 점이 주목되어야 한다.
예를 들어, 도 9a는 디스플레이 기판에서의 픽셀 회로의 활성 반도체 층(310)을 도시한다. 활성 반도체 층(310)은 반도체 재료를 사용하여 패터닝될 수 있다. 활성 반도체 층(310)은 위에 언급된 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 및 제2 리셋 트랜지스터 T7의 활성 층들을 형성하기 위해 사용될 수 있다. 활성 반도체 층(310)은 각각의 서브-픽셀들의 트랜지스터들의 활성 층 패턴 및 도핑 영역 패턴(즉, 제3 컬러 서브-픽셀에 도시되는 소스 영역 s 및 드레인 영역 d)을 포함하고, 동일한 픽셀 회로에서의 각각의 트랜지스터들의 활성 층 패턴 및 도핑 영역 패턴은 일체로 제공된다.
활성 층은 일체로 형성된 저온 폴리실리콘 층을 포함할 수 있고, 그 내부의 소스 영역 및 드레인 영역은 각각의 구조의 전기적 접속을 실현하기 위해 도핑 등에 의해 전도성일 수 있다는 점이 주목되어야 한다. 즉, 각각의 서브-픽셀의 트랜지스터들의 활성 반도체 층은 p-실리콘으로 형성된 집적 패턴이고, 동일한 픽셀 회로에서의 각각의 트랜지스터는 도핑 영역 패턴들(즉, 소스 영역 s 및 드레인 영역 d) 및 활성 층 패턴을 포함하며, 상이한 트랜지스터들의 활성 층들은 도핑된 구조에 의해 분리된다.
예를 들어, 제1 방향을 따라 배열되는 상이한 컬러들을 갖는 서브-픽셀들의 픽셀 회로들에서의 활성 반도체 층들은 접속 관계를 갖지 않고 서로 접속해제된다. 제2 방향을 따라 배열되는 동일한 컬러의 서브-픽셀들의 픽셀 회로들에서의 활성 반도체 층들은 일체로 제공될 수 있거나, 또는 서로 접속해제될 수 있다.
예를 들어, 활성 반도체 층(310)은 비정질 실리콘, 폴리실리콘, 산화물 반도체 재료 등에 의해 준비될 수 있다. 위에 언급된 소스 영역 및 드레인 영역이 n-형 불순물들 또는 p-형 불순물들로 도핑 영역들일 수 있다는 점이 주목되어야 한다.
예를 들어, 픽셀 회로의 게이트 전극 금속 층은 제1 전도성 층 및 제2 전도성 층을 포함할 수 있다. 활성 반도체 층(310)을 보호하기 위해 활성 반도체 층(310) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 게이트 절연 층이 형성된다. 도 9b는 디스플레이 기판의 제1 전도성 층(320)을 도시하며, 제1 전도성 층(320)은 게이트 절연 층 상에 배치되어, 활성 반도체 층(310)으로부터 절연된다. 제1 전도성 층(320)은 커패시터 C의 제2 전극 CC2, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 제1 발광 제어 신호 라인 EM1, 및 구동 트랜지스터 T1, 데이터 기입 트랜지스터 T2, 임계값 보상 트랜지스터 T3, 제1 발광 제어 트랜지스터 T4, 제2 발광 제어 트랜지스터 T5, 제1 리셋 트랜지스터 T6, 및 제2 리셋 트랜지스터 T7의 게이트 전극들을 포함할 수 있다.
예를 들어, 도 9b에 도시되는 바와 같이, 데이터 기입 트랜지스터 T2의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1의 부분일 수 있고, 제1 발광 제어 트랜지스터 T4의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 발광 제어 신호 라인 EM1의 제1 부분일 수 있고, 제2 발광 제어 트랜지스터 T5의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 발광 제어 신호 라인 EM1의 제2 부분일 수 있고, 제1 리셋 트랜지스터 T6의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 리셋 제어 신호 라인 Rst1의 제1 부분일 수 있고, 제2 리셋 트랜지스터 T7의 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 리셋 제어 신호 라인 Rst1의 제2 부분이다. 임계값 보상 트랜지스터 T3은 이중 게이트 구조를 갖는 박막 트랜지스터일 수 있고, 임계값 보상 트랜지스터 T3의 제1 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1의 부분일 수 있고, 임계값 보상 트랜지스터 T3의 제2 게이트 전극은 활성 반도체 층(310)과 중첩되는 제1 스캐닝 신호 라인 Ga1로부터 돌출되는 돌출 부분의 부분일 수 있다. 도 8 및 도 9b에 도시되는 바와 같이, 구동 트랜지스터 T1의 게이트 전극은 커패시터 C의 제2 전극 CC2일 수 있다.
도 9a에서의 각각의 점선 직사각형 프레임들은 활성 반도체 층(310)과 중첩되는 제1 전도성 층(320)의 각각의 부분들을 도시한다는 점이 주목되어야 한다.
예를 들어, 도 9b에 도시되는 바와 같이, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 및 제1 발광 제어 신호 라인 EM1은 제2 방향 X를 따라 배열된다. 제1 스캐닝 신호 라인 Ga1은 제1 리셋 제어 신호 라인 Rst1과 제1 발광 제어 신호 라인 EM1 사이에 위치된다.
예를 들어, 제2 방향 X에서, 커패시터 C의 제2 전극 CC2(즉, 구동 트랜지스터 T1의 게이트 전극)는 제1 스캐닝 신호 라인 Ga1과 제1 발광 제어 신호 라인 EM1 사이에 위치된다. 제1 스캐닝 신호 라인 Ga1로부터 돌출되는 돌출 부분 P는 제1 발광 제어 신호 라인 EM1로부터 먼 제1 스캐닝 신호 라인 Ga1의 측부 상에 위치된다.
예를 들어, 도 9a에 도시되는 바와 같이, 제2 방향 X에서, 데이터 기입 트랜지스터 T2의 게이트 전극, 임계값 보상 트랜지스터 T3의 게이트 전극, 제1 리셋 트랜지스터 T6의 게이트 전극, 및 제2 리셋 트랜지스터 T7의 게이트 전극은 모두 구동 트랜지스터 T1의 게이트 전극의 제1 측부 상에 위치되고, 제1 발광 제어 트랜지스터 T4의 게이트 전극 및 제2 발광 제어 트랜지스터 T5의 게이트 전극은 양자 모두 구동 트랜지스터 T1의 게이트 전극의 제2 측부 상에 위치된다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같은 예에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제1 측부 및 제2 측부는 제2 방향 X에서 구동 트랜지스터 T1의 게이트 전극의 반대 측부들이다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, XY 평면에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제1 측부는 구동 트랜지스터 T1의 게이트 전극의 상위 측부일 수 있고, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제2 측부는 구동 트랜지스터 T1의 게이트 전극의 하위 측부일 수 있다. 하위 측부에 대해, 예를 들어, IC를 접합시키기 위한 디스플레이 기판의 측부는 디스플레이 기판의 하위 측부이고, 구동 트랜지스터 T1의 게이트 전극의 하위 측부는 IC에 가까운 구동 트랜지스터 T1에서의 게이트 전극의 측부이다. 상위 측부는 하위 측부의 반대 측부이다, 예를 들어, IC로부터 먼 구동 트랜지스터 T1의 게이트 전극의 측부이다.
예를 들어, 일부 실시예들에서, 도 9a 내지 도 10a에 도시되는 바와 같이, 제1 방향 Y에서, 데이터 기입 트랜지스터 T2의 게이트 전극 및 제1 발광 제어 트랜지스터 T4의 게이트 전극은 양자 모두 구동 트랜지스터 T1의 게이트 전극의 제3 측부 상에 위치되고, 임계값 보상 트랜지스터 T3의 제1 게이트 전극, 제2 발광 제어 트랜지스터 T5의 게이트 전극, 및 제2 리셋 트랜지스터 T7의 게이트 전극은 모두 구동 트랜지스터 T1의 게이트 전극의 제4 측부 상에 위치된다. 예를 들어, 도 9a 내지 도 10a에 도시되는 예에서, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제3 측부 및 제4 측부는 제1 방향 Y에서의 구동 트랜지스터 T1의 게이트 전극의 반대 측부들이다. 예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제3 측부는 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 좌측 측부일 수 있고, 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 제4 측부는 제1 컬러 서브-픽셀의 픽셀 회로에서의 구동 트랜지스터 T1의 게이트 전극의 우측 측부일 수 있다. 좌측 측부 및 우측 측부에 대해, 예를 들어, 동일한 픽셀 회로에서, 데이터 라인은 제1 전력 신호 라인 VDD1의 좌측 측부에 있고, 제1 전력 신호 라인 VDD1은 데이터 라인의 우측 측부에 있다.
예를 들어, 위에 언급된 바와 같이 제1 전도성 층(320)을 보호하기 위해 (도 10b 및 도 10c에 도시되는 바와 같이) 제1 절연 층이 제1 전도성 층(320) 상에 형성된다. 도 9c는 픽셀 회로의 제2 전도성 층(330)을 도시한다. 제2 전도성 층(330)은 커패시터 C의 제1 전극 CC1, 제1 리셋 전력 신호 라인 Init1, 제2 전력 신호 라인 VDD2, 및 광 차폐 부분 S를 포함한다. 제2 전력 신호 라인 VDD2와 커패시터 C의 제1 전극 CC1은 일체로 형성된다. 커패시터 C의 제1 전극 CC1 및 커패시터 C의 제2 전극 CC2는 적어도 부분적으로 서로 중첩되어 커패시터 C를 형성한다.
예를 들어, 제2 전도성 층(330)을 보호하기 위해 제2 전도성 층(330) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 제2 절연 층이 형성된다. 도 9d는 픽셀 회로의 소스-드레인 전극 금속 층(340)을 도시하고, 소스-드레인 전극 금속 층(340)은 데이터 라인 Vd, 제1 전력 신호 라인 VDD1 및 차폐 라인(334)을 포함한다. 위에 언급된 데이터 라인 Vd, 제1 전력 신호 라인 VDD1 및 차폐 라인(334)은 X 방향을 따라 연장된다. 차폐 라인(344) 및 데이터 라인 Vd는 동일한 층에 형성되고 동일한 재료를 가지므로, 차폐 라인 및 데이터 라인은 동일한 패터닝 프로세스에서 동시에 형성될 수 있고, 그렇게 함으로써 차폐 라인을 제조하기 위한 추가적인 패터닝 프로세스를 추가하는 것을 회피하고, 디스플레이 기판의 제조 프로세스를 단순화하고, 제조 비용을 절약한다.
예를 들어, 소스-드레인 전극 금속 층(340)은 제1 접속 부분(341), 제2 접속 부분(342), 및 제3 접속 부분(343)을 추가로 포함한다. 도 9d는 복수의 비아들의 예시적인 위치들을 또한 도시하고, 소스-드레인 금속 층(340)은 도시되는 바와 같이 복수의 비아들을 통해 소스-드레인 금속 층(340)과 베이스 기판 사이의 복수의 필름 층들에 접속된다. 도 9d에 도시되는 바와 같이, 상이하게 채워진 비아들은 소스-드레인 금속 층(340)이 비아들을 통해 상이한 필름 층들에 접속된다는 점을 표시한다. 예를 들어, 소스-드레인 금속 층(340)은 백색 컬러로 채워진 비아들을 통해 도 9a에 도시되는 활성 반도체 층(310)에 접속되고, 소스-드레인 금속 층(340)은 흑색 점으로 채워진 비아들을 통해 도 9c에 도시되는 제2 반도체 층에 접속된다. 각각의 비아가 위치되는 구체적 필름 층, 및 각각의 비아의 구체적 접속 관계가 도 10a에 도시되는 후속 도면에서 상세히 설명될 것이다.
예를 들어, 위에 언급된 바와 같이 소스-드레인 전극 금속 층(340)을 보호하기 위해 위에 언급된 소스-드레인 전극 금속 층(340) 상에 (도 10b 및 도 10c에 도시되는 바와 같이) 제3 절연 층 및 제4 절연 층이 형성된다. 각각의 서브-픽셀의 발광 엘리먼트의 제2 전극은 베이스 기판으로부터 먼 제3 절연 층 및 제4 절연 층의 측부 상에 있을 수 있다.
도 9e는 픽셀 회로의 제3 전도성 층(350)을 도시하고, 제3 전도성 층(350)은 제4 접속 부분(353) 및 제3 전력 신호 라인 VDD3을 포함하며, 제3 전력 신호 라인 VDD3은 X 방향 및 Y 방향으로 십자형으로 분포된다. 도 9e는 또한 복수의 비아들(351, 354)의 예시적인 위치를 도시하며, 제3 전도성 층(350)은 도시되는 복수의 비아들(351, 354)을 통해 소스-드레인 금속 층(340)에 접속된다.
도 10a는 위에 언급된 활성 반도체 층(310), 제1 전도성 층(320), 제2 전도성 층(330), 소스-드레인 전극 금속 층(340), 및 제3 전도성 층(350)의 적층형 위치 관계의 개략도이다. 도 9a 내지 도 10a에 도시되는 바와 같이, 데이터 라인 Vd는 게이트 절연 층, 제1 절연 층, 및 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(381))를 통해 활성 반도체 층(310)에서의 데이터 기입 트랜지스터 T2의 소스 영역에 접속된다. 제1 전력 신호 라인 VDD1은 게이트 절연 층, 제1 절연 층, 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(382))를 통해 활성 반도체 층(310)에서의 제1 발광 제어 트랜지스터 T4의 소스 영역에 접속된다.
도 9a 내지 도 10a에 도시되는 바와 같이, 제1 접속 부분(341)의 하나의 단자는 게이트 절연 층, 제1 절연 층 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(384))를 통해 활성 반도체 층(310)에서의 임계값 보상 트랜지스터 T3의 드레인 영역에 접속되고, 제1 접속 부분(341)의 다른 단자는 제1 절연 층 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(385))를 통해 제1 전도성 층(320)에서의 구동 트랜지스터 T1의 게이트 전극(즉, 커패시터 C의 제2 전극 CC2)에 접속된다. 제2 접속 부분(342)의 하나의 단자는 제2 절연 층에서의 하나의 비아(예를 들어, 비아(386))를 통해 제1 리셋 전력 신호 라인 Init1에 접속되고, 제2 접속 부분(342)의 다른 단자는 게이트 절연 층, 제1 절연 층, 및 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(387))를 통해 활성 반도체 층(310)에서의 제2 리셋 트랜지스터 T7의 드레인 영역에 접속된다. 제3 접속 부분(343)은 게이트 절연 층, 제1 절연 층, 및 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(388))를 통해 활성 반도체 층(310)에서의 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 본 개시내용의 실시예들에서 사용되는 트랜지스터의 소스 영역 및 드레인 영역은 구조가 동일할 수 있어, 소스 영역 및 드레인 영역은 구조가 구별불가능할 수 있고, 필요들에 따라 교환가능하다는 점이 주목되어야 한다.
도 9a 내지 도 10a에 도시되는 바와 같이, 제1 전력 신호 라인 VDD1은 제2 전도성 층(330)과 소스-드레인 금속 층(340) 사이의 제2 절연 층의 적어도 하나의 비아(예를 들어, 비아(3832))를 통해 커패시터 C의 제1 전극 CC1에 접속된다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 X 방향으로 연장되고, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 구동 트랜지스터의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치된다. 예를 들어, 제1 컬러 서브-픽셀의 픽셀 회로에서의 차폐 라인은 제2 컬러 서브-픽셀의 픽셀 회로에서의 데이터 라인 상에서 송신되는 신호의 제1 컬러 서브-픽셀의 임계값 보상 트랜지스터 T3의 성능에 대한 영향을 감소시킬 수 있고, 그렇게 함으로써 제1 컬러 서브-픽셀의 구동 트랜지스터의 게이트 전극과 제2 컬러 서브-픽셀을 접속하는 데이터 라인 사이의 결합의 영향을 감소시키고, 크로스토크 문제점을 감소시킬 수 있다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 제2 절연 층에서의 적어도 하나의 비아(예를 들어, 비아(332))를 통해 제1 리셋 전력 신호 라인 Init1에 접속되고, 차폐 라인이 고정된 전위를 갖는 것을 허용하는 것 외에도, 제1 리셋 전력 신호 라인 상에서 송신되는 초기화 신호의 전압이 더 안정적이 되게 하는 것을 또한 허용하며, 이는 픽셀 구동 회로의 작동 성능에 더 도움이 된다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 차폐 라인(344)은 Y 방향으로 연장되는 2개의 제1 리셋 전력 신호 라인들 Init1에 각각 결합되어, 차폐 라인(344)은 고정된 전위를 갖고, 2개의 제1 리셋 전력 신호 라인들 Init1은 X 방향을 따라 차폐 라인(344)의 2개의 측부들 상에 위치된다. 예를 들어, 2개의 제1 리셋 전력 신호 라인들은 픽셀 회로들의 n번째 행 및 픽셀 회로들의 (n+1)번째 행에 각각 대응한다.
예를 들어, 동일한 열에서의 차폐 라인(344)은 전체 차폐 라인일 수 있고, 전체 차폐 라인은 2개의 인접한 제1 리셋 전력 신호 라인 사이의 복수의 서브-부분들을 포함하고, 각각의 서브-부분은 열에서의 각각의 픽셀 회로 영역 내에 위치된다.
예를 들어, 차폐 라인(344)을 리셋 전력 신호 라인에 결합하는 것 외에도, 차폐 라인(344)은 제1 전력 신호 라인에 또한 결합될 수 있어, 차폐 라인(344)은 제1 전력 신호 라인에 의해 송신되는 전력 신호와 동일한 고정 전위를 갖는다.
예를 들어, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 임계값 보상 트랜지스터 T3의 정사 투영과 베이스 기판 상의 데이터 라인 Vd의 정사 투영 사이에 있으므로, 차폐 라인(344)은 임계값 보상 트랜지스터 T3의 성능에 대한 데이터 라인 상에 송신되는 신호의 변화의 영향을 감소시킬 수 있고, 그렇게 함으로써 구동 트랜지스터의 게이트 전극과 데이터 신호 라인 Vd(n+1) 사이의 결합을 감소시키고, 그렇게 함으로써 수직 크로스토크의 문제점을 해결하고, 디스플레이 기판이 디스플레이 동안 더 양호한 디스플레이 효과를 갖게 한다.
예를 들어, 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 제1 접속 부분(341)의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치될 수 있고; 베이스 기판 상의 차폐 라인(344)의 정사 투영은 베이스 기판 상의 구동 트랜지스터 T1의 정사 투영과 베이스 기판 상의 데이터 라인의 정사 투영 사이에 위치된다.
위 배열은 데이터 라인과 임계값 보상 트랜지스터 사이에 생성되는 제1 크로스토크를 크게 감소시키고, 데이터 라인과 제1 접속 부분 사이에 생성되는 제2 크로스토크를 크게 감소시키고, 그렇게 함으로써 제1 크로스토크 및 제2 크로스토크에 의해 야기되는 구동 트랜지스터에 대한 간접 크로스토크를 감소시킨다. 또한, 위 배열은 데이터 라인과 구동 트랜지스터 사이에 생성되는 직접 크로스토크를 또한 감소시키고, 그렇게 함으로써 디스플레이 기판의 작동 성능을 더 양호하게 보장한다.
예를 들어, 차폐 라인(344)이 위에 언급된 배열에 제한되는 것은 아니고, 차폐 라인(344)은 픽셀 회로들의 n번째 행에 대응하는 리셋 전력 신호 라인에만, 또는 픽셀 회로들의 (n+1)번째 행에 대응하는 리셋 전력 신호 라인에만 또한 결합될 수 있다. 또한, X 방향으로의 차폐 라인(344)의 연장 길이가 실제 필요들에 따라 또한 설정될 수 있다.
예를 들어, 각각의 컬러의 서브-픽셀의 픽셀 회로는 광 차폐 부분 S1을 추가로 포함하고, 광 차폐 부분 S1은 차폐 라인(344)과 상이한 층에 제공되고, 베이스 기판 상의 차폐 부분 S1의 정사 투영은 베이스 기판 상의 차폐 라인(344)의 정사 투영과 중첩된다. 차폐 라인(344)은 제2 절연 층의 비아(331)를 통해 제2 전도성 층(330)에서의 광 차폐 부분 S1에 접속되어, 광 차폐 부분 S1이 고정된 전위를 갖고, 그렇게 함으로써 임계값 보상 트랜지스터 T3과 근처의 다른 전도성 패턴들 사이의 결합 효과를 더 양호하게 감소시키고, 디스플레이 기판의 작동 성능을 더 안정적이 되게 한다.
예를 들어, 광 차폐 부분 S1은 임계값 보상 트랜지스터 T3의 2개의 게이트 전극 사이의 활성 반도체 층(310)과 중첩되어, 2개의 게이트 전극 사이의 활성 반도체 층(310)이 광에 의해 조사되어 특성을 변화시키는 것을 방지하고, 예를 들어, 2개의 게이트 전극 사이의 활성 반도체 층(310)의 전압이 변화하는 것을 방지하고, 그렇게 함으로써 크로스토크를 방지한다.
이러한 예는 광 차폐 부분이 차폐 라인에 접속되는 것을 개략적으로 도시하지만, 실시예들이 이에 제한되는 것은 아니고, 광 차폐 부분과 차폐 라인은 접속되지 않을 수 있다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제3 전력 신호 라인 VDD3은 제3 절연 층 및 제4 절연 층에서의 적어도 하나의 비아(351)를 통해 제1 전력 신호 라인 VDD1에 접속되고, 제4 접속 부분(353)은 제3 절연 층 및 제4 절연 층에서의 비아(354)를 통해 제3 접속 부분(343)에 접속된다.
예를 들어, 제3 절연 층은 패시베이션 층일 수 있고, 제4 절연 층은 제1 평탄화 층일 수 있고, 제3 절연 층은 제4 절연 층과 베이스 기판 사이에 위치된다. 제4 절연 층은 유기 층일 수 있고, 유기 층의 두께는 패시베이션 층과 같은 무기 층의 두께보다 더 두껍다.
예를 들어, 비아(351) 및 비아(354)는 내포형 비아들이고, 즉, 비아(351)는 제3 절연 층에서의 제1 비아 및 제4 절연 층에서의 제2 비아를 포함하고, 제3 절연 층에서의 제1 비아의 위치는 제4 절연 층에서의 제2 비아의 위치에 대응하고, 베이스 기판 상의 제4 절연 층에서의 제2 비아의 정사 투영은 베이스 기판 상의 제3 절연 층에서의 제1 비아의 정사 투영에 위치된다.
예를 들어, 제3 전력 신호 라인 VDD3은 격자 형상으로 분포되고, X 방향으로 연장되는 부분 및 Y 방향으로 연장되는 부분을 포함한다. 베이스 기판 상의 X 방향으로 연장되는 제3 전력 신호 라인 VDD3의 부분의 정사 투영은 베이스 기판 상의 제1 전력 신호 라인 VDD1의 정사 투영과 실질적으로 일치하거나, 또는 베이스 기판 상의 제1 전력 신호 라인 VDD1의 정사 투영은 베이스 기판 상의 X 방향으로 연장되는 제3 전력 신호 라인 VDD3의 부분의 정사 투영에 위치되고 (도 10a는 2개의 정사 투영이 실질적으로 서로 일치하는 예를 도시함), 제3 전력 신호 라인 VDD3 및 제1 전력 신호 라인 VDD1은 전기적으로 접속되어, 제1 전력 신호 라인 VDD1의 전압 강하를 감소시키고, 그렇게 함으로써 디스플레이 디바이스의 균일성을 개선한다.
예를 들어, 제3 전력 신호 라인 VDD3은 소스-드레인 금속 층과 동일한 재료를 채택할 수 있다.
각각의 비아를 명확하게 예시하기 위해, 도 10a는 비아와 각각의 층 사이의 위치 관계를 예시하지 않는다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 본 개시내용의 예는 제1 컬러 서브-픽셀(110) 및 제3 컬러 서브-픽셀(130)에서의 픽셀 회로들에 포함되는 컴포넌트들의 상대적 위치 관계들이 동일한 경우를 예로서 취한다, 예를 들어, 제1 컬러 서브-픽셀(110) 및 제3 컬러 서브-픽셀(130)의 제4 접속 부분들(353)이 각각의 서브-픽셀들에 포함되는 제2 발광 제어 트랜지스터들 T5의 드레인 영역들과 각각 중첩되는 경우가 예로서 취해진다. 제2 컬러 서브-픽셀(120)(예를 들어, 적색 서브-픽셀)의 픽셀 회로에서의 제4 접속 부분(353)은 제2 발광 제어 트랜지스터 T5의 드레인 영역과 중첩되지 않고, 예를 들어, 제2 컬러 서브-픽셀(120)의 제4 접속 부분(353) 및 제2 발광 제어 트랜지스터 T5의 드레인 영역은 각각 Y 방향으로 연장되는 제3 전력 신호 라인 VDD3의 2개의 측부들 상에 위치된다. 예를 들어, 도 9d에 도시되는 바와 같이, 제1 컬러 서브-픽셀과 제3 컬러 서브-픽셀의 제3 접속 부분들(343)은 양자 모두 블록 구조이고, 제2 컬러 서브-픽셀의 제3 접속 부분(343)은 X 방향으로 연장되는 스트립 부분이다. 스트립 부분의 하나의 단부는 나중에 형성될 제4 접속 부분(353)에 접속하기 위해 사용되고, 스트립 부분의 다른 단부는 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속하기 위해 사용되어, 제4 접속 부분을 제2 발광 제어 트랜지스터 T5의 드레인 영역과 접속한다. 다음으로, 나중에 형성되는 각각의 컬러의 서브-픽셀의 애노드가 비아를 통해 대응하는 제4 접속 부분(353)에 접속되어 제2 발광 제어 트랜지스터 T5의 애노드와 드레인 영역 사이의 접속을 실현할 것이다.
이러한 실시예는 이를 포함하지만 이에 제한되는 것은 아니다. 각각의 컬러의 서브-픽셀에서의 제4 접속 부분의 위치는 유기 발광 엘리먼트들의 배열 규칙 및 발광 영역의 위치에 따라 결정된다.
도 10b는 도 10a에 도시되는 라인 AA'를 따라 취해지는 부분 단면 구조도이다. 도 10a 내지 도 10b에 도시되는 바와 같이, 게이트 절연 층(103)은 베이스 기판(100)으로부터 먼 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 활성 반도체 층에서 제2 발광 제어 트랜지스터 T5의 제2 전극(예를 들어, 드레인 전극 T5d)의 측부 상에 제공된다. 제1 발광 제어 신호 라인 EM1은 베이스 기판(100)으로부터 먼 게이트 절연 층(103)의 측부 상에 제공되고, 제1 절연 층(104)은 베이스 기판(100)으로부터 먼 제1 발광 제어 신호 라인 EM1의 측부 상에 제공되고, 제2 전력 신호 라인 VDD2는 베이스 기판(100)으로부터 먼 제1 절연 층(104)의 측부 상에 제공되고, 제2 절연 층(105)은 베이스 기판(100)으로부터 먼 제2 전력 신호 라인 VDD2의 측부 상에 제공되고, 제3 접속 부분(343)은 베이스 기판(100)으로부터 먼 제2 절연 층(105)의 측부 상에 제공된다. 제2 컬러 서브-픽셀(120)의 제3 접속 부분(343)은 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(352)를 통해 활성 반도체 층(310)에서의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d에 접속된다. 제3 접속 부분(343)은 제2 전력 신호 라인 VDD2 및 제1 발광 제어 신호 라인 EM1과 중첩된다. 제3 절연 층(106) 및 제4 절연 층(107)은 베이스 기판(100)으로부터 먼 제3 접속 부분(343)의 측부 상에 순차적으로 제공되고, 제4 접속 부분(353) 및 제3 전력 신호 라인 VDD3은 베이스 기판(100)으로부터 먼 제4 절연 층(107)의 측부 상에 제공된다. 제3 전력 신호 라인 VDD3은 제2 전력 신호 라인 VDD2와 중첩된다. 제4 접속 부분(353)은 제3 절연 층(106) 및 제4 절연 층(107)에서의 내포형 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 따라서 제2 발광 제어 트랜지스터에 접속된다.
예를 들어, 도 10b에 도시되는 바와 같이, 데이터 라인 Vd는 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(381)를 통해 데이터 기입 트랜지스터 T2의 소스 전극 T2s에 접속되고; 제1 접속 부분(341)의 하나의 단부는 게이트 절연 층(103), 제1 절연 층(104), 및 제2 절연 층(105)에서의 비아(384)를 통해 임계값 보상 트랜지스터 T3의 드레인 전극 T3d에 접속되고, 제1 접속 부분(341)의 다른 단부는 제1 절연 층(104) 및 제2 절연 층(105)에서의 비아(385)를 통해 구동 트랜지스터 T1의 게이트 전극(즉, 커패시터 C의 제2 전극 CC2)에 접속되고; 구동 트랜지스터 T1의 채널 T1c는 베이스 기판(100)과 대면하는 게이트 전극의 측부 상에 위치되고, 채널 T1c는 비아(385)와 중첩되지 않고, 구동 트랜지스터 T1의 소스 전극 T1d는 구동 트랜지스터 T1의 게이트 전극 및 커패시터 C의 제1 전극 CC1과 중첩된다.
도 10c는 도 10a에 도시되는 라인 B-B'를 따라 취해지는 부분 단면 구조도이다. 도 10a 내지 도 10c에 도시되는 바와 같이, 베이스 기판(100) 상의 제2 컬러 서브-픽셀(120)에서의 제4 접속 부분(353)의 정사 투영이 베이스 기판(100) 상의 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d의 정사 투영과 중첩되지 않고, 베이스 기판(100) 상의 제1 컬러 서브-픽셀(130)의 제4 접속 부분(353)의 정사 투영이 베이스 기판(100) 상의 제1 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극 T5d의 정사 투영과 중첩된다는 점에서, 제1 컬러 서브-픽셀(110)은 제2 컬러 서브-픽셀(120)과 상이하다. 제1 컬러 서브-픽셀(110)에서, 제3 접속 부분(343)은 제2 전력 신호 라인 VDD2 및 제1 발광 제어 신호 라인 EM1과 중첩되지 않는다. 제1 컬러 서브-픽셀(110)에서, 구동 트랜지스터 T1의 채널 T1c는 베이스 기판(100)과 대면하는 구동 트랜지스터 T1의 게이트 전극의 측부 상에 위치되고, 구동 트랜지스터 T1의 채널 T1c는 비아(385)와 중첩된다. 제1 컬러 서브-픽셀에서의 구동 트랜지스터의 채널 폭이 제2 컬러 서브-픽셀에서의 구동 트랜지스터의 채널 폭 초과인 점을 알 수 있다.
예를 들어, 도 9a 내지 도 10a에 도시되는 바와 같이, 제2 방향 X에서, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 및 제1 리셋 전력 신호 라인 Init1은 모두 제1 컬러 서브-픽셀의 픽셀 회로에서 구동 트랜지스터 T1의 게이트 전극의 제1 측부 상에 위치되고, 제1 발광 제어 신호 라인 EM1은 제1 컬러 서브-픽셀의 픽셀 회로에서 구동 트랜지스터 T1의 제2 측부 상에 위치된다.
예를 들어, 제1 스캐닝 신호 라인 Ga1, 제1 리셋 제어 신호 라인 Rst1, 제1 발광 제어 신호 라인 EM1, 및 제1 리셋 전력 신호 라인 Init1은 모두 제1 방향 Y으로 연장되고, 데이터 라인 Vd는 제2 방향 X으로 연장된다.
예를 들어, 제1 전력 신호 라인 VDD1은 제2 방향 X으로 연장되고, 제2 전력 신호 라인 VDD2는 제1 방향 Y으로 연장된다. 제1 전원 단자 VDD를 접속시키는 신호 라인들은 디스플레이 기판 상의 격자로 라우팅된다. 다시 말해서, 전체 디스플레이 기판 상에서, 제1 전력 신호 라인 VDD1 및 제2 전력 신호 라인 VDD2는 격자로 배열되어, 제1 전원 단자 VDD를 접속하는 신호 라인들의 저항이 작고, 전압 강하가 낮고, 그렇게 함으로써 제1 전원 단자 VDD에 의해 제공되는 전원 전압의 안정성을 개선한다.
각각의 픽셀 회로에서의 구동 회로, 제1 발광 제어 회로, 제2 발광 제어 회로, 데이터 기입 회로, 저장 회로, 임계값 보상 회로, 및 리셋 회로의 위치 배열은 실제 적용 요건들에 따라, 도 9a 내지 도 10a에 도시되는 예에 제한되는 것은 아니고, 구동 회로, 제1 발광 제어 회로, 제2 발광 제어 회로, 데이터 기입 회로, 저장 회로, 임계값 보상 회로, 및 리셋 회로의 위치 배열이 구체적으로 제공될 수 있다는 점이 주목되어야 한다.
도 11a는 본 실시예의 예에 의해 제공되는 어레이 기판의 부분 구조도이다. 도 11a에 도시되는 바와 같이, 이러한 예의 어레이 기판의 각각의 컬러의 서브-픽셀에 포함되는 픽셀 회로는 도 10a에 도시되는 픽셀 회로이다. 예를 들어, 도 9a 내지 도 11a에 도시되는 바와 같이, 제5 절연 층(도시되지 않음)이 제1 전력 신호 라인 VDD1로부터 먼 제3 전력 신호 라인 VDD3의 측부 상에 제공된다. 예를 들어, 제5 절연 층은 제2 평탄화 층일 수 있고, 제5 절연 층의 재료는, 유기 재료와 같은, 제4 절연 층의 재료(즉, 제1 평탄화 층)와 동일할 수 있다.
예를 들어, 도 9a-11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 유기 발광 엘리먼트의 제2 전극(113)(즉, 애노드)은 제5 절연 층의 비아(도시되지 않음)를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 유사하게, 제3 컬러 서브-픽셀(130)의 유기 발광 엘리먼트의 제2 전극(133)(즉, 애노드)은 제5 절연 층에서의 비아(도시되지 않음)를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제2 발광 제어 트랜지스터 T5의 드레인 영역에 접속된다. 제2 컬러 서브-픽셀(120)의 유기 발광 엘리먼트의 제2 전극(123)(즉, 애노드)은 제5 절연 층에서의 비아를 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 전극은 제3 접속 부분(343)에 접속되어 제2 전극과 제2 발광 제어 트랜지스터 T5의 드레인 영역 사이의 접속을 실현한다.
예를 들어, 도 11a에 도시되는 바와 같이, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 각각의 컬러의 서브-픽셀의 주 전극은 육각형의 형상을 갖는다.
예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제2 전극(113)은 제1 주 전극(1131) 및 제1 접속 전극(1132)을 포함한다. 제1 주 전극(1131) 및 제1 접속 전극(1132)은 일체형 구조일 수 있고, 제1 접속 전극(1132)은 접속 홀(1133)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제1 접속 전극은 제1 컬러 서브-픽셀(110)의 제2 발광 제어 트랜지스터 T5의 제2 접속 전극과 제1 접속 전극 사이의 접속을 실현하기 위해 제3 접속 부분(343)에 접속된다. 제2 컬러 서브-픽셀(120)의 제2 전극(123)은 제2 주 전극(1231) 및 제2 접속 전극(1232)을 포함한다. 제2 주 전극(1231) 및 제2 접속 전극(1232)은 통합 구조일 수 있고, 제2 접속 전극(1232)은 접속 홀(1233)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제2 접속 전극은 제3 접속 부분(343)에 접속되어 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 접속 전극과 제2 전극 사이의 접속을 실현한다. 제3 컬러 서브-픽셀(130)의 제2 전극(133)은 제3 주 전극(1331) 및 제3 접속 전극(1332)을 포함한다. 제3 주 전극(1331) 및 제3 접속 전극(1332)은 통합 구조일 수 있고, 제3 접속 전극(1332)은 접속 홀(1333)을 통해 제4 접속 부분(353)에 접속되고, 따라서 제3 접속 전극은 제3 접속 부분(343)에 접속되어 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 제3 접속 전극 사이의 접속을 실현한다.
예를 들어, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132)은 Y 방향으로 제1 컬러 서브-픽셀의 픽셀 회로를 접속하는 데이터 라인으로부터 먼 제1 주 전극(1131)의 중심의 측부 상에 위치되고, X 방향으로 제1 컬러 서브-픽셀의 픽셀 회로를 접속하는 발광 제어 신호 라인으로부터 먼 제1 주 전극(1131)의 중심의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132) 및 제1 주 전극(1131)은 X 방향으로 배열되고, 제1 접속 전극(1132)은 제1 주 전극(1131)의 하위 우측 코너 상에 위치된다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232)은 Y 방향으로 제2 컬러 서브-픽셀의 픽셀 회로를 접속하는 데이터 라인으로부터 먼 제2 주 전극(1231)의 중심의 측부 상에 위치되고, X 방향으로 서브-픽셀의 제2 컬러 픽셀 회로의 발광 제어 신호 라인에 가까운 제2 주 전극(1231)의 중심의 측부 상에 위치된다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232) 및 제2 주 전극(1231)은 X 방향으로 배열되고, 제2 접속 전극(1232)은 제2 주 전극(1231)의 하위 우측 코너 상에 위치된다. 예를 들어, 제3 컬러 서브-픽셀(130)의 제3 접속 전극(1332) 및 제3 주 전극(1331)은 Y 방향으로 배열되고, 제3 접속 전극(1332)은 제3 주 전극(1331)의 우측 측부 상에 위치된다, 즉, 제3 접속 전극(1332)은 서브-픽셀의 픽셀 회로를 접속하는 차폐 라인에 가까운 제3 주 전극의 중심의 측부 상에 있다.
예를 들어, (도 1b에 도시되는 픽셀 정의 층(101)과 같은) 픽셀 정의 층이 인접한 서브-픽셀들 사이에 추가로 제공된다. 픽셀 정의 층은 상이한 컬러들을 갖는 서브-픽셀들의 발광 영역들을 정의하기 위한 개구들을 포함한다. 베이스 기판 상의 픽셀 정의 층의 하나의 개구의 에지의 정사 투영은 베이스 기판 상의 대응하는 제2 전극의 주 전극의 정사 투영 내에 있다.
예를 들어, 각각의 컬러의 서브-픽셀은 (도 1b에 도시되는 유기 발광 층(112 또는 122)과 같은) 유기 발광 층을 추가로 포함하고, 유기 발광 층은 베이스 기판으로부터 먼 제2 전극의 측부 상에 위치된다. 각각의 컬러의 서브-픽셀의 제2 전극은 픽셀 정의 층의 개구에서 유기 발광 층과 접촉하고, 픽셀 정의 층의 개구는 서브-픽셀의 발광 영역의 형상을 정의한다. 예를 들어, 유기 발광 엘리먼트의 제2 전극(즉, 애노드)은 픽셀 정의 층 아래에 배치될 수 있고, 픽셀 정의 층은 서브-픽셀을 정의하기 위한 개구를 포함하고, 개구는 제2 전극의 일부를 노출시키고, 유기 발광 층이 픽셀 정의 층의 개구 내에 형성되는 경우에, 유기 발광 층이 제2 전극과 접촉하고, 이러한 부분은 유기 발광 층을 구동하여 광을 방출할 수 있다.
예를 들어, 베이스 기판 상의 픽셀 정의 층의 개구의 정사 투영은 베이스 기판 상의 대응하는 유기 발광 층의 정사 투영 내에 있다, 즉, 유기 발광 층은 픽셀 정의 층의 개구를 커버한다. 예를 들어, 유기 발광 층의 면적은 픽셀 정의 층의 대응하는 개구의 면적 초과이고, 즉, 유기 발광 층은 픽셀 정의 층의 개구 내의 부분 외에도 픽셀 정의 층의 물리적 구조를 커버하는 적어도 일부를 포함하고, 일반적으로, 유기 발광 층은 픽셀 정의 층의 개구의 각각의 경계에서 픽셀 정의 층의 물리적 구조를 커버한다. 유기 발광 층 패턴의 위 설명은, 예를 들어, FMM 프로세스에 의해 형성되는 각각의 서브-픽셀의 패터닝된 유기 발광 층에 기초한다는 점이 주목되어야 한다. FMM 제조 프로세스 외에도, 일부 유기 발광 층들은 전체 디스플레이 영역 상에 개방 마스크 프로세스에 의해 형성되는 일체형 필름 층일 수 있고, 베이스 기판 상의 일체형 필름 층의 형상의 정사 투영은 연속적이어서, 픽셀 정의 층의 개구 내에 위치되는 부분 및 픽셀 정의 층의 물리적 구조 상에 위치되는 부분이 존재할 것이다.
도 11b는 도 11a에 도시되는 픽셀들의 배열의 개략도이다. 도 11a에 도시되는 바와 같이, 각각의 컬러의 서브-픽셀의 유기 발광 엘리먼트의 제2 전극은 육각형의 형상을 갖는다. 복수의 서브-픽셀들은 X 방향 및 Y 방향으로 어레이로 배열되는 복수의 픽셀 유닛 그룹들(10)로 분할될 수 있다. 각각의 픽셀 유닛 그룹(10)은 Y 방향을 따라 배열되는 서브-픽셀들의 2개의 열들을 포함하고, 서브-픽셀들의 각각의 열은 제1 컬러 서브-픽셀(110), 제2 컬러 서브-픽셀(120), 및 제3 컬러 서브-픽셀(130)을 포함한다. X 방향을 따라, 각각의 픽셀 유닛 그룹(10)에서의 서브-픽셀들의 2개의 열들은 하나의 서브-픽셀 피치 미만인 거리만큼 서로로부터 시프트된다, 예를 들어, 각각의 픽셀 유닛 그룹(10)에서의 서브-픽셀들의 2개의 열들은 서브-픽셀의 피치의 약 절반만큼 서로로부터 시프트된다. 예를 들어, 서로 대면하는 2개의 인접한 서브-픽셀들의 측부들은 실질적으로 평행하다. 예를 들어, 인접한 열에서의 제1 컬러 서브-픽셀, 제2 컬러 서브-픽셀, 및 제3 컬러 서브-픽셀의 배열 순서는 동일하다. 예를 들어, X(열) 방향으로, 예를 들어, 제1 컬러 서브-픽셀은 제1 컬러 서브-픽셀의 열에 인접한 열에 있는 제2 컬러 서브-픽셀과 제3 컬러 서브-픽셀 사이에 위치되고, 제2 컬러 서브-픽셀은 제2 컬러 서브-픽셀의 열에 인접한 열에 있는 제1 컬러 서브-픽셀과 제3 컬러 서브-픽셀 사이에 위치되고, 제3 컬러 서브-픽셀은 제3 컬러 서브-픽셀의 열에 인접한 열에 있는 제1 컬러 서브-픽셀과 제2 컬러 서브-픽셀 사이에 위치된다.
예를 들어, 하나의 픽셀 유닛 그룹(10)에서, 제1 열에서의 하나의 제1 컬러 서브-픽셀 및 제1 열에서의 하나의 제1 컬러 서브-픽셀에 인접한 제2 열에서의 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀은 하나의 픽셀 유닛을 구성하고, 이는 하나의 픽셀 디스플레이를 실현할 수 있다. 하나의 픽셀 유닛 그룹(10)에서, 2개의 인접한 픽셀 유닛들 중에서, 제1 픽셀 유닛에서의 서브-픽셀들의 제1 열 및 서브-픽셀들의 제2 열은 제2 픽셀 유닛에서의 제1 열 및 제2 열과 스와핑된다, 예를 들어, 제1 픽셀 유닛에서의 제1 컬러 서브-픽셀은 제1 열에 위치되고, 제1 픽셀 유닛에서의 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀은 제2 열에 위치되고, 제2 픽셀 유닛에서의 제1 컬러 서브-픽셀은 제2 열에 위치되고, 제2 픽셀 유닛에서의 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀은 제1 열에 위치된다. 예를 들어, 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 제3 컬러 서브-픽셀은 녹색 서브-픽셀이다. 각각의 픽셀 유닛은 하나의 열에서의 하나의 청색 서브-픽셀 및 청색 서브-픽셀에 인접하는 인접한 열에서의 하나의 적색 서브-픽셀 및 하나의 녹색 서브-픽셀을 포함한다.
예를 들어, 하나의 청색 서브-픽셀의 발광 영역의 면적은 하나의 적색 서브-픽셀의 발광 영역의 면적 또는 하나의 녹색 서브-픽셀의 발광 영역의 면적 초과이다. 예를 들어, 하나의 청색 서브-픽셀의 애노드의 면적은 하나의 적색 서브-픽셀의 애노드의 면적 또는 하나의 녹색 서브-픽셀의 애노드의 면적 초과이다. 예를 들어, 제1 컬러 서브-픽셀의 애노드의 주 전극 및 제3 컬러 서브-픽셀의 애노드의 주 전극의 형상은 대략 정육각형의 형상을 갖고, 제2 컬러 서브-픽셀의 애노드의 주 전극의 형상은 비-정육각형 형상이고 2개의 대칭 축들을 포함하고, X 방향으로의 대칭 축의 크기는 Y 방향으로의 대칭 축의 크기 초과이다.
예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제2 전극(113)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀(110)의 구동 트랜지스터를 커버하고, 제2 컬러 서브-픽셀(120)의 제2 전극(123)의 제2 주 전극(1231)은 제2 컬러 서브-픽셀(120)의 구동 트랜지스터와 실질적으로 중첩되지 않거나 또는 부분적으로 중첩되고, 제3 컬러 서브-픽셀(130)의 제2 전극(133)의 제3 주 전극(1331)은 제3 컬러 서브-픽셀(130)의 구동 트랜지스터와 중첩되지 않는다.
예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)(예를 들어, 청색 서브-픽셀)의 제1 주 전극(1131)은 스캐닝 라인 및 발광 제어 신호 라인과 중첩되고; 제2 컬러 서브-픽셀(120)(예를 들어, 적색 서브-픽셀)의 제2 주 전극(1231)은 스캐닝 라인 및 리셋 제어 신호 라인과 중첩되고; 제3 컬러 서브-픽셀(130)(예를 들어, 녹색 서브-픽셀)의 제3 주 전극(1331)은 발광 제어 신호 라인과 중첩되며, 리셋 제어 신호 라인은 픽셀 회로들의 다음 행을 접속하고 리셋 전력 신호 라인은 픽셀 회로들의 다음 행을 접속한다. 예를 들어, 제3 컬러 서브-픽셀(130)(예를 들어, 녹색 서브-픽셀)의 제3 주 전극(1331)은, 다음 행에서, 제3 컬러 서브-픽셀(130)에 인접한 제1 컬러 서브-픽셀(예를 들어, 청색 서브-픽셀)의 픽셀 회로의 영역과 중첩된다.
예를 들어, 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀(130)의 구동 트랜지스터의 부분과 중첩되고, 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)은 제1 컬러 서브-픽셀(110)의 픽셀 회로를 접속하는 차폐 라인 및 데이터 라인, 제1 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 데이터 라인과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 주 전극(1231)은 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 데이터 라인과 중첩되지 않고, 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 제1 전력 신호 라인, 제1 전력 신호 라인 및 제2 컬러 서브-픽셀에 인접한 제3 컬러 서브-픽셀(130)의 픽셀 회로를 접속하는 데이터 라인과 중첩된다. 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)은 제3 컬러 서브-픽셀(130)의 픽셀 회로를 접속하는 제1 전력 신호 라인 및 데이터 라인, 및 제3 컬러 서브-픽셀에 인접한 제2 컬러 서브-픽셀(120)의 픽셀 회로를 접속하는 제1 전력 신호 라인과 중첩된다.
예를 들어, 도 11a에 도시되는 바와 같이, 다음 행의 서브-픽셀들을 접속하는 리셋 제어 신호 라인에 가까운 제1 컬러 서브-픽셀(110)의 제1 주 전극(1131)의 측부에는 제1 주 전극(1131)에 접속되는 제1 접속 전극(1132)이 제공되고; 다음 행의 서브-픽셀들을 접속하는 리셋 제어 신호 라인에 가까운 제2 컬러 서브-픽셀(120)의 제2 주 전극(1231)의 측부에는 제2 주 전극(1231)에 접속되는 제2 접속 전극(1232)이 제공되고; 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터에 가까운 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)의 측부에는 제3 주 전극(1331)에 접속되는 제3 접속 전극(1332)이 제공된다.
예를 들어, 도 11a에 도시되는 바와 같이, 제1 컬러 서브-픽셀(110)의 제1 접속 전극(1132)은 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 접속 전극(1232)은 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩되지 않고, 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터의 제2 전극은 제3 컬러 서브-픽셀(130)의 제3 주 전극(1331)과 중첩된다. 제3 컬러 서브-픽셀(130)의 제3 접속 전극(1332)은 제3 컬러 서브-픽셀(130)의 픽셀 회로에서의 제2 발광 제어 트랜지스터의 제2 전극과 중첩된다.
도 12는 본 실시예의 다른 예에 의해 제공되는 어레이 기판의 부분 구조도이다. 도 12에 도시되는 바와 같이, 이러한 예에서 어레이 기판에서의 각각의 컬러의 서브-픽셀에 포함되는 픽셀 회로는, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제3 접속 부분 및 제3 컬러 서브-픽셀의 제3 접속 부분의 형상들이 이러한 예에서 동일하고, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제3 접속 부분과 제3 컬러 서브-픽셀의 제3 접속 부분의 상대적 위치 관계들이 이러한 예에서 동일하다는 점에서 도 10에 도시되는 픽셀 회로와 상이하다. 또한, 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에서, 픽셀 회로에서의 제4 접속 부분(353)은 접속 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1로부터 먼 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다. 제1 컬러 서브-픽셀(110)에서, 픽셀 회로에서의 제4 접속 부분(353)은 접속 비아(354)를 통해 제3 접속 부분(343)에 접속되고, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1에 가까운 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다. 예를 들어, 접속 비아(354)는 제1 발광 제어 신호 라인 EM1과 중첩된다. 제2 컬러 서브-픽셀(120)의 제2 전극(123)의 제2 접속 전극(1232)은 제2 애노드 접속 비아(1233)를 통해 제4 접속 부분(353)에 접속되고, 제2 애노드 접속 비아(1233)는 제1 발광 제어 신호 라인 EM1에 가까운 접속 비아(354)의 측부 상에 위치된다. 제3 컬러 서브-픽셀(130)의 제2 전극(133)의 제3 접속 전극(1332)은 제3 애노드 접속 비아(1333)를 통해 제4 접속 부분(353)에 접속되고, 제3 애노드 접속 비아(1333)는 제1 발광 제어 신호 라인 EM1에 가까운 비아(354)의 측부 상에 위치된다. 제1 컬러 서브-픽셀(110)의 제2 전극(113)의 제1 접속 전극(1332)은 제1 애노드 접속 비아(1133)를 통해 제4 접속 부분(353)에 접속되고, 제1 애노드 접속 비아(1133)는 제1 발광 제어 신호 라인 EM1로부터 먼 접속 비아(354)의 측부 상에 위치되어, 제1 컬러 서브-픽셀의 제2 전극의 접속 전극과 제3 컬러 서브-픽셀의 제2 전극의 주 전극 사이에 특정 거리가 존재하여, 2개의 전극이 서로 중첩되거나 또는 접근하여 결함들을 야기하는 것을 방지한다.
예를 들어, 도 12에 도시되는 바와 같이, 제2 컬러 서브-픽셀들(120)(예를 들어, 적색 서브-픽셀들) 및 제3 컬러 서브-픽셀들(130)(예를 들어, 녹색 서브-픽셀)은 Y 방향으로 교대로 배열되고, 제2 컬러 서브-픽셀들(120) 및 제3 컬러 서브-픽셀들(130)에 인접한 제1 컬러 서브-픽셀들(110)(예를 들어, 청색 서브-픽셀들)은 Y 방향으로 또한 배열되고, 제2 컬러 서브-픽셀들(120) 및 제3 컬러 서브-픽셀들(130)에 의해 형성되는 서브-픽셀 행과 제1 컬러 서브-픽셀들(110)에 의해 형성되는 서브-픽셀 행은 X 방향으로 교대로 분포된다. 예를 들어, 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 면적은 하나의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 면적 초과이고, 하나의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 면적 초과이다. 예를 들어, 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 면적은 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 면적 초과이다. 예를 들어, Y 방향으로의 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기는 Y 방향으로의 하나의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기 초과이고, Y 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기 초과이다. 예를 들어, Y 방향으로의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기는 Y 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 범위를 초과하지 않는다, 즉, Y 방향을 따라 직선 상에 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극, 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극, 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극이 투영되고, 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 투영은 각각 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 투영 및 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 투영 상의 가장 먼 2개의 포인트들 사이에 위치된다. 예를 들어, X 방향으로의 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기, X 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기, 및 X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기는 대략 동일하다. 예를 들어, X 방향으로의 제2 컬러 서브-픽셀(120)의 제2 전극의 주 전극의 크기 및 X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기는 대략 동일하고, X 방향으로의 제3 컬러 서브-픽셀(130)의 제2 전극의 주 전극의 크기 및 하나의 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극의 크기의 비율은 0.8 내지 1.2이다. 예를 들어, 제2 컬러 서브-픽셀(120)의 제2 전극의 접속 전극 및 제3 컬러 서브-픽셀(130)의 제2 전극의 접속 전극은 제1 컬러 서브-픽셀(110)의 제2 전극의 주 전극과 대면하는 제2 컬러 서브-픽셀 및 제3 컬러 서브-픽셀의 주 전극들의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제2 전극의 접속 전극은 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에 의해 형성되는 서브-픽셀 행과 제1 컬러 서브-픽셀(110)에 의해 형성되는 서브-픽셀 행 사이에 위치되고, 제2 컬러 서브-픽셀(120)의 제2 전극으로부터 먼 제3 컬러 서브-픽셀(130)의 제2 전극의 측부에 더 가깝다.
예를 들어, Y 방향으로 배열되는 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에서, 제2 컬러 서브-픽셀(120)의 제2 애노드 접속 비아(1233) 및 제3 컬러 서브-픽셀(130)의 제3 애노드 접속 비아(1333)는 Y 방향을 따라 연장되는 직선 상에 위치되고, 제2 컬러 서브-픽셀(120) 및 제3 컬러 서브-픽셀(130)에 인접한 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133)는 제1 스캐닝 라인 Ga1로부터 먼 직선의 측부 상에 위치된다. 예를 들어, 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133) 및 제2 컬러 서브-픽셀(120)의 접속 비아(354) 및 제3 컬러 서브-픽셀(130)의 접속 비아(354)는 Y 방향으로 연장되는 실질적으로 동일한 직선 상에 위치된다. 제2 컬러 서브-픽셀(120)의 제2 애노드 접속 비아(1233)는 제2 컬러 서브-픽셀(120)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 중첩되고, 제3 컬러 서브-픽셀(130)의 제3 애노드 접속 비아(1333)는 제3 컬러 서브-픽셀(130)의 제2 발광 제어 트랜지스터 T5의 제2 전극과 중첩된다. 제1 컬러 서브-픽셀(110)의 제1 애노드 접속 비아(1133)는 제1 발광 제어 신호 라인 EM1로부터 먼 제1 컬러 서브-픽셀(110)의 제2 발광 제어 트랜지스터 T5의 제2 전극의 측부 상에 위치된다.
예를 들어, 도 12에 도시되는 바와 같이, 제4 접속 부분은 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제2 발광 제어 트랜지스터 T5의 드레인 영역과 중첩된다. 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제4 접속 부분의 형상은 제3 컬러 서브-픽셀의 제4 접속 부분의 것과 동일하고, 제2 컬러 서브-픽셀(120)의 픽셀 회로에서의 제4 접속 부분의 상대적 위치 관계는 제3 컬러 서브-픽셀의 제4 접속 부분의 것과 동일하다. X 방향으로의 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제4 접속 부분(353)의 길이는 X 방향으로의 다른 2개의 컬러를 갖는 서브-픽셀들의 제4 접속 부분들(353)의 길이들 초과이다. 제1 컬러 서브-픽셀(110)의 픽셀 회로에서의 제4 접속 부분(353)은 제1 발광 제어 신호 라인 EM1과 중첩되지만, 다른 2개의 컬러를 갖는 서브-픽셀들의 제4 접속 부분들(353)은 제1 발광 제어 신호 라인 EM1과 중첩되지 않는다.
예를 들어, 도 12에 도시되는 바와 같이, 이러한 예에서의 디스플레이 기판은 제1 방향 및 제2 방향을 따라 어레이로 배열되는 복수의 픽셀 유닛들(1)을 포함하고, 하나의 픽셀 유닛(1)은 하나의 제1 컬러 서브-픽셀(110) 및 하나의 제1 컬러 서브-픽셀(110)에 인접한 하나의 제2 컬러 서브-픽셀(120) 및 하나의 제3 컬러 서브-픽셀(130)을 포함한다.
위 예에서, 각각의 서브-픽셀의 제2 전극의 형상, 크기 및 위치는 도면들에 개략적으로 도시된다는 점이 주목되어야 한다. 각각의 서브-픽셀에 대해, 실제 발광 영역은 픽셀 정의 층의 개구에 의해 정의된다. 예를 들어, 픽셀 정의 층은 각각의 서브-픽셀의 제2 전극(예를 들어, 애노드)의 에지를 커버하는 격자 구조 내에 있고, 픽셀 정의 층은 복수의 개구들을 포함하고, 각각의 개구는 하나의 서브-픽셀의 제2 전극의 부분을 노출시키고, 발광 층은 적어도 복수의 개구 내에 형성되고, 제1 전극(예를 들어, 캐소드)은 베이스 기판으로부터 먼 발광 층의 측부 상에 형성되고, 각각의 서브-픽셀의 개구에 대응하는 제1 전극 및 제2 전극은 발광 층을 구동하여 광을 방출한다. 예를 들어, 베이스 기판 상의 각각의 서브-픽셀의 픽셀 정의 층의 개구의 에지의 투영은 베이스 기판 상의 서브-픽셀의 제2 전극의 투영에 있어, 각각의 서브-픽셀의 배열, 픽셀 정의 층의 개구의 배열, 및 제2 전극의 배열 위치는 일-대-일 대응한다. 예를 들어, 각각의 컬러의 서브-픽셀의 제2 전극의 배열 위치는, 도 11a 및 도 12에 도시되는 바와 같이, 다양한 방식들로 이루어질 수 있고, 다른 픽셀 배열들에 또한 적용될 수 있다. 예를 들어, 각각의 서브-픽셀들의 픽셀 회로들은 X 방향 및 Y 방향으로 복수의 행들 및 복수의 열들의 어레이로 배열된다. 각각의 서브-픽셀의, 데이터 라인, 전원 라인, 커패시터 전극 등과 같은, 픽셀 회로 구조는 구동 트랜지스터 및 접속 전극 구조의 크기를 제외하고는 대략 동일할 수 있다. 예를 들어, Y 방향을 따라, 각각의 서브-픽셀들의 픽셀 회로들은 제1 컬러 서브-픽셀의 픽셀 회로, 제2 컬러 서브-픽셀의 픽셀 회로, 및 제3 컬러 서브-픽셀의 픽셀 회로의 순서로 배열되고, X 방향을 따라, 서브-픽셀들의 픽셀 회로들의 각각의 행은 반복적으로 배열된다.
다음의 진술들이 주목되어야 한다:
(1) 본 개시내용의 실시예들의 첨부 도면들에서, 도면들은 본 개시내용의 실시예(들)와 관련된 구조(들)만을 수반하고, 다른 구조(들)는 공통 설계(들)라고 지칭될 수 있다.
(2) 어떠한 충돌도 없는 경우에, 하나의 실시예 또는 상이한 실시예들에서의 특징들이 조합될 수 있다.
위에 설명된 것은 단지 본 개시내용의 구체적인 구현들이고, 본 개시내용의 보호 범위가 이에 제한되는 것은 아니고, 본 개시내용의 보호 범위는 청구항들의 보호 범위에 기초하여야 한다.

Claims (23)

  1. 디스플레이 기판으로서,
    베이스 기판 및 상기 베이스 기판 상에 배열된 복수의 서브-픽셀들 - 상기 복수의 서브-픽셀들의 적어도 일부는 유기 발광 엘리먼트 및 광을 방출하도록 상기 유기 발광 엘리먼트를 구동하기 위한 픽셀 회로를 포함하고, 상기 유기 발광 엘리먼트는 적층된 제1 전극, 발광 층 및 제2 전극을 포함하고, 상기 유기 발광 엘리먼트의 제2 전극은 상기 발광 층과 상기 베이스 기판 사이에 위치되고, 상기 유기 발광 엘리먼트의 제2 전극은 상기 픽셀 회로에 전기적으로 접속되고, 상기 픽셀 회로는 복수의 트랜지스터들을 포함하고, 상기 복수의 서브-픽셀들은 제1 방향 또는 제2 방향을 따라 배열되고, 상기 제1 방향은 상기 제2 방향과 교차됨 -;
    상기 복수의 트랜지스터들의 채널들, 소스 영역들 및 드레인 영역들을 포함하는 활성 반도체 층;
    상기 베이스 기판으로부터 먼 상기 활성 반도체 층의 측부 상에 위치된 제1 전도성 층;
    상기 베이스 기판으로부터 먼 상기 제1 전도성 층의 측부 상에 위치된 제2 전도성 층;
    상기 베이스 기판으로부터 먼 상기 제2 전도성 층의 측부 상에 위치된 소스-드레인 금속 층; 및
    상기 베이스 기판으로부터 먼 상기 소스-드레인 금속 층의 측부 상에 위치된 제3 전도성 층을 포함하고,
    상기 소스-드레인 금속 층은 제1 전력 신호 라인을 포함하고, 상기 제3 전도성 층은 제2 전력 신호 라인을 포함하고;
    상기 디스플레이 기판은 리셋 전력 신호 라인들을 추가로 포함하고, 상기 리셋 전력 신호 라인들은 제1 리셋 전력 신호 라인 및 제2 리셋 전력 신호 라인을 포함하고;
    상기 제1 리셋 전력 신호 라인 및 상기 제2 리셋 전력 신호 라인은 상기 픽셀 회로에 전기적으로 접속되고 리셋 신호를 제공하도록 구성되며; 상기 제1 전력 신호 라인 및 상기 제2 전력 신호 라인은 상기 픽셀 회로에 전기적으로 접속되는 디스플레이 기판.
  2. 제1항에 있어서, 상기 디스플레이 기판은 데이터 라인들을 추가로 포함하고, 데이터 라인은 데이터 신호를 제공하기 위해 상기 픽셀 회로에 전기적으로 접속되고; 적어도 하나의 픽셀 회로는 구동 트랜지스터, 제1 발광 제어 트랜지스터, 제2 발광 제어 트랜지스터 및 제1 접속 부분을 포함하고, 상기 제1 접속 부분은 상기 소스-드레인 금속 층에 위치되고, 상기 제1 발광 제어 트랜지스터의 제1 전극은 제1 비아 홀을 통해 상기 제1 전력 신호 라인에 전기적으로 접속되고, 상기 제1 발광 제어 트랜지스터의 제2 전극은 상기 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 상기 제2 발광 제어 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제2 전극에 전기적으로 접속되고, 상기 제2 발광 제어 트랜지스터의 제2 전극은 제2 비아를 통해 상기 제1 접속 부분에 전기적으로 접속되고;
    상기 제1 방향을 따라 연장되는 제1 직선은 적어도 하나의 제1 비아 홀 및 적어도 하나의 제2 비아를 통과하는 디스플레이 기판.
  3. 제2항에 있어서, 상기 픽셀 회로는 제2 접속 부분을 추가로 포함하고, 상기 제2 접속 부분은 상기 제2 전력 신호 라인과 동일한 층에 배열되고, 상기 제2 접속 부분은 제3 비아 홀을 통해 상기 제1 접속 부분에 전기적으로 접속되고, 상기 제2 전력 신호 라인은 제4 비아를 통해 상기 제1 전력 신호 라인에 전기적으로 접속되고;
    상기 제1 방향을 따라 연장되는 제2 직선은 적어도 하나의 제4 비아 홀 및 적어도 하나의 제3 비아를 통과하는 디스플레이 기판.
  4. 제3항에 있어서, 상기 복수의 서브-픽셀들은 복수의 제1 컬러 서브-픽셀들, 복수의 제2 컬러 서브-픽셀들 및 복수의 제3 컬러 서브-픽셀들을 포함하고, 상기 베이스 기판에 수직인 방향에서, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나의 유기 발광 엘리먼트의 제2 전극은 적어도 2개의 데이터 라인들과 중첩되는 디스플레이 기판.
  5. 제4항에 있어서, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 유기 발광 엘리먼트의 제2 전극은 주 전극 및 접속 전극을 포함하고, 상기 접속 전극은 상기 제2 발광 제어 트랜지스터에 전기적으로 접속되고, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나의 접속 전극 및 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나의 접속 전극은 상기 제2 방향을 따라 연장되고, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나의 접속 전극은 상기 제1 방향을 따라 연장되는 디스플레이 기판.
  6. 제1항에 있어서, 상기 제1 리셋 전력 신호 라인은 상기 제1 방향을 따라 연장되고, 상기 제2 리셋 전력 신호 라인은 상기 제2 방향을 따라 연장되는 디스플레이 기판.
  7. 제1항에 있어서, 상기 제1 리셋 전력 신호 라인은 상기 제2 전도성 층에 배치되고, 상기 제2 리셋 전력 신호 라인은 상기 소스-드레인 금속 층에 배치되는 디스플레이 기판.
  8. 제5항에 있어서, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 접속 전극은 제5 비아 홀을 통해 상기 제2 접속 부분에 전기적으로 접속되고, 상기 제1 전도성 층은 상기 제1 방향을 따라 연장되는 발광 제어 신호 라인을 추가로 포함하고, 상기 발광 제어 신호 라인은 상기 제1 발광 제어 트랜지스터 및 상기 제2 발광 제어 트랜지스터의 게이트 전극들에 전기적으로 접속되고,
    상기 베이스 기판 상의 적어도 하나의 서브-픽셀의 상기 제2 비아 홀의 적어도 일부의 정사 투영은 상기 베이스 기판 상의 상기 발광 제어 신호 라인의 정사 투영의 하나의 측부에 위치되고, 상기 베이스 기판 상의 상기 제5 비아 홀의 적어도 일부의 정사 투영은 상기 베이스 기판 상의 상기 발광 제어 신호 라인의 정사 투영의 다른 측부에 위치되는 디스플레이 기판.
  9. 제8항에 있어서, 적어도 하나의 제2 컬러 서브-픽셀에서, 상기 제5 비아 홀은 상기 제3 비아 홀보다 상기 주 전극의 중심에 더 가깝고; 적어도 하나의 제1 컬러 서브-픽셀에서, 상기 제5 비아 홀은 상기 제3 비아 홀보다 상기 주 전극의 중심에 더 가까운 디스플레이 기판.
  10. 제4항에 있어서, 상기 제1 방향을 따라 연장되는 직선 상의 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트의 제2 전극의 정사 투영은 3개의 서브-픽셀들에 각각 위치되는 3개의 제1 접속 부분들의 정사 투영들과 중첩되고, 상기 3개의 서브-픽셀들은 하나의 제1 컬러 서브-픽셀, 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀을 포함하는 디스플레이 기판.
  11. 제4항에 있어서, 상기 제1 방향을 따라 연장되는 직선 상의 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트의 제2 전극의 정사 투영은 3개의 서브-픽셀들에 각각 위치되는 3개의 제2 접속 부분들의 정사 투영들과 중첩되고, 상기 3개의 서브-픽셀들은 하나의 제1 컬러 서브-픽셀, 하나의 제2 컬러 서브-픽셀 및 하나의 제3 컬러 서브-픽셀을 포함하는 디스플레이 기판.
  12. 제4항에 있어서, 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나에서, 상기 유기 발광 엘리먼트의 제2 전극은 상기 베이스 기판에 수직인 방향으로 상기 제3 컬러 서브-픽셀의 유기 발광 엘리먼트를 제어하는 상기 구동 트랜지스터의 채널과 중첩되지 않는 디스플레이 기판.
  13. 제4항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나에서, 상기 유기 발광 엘리먼트의 제2 전극은 상기 베이스 기판에 수직인 방향으로 상기 제1 컬러 서브-픽셀의 유기 발광 엘리먼트를 제어하는 상기 구동 트랜지스터의 채널과 중첩되는 디스플레이 기판.
  14. 제4항에 있어서, 적어도 하나의 서브-픽셀에서, 상기 유기 발광 엘리먼트의 상기 제2 전극은 상기 제3 비아를 노출시키는 디스플레이 기판.
  15. 제14항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않고; 상기 복수의 제2 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않고; 상기 복수의 제3 컬러 서브-픽셀들 각각에서, 상기 베이스 기판 상의 상기 유기 발광 엘리먼트의 제2 전극의 정사 투영은 상기 베이스 기판 상의 상기 제3 비아 홀의 정사 투영과 중첩되지 않는 디스플레이 기판.
  16. 제4항에 있어서, 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나 및 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나 중에서, 상기 픽셀 회로는 저장 커패시터를 추가로 포함하고, 상기 저장 커패시터의 제1 전극은 상기 제2 전도성 층에 위치되고, 상기 저장 커패시터의 제2 전극은 상기 제1 전도성 층에 위치되고, 상기 저장 커패시터의 제1 전극과 상기 저장 커패시터의 제2 전극은 상기 베이스 기판에 수직인 방향으로 중첩되고 중첩 영역을 가지며;
    상기 복수의 제1 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역은 상기 복수의 제2 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역과 상이하고; 또한/또는
    상기 복수의 제1 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역은 상기 복수의 제3 컬러 서브-픽셀들 중 상기 적어도 하나 내의 중첩 영역과 상이한 디스플레이 기판.
  17. 제16항에 있어서, 상기 제1 컬러 서브-픽셀 내의 중첩 영역은 상기 복수의 제1 컬러 서브-픽셀들 중 적어도 하나, 상기 복수의 제2 컬러 서브-픽셀들 중 적어도 하나 및 상기 복수의 제3 컬러 서브-픽셀들 중 적어도 하나 중에서 가장 큰 디스플레이 기판.
  18. 제4항 내지 제17항 중 어느 한 항에 있어서, 상기 제1 컬러 서브-픽셀은 청색 서브-픽셀이고, 상기 제2 컬러 서브-픽셀은 적색 서브-픽셀이고, 상기 제3 컬러 서브-픽셀은 녹색 서브-픽셀인 디스플레이 기판.
  19. 제1항 내지 제17항 중 어느 한 항에 있어서, 적어도 하나의 제1 리셋 전력 신호 라인은 적어도 하나의 제2 리셋 전력 신호 라인에 전기적으로 접속되는 디스플레이 기판.
  20. 제19항에 있어서, 상기 제1 리셋 전력 신호 라인은 제6 비아를 통해 상기 제2 리셋 전력 신호 라인에 전기적으로 접속되는 디스플레이 기판.
  21. 제16항 또는 제17항에 있어서, 상기 제2 전도성 층은 신호 패턴을 추가로 포함하고, 상기 신호 패턴은 상기 제2 방향에서 상기 제1 리셋 전력 신호 라인과 상기 저장 커패시터의 제1 전극 사이에 위치되고, 상기 신호 패턴은 상기 리셋 신호에 액세스하도록 구성되는 디스플레이 기판.
  22. 제21항에 있어서, 상기 제1 전도성 층은 상기 제1 방향을 따라 연장되는 스캐닝 신호 라인을 추가로 포함하고, 상기 복수의 서브-픽셀들의 상기 적어도 일부의 픽셀 회로는 데이터 기입 트랜지스터를 추가로 포함하고, 상기 데이터 기입 트랜지스터의 제1 전극은 상기 구동 트랜지스터의 제1 전극에 전기적으로 접속되고, 상기 데이터 기입 트랜지스터의 제2 전극은 데이터 신호를 수신하기 위해 상기 데이터 라인에 전기적으로 접속되도록 구성되고, 상기 데이터 기입 트랜지스터의 게이트 전극은 스캔 신호를 수신하기 위해 상기 스캐닝 신호 라인에 전기적으로 접속되도록 구성되고;
    상기 제1 리셋 전력 신호 라인은 상기 제1 방향을 따라 연장되고, 상기 제2 방향에서, 상기 베이스 기판 상의 상기 신호 패턴의 정사 투영은 상기 베이스 기판 상의 상기 스캐닝 신호 라인의 정사 투영과 상기 베이스 기판 상의 상기 제1 리셋 전력 신호 라인의 정사 투영 사이에 위치되는 디스플레이 기판.
  23. 제1항 내지 제17항 중 어느 한 항에 따른 디스플레이 기판을 포함하는 디스플레이 디바이스.
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