KR20220096302A

KR20220096302A - 표시 장치 및 그의 제조 방법

Info

Publication number: KR20220096302A
Application number: KR1020200188609A
Authority: KR
Inventors: 강대일; 우정원; 김수진; 이삼종; 김도중
Original assignee: 엘지디스플레이 주식회사
Priority date: 2020-12-31
Filing date: 2020-12-31
Publication date: 2022-07-07
Also published as: US11910634B2; US20220209170A1

Abstract

실시 예들은, 발광 영역과 비발광 영역을 포함하는 기판, 상기 비발광 영역에 배치되고, 저전위 구동 전원에 연결되는 금속층, 상기 금속층을 커버하고, 상기 금속층을 노출하는 적어도 하나의 전극홀을 포함하는 보조 전극, 상기 보조 전극을 커버하는 전자 수송층 및 상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되, 상기 전자 수송층은, 상기 적어도 하나의 전극홀을 통하여 상기 금속층에 컨택되는 표시 장치 및 그의 제조 방법에 관한 것이다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}

본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.

정보화 사회가 발전함에 따라 다양한 형태의 표시 장치가 개발되고 있다. 최근에는 액정 표시 장치(Liquid Crystal Display; LCD), 플라즈마 표시 장치(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED)와 같은 여러 가지 표시 장치가 활용되고 있다.

유기 발광 표시 장치를 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원을 필요로 하지 않으므로 표시 장치의 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.

실시 예들은 금속층 및 패터닝된 애노드 전극 구조를 가지며, 레이저 조사를 통해 캐소드 전극과 보조 전극을 연결하는 표시 장치 및 그의 제조 방법을 제공한다.

일 실시 예에 따른 표시 장치는, 발광 영역과 비발광 영역을 포함하는 기판, 상기 비발광 영역에 배치되고, 저전위 구동 전원에 연결되는 금속층, 상기 금속층을 커버하고, 상기 금속층을 노출하는 적어도 하나의 전극홀을 포함하는 보조 전극, 상기 보조 전극을 커버하는 전자 수송층 및 상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되, 상기 전자 수송층은, 상기 적어도 하나의 전극홀을 통하여 상기 금속층에 컨택될 수 있다.

상기 보조 전극의 가장자리 영역을 커버하고, 중심 영역을 노출하도록 형성된 뱅크를 더 포함할 수 있다.

상기 뱅크는, 상기 적어도 하나의 전극홀의 전부 또는 일부 영역을 노출하도록 형성될 수 있다.

상기 전자 수송층은, 상기 보조 전극의 상기 중심 영역 및 상기 뱅크를 커버하도록 형성될 수 있다.

상기 전자 수송층은, 상기 보조 전극 상에서의 두께가, 상기 뱅크 상에서의 두께보다 얇게 형성될 수 있다.

상기 전자 수송층은, 상기 적어도 하나의 전극홀의 상부에서, 주변보다 표면의 높이가 낮게 형성될 수 있다.

상기 금속층은, 몰리티타늄으로 구성될 수 있다.

상기 적어도 하나의 전극홀은, 평면상에서 곡선형을 가지며, 양단이 다른 전극홀들과 각각 인접하게 배치될 수 있다.

상기 적어도 하나의 전극홀은, 원형, 타원형 또는 다각형을 가지며, 양측이 다른 전극홀들과 인접하게 매치될 수 있다.

상기 보조 전극은, 투명 도전 물질로 구성된 제1 층, 금속 산화물로 구성된 제2 층 및 상기 투명 도전 물질로 구성된 제3 층을 포함할 수 있다.

상기 전자 수송층은, 상기 적어도 하나의 전극홀의 측벽으로 노출된 상기 제2 층과 직접 컨택될 수 있다.

일 실시 예에 따른 표시 장치의 제조 방법은, 기판 상에, 저전위 구동 전원에 연결되는 금속층을 형성하는 단계, 상기 금속층을 커버하고, 상기 금속층을 노출하는 적어도 하나의 전극홀을 포함하는 보조 전극을 형성하는 단계, 상기 보조 전극의 가장자리 영역을 커버하고, 중심 영역을 노출하는 뱅크를 형성하는 단계, 상기 보조 전극의 상기 중심 영역 및 상기 뱅크를 커버하는 전자 수송층을 형성하는 단계 및 상기 전자 수송층 상에 캐소드 전극을 형성되는 단계를 포함할 수 있다.

상기 전자 수송층은, 상기 적어도 하나의 전극홀을 채우지 않고, 상기 적어도 하나의 전극홀의 상부에 형성될 수 있다.

상기 캐소드 전극을 형성하는 단계 이후에, 상기 기판에 레이저를 조사하는 단계를 더 포함할 수 있다.

상기 금속층은, 상기 레이저에 의한 에너지를 상기 전자 수송층으로 전달하고, 상기 전자 수송층은, 상기 에너지에 의해 용융되어 상기 적어도 하나의 전극홀의 내부로 유동될 수 있다.

상기 전자 수송층은, 상기 적어도 하나의 전극홀을 통하여 상기 금속층에 컨택될 수 있다.

상기 금속층은, 몰리티타늄으로 구성될 수 있다.

실시 예들에 따른 표시 장치 및 그의 제조 방법은, 금속층을 통해 레이저의 흡수율을 최대화하여 캐소드 전극과 보조 전극의 연결을 용이하게 하고, 캐소드 전극과 보조 전극 사이의 저항을 감소시킬 수 있다.

실시 예들에 따른 표시 장치 및 그의 제조 방법은, 캐소드 전극과 보조 전극 사이의 연결을 안정화하여, 보조 배선을 통해 인가되는 전원이 캐소드 전극에 안정적으로 공급되게 한다.

그에 따라, 실시 예들에 따른 표시 장치 및 그의 제조 방법은, 표시 장치의 작동 특성을 개선하고, 소비 전력을 감소시킬 수 있다.

도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.
도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다.
도 3은 일 실시 예에 따른 표시 패널의 단면도이다.
도 4는 보조 전극 컨택부를 확대한 평면도의 일 실시 예이다.
도 5는 도 4의 I-I' 선에 따른 단면도이다.
도 6은 도 3의 AA 영역을 확대한 평면도의 다른 실시 예이다.
도 7은 도 5의 II-II' 선에 따른 단면도이다.
도 8은 보조 전극 컨택부를 확대한 단면도의 일 실시 예이다.
도 9는 보조 전극 컨택부를 확대한 단면도의 다른 실시 예이다.
도 10 내지 도 15는 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다.

이하, 도면을 참조하여 다양한 실시 예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 다양한 실시 예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 1은 일 실시 예에 따른 표시 장치의 구성을 나타낸 블록도이다.

도 1을 참조하면, 표시 장치(1)는 타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30), 전원 공급부(40) 및 표시 패널(50)을 포함한다.

타이밍 제어부(10)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수평 동기 신호, 수직 동기 신호 및 메인 클럭 신호를 포함할 수 있다.

타이밍 제어부(10)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(50)의 동작 조건에 적합하도록 처리하여, 영상 데이터(DATA), 게이트 구동 제어 신호(CONT1), 데이터 구동 제어 신호(CONT2) 및 전원 공급 제어 신호(CONT3)를 생성 및 출력할 수 있다.

게이트 구동부(20)는 타이밍 제어부(10)로부터 출력되는 게이트 구동 제어 신호(CONT1)에 기초하여, 게이트 신호들을 생성할 수 있다. 게이트 구동부(20)는 생성된 게이트 신호들을 복수의 제1 게이트 라인들(GL11~GL1n)을 통해 화소(PX)들에 제공할 수 있다. 게이트 구동부(20)는 복수의 제2 게이트 라인들(GL21~GL2n)을 통해 센싱 신호를 화소(PX)들에 제공할 수 있다. 센싱 신호는 화소(PX)들 내부에 마련되는 구동 트랜지스터 및/또는 발광 소자의 특정을 측정하기 위해 공급될 수 있다.

데이터 구동부(30)는 타이밍 제어부(10)로부터 출력되는 영상 데이터(DATA) 및 데이터 구동 제어 신호(CONT2)에 기초하여, 데이터 신호들을 생성할 수 있다. 데이터 구동부(30)는 생성된 데이터 신호들을 복수의 데이터 라인들(DL1~DLm)을 통해 화소(PX)들에 제공할 수 있다. 데이터 구동부(30)는 복수의 센싱 라인들(SL1~SLm)을 통해 기준 전압(또는, 센싱 전압, 초기화 전압)을 화소(PX)들에 제공하거나, 화소(PX)들로부터 피드백되는 전기적 신호에 기초하여 화소(PX)들의 상태를 센싱할 수 있다.

전원 공급부(40)는 전원 공급 제어 신호(CONT3)에 기초하여 표시 패널(50)에 제공될 고전위 구동 전압(ELVDD) 및 저전위 구동 전압(ELVSS)을 생성할 수 있다. 전원 공급부(40)는 생성된 구동 전압들(ELVDD, ELVSS)을 대응되는 전원 라인(PL1, PL2)을 통해 화소(PX)들에 제공할 수 있다.

표시 패널(50)에는 복수의 화소(PX)(또는, 서브 화소로 명명됨)들이 배치된다. 화소(PX)들은 예를 들어, 표시 패널(50) 상에 매트릭스 형태로 배열될 수 있다. 화소(PX)들은 제1 게이트 라인들(GL11~GL1n) 및 데이터 라인들(DL1~DLm)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.

일 실시 예에서, 각각의 화소(PX)는 레드, 그린 및 블루 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나의 색을 표시할 수 있다. 다양한 실시 예에서, 각각의 화소(PX)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색을 표시할 수도 있다.

타이밍 제어부(10), 게이트 구동부(20), 데이터 구동부(30) 및 전원 공급부(40)는 각각 별개의 집적 회로(Integrated Circuit; IC)로 구성되거나 적어도 일부가 통합된 집적 회로로 구성될 수 있다. 또한, 게이트 구동부(20) 및 데이터 구동부(30) 중 적어도 하나는 표시 패널(50)과 일체로 형성되는 인 패널(In Panel) 방식으로 구성될 수 있다.

도 2는 도 1에 도시된 화소의 일 실시 예를 나타낸 회로도이다. 도 2는 i번째 제1 게이트 라인(GL1i)과 j번째 데이터 라인(DLj)에 연결되는 화소(PXij)를 예로써 도시한다.

도 2를 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 센싱 트랜지스터(SST), 스토리지 커패시터(Cst) 및 발광 소자(LD)를 포함한다.

스위칭 트랜지스터(ST)의 제1 전극은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2 전극은 제1 노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 제1 게이트 라인(GL1i)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 제1 게이트 라인(GL1i)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1 노드(N1)로 전달한다.

스토리지 커패시터(Cst)의 제1 전극은 제1 노드(N1)와 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극에 연결된다. 스토리지 커패시터(Cst)는 제1 노드(N1)에 인가되는 전압과 발광 소자(LD)의 제1 전극에 인가되는 전압의 차이에 대응하는 전압을 충전할 수 있다.

구동 트랜지스터(DT)의 제1 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2 전극은 발광 소자(LD)의 제1 전극(예를 들어, 제1 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.

센싱 트랜지스터(SST)의 제1 전극은 j번째 센싱 라인(SLj)과 전기적으로 연결되고, 제2 전극은 발광 소자(LD)의 제1 전극(예를 들어, 애노드 전극)에 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 i번째 제2 게이트 라인(GL2i)에 전기적으로 연결된다. 센싱 트랜지스터(SST)는 i번째 제2 게이트 라인(GL2i)으로 게이트 온 레벨의 센싱 신호가 인가될 때 턴 온되어, j번째 센싱 라인(SLj)으로 인가되는 기준 전압을 발광 소자(LD)의 제1 전극으로 전달한다.

발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 레드, 그린, 블루 및 화이트 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 본 실시 예가 이에 한정되지 않는다. 이하에서는, 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예를 참조하여 본 실시 예의 기술적 사상을 설명한다.

본 실시 예에서 화소(PXij)들의 구조가 도 2에 도시된 것으로 한정되지 않는다. 실시 예에 따라, 화소(PXij)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 제1 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.

도 2에서는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST)가 NMOS 트랜지스터인 예가 도시되지만, 본 발명은 이로써 한정되지 않는다. 예를 들어, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 센싱 트랜지스터(SST) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.

도 3은 일 실시 예에 따른 표시 패널의 단면도이다.

도 3을 참조하면, 일 실시 예에 따른 화소(PX)는 기판(100), 기판(100) 상에 형성되고 적어도 하나의 회로 소자가 구비되는 회로 소자층 및 발광 소자(LD)가 구비되는 발광 소자층을 포함할 수 있다.

기판(100)은 표시 패널(50)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(100)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다.

회로 소자층은 기판(100) 상에 형성되며, 화소(PX)를 구성하는 회로 소자들(예를 들어, 트랜지스터 및 커패시터 등) 및 배선들을 포함할 수 있다.

기판(100) 상에는 제1 도전층이 배치될 수 있다. 제1 도전층은 광 차단층(121), 스토리지 커패시터(Cst)의 하부 전극(122) 및 보조 배선(123)을 포함할 수 있다. 보조 배선(123)은 저전위 구동 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)과 연결될 수 있다. 광 차단층(121)은 액티브층(140), 특히, 채널과 평면 상에서 중첩되도록 배치되어, 외부광으로부터 산화물 반도체 소자를 보호할 수 있다. 스토리지 커패시터(Cst)의 하부 전극(122)은 광 차단층(121)과 하나의 패턴으로써 일체로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다.

버퍼층(130)은 제1 도전층을 커버하도록 기판(100) 상에 배치된다. 버퍼층(130)은 기판(100)으로부터 이온이나 불순물이 확산되는 것을 방지하고, 수분 침투를 차단할 수 있다.

버퍼층(130) 상에는 액티브층(140)이 형성될 수 있다. 액티브층(140)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질로 형성될 수 있다. 액티브층(140)은 p형 또는 n형의 불순물을 포함하는 소스 영역과 드레인 영역, 및 소스 영역 및 드레인 영역 사이에 형성된 채널을 포함할 수 있다. 액티브층(140)의 일 영역은 스토리지 커패시터(Cst)의 중간 전극(144)을 형성할 수 있다. 중간 전극(144)은 하부 전극(122)과 적어도 일 영역이 중첩하도록 배치될 수 있다.

게이트 절연층(150)은 후술되는 게이트 전극(161)가 형성될 영역에 대응하여 배치될 수 있다. 예를 들어, 게이트 절연층(150)은 액티브층(140)의 채널 상에 형성될 수 있다.

게이트 절연층(150) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 게이트 전극(161)을 포함할 수 있다. 게이트 전극(161)은 액티브층(140)의 채널에 대응하는 위치에 배치될 수 있다.

제2 도전층 상에는 층간 절연층(170)이 형성될 수 있다. 층간 절연층(170) 상에는 제3 도전층이 형성될 수 있다. 제3 도전층은 소스 전극(181) 및 드레인 전극(182)을 포함할 수 있다. 소스 전극(181) 및 드레인 전극(182)은 층간 절연층(170)을 관통하는 컨택홀을 통해 액티브층(140)의 소스 영역 및 드레인 영역에 각각 연결될 수 있다. 소스 전극(181) 및 드레인 전극(182)은 단일층 또는 다중층으로 형성될 수 있다.

소스 전극(181), 드레인 전극(182), 게이트 전극(161) 및 이들에 대응되는 액티브층(140)은 트랜지스터를 구성할 수 있다. 도 3에서는, 소스 전극(181)이 발광 소자(LD)의 애노드 전극(210)에 연결되는 구동 트랜지스터(DT)가 예로써 도시되었다.

제3 도전층은 스토리지 커패시터(Cst)의 상부 전극(183)을 더 포함할 수 있다. 일 실시 예에서, 상부 전극(183)은 구동 트랜지스터(DT)의 드레인 전극(182)과 일체로 형성될 수 있다. 그러나 본 실시 예가 이로써 한정되지 않는다. 액티브층(140)에 형성된 중간 전극(144)과 제3 도전층에 형성된 상부 전극(183) 사이에 전계가 형성되어 스토리지 커패시터(Cst)로 기능할 수 있다.

제3 도전층은 브릿지 전극(184)을 더 포함할 수 있다. 브릿지 전극(184)은 층간 절연층(170) 및 버퍼층(130)을 관통하는 컨택홀을 통해 보조 배선(123)과 접속된다.

회로 소자층은 패시베이션층(191) 및 오버코트층(192)에 의해 커버될 수 있다. 패시베이션층(191)은 하부의 소자들을 보호하기 위한 절연막이고, 오버코트층(192)은 하부 구조의 단차를 완화시키기 위한 평탄화막일 수 있다.

발광 소자층은 오버코트층(192) 상에 형성되며, 발광 소자(LD)들을 포함한다. 발광 소자(LD)는 애노드 전극(210), 발광층(220) 및 캐소드 전극(230)을 포함한다.

애노드 전극(210)은 오버코트층(192) 상에 형성된다. 애노드 전극(210)은 오버코트층(192)과 패시베이션층(191)을 관통하는 제1 비아홀(VIA1)을 통해 구동 트랜지스터(DT)와 연결된다. 애노드 전극(210)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명 도전 물질로 구성될 수 있다. 애노드 전극(210)이 반사형 전극일 때, 애노드 전극(210)은 투명 도전층/반사층(금속 산화물층)/투명 도전층으로 구성된 삼중층으로 형성될 수 있다. 예를 들어, 애노드 전극(210)은 ITO/Ag/ITO를 포함하는 삼중층으로 구성될 수 있다.

뱅크(250)는 오버코트층(192) 상에 형성될 수 있다. 뱅크(250)는 애노드 전극(210)의 일부 영역, 예를 들어 중심 영역을 노출하되, 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 뱅크(250)에 의해 커버되지 않은 애노드 전극(210)의 노출 영역이 화소(PX)의 발광 영역(EA)으로 정의될 수 있다.

일 실시 예에서, 뱅크(250)는 친수성 뱅크(251)와 소수성 뱅크(252)가 적층된 구조를 가질 수 있다.

친수성 뱅크(251)는 애노드 전극(211)과 보조 애노드 전극(212)의 중앙 영역을 노출하고 가장자리를 커버하도록 형성될 수 있다. 친수성 뱅크(251)에 의해 커버되지 않은 애노드 전극(210)의 노출 영역이 발광 영역(EA)으로 정의될 수 있다. 친수성 뱅크(251)는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 같은 친수성의 무기 절연 물질로 형성되어, 후술되는 발광층(220)의 형성 시에 용액이 잘 퍼지게 한다.

소수성 뱅크(252)는 친수성 뱅크(251) 상의 일부 영역에 형성될 수 있다. 소수성 뱅크(252)는 화소 행들 사이에 배치되어, 화소 행들 사이를 구획할 수 있다. 소수성 뱅크(252)는 적어도 일 영역, 예를 들어 상부 영역이 소수성을 갖도록 구성되어, 화소 행들 사이에서 혼색을 방지한다.

뱅크(250)로 둘러싸인 애노드 전극(210)의 노출 영역 상에 발광층(220)이 형성된다. 발광층(220)은 도시된 것과 같이 용액 공정을 통해 형성될 수 있다. 예를 들어, 발광 영역(EA) 내에 발광층(220)을 형성하기 위한 용액이 도포될 수 있다. 용액은 용매(solvant)에 발광층(220)을 구성하는 유기 재료를 혼합하여 제조될 수 있다. 용액은 잉크젯 헤드에 실장된 노즐을 구비하는 잉크젯 장비 등을 통해 발광 영역에 제팅될 수 있다. 도포된 잉크가 건조되어 발광층(220)을 형성한다. 용액 공정을 통해 형성된 발광층(220)은 중앙 영역의 표면이 가장자리 영역의 표면보다 낮게 형성될 수 있다.

일 실시 예에서, 발광층(220)과 애노드 전극(210) 사이에는 정공 수송층(Hole Transport Layer; HTL), 정공 주입층(Hole Injection Layer; HIL) 등이 배치될 수 있다.

캐소드 전극(230)은 발광층(220) 상에 형성된다. 캐소드 전극(230)은 발광층(220)을 커버하되 표시 영역(AA) 상에 넓게 형성될 수 있다. 캐소드 전극(230)은 광을 투과시킬 수 있는 투명한 금속 물질(Transparent Conductive Material; TCO) 또는 반투과 금속 물질(Semi-transmissive Conductive Material)로 형성될 수 있다.

캐소드 전극(230)과 발광층(220) 사이에 전자 수송층(240)(Electron Transport Layer; ETL)이 배치될 수 있다. 전자 수송층(240)은 캐소드 전극(230)으로부터 주입된 전자를 발광층(220)으로 원활하게 전달하는 역할을 한다.

본 실시 예에서, 화소(PX)는 캐소드 전극(230)과 제2 전원 라인(PL2)을 전기적으로 연결시키기 위한 보조 전극(260)을 더 포함한다. 보조 전극(260)은 애노드 전극(210)과 동일한 레이어에 형성되며, 비발광 영역(NEA)의 보조 전극 컨택부(CA)에 배치될 수 있다. 이러한 보조 전극(260)은 오버코트층(192)과 패시베이션층(191)을 관통하는 제2 비아홀(VIA2)을 통해 브릿지 전극(184)에 연결될 수 있다. 브릿지 전극(184)이 보조 배선(123)을 경유하여 제2 전원 라인(PL2)에 연결되므로, 보조 전극(260)은 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.

보조 전극(260)은 애노드 전극(210)과 동일한 물질로 구성되고 동일한 공정을 통해 형성될 수 있다. 일 실시 예에서, 보조 전극(260)은 애노드 전극(210)과 동일하게 ITO/Ag/ITO로 구성된 삼중층으로 형성될 수 있다.

비발광 영역(NEA)에서 뱅크(250)는 보조 전극(260)의 일 영역을 노출하도록 형성될 수 있다. 캐소드 전극(230)은 표시 영역(AA)에 넓게 형성되므로, 노출된 보조 전극(260)의 일 영역을 커버한다. 이러한 캐소드 전극(230)은 보조 전극(260), 브릿지 전극(184) 및 보조 배선(123)을 경유하여 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.

보조 전극(260)이 애노드 전극(210)과 동일한 구조를 가질 때, 보조 전극(260)은 투명 도전층/반사층/투명 도전층이 적층된 구조를 가질 수 있다. 이러한 투명 도전층은 상대적으로 전기 전도도가 낮으므로, 캐소드 전극(230)과 보조 전극(260) 사이의 저항이 증가할 수 있다. 그에 따라, 캐소드 전극(230)과 제2 전원 라인(PL2) 사이에서 저전위 구동 전압(ELVSS)이 원활하게 공급되지 못할 수 있다.

본 실시 예에서는, 상기한 문제를 해결하기 위해, 보조 전극(260)에 적어도 하나의 전극홀(H)이 형성되고, 보조 전극(260)의 하부에 금속층(500)이 적층된 구조를 제공한다. 본 실시 예는, 이러한 구조에서, 전자 수송층(240)의 리플로우(reflow)를 이용하여, 캐소드 전극(230)과 보조 전극(260)이 안정적으로 컨택될 수 있게 한다.

캐소드 전극(230) 상에 봉지층(300)이 형성될 수 있다. 봉지층(300)은 외부의 수분이 발광층(220)으로 침투하는 것을 방지하는 역할을 한다. 봉지층(300)은 무기 절연물로 이루어질 수도 있고, 무기 절연물과 유기 절연물이 교대로 적층된 구조로 이루어질 수도 있지만, 반드시 그에 한정되는 것은 아니다.

봉지층(300)의 상부에는 커버 기판(410)이 형성될 수 있다. 커버 기판(410)은 기판(110)과 동일한 재료로 구성될 수 있다. 이러한 커버 기판(410)은 접착제 등을 통해 봉지층(300) 상에 접착될 수 있다.

다양한 실시 예에서, 봉지층(300)과 커버 기판(410) 사이에는 컬러 필터(420)가 더 형성될 수 있다. 컬러 필터(420)는 발광 영역(EA)에 배치될 수 있다. 컬러 필터(420)는 특정 파장 대역의 광은 투과하고 다른 특정 파장 대역의 광은 차단하여 입사광의 일부 파장 대역만을 선택적으로 투과하는 파장-선택적 광학 필터로, 안료 또는 염료 등의 색제(colorant)를 포함하는 감광성 수지로 구성될 수 있다. 발광 소자(LD)에서 생성되어 컬러 필터(420)를 통과한 광은 레드, 그린, 블루 중 어느 하나의 색상을 가질 수 있다. 화소(PX)가 화이트 색상을 표시하는 경우, 해당 화소(PX)에 대하여 컬러 필터(420)는 생략될 수 있다.

도 4는 보조 전극 컨택부를 확대한 평면도의 일 실시 예이고, 도 5는 도 4의 I-I' 선에 따른 단면도이다.

구체적으로, 도 4 및 도 5를 참조하면, 본 실시 예에서 오버코트층(192) 상에 금속층(600)이 형성될 수 있다. 금속층(600)은 레이저 흡수율이 높은 금속으로, 예를 들어 몰리티타늄(MoTi)으로 구성될 수 있다.

보조 전극(260)은 금속층(600)을 커버하도록 형성될 수 있다. 보조 전극(260)은 투명 도전층(261, 제1 투명 도전층)/반사층(262)/투명 도전층(263, 제2 투명 도전층)의 삼중층으로 구성된다. 일 실시 예에서, 반사층(262)은 이온 전이도가 높은 은(Ag) 또는 은 합금으로 구성될 수 있다.

보조 전극(260)은 금속층(600)의 일 영역을 노출하는 적어도 하나의 전극홀(H)을 포함할 수 있다. 전극홀(H)은 보조 전극(260)의 삼중층을 관통하여 금속층(600)을 노출시킨다. 전극홀(H)의 측벽에서 보조 전극(260)을 구성하는 투명 도전층(261)/반사층(262)/투명 도전층(263)이 노출될 수 있다.

도 4 및 도 5에 도시된 실시 예에서, 전극홀(H)은 4개가 도시된다. 각각의 전극홀(H)은 평면상에서 곡선형을 가지며, 양단이 다른 전극홀(H)들과 각각 인접하게 배치될 수 있다. 그러나 전극홀(H)의 형태 및 개수는 이로써 한정되지 않는다.

일 실시 예에서, 뱅크(250)는 보조 전극(260)의 내측을 향하여 돌출된 적어도 하나의 돌기부(P)를 포함할 수 있다. 돌기부(P)는 뱅크(250)의 일 측면으로부터 보조 전극(260)의 내측을 향하여 돌출되며, 평단면이 반원형을 가질 수 있다. 그러나, 본 실시 예가 이로써 한정되지 않으며, 돌기부(P)의 평단면은 삼각형, 사각형, 사다리꼴 등 다양항 형태를 가질 수 있다. 돌기(P)는, 리플로우 공정 시에 용융된 전자 수송층(240)이 전극홀(H)로 보다 용이하게 유입될 수 있도록, 용융된 전자 수송층(240)을 전극홀(H)을 향해 밀어내는 기능을 수행할 수 있다.

도 6은 도 3의 AA 영역을 확대한 평면도의 다른 실시 예이고, 도 7은 도 5의 II-II' 선에 따른 단면도이다.

도 6 및 도 7에는 전극홀(H)의 다른 실시 예가 도시된다. 도 6 및 도 7에서 전극홀(H)은 원형일 수 있다. 다른 실시 예들에서, 전극홀(H)은 타원형 또는 다양한 형태의 다각형일 수 있다. 도 6 및 도 7에서, 8개의 전극홀(H)은 양측이 다른 전극홀(H)과 인접하게 배치되어, 원형으로 배치된다. 다른 실시 예에서, 8개보다 적은 수 또는 많은 수의 전극홀(H)이 형성될 수 있고, 규칙적이거나 불규칙적으로 배치될 수 있다.

전극홀(H)의 형태, 크기 및 배치에 대하여는 특별한 제한을 두지 않는다.

도 8은 보조 전극 컨택부를 확대한 단면도의 일 실시 예이고, 도 9는 보조 전극 컨택부를 확대한 단면도의 다른 실시 예이다.

뱅크(250)는 보조 전극(260)의 중심 영역을 노출하되 가장자리 영역을 커버하도록 형성된다. 예를 들어 뱅크(250)는 도 8에 도시된 것과 같이, 전극홀(H)이 형성된 중심 영역을 제외한 주변 영역을 커버하도록 형성될 수 있다. 또는, 뱅크(250)는 도 9에 도시된 것과 같이 전극홀(H)의 일 영역을 커버하도록 형성될 수도 있다.

뱅크(250)에 의해 커버되지 않고 노출된 영역에 전자 수송층(240)이 형성될 수 있다. 전자 수송층(240)은 전극홀(H)을 통해 금속층(600)과 연결될 수 있다.

일 실시 예에서, 전자 수송층(240)은 리플로우 공정을 통해 전극홀(H) 내부에 채워질 수 있다. 리플로우 공정은 예를 들어, 기판(110)의 상부 또는 하부에서 레이저를 조사하는 방법으로 수행될 수 있다. 이때, 금속층(600)에 의해 레이저가 효율적으로 흡수되어 전자 수송층(240)으로 열을 전달할 수 있다. 그러면, 전자 수송층(240)이 용융되어 전극홀(H) 내부로 유도(guide)될 수 있다.

리플로우 공정에 의해 전자 수송층(240)의 일부가 전극홀(H) 내부로 유동(flow)되므로, 전자 수송층(240)은 보조 전극(260)을 커버하는 영역의 두께가, 뱅크(250)를 커버하는 영역의 두께보다 얇을 수 있다. 또한, 보조 전극(260) 상에서, 전자 수송층(240)은 전극홀(H) 상부에서, 주변보다 표면의 높이가 낮게 형성된다. 예를 들어, 전자 수송층(240)은 전극홀(H)에 대응되는 영역들에서 오목부를 가질 수 있다.

전자 수송층(240)은 전극홀(H) 측벽으로 노출된 반사층(262)에 직접 컨택될 수 있다. 반사층(262)을 구성하는 금속은 투명 도전층들(261, 262)보다 이온 전이도 및 전기 전도도가 높으므로, 캐소드 전극(230)과 보조 전극(260) 사이의 저항이 감소하고, 저전위 구동 전압(ELVSS)의 전달이 효율적으로 이루어질 수 있다.

이하에서, 상기와 같은 구조의 표시 장치 제조 방법을 구체적으로 설명한다.

도 10 내지 도 15는 일 실시 예에 따른 표시 장치의 제조 방법을 나타낸 도면들이다. 도 10 내지 도 15에서는, 설명의 편의를 위해 오버코트층(192)의 하부 레이어들에 대한 도시가 생략되었다. 그러나, 오버코트층(192)의 하부에, 도 3을 참조하여 설명한 것과 같이 회로 소자들, 보조 배선(123) 및 브릿지 전극(184) 등이 형성될 수 있다.

도 10을 참조하면, 비발광 영역(NEA)의 보조 전극 컨택부(CA)에서 오버코트층(192) 상에 금속층(600)이 형성된다. 금속층(600)은 레이저 흡수율이 높은 금속으로, 예를 들어 몰리티타늄(MoTi)으로 구성될 수 있다.

또한, 오버코트층(192) 상에 보조 전극(260)이 더 형성된다. 보조 전극(260)은 금속층(600)을 커버하도록 형성될 수 있다. 도시가 생략되었으나, 보조 전극(260)은 브릿지 전극(184)과 연결된다.

보조 전극(260)은 투명 도전층(261)/반사층(262)/투명 도전층(263)으로 구성된 삼중층으로 형성될 수 있다. 투명 도전층(261, 263)은 예를 들어 ITO로 구성될 수 있고, 반사층(262)은 예를 들어 은 또는 은 합금과 같은 금속 물질로 구성될 수 있다. 보조 전극(260)에는 적어도 하나의 전극홀(H)이 형성된다. 전극홀(H)의 측벽에서 보조 전극(260)을 구성하는 투명 도전층(261)/반사층(262)/투명 도전층(263)이 노출될 수 있다.

보조 전극(260)은 투명 도전층(261)/반사층(262)/투명 도전층(263)을 순서대로 적층한 이후에, 전극홀(H)에 대응하는 패턴을 포함하는 마스크를 적용한 상태에서 삼중층을 일괄 식각(습식 식각(wet etching))함으로써 형성될 수 있다.

오버코트층(192) 상에 뱅크(250)가 형성된다. 뱅크(250)는 보조 전극(260)의 일부 영역, 예를 들어 중심 영역을 노출하되 나머지 영역, 예를 들어 가장자리를 커버하도록 형성될 수 있다. 이때, 뱅크(250)는 보조 전극(260)에 형성된 전극홀(H)을 커버하지 않거나, 일 영역만을 커버하도록 형성될 수 있다.

뱅크(250)는 표면의 적어도 일부가 소수성으로 형성될 수 있다. 예를 들어, 뱅크(250)는 유기 절연물에 불소(F)와 같은 소수성 물질을 혼합한 용액을 도포한 후 포토리소그라피 공정을 통해 형성될 수 있다. 포토리소그라피 공정 시 조사되는 광에 의해 불소와 같은 소수성 물질이 뱅크(250)의 상부로 이동할 수 있고, 그에 따라, 뱅크(250)의 상부 표면이 소수성 성질을 가지며 나머지 부분은 친수성 성질을 가질 수 있다. 상기와 같은 소수성 뱅크(250)는 이후에 발광층(220)이 용액 공정을 통해 형성될 때, 발광 영역(EA)들 사이에서 잉크가 섞이지 않도록 하는 댐(dam) 역할을 수행할 수 있다.

도 11을 참조하면, 전자 수송층(240)이 형성된다. 전자 수송층(240)은 표시 영역(AA)에 넓게 형성되어, 뱅크(250) 및 보조 전극(260)을 커버할 수 있다.

전자 수송층(240)은 열 증착과 같은 증발(evaporation) 증착법 또는 스퍼터링법(sputtering)과 같은 물리적 기상 증착법(physics vapor deposition)으로 형성될 수 있다. 이때, 전자 수송층(240)을 구성하는 유기 물질은 스텝 커버리지 특성에 따라 전극홀(H)을 채우지 않고, 전극홀(H)의 상부에 형성될 수 있다.

도 12를 참조하면, 전자 수송층(240) 상에 캐소드 전극(230)이 형성된다. 캐소드 전극(230)은 표시 영역(AA)에 넓게 형성될 수 있다. 캐소드 전극(230)은 열 증착과 같은 증발 증착법 또는 스퍼터링법과 같은 물리적 기상 증착법으로 형성될 수 있다. 도 13을 참조하면, 캐소드 전극(230) 상에 봉지층(300)이 형성될 수 있다.

이후에, 전자 수송층(240)에 대한 리플로우 공정이 수행될 수 있다. 예를 들어, 도 14에 도시된 것과 같이 표시 패널(50)의 하부(또는 상부)에서 레이저가 조사될 수 있다. 금속층(600)은 레이저 흡수율이 높은 금속으로 형성되므로, 외부에서 조사되는 레이저를 효율적으로 흡수한다. 그러면, 금속층(600)에 직접 연결된 보조 전극(260) 및 보조 전극(260)에 직접 연결된 전자 수송층(240)에, 레이저에 의한 에너지가 용이하게 도달될 수 있다.

전자 수송층(240)은 금속층(600) 및 보조 전극(260)을 통해 전달된 레이저의 에너지에 의해 적어도 일부가 용융된다. 그러면, 도 15에 도시된 것과 같이 용융된 전자 수송층(240)이 전극홀(H) 내부로 유도되어, 전극홀(H)을 채울 수 있다. 이때, 전자 수송층(240)은 전극홀(H) 측면에 노출된 반사층(262)에 직접 컨택될 수 있다.

상기와 같이, 전자 수송층(240)이 반사층(262)에 직접 컨택됨에 따라, 캐소드 전극(230)과 보조 전극(260) 사이의 전기적 연결이 안정적으로 형성될 수 있다. 캐소드 전극(230)은 보조 전극(260)을 경유하여 제2 전원 라인(PL2)에 안정적으로 연결될 수 있다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

1: 표시 장치
10: 타이밍 제어부
20: 게이트 구동부
30: 데이터 구동부
40: 전원 공급부
50: 표시 패널

Claims

발광 영역과 비발광 영역을 포함하는 기판;
상기 발광 영역에 배치되는 애노드 전극;
상기 비발광 영역에 배치되고, 저전위 구동 전원에 연결되는 금속층;
상기 금속층을 커버하고, 상기 금속층을 노출하는 적어도 하나의 전극홀을 포함하는 보조 전극;
상기 애노드 전극과 상기 보조 전극 각각의 가장 자리 영역을 커버하는 뱅크;
상기 애노드 전극의 상기 뱅크로 커버되지 않은 영역 상에 형성되고, 상기 뱅크에 인접한 가장자리 영역에서, 중앙 영역 보다 표면이 높게 형성되는 발광층;
상기 발광층 및 상기 보조 전극을 커버하는 전자 수송층; 및
상기 전자 수송층 상에 형성되는 캐소드 전극을 포함하되,
상기 전자 수송층은,
상기 적어도 하나의 전극홀을 통하여 상기 금속층에 컨택되는, 표시 장치.
제1항에 있어서, 상기 뱅크는.
상기 보조 전극의 가장자리 영역을 커버하고, 중심 영역을 노출하도록 형성되는, 표시 장치.
제2항에 있어서, 상기 뱅크는,
상기 적어도 하나의 전극홀의 전부 또는 일부 영역을 노출하도록 형성되는, 표시 장치.
제2항에 있어서, 상기 전자 수송층은,
상기 보조 전극의 상기 중심 영역 및 상기 뱅크를 커버하도록 형성되는, 표시 장치.
제4항에 있어서, 상기 전자 수송층은,
상기 보조 전극 상에서의 두께가, 상기 뱅크 상에서의 두께보다 얇게 형성되는, 표시 장치.
제4항에 있어서, 상기 전자 수송층은,
상기 적어도 하나의 전극홀의 상부에서, 주변보다 표면의 높이가 낮게 형성되는, 표시 장치.
제1항에 있어서, 상기 금속층은,
몰리티타늄으로 구성되는, 표시 장치.
제1항에 있어서, 상기 적어도 하나의 전극홀은,
평면상에서 곡선형을 가지며, 양단이 다른 전극홀들과 각각 인접하게 배치되는, 표시 장치.
제1항에 있어서, 상기 적어도 하나의 전극홀은,
원형, 타원형 또는 다각형을 가지며, 양측이 다른 전극홀들과 인접하게 매치되는, 표시 장치.
제1항에 있어서, 상기 보조 전극은,
투명 도전 물질로 구성된 제1 층;
금속 산화물로 구성된 제2 층; 및
상기 투명 도전 물질로 구성된 제3 층을 포함하는, 표시 장치.
제10항에 있어서, 상기 전자 수송층은,
상기 적어도 하나의 전극홀의 측벽으로 노출된 상기 제2 층과 직접 컨택되는, 표시 장치.
기판 상에, 저전위 구동 전원에 연결되는 금속층을 형성하는 단계;
상기 금속층을 커버하고, 상기 금속층을 노출하는 적어도 하나의 전극홀을 포함하는 보조 전극을 형성하는 단계;
상기 보조 전극의 가장자리 영역을 커버하고, 중심 영역을 노출하는 뱅크를 형성하는 단계;
상기 보조 전극의 상기 중심 영역 및 상기 뱅크를 커버하는 전자 수송층을 형성하는 단계; 및
상기 전자 수송층 상에 캐소드 전극을 형성되는 단계를 포함하는, 표시 장치의 제조 방법.
제12항에 있어서, 상기 전자 수송층은,
상기 적어도 하나의 전극홀을 채우지 않고, 상기 적어도 하나의 전극홀의 상부에 형성되는, 표시 장치의 제조 방법.
제13항에 있어서, 상기 캐소드 전극을 형성하는 단계 이후에,
상기 기판에 레이저를 조사하는 단계를 더 포함하는, 표시 장치의 제조 방법.
제14항에 있어서, 상기 금속층은,
상기 레이저에 의한 에너지를 상기 전자 수송층으로 전달하고,
상기 전자 수송층은,
상기 에너지에 의해 용융되어 상기 적어도 하나의 전극홀의 내부로 유동되는, 표시 장치의 제조 방법.
제15항에 있어서, 상기 전자 수송층은,
상기 적어도 하나의 전극홀을 통하여 상기 금속층에 컨택되는, 표시 장치의 제조 방법.
제12항에 있어서, 상기 금속층은,
몰리티타늄으로 구성되는, 표시 장치의 제조 방법.
제12항에 있어서, 상기 뱅크는,
상기 적어도 하나의 전극홀의 전부 또는 일부 영역을 노출하도록 형성되는, 표시 장치의 제조 방법.