KR20220084843A - 클록 신호의 주파수를 제어하는 전자 장치 및 전자 장치의 동작 방법 - Google Patents

클록 신호의 주파수를 제어하는 전자 장치 및 전자 장치의 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 전자 장치는, 클록 신호를 생성하는 클록 관리부, 클록 신호를 수신하고, 활성 상태에서 클록 신호에 따라 태스크를 수행하는 IP 장치, IP 장치가 상기 활성 상태인 동안 클록 신호의 사이클을 카운트하고 제1 카운트를 생성하는 제1 카운터, 제1 카운트가 제1 기준 카운트에 도달하면 클록 신호의 주파수가 변경되도록 클록 관리부를 제어하는 주파수 컨트롤러를 포함한다.

Description

클록 신호의 주파수를 제어하는 전자 장치 및 전자 장치의 동작 방법{ELECTRONIC DEVICE CONTROLLING A FREQUENCY OF A CLOCK SIGNAL AND OPERATING METHOD THEREOF}
본 개시의 기술적 사상은 전자 장치에 관한 것으로서, 자세하게는 클록 신호의 주파수를 제어하는 전자 장치 및 전자 장치의 동작 방법에 관한 것이다.
기술의 발달에 따라 컴퓨팅 시스템, 예를 들면, 모바일 장치에 대한 전력 관리가 중요시된다. 따라서, 모바일 장치는 DVFS(Dynamic Voltage and Frequency Scaling) 동작을 수행하여 모바일 장치 내의 주파수 및 전압을 조절함으로써, 성능과 전력 소모 정도를 제어할 수 있다. 한편, 기정해진 주기마다 주파수 및 전압을 조절하는 경우, 모바일 장치의 이용률을 DVFS 동작에 즉각적으로 반영하지 못할 수 있다.
본 개시의 기술적 사상은 클록 신호의 주파수를 제어하는 전자 장치에 관한 것으로서, 주파수 업 스케일링이 수행되는 시점과 주파수 다운 스케일링이 수행되는 시점을 독립적으로 제어하는 전자 장치를 제공할 수 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 전자 장치는, 클록 신호를 생성하는 클록 관리부, 클록 신호를 수신하고, 활성 상태에서 클록 신호에 따라 태스크를 수행하는 IP 장치, IP 장치가 상기 활성 상태인 동안 클록 신호의 사이클을 카운트하고 제1 카운트를 생성하는 제1 카운터, 제1 카운트가 제1 기준 카운트에 도달하면 클록 신호의 주파수가 변경되도록 클록 관리부를 제어하는 주파수 컨트롤러를 포함한다.
본 개시의 다른 측면에 따른 전자 장치는, 제1 클록 신호 및 제2 클록 신호를 생성하는 클록 관리부, 제1 클록 신호를 수신하고, 활성 상태에서 제1 클록 신호에 따라 태스크 요청을 출력하는 제1 IP 장치, 제2 클록 신호에 따라 제1 IP 장치로부터 태스크 요청을 수신하는 제2 IP 장치, 제1 IP 장치가 활성 상태인 동안 제1 IP 장치에 수신되는 제1 클록 신호의 사이클을 카운트함으로써 제1 액티브 카운트를 생성하고, 제1 액티브 카운트가 제1 기준 카운트에 도달하면 제1 개시 신호를 출력하는 제1 액티브 카운터, 제1 IP 장치에 수신되는 제1 클록 신호의 사이클을 카운트함으로써 제1 토탈 카운트를 생성하고, 제1 토탈 카운트가 제2 기준 카운트에 도달하면 제2 개시 신호를 출력하는 제1 토탈 카운터 및 제1 개시 신호 또는 제2 개시 신호에 응답하여, 제2 클록 신호의 주파수가 변경되도록 클록 관리부를 제어하는 주파수 컨트롤러를 포함한다.
본 개시의 일 측면에 따른 전자 장치의 동작 방법은, IP 장치에 제공되는 클록 신호의 액티브 사이클의 개수에 대응되는 액티브 카운트 및 토탈 사이클의 개수에 대응되는 토탈 카운트를 초기 값으로 설정하는 단계, 클록 신호의 액티브 사이클 및 토탈 사이클을 카운트하는 단계 및 액티브 카운트가 제1 기준 카운트에 도달했는지 여부 또는 토탈 카운트가 제2 기준 카운트에 도달했는지 여부를 기초로 클록 신호의 주파수를 변경하는 단계를 포함한다.
본 개시의 예시적 실시 예에 따라, 액티브 카운터와 토탈 카운터를 별도로 구비함으로써 주파수 업 스케일링이 수행되는 시점과 주파수 다운 스케일링이 수행되는 시점을 독립적으로 제어하는 전자 장치를 제공할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하는 흐름도이다.
도 3은 본 개시의 예시적 실시 예에 따른 액티브 카운트와 토탈 카운트를 설명하는 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 주파수 변경 시점을 설명하기 위한 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 주파수 상승 과정을 설명하기 위한 도면이다.
도 6은 본 개시의 예시적 실시 예에 따른 업 스케일링 테이블을 설명하기 위한 도면이다.
도 7은 본 개시의 예시적 실시 예에 따른 액티브 카운터의 동작 방법의 예시를 설명하는 흐름도이다.
도 8은 본 개시의 예시적 실시 예에 따른 업 스케일링 회로의 동작 방법의 예시를 설명하는 흐름도이다.
도 9는 본 개시의 예시적 실시 예에 따른 주파수 하강 과정을 설명하기 위한 도면이다.
도 10은 본 개시의 예시적 실시 예에 따른 다운 스케일링 테이블을 설명하기 위한 도면이다.
도 11은 본 개시의 예시적 실시 예에 따른 토탈 카운터의 동작 방법의 예시를 설명하는 흐름도이다.
도 12는 본 개시의 예시적 실시 예에 따른 다운 스케일링 회로의 동작 방법의 예시를 설명하는 흐름도이다.
도 13은 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 주파수 컨트롤러를 나타내는 블록도이다.
도 15는 본 발명의 실시 예에 따른 주파수 변경 시점을 나타내는 도면이다.
도 16은 본 발명의 실시 예에 따른 전자 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 전자 장치(10)는 IP 블록(100) 및 클록 제공부(200)를 포함할 수 있다. 클록 제공부(200)는 클록 관리부(clock management unit)(210), 액티브 카운터(220), 토탈 카운터(230) 및 주파수 컨트롤러(240)를 포함할 수 있다.
IP 블록(100)은 전자 장치(10)에 집적될 수 있는 회로(circuit), 로직(logic), 또는 이들의 조합을 의미할 수 있다. IP 블록(100)은 동작 여부에 따라 활성 상태(active state) 또는 유휴(idle) 상태 중 적어도 하나의 상태일 수 있다. 즉, IP 블록(100)은 활성 상태일 때 태스크를 수행하고, 유휴 상태일 때 태스크를 수행하지 않을 수 있다. IP 블록(100)은 클록 관리부(210)로부터 클록 신호(CLK)를 수신하고, 활성 상태일 때 클록 신호에 따라 태스크를 수행할 수 있다. IP 블록(100)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), NPU(Neural network Processing Unit) 또는 ISP(Image Signal Processor) 중 적어도 하나에 포함될 수 있다.
클록 관리부(210)는 IP 블록(100)에 클록 신호(CLK)를 제공할 수 있다. 클록 관리부(210)는 위상 동기 루프(phase locked loop, PLL), 지연 동기 루프(delayed locked loop, DLL) 또는 크리스탈 오실레이터 등과 같은 클락 신호 생성 회로를 포함할 수 있다. 클록 관리부(210)는 주파수 컨트롤러(240)로부터 수신된 주파수 정보(FREQ)에 따라 클록 신호(CLK)의 주파수를 조절할 수 있다.
액티브 카운터(220)는 IP 블록(100)에 제공되는 클록 신호(CLK)를 모니터링할 수 있다. 구체적으로, 액티브 카운터(220)는 클록 신호(CLK)의 액티브 사이클을 카운트할 수 있다. 액티브 사이클은 IP 블록(100)이 활성 상태일 때 IP 블록(100)에 인가되는 클록 신호의 사이클일 수 있다. 액티브 카운터(220)는 액티브 사이클의 개수에 따라 액티브 카운트를 생성할 수 있다. 카운트 업 방식에서, 액티브 사이클이 1 증가하면 액티브 카운트도 1 증가할 수 있다. 카운트 다운 방식에서, 액티브 사이클이 1 증가하면 액티브 카운트는 1 감소할 수 있다. 액티브 카운터(220)는 액티브 카운트가 제1 기준 카운트에 도달하면 제1 개시 신호를 출력할 수 있다. 액티브 카운터(220)는 제1 개시 신호를 출력함으로써 주파수 컨트롤러(240)가 주파수 정보(FREQ)를 출력하도록 제어할 수 있다. 액티브 카운터(220)는 적어도 하나의 플립 플롭을 포함할 수 있다.
토탈 카운터(230)는 IP 블록(100)에 제공되는 클록 신호(CLK)를 모니터링할 수 있다. 구체적으로, 토탈 카운터(230)는 클록 신호(CLK)의 토탈 사이클을 카운트할 수 있다. 토탈 사이클은 IP 블록(100)의 동작 상태와 관계 없이 IP 블록(100)에 인가되는 클록 신호의 사이클일 수 있다. 즉, IP 블록(100)이 활성 상태일 때 뿐만 아니라 유휴 상태일 때도 토탈 사이클의 개수는 증가할 수 있다. 토탈 카운터(230)는 토탈 사이클의 개수에 따라 토탈 카운트를 생성할 수 있다. 카운트 업 방식에서, 토탈 사이클이 1 증가하면 토탈 카운트도 1 증가할 수 있다. 카운트 다운 방식에서, 토탈 사이클이 1 증가하면 토탈 카운트는 1 감소할 수 있다. 토탈 카운터(230)는 토탈 카운트가 제2 기준 카운트에 도달하면 제2 개시 신호를 출력할 수 있다. 토탈 카운터(300)는 제2 개시 신호를 출력함으로써 주파수 컨트롤러(240)가 주파수 정보(FREQ)를 출력하도록 제어할 수 있다. 토탈 카운터(230)는 적어도 하나의 플립 플롭을 포함할 수 있다.
주파수 컨트롤러(240)는 제1 개시 신호 또는 제2 개시 신호를 수신하고, 클록 신호(CLK)의 주파수에 관한 주파수 정보(FREQ)를 생성할 수 있다. 주파수 컨트롤러(240)는 액티브 카운터(220)로부터 수신된 제1 개시 신호에 응답하여 클록 신호(CLK)의 기존 주파수보다 높은 주파수를 나타내는 주파수 정보(FREQ)를 생성할 수 있다. 주파수 컨트롤러(240)는 토탈 카운터(230)로부터 수신된 제2 개시 신호에 응답하여 클록 신호(CLK)의 기존 주파수보다 낮은 주파수를 나타내는 주파수 정보(FREQ)를 생성할 수 있다. 클록 관리부(210)는 주파수 컨트롤러(240)로부터 주파수 정보(FREQ)를 수신하고, 변경된 주파수를 갖는 클록 신호(CLK)를 IP 블록(100)에 제공할 수 있다. 주파수 컨트롤러(240)가 주파수 정보(FREQ)를 출력하는 시점은 상이한 카운터들(300, 400)을 통해 결정되므로, 주파수가 상승하는 시점과 주파수가 하강하는 시점은 상이할 수 있다.
주파수 컨트롤러(240)는 제1 개시 신호 수신 시 토탈 카운트를 기초로 클록 신호(CLK)의 주파수를 결정할 수 있다. 구체적으로, 주파수 컨트롤러(240)는 제1 개시 신호 수신 시 토탈 카운터(230)로부터 토탈 카운트를 획득하고, 획득한 토탈 카운트가 작을수록 주파수가 커지도록 주파수 정보(FREQ)를 생성할 수 있다. 주파수 컨트롤러(240)는 제2 개시 신호 수신 시, 액티브 카운트를 기초로 클록 신호(CLK)의 주파수를 결정할 수 있다. 구체적으로, 주파수 컨트롤러(240)는 제2 개시 신호 수신 시 액티브 카운터(220)로부터 액티브 카운트를 획득하고, 획득한 액티브 카운트가 작을수록 주파수가 작아지도록 주파수 정보(FREQ)를 생성할 수 있다.
본 개시의 실시 예에 따른 전자 장치(10)는 액티브 카운터(220)가 출력하는 제1 개시 신호에 따라 클록 신호의 주파수를 상승시키고, 토탈 카운터(230)가 출력하는 제2 개시 신호에 따라 클록 신호의 주파수를 하강시킬 수 있다. 이에, 클록 신호의 주파수가 상승되는 시점과 클록 신호의 주파수가 하강되는 시점이 상이할 수 있다. 또한, 본 개시의 실시 예에 따르면, 액티브 카운트가 제1 기준 카운트에 빠르게 도달하는 경우, 클록 신호의 주파수를 상승하는 시점은 빨라질 수 있다. 따라서, IP 블록의 동작 상태에 따라 주파수 변경을 위한 시점이 다양해지므로, 본 개시의 예시적 실시 예에 따른 전자 장치(10)는 IP 블록의 동작 상태에 적합한 주파수 변경 동작을 제공할 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 전자 장치의 동작 방법을 설명하는 흐름도이다.
도 2를 참조하면, 전자 장치의 동작 방법은 S100 내지 S400 단계를 포함할 수 있다. S100 단계에서, 전자 장치(10)는 액티브 카운터(220) 및 토탈 카운터(230)를 초기화할 수 있다. 구체적으로, 제1 기준 카운트 및 제2 기준 카운트가 설정되고, 액티브 카운트 및 토탈 카운트가 초기 값으로 설정될 수 있다. 카운트 업 방식에서, 제1 기준 카운트 및 제2 기준 카운트는 0보다 큰 값일 수 있고, 액티브 카운트 및 토탈 카운트의 초기 값은 0일 수 있다. 카운트 다운 방식에서, 제1 기준 카운트 및 제2 기준 카운트는 0일 수 있고, 액티브 카운트 및 토탈 카운트의 초기 값은 0보다 큰 값일 수 있다. 다만, 본 개시의 실시 예는 이에 제한되지 않는다.
S200 단계에서, 전자 장치(10)는 클록 신호(CLK)의 액티브 사이클을 카운트하고, 토탈 카운터(230)는 클록 신호(CLK)의 토탈 사이클을 카운트할 수 있다. 액티브 사이클 및 토탈 사이클은 카운트 업 방식 또는 카운트 다운 방식으로 카운트될 수 있다. 카운트 업 방식은 사이클의 개수가 증가할수록 카운트 값을 증가시키는 방식이고, 카운트 다운 방식은 사이클의 개수가 증가할수록 카운트 값을 감소시키는 방식일 수 있다.
S300 단계에서, 전자 장치(10)는 액티브 카운트가 제1 기준 카운트에 도달하거나 토탈 카운트가 제2 기준 카운트에 도달하면 클록 신호(CLK)의 주파수를 변경할 수 있다. 액티브 카운트가 제1 기준 카운트에 도달하면, 전자 장치(10)는 클록 신호(CLK)의 주파수를 상승시킬 수 있다. 전자 장치(10)는 토탈 카운트를 기초로 상승하는 주파수 레벨을 결정할 수 있다. 토탈 카운트가 제2 기준 카운트에 도달하면, 전자 장치(10)는 클록 신호(CLK)의 주파수를 하강시킬 수 있다. 전자 장치(10)는 액티브 카운트를 기초로 하강하는 주파수 레벨을 결정할 수 있다.
본 개시의 실시 예에 따른 전자 장치의 동작 방법은 주파수를 상승시키는 시점과 주파수를 하강시키는 시점을 구분함으로써 IP 블록의 동작 상태에 적합한 주파수 변경 동작을 제공할 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 액티브 카운트와 토탈 카운트를 설명하는 도면이다.
도 3을 참조하면, 클록 신호(CLK)는 시간에 따라 주기적으로 토글할 수 있다. 한 주기에 대응되는 클록 신호(CLK)는 사이클이라고 지칭될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 인접하는 상승 엣지들 사이에서 정의되는 클록 신호(CLK)는 사이클일 수 있다. IP 블록(100)의 상태에 따라 상태 신호(STAT)는 로직 하이 또는 로직 로우로 유지될 수 있다. 예를 들어, IP 블록(100)이 활성 상태(active state)인 경우 상태 신호(STAT)는 로직 하이로 유지되고, IP 블록(100)이 유휴 상태(idle state)인 경우 상태 신호(STAT)는 로직 로우로 유지될 수 있다. 다만, 본 개시의 실시 예는 이에 제한되지 않고, IP 블록(100)이 활성 상태(active state)인 경우 상태 신호(STAT)는 로직 로우로 유지되고, IP 블록(100)이 유휴 상태(idle state)인 경우 상태 신호(STAT)는 로직 하이로 유지될 수 있다. IP 블록(100)은 활성 상태일 때 태스크를 수행할 수 있고, 유휴 상태일 때 태스크를 수행하지 않을 수 있다.
상태 신호(STAT)가 활성 상태를 나타내는 동안 IP 블록(100)에 제공되는 클록 신호(CLK)의 사이클은 액티브 사이클이라고 지칭될 수 있다. 예를 들어, 제2 시점(t2)과 제3 시점(t3) 사이의 사이클들 및 제4 시점(t4)과 제5 시점(t5) 사이의 사이클들은 액티브 사이클일 수 있다. 상태 신호에 관계 없이 IP 블록(100)에 제공되는 클록 신호(CLK)의 사이클은 토탈 사이클이라고 지칭될 수 있다. 예를 들어, 제1 시점(t1)과 제6 시점(t6) 사이의 사이클들은 토탈 사이클일 수 있다.
카운트 업 방식에서, 클록 신호(CLK)가 토글하는 전체 구간 동안, 토탈 카운트는 증가할 수 있다. 즉, 토탈 사이클의 개수가 1 증가하면 토탈 카운트도 1 증가할 수 있다. 또한, 상태 신호(STAT)가 활성 상태를 나타내는 동안, 액티브 카운트는 증가할 수 있다. 즉, 액티브 사이클의 개수가 1 증가하면 액티브 카운트는 1 증가할 수 있다. 예를 들어, 제1 시점(t1)에서 토탈 카운트와 액티브 카운트의 초기 값이 0인 경우, 제6 시점(t6)에 토탈 카운트는 12일 수 있고, 제3 시점(t3)에 액티브 카운트는 2일 수 있다.
카운트 업 방식에서, 클록 신호(CLK)가 토글하는 전체 구간 동안, 토탈 카운트는 감소할 수 있다. 즉, 토탈 사이클의 개수가 1 증가하면 토탈 카운트는 1 감소할 수 있다. 또한, 상태 신호(STAT)가 활성 상태를 나타내는 동안, 액티브 카운트는 감소할 수 있다. 즉, 액티브 사이클의 개수가 1 증가하면 액티브 카운트는 1 감소할 수 있다. 예를 들어, 제1 시점(t1)에서 토탈 카운트의 초기 값이 12이고 액티브 카운트의 초기 값이 5인 경우, 제6 시점(t6)에 토탈 카운트는 0일 수 있고, 제2 시점(t2)에 액티브 카운트는 3일 수 있다.
본 개시의 예시적 실시 예에 따른 전자 장치(10)는 액티브 사이클을 카운트하는 액티브 카운트와 토탈 사이클을 카운트하는 토탈 카운트를 별도로 구비함으로써, 클록 신호 주파수를 상승시키는 시점과 클록 신호의 주파수를 하강시키는 시점을 개별적으로 제어할 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 주파수 변경 시점을 설명하기 위한 도면이다.
도 4를 참조하면, 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 시간에 따라 증가할 수 있다. 즉, 도 4는 카운트 업 방식을 설명한 것이나, 본 개시의 예시적 실시 예는 이에 제한되지 않는다. 즉, 카운트 다운 방식에 따라 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 0보다 큰 초기 값에서 시간에 따라 감소할 수 있다.
액티브 카운트(A_count)는 상태 신호(STAT)가 활성 상태를 나타내는 동안 토글되는 클록 신호(CLK)의 액티브 사이클의 개수를 나타낼 수 있고, 토탈 카운트(T_count)는 상태 신호(STAT)에 관계 없이 클록 신호(CLK)의 토탈 사이클의 개수를 나타낼 수 있다.
액티브 카운트(A_count)는 제7 시점(t7)에 제1 기준 카운트(ref1)에 도달할 수 있다. 액티브 카운터(220)는 제7 시점(t7)에 제1 개시 신호를 주파수 컨트롤러(240)에 제공할 수 있다. 토탈 카운트(T_count)는 제8 시점(t8)에 제2 기준 카운트(ref2)에 도달할 수 있다. 토탈 카운터(230)는 제8 시점(t8)에 제2 개시 신호를 주파수 컨트롤러(240)에 제공할 수 있다.
주파수 컨트롤러(240)는 제1 개시 신호에 응답하여 상승된 주파수를 나타내는 주파수 정보를 출력하고, 제2 개시 신호에 응답하여 하강된 주파수를 나타내는 주파수 정보를 출력할 수 있다.
즉, 본 개시의 예시적 실시 예에 따른 전자 장치는 클록 신호의 주파수를 상승시키는 시점과 클록 신호의 주파수를 하강시키는 시점을 개별적으로 제어할 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 주파수 상승 과정을 설명하기 위한 도면이다.
도 5를 참조하면, 주파수 컨트롤러(240a)는 업 스케일링 회로(510) 및 업 스케일링 테이블(520)을 포함할 수 있다. 업 스케일링 회로(510)는 액티브 카운터(220a)로부터 제1 개시 신호(INIT_1)를 수신하고, 클록 신호의 기존 주파수보다 높은 상향 주파수(up_FREQ)를 출력할 수 있다. 업 스케일링 회로(510)는 제1 개시 신호(INIT_1)를 수신하고, 토탈 카운터(230a)로부터 토탈 카운트(T_count)를 획득할 수 있다. 설명의 편의 상, 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 카운트 업 방식에 따라 결정되는 것으로 후술될 수 있다. 다만, 본 개시의 예시적 실시 예는 이에 제한되지 않고, 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 카운트 다운 방식에 따라 결정될 수도 있다.
업 스케일링 회로(510)는 업 스케일링 테이블(520)을 참조하여 토탈 카운트(T_count)에 대응되는 상향 주파수(up_FREQ)를 획득할 수 있다. 제1 개시 신호(INIT_1)에 응답하여 획득된 토탈 카운트(T_count)가 상대적으로 작은 경우, 액티브 카운트(A_count)는 상대적으로 빠르게 제1 기준 카운트(ref1)에 도달한 것으로 이해될 수 있다. 제1 개시 신호(INIT_1)에 응답하여 획득된 토탈 카운트(T_count)가 상대적으로 큰 경우, 액티브 카운트(A_count)는 상대적으로 느리게 제1 기준 카운트(ref1)에 도달한 것으로 이해될 수 있다. 즉, 토탈 카운트(T_count)를 통해 제1 개시 신호(INIT_1)가 출력된 시점에서 IP 블록의 이용량(utilization)이 도출될 수 있다.
다른 실시 예에서, 업 스케일링 회로(510)는 업 스케일링 테이블(520)을 참조하지 않고, 토탈 카운트(T_count)를 기초로 상향 주파수(up_FREQ)를 산출할 수 있다. 예를 들어, 업 스케일링 회로(510)는 토탈 카운트(T_count)가 작을수록 큰 오프셋을 기존 주파수에 더함으로써 상향 주파수(up_FREQ)를 산출할 수 있다. 또는, 업 스케일링 회로(510)는 토탈 카운트(T_count)가 작을수록 큰 이득을 기존 주파수에 곱함으로써 상향 주파수(up_FREQ)를 산출할 수 있다.
클록 관리부(210a)는 업 스케일링 회로(510)로부터 상향 주파수(up_FREQ)를 수신하고, 상향 주파수(up_FREQ)를 갖는 클록 신호(CLK)를 출력할 수 있다.
본 개시의 실시 예에 따른 업 스케일링 회로(510)는 제1 개시 신호(INIT_1)에 응답하여 토탈 카운트(T_count)를 획득하고, 업 스케일링 테이블(520)을 참조함으로써 클록 신호(CLK)의 주파수를 결정할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 업 스케일링 테이블을 설명하기 위한 도면이다.
도 6을 참조하면, 업 스케일링 테이블(520)은 토탈 카운트(T_count)와 상향 주파수(up_FREQ)의 관계를 포함할 수 있다. 토탈 카운트(T_count)는 제1 내지 n 토탈 카운트(T_CT1 내지 T_CTn) 중 하나일 수 있고, 상향 주파수(up_FREQ)는 제1 내지 제n 상향 주파수(Ufreq1 내지 Ufreqn) 중 하나일 수 있다. 제1 내지 n 토탈 카운트(T_CT1 내지 T_CTn)는 제1 내지 제n 상향 주파수(Ufreq1 내지 Ufreqn)에 각각(respectively) 대응될 수 있다.
상대적으로 큰 토탈 카운트(T_count)는 상대적으로 작은 상향 주파수(up_FREQ)에 대응될 수 있다. 예를 들어, 제n 토탈 카운트(T_CTn)는 제n-1 토탈 카운트(T_CTn-1)보다 크고, 제n 상향 주파수(Ufreqn)는 제n-1 상향 주파수(Ureqn-1)보다 작을 수 있다.
IP 블록(100)의 이용률(utilization)은 제1 개시 신호(INIT_1)에 응답하여 획득되는 토탈 카운트(T_count)에 의해 도출될 수 있다. 즉, 액티브 카운트(A_count)가 제1 기준 카운트(ref1)에 도달한 경우, 토탈 카운트(T_count)와 IP 블록(100)의 이용률은 반비례하는 것으로 이해될 수 있다. 따라서, 본 개시의 예시적 실시 예에 따른 업 스케일링 회로(510)는 제1 개시 신호(INIT_1)에 응답하여 토탈 카운트(T_count)를 획득하고, 토탈 카운트(T_count)에 대응되는 상향 주파수(up_FREQ)를 출력함으로써, IP 블록(100)의 이용률(utilization)에 따른 DVFS 동작을 수행할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 액티브 카운터의 동작 방법의 예시를 설명하는 흐름도이다.
도 7을 참조하면, S210 단계에서, 액티브 카운터(220a)는 클록 신호(CLK)의 액티브 사이클을 카운트할 수 있다. 예를 들어, 카운트 업 방식에서, 상태 신호(STAT)가 활성 상태를 나타내는 동안, 액티브 카운터(220a)는 액티브 카운트(A_count)를 증가시킬 수 있다. 즉, 액티브 사이클의 개수가 1 증가하면 액티브 카운트(A_count)도 1 증가할 수 있다. 카운트 다운 방식에서, 상태 신호(STAT)가 활성 상태를 나타내는 동안, 액티브 카운터(220a)는 액티브 카운트(A_count)를 감소시킬 수 있다. 즉, 액티브 사이클의 개수가 1 증가하면, 액티브 카운트(A_count)는 1 감소할 수 있다. 설명의 편의를 위하여, 액티브 카운터의 동작 방법은 카운트 업 방식을 통해 후술될 수 있다. 즉, 카운트 업 방식에 의해 액티브 카운트의 초기 값은 0일 수 있다.
S310 단계에서, 액티브 카운터(220a)는 액티브 카운트(A_count)와 제1 기준 카운트(ref1)를 비교할 수 있다. 제1 기준 카운트(ref1)는 0 보다 큰 값일 수 있다. 액티브 카운트(A_count)가 제1 기준 카운트(ref1)와 같은 경우 액티브 카운터(220a)는 S320 단계를 수행하고, 액티브 카운트(A_count)가 제1 기준 카운트(ref1)와 상이한 경우, 액티브 카운터(220a)는 S210 단계를 다시 수행할 수 있다.
S320 단계에서, 액티브 카운터(220a)는 제1 개시 신호(INIT_1)를 업 스케일링 회로(510)에 출력할 수 있다. 제1 개시 신호(INIT_1)는 클록 신호(CLK)의 주파수 상승을 트리거하는 인터럽트 신호일 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 업 스케일링 회로의 동작 방법의 예시를 설명하는 흐름도이다.
도 8을 참조하면, 업 스케일링 회로(510)는 S330 내지 S350 단계를 수행함으로써 상향 주파수(up_FREQ)를 출력할 수 있다. S330 단계에서, 업 스케일링 회로(510)는 액티브 카운터(220a)로부터 제1 개시 신호(INIT_1)를 수신할 수 있다. 제1 개시 신호(INIT_1)는 인터럽트 신호로서 사용될 수 있다. 업 스케일링 회로(510)는 제1 개시 신호(INIT_1)에 응답하여 S340 단계 및 S350 단계를 통해 주파수 변경 동작을 수행할 수 있다.
S340 단계에서, 업 스케일링 회로(510)는 토탈 카운터(230a)로부터 토탈 카운트(T_count)를 획득할 수 있다. IP 블록의 이용률(utilization)은 제1 개시 신호(INIT_1)가 수신될 때의 토탈 카운트(T_count)를 통해 도출될 수 있다. 업 스케일링 회로(510)가 제1 개시 신호(INIT_1)를 수신하면, 액티브 카운트(A_count)가 제1 기준 카운트(ref1)에 도달한 것일 수 있다. 액티브 사이클의 개수가 동일한 경우, 토탈 사이클의 개수가 많아수록 IP 블록의 이용률은 작아질 수 있다. 카운트 업 방식에서, 토탈 카운트(T_count)가 클수록 이용률이 작은 것으로 이해될 수 있고, 토탈 카운트(T_count)가 작을수록 이용률이 큰 것으로 이해될 수 있다. 카운트 다운 방식에서, 토탈 카운트(T_count)가 작을수록 이용률이 적은 것으로 이해될 수 있고, 토탈 카운트(T_count)가 클수록 이용률이 큰 것으로 이해될 수 있다.
S350 단계에서, 업 스케일링 회로(510)는 토탈 카운트(T_count)를 기초로 결정된 상향 주파수(up_FREQ)를 출력할 수 있다. 구체적으로, 업 스케일링 회로(510)는 업 스케일링 테이블(520)을 참조하여, 획득한 토탈 카운트(T_count)에 대응되는 상향 주파수(up_FREQ)를 획득할 수 있다. 업 스케일링 회로(510)는 상향 주파수(up_FREQ)를 주파수 컨트롤러(240)로 출력할 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 주파수 하강 과정을 설명하기 위한 도면이다.
도 9를 참조하면, 주파수 컨트롤러(240b)는 다운 스케일링 회로(530) 및 다운 스케일링 테이블(540)을 포함할 수 있다. 다운 스케일링 회로(530)는 토탈 카운터(230b)로부터 제2 개시 신호(INIT_2)를 수신하고, 클록 신호의 기존 주파수보다 낮은 하향 주파수(down_FREQ)를 출력할 수 있다. 다운 스케일링 회로(530)는 제2 개시 신호(INIT_2)를 수신하고, 액티브 카운터(220b)로부터 액티브 카운트(A_count)를 획득할 수 있다. 설명의 편의 상, 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 카운트 업 방식에 따라 결정되는 것으로 후술될 수 있다. 다만, 본 개시의 예시적 실시 예는 이에 제한되지 않고, 토탈 카운트(T_count) 및 액티브 카운트(A_count)는 카운트 다운 방식에 따라 결정될 수도 있다.
다운 스케일링 회로(530)는 다운 스케일링 테이블(540)을 참조하여 액티브 카운트(A_count)에 대응되는 하향 주파수(down_FREQ)를 획득할 수 있다. 제2 개시 신호(INIT_2)에 응답하여 획득된 액티브 카운트(A_count)가 상대적으로 작은 경우, 토탈 사이클에서 액티브 사이클이 차지하는 비율이 상대적으로 낮은 것으로 이해될 수 있다. 따라서, IP 블록(100)의 이용률(utilization)이 상대적으로 낮은 것으로 이해될 수 있다. 제2 개시 신호(INIT_2)에 응답하여 획득된 액티브 카운트(A_count)가 상대적으로 큰 경우, 토탈 사이클에서 액티브 사이클이 차지하는 비율이 상대적으로 큰 것으로 이해될 수 있다. 따라서, IP 블록(100)의 이용률(utilization)이 상대적으로 큰 것으로 이해될 수 있다. 즉, 액티브 카운트(A_count)를 통해 제2 개시 신호(INIT_2)가 출력된 시점에서 IP 블록의 이용량(utilization)이 도출될 수 있다.
다른 실시 예에서, 다운 스케일링 회로(530)는 다운 스케일링 테이블(540)을 참조하지 않고, 액티브 카운트(A_count)를 기초로 하향 주파수(down_FREQ)를 산출할 수 있다. 예를 들어, 다운 스케일링 회로(530)는 액티브 카운트(A_count)가 작을수록 큰 오프셋을 기존 주파수에서 감산함으로써 하향 주파수(down_FREQ)를 산출할 수 있다. 또는, 다운 스케일링 회로(530)는 액티브 카운트(A_count)가 작을수록 작은 이득을 기존 주파수에 곱함으로써 하향 주파수(down_FREQ)를 산출할 수 있다.
클록 관리부(210b)는 다운 스케일링 회로(530)로부터 하향 주파수(down_FREQ)를 수신하고, 하향 주파수(down_FREQ)를 갖는 클록 신호(CLK)를 출력할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 다운 스케일링 테이블을 설명하기 위한 도면이다.
도 10을 참조하면, 다운 스케일링 테이블(540)은 액티브 카운트(A_count)와 하향 주파수(down_FREQ)의 관계를 포함할 수 있다. 액티브 카운트(A_count)는 제1 내지 n 액티브 카운트(A_CT1 내지 A_CTn) 중 하나일 수 있고, 하향 주파수(down_FREQ)는 제1 내지 제n 하향 주파수(Dfreq1 내지 Dfreqn) 중 하나일 수 있다. 제1 내지 n 액티브 카운트(A_CT1 내지 A_CTn)는 제1 내지 제n 하향 주파수(Dfreq1 내지 Dfreqn)에 각각(respectively) 대응될 수 있다.
상대적으로 큰 액티브 카운트(A_count)는 상대적으로 큰 하향 주파수(up_FREQ)에 대응될 수 있다. 예를 들어, 제n 토탈 카운트(T_CTn)는 제n-1 토탈 카운트(T_CTn-1)보다 크고, 제n 상향 주파수(Ufreqn)는 제n-1 상향 주파수(Ureqn-1)보다 클 수 있다.
IP 블록(100)의 이용률(utilization)은 제2 개시 신호(INIT_2)에 응답하여 획득되는 액티브 카운트(A_count)에 의해 도출될 수 있다. 즉, 토탈 카운트(T_count)가 제2 기준 카운트(ref2)에 도달한 경우, 액티브 카운트(A_count)와 IP 블록(100)의 이용률은 반비례하는 것으로 이해될 수 있다. 따라서, 본 개시의 예시적 실시 예에 따른 다운 스케일링 회로(530)는 제2 개시 신호(INIT_2)에 응답하여 액티브 카운트(A_count)를 획득하고, 액티브 카운트(A_count)에 대응되는 하향 주파수(down_FREQ)를 출력함으로써, IP 블록(100)의 이용률(utilization)에 따른 DVFS 동작을 수행할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 토탈 카운터의 동작 방법의 예시를 설명하는 흐름도이다.
도 11을 참조하면, S220 단계에서, 토탈 카운터(230b)는 클록 신호(CLK)의 토탈 사이클을 카운트할 수 있다. 예를 들어, 카운트 업 방식에서, 클록 신호(CLK)의 토글과 함께 토탈 사이클의 개수가 증가됨에 따라, 토탈 카운터(230b)는 토탈 카운트(T_count)를 증가시킬 수 있다. 즉, 토탈 사이클의 개수가 1 증가하면 토탈 카운트(T_count)도 1 증가할 수 있다. 카운트 다운 방식에서, 클록 신호(CLK)의 토글과 함께 토탈 사이클의 개수가 증가됨에 따라, 토탈 카운터(230b)는 토탈 카운트(T_count)를 감소시킬 수 있다. 즉, 토탈 사이클의 개수가 1 증가하면, 토탈 카운트(T_count)는 1 감소할 수 있다. 설명의 편의를 위하여, 토탈 카운터의 동작 방법은 카운트 업 방식을 통해 후술될 수 있다. 즉, 카운트 업 방식에 의해 토탈 카운트의 초기 값은 0일 수 있다.
S350 단계에서, 토탈 카운터(230b)는 토탈 카운트(T_count)와 제2 기준 카운트(ref2)를 비교할 수 있다. 제2 기준 카운트(ref2)는 0 보다 큰 값일 수 있다. 토탈 카운트(T_count)가 제2 기준 카운트(ref2)와 같은 경우 토탈 카운터(230b)는 S360 단계를 수행하고, 토탈 카운트(T_count)가 제2 기준 카운트(ref2)와 상이한 경우, 토탈 카운터(230b)는 S220 단계를 다시 수행할 수 있다.
S360 단계에서, 토탈 카운트(T_count)는 제2 개시 신호(INIT_2)를 다운 스케일링 회로(530)에 출력할 수 있다. 제2 개시 신호(INIT_2)는 클록 신호(CLK)의 주파수 하강을 트리거하는 인터럽트 신호일 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 다운 스케일링 회로의 동작 방법의 예시를 설명하는 흐름도이다.
도 12를 참조하면, 다운 스케일링 회로(530)는 S370 내지 S390 단계를 수행함으로써 하향 주파수(down_FREQ)를 출력할 수 있다. S370 단계에서, 다운 스케일링 회로(530)는 토탈 카운트(T_count)로부터 제2 개시 신호(INIT_2)를 수신할 수 있다. 제2 개시 신호(INIT_2)는 인터럽트 신호로서 사용될 수 있다. 다운 스케일링 회로(530)는 제2 개시 신호(INIT_2)에 응답하여 S380 단계 및 S390 단계를 통해 주파수 변경 동작을 수행할 수 있다.
S380 단계에서, 다운 스케일링 회로(530)는 액티브 카운터(220b)로부터 액티브 카운트(A_count)를 획득할 수 있다. IP 블록의 이용률(utilization)은 제2 개시 신호(INIT_2)가 수신될 때의 액티브 카운트(A_count)를 통해 도출될 수 있다. 다운 스케일링 회로(530)가 제2 개시 신호(INIT_2)를 수신하면, 토탈 카운트(T_count)가 제2 기준 카운트(ref2)에 도달한 것일 수 있다. 토탈 사이클의 개수가 동일한 경우, 액티브 사이클의 개수가 많아수록 IP 블록의 이용률은 커질 수 있다. 카운트 업 방식에서, 액티브 카운트(A_count)가 클수록 이용률이 큰 것으로 이해될 수 있고, 액티브 카운트(A_count)가 작을수록 이용률이 작은 것으로 이해될 수 있다. 카운트 다운 방식에서, 액티브 카운트(A_count)가 작을수록 이용률이 큰 것으로 이해될 수 있고, 액티브 카운트(A_count)가 클수록 이용률이 작은 것으로 이해될 수 있다.
S390 단계에서, 다운 스케일링 회로(530)는 액티브 카운트(A_count)를 기초로 결정된 하향 주파수(down_FREQ)를 출력할 수 있다. 구체적으로, 다운 스케일링 회로(530)는 다운 스케일링 테이블(540)을 참조하여, 획득한 액티브 카운트(A_count)에 대응되는 하향 주파수(down_FREQ)를 획득할 수 있다. 다운 스케일링 회로(530)는 하향 주파수(down_FREQ)를 주파수 컨트롤러(240)로 출력할 수 있다.
본 개시의 예시적 실시 예에 따른 다운 스케일링 회로의 동작 방법은, 제2 개시 신호(INIT_2)에 응답하여 액티브 카운트(A_count)를 획득하고, 액티브 카운트(A_count)를 기초로 하향 주파수(down_FREQ)를 결정함으로써, 액티브 카운트(A_count)와 토탈 카운트(T_count)를 모두 사용하여 이용률을 계산하는 방법에 비해 간단하게 DVFS 동작을 수행할 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 전자 장치를 설명하기 위한 도면이다. 도 13을 참조하면, 전자 장치(10')는 복수의 마스터 IP 장치들(100d, 100e) 및 슬레이브 IP 장치(100f)를 포함할 수 있다. 마스터 IP 장치는 태스크 요청을 출력하는 장치일 수 있고, 슬레이브 IP 장치는 태스크 요청을 수신하는 장치일 수 있다. 예를 들어, 마스터 IP 장치는 쓰기 커맨드, 독출 커맨드 또는 소거 커맨드와 같은 커맨드들을 출력하는 장치일 수 있고, 슬레이브 IP 장치는 커맨드들을 수신하고, 커맨드에 대응되는 동작을 수행하는 장치일 수 있다. 마스터 IP 장치는 CPU, GPU, NPU 또는 ISP 중 하나일 수 있다. 슬레이브 IP 장치는 메모리 인터페이스 장치일 수 있다. 마스터 IP 장치와 슬레이브 IP 장치는 버스(700d)를 통해 태스크 요청을 교환할 수 있다.
제1 마스터 IP 장치(100d)는 제1 클록 신호(CLK1)에 따라 태스크 요청을 출력할 수 있고, 제2 마스터 IP 장치(100e)는 제2 클록 신호(CLK2)에 따라 태스크 요청을 출력할 수 있다. 슬레이브 IP 장치(100f)는 제3 클록 신호(CLK3)에 따라 태스크 요청을 수신할 수 있다. 클록 관리부(210d)는 제1 내지 3 클록 신호들(CLK1 내지 CLK3)을 생성하고, 생성된 클록 신호들을 복수의 마스터 IP 장치들(100d, 100e) 및 슬레이브 IP 장치(100f)에 제공할 수 있다. 슬레이브 IP 장치(100f)는 제3 클록 신호(CLK3)에 따라 태스크 요청을 수신하므로, 전자 장치(10')의 성능을 향상시키기 위해서 마스터 IP 장치들(100d, 100e)이 출력하는 태스크 요청의 개수를 기초로 제3 클록 신호(CLK3)가 변경될 수 있다. 즉, 마스터 IP 장치들(100d, 100e)의 이용률을 기초로 제3 클록 신호(CLK3)의 주파수가 변경될 수 있다.
전자 장치(10')는 복수의 마스터 IP 장치들(100d, 100e) 각각에 대응되는 카운터 그룹을 구비할 수 있다. 카운터 그룹은 액티브 카운터와 토탈 카운터를 포함할 수 있다. 예를 들어, 제1 카운터 그룹(20d)은 제1 마스터 IP 장치(100d)에 대응되고, 제2 카운터 그룹(20e)은 제2 마스터 IP 장치(100e)에 대응될 수 있다. 제1 카운터 그룹(20d)은 제1 액티브 카운터(220d) 및 제1 토탈 카운터(230d)를 포함할 수 있고, 제2 카운터 그룹(20e)은 제2 액티브 카운터(220e) 및 제2 토탈 카운터(230e)를 포함할 수 있다. 카운터 그룹은 대응되는 마스터 IP 장치에 인가되는 클록 신호의 사이클을 카운트할 수 있다. 예를 들어, 제1 액티브 카운터(220d)는 제1 클록 신호(CLK1)의 액티브 사이클을 카운트함으로써 제1 액티브 카운트(A_count1)를 생성하고, 제1 토탈 카운터(230d)는 제1 클록 신호(CLK1)의 토탈 사이클을 카운트함으로써 제1 토탈 카운트(T_count1)를 생성할 수 있다. 제2 액티브 카운터(220e)는 제2 클록 신호(CLK2)의 액티브 사이클을 카운트함으로써 제2 액티브 카운트(A_count2)를 생성할 수 있고, 제2 토탈 카운터(230e)는 제2 클록 신호(CLK2)의 토탈 사이클을 카운트함으로써 제2 토탈 카운트(T_count2)를 생성할 수 있다.
제1 액티브 카운터(220d)는 제1 액티브 카운트(A_count1)와 제3 기준 카운트(ref3)를 비교하고, 비교 결과에 따라 제1 개시 신호(INIT_11)를 출력할 수 있다. 제1 토탈 카운터(230d)는 제1 토탈 카운트(T_count1)와 제4 기준 카운트(ref4)를 비교하고, 비교 결과에 따라 제2 개시 신호(INIT_12)를 출력할 수 있다. 제2 액티브 카운터(220e)는 제2 액티브 카운트(A_count2)와 제5 기준 카운트(ref5)를 비교하고, 비교 결과에 따라 제3 개시 신호(INIT_21)를 출력할 수 있다. 제2 토탈 카운터(230e)는 제2 토탈 카운트(T_count2)와 제6 기준 카운트(ref6)를 비교하고, 비교 결과에 따라 제4 개시 신호(INIT_22)를 출력할 수 있다.
주파수 컨트롤러(240d)는 제1 내지 4 개시 신호들(INIT_11 내지 INIT_22)을 수신하고, 제3 클록 신호(CLK3)의 변경된 주파수(FREQ1, FREQ2)를 출력할 수 있다. 제1 주파수(FREQ1)는 제1 및 2 개시 신호들(INIT_11 및 INIT_12)에 응답하여 생성될 수 있고, 제2 주파수(FREQ2)는 제3 및 4 개시 신호들(INIT_21 및 INIT_22)에 응답하여 생성될 수 있다. 즉, 제1 주파수(FREQ1)는 제1 마스터 IP 장치(100d)에 대응되는 제1 카운터 그룹(20d)의 개시 신호들(INIT_11, INIT_12)를 기초로 생성될 수 있고, 제2 주파수(FREQ2)는 제2 마스터 IP 장치(100e)에 대응되는 카운터 그룹(20e)의 개시 신호들(INIT_21, INIT_22)를 기초로 생성될 수 있다. 제1 주파수(FREQ1) 및 제2 주파수(FREQ2) 각각은 도 5 내지 12를 통해 전술한 상향 주파수(up_FREQ) 또는 하향 주파수(down_FREQ) 중 하나일 수 있다.
제1 마스터 IP 장치(100d)의 이용률의 편차(deviation)와 제2 마스터 IP 장치(100e)의 이용률의 편차는 상이할 수 있다. 편차는 평균 값에서 산포된 정도를 나타내는 수치일 수 있다. 즉, 제1 마스터 IP 장치(100d)의 이용률이 변화하는 정도와 제2 마스터 IP 장치(100e)의 이용률이 변화하는 정도는 상이할 수 있다. 이용률의 편차가 상대적으로 큰 마스터 IP 장치에서 출력되는 태스크 요청의 개수는 급격하게 증가하거나, 급격하게 감소할 수 있다. 따라서, 이용률의 편차가 큰 마스터 IP 장치에 대응되는 카운터 그룹에 의해 제3 클록 신호(CLK3)의 주파수가 변경하는 경우, 주파수의 변화량은 상대적으로 클 수 있다. 이용률의 큰 편차로 인해 마스터 IP 장치로부터 수신되는 태스크 요청이 급격하게 변화할 수 있기 때문이다. 따라서, 이용률의 편차를 고려하여, 제1 및 2 개시 신호들(INIT_11, INIT_12)에 의해 제3 클록 신호(CLK3)의 주파수가 변경되는 변화량은, 제3 및 제4 개시 신호들(INIT_21, INIT_22)에 의해 제3 클록 신호(CLK3)의 주파수가 변경되는 변화량과 상이할 수 있다. 결과적으로, 마스터 IP 장치의 이용률의 편차에 따라, 슬레이브 IP 장치에 제공되는 클록 신호의 주파수의 변화량이 상이할 수 있다.
도 14는 본 발명의 실시 예에 따른 주파수 컨트롤러를 나타내는 블록도이다. 도 14를 참조하면, 주파수 컨트롤러(500d)는 제1 업 스케일링 회로(510d), 제1 다운 스케일링 회로(520d), 제2 업 스케일링 회로(530d) 및 제2 다운 스케일링 회로(540d)를 포함할 수 있다.
제1 업 스케일링 회로(510d)는 제1 개시 신호(INIT_11)를 수신하고 제1 토탈 카운트(T_count1)를 획득할 수 있다. 제1 업 스케일링 회로(510d)는 제1 업 스케일링 테이블(520d)을 참조하여 제1 토탈 카운트(T_count1)에 대응되는 제1 상향 주파수(up_FREQ1)를 결정할 수 있다. 제1 다운 스케일링 회로(520d)는 제2 개시 신호(INIT_12)를 수신하고 제1 액티브 카운트(A_count1)를 획득할 수 있다. 제1 다운 스케일링 회로(520d)는 제1 다운 스케일링 테이블(540d)을 참조하여 제1 액티브 카운트(A_count1)에 대응되는 제1 하향 주파수(down_FREQ1)를 결정할 수 있다. 제1 상향 주파수(up_FREQ1)와 제1 하향 주파수(down_FREQ1)는 도 13의 제1 주파수(FREQ1)로 지칭될 수 있다.
제2 업 스케일링 회로(530d)는 제3 개시 신호(INIT_21)를 수신하고 제2 토탈 카운트(T_count2)를 획득할 수 있다. 제2 업 스케일링 회로(530d)는 제2 업 스케일링 테이블(520e)을 참조하여 제2 토탈 카운트(T_count2)에 대응되는 제2 상향 주파수(up_FREQ2)를 출력할 수 있다. 제2 다운 스케일링 회로(540d)는 제4 개시 신호(INIT_22)를 수신하고 제2 액티브 카운트(A_count2)를 획득할 수 있다. 제2 다운 스케일링 회로(540d)는 제2 다운 스케일링 테이블(540e)을 참조하여 제2 액티브 카운트(A_count2)에 대응되는 제2 하향 주파수(down_FREQ2)를 출력할 수 있다. 제2 상향 주파수(up_FREQ2)와 제2 하향 주파수(down_FREQ2)는 도 13의 제2 주파수(FREQ1)로 지칭될 수 있다.
제1 및 2 업 스케일링 회로(510d, 530d)는 도 1 내지 도 13을 통해 전술된 업 스케일링 회로의 일 실시 예일 수 있다. 도 13을 통해 전술된 바와 같이, 마스터 IP 장치의 이용률의 편차에 따라, 슬레이브 IP 장치에 제공되는 클록 신호의 주파수의 변화량이 상이할 수 있다. 즉, 제1 업 스케일링 회로(510d)가 출력하는 제1 상향 주파수(up_FREQ1)는 제2 업 스케일링 회로(520d)가 출력하는 제2 상향 주파수(up_FREQ2)와 상이할 수 있다. 또한, 제1 다운 스케일링 회로(530d)가 출력하는 제1 하향 주파수(down_FREQ1)는 제2 다운 스케일링 회로(540d)가 출력하는 제2 하향 주파수(down_FREQ2)와 상이할 수 있다.
한편, 이용률의 편차가 상대적으로 큰 마스터 IP 장치가 출력하는 태2스크 요청의 개수는 급격하게 변화할 수 있다. 급격히 변화하는 개수의 태스크 요청들을 처리하기 위하여, 슬레이브 IP 장치에 제공되는 제3 클록 신호(CLK3)의 주파수는 상대적으로 짧은 주기로 변경될 수 있다. 반대로, 이용률의 편차가 상대적으로 작은 마스터 IP 장치가 출력하는 태스크 요청의 개수는 완만하게 변화할 수 있다. 완만하게 변화하는 개수의 태스크 요청들을 처리하기 위하여, 슬레이브 IP 장치에 제공되는 제3 클록 신호(CLK3)의 주파수는 상대적으로 긴 주기로 변경될 수 있다.
도 13을 통해 전술한 바와 같이, 제1 마스터 IP 장치(100d)의 이용률의 편차와 제2 마스터 IP 장치(100e)의 이용률의 편차는 상이할 수 있다. 따라서, 제1 마스터 IP 장치(100d)가 요구하는 제3 클록 신호(CLK3)의 주파수 변경 시점과 제2 마스터 IP 장치(100e)가 요구하는 제3 클록 신호(CLK3)의 주파수 변경 시점은 상이할 수 있다.
주파수 변경 시점은 기준 카운트와 연관될 수 있다. 예를 들어, 제1 마스터 IP 장치(100d)가 요구하는 제3 클록 신호(CLK3)의 주파수 상승 시점와 제2 마스터 IP 장치(100e)가 요구하는 제3 클록 신호(CLK3)의 주파수 상승 시점이 상이해지도록, 제3 기준 카운트(ref3)와 제5 기준 카운트(ref5)는 상이할 수 있다. 마찬가지로, 제1 마스터 IP 장치(100d)가 요구하는 제3 클록 신호(CLK3)의 주파수 하강 시점과 제2 마스터 IP 장치(100e)가 요구하는 제3 클록 신호(CLK3)의 주파수 하강 시점이 상이해지도록, 제4 기준 카운트(ref4)와 제6 기준 카운트(ref6)는 상이할 수 있다.
도 15는 본 발명의 실시 예에 따른 주파수 변경 시점을 나타내는 도면이다. 도 15를 참조하면, 제1 및 제2 토탈 카운트(T_count1, T_count2) 및 제1 및 제2 액티브 카운트(A_count1, A_count2)는 시간에 따라 증가할 수 있다. 즉, 도 15는 카운트 업 방식을 설명한 것이나, 본 개시의 예시적 실시 예는 이에 제한되지 않는다.
제1 액티브 카운트(A_count1)는 제9 시점(t9)에 제3 기준 카운트(ref3)에 도달할 수 있다. 따라서, 제1 액티브 카운터(220d)는 제9 시점(t9)에 제1 개시 신호(INIT_11)를 주파수 컨트롤러(240d)에 제공할 수 있다. 제1 토탈 카운트(T_count1)는 제10 시점(t10)에 제4 기준 카운트(ref4)에 도달할 수 있다. 따라서, 제1 토탈 카운터(230d)는 제10 시점(t10)에 제2 개시 신호(INIT_12)를 주파수 컨트롤러(240d)에 제공할 수 있다. 제2 액티브 카운트(A_count2)는 제11 시점(t11)에 제5 기준 카운트(ref5)에 도달할 수 있다. 따라서, 제2 액티브 카운터(220e)는 제11 시점(t11)에 제3 개시 신호(INIT_21)를 주파수 컨트롤러(240d)에 제공할 수 있다. 제2 토탈 카운트(T_count2)는 제12 시점(t12)에 제6 기준 카운트(ref6)에 도달할 수 있다. 따라서, 제2 토탈 카운터(230e)는 제11 시점(t11)에 제4 개시 신호(INIT_22)를 주파수 컨트롤러(240d)에 제공할 수 있다.
도 15에 도시된 바와 같이, 제3 기준 카운트(ref3)와 제5 기준 카운트(ref5)는 상이할 수 있다. 따라서, 제1 액티브 카운터(220d)에 의해 제3 클록 신호(CLK3)가 상승되는 시점은, 제2 액티브 카운터(220e)에 의해 제3 클록 신호(CLK3)가 상승되는 시점과 상이할 수 있다. 또한, 제4 기준 카운트(ref4)와 제6 기준 카운트(ref6)는 상이할 수 있다. 따라서, 제1 토탈 카운터(230d)에 의해 제3 클록 신호(CLK3)가 하강되는 시점은, 제2 토탈 카운터(230e)에 의해 제3 클록 신호(CLK3)가 하강되는 시점과 상이할 수 있다.
즉, 본 개시의 예시적 실시 예에 따르면, 슬레이브 IP 장치에 제공되는 클록 신호의 주파수의 변경을 트리거하는 카운터가 어떠한 마스터 IP 장치에 대응되는지에 따라, 주파수 변경 시점이 상이해질 수 있다.
도 16은 본 발명의 실시 예에 따른 전자 시스템을 나타내는 블록도이다. 도 16을 참조하면, 전자 시스템(3000)은 이동 전화기, 스마트폰, 태블릿 컴퓨터(tablet computer), PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device) 또는 portable navigation device), 손으로 들고 다닐 수 있는 게임 콘솔(handheld game console), 또는 e-북(e-book)과 같이 손으로 들고 다닐 수 있는 장치(handheld device)로 구현될 수 있다.
전자 시스템(3000)은 SoC(1000) 및 메모리 장치(2000)를 포함할 수 있다. SoC(1000)는 CPU(central processing unit, 1100), GPU(graphic processing unit, 1200), ISP(image signal processor, 1300), MIF(memory interface, 1400), CMU(clock management unit, 1500), PMU(power management unit, 1600) 및 DVFS 제어부(1700)를 포함할 수 있다. CPU(1100), GPU(1200) 또는 ISP(1300)은 마스터 IP 장치일 수 있고, MIF(1400)는 슬레이브 IP 장치일 수 있다.
CPU(1100)는 CMU(1500)에 의해 생성된 클록 신호에 응답하여 메모리 장치(2000)에 저장된 명령들 및/또는 데이터를 처리 또는 실행할 수 있다. CPU(1100)는 멀티-코어 프로세서로 구현될 수 있다. 멀티-코어 프로세서는 둘 이상의 독립적인 프로세서 코어들을 갖는 하나의 컴퓨팅 컴포넌트일 수 있고, 프로세서 코어는 독립적으로 명령을 읽고 실행할 수 있다.
GPU(1200)는 CMU(1500)에 의해 생성된 클록 신호에 응답하여 메모리 장치(2000)에 저장된 이미지 데이터를 획득할 수 있다. GPU(1200)는 MIF(1400)로부터 제공되는 이미지 데이터로부터 디스플레이 장치(미도시)를 통해서 출력되는 영상을 위한 데이터를 생성할 수도 있고, 이미지 데이터를 인코딩할 수도 있다.
ISP(1300)는 SoC(1000) 외부에 위치하는 이미지 센서(미도시)로부터 수신된 로우(RAW) 데이터에 대해 신호 처리 동작을 수행하고, 향상된 이미지 품질을 갖는 디지털 데이터를 생성할 수 있다.
MIF(1400)는 SoC(1000)의 외부에 위치하는 메모리 장치(2000)에 대한 인터페이스를 제공할 수 있다. 메모리 장치(2000)는 DRAM(Dynamic Random Access Memory), PRAM(Phase-change Random Access Memory), ReRAM(Resistive Random Access Memory) 또는 플래시 메모리일 수 있다.
CMU(1500)는 클록 신호를 생성하고, 클록 신호를 SoC(1000)의 구성요소들에 제공할 수 있다. CMU(1500)는 위상 동기 루프 회로(Phase Locked Loop; PLL), 지연 동기 루프(Delayed Locked Loop; DLL), 수정자(crystal)등의 클럭 생성 장치를 포함할 수 있다. PMU(1600)는 외부 전원을 내부 전원으로 변환하고, 내부 전원을 SoC(1000)의 구성요소들에 전력을 공급할 수 있다.
DVFS 제어부(1700)는 SoC(1000)의 구성요소들에 제공되는 클록 신호의 주파수가 변경되도록 CMU(1500)를 제어할 수 있다. DVFS 제어부(1700)는 SoC(1000)의 구성요소들에 제공되는 전력이 변경되도록 PMU(1600)를 제어할 수 있다. SoC(1000)의 구성요소들은 버스(1800)를 통해서 상호 통신할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 클록 신호를 생성하는 클록 관리부;
    상기 클록 신호를 수신하고, 활성 상태에서 상기 클록 신호에 따라 태스크를 수행하는 IP 장치;
    상기 IP 장치가 상기 활성 상태인 동안 상기 클록 신호의 사이클을 카운트하고 제1 카운트를 생성하는 제1 카운터;
    상기 제1 카운트가 제1 기준 카운트에 도달하면 상기 클록 신호의 주파수가 변경되도록 상기 클록 관리부를 제어하는 주파수 컨트롤러를 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 IP 장치의 활성 상태와 무관하게 상기 클록 신호의 사이클을 카운트하고 제2 카운트를 생성하는 제2 카운터를 더 포함하고,
    상기 주파수 컨트롤러는,
    상기 제2 카운트가 제2 기준 카운트에 도달하면 상기 클록 신호의 주파수가 변경되도록 상기 클록 관리부를 제어하는 것을 특징으로 하는 전자 장치.
  3. 제2항에 있어서,
    상기 제1 카운트가 제1 기준 카운트에 도달하는 시점과 상기 제2 카운트가 제2 카운트에 도달하는 시점은 상이한 것을 특징으로 하는 전자 장치.
  4. 제2항에 있어서,
    상기 제1 카운터는,
    상기 제1 카운트와 제1 기준 카운트를 비교하고, 비교 결과를 기초로 제1 개시 신호를 출력하고,
    상기 주파수 컨트롤러는,
    상기 제1 개시 신호에 응답하여 상기 클록 신호의 주파수가 상승하도록 상기 클록 관리부를 제어하는 업 스케일링 회로를 포함하는 것을 특징으로 하는 전자 장치.
  5. 제4항에 있어서, 상기 업 스케일링 회로는,
    상기 제1 개시 신호에 응답하여 상기 제2 카운터로부터 상기 제2 카운트를 획득하고, 상기 제2 카운트를 기초로 결정된 상향 주파수를 상기 클록 관리부에 제공하는 것을 특징으로 하는 전자 장치.
  6. 제2항에 있어서,
    상기 제2 카운터는,
    상기 제2 카운트와 제2 기준 카운트를 비교하고, 비교 결과를 기초로 제2 개시 신호를 출력하고,
    상기 주파수 컨트롤러는,
    상기 제2 개시 신호에 응답하여 상기 클록 신호의 주파수가 하강하도록 상기 클록 관리부를 제어하는 다운 스케일링 회로를 포함하는 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서, 상기 다운 스케일링 회로는,
    상기 제2 개시 신호에 응답하여 상기 제1 카운터로부터 상기 제1 카운트를 획득하고, 상기 제1 카운트를 기초로 결정된 하향 주파수를 상기 클록 관리부에 제공하는 것을 특징으로 하는 전자 장치.
  8. 제1 클록 신호 및 제2 클록 신호를 생성하는 클록 관리부;
    상기 제1 클록 신호를 수신하고, 활성 상태에서 상기 제1 클록 신호에 따라 태스크 요청을 출력하는 제1 IP 장치;
    상기 제2 클록 신호에 따라 상기 제1 IP 장치로부터 상기 태스크 요청을 수신하는 제2 IP 장치;
    상기 제1 IP 장치가 상기 활성 상태인 동안 상기 제1 IP 장치에 수신되는 상기 제1 클록 신호의 사이클을 카운트함으로써 제1 액티브 카운트를 생성하고, 상기 제1 액티브 카운트가 제1 기준 카운트에 도달하면 제1 개시 신호를 출력하는 제1 액티브 카운터;
    상기 제1 IP 장치에 수신되는 상기 제1 클록 신호의 사이클을 상기 제1 IP 장치의 활성 상태와 무관하게 카운트함으로써 제1 토탈 카운트를 생성하고, 상기 제1 토탈 카운트가 제2 기준 카운트에 도달하면 제2 개시 신호를 출력하는 제1 토탈 카운터; 및
    상기 제1 개시 신호 또는 상기 제2 개시 신호에 응답하여, 상기 제2 클록 신호의 주파수가 변경되도록 상기 클록 관리부를 제어하는 주파수 컨트롤러를 포함하는 전자 장치.
  9. 제8항에 있어서, 상기 주파수 컨트롤러는,
    상기 제1 개시 신호에 응답하여, 상기 제2 클록 신호의 주파수가 높아지도록 상기 클록 관리부를 제어하는 제1 업 스케일링 회로를 포함하는 것을 특징으로 하는 전자 장치.
  10. 제9항에 있어서, 상기 제1 업 스케일링 회로는,
    상기 제1 토탈 카운터로부터 상기 제1 토탈 카운트를 획득하고, 상기 제1 토탈 카운트를 기초로 결정된 상향 주파수를 상기 클록 관리부에 제공하는 것을 특징으로 하는 전자 장치.
  11. 제8항에 있어서, 상기 주파수 컨트롤러는,
    상기 제2 개시 신호에 응답하여, 상기 제2 클록 신호의 주파수가 낮아지도록 상기 클록 관리부를 제어하는 제1 다운 스케일링 회로를 포함하는 것을 특징으로 하는 전자 장치.
  12. 제11항에 있어서, 상기 제1 다운 스케일링 회로는,
    상기 제1 액티브 카운터로부터 상기 제1 액티브 카운트를 획득하고, 상기 제1 액티브 카운트를 기초로 결정된 하향 주파수를 상기 클록 관리부에 제공하는 것을 특징으로 하는 전자 장치.
  13. 제8항에 있어서,
    상기 클록 관리부는, 제3 클록 신호를 생성하고,
    상기 제3 클록 신호를 수신하고, 활성 상태에서 상기 제3 클록 신호에 따라 태스크 요청을 출력하는 제3 IP 장치;
    상기 제3 IP 장치가 상기 활성 상태인 동안 상기 제3 IP 장치에 수신되는 상기 제3 클록 신호의 사이클을 카운트함으로써 제2 액티브 카운트를 생성하고, 상기 제2 액티브 카운트가 제3 기준 카운트에 도달하면 제3 개시 신호를 출력하는 제2 액티브 카운터; 및
    상기 제3 IP 장치에 수신되는 상기 제3 클록 신호의 사이클을 카운트함으로써 제2 토탈 카운트를 생성하고, 상기 제2 토탈 카운트가 제4 기준 카운트에 도달하면 제4 개시 신호를 출력하는 제2 토탈 카운터를 더 포함하고,
    상기 주파수 컨트롤러는,
    제3 개시 신호에 응답하여, 상기 제2 클록 신호의 주파수가 상승되도록 상기 클록 관리부를 제어하는 제2 업 스케일링 회로; 및
    제4 개시 신호에 응답하여, 상기 제2 클록 신호의 주파수가 하강되도록 상기 클록 관리부를 제어하는 제2 다운 스케일링 회로를 포함하는 것을 특징으로 하는 전자 장치.
  14. 제13항에 있어서,
    상기 제1 기준 카운트와 상기 제3 기준 카운트는 상이하고,
    상기 제2 기준 카운트와 상기 제4 기준 카운트는 상이한 것을 특징으로 하는 전자 장치.
  15. 제13항에 있어서,
    상기 제1 개시 신호에 응답하여 변경되는 상기 제2 클록 신호의 주파수와, 상기 제3 개시 신호에 응답하여 변경되는 상기 제2 클록 신호의 주파수는 상이한 것을 특징으로 하는 전자 장치.
  16. IP 장치에 제공되는 클록 신호의 액티브 사이클의 개수에 대응되는 액티브 카운트 및 토탈 사이클의 개수에 대응되는 토탈 카운트를 초기 값으로 설정하는 단계;
    상기 클록 신호의 액티브 사이클 및 토탈 사이클을 카운트하는 단계; 및
    상기 액티브 카운트가 제1 기준 카운트에 도달했는지 여부 또는 상기 토탈 카운트가 제2 기준 카운트에 도달했는지 여부를 기초로 상기 클록 신호의 주파수를 변경하는 단계를 포함하는 전자 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 클록 신호의 주파수를 변경하는 단계는,
    상기 액티브 카운트가 상기 제1 기준 카운트에 도달했는지 여부를 기초로 상기 클록 신호의 주파수를 상승시키는 단계를 포함하는 전자 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 클록 신호의 주파수를 상승시키는 단계는,
    상기 액티브 카운트가 상기 제1 기준 카운트에 도달 시 상기 토탈 카운트를 획득하는 단계; 및
    상기 토탈 카운트를 기초로 상기 주파수가 상승되는 레벨을 결정하는 단계를 포함하는 전자 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 클록 신호의 주파수를 변경하는 단계는,
    상기 토탈 카운트가 상기 제2 기준 카운트에 도달했는지 여부를 기초로 상기 클록 신호의 주파수를 하강시키는 단계를 포함하는 전자 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 클록 신호의 주파수를 하강시키는 단계는,
    상기 토탈 카운트가 상기 제2 기준 카운트에 도달 시 상기 액티브 카운트를 획득하는 단계; 및
    상기 액티브 카운트를 기초로 상기 주파수가 하강되는 레벨을 결정하는 단계를 포함하는 전자 장치의 동작 방법.
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