KR20220063864A - Display apparatus and manufacturing the same - Google Patents

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KR20220063864A
KR20220063864A KR1020200149601A KR20200149601A KR20220063864A KR 20220063864 A KR20220063864 A KR 20220063864A KR 1020200149601 A KR1020200149601 A KR 1020200149601A KR 20200149601 A KR20200149601 A KR 20200149601A KR 20220063864 A KR20220063864 A KR 20220063864A
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KR
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barrier layer
substrate
layer
thin film
film transistor
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KR1020200149601A
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이진숙
김희연
배철민
서진숙
이나래
정진호
조주현
최정미
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삼성디스플레이 주식회사
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Abstract

The present invention provides a display device which comprises: a first substrate; a first barrier layer disposed on the first substrate; and a second substrate disposed on the first barrier layer. A ratio of an average intensity value of carbon atoms and an average intensity value of silicon atoms from a surface of the first barrier layer, on which the first barrier layer and the second substrate are in contact, to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate satisfies 0.0026 or more and 0.0238 or less.

Description

표시 장치 및 그 제조 방법{Display apparatus and manufacturing the same}Display apparatus and manufacturing method thereof

본 발명은 표시 장치, 및 그 제조 방법에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 표시 장치에 관한 것이다.The present invention relates to a display device and a manufacturing method thereof, and more particularly, to a display device having improved product reliability.

근래에 표시 장치는 그 용도가 다양해지고 있다. 특히, 표시 장치의 두께가 얇아지고 무게가 가벼워져 그 사용의 범위가 광범위해지고 있는 추세이다. 그 중에서도 휴대가 가능한 박형의 평판 형태의 플렉서블 표시 장치가 각광받고 있다. 이러한 플렉서블 표시 장치는 대체로 중량이 가볍고 충격에 강한 성질을 가지며, 접거나 말아서 보관할 수 있어 휴대성이 뛰어난 장점을 가진다.2. Description of the Related Art In recent years, display devices have diversified their uses. In particular, as the thickness of the display device becomes thinner and the weight becomes lighter, the range of its use is expanding. Among them, a portable flexible display device in the form of a thin flat panel is in the spotlight. Such a flexible display device is generally light in weight, has strong impact resistance, and can be folded or rolled for storage, and thus has excellent portability.

그러나 종래의 표시 장치에서 배리어층, 및 상기 배리어층 상에 배치된 기판 사이의 점착력이 낮아 배리어층과 기판이 박리되는 문제점이 존재하였다.However, in the conventional display device, there is a problem in that the barrier layer and the substrate are peeled off due to low adhesion between the barrier layer and the substrate disposed on the barrier layer.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 배리어층과 기판 사이의 점착력을 향상시켜 배리어층과 기판이 박리되는 것을 방지 또는 최소화할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.The present invention is intended to solve various problems including the above problems, and it is possible to prevent or minimize peeling of the barrier layer and the substrate by improving the adhesion between the barrier layer and the substrate. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

본 발명의 일 관점에 따르면, 제1 기판; 상기 제1 기판 상에 배치되는 제1 배리어층; 및 상기 제1 배리어층 상에 배치되는 제2 기판; 을 구비하고, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하를 만족하는, 표시 장치가 제공된다.According to one aspect of the present invention, a first substrate; a first barrier layer disposed on the first substrate; and a second substrate disposed on the first barrier layer. wherein the average strength of carbon atoms from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate and silicon atoms A display device is provided, in which the ratio of the intensity average values satisfies 0.0026 or more and 0.0238 or less.

본 실시예에 있어서, 상기 제1 배리어층은 플라즈마 화학기상증착(PECVD)을 이용하여 형성될 수 있다.In this embodiment, the first barrier layer may be formed using plasma chemical vapor deposition (PECVD).

본 실시예에 있어서, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하일 수 있다.In this embodiment, the maximum of the peak of the hydrogen atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate The value may be greater than 2.6x10 21 at/cm 3 and less than or equal to 3.3x10 21 at/cm 3 .

본 실시예에 있어서, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자 농도의 피크의 최대값은 2.5x1020 at/cm3 초과 5.2x1020 at/cm3 이하일 수 있다.In this embodiment, the maximum of the peak of the carbon atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in the direction perpendicular to the first substrate The value may be greater than 2.5x10 20 at/cm 3 and less than or equal to 5.2x10 20 at/cm 3 .

본 실시예에 있어서, 상기 제1 배리어층의 표면 거칠기는 78 nm 이상일 수 있다.In this embodiment, the surface roughness of the first barrier layer may be 78 nm or more.

본 실시예에 있어서, 상기 제1 배리어층의 점착력은 200 gf/inch 이상일 수 있다.In this embodiment, the adhesive force of the first barrier layer may be 200 gf/inch or more.

본 실시예에 있어서, 상기 제1 배리어층은 350℃ 내지 460℃에서 열처리될 수 있다.In this embodiment, the first barrier layer may be heat-treated at 350°C to 460°C.

본 실시예에 있어서, 상기 제2 기판 상에 배치되고, 실리콘 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터; 상기 제1 게이트전극을 덮는 절연층; 및 상기 절연층 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층, 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는 제2 박막트랜지스터;를 더 포함할 수 있다.In this embodiment, the first thin film transistor is disposed on the second substrate, the first semiconductor layer including a silicon semiconductor, and a first gate electrode insulated from the first semiconductor layer; an insulating layer covering the first gate electrode; and a second thin film transistor disposed on the insulating layer and including a second semiconductor layer including an oxide semiconductor and a second gate electrode insulated from the second semiconductor layer.

본 실시예에 있어서, 상기 제1 게이트전극과 상기 제2 게이트전극은 상이한 층에 배치될 수 있다.In this embodiment, the first gate electrode and the second gate electrode may be disposed on different layers.

본 실시예에 있어서, 상기 제1 기판과 상기 제2 기판 중 적어도 하나는 폴리이미드를 포함할 수 있다.In this embodiment, at least one of the first substrate and the second substrate may include polyimide.

본 발명의 다른 관점에 따르면, 제1 기판을 준비하는 단계; 상기 제1 기판 상에 제1 배리어층을 형성하는 단계; 및 상기 제1 배리어층 상에 제2 기판을 형성하는 단계;를 포함하고, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하를 만족하는, 표시 장치의 제조 방법이 제공된다.According to another aspect of the present invention, preparing a first substrate; forming a first barrier layer on the first substrate; and forming a second substrate on the first barrier layer 500 in a direction perpendicular to the first substrate from a surface of the first barrier layer in contact with the first barrier layer and the second substrate A method of manufacturing a display device is provided, in which a ratio of an average intensity value of carbon atoms to a depth of angstroms (Å) and an average intensity value of silicon atoms satisfies 0.0026 or more and 0.0238 or less.

본 실시예에 있어서, 상기 제1 배리어층을 형성하는 단계에 있어서, 상기 제1 배리어층은 플라즈마 화학기상증착(PECVD)을 이용하여 형성될 수 있다.In the present embodiment, in the forming of the first barrier layer, the first barrier layer may be formed using plasma chemical vapor deposition (PECVD).

본 실시예에 있어서, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하일 수 있다.In this embodiment, the maximum of the peak of the hydrogen atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate The value may be greater than 2.6x10 21 at/cm 3 and less than or equal to 3.3x10 21 at/cm 3 .

본 실시예에 있어서, 상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자 농도의 피크의 최대값은 2.5x1020 at/cm3 초과 5.2x1020 at/cm3 이하일 수 있다..In this embodiment, the maximum of the peak of the carbon atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in the direction perpendicular to the first substrate The value may be greater than 2.5x10 20 at/cm 3 and less than or equal to 5.2x10 20 at/cm 3 .

본 실시예에 있어서, 상기 제1 배리어층의 표면 거칠기는 78 nm 이상일 수 있다.In this embodiment, the surface roughness of the first barrier layer may be 78 nm or more.

본 실시예에 있어서, 상기 제1 배리어층의 점착력은 200 gf/inch 이상일 수 있다.In this embodiment, the adhesive force of the first barrier layer may be 200 gf/inch or more.

본 실시예에 있어서, 상기 제1 배리어층을 형성하는 단계에 있어서, 상기 제1 배리어층은 350℃ 내지 460℃에서 열처리될 수 있다.In the present embodiment, in the forming of the first barrier layer, the first barrier layer may be heat-treated at 350°C to 460°C.

본 실시예에 있어서, 상기 제2 기판 상에 실리콘 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터를 형성하는 단계; 상기 제1 게이트전극 상에 절연층을 형성하는 단계; 및 상기 절연층 상에 산화물 반도체를 포함하는 제2 반도체층, 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는 제2 박막트랜지스터를 형성하는 단계;를 더 포함할 수 있다..In this embodiment, the method includes: forming a first thin film transistor including a first semiconductor layer including a silicon semiconductor and a first gate electrode insulated from the first semiconductor layer on the second substrate; forming an insulating layer on the first gate electrode; and forming a second thin film transistor including a second semiconductor layer including an oxide semiconductor on the insulating layer, and a second gate electrode insulated from the second semiconductor layer.

본 실시예에 있어서, 상기 제1 게이트전극과 상기 제2 게이트전극은 상이한 층에 배치될 수 있다.In this embodiment, the first gate electrode and the second gate electrode may be disposed on different layers.

본 실시예에 있어서, 상기 제1 기판과 상기 제2 기판 중 적어도 하나는 폴리이미드를 포함할 수 있다.In this embodiment, at least one of the first substrate and the second substrate may include polyimide.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.Other aspects, features and advantages other than those described above will become apparent from the following detailed description, claims and drawings for carrying out the invention.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 배리어층에 포함된 탄소(C)의 함량을 증가시켜 배리어층과 기판의 점착력을 향상시킬 수 있다. 또한, 배리어층의 표면 거칠기를 향상시킴으로써, 배리어층의 표면과 기판이 접촉하는 면적을 증가시켜 배리어층과 기판의 점착력을 향상시킬 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.According to an embodiment of the present invention made as described above, the adhesion between the barrier layer and the substrate may be improved by increasing the content of carbon (C) included in the barrier layer. In addition, by improving the surface roughness of the barrier layer, it is possible to increase the contact area between the surface of the barrier layer and the substrate, thereby improving the adhesion between the barrier layer and the substrate. Of course, the scope of the present invention is not limited by these effects.

도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 3 및 도 4는 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 6 내지 도 9는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.
도 10은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 1에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다.
도 11은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 2에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다.
도 12는 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 4에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다.
도 13은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 5에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다.1 is a perspective view schematically illustrating a display device according to an exemplary embodiment.
2 is a plan view schematically illustrating a display device according to an exemplary embodiment.
3 and 4 are equivalent circuit diagrams of pixels that may be included in a display device according to an exemplary embodiment.
5 is a cross-sectional view schematically illustrating a display device according to an exemplary embodiment.
6 to 9 are cross-sectional views schematically illustrating a method of manufacturing a display device according to an exemplary embodiment.
10 is a graph illustrating a result of analyzing the first barrier layer prepared by Preparation Method 1 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS).
11 is a graph illustrating a result of analyzing the first barrier layer prepared by Preparation Method 2 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS).
12 is a graph showing the results of analysis of the first barrier layer prepared by Preparation Method 4 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS).
13 is a graph showing the results of analysis of the first barrier layer prepared by Preparation Method 5 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS).

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.In the following embodiments, terms such as first, second, etc. are used for the purpose of distinguishing one component from another, not in a limiting sense.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, the singular expression includes the plural expression unless the context clearly dictates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have means that the features or components described in the specification are present, and the possibility that one or more other features or components will be added is not excluded in advance.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when it is said that a part such as a film, region, or component is on or on another part, not only when it is directly on the other part, but also another film, region, component, etc. is interposed therebetween. Including cases where

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the size of the components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present invention is not necessarily limited to the illustrated bar.

본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.In the present specification, "A and/or B" refers to A, B, or A and B. Also, in the present specification, "at least one of A and B" refers to A, B, or A and B.

이하의 실시예에서, 배선이 "제1 방향 또는 제2 방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1 방향 또는 제2 방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.In the following embodiments, the meaning of the wiring "extending in the first direction or the second direction" includes not only extending linearly, but also extending in a zigzag or curved manner along the first or second direction .

이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, "중첩"이라 할 때, 이는 "평면상" 및 "단면상" 중첩을 포함한다. In the following embodiments, when "on a plane", it means when the target part is viewed from above, and when "in cross-section", it means when viewed from the side of a cross section cut vertically of the target part. In the following examples, when referring to "overlap", it includes "on a plane" and "on a cross-section" overlap.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and the same or corresponding components are given the same reference numerals when described with reference to the drawings.

도 1은 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.1 is a perspective view schematically illustrating a display device according to an exemplary embodiment.

도 1을 참조하면, 표시 장치(1)는 표시영역(DA), 및 표시영역(DA)의 주변에 배치되는 주변영역(PA)을 포함할 수 있다. 주변영역(PA)은 표시영역(DA)을 둘러쌀 수 있다. 표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 주변영역(PA)은 이미지가 표시되지 않는 비표시영역일 수 있다.Referring to FIG. 1 , the display device 1 may include a display area DA and a peripheral area PA disposed around the display area DA. The peripheral area PA may surround the display area DA. The display device 1 may provide an image using light emitted from the pixels P disposed in the display area DA, and the peripheral area PA may be a non-display area in which an image is not displayed. .

이하에서는, 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 표시 장치는 이에 제한되지 않는다. 일 실시예에서, 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.Hereinafter, an organic light emitting diode display will be exemplified as the display device 1 according to an exemplary embodiment, but the display device is not limited thereto. In an exemplary embodiment, the display device 1 may be an inorganic light emitting display device (Inorganic Light Emitting Display or inorganic EL display) or a display device such as a quantum dot light emitting display device (Quantum Dot Light Emitting Display). For example, the light emitting layer of the display element included in the display device 1 may include an organic material, an inorganic material, a quantum dot, an organic material and a quantum dot, or an inorganic material and a quantum dot.

도 1에서는 플랫한 표시면을 구비한 표시 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 표시 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.Although FIG. 1 illustrates a display device 1 having a flat display surface, the present invention is not limited thereto. In an embodiment, the display device 1 may include a three-dimensional display surface or a curved display surface.

표시 장치(1)가 입체형 표시면을 포함하는 경우, 표시 장치(1)는 서로 다른 방향을 지시하는 복수의 표시영역을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예에서, 표시 장치(1)가 커브드 표시면을 포함하는 경우, 표시 장치(1)는 플렉서블, 폴더블, 롤러블 표시 장치 등 다양한 형태로 구현될 수 있다.When the display device 1 includes a three-dimensional display surface, the display device 1 includes a plurality of display areas indicating different directions, and may include, for example, a polygonal columnar display surface. In an embodiment, when the display device 1 includes a curved display surface, the display device 1 may be implemented in various forms, such as a flexible, foldable, or rollable display device.

도 1에서는 핸드폰 단말기에 적용될 수 있는 표시 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈, 카메라 모듈, 전원모듈 등이 표시 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 특히, 표시 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.1 illustrates a display device 1 applicable to a mobile phone terminal. Although not shown, an electronic module, a camera module, a power module, etc. mounted on the main board are disposed together with the display device 1 in a bracket/case, etc., thereby configuring a mobile phone terminal. In particular, the display device 1 may be applied to large electronic devices such as televisions and monitors, as well as small and medium-sized electronic devices such as tablets, car navigation systems, game consoles, and smart watches.

도 1에서는 표시 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 표시영역(DA)의 형상은 원형, 타원 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.Although FIG. 1 illustrates a case in which the display area DA of the display device 1 has a rectangular shape, the shape of the display area DA may be a circle, an ellipse, or a polygon such as a triangle or a pentagon.

표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들을 포함할 수 있다. 화소(P)들 각각은 유기발광다이오드(Organic Light-Emitting Diode, OLED)를 포함할 수 있다. 화소(P)들 각각은 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다.The display device 1 may include pixels P disposed in the display area DA. Each of the pixels P may include an organic light-emitting diode (OLED). Each of the pixels P may emit, for example, red, green, blue, or white light through the organic light emitting diode OLED. The pixel P may be understood as a pixel emitting light of any one color among red, green, blue, and white as described above.

도 2는 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.2 is a plan view schematically illustrating a display device according to an exemplary embodiment.

도 2를 참조하면, 표시 장치(1)는 표시영역(DA)에 배치된 화소(P)들을 포함한다. 각 화소(P)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.Referring to FIG. 2 , the display device 1 includes pixels P disposed in a display area DA. Each pixel P may be electrically connected to external circuits disposed in the peripheral area PA. In the peripheral area PA, the first scan driving circuit 110 , the first light emitting driving circuit 115 , the second scan driving circuit 120 , the terminal 140 , the data driving circuit 150 , and the first power supply wiring 160 and the second power supply wiring 170 may be disposed.

제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 발광 구동회로(115)는 발광제어선(EL)을 통해 각 화소(P)에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 일 실시예에서, 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다. 일 실시예에서, 제2 스캔 구동회로(120)는 생략될 수도 있다.The first scan driving circuit 110 may provide a scan signal to each pixel P through the scan line SL. The first light emission driving circuit 115 may provide an emission control signal to each pixel P through the emission control line EL. The second scan driving circuit 120 may be disposed in parallel with the first scan driving circuit 110 with the display area DA interposed therebetween. In an embodiment, some of the pixels P disposed in the display area DA may be electrically connected to the first scan driving circuit 110 , and others may be electrically connected to the second scan driving circuit 120 . can In an embodiment, the second scan driving circuit 120 may be omitted.

제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 x 방향으로 이격되어 비표시영역(NDA) 상에 배치될 수 있다. 또한, 제1 발광 구동회로(115)는 제1 스캔 구동회로(110)와 y 방향으로 교번하여 배치될 수도 있다.The first light emitting driving circuit 115 may be spaced apart from the first scan driving circuit 110 in the x direction and disposed on the non-display area NDA. Also, the first light emitting driving circuit 115 may be alternately disposed with the first scan driving circuit 110 in the y direction.

단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 표시 장치(1)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 표시 장치(1)로 전달할 수 있다. 제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔 구동회로(110), 제1 발광 구동회로(115), 및 제2 스캔 구동회로(120)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161) 및 제2 연결배선(171)을 통해 제1 전원공급배선(160) 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD), 및 제2 전원전압(ELVSS)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다.The terminal 140 may be disposed on one side of the substrate 100 . The terminal 140 may be exposed without being covered by the insulating layer to be electrically connected to the printed circuit board (PCB). The terminal PCB-P of the printed circuit board PCB may be electrically connected to the terminal 140 of the display device 1 . The printed circuit board (PCB) may transmit a signal or power of a controller (not shown) to the display device 1 . The control signal generated by the controller may be transmitted to the first scan driving circuit 110 , the first light emitting driving circuit 115 , and the second scan driving circuit 120 through the printed circuit board (PCB), respectively. The control unit provides a first power supply voltage ELVDD and a second power supply to the first power supply wiring 160 and the second power supply wiring 170 through the first connection wiring 161 and the second connection wiring 171, respectively. voltage ELVSS may be provided. The first power voltage ELVDD is provided to each pixel P through the driving voltage line PL connected to the first power supply line 160 , and the second power voltage ELVSS is the second power supply line 170 . It may be provided on the opposite electrode of each pixel P connected to .

데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결될 수 있다. 데이터 구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다.The data driving circuit 150 may be electrically connected to the data line DL. The data signal of the data driving circuit 150 may be provided to each pixel P through the connection wiring 151 connected to the terminal 140 and the data line DL connected to the connection wiring 151 .

도 2에서는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예에서, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.Although FIG. 2 illustrates that the data driving circuit 150 is disposed on the printed circuit board (PCB), in an embodiment, the data driving circuit 150 may be disposed on the substrate 100 . For example, the data driving circuit 150 may be disposed between the terminal 140 and the first power supply line 160 .

제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x 방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.The first power supply wiring 160 may include a first sub wiring 162 and a second sub wiring 163 extending in parallel along the x direction with the display area DA interposed therebetween. The second power supply wiring 170 may partially surround the display area DA in a loop shape with one side open.

도 3 및 도 4는 일 실시예에 따른 표시 장치에 포함될 수 있는 화소의 등가회로도들이다.3 and 4 are equivalent circuit diagrams of pixels that may be included in a display device according to an exemplary embodiment.

도 3을 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함할 수 있다.Referring to FIG. 3 , each pixel P may include a pixel circuit PC connected to a scan line SL and a data line DL and an organic light emitting diode OLED connected to the pixel circuit PC.

화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달할 수 있다.The pixel circuit PC may include a driving TFT T1 , a switching TFT T2 , and a storage capacitor Cst. The switching thin film transistor T2 is connected to the scan line SL and the data line DL, and the data signal ( Dm) may be transferred to the driving thin film transistor T1.

스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.The storage capacitor Cst is connected to the switching thin film transistor T2 and the driving voltage line PL, and corresponds to the difference between the voltage received from the switching thin film transistor T2 and the driving voltage ELVDD supplied to the driving voltage line PL. voltage can be stored.

구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.The driving thin film transistor T1 is connected to the driving voltage line PL and the storage capacitor Cst, and a driving current flowing from the driving voltage line PL to the organic light emitting diode OLED in response to the voltage value stored in the storage capacitor Cst. can control The organic light emitting diode (OLED) may emit light having a predetermined luminance by a driving current.

도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 이는 도 4에서 설명하고자 한다.Although the case in which the pixel circuit PC includes two thin film transistors and one storage capacitor has been described in FIG. 3 , the present invention is not limited thereto. For example, the pixel circuit PC may include three or more thin film transistors and/or two or more storage capacitors. In an embodiment, the pixel circuit PC may include seven thin film transistors and one storage capacitor. This will be explained in FIG. 4 .

도 4를 참조하면, 하나의 화소(P)는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)를 포함할 수 있다.Referring to FIG. 4 , one pixel P may include a pixel circuit PC and an organic light emitting diode OLED electrically connected to the pixel circuit PC.

일 실시예에서, 화소회로(PC)는 도 4에 도시된 바와 같이, 복수의 박막트랜지스터(T1 내지 T7)들 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 박막트랜지스터(T1 내지 T7)들 및 스토리지 커패시터(Cst)는 신호선(SL1, SL2, SLp, SLn, EL, DL)들, 초기화전압선(VIL) 및 구동전압선(PL)에 연결될 수 있다. 일 실시예에서, 신호선(SL1, SL2, SLp, SLn, EL, DL)들 중 적어도 어느 하나, 예컨대, 초기화전압선(VIL) 또는/및 구동전압선(PL)은 이웃하는 화소(P)들에서 공유될 수 있다.In an embodiment, the pixel circuit PC may include a plurality of thin film transistors T1 to T7 and a storage capacitor (Cst), as shown in FIG. 4 . The thin film transistors T1 to T7 and the storage capacitor Cst may be connected to the signal lines SL1, SL2, SLp, SLn, EL, and DL, the initialization voltage line VIL, and the driving voltage line PL. In an embodiment, at least one of the signal lines SL1, SL2, SLp, SLn, EL, and DL, for example, the initialization voltage line VIL and/or the driving voltage line PL is shared by neighboring pixels P can be

박막트랜지스터는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.The thin film transistor is a driving thin film transistor (T1), a switching thin film transistor (T2), a compensation thin film transistor (T3), a first initialization thin film transistor (T4), an operation control thin film transistor (T5), a light emission control thin film transistor (T6) and a second 2 may include an initialization thin film transistor T7.

복수의 박막트랜지스터(T1 내지 T7)들 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.Some of the plurality of thin film transistors T1 to T7 may be provided as n-channel MOSFETs (NMOS), and others may be provided as p-channel MOSFETs (PMOS).

예컨대, 도 4에서와 같이, 복수의 박막트랜지스터(T1 내지 T7)들 중 보상 박막트랜지스터(T3), 및 제1 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지 박막트랜지스터들은 PMOS(p-channel MOSFET)으로 구비될 수 있다.For example, as shown in FIG. 4 , the compensation thin film transistor T3 and the first initialization thin film transistor T4 among the plurality of thin film transistors T1 to T7 are provided as NMOS (n-channel MOSFET), and the remaining thin film transistors These may be provided as PMOS (p-channel MOSFET).

일 실시예에서, 복수의 박막트랜지스터(T1 내지 T7)들 중 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7)는 NMOS(n-channel MOSFET)로 구비되며, 나머지 박막트랜지스터는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1 내지 T7)들 중 하나만 NMOS로 구비되고 나머지 박막트랜지스터는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터(T1 내지 T7)들 모두 NMOS로 구비될 수 있다.In one embodiment, the compensation thin film transistor T3, the first initialization thin film transistor T4, and the second initialization thin film transistor T7 among the plurality of thin film transistors T1 to T7 are NMOS (n-channel MOSFET). and the remaining thin film transistors may be provided as p-channel MOSFETs (PMOS). Alternatively, only one of the plurality of thin film transistors T1 to T7 may be provided as an NMOS and the remaining thin film transistors may be provided as a PMOS. Alternatively, all of the plurality of thin film transistors T1 to T7 may be formed of NMOS.

신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL1), 제2 스캔신호(Sn')를 전달하는 제2 스캔선(SL2), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1 스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.The signal lines are the first scan line SL1 transmitting the first scan signal Sn, the second scan line SL2 transmitting the second scan signal Sn′, and the first initializing thin film transistor T4. The previous scan line SLp transmitting the signal Sn-1, the light emission control line EL transmitting the light emission control signal En to the operation control thin film transistor T5 and the light emission control thin film transistor T6, the second A next scan line SLn that transmits a subsequent scan signal Sn+1 to the initialization thin film transistor T7, and a data line that crosses the first scan line SL1 and transmits the data signal Dm (DL) may be included.

구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.The driving voltage line PL may transfer the driving voltage ELVDD to the driving thin film transistor T1 , and the initialization voltage line VIL may transfer the driving thin film transistor T1 and an initialization voltage Vint for initializing the pixel electrode.

구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급할 수 있다.The driving gate electrode of the driving thin film transistor T1 is connected to the storage capacitor Cst, and the driving source region of the driving thin film transistor T1 is connected to the driving voltage line PL via the operation control thin film transistor T5. The driving drain region of the driving thin film transistor T1 is electrically connected to the pixel electrode of the organic light emitting diode OLED via the emission control thin film transistor T6. The driving thin film transistor T1 may receive the data signal Dm according to the switching operation of the switching thin film transistor T2 and may supply the driving current IOLED to the organic light emitting diode OLED.

스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1 스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL1)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행한다.The switching gate electrode of the switching thin film transistor T2 is connected to the first scan line SL1, the switching source region of the switching thin film transistor T2 is connected to the data line DL, and the switching thin film transistor T2 The switching drain region of is connected to the driving source region of the driving thin film transistor T1 and connected to the driving voltage line PL via the operation control thin film transistor T5. The switching thin film transistor T2 is turned on according to the first scan signal Sn received through the first scan line SL1 and drives the data signal Dm transmitted through the data line DL to drive the thin film transistor T1 ) to the driving source region and perform a switching operation.

보상 박막트랜지스터(T3)의 보상 게이트전극은 제2 스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역에 연결되어 있다.The compensation gate electrode of the compensation thin film transistor T3 is connected to the second scan line SL2 . The compensation drain region of the compensation thin film transistor T3 is connected to the driving drain region of the driving thin film transistor T1 and is connected to the pixel electrode of the organic light emitting diode OLED via the emission control thin film transistor T6. The compensation source region of the compensation thin film transistor T3 is connected to the first electrode CE1 of the storage capacitor Cst and the driving gate electrode of the driving thin film transistor T1. Also, the compensation source region is connected to the first initialization drain region of the first initialization thin film transistor T4.

보상 박막트랜지스터(T3)는 제2 스캔선(SL2)을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.The compensation thin film transistor T3 is turned on according to the second scan signal Sn' received through the second scan line SL2 to electrically connect the driving gate electrode and the driving drain region of the driving thin film transistor T1. Thus, the driving thin film transistor (T1) is diode-connected.

제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극은 이전 스캔선(SLp)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역과 초기화전압선(VIL)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인영역은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.The first initialization gate electrode of the first initialization thin film transistor T4 is connected to the previous scan line SLp. The first initialization source region of the first initialization thin film transistor T4 is connected to the second initialization source region of the second initialization thin film transistor T7 and the initialization voltage line VIL. The first initialization drain region of the first initialization thin film transistor T4 is connected to the first electrode CE1 of the storage capacitor Cst, the compensation source region of the compensation thin film transistor T3 and the driving gate electrode of the driving thin film transistor T1. connected. The first initialization thin film transistor T4 is turned on according to the previous scan signal Sn-1 received through the previous scan line SLp to apply the initialization voltage Vint to the driving gate electrode of the driving thin film transistor T1. An initialization operation for initializing the voltage of the driving gate electrode of the driving thin film transistor T1 may be performed.

동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결되어 있다.The operation control gate electrode of the operation control thin film transistor T5 is connected to the emission control line EL, the operation control source region of the operation control thin film transistor T5 is connected to the driving voltage line PL, and the operation control thin film The operation control drain region of the transistor T5 is connected to the driving source region of the driving thin film transistor T1 and the switching drain region of the switching thin film transistor T2 .

발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.The emission control gate electrode of the emission control thin film transistor T6 is connected to the emission control line EL, and the emission control source region of the emission control thin film transistor T6 is the driving drain region and the compensation thin film of the driving thin film transistor T1. It is connected to the compensation drain region of the transistor T3, and the emission control drain region of the emission control thin film transistor T6 includes the second initialization drain region of the second initialization thin film transistor T7 and the pixel electrode of the organic light emitting diode (OLED). is electrically connected to

동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.The operation control thin film transistor T5 and the light emission control thin film transistor T6 are simultaneously turned on according to the light emission control signal En received through the light emission control line EL, and the driving voltage ELVDD is applied to the organic light emitting diode ( It is transmitted to the OLED) so that the driving current (IOLED) flows through the organic light emitting diode (OLED).

제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극은 이후 스캔선(SLn)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스영역은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스영역 및 초기화전압선(VIL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.The second initialization gate electrode of the second initialization thin film transistor T7 is then connected to the scan line SLn, and the second initialization drain region of the second initialization thin film transistor T7 emits light of the emission control thin film transistor T6. It is connected to the control drain region and the pixel electrode of the organic light emitting diode (OLED), and the second initialization source region of the second initialization thin film transistor T7 includes the first initialization source region of the first initialization thin film transistor T4 and the initialization voltage line. (VIL) is connected. After being transmitted through the scan line SLn, the second initialization thin film transistor T7 is turned on according to the scan signal Sn+1 to initialize the pixel electrode of the organic light emitting diode OLED.

제2 초기화 박막트랜지스터(T7)는 도 4에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 일 실시예에서, 제2 초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.The second initialization thin film transistor T7 may be connected to a subsequent scan line SLn as shown in FIG. 4 . In an embodiment, the second initialization thin film transistor T7 may be connected to the emission control line EL and driven according to the emission control signal En. Meanwhile, positions of the source regions and the drain regions may be changed according to the type of transistor (p-type or n-type).

스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.The storage capacitor Cst may include a first electrode CE1 and a second electrode CE2 . The first electrode CE1 of the storage capacitor Cst is connected to the driving gate electrode of the driving thin film transistor T1 , and the second electrode CE2 of the storage capacitor Cst is connected to the driving voltage line PL. The storage capacitor Cst may store a charge corresponding to a difference between the driving gate electrode voltage of the driving thin film transistor T1 and the driving voltage ELVDD.

일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.A detailed operation of each pixel P according to an exemplary embodiment is as follows.

초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.During the initialization period, when the previous scan signal Sn-1 is supplied through the previous scan line SLp, the first initialization thin film transistor T4 is turned on in response to the previous scan signal Sn-1. ), and the driving thin film transistor T1 is initialized by the initialization voltage Vint supplied from the initialization voltage line VIL.

데이터 프로그래밍 기간 동안, 제1 스캔선(SL1) 및 제2 스캔선(SL2)을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.During the data programming period, when the first scan signal Sn and the second scan signal Sn' are supplied through the first scan line SL1 and the second scan line SL2, the first scan signal Sn and The switching thin film transistor T2 and the compensation thin film transistor T3 are turned on in response to the second scan signal Sn'. At this time, the driving thin film transistor T1 is diode-connected by the turned-on compensation thin film transistor T3 and is forward biased.

그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.Then, in the data signal Dm supplied from the data line DL, the compensation voltage (Dm+Vth, Vth is a (-) value) reduced by the threshold voltage Vth of the driving thin film transistor T1 is driven. It is applied to the driving gate electrode G1 of the thin film transistor T1.

스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.A driving voltage ELVDD and a compensation voltage Dm+Vth are applied to both ends of the storage capacitor Cst, and a charge corresponding to a voltage difference between both ends is stored in the storage capacitor Cst.

발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.During the light emission period, the operation control thin film transistor T5 and the light emission control thin film transistor T6 are turned on by the light emission control signal En supplied from the light emission control line EL. A driving current IOLED is generated according to the voltage difference between the voltage of the driving gate electrode G1 of the driving thin film transistor T1 and the driving voltage ELVDD, and the driving current IOLED is generated through the light emission control thin film transistor T6. It is supplied to an organic light emitting diode (OLED).

본 실시예에서는 복수의 박막트랜지스터(T1 내지 T7)들 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.In this embodiment, at least one of the plurality of thin film transistors T1 to T7 includes a semiconductor layer including an oxide, and the other includes a semiconductor layer including silicon.

구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.Specifically, the driving thin film transistor T1, which directly affects the brightness of the display device, is configured to include a semiconductor layer made of polycrystalline silicon having high reliability, thereby realizing a high-resolution display device.

한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.On the other hand, since the oxide semiconductor has high carrier mobility and low leakage current, the voltage drop is not large even if the driving time is long. That is, since the color change of the image according to the voltage drop is not large even during low-frequency driving, low-frequency driving is possible.

이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 및 제2 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다.As described above, since the oxide semiconductor has an advantage of a small leakage current, the compensation thin film transistor T3 connected to the driving gate electrode G1 of the driving thin film transistor T1, the first initialization thin film transistor T4, and the second By employing at least one of the initialization thin film transistors T7 as an oxide semiconductor, it is possible to prevent leakage current flowing to the driving gate electrode G1 and reduce power consumption.

도 5는 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.5 is a cross-sectional view schematically illustrating a display device according to an exemplary embodiment.

이하에서는 도 5를 참고하여 표시 장치(1)의 적층 구조를 간략하게 설명하기로 한다.Hereinafter, a stacked structure of the display device 1 will be briefly described with reference to FIG. 5 .

도 5를 참조하면, 기판(100)은 제1 기판(101), 및 제2 기판(103)을 포함할 수 있다. 제1 기판(101)은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 제1 기판(101)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 일 실시예에서, 제1 기판(101)은 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 일 실시예에서, 제1 기판(101)은 폴리이미드로 구비될 수 있다. 예컨대, 제1 기판(101)은 투명 폴리이미드로 구비될 수 있다.Referring to FIG. 5 , the substrate 100 may include a first substrate 101 and a second substrate 103 . The first substrate 101 may include a polymer resin. The first substrate 101 including the polymer resin may have flexible, rollable, or bendable properties. In one embodiment, the first substrate 101 is polyethersulfone, polyacrylate, polyether imide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polycarbonate or cellulose acetate propionate. and the like. In an embodiment, the first substrate 101 may be made of polyimide. For example, the first substrate 101 may be made of transparent polyimide.

제1 기판(101) 상에는 제2 기판(103)이 배치될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 동일한 물질을 포함할 수 있다. 예컨대, 제1 기판(101)과 제2 기판(103) 모두 폴리이미드로 구비될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 상이한 물질을 포함할 수도 있다.A second substrate 103 may be disposed on the first substrate 101 . In an embodiment, the second substrate 103 may include the same material as the first substrate 101 . For example, both the first substrate 101 and the second substrate 103 may be formed of polyimide. In an embodiment, the second substrate 103 may include a material different from that of the first substrate 101 .

제1 기판(101)과 제2 기판(103) 사이에는 제1 배리어층(102)이 배치될 수 있다. 제1 배리어층(102)은 실리콘산화물(SiOX), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다.A first barrier layer 102 may be disposed between the first substrate 101 and the second substrate 103 . The first barrier layer 102 is silicon oxide (SiO X ), silicon nitride (SiN X ), silicon oxynitride (SiO X NY ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), or may include an inorganic insulating material such as zinc oxide (ZnO).

제2 기판(103) 상에는 제2 배리어층(104)이 배치될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 동일한 물질로 구비될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 상이한 물질로 구비될 수 있다.A second barrier layer 104 may be disposed on the second substrate 103 . In an embodiment, the second barrier layer 104 may be formed of the same material as the first barrier layer 102 . In one embodiment, the second barrier layer 104 may be made of a different material than the first barrier layer 102 .

제2 배리어층(104) 상에는 버퍼층(105)이 배치될 수 있다. 버퍼층(105)은 기판(100) 상에 위치하여 기판(100) 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(105)은 실리콘산화물(SiOX), 실리콘질화물(SiNX), 실리콘산질화물(SiOXNY), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO) 등과 같은 무기 절연물을 포함할 수 있다. 일 실시예에서, 버퍼층(105)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)로 구비될 수 있다. 또는, 버퍼층(105)은 실리콘산화물(SiOX), 및 실리콘질화물(SiNX) 다층 구조로 구비될 수도 있다.A buffer layer 105 may be disposed on the second barrier layer 104 . The buffer layer 105 may be positioned on the substrate 100 to reduce or block penetration of foreign substances, moisture, or external air from the lower portion of the substrate 100 , and may provide a flat surface on the substrate 100 . The buffer layer 105 is silicon oxide (SiO X ), silicon nitride (SiN X ), silicon oxynitride (SiO X NY ), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 ) O 5 ), hafnium oxide (HfO 2 ), or an inorganic insulating material such as zinc oxide (ZnO) may be included. In an embodiment, the buffer layer 105 may be formed of silicon oxide (SiO X ) or silicon nitride (SiN X ). Alternatively, the buffer layer 105 may have a multilayer structure of silicon oxide (SiO X ) and silicon nitride (SiN X ).

버퍼층(105) 상에는 제1 반도체층(A1), 제1 게이트전극(G1), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함하는 제1 박막트랜지스터(T1)가 배치될 수 있다. 일 실시예에서, 제1 반도체층(A1)은 실리콘반도체를 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 비정질 실리콘(a-Si) 또는 비정질 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.A first thin film transistor T1 including a first semiconductor layer A1 , a first gate electrode G1 , a first source electrode S1 , and a first drain electrode D1 is disposed on the buffer layer 105 . can In an embodiment, the first semiconductor layer A1 may include a silicon semiconductor. For example, the first semiconductor layer A1 may include amorphous silicon (a-Si) or low temperature poly-silicon (LTPS) obtained by crystallizing amorphous silicon (a-Si).

제1 반도체층(A1) 상에는 제1 절연층(107)이 배치될 수 있다. 제1 절연층(107)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO) 중 적어도 하나를 포함할 수 있다.A first insulating layer 107 may be disposed on the first semiconductor layer A1 . The first insulating layer 107 may include an inorganic material including an oxide or a nitride. For example, the first insulating layer 107 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide ( Ta 2 O 5 ), hafnium oxide (HfO 2 ), and zinc oxide (ZnO) may include at least one.

제1 절연층(107) 상에는 제1 게이트전극(G1)이 배치될 수 있다. 제1 게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 제1 게이트전극(G1)은 제1 게이트전극(G1)에 전기적 신호를 인가하는 게이트라인과 연결될 수 있다.A first gate electrode G1 may be disposed on the first insulating layer 107 . The first gate electrode G1 includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and at least one metal selected from copper (Cu) to be formed as a single layer or multi-layer can The first gate electrode G1 may be connected to a gate line for applying an electrical signal to the first gate electrode G1 .

제1 게이트전극(G1) 상에는 제2 절연층(109)이 배치될 수 있다. 제2 절연층(109)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제2 절연층(109)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.A second insulating layer 109 may be disposed on the first gate electrode G1 . The second insulating layer 109 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 ) O 5 ), hafnium oxide (HfO 2 ), and may include at least one inorganic insulating material selected from the group including zinc oxide (ZnO). The second insulating layer 109 may be a single layer or a multilayer including the aforementioned inorganic insulating material.

제1 절연층(107) 상에는 스토리지 커패시터(Cst)가 배치될 수 있다. 스토리지 커패시터(Cst)는 제1 전극(CE1), 및 제1 전극(CE1)과 중첩되는 제2 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)과 제2 전극(CE2)은 제2 절연층(109)을 사이에 두고 중첩될 수 있다.A storage capacitor Cst may be disposed on the first insulating layer 107 . The storage capacitor Cst may include a first electrode CE1 and a second electrode CE2 overlapping the first electrode CE1 . The first electrode CE1 and the second electrode CE2 of the storage capacitor Cst may overlap with the second insulating layer 109 interposed therebetween.

일 실시예에서, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 박막트랜지스터(T1)의 제1 게이트전극(G1)과 중첩되며, 스토리지 커패시터(Cst)의 제1 전극(CE1)이 제1 박막트랜지스터(T1)의 제1 게이트전극(G1)과 일체(一體)로서 구비될 수 있다. 일 실시예에서, 스토리지 커패시터(Cst)의 제1 전극(CE1)은 제1 박막트랜지스터(T1)의 제1 게이트전극(G1)과 이격되어 별개의 독립된 구성요소로 제1 절연층(107) 상에 배치될 수 있다.In an embodiment, the first electrode CE1 of the storage capacitor Cst overlaps the first gate electrode G1 of the first thin film transistor T1, and the first electrode CE1 of the storage capacitor Cst It may be provided integrally with the first gate electrode G1 of the first thin film transistor T1. In an embodiment, the first electrode CE1 of the storage capacitor Cst is spaced apart from the first gate electrode G1 of the first thin film transistor T1 and is a separate and independent component on the first insulating layer 107 . can be placed in

스토리지 커패시터(Cst)의 제2 전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.The second electrode CE2 of the storage capacitor Cst is formed of aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and/or copper (Cu); , may be a single layer or multiple layers of the aforementioned materials.

스토리지 커패시터(Cst)의 제2 전극(CE2) 상에는 제3 절연층(111)이 배치될 수 있다. 제3 절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 제3 절연층(111)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.A third insulating layer 111 may be disposed on the second electrode CE2 of the storage capacitor Cst. The third insulating layer 111 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 ) O 5 ), hafnium oxide (HfO 2 ), and may include at least one inorganic insulating material selected from the group including zinc oxide (ZnO). The third insulating layer 111 may be a single layer or a multilayer including the aforementioned inorganic insulating material.

버퍼층(105) 상에는 제2 반도체층(A2), 하부 게이트전극(G2a), 제2 게이트전극(G2b), 제2 소스전극(S2), 및 제2 드레인전극(D2)을 포함하는 제2 박막트랜지스터(T2)가 배치될 수 있다.A second thin film including a second semiconductor layer A2, a lower gate electrode G2a, a second gate electrode G2b, a second source electrode S2, and a second drain electrode D2 on the buffer layer 105 A transistor T2 may be disposed.

하부 게이트전극(G2a)은 제2 절연층(109) 상에 배치될 수 있다. 일 실시예에서, 하부 게이트전극(G2a)은 제2 전극(CE2)과 동일한 층에 배치될 수 있다. 일 실시예에서, 하부 게이트전극(G2a)은 제1 게이트전극(G1)과 동일한 층에 배치될 수 있다. 하부 게이트전극(G2a)은 제2 반도체층(A2)과 적어도 일부 중첩될 수 있다. 하부 게이트전극(G2a)은 제2 반도체층(A2)의 하부에 배치되어 제2 반도체층(A2), 및/또는 제2 게이트전극(G2b)을 보호해주는 역할을 할 수 있다.The lower gate electrode G2a may be disposed on the second insulating layer 109 . In an embodiment, the lower gate electrode G2a may be disposed on the same layer as the second electrode CE2 . In an embodiment, the lower gate electrode G2a may be disposed on the same layer as the first gate electrode G1. The lower gate electrode G2a may at least partially overlap the second semiconductor layer A2. The lower gate electrode G2a may be disposed under the second semiconductor layer A2 to protect the second semiconductor layer A2 and/or the second gate electrode G2b.

제2 반도체층(A2)은 제3 절연층(111) 상에 배치될 수 있다. 제2 반도체층(A2)은 산화물 반도체를 포함할 수 있다. 예컨대, 제2 반도체층(A2)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 제2 반도체층(A2)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다.The second semiconductor layer A2 may be disposed on the third insulating layer 111 . The second semiconductor layer A2 may include an oxide semiconductor. For example, the second semiconductor layer A2 may include indium (In), gallium (Ga), tin (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium (Ge), It may include an oxide of at least one material selected from the group including chromium (Cr), titanium (Ti), and zinc (Zn). For example, the second semiconductor layer A2 may be made of ITZO (InSnZnO), IGZO (InGaZnO), or the like.

제2 반도체층(A2) 상에는 제4 절연층(113)이 배치될 수 있다. 제4 절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제4 절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO) 중 적어도 하나를 포함할 수 있다.A fourth insulating layer 113 may be disposed on the second semiconductor layer A2 . The fourth insulating layer 113 may include an inorganic material including an oxide or a nitride. For example, the fourth insulating layer 113 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide ( Ta 2 O 5 ), hafnium oxide (HfO 2 ), and zinc oxide (ZnO) may include at least one.

제4 절연층(113) 상에는 제2 게이트전극(G2b)이 배치될 수 있다. 제2 게이트전극(G2b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.A second gate electrode G2b may be disposed on the fourth insulating layer 113 . The second gate electrode G2b includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and at least one metal selected from copper (Cu) to be formed as a single layer or multi-layer can

제2 게이트전극(G2) 상에는 제5 절연층(117)이 배치될 수 있다. 제5 절연층(117)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제5 절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO) 중 적어도 하나를 포함할 수 있다.A fifth insulating layer 117 may be disposed on the second gate electrode G2 . The fifth insulating layer 117 may include an inorganic material including an oxide or a nitride. For example, the fifth insulating layer 117 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide ( Ta 2 O 5 ), hafnium oxide (HfO 2 ), and zinc oxide (ZnO) may include at least one.

제5 절연층(117) 상에는 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2)이 배치될 수 있다. 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.A first source electrode S1 , a first drain electrode D1 , a second source electrode S2 , and a second drain electrode D2 may be disposed on the fifth insulating layer 117 . The first source electrode S1, the first drain electrode D1, the second source electrode S2, and the second drain electrode D2 are formed of molybdenum (Mo), aluminum (Al), copper (Cu), titanium ( It may include a conductive material including Ti) and the like, and may be formed as a multi-layer or a single layer including the above material. The first source electrode S1 , the first drain electrode D1 , the second source electrode S2 , and the second drain electrode D2 may have a multilayer structure of Ti/Al/Ti.

제1 소스전극(S1), 제1 드레인전극(D1), 제2 소스전극(S2), 및 제2 드레인전극(D2) 상에는 평탄화층(119)이 배치될 수 있다. 평탄화층(119)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 일 실시예에서, 평탄화층(119)은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide, PI), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸 메타크릴레이트(Poly(methylmethacrylate), PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO) 등을 포함할 수 있다. 평탄화층(119)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다. 일 실시예에서, 도시되지는 않았으나, 평탄화층(119)은 제1 평탄화층, 및 제2 평탄화층으로 구비될 수 있다.A planarization layer 119 may be disposed on the first source electrode S1 , the first drain electrode D1 , the second source electrode S2 , and the second drain electrode D2 . The planarization layer 119 may be formed as a single layer or a multilayer film made of an organic material or an inorganic material. In one embodiment, the planarization layer 119 is benzocyclobutene (BCB), polyimide (PI), hexamethyldisiloxane (HMDSO), polymethyl methacrylate (Poly (methylmethacrylate), PMMA) ), general-purpose polymers such as polystyrene (PS), polymer derivatives with phenolic groups, acrylic polymers, imide-based polymers, arylether-based polymers, amide-based polymers, fluorine-based polymers, p-xylene-based polymers, vinyl alcohol polymers and blends thereof, and the like. On the other hand, the planarization layer 119 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 ) O 5 ), hafnium oxide (HfO 2 ) or zinc oxide (ZnO) and the like may be included. After forming the planarization layer 119 , chemical mechanical polishing may be performed to provide a flat top surface. In an embodiment, although not shown, the planarization layer 119 may include a first planarization layer and a second planarization layer.

평탄화층(119) 상에는 화소전극(210), 중간층(220), 및 대향전극(230)을 포함하는 유기발광다이오드(200)가 배치될 수 있다.The organic light emitting diode 200 including the pixel electrode 210 , the intermediate layer 220 , and the counter electrode 230 may be disposed on the planarization layer 119 .

평탄화층(119) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 화소전극(210)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.A pixel electrode 210 may be disposed on the planarization layer 119 . The pixel electrode 210 may be a (semi)transmissive electrode or a reflective electrode. The pixel electrode 210 includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), and iridium (Ir). , chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu) and a reflective film formed of a compound thereof, and a transparent formed on the reflective film Alternatively, a translucent electrode layer may be provided. The transparent or semi-transparent electrode layer includes indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 ; indium oxide), and indium gallium. At least one selected from the group consisting of indium gallium oxide (IGO) and aluminum zinc oxide (AZO) may be included. The pixel electrode 210 may be provided in a stacked structure of ITO/Ag/ITO.

평탄화층(119) 상에는 화소정의막(121)이 배치될 수 있으며, 화소정의막(121)은 화소전극(210)의 적어도 일부를 노출하는 개구를 가질 수 있다. 화소정의막(121)의 개구에 의해 노출된 영역을 발광영역으로 정의할 수 있다. 발광영역의 주변은 비발광영역으로서, 비발광영역은 발광영역을 둘러쌀 수 있다. 즉, 표시영역(DA)은 복수의 발광영역 및 이들을 둘러싸는 비발광영역을 포함할 수 있다. 화소정의막(121)은 화소전극(210), 및 화소전극(210) 상부의 대향전극(230) 사이의 거리를 증가시킴으로써, 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다. 일 실시예에서, 화소정의막(180) 상에는 스페이서(미도시)가 더 배치될 수 있다.A pixel defining layer 121 may be disposed on the planarization layer 119 , and the pixel defining layer 121 may have an opening exposing at least a portion of the pixel electrode 210 . A region exposed by the opening of the pixel defining layer 121 may be defined as a light emitting region. A periphery of the light emitting area may be a non-emission area, and the non-emission area may surround the light emitting area. That is, the display area DA may include a plurality of light-emitting areas and a non-emission area surrounding them. The pixel defining layer 121 increases the distance between the pixel electrode 210 and the counter electrode 230 on the pixel electrode 210 , thereby preventing an arc from occurring at the edge of the pixel electrode 210 . there is. The pixel defining layer 180 is made of, for example, an organic insulating material such as polyimide, polyamide, acrylic resin, benzocyclobutene, hexamethyldisiloxane (HMDSO), and phenol resin, and may be formed by spin coating or the like. In an embodiment, a spacer (not shown) may be further disposed on the pixel defining layer 180 .

화소정의막(121)에 의해 적어도 일부가 노출된 화소전극(210) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 제1 기능층 및 제2 기능층이 선택적으로 배치될 수 있다.The intermediate layer 220 may be disposed on the pixel electrode 210 , at least partially exposed by the pixel defining layer 121 . The intermediate layer 220 may include an emission layer, and a first functional layer and a second functional layer may be selectively disposed below and above the emission layer.

발광층의 아래에는 제1 기능층이 배치될 수 있고, 발광층의 위에는 제2 기능층이 배치될 수 있다. 발광층의 아래 및 위에 배치된, 제1 기능층, 및 제2 기능층을 통틀어 유기 기능층들이라 할 수 있다.A first functional layer may be disposed below the emission layer, and a second functional layer may be disposed above the emission layer. The first functional layer and the second functional layer disposed below and above the light emitting layer may be collectively referred to as organic functional layers.

제1 기능층은 정공 주입층(HIL: hole injection layer) 및/또는 정공 수송층(HTL: hole transport layer)을 포함할 수 있으며, 제2 기능층은 전자 수송층(ETL: electron transport layer) 및/또는 전자 주입층(EIL: electron injection layer)을 포함할 수 있다.The first functional layer may include a hole injection layer (HIL) and/or a hole transport layer (HTL), and the second functional layer may include an electron transport layer (ETL) and/or It may include an electron injection layer (EIL).

발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물을 포함할 수 있다.The emission layer may include an organic material including a fluorescent or phosphorescent material emitting red, green, blue, or white light. The emission layer may include a low molecular weight organic material or a high molecular weight organic material.

발광층이 저분자 유기물을 포함할 경우, 중간층(220)은 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 전자 주입층 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄((tris-8-hydroxyquinoline aluminum)(Alq3)) 등을 비롯해 다양한 유기물질을 포함할 수 있다.When the light emitting layer includes a low molecular weight organic material, the intermediate layer 220 may have a structure in which a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, etc. are stacked in a single or complex structure, and copper phthalocyanine is a low molecular weight organic material. (CuPc: copper phthalocyanine), N,N'-di(naphthalen-1-yl)-N,N'-diphenyl-benzidine (N,N'-Di(napthalene-1-yl)-N,N'- Diphenyl-benzidine: NPB) , tris-8-hydroxyquinoline aluminum ((tris-8-hydroxyquinoline aluminum) (Alq3)), and the like may contain various organic substances.

발광층이 고분자 유기물을 포함할 경우에는 중간층(220)은 대개 홀 수송층 및 발광층을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT를 포함하고, 발광층은 PPV(Poly-Phenylene vinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.When the light emitting layer includes a polymer organic material, the intermediate layer 220 may have a structure including a hole transport layer and a light emitting layer. In this case, the hole transport layer may include PEDOT, and the light emitting layer may include a polymer material such as poly-phenylene vinylene (PPV) and polyfluorene. The light emitting layer may be formed by screen printing, inkjet printing, laser induced thermal imaging (LITI), or the like.

중간층(220) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 중간층(220) 상에 배치되되, 중간층(220)의 전부를 덮는 형태로 배치될 수 있다. 대향전극(230)은 표시영역(DA) 상부에 배치되되, 표시영역(DA)의 전부를 덮는 형태로 배치될 수 있다. 즉, 대향전극(230)은 오픈 마스크를 이용하여 표시영역(DA)에 배치된 화소(P)들을 커버하도록 표시영역 전체에 일체(一體)로 형성될 수 있다.The counter electrode 230 may be disposed on the intermediate layer 220 . The counter electrode 230 is disposed on the intermediate layer 220 , and may be disposed to cover the entirety of the intermediate layer 220 . The counter electrode 230 is disposed on the display area DA, and may be disposed to cover the entire display area DA. That is, the counter electrode 230 may be integrally formed throughout the display area to cover the pixels P disposed in the display area DA using an open mask.

대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.The counter electrode 230 may include a conductive material having a low work function. For example, the counter electrode 230 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), lithium (Li), calcium (Ca) or an alloy thereof may include a (semi) transparent layer. Alternatively, the counter electrode 230 may further include a layer such as ITO, IZO, ZnO or In2O3 on the (semi)transparent layer including the above-described material.

일 실시예에서, 유기발광다이오드(200) 상에는 박막봉지층(300)이 배치될 수 있다. 박막봉지층(300)은 적어도 하나의 무기막층과 적어도 하나의 유기막층을 포함할 수 있다. 일 실시예에서, 박막봉지층(300)은 순차 적층된 제1 무기막층(310), 유기막층(320), 및 제2 무기막층(330)을 포함할 수 있다.In an embodiment, the thin film encapsulation layer 300 may be disposed on the organic light emitting diode 200 . The thin film encapsulation layer 300 may include at least one inorganic layer and at least one organic layer. In an embodiment, the thin film encapsulation layer 300 may include a first inorganic layer 310 , an organic layer 320 , and a second inorganic layer 330 that are sequentially stacked.

제1 무기막층(310), 및 제2 무기막층(330)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO)을 포함하는 그룹에서 선택된 적어도 하나 이상의 무기 절연물을 포함할 수 있다. 유기막층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.The first inorganic layer 310 and the second inorganic layer 330 are silicon oxide (SiO 2 ), silicon nitride (SiN X ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide ( TiO 2 ), tantalum oxide (Ta 2 O 5 ), hafnium oxide (HfO 2 ), and at least one inorganic insulating material selected from the group including zinc oxide (ZnO) may be included. The organic layer 320 may include a polymer-based material. Polymer-based materials include polyethylene terephthalate, polyethylene naphthalate, polycarbonate, polyimide, polyethylene sulfonate, polyoxymethylene, polyarylate, hexamethyldisiloxane, acrylic resin (e.g., polymethyl methacrylate, polyacrylic acid, etc.) or any combination thereof.

표시 장치가 하나의 기판(예컨대, 단일 폴리이미드 기판)으로 구비되는 경우, 글라스 기판에서 상기 기판을 분리시키는 과정에서 기판이 손상되는 경우가 존재하였다.When the display device is provided with one substrate (eg, a single polyimide substrate), there is a case in which the substrate is damaged in the process of separating the substrate from the glass substrate.

본 발명에서는 기판(100)이 제1 기판(101), 및 제2 기판(103)으로 구비될 수 있다. 기판(100)이 제1 기판(101), 및 제2 기판(103)으로 구비됨으로써, 기판(100)의 기계적 물성이 향상될 수 있다.In the present invention, the substrate 100 may include a first substrate 101 and a second substrate 103 . Since the substrate 100 is provided with the first substrate 101 and the second substrate 103 , mechanical properties of the substrate 100 may be improved.

고분자 수지로 구비된 제1 기판(101) 상에 고분자 수지로 구비된 제2 기판(103)이 직접 배치되는 경우, 제1 기판(101)과 제2 기판(103)의 점착력이 낮아 제1 기판(101)과 제2 기판(103)이 분리될 수 있다.When the second substrate 103 made of a polymer resin is directly disposed on the first substrate 101 made of a polymer resin, the adhesive force between the first substrate 101 and the second substrate 103 is low, so that the first substrate 101 and the second substrate 103 may be separated.

따라서, 제1 기판(101)과 제2 기판(103)의 낮은 점착력을 보완하기 위해 제1 기판(101)과 제2 기판(103) 사이에 제1 배리어층(102)이 개재될 수 있다. 즉, 제1 기판(101)과 제2 기판(103) 사이에 제1 배리어층(102)이 배치됨으로써, 제1 기판(101)과 제2 기판(103) 사이의 점착력이 향상될 수 있다.Accordingly, the first barrier layer 102 may be interposed between the first substrate 101 and the second substrate 103 to compensate for the low adhesion between the first substrate 101 and the second substrate 103 . That is, by disposing the first barrier layer 102 between the first substrate 101 and the second substrate 103 , the adhesive force between the first substrate 101 and the second substrate 103 may be improved.

일 실시예에서, 이차 이온 질량 분석기(SIMS, Secondary Ion Mass Spectrometer)를 이용하여 측정한 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소(C) 원자의 강도 평균값과 규소(Si) 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하를 만족할 수 있다.In one embodiment, the first barrier layer 102 and the second substrate 103 are in contact with each other from the surface of the first barrier layer 102 measured using a secondary ion mass spectrometer (SIMS). A ratio of the average intensity value of carbon (C) atoms up to a depth of 500 angstroms (Å) in the direction perpendicular to the substrate 101 and the average intensity value of silicon (Si) atoms may satisfy 0.0026 or more and 0.0238 or less.

제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소(C) 원자의 강도 평균값과 규소(Si) 원자의 강도 평균값의 비가 0.0026 미만인 경우, 제1 배리어층(102)에 포함된 탄소 원자의 수가 적어 제1 배리어층(102)과 제2 기판(103) 사이에 점착력이 낮아 제1 배리어층(102)과 제2 기판(103)이 분리(박리)되는 문제가 있다. 반면에, 현재의 공정 조건 상 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소(C) 원자의 강도 평균값과 규소(Si) 원자의 강도 평균값의 비가 0.0238을 초과하기 어려울 수 있다.The ratio of the average intensity value of carbon (C) atoms to the average intensity value of silicon (Si) atoms from the surface of the first barrier layer 102 to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 is less than 0.0026 In this case, the first barrier layer 102 and the second substrate 103 have a low adhesive force between the first barrier layer 102 and the second substrate 103 because the number of carbon atoms included in the first barrier layer 102 is low. There is a problem of this separation (separation). On the other hand, under current process conditions, the average intensity value of carbon (C) atoms from the surface of the first barrier layer 102 to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 and silicon (Si) It may be difficult for the ratio of the average strength values of atoms to exceed 0.0238.

따라서, 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소(C) 원자의 강도 평균값과 규소(Si) 원자의 강도 평균값의 비가 0.0026 이상 0.0238 이하를 만족하는 경우, 제1 배리어층(102)에 포함된 탄소 원자의 수가 증가하여 제1 배리어층(102)과 제2 기판(103) 사이에 점착력이 향상될 수 있다.Accordingly, the ratio of the average intensity value of carbon (C) atoms to the average intensity value of silicon (Si) atoms from the surface of the first barrier layer 102 to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 is When the content of 0.0026 or more and 0.0238 or less is satisfied, the number of carbon atoms included in the first barrier layer 102 may increase to improve adhesion between the first barrier layer 102 and the second substrate 103 .

또한, 일 실시예에서, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소(H) 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하일 수 있다.In addition, in one embodiment, the surface of the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 measured using X-ray photoelectron spectroscopy (XPS). The maximum value of the peak of the hydrogen (H) atomic concentration from to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 may be greater than 2.6x10 21 at/cm 3 and less than or equal to 3.3x10 21 at/cm 3 . .

또한, 일 실시예에서, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소(C) 원자 농도의 피크의 최대값은 2.5x1020 at/cm3 초과 5.2x1020 at/cm3 이하일 수 있다.In addition, in one embodiment, the surface of the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 measured using X-ray photoelectron spectroscopy (XPS). The maximum value of the peak of the carbon (C) atom concentration from to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 may be greater than 2.5x10 20 at/cm 3 and less than or equal to 5.2x10 20 at/cm 3 . .

일 실시예에서, 제1 배리어층(102)의 표면 거칠기는 78nm 이상일 수 있다. 제1 배리어층(102)의 표면 거칠기가 78nm 이상으로 구비됨으로써, 제1 배리어층(102)과 제2 기판(103) 사이의 접촉 면적이 증가하여 제1 배리어층(102)과 제2 기판(103) 사이의 점착력이 증가 할 수 있다. 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예를 들어, 제1 배리어층(102)과 제2 기판(103) 사이의 점착력은 200 gf/inch 이상일 수 있다.In one embodiment, the surface roughness of the first barrier layer 102 may be 78 nm or more. Since the surface roughness of the first barrier layer 102 is provided to be 78 nm or more, the contact area between the first barrier layer 102 and the second substrate 103 is increased to increase the first barrier layer 102 and the second substrate ( 103) may increase the adhesion between them. The adhesive force of the first barrier layer 102 may be 200 gf/inch or more. For example, the adhesive force between the first barrier layer 102 and the second substrate 103 may be 200 gf/inch or more.

이에 대해서는, 표시 장치의 제조 방법에서 보다 자세히 설명하기로 한다.This will be described in more detail in the manufacturing method of the display device.

도 6 내지 도 9는 일 실시예에 따른 표시 장치의 제조 방법을 개략적으로 도시한 단면도들이다.6 to 9 are cross-sectional views schematically illustrating a method of manufacturing a display device according to an exemplary embodiment.

이하에서는 도 6 내지 도 9를 참조하여 표시 장치의 제조 방법을 순차적으로 설명한다.Hereinafter, a method of manufacturing the display device will be sequentially described with reference to FIGS. 6 to 9 .

일 실시예에 따른 표시 장치의 제조 방법은 제1 기판(101)을 준비하는 단계, 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계, 제1 배리어층(102) 상에 제2 기판(103)을 형성하는 단계, 제2 기판(103) 상에 실리콘 반도체를 포함하는 제1 반도체층(A1), 및 제1 반도체층(A1)과 절연된 제1 게이트전극(G1)을 포함하는 제1 박막트랜지스터(T1)를 형성하는 단계, 제1 게이트전극(G1) 상에 절연층을 형성하는 단계, 및 절연층 상에 산화물 반도체를 포함하는 제2 반도체층(A2), 및 제2 반도체층(A2)과 절연된 제2 게이트전극(G2b)을 포함하는 제2 박막트랜지스터(T2)를 형성하는 단계를 포함할 수 있다.A method of manufacturing a display device according to an exemplary embodiment includes preparing a first substrate 101 , forming a first barrier layer 102 on the first substrate 101 , and forming a first barrier layer 102 on the first barrier layer 102 . forming a second substrate 103 on the second substrate 103, a first semiconductor layer A1 including a silicon semiconductor on the second substrate 103, and a first gate electrode G1 insulated from the first semiconductor layer A1 ) forming a first thin film transistor (T1) including, forming an insulating layer on the first gate electrode (G1), and a second semiconductor layer (A2) including an oxide semiconductor on the insulating layer, and forming a second thin film transistor T2 including a second gate electrode G2b insulated from the second semiconductor layer A2.

먼저, 도 6, 및 도 7을 참조하면, 제1 기판(101)을 준비하는 단계, 제1 기판(101) 상에 제1 배리어층(102)을 형성하는 단계, 및 제1 배리어층(102) 상에 제2 기판(103)을 형성하는 단계가 수행될 수 있다.First, referring to FIGS. 6 and 7 , preparing the first substrate 101 , forming the first barrier layer 102 on the first substrate 101 , and the first barrier layer 102 . ) forming the second substrate 103 may be performed.

일 실시예에서, 제1 기판(101)은 고분자 수지로 구비될 수 있다. 예컨대, 제1 기판(101)은 폴리이미드로 구비될 수 있다. 일 실시예에서, 제2 기판(103)은 고분자 수지로 구비될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 동일한 물질로 구비될 수 있다. 예컨대, 제1 기판(101)과 제2 기판(103) 모두 폴리이미드로 구비될 수 있다. 일 실시예에서, 제2 기판(103)은 제1 기판(101)과 상이한 물질로 구비될 수도 있다.In an embodiment, the first substrate 101 may be formed of a polymer resin. For example, the first substrate 101 may be made of polyimide. In an embodiment, the second substrate 103 may be formed of a polymer resin. In an embodiment, the second substrate 103 may be made of the same material as the first substrate 101 . For example, both the first substrate 101 and the second substrate 103 may be formed of polyimide. In an embodiment, the second substrate 103 may be made of a material different from that of the first substrate 101 .

일 실시예에서, 제1 배리어층(102)은 실리콘산화물(SiOX)로 구비될 수 있다. 일 실시예에서, 제1 배리어층(102)은 플라즈마 화학기상증착(PECVD)을 이용하여 형성될 수 있다.In an embodiment, the first barrier layer 102 may be formed of silicon oxide (SiO X ). In one embodiment, the first barrier layer 102 may be formed using plasma chemical vapor deposition (PECVD).

도 10은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 1에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다.10 is a graph illustrating a result of analyzing the first barrier layer prepared by Preparation Method 1 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS).

제조 방법 1은 파워(Power): 1480W, 스페이싱(Spacing) 750mils, 압력(Pressure): 1150mtorr, 아르곤(Ar): 93600sccm, 실레인(SiH4): 1400sccm의 조건에서 제1 배리어층(102)을 형성하였고, 비교예는 파워(Power): 9500W, 스페이싱(Spacing): 750mils, 압력(Pressure): 1000mtorr, 이산화질소(N2O): 99500sccm, 실레인(SiH4): 4320sccm의 조건에서 제1 배리어층(102)을 형성하였다.Manufacturing method 1 forms the first barrier layer 102 under the conditions of Power: 1480W, Spacing 750mils, Pressure: 1150mtorr, Argon (Ar): 93600sccm, Silane (SiH4): 1400sccm and Comparative Example is Power: 9500W, Spacing: 750mils, Pressure: 1000mtorr, nitrogen dioxide (N2O): 99500sccm, silane (SiH4): the first barrier layer 102 under the conditions of 4320sccm was formed.

도 10을 참조하면, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)가 비교예에 의해 제조된 제1 배리어층의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)보다 큰 것을 확인할 수 있다. 보다 구체적으로, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity) 평균값은 약 143 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity) 평균값은 약 28 c/s 이므로, 제조 방법 1에 의해 제조된 제1 배리어층(102)이 비교예에 의해 제조된 제1 배리어층에 비해 더 많은 탄소 원자를 포함할 수 있다.Referring to FIG. 10 , the intensity of carbon atoms according to the sputtering time of the first barrier layer 102 prepared by Manufacturing Method 1 is determined by the carbon atoms according to the sputtering time of the first barrier layer prepared by Comparative Example. It can be seen that it is larger than the intensity of More specifically, the average value of the intensity of carbon atoms from the surface of the first barrier layer 102 manufactured by Manufacturing Method 1 to a depth of 500 angstroms (Å) is about 143 c/s, and prepared by Comparative Example Since the average value of the intensity of carbon atoms from the surface of the first barrier layer to a depth of 500 angstroms (Å) is about 28 c/s, the first barrier layer 102 prepared by Manufacturing Method 1 is It may include more carbon atoms than the first barrier layer prepared by

제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 18183 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 16279 c/s 이므로, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0078일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0017 일 수 있다. 예컨대, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0074 내지 0.0082일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0016 내지 0.0018일 수 있다.The average value of the intensity of silicon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 1 to a depth of 500 angstroms (Å) is about 18183 c/s, and the first barrier prepared by Comparative Example Since the average value of the intensity of silicon atoms from the surface of the layer to a depth of 500 angstroms (Å) is about 16279 c/s, 500 angstroms (Å) from the surface of the first barrier layer 102 prepared by Manufacturing Method 1 The ratio of the average intensity value of carbon atoms to the depth and the average intensity value of silicon atoms may be about 0.0078, and the average intensity value of carbon atoms from the surface of the first barrier layer prepared in Comparative Example to a depth of 500 angstroms (Å) and The ratio of the average strength values of the silicon atoms may be about 0.0017. For example, the ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer 102 manufactured by Manufacturing Method 1 to a depth of 500 angstroms (Å) may be about 0.0074 to 0.0082, and compare A ratio of the average intensity value of carbon atoms up to a depth of 500 angstroms (Å) from the surface of the first barrier layer prepared by Example and the average intensity value of silicon atoms may be about 0.0016 to 0.0018.

비교예는 이산화질소(N2O)를 이용하여 제1 배리어층(102)을 형성하지만, 제조 방법 1은 이산화질소(N2O) 대신 아르곤(Ar)을 이용하여 제1 배리어층(102)을 형성할 수 있다. X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 제조 방법 1에 의해 제조된 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 약 3.3x1021 at/cm3 일 수 있다. 또한, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 비교예에 의해 제조된 제1 배리어층과 제2 기판이 접하는 제1 배리어층의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 약 2.5x1021 at/cm3 일 수 있다. 따라서, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 수소 원자 농도의 피크의 최대값이 비교예의 제1 배리어층의 수소 원자 농도의 피크의 최대값보다 클 수 있다.In the comparative example, the first barrier layer 102 is formed using nitrogen dioxide (N2O), but in the manufacturing method 1, the first barrier layer 102 may be formed using argon (Ar) instead of nitrogen dioxide (N2O). Of the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 manufactured by the manufacturing method 1 measured using X-ray photoelectron spectroscopy (XPS) The maximum value of the peak of the hydrogen atom concentration from the surface to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 may be about 3.3x10 21 at/cm 3 . In addition, from the surface of the first barrier layer in contact with the first barrier layer and the second substrate prepared according to the comparative example measured using X-ray photoelectron spectroscopy (XPS, X-ray Photoelectron Spectroscopy), the first substrate 101 The maximum value of the peak of the hydrogen atom concentration up to a depth of 500 angstroms (Å) in the direction perpendicular to may be about 2.5x10 21 at/cm 3 . Accordingly, the maximum value of the peak of the hydrogen atom concentration of the first barrier layer 102 manufactured by Manufacturing Method 1 may be greater than the maximum value of the peak of the hydrogen atom concentration of the first barrier layer of Comparative Example.

예컨대, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 제조 방법 1에 의해 제조된 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하일 수 있다.For example, the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 manufactured by the manufacturing method 1 measured using X-ray photoelectron spectroscopy (XPS). ) from the surface of the first substrate 101 in a direction perpendicular to the first substrate 101, the maximum value of the peak of the hydrogen atom concentration to a depth of 500 angstroms (Å) can be more than 2.6x10 21 at/cm 3 3.3x10 21 at/cm 3 or less .

제조 방법 1에 의해 제조된 제1 배리어층(102)에 포함된 탄소와 수소의 함량이 증가하므로, 제1 배리어층(102)과 제2 기판(103)의 화학적 결합이 증가될 수 있다. 따라서, 제1 배리어층(102)과 제2 기판(103)의 점착력이 향상될 수 있다. 비교예에 의해 제조된 제1 배리어층의 제1 배리어층(102)의 점착력은 약 50 gf/inch 이지만, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예컨대, 제조 방법 1에 의해 제조된 제1 배리어층(102)의 점착력은 약 290 gf/inch일 수 있다.Since the content of carbon and hydrogen included in the first barrier layer 102 manufactured by Manufacturing Method 1 increases, a chemical bond between the first barrier layer 102 and the second substrate 103 may be increased. Accordingly, adhesion between the first barrier layer 102 and the second substrate 103 may be improved. Although the adhesive force of the first barrier layer 102 of the first barrier layer prepared by Comparative Example is about 50 gf/inch, the adhesive force of the first barrier layer 102 prepared by Manufacturing Method 1 is 200 gf/inch or more. can For example, the adhesive force of the first barrier layer 102 manufactured by Manufacturing Method 1 may be about 290 gf/inch.

도 11은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 2에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다. 제조 방법 2와 비교예는 동일한 조건에서 제1 배리어층(102), 및 상기 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후, 제조 방법 2에는 350℃ 내지 460℃의 온도에서 열처리를 수행하였고, 비교예는 열처리를 수행하지 않았다.11 is a graph illustrating a result of analyzing the first barrier layer prepared by Preparation Method 2 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS). Manufacturing Method 2 and Comparative Example are performed under the same conditions as the first barrier layer 102 and the second substrate 103 on the first barrier layer 102, followed by Manufacturing Method 2 at 350° C. to 460° C. Heat treatment was performed at a temperature, and the comparative example was not subjected to heat treatment.

도 11을 참조하면, 열처리가 수행된 제1 배리어층(102)의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)가 열처리가 수행되지 않은 제1 배리어층의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)보다 큰 것을 확인할 수 있다. 보다 구체적으로, 제조 방법 2에 의해 열처리가 수행된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity)의 평균값은 약 46 c/s 이고, 비교예에 따른 열처리가 수행되지 않은 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity)의 평균값은 약 28 c/s 이므로, 열처리가 수행된 제1 배리어층(102)이 열처리가 수행되지 않은 제1 배리어층에 비해 더 많은 탄소 원자를 포함할 수 있다.Referring to FIG. 11 , the intensity of carbon atoms according to the sputtering time of the first barrier layer 102 on which the heat treatment is performed (Intensity) of the carbon atoms according to the sputtering time of the first barrier layer on which the heat treatment is not performed (Intensity) ) is larger than that. More specifically, the average value of the intensity of carbon atoms from the surface of the first barrier layer 102 subjected to the heat treatment by Manufacturing Method 2 to a depth of 500 angstroms (Å) is about 46 c/s, Comparative Example Since the average value of the intensity of carbon atoms from the surface of the first barrier layer not subjected to heat treatment according to The first barrier layer to which this heat treatment has not been performed may include more carbon atoms.

제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 17038 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 16279 c/s 이므로, 제조 방법 2에 의해 열처리가 수행된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0027일 수 있고 비교예에 의해 열처리가 수행되지 않은 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0017일 수 있다. 예컨대, 제조 방법 2에 따라 열처리가 수행된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 내지 0.0028일 수 있고, 비교예에 따라 열처리가 수행되지 않은 제2 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0016 내지 0.0018일 수 있다.The average value of the intensity of silicon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 1 to a depth of 500 angstroms (Å) is about 17038 c/s, and the first barrier prepared by Comparative Example Since the average value of the intensity of silicon atoms from the surface of the layer to a depth of 500 angstroms (Å) is about 16279 c/s, 500 angstroms ( A ratio of the average intensity value of carbon atoms to the depth and the average intensity value of silicon atoms may be about 0.0027, and carbon atoms up to a depth of 500 angstroms (Å) from the surface of the first barrier layer on which heat treatment has not been performed according to Comparative Example A ratio of the average intensity value of the silicon atom to the average intensity value of silicon atoms may be about 0.0017. For example, the ratio of the average strength value of carbon atoms to the strength average value of silicon atoms from the surface of the first barrier layer 102 subjected to the heat treatment according to Manufacturing Method 2 to a depth of 500 angstroms (Å) may be 0.0026 to 0.0028, According to the comparative example, a ratio of the average strength value of carbon atoms to a depth of 500 angstroms (Å) from the surface of the second barrier layer 102 on which heat treatment is not performed may be 0.0016 to 0.0018.

일 실시예에서, 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 열처리를 수행할 수 있다. 예컨대, 350℃ 내지 460℃의 온도에서 열처리를 수행할 수 있다. 이때, 열처리 온도가 350℃ 미만인 경우, 탄소, 및/또는 수소가 확산하는데 필요한 충분한 에너지가 공급되지 못하여 제1 배리어층(102)에 포함된 탄소 함량이 낮아질 수 있다. 반면에 열처리 온도가 460℃ 초과인 경우, 제1 기판(101), 및/또는 제2 기판(103)이 손상될 수 있다. 따라서, 350℃ 내지 460℃의 온도에서 열처리를 수행함으로써, 제1 배리어층(102)의 탄소 함량이 증가할 수 있다. 이때, 열처리 시간은 약 200초일 수 있다.In an embodiment, a heat treatment may be performed after the second substrate 103 is formed on the first barrier layer 102 . For example, the heat treatment may be performed at a temperature of 350 °C to 460 °C. In this case, when the heat treatment temperature is less than 350° C., sufficient energy for diffusion of carbon and/or hydrogen may not be supplied, so that the carbon content included in the first barrier layer 102 may be lowered. On the other hand, when the heat treatment temperature exceeds 460° C., the first substrate 101 and/or the second substrate 103 may be damaged. Accordingly, by performing the heat treatment at a temperature of 350° C. to 460° C., the carbon content of the first barrier layer 102 may increase. In this case, the heat treatment time may be about 200 seconds.

제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 열처리가 수행되는 경우, 제1 배리어층(102) 내에 탄소와 수소의 함량이 증가하여 제1 배리어층(102)과 제2 기판(103)의 화학적 결합이 증가될 수 있다. 따라서, 제1 배리어층(102)과 제2 기판(103)의 점착력이 향상될 수 있다. 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 열처리가 수행되는 경우 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예컨대, 제1 배리어층(102)의 점착력은 약 725 gf/inch일 수 있다When the heat treatment is performed after forming the second substrate 103 on the first barrier layer 102 , the content of carbon and hydrogen in the first barrier layer 102 increases, so that the first barrier layer 102 and the second substrate 103 are formed. 2 The chemical bonding of the substrate 103 may be increased. Accordingly, adhesion between the first barrier layer 102 and the second substrate 103 may be improved. When heat treatment is performed after forming the second substrate 103 on the first barrier layer 102 , the adhesive force of the first barrier layer 102 may be 200 gf/inch or more. For example, the adhesive force of the first barrier layer 102 may be about 725 gf/inch.

일 실시예에서, 제1 배리어층(102)의 표면 거칠기를 향상시켜 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다. 제조 방법 3은 비교예와 파워(Power), 압력(Pressure) 등의 조건은 동일하되, 비교예에 비해 스페이싱(Spacing)을 증가시킴으로써, 제1 배리어층(102)의 표면 거칠기를 향상시킬 수 있다. 예컨대, 스페이싱(Spacing)을 750mils에서 850mils으로 증가시킴으로써, 제1 배리어층(102)의 표면 거칠기를 향상시킬 수 있다. 일 실시예에서, 제1 배리어층(102)의 표면 거칠기는 78 nm 이상일 수 있고, 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예컨대, 제1 배리어층(102)의 점착력은 약 206 gf/inch 이상일 수 있다.In an embodiment, the adhesion between the first barrier layer 102 and the second substrate 103 may be improved by improving the surface roughness of the first barrier layer 102 . In Manufacturing Method 3, the conditions such as power and pressure are the same as those of the comparative example, but by increasing the spacing compared to the comparative example, the surface roughness of the first barrier layer 102 can be improved. . For example, by increasing the spacing from 750 mils to 850 mils, the surface roughness of the first barrier layer 102 may be improved. In one embodiment, the surface roughness of the first barrier layer 102 may be 78 nm or more, and the adhesive force of the first barrier layer 102 may be 200 gf/inch or more. For example, the adhesive force of the first barrier layer 102 may be greater than or equal to about 206 gf/inch.

제1 배리어층(102)의 표면 거칠기를 향상됨으로써, 제1 배리어층(102)과 제2 기판(103)의 접촉 면적이 증가되어 증가시켜, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상될 수 있다.By improving the surface roughness of the first barrier layer 102 , the contact area between the first barrier layer 102 and the second substrate 103 is increased and increased, so that the first barrier layer 102 and the second substrate 103 are increased. ) can improve the adhesion.

도 12는 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 1에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다. 제조 방법 4는 파워(Power): 1480W, 스페이싱(Spacing): 750mils, 압력(Pressure): 1150mtorr, 아르곤(Ar): 93600sccm, 실레인(SiH4): 1400sccm의 조건에서 제1 배리어층(102)을 형성한 후, 열처리를 수행하였고, 비교예는 파워(Power): 9500W, 스페이싱(Spacing): 750mils, 압력(Pressure): 1000mtorr, 이산화질소(N2O): 99500sccm, 실레인(SiH4): 4320sccm의 조건에서 제1 배리어층(102)을 형성한 후, 열처리를 수행하지 않았다. 이때, 열처리는 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 350℃ 내지 460℃의 온도에서 약 200초 동안 수행하였다.12 is a graph illustrating a result of analyzing the first barrier layer prepared by Preparation Method 1 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS). Manufacturing method 4 is a power (Power): 1480W, spacing (Spacing): 750mils, pressure (Pressure): 1150mtorr, argon (Ar): 93600sccm, silane (SiH4): the first barrier layer 102 under the conditions of 1400sccm After the formation, heat treatment was performed, and Comparative Example was under the conditions of Power: 9500W, Spacing: 750mils, Pressure: 1000mtorr, Nitrogen Dioxide (N2O): 99500sccm, Silane (SiH4): 4320sccm After forming the first barrier layer 102 , no heat treatment was performed. In this case, the heat treatment was performed at a temperature of 350° C. to 460° C. for about 200 seconds after the second substrate 103 was formed on the first barrier layer 102 .

도 12를 참조하면, 제조 방법 4에 의해 제조된 제1 배리어층(102)의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)가 비교예에 의해 제조된 제1 배리어층의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)보다 큰 것을 확인할 수 있다. 보다 구체적으로, 제조 방법 4에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity)의 평균값은 약 418 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소의 원자 강도(Intensity)의 평균값은 약 28 c/s 이므로, 제조 방법 4에 의해 제조된 제1 배리어층(102)이 비교예에 의해 제조된 제1 배리어층에 비해 더 많은 탄소 원자를 포함할 수 있다.Referring to FIG. 12 , the intensity of carbon atoms according to the sputtering time of the first barrier layer 102 prepared by Manufacturing Method 4 is the carbon atom according to the sputtering time of the first barrier layer prepared by Comparative Example. It can be seen that it is larger than the intensity of More specifically, the average value of the intensity of carbon atoms from the surface of the first barrier layer 102 manufactured by Manufacturing Method 4 to a depth of 500 angstroms (Å) is about 418 c/s, and by Comparative Example Since the average value of the atomic intensity of carbon from the surface of the prepared first barrier layer to a depth of 500 angstroms (Å) is about 28 c/s, the first barrier layer 102 prepared by Manufacturing Method 4 is compared It may include more carbon atoms than the first barrier layer prepared by example.

제조 방법 1에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 18375 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 16279 c/s 이므로, 제조 방법 4에 의해 제조된 제1 배리어층(102) 의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0227일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0017일 수 있다.The average value of the intensity of silicon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 1 to a depth of 500 angstroms (Å) is about 18375 c/s, and the first barrier prepared by Comparative Example Since the average value of the intensity of silicon atoms from the surface of the layer to a depth of 500 angstroms (Å) is about 16279 c/s, 500 angstroms (Å) from the surface of the first barrier layer 102 prepared by manufacturing method 4 The ratio of the average strength value of carbon atoms to the depth and the average strength value of silicon atoms may be about 0.0227, and the average strength value of carbon atoms from the surface of the first barrier layer prepared by Comparative Example to a depth of 500 angstroms (Å) and The ratio of the average strength values of the silicon atoms may be about 0.0017.

예컨대, 제조 방법 4에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0216 내지 0.0238일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0016 내지 0.0018일 수 있다.For example, the ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer 102 manufactured by Manufacturing Method 4 to a depth of 500 angstroms (Å) may be about 0.0216 to 0.0238, and compare A ratio of the average intensity value of carbon atoms up to a depth of 500 angstroms (Å) from the surface of the first barrier layer prepared by Example and the average intensity value of silicon atoms may be about 0.0016 to 0.0018.

비교예는 이산화질소(N2O)를 이용하여 제1 배리어층(102)을 형성하지만, 제조 방법 4는 이산화질소(N2O) 대신 아르곤(Ar)을 이용하여 제1 배리어층(102)을 형성할 수 있다. X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 제조 방법 4에 의해 제조된 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 약 3.3x1021 at/cm3 일 수 있다. 또한, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 비교예에 의해 제조된 제1 배리어층과 제2 기판이 접하는 제1 배리어층의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 약 2.5x1021 at/cm3 일 수 있다. 따라서, 제조 방법 4에 의해 제조된 제1 배리어층(102)의 수소 원자 농도의 피크의 최대값이 비교예의 제1 배리어층의 수소 원자 농도의 피크의 최대값보다 클 수 있다.In the comparative example, the first barrier layer 102 is formed using nitrogen dioxide (N2O), but in the manufacturing method 4, the first barrier layer 102 may be formed using argon (Ar) instead of nitrogen dioxide (N2O). Of the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 manufactured by the manufacturing method 4 measured using X-ray photoelectron spectroscopy (XPS) The maximum value of the peak of the hydrogen atom concentration from the surface to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 may be about 3.3x10 21 at/cm 3 . In addition, from the surface of the first barrier layer in contact with the first barrier layer and the second substrate prepared according to the comparative example measured using X-ray photoelectron spectroscopy (XPS, X-ray Photoelectron Spectroscopy), the first substrate 101 The maximum value of the peak of the hydrogen atom concentration up to a depth of 500 angstroms (Å) in the direction perpendicular to may be about 2.5x10 21 at/cm 3 . Therefore, the maximum value of the peak of the hydrogen atom concentration of the first barrier layer 102 manufactured by Manufacturing Method 4 may be greater than the maximum value of the peak of the hydrogen atom concentration of the first barrier layer of Comparative Example.

예컨대, X선 광전자 분석(XPS, X-ray Photoelectron Spectroscopy)를 이용하여 측정한 상기 제조 방법 1에 의해 제조된 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하일 수 있다.For example, the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 manufactured by the manufacturing method 1 measured using X-ray photoelectron spectroscopy (XPS). ) from the surface of the first substrate 101 in a direction perpendicular to the first substrate 101, the maximum value of the peak of the hydrogen atom concentration to a depth of 500 angstroms (Å) can be more than 2.6x10 21 at/cm 3 3.3x10 21 at/cm 3 or less .

제조 방법 1에 의해 제조된 제1 배리어층(102)에 포함된 탄소와 수소의 함량이 증가하므로, 제1 배리어층(102)과 제2 기판(103)의 화학적 결합이 증가될 수 있다. 따라서, 제1 배리어층(102)과 제2 기판(103)의 점착력이 향상될 수 있다.Since the content of carbon and hydrogen included in the first barrier layer 102 manufactured by Manufacturing Method 1 increases, a chemical bond between the first barrier layer 102 and the second substrate 103 may be increased. Accordingly, adhesion between the first barrier layer 102 and the second substrate 103 may be improved.

제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 열처리가 수행되는 경우, 제1 배리어층(102)과 제2 기판(103)의 화학적 결합이 증가될 수 있다. 따라서, 제1 배리어층(102)의 점착력이 향상될 수 있다. 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예컨대, 제1 배리어층(102)의 점착력은 약 1045 gf/inch일 수 있다.When heat treatment is performed after forming the second substrate 103 on the first barrier layer 102 , chemical bonding between the first barrier layer 102 and the second substrate 103 may increase. Accordingly, the adhesive force of the first barrier layer 102 may be improved. The adhesive force of the first barrier layer 102 may be 200 gf/inch or more. For example, the adhesive force of the first barrier layer 102 may be about 1045 gf/inch.

도 13은 이차 이온 질량 분석기(SIMS)를 이용하여 제조 방법 5에 의해 제조된 제1 배리어층과 비교예에 의해 제조된 제1 배리어층을 분석한 결과를 도시한 그래프이다. 제조 방법 5에 의해 제조된 제1 배리어층(102)은 제조 방법 3과 같이 비교예에 의해 제조된 제1 배리어층에 비해 표면 거칠기가 향상되었고, 표면 거칠기가 향상된 제1 배리어층(102)을 형성한 후 열처리를 수행하였고, 비교예는 열처리를 수행하지 않았다. 이때, 열처리는 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 350℃ 내지 460℃의 온도에서 약 200초 동안 수행하였다.13 is a graph showing the results of analysis of the first barrier layer prepared by Preparation Method 5 and the first barrier layer prepared by Comparative Example using a secondary ion mass spectrometer (SIMS). The first barrier layer 102 manufactured by Manufacturing Method 5 has improved surface roughness compared to the first barrier layer prepared by Comparative Example as in Manufacturing Method 3, and the first barrier layer 102 with improved surface roughness After formation, heat treatment was performed, and the comparative example was not subjected to heat treatment. In this case, the heat treatment was performed at a temperature of 350° C. to 460° C. for about 200 seconds after the second substrate 103 was formed on the first barrier layer 102 .

도 13을 참조하면, 제조 방법 5에 의해 제조된 제1 배리어층(102)의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)가 비교예에 의해 제조된 제1 배리어층의 스퍼터링 시간에 따른 탄소 원자의 강도(Intensity)보다 큰 것을 확인할 수 있다. 보다 구체적으로, 제조 방법 5에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity)의 평균값은 약 72 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도(Intensity)의 평균값은 약 28 c/s 이므로, 제조 방법 5에 의해 제조된 제1 배리어층(102)이 비교예에 의해 제조된 제1 배리어층에 비해 더 많은 탄소 원자를 포함할 수 있다.Referring to FIG. 13 , the intensity of carbon atoms according to the sputtering time of the first barrier layer 102 manufactured by Manufacturing Method 5 is determined by the carbon atoms according to the sputtering time of the first barrier layer prepared by Comparative Example. It can be seen that it is larger than the intensity of More specifically, the average value of the intensity of carbon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 5 to a depth of 500 angstroms (Å) is about 72 c/s, and by Comparative Example Since the average value of the intensity of carbon atoms from the surface of the prepared first barrier layer to a depth of 500 angstroms (Å) is about 28 c/s, the first barrier layer 102 prepared by Manufacturing Method 5 is compared It may include more carbon atoms than the first barrier layer prepared by example.

제조 방법 5에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 17079 c/s 이고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 규소 원자의 강도(Intensity) 평균값은 약 16279 c/s 이므로, 제조 방법 5에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0042일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0017 일 수 있다.The average value of the intensity of silicon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 5 to a depth of 500 angstroms (Å) is about 17079 c/s, and the first barrier prepared by Comparative Example Since the average value of the intensity of silicon atoms from the surface of the layer to a depth of 500 angstroms (Å) is about 16279 c/s, 500 angstroms (Å) from the surface of the first barrier layer 102 prepared by manufacturing method 5 The ratio of the average strength value of carbon atoms to the depth and the average strength value of silicon atoms may be about 0.0042, and the average strength value of carbon atoms from the surface of the first barrier layer prepared in Comparative Example to a depth of 500 angstroms (Å) and The ratio of the average strength values of the silicon atoms may be about 0.0017.

제조 방법 5에 의해 제조된 제1 배리어층(102)의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.004 내지 0.0044일 수 있고, 비교예에 의해 제조된 제1 배리어층의 표면으로부터 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 약 0.0016 내지 0.0018일 수 있다.The ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer 102 prepared by Manufacturing Method 5 to a depth of 500 angstroms (Å) may be about 0.004 to 0.0044, and in Comparative Example A ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer prepared by the method to a depth of 500 angstroms (Å) may be about 0.0016 to 0.0018.

제1 배리어층(102)의 형성 시, 파워(Power), 압력(Pressure) 등의 조건은 동일하되, 스페이싱(Spacing)을 증가시킴으로써, 제1 배리어층(102)의 표면 거칠기를 향상시킬 수 있다. 예컨대, 스페이싱(Spacing)을 750mils에서 850mils로 증가시킴으로써, 제1 배리어층(102)의 표면 거칠기를 향상시킬 수 있다. 일 실시예에서, 제1 배리어층(102)의 표면 거칠기는 78 nm 이상일 수 있다.When the first barrier layer 102 is formed, the conditions such as power and pressure are the same, but by increasing the spacing, the surface roughness of the first barrier layer 102 can be improved. . For example, by increasing the spacing from 750 mils to 850 mils, the surface roughness of the first barrier layer 102 may be improved. In one embodiment, the surface roughness of the first barrier layer 102 may be 78 nm or more.

제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 열처리가 수행되는 경우, 제1 배리어층(102)과 제2 기판(103)의 화학적 결합이 증가될 수 있다. 따라서, 제1 배리어층(102)의 점착력이 향상될 수 있다.When heat treatment is performed after forming the second substrate 103 on the first barrier layer 102 , chemical bonding between the first barrier layer 102 and the second substrate 103 may increase. Accordingly, the adhesive force of the first barrier layer 102 may be improved.

일 실시예에서, 제1 배리어층(102)의 점착력은 200 gf/inch 이상일 수 있다. 예컨대, 제1 배리어층(102)의 점착력은 약 778 gf/inch일 수 있다.In one embodiment, the adhesive force of the first barrier layer 102 may be 200 gf/inch or more. For example, the adhesive force of the first barrier layer 102 may be about 778 gf/inch.

제조 방법 1에서와 같이 파워(Power): 1480W, 스페이싱(Spacing): 750mils, 압력(Pressure): 1150mtorr, 아르곤(Ar): 93600sccm, 실레인(SiH4): 1400sccm의 조건에서 제1 배리어층(102)을 형성함으로써, 제1 배리어층(102)에 포함된 탄소 함량을 향상시킬 수 있고, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다. 일 실시예에서, 제조 방법 1에서 파워(Power)와 실레인(SiH4)의 비는 2.2 이하일 수 있다. 구체적으로, 제조 방법 1에서 파워(Power)는 1000W 내지 150000W의 값을 갖고, 실레인(SiH4)은 500sccm 내지 100000sccm의 값을 갖되, 파워(Power)와 실레인(SiH4)의 비는 2.2 이하일 수 있다.As in Manufacturing Method 1, Power: 1480W, Spacing: 750mils, Pressure: 1150mtorr, Argon (Ar): 93600sccm, Silane (SiH4): 1400sccm under conditions of the first barrier layer 102 ), the carbon content included in the first barrier layer 102 may be improved, and the adhesion between the first barrier layer 102 and the second substrate 103 may be improved. In an embodiment, in the manufacturing method 1, a ratio of power to silane (SiH4) may be 2.2 or less. Specifically, in manufacturing method 1, power has a value of 1000W to 150000W, silane (SiH4) has a value of 500sccm to 100000sccm, but the ratio of power and silane (SiH4) can be 2.2 or less there is.

제조 방법 2에서와 같이 제1 배리어층(102) 상에 제2 기판(103)을 형성한 후에 350℃ 내지 460℃의 온도에서 약 200초 동안 열처리를 수행함으로써, 제1 배리어층(102)에 포함된 탄소 함량을 향상시킬 수 있고, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다.After forming the second substrate 103 on the first barrier layer 102 as in Manufacturing Method 2, heat treatment is performed at a temperature of 350° C. to 460° C. for about 200 seconds, thereby forming the first barrier layer 102. The contained carbon content may be improved, and adhesiveness between the first barrier layer 102 and the second substrate 103 may be improved.

제조 방법 3에서와 같이, 스페이싱(Spacing)을 증가시킴으로써, 제1 배리어층(102)의 표면 거칠기를 향상시킬 수 있고, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다. 예를 들어, 스페이싱(Spacing)은 850mils 이상 2000mils 미만일 수 있다. 또한, 이때의 압력(Pressure)은 1000mtorr 이하일 수 있다.As in the manufacturing method 3, by increasing the spacing, the surface roughness of the first barrier layer 102 can be improved, and the adhesion between the first barrier layer 102 and the second substrate 103 can be improved. can For example, the spacing may be greater than or equal to 850 mils and less than 2000 mils. In addition, the pressure at this time may be 1000 mtorr or less.

제조 방법 4에서와 같이, 파워(Power): 1480W, 스페이싱(Spacing): 750mils, 압력(Pressure): 1150mtorr, 아르곤(Ar): 93600sccm, 실레인(SiH4): 1400sccm의 조건에서 제1 배리어층(102)을 형성하고 350℃ 내지 460℃의 온도에서 약 200초 동안 열처리를 수행함으로써, 제1 배리어층(102)에 포함된 수소, 및/또는 탄소 함량을 향상시킬 수 있고, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다.As in Manufacturing Method 4, Power: 1480W, Spacing: 750mils, Pressure: 1150mtorr, Argon (Ar): 93600sccm, Silane (SiH4): 1400sccm under conditions of a first barrier layer ( 102) and performing heat treatment at a temperature of 350 ° C. to 460 ° C. for about 200 seconds, the hydrogen and / or carbon content contained in the first barrier layer 102 can be improved, and the first barrier layer ( 102 ) and the second substrate 103 may improve adhesion.

제조 방법 5에서와 같이, 표면 거칠기가 향상된 제1 배리어층(102)에 350℃ 내지 460℃의 온도에서 약 200초 동안 열처리를 수행함으로써, 제1 배리어층(102)에 포함된 탄소 함량을 향상시킬 수 있고, 제1 배리어층(102)과 제2 기판(103)의 점착력을 향상시킬 수 있다.As in Manufacturing Method 5, the carbon content contained in the first barrier layer 102 is improved by performing heat treatment on the first barrier layer 102 with improved surface roughness at a temperature of 350° C. to 460° C. for about 200 seconds. and the adhesive force between the first barrier layer 102 and the second substrate 103 may be improved.

제조 방법 1 내지 제조 방법 5에 의해 제조된 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하일 수 있다. 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비가 0.0026 미만인 경우 제1 배리어층(102)과 제2 기판(103) 사이의 점착력이 낮아 제1 배리어층(102)과 제2 기판(103)이 분리(박리)될 수 있다. 반면에, 현재 공정 한계 상 제1 배리어층(102)에 포함된 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비가 0.0238을 초과하기 어려울 수 있다. 따라서, 제1 배리어층(102)과 제2 기판(103)이 접하는 제1 배리어층(102)의 표면으로부터 제1 기판(101)에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하로 구비됨으로써, 제1 배리어층(102)과 제2 기판(103) 사이의 점착력을 향상되어 제1 배리어층(102)과 제2 기판(103)이 분리(박리)되는 것을 방지 또는 최소화할 수 있다.500 angstroms in a direction perpendicular to the first substrate 101 from the surface of the first barrier layer 102 in contact with the first barrier layer 102 and the second substrate 103 manufactured by Manufacturing Methods 1 to 5 The ratio of the average intensity value of carbon atoms to the depth of (Å) and the average intensity value of silicon atoms may be 0.0026 or more and 0.0238 or less. The average intensity value of carbon atoms from the surface of the first barrier layer 102 in which the first barrier layer 102 and the second substrate 103 are in contact to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate 101 . When the ratio of the average strength of the silicon atoms and the silicon atoms is less than 0.0026, the adhesive force between the first barrier layer 102 and the second substrate 103 is low, so that the first barrier layer 102 and the second substrate 103 are separated (peeled). can On the other hand, it may be difficult for the ratio of the average intensity value of carbon atoms included in the first barrier layer 102 to the average intensity value of silicon atoms to exceed 0.0238 due to current process limitations. Therefore, from the surface of the first barrier layer 102 in which the first barrier layer 102 and the second substrate 103 are in contact with each other in a direction perpendicular to the first substrate 101, the carbon atoms up to a depth of 500 angstroms (Å) The ratio of the average strength value and the average strength value of silicon atoms is provided in a range of 0.0026 or more and 0.0238 or less, thereby improving the adhesion between the first barrier layer 102 and the second substrate 103 , and thus the first barrier layer 102 and the second substrate. It is possible to prevent or minimize the separation (delamination) of (103).

도 8을 참조하면, 제1 배리어층(102) 상에 제2 기판(103)을 형성하는 단계 이후에, 제2 기판(103) 상에 실리콘 반도체를 포함하는 제1 반도체층(A1), 및 제1 반도체층(A1)과 절연된 제1 게이트전극(G1)을 포함하는 제1 박막트랜지스터(T1)를 형성하는 단계가 수행될 수 있다.Referring to FIG. 8 , after the step of forming the second substrate 103 on the first barrier layer 102 , the first semiconductor layer A1 including a silicon semiconductor on the second substrate 103 , and The step of forming the first thin film transistor T1 including the first gate electrode G1 insulated from the first semiconductor layer A1 may be performed.

제2 기판(103) 상에는 제2 배리어층(104)이 형성될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 동일한 물질로 구비될 수 있다. 일 실시예에서, 제2 배리어층(104)은 제1 배리어층(102)과 상이한 물질로 구비될 수 있다.A second barrier layer 104 may be formed on the second substrate 103 . In one embodiment, the second barrier layer 104 may be formed of the same material as the first barrier layer 102 . In one embodiment, the second barrier layer 104 may be made of a different material than the first barrier layer 102 .

제2 배리어층(104) 상에는 버퍼층(105)이 형성될 수 있다. 일 실시예에서, 버퍼층(105)은 실리콘산화물(SiOX) 또는 실리콘질화물(SiNX)로 구비될 수 있다. 또는, 버퍼층(105)은 실리콘산화물(SiOX), 및 실리콘질화물(SiNX) 다층 구조로 구비될 수도 있다.A buffer layer 105 may be formed on the second barrier layer 104 . In an embodiment, the buffer layer 105 may be formed of silicon oxide (SiO X ) or silicon nitride (SiN X ). Alternatively, the buffer layer 105 may have a multilayer structure of silicon oxide (SiO X ) and silicon nitride (SiN X ).

버퍼층(105) 상에는 실리콘 반도체를 포함하는 제1 반도체층(A1), 및 제1 반도체층(A1)과 절연된 제1 게이트전극(G1)을 포함하는 제1 박막트랜지스터(T1)가 형성될 수 있다.A first thin film transistor T1 including a first semiconductor layer A1 including a silicon semiconductor and a first gate electrode G1 insulated from the first semiconductor layer A1 may be formed on the buffer layer 105 . there is.

일 실시예에서, 제1 반도체층(A1)은 실리콘반도체를 포함할 수 있다. 예컨대, 제1 반도체층(A1)은 비정질 실리콘(a-Si) 또는 비정질 실리콘(a-Si)을 결정화한 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.In an embodiment, the first semiconductor layer A1 may include a silicon semiconductor. For example, the first semiconductor layer A1 may include amorphous silicon (a-Si) or low temperature poly-silicon (LTPS) obtained by crystallizing amorphous silicon (a-Si).

제1 반도체층(A1) 상에는 제1 절연층(107)이 형성되고, 제1 절연층(107) 상에는 제1 게이트전극(G1)이 형성될 수 있다. 제1 절연층(107)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 제1 게이트전극(G1)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.A first insulating layer 107 may be formed on the first semiconductor layer A1 , and a first gate electrode G1 may be formed on the first insulating layer 107 . The first insulating layer 107 may include an inorganic material including an oxide or a nitride. The first gate electrode G1 includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and at least one metal selected from copper (Cu) to be formed as a single layer or multi-layer can

제1 절연층(107) 상에는 스토리지 커패시터(Cst)가 형성될 수 있다. 스토리지 커패시터(Cst)는 제1 전극(CE1), 및 제1 전극(CE1)과 중첩되는 제2 전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)의 제1 전극(CE1)과 제2 전극(CE2)은 제2 절연층(109)을 사이에 두고 중첩될 수 있다.A storage capacitor Cst may be formed on the first insulating layer 107 . The storage capacitor Cst may include a first electrode CE1 and a second electrode CE2 overlapping the first electrode CE1 . The first electrode CE1 and the second electrode CE2 of the storage capacitor Cst may overlap with the second insulating layer 109 interposed therebetween.

도 9를 참조하면, 제2 기판(103) 상에 실리콘 반도체를 포함하는 제1 반도체층(A1), 및 제1 반도체층(A1)과 절연된 제1 게이트전극(G1)을 포함하는 제1 박막트랜지스터(T1)를 형성하는 단계 이후에, 제1 게이트전극(G1) 상에 절연층을 형성하는 단계, 및 절연층 상에 산화물 반도체를 포함하는 제2 반도체층(A2), 및 제2 반도체층(A2)과 절연된 제2 게이트전극(G2b)을 포함하는 제2 박막트랜지스터(T2)를 형성하는 단계가 더 수행될 수 있다.Referring to FIG. 9 , a first semiconductor layer A1 including a silicon semiconductor and a first gate electrode G1 insulated from the first semiconductor layer A1 on a second substrate 103 are provided. After forming the thin film transistor T1 , forming an insulating layer on the first gate electrode G1 , and a second semiconductor layer A2 including an oxide semiconductor on the insulating layer, and a second semiconductor The step of forming the second thin film transistor T2 including the layer A2 and the insulated second gate electrode G2b may be further performed.

제2 절연층(109) 상에는 하부 게이트전극(G2a), 산화물 반도체를 포함하는 제2 반도체층(A2), 및 제2 반도체층(A2)과 절연된 제2 게이트전극(G2b)을 포함하는 제2 박막트랜지스터(T2)가 형성될 수 있다.The second insulating layer 109 includes a lower gate electrode G2a, a second semiconductor layer A2 including an oxide semiconductor, and a second gate electrode G2b insulated from the second semiconductor layer A2. Two thin film transistors T2 may be formed.

제2 절연층(109) 상에는 하부 게이트전극(G2a)이 형성될 수 있다. 하부 게이트전극(G2a)은 상부에 배치된 제2 반도체층(A2)과 적어도 일부 중첩될 수 있다. 하부 게이트전극(G2a)과 제2 반도체층(A2)은 제3 절연층(111)으로 절연될 수 있다.A lower gate electrode G2a may be formed on the second insulating layer 109 . The lower gate electrode G2a may at least partially overlap the second semiconductor layer A2 disposed thereon. The lower gate electrode G2a and the second semiconductor layer A2 may be insulated with a third insulating layer 111 .

제2 반도체층(A2)은 제3 절연층(111) 상에 형성될 수 있다. 제2 반도체층(A2)은 산화물 반도체를 포함할 수 있다. 예컨대, 제2 반도체층(A2)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 제2 반도체층(A2)은 ITZO(InSnZnO), IGZO(InGaZnO) 등일 수 있다.The second semiconductor layer A2 may be formed on the third insulating layer 111 . The second semiconductor layer A2 may include an oxide semiconductor. For example, the second semiconductor layer A2 may include indium (In), gallium (Ga), tin (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium (Ge), It may include an oxide of at least one material selected from the group including chromium (Cr), titanium (Ti), and zinc (Zn). For example, the second semiconductor layer A2 may be made of ITZO (InSnZnO), IGZO (InGaZnO), or the like.

제2 반도체층(A2) 상에는 제4 절연층(113)이 형성될 수 있고, 제4 절연층(113) 상에는 제2 게이트전극(G2b)이 형성될 수 있다. 제4 절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 제2 게이트전극(G2b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.A fourth insulating layer 113 may be formed on the second semiconductor layer A2 , and a second gate electrode G2b may be formed on the fourth insulating layer 113 . The fourth insulating layer 113 may include an inorganic material including an oxide or a nitride. The second gate electrode G2b includes aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and at least one metal selected from copper (Cu) to be formed as a single layer or multi-layer can

일 실시예에서, 절연층 상에 산화물 반도체를 포함하는 제2 반도체층(A2), 및 제2 반도체층(A2)과 절연된 제2 게이트전극(G2b)을 포함하는 제2 박막트랜지스터(T2)를 형성하는 단계 이후에, 제2 박막트랜지스터(T2) 상에 유기발광다이오드(200, 도 5)를 형성하는 단계가 더 수행될 수 있다. 유기발광다이오드(200)는 화소전극(210, 도 5), 중간층(220, 도 5), 및 대향전극(230, 도 5)을 포함할 수 있다.In an embodiment, a second thin film transistor T2 including a second semiconductor layer A2 including an oxide semiconductor on an insulating layer, and a second gate electrode G2b insulated from the second semiconductor layer A2 After the forming, the step of forming the organic light emitting diode 200 ( FIG. 5 ) on the second thin film transistor T2 may be further performed. The organic light emitting diode 200 may include a pixel electrode 210 ( FIG. 5 ), an intermediate layer 220 ( FIG. 5 ), and a counter electrode 230 ( FIG. 5 ).

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, which are merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

100: 기판
101: 제1 기판
102: 제1 배리어층
103: 제2 기판100: substrate
101: first substrate
102: first barrier layer
103: second substrate

Claims (20)

제1 기판;
상기 제1 기판 상에 배치되는 제1 배리어층; 및
상기 제1 배리어층 상에 배치되는 제2 기판;
을 구비하고,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하를 만족하는, 표시 장치.a first substrate;
a first barrier layer disposed on the first substrate; and
a second substrate disposed on the first barrier layer;
to provide
The ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate A display device that satisfies 0.0026 or more and 0.0238 or less. 제1항에 있어서,
상기 제1 배리어층은 플라즈마 화학기상증착(PECVD)을 이용하여 형성된, 표시 장치.According to claim 1,
and the first barrier layer is formed using plasma chemical vapor deposition (PECVD). 제2항에 있어서,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하인, 표시 장치.3. The method of claim 2,
The maximum value of the peak of the hydrogen atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate is 2.6x10 21 at A display device that is greater than /cm 3 and less than or equal to 3.3x10 21 at/cm 3 . 제3항에 있어서,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자 농도의 피크의 최대값은 2.5x1020 at/cm3 초과 5.2x1020 at/cm3 이하인, 표시 장치.4. The method of claim 3,
The maximum value of the peak of the carbon atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate is 2.5x10 20 at A display device that is greater than /cm 3 and less than or equal to 5.2x10 20 at/cm 3 . 제1항에 있어서,
상기 제1 배리어층의 표면 거칠기는 78 nm 이상인, 표시 장치.According to claim 1,
The display device of claim 1, wherein the first barrier layer has a surface roughness of 78 nm or more. 제5항에 있어서,
상기 제1 배리어층의 점착력은 200 gf/inch 이상인, 표시 장치.6. The method of claim 5,
and an adhesive force of the first barrier layer is 200 gf/inch or more. 제1항에 있어서,
상기 제1 배리어층은 350℃ 내지 460℃에서 열처리된, 표시 장치.According to claim 1,
and the first barrier layer is heat-treated at 350°C to 460°C. 제1항에 있어서,
상기 제2 기판 상에 배치되고, 실리콘 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터;
상기 제1 게이트전극을 덮는 절연층; 및
상기 절연층 상에 배치되고 산화물 반도체를 포함하는 제2 반도체층, 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는 제2 박막트랜지스터;
를 더 포함하는, 표시 장치.According to claim 1,
a first thin film transistor disposed on the second substrate and including a first semiconductor layer including a silicon semiconductor and a first gate electrode insulated from the first semiconductor layer;
an insulating layer covering the first gate electrode; and
a second thin film transistor disposed on the insulating layer and including a second semiconductor layer including an oxide semiconductor and a second gate electrode insulated from the second semiconductor layer;
Further comprising, a display device. 제8항에 있어서,
상기 제1 게이트전극과 상기 제2 게이트전극은 상이한 층에 배치되는, 표시 장치.9. The method of claim 8,
and the first gate electrode and the second gate electrode are disposed on different layers. 제1항에 있어서,
상기 제1 기판과 상기 제2 기판 중 적어도 하나는 폴리이미드를 포함하는, 표시 장치.According to claim 1,
At least one of the first substrate and the second substrate includes polyimide. 제1 기판을 준비하는 단계;
상기 제1 기판 상에 제1 배리어층을 형성하는 단계; 및
상기 제1 배리어층 상에 제2 기판을 형성하는 단계;
를 포함하고,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자의 강도 평균값과 규소 원자의 강도 평균값의 비는 0.0026 이상 0.0238 이하를 만족하는, 표시 장치의 제조 방법.preparing a first substrate;
forming a first barrier layer on the first substrate; and
forming a second substrate on the first barrier layer;
including,
The ratio of the average intensity value of carbon atoms to the average intensity value of silicon atoms from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate satisfies 0.0026 or more and 0.0238 or less, the manufacturing method of the display device. 제11항에 있어서,
상기 제1 배리어층을 형성하는 단계에 있어서,
상기 제1 배리어층은 플라즈마 화학기상증착(PECVD)을 이용하여 형성된, 표시 장치의 제조 방법.12. The method of claim 11,
In the step of forming the first barrier layer,
and the first barrier layer is formed using plasma chemical vapor deposition (PECVD). 제11항에 있어서,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 수소 원자 농도의 피크의 최대값은 2.6x1021 at/cm3 초과 3.3x1021 at/cm3 이하인, 표시 장치의 제조 방법.12. The method of claim 11,
The maximum value of the peak of the hydrogen atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate is 2.6x10 21 at A method of manufacturing a display device, which is greater than /cm 3 and less than or equal to 3.3x10 21 at/cm 3 . 제13항에 있어서,
상기 제1 배리어층과 상기 제2 기판이 접하는 상기 제1 배리어층의 표면으로부터 상기 제1 기판에 수직한 방향으로 500 옹스트롬(Å) 깊이까지의 탄소 원자 농도의 피크의 최대값은 2.5x1020 at/cm3 초과 5.2x1020 at/cm3 이하인, 표시 장치의 제조 방법.14. The method of claim 13,
The maximum value of the peak of the carbon atom concentration from the surface of the first barrier layer in contact with the first barrier layer and the second substrate to a depth of 500 angstroms (Å) in a direction perpendicular to the first substrate is 2.5x10 20 at A method of manufacturing a display device, which is greater than /cm 3 and less than or equal to 5.2x10 20 at/cm 3 . 제11항에 있어서,
상기 제1 배리어층의 표면 거칠기는 78 nm 이상인, 표시 장치의 제조 방법.12. The method of claim 11,
The method of claim 1, wherein the surface roughness of the first barrier layer is 78 nm or more. 제15항에 있어서,
상기 제1 배리어층의 점착력은 200 gf/inch 이상인, 표시 장치의 제조 방법.16. The method of claim 15,
The method of claim 1, wherein the adhesive strength of the first barrier layer is 200 gf/inch or more. 제11항에 있어서,
상기 제1 배리어층은 350℃ 내지 460℃에서 열처리된, 표시 장치의 제조 방법.12. The method of claim 11,
The method of claim 1, wherein the first barrier layer is heat-treated at 350°C to 460°C. 제11항에 있어서,
상기 제2 기판 상에 실리콘 반도체를 포함하는 제1 반도체층, 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는 제1 박막트랜지스터를 형성하는 단계;
상기 제1 게이트전극 상에 절연층을 형성하는 단계; 및
상기 절연층 상에 산화물 반도체를 포함하는 제2 반도체층, 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는 제2 박막트랜지스터를 형성하는 단계;
를 더 포함하는, 표시 장치의 제조 방법.12. The method of claim 11,
forming a first thin film transistor including a first semiconductor layer including a silicon semiconductor and a first gate electrode insulated from the first semiconductor layer on the second substrate;
forming an insulating layer on the first gate electrode; and
forming a second thin film transistor including a second semiconductor layer including an oxide semiconductor on the insulating layer, and a second gate electrode insulated from the second semiconductor layer;
Further comprising a method of manufacturing a display device. 제18항에 있어서,
상기 제1 게이트전극과 상기 제2 게이트전극은 상이한 층에 배치되는, 표시 장치의 제조 방법.19. The method of claim 18,
and the first gate electrode and the second gate electrode are disposed on different layers. 제11항에 있어서,
상기 제1 기판과 상기 제2 기판 중 적어도 하나는 폴리이미드를 포함하는, 표시 장치의 제조 방법.12. The method of claim 11,
At least one of the first substrate and the second substrate includes polyimide.
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