KR20220062399A - 하이브리드 dimm에서 비순차적 처리를 위한 데이터 의존도 관리 - Google Patents

하이브리드 dimm에서 비순차적 처리를 위한 데이터 의존도 관리 Download PDF

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KR20220062399A
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호리아 씨. 시미오네스쿠
충 쾅 친
폴 스톤레이크
나라심훌루 다라니쿠마르 코테
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마이크론 테크놀로지, 인크.
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Abstract

제1 및 제2 메모리 장치에 동작 가능하게 결합된 처리 장치를 포함하는 시스템들 및 방법들이 개시된다. 처리 장치는 호스트 시스템으로부터 데이터 액세스 요청 세트를 제1 순서로 수신하고 데이터 액세스 요청 세트를 제2 순서로 실행할 수 있다. 처리 장치는 추가로 데이터 액세스 요청 세트의 지연된 데이터 액세스 요청을 식별하고 처리 장치와 연관된 로컬 메모리의 데이터 구조가 지연된 데이터 액세스 요청과 연관된 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청을 포함하는지 여부를 결정할 수 있다. 데이터 구조가 지연된 데이터 액세스 요청과 연관된 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청의 표시를 포함한다고 결정하는 것에 응답하여, 이전의 미해결 데이터 액세스 요청과 연관된 데이터 의존도의 유형을 식별하고 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행한다.

Description

하이브리드 DIMM에서 비순차적 처리를 위한 데이터 의존도 관리
본 개시의 실시예들은 일반적으로 메모리 서브 시스템에 관한 것으로, 보다 구체적으로는, 하이브리드 듀얼 인-라인 메모리 모듈(DIMM) 내 비순차적(out of order) 처리에 대한 데이터 의존도를 관리하는 것에 관한 것이다.
메모리 서브 시스템은 데이터를 저장하는 하나 이상의 메모리 장치들을 포함할 수 있다. 메모리 장치들은 예를 들어, 비휘발성 메모리 장치들 및 휘발성 메모리 장치들일 수 있다. 일반적으로, 호스트 시스템은 메모리 서브 시스템을 사용하여 메모리 장치들에 데이터를 저장하고 메모리 장치들로부터 데이터를 검색할 수 있다.
본 개시는 이하의 상세한 설명 및 본 개시의 다양한 실시예들의 첨부 도면들로부터 보다 완전하게 이해될 것이다.
도 1은 본 개시의 일부 실시예들에 따른 메모리 서브 시스템을 포함하는 예시적인 컴퓨팅 시스템을 예시한다.
도 2는 본 개시의 일부 실시예들에 따른, 데이터 의존도 시나리오를 검출하는 것에 응답하여 동작들을 수행하기 위한 예시적인 방법의 흐름도이다.
도 3은 본 개시의 일부 실시예들에 따른, 데이터 의존도 시나리오를 검출하는 것에 응답하여 동작들을 수행하기 위한 또 다른 예시적인 방법의 흐름도이다.
도 4는 본 개시의 일부 실시예들에 따른, 판독 시나리오 후 기입을 검출하는 것에 응답하여 동작들을 수행하기 위한 예시적인 방법의 흐름도이다.
도 5는 본 개시의 실시예들이 동작할 수 있는 예시적인 컴퓨터 시스템의 블록도이다.
본 개시의 양태들은 하이브리드 듀얼 인-라인 메모리 모듈의 비순차적 처리를 위한 데이터 의존도를 관리하는 것에 관한 것이다. 메모리 서브 시스템은 저장 장치, 메모리 모듈 또는 저장 장치와 메모리 모듈의 하이브리드일 수 있다. 저장 장치들과 메모리 모듈들의 예들은 도 1과 함께 하기에 설명된다. 일반적으로, 호스트 시스템은 데이터를 저장하는 메모리 장치들과 같은, 하나 이상의 컴포넌트들을 포함하는 메모리 서브 시스템을 이용할 수 있다. 호스트 시스템은 메모리 서브 시스템에 저장될 데이터를 제공할 수 있으며 검색될 데이터를 메모리 서브 시스템에 요청할 수 있다.
메모리 서브 시스템은 비휘발성 및 휘발성 메모리 장치들 둘 다를 포함할 수 있다. 비휘발성 메모리 장치들의 한 예는 네거티브-앤드(NAND) 메모리 장치이다. 다른 예는 비휘발성 메모리 셀들의 크로스 포인트 어레이인, 3차원 크로스 포인트("3D 크로스 포인트") 메모리 장치이다. 비휘발성 메모리 장치들의 다른 예들은 도 1과 함께 하기에 설명된다. 비휘발성 메모리 장치는 하나 이상의 다이들의 패키지이다. 패키지들 내의 다이들은 메모리 서브 시스템 컨트롤러와 통신하기 위해 하나 이상의 채널들에 할당될 수 있다. 각 다이는 메모리 셀("셀") 세트를 포함할 수 있다. 셀은 정보를 저장하는 전기 회로이다. 셀 유형에 따라, 셀은 1비트 이상의 이진 정보를 저장할 수 있으며, 저장되는 비트 수와 관련된 다양한 논리 상태들을 갖는다. 논리 상태들은 "0" 및 "1"과 같은 이진 값들 또는 이러한 값들의 조합들로 나타낼 수 있다.
비휘발성 메모리 장치들은 비휘발성 메모리 셀들의 크로스 포인트 어레이이고, 스택 가능한 크로스 그리드 데이터 액세스 어레이(stackable cross-gridded data access array)와 함께, 벌크 저항의 변화에 기초하여 비트 저장을 수행할 수 있는 3차원 크로스 포인트("3D 크로스 포인트") 메모리 장치들을 포함할 수 있다. 추가로, 많은 플래시 기반 메모리들과 달리, 3D 크로스 포인트 메모리 장치들은 라이트 인 플레이스(write in-place) 동작을 수행할 수 있으며, 여기서 비휘발성 메모리 셀은 비휘발성 메모리 셀이 미리 소거되지 않고 프로그래밍될 수 있다. 이러한 비휘발성 메모리 장치들은 관리 유닛들(MU들)을 형성하기 위해 다이들과 채널들에 걸쳐 페이지들을 그룹화할 수 있다.
메모리 서브 시스템은 단일 DIMM 패키지에서 제1 유형의 메모리 장치(예를 들어, 3D 크로스 포인트 매체) 및 제2 유형의 메모리 장치(예를 들어, 동적 랜덤 액세스 메모리(DRAM))을 포함하는 하이브리드 DIMM일 수 있다. 제1 유형의 메모리 장치(즉, 제1 메모리 유형)는 큰 저장 용량을 갖지만 높은 액세스 레이턴시를 가질 수 있는 반면, 제2 유형의 메모리 장치(즉, 제2 메모리 유형)는 더 적은 양의 휘발성 메모리를 갖지만 더 낮은 액세스 레이턴시를 가질 수 있다. 캐시 매니저는 제1 유형의 메모리 장치와 제2 유형의 메모리 장치 간에 데이터의 검색, 저장 및 전달을 관리할 수 있다. 제1 유형의 메모리 장치(예를 들어, 3D 크로스 포인트)와 제2 유형의 메모리 장치(예를 들어, DRAM) 간의 데이터 전송은 호스트 시스템으로부터의 데이터 액세스 요청(예를 들어, 판독 액세스 요청 및 기입 액세스 요청)을 처리하는 캐시 매니저의 처리 속도에 비해 처리하는 데 더 많은 시간이 필요하다.
캐시 매니저는 제2 유형의 메모리가 제1 메모리 유형에 대한 캐시 역할을 하도록 한다. 따라서, 제1 메모리 유형의 높은 레이턴시는 캐시 히트율이 높은 경우 제2 메모리 유형의 낮은 레이턴시로 마스킹될 수 있다. 예를 들어, DRAM 메모리 장치 또는 기타 휘발성 메모리는 3D 크로스 포인트 메모리 장치용 캐시 메모리, 또는 저장 클래스 메모리(SCM)와 같은 기타 비휘발성 메모리 장치로 사용될 수 있다. 호스트 시스템은 하이브리드 DIMM을 활용하여 3D 크로스 포인트 메모리에서 데이터를 검색하고 저장할 수 있다. 하이브리드 DIMM은 버스 인터페이스(예를 들어, DIMM 커넥터)를 통해 호스트 시스템과 결합될 수 있다. DIMM 커넥터는 하이브리드 DIMM과 호스트 시스템 간의 동기식 또는 비동기식 인터페이스일 수 있다. 호스트 시스템이 판독 액세스 요청과 같은 데이터 액세스 요청을 제공하면, 해당 데이터는 3D 크로스 포인트 메모리로부터 또는 3D 크로스 포인트 메모리용 캐시 메모리인 하이브리드 DIMM의 다른 메모리 장치로부터 호스트 시스템으로 반환될 수 있다.
종래의 메모리 시스템들에서, 호스트 시스템은 판독 액세스 요청 및/또는 기입 액세스 요청을 메모리 서브 시스템으로 보낼 수 있다. 이러한 데이터 액세스 요청들(예를 들어, 판독 액세스 요청들 및 기입 액세스 요청들)은 데이터 의존도와 관련된 문제들을 방지하기 위해 메모리 서브 시스템에 의해 수신된 순서(예를 들어, 선입, 선출, 이하 "FIFO")로 큐잉되고 처리되고 처리될 수 있다. 데이터 의존도는 데이터 액세스 요청이 선행 데이터 액세스 요청에 의해 동작되는 데이터를 참조하는 상황이다. 예를 들어, 메모리 서브 시스템 컨트롤러는 물리적 어드레스에 저장된 데이터에 대한 기입 액세스 요청을 수신한 후, 동일한 물리적 어드레스로부터 데이터에 대한 판독 액세스 요청을 수신할 수 있다. 판독 액세스 요청이 기입 액세스 요청 전에 수행되는 경우, 기입 액세스 요청이 아직 처리되지 않았기 때문에, 판독 액세스 요청은 호스트 시스템으로 잘못된 데이터를 반환할 것이다. 그러나, 데이터 액세스 요청들을 수신된 순서대로 큐잉 및 처리하는 것은 바람직하지 않을 수 있는데, 이는 모든 데이터 액세스 요청에 데이터 의존도가 있는 것은 아니며 대부분의 데이터 액세스 요청이 비순차적으로 발행되고 완료될 수 있기 때문이다. 비순차적으로 데이터 액세스 요청들을 완료하면 판독 및 기입 동작들 사이를 자주 전환하고, 상기 블록 또는 다이에 대한 미해결 데이터 액세스 요청들이 아직 큐잉 중인 경우 다른 블록 또는 다이로 전환하여 발생하는 레이턴시를 줄일 수 있다.
본 개시의 양태들은 데이터 의존도를 관리하기 위한 방식 세트를 구현함으로써 상기 및 다른 결점들을 다룬다. 예시적인 예에서, 제2 유형의 메모리 장치(예를 들어, DRAM)은 최근에 액세스된 데이터 및/또는 많이 액세스된 데이터를 저장하는 캐시로 구성될 수 있으므로, 이러한 데이터는 호스트 시스템에 의해 빠르게 액세스될 수 있다. 캐시의 데이터에 대한 판독 액세스 요청들 및 기입 액세스 요청들은 다수의 데이터 액세스 요청들이 동일한 데이터(예를 들어, 동일한 물리적 어드레스에 저장된 데이터)에 대응되는 경우와 같이 데이터 의존도가 없는 한 일반적으로 비순차적으로 처리될 수 있다(예를 들어, 메모리 서브 시스템은 제2 요청 전에 수신된 제1 요청을 처리할 필요가 없음). 데이터 의존도의 예들은 기입 액세스 요청 후 판독 액세스 요청(RAW), 판독 액세스 요청 후 기입 액세스 요청(WAR), 및 기입 액세스 요청 후 기입 액세스 요청(WAW)을 포함한다. 기입 액세스 내용 주소화 메모리(CAM)는 기입 액세스 요청에 대한 데이터 전송이 완료되기 전에 모든 미해결 기입 액세스 요청들을 추적하는 데 사용될 수 있다. 판독 액세스 CAM은 미해결 판독 액세스 요청들을 모두 추적하는 데 사용할 수 있고, WAR CAM은 판독 액세스 요청이 있는 모든 기입 액세스 요청들을 추적하는 데 사용될 수 있다. 판독 액세스 요청 또는 기입 액세스 요청이 수신되면, 기입 CAM 조회는 캐시 매니저에 의해 수행되어 새로 수신된 판독 액세스 요청 또는 기입 액세스 요청 이전에 동일한 물리적 어드레스에 대한 임의의 미해결 기입 액세스 요청들이 있는지 여부를 결정할 수 있다. 추가로, 수신된 각 기입 액세스 요청에 대해, 판독 액세스 CAM 조회가 수행되어 동일한 물리적 어드레스에 대한 임의의 미해결 판독 액세스 요청들이 새로운 기입 액세스 요청 전에 수행되어야 하는지를 결정할 수 있다. 기입 액세스 CAM 및/또는 판독 액세스 CAM이 수신된 판독 또는 기입 액세스 요청과 관련된 어드레스에 해당하는 미해결 데이터(판독 또는 기입) 액세스 요청의 표시를 포함한다는 결정에 응답하여, 캐시 매니저는 어떤 유형의 데이터 의존도 시나리오가 존재하는지 결정하고 결정된 데이터 의존도 시나리오와 관련된 동작들을 수행할 수 있다. 어떤 유형의 데이터 의존도 시나리오가 검출되는지에 따라, 캐시 매니저는 수신된 데이터 액세스 요청 및/또는 이에 따른 미해결 데이터 액세스 요청을 재정렬할 수 있다.
본 개시의 이점들은, 이에 제한되는 것은 아니나, 호스트 시스템에 대한 더 높은 품질의 서비스로 이어지는 하이브리드 DIMM의 개선된 성능을 포함한다. 예를 들어, 제1 메모리 장치와 제2 메모리 장치 사이의 캐싱 동작들은 하이브리드 DIMM 내부에 있을 수 있다. 따라서, 데이터가 DRAM 데이터 캐시에 저장될 3D 크로스 포인트 메모리로부터 전송될 때, 데이터 전송은 기입 동작들 및 판독 동작들을 송수신할 때 호스트 시스템에 의해 또한 사용되는 외부 버스 또는 인터페이스를 활용하지 않을 것이다. 추가로, 본 개시는 판독 명령들 및 기입 명령들이 캐시 매니저에 의해 비순차적으로 서비스되도록 하는 동시에 최소한의 레이턴시 증가로 임의의 데이터 의존도가 여전히 유지되도록 한다.
도 1은 본 개시의 일부 실시예들에 따른 메모리 서브 시스템(110)을 포함하는 예시적인 컴퓨팅 시스템(100)을 예시한다. 메모리 서브 시스템(110)은 하나 이상의 휘발성 메모리 장치들(예를 들어, 메모리 장치(140)), 하나 이상의 비휘발성 메모리 장치들(예를 들어, 메모리 장치(130)) 또는 이들의 조합과 같은 매체를 포함할 수 있다.
메모리 서브 시스템(110)은 저장 장치, 메모리 모듈 또는 저장 장치와 메모리 모듈의 하이브리드일 수 있다. 저장 장치의 예들은 솔리드 스테이트 드라이브(SSD), 플래시 드라이브, 범용 직렬 버스(USB) 플래시 드라이브, 임베디드 멀티미디어 컨트롤러(eMMC) 드라이브, 범용 플래시 메모리(UFS) 드라이브, 보안 디지털(SD) 카드 및 하드 디스크 드라이브(HDD)를 포함한다. 메모리 모듈들의 예들은 듀얼 인-라인 메모리 모듈(DIMM), 스몰 아웃라인 DIMM(SO-DIMM) 및 다양한 유형의 비휘발성 듀얼 인-라인 메모리 모듈들(NVDIMM들)을 포함한다.
컴퓨팅 시스템(100)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 네트워크 서버, 모바일 장치, 차량(예를 들어, 비행기, 드론, 기차, 자동차 또는 기타 운송), 사물 인터넷 (IoT) 지원 장치, 임베디드 컴퓨터(예를 들어, 차량, 산업 장비 또는 네트워크로 연결된 상업용 장치에 포함된 컴퓨터)와 같은 컴퓨팅 장치, 또는 메모리와 처리 장치를 포함하는 이러한 컴퓨팅 장치일 수 있다.
컴퓨팅 시스템(100)은 하나 이상의 메모리 서브 시스템(110)에 결합되는 호스트 시스템(120)을 포함할 수 있다. 일부 실시예들에서, 호스트 시스템(120)은 다른 유형의 메모리 서브 시스템(110)에 결합된다. 도 1은 한 메모리 서브 시스템(110)에 결합된 호스트 시스템(120)의 일 예를 예시한다. 본원에 사용된 바와 같이, "~에 결합된(coupled to)" 또는 "~와 결합된(coupled with)"은 일반적으로 전기적, 광학적, 자기적 등과 같은 연결들을 포함하여 유선이든 또는 무선이든, 간접 통신 연결 또는 (예를 들어, 중간 컴포넌트들이 없는) 직접 통신 연결일 수 있는, 컴포넌트들 사이의 연결을 지칭한다.
호스트 시스템(120)은 프로세서 칩셋 및 프로세서 칩셋에 의해 실행되는 소프트웨어 스택을 포함할 수 있다. 프로세서 칩셋은 하나 이상의 코어들, 하나 이상의 캐시들, 메모리 컨트롤러(예를 들어, NVDIMM 컨트롤러) 및 스토리지 프로토콜 컨트롤러(예를 들어, PCIe 컨트롤러, SATA 컨트롤러)를 포함할 수 있다. 호스트 시스템(120)은 메모리 서브 시스템(110)을 사용하여, 예를 들어 메모리 서브 시스템(110)에 데이터를 기입하고 메모리 서브 시스템(110)으로부터 데이터를 판독한다.
호스트 시스템(120)은 물리적 호스트 인터페이스를 통해 메모리 서브 시스템(110)에 결합될 수 있다. 물리적 호스트 인터페이스의 예들은, 이에 제한되는 것은 아니나, 직렬 고급 기술 결합(SATA) 인터페이스, 주변 컴포넌트 상호 연결 익스프레스(PCIe) 인터페이스, 범용 직렬 버스(USB) 인터페이스, 광섬유 채널, 직렬 결합 SCSI(SAS), 이중 데이터 레이트(DDR) 메모리 버스, 스몰 컴퓨터 시스템 인터페이스(SCSI), 듀얼 인라인 메모리 모듈(DIMM) 인터페이스(예를 들어, 이중 데이터 레이트(DDR)를 지원하는 DIMM 소켓 인터페이스) 등을 포함한다. 물리적 호스트 인터페이스는 호스트 시스템(120)과 메모리 서브 시스템(110) 사이에서 데이터를 전송하는 데 사용될 수 있다. 호스트 시스템(120)은 메모리 서브 시스템(110)이 물리적 호스트 인터페이스(예를 들어, PCIe 버스)에 의해 호스트 시스템(120)과 결합되는 경우 NVM 익스프레스(NVMe) 인터페이스를 추가로 이용하여 컴포넌트들(예를 들어, 메모리 장치들(130))에 액세스할 수 있다. 물리적 호스트 인터페이스는 메모리 서브 시스템(110)과 호스트 시스템(120) 사이에서 제어, 어드레스, 데이터 및 기타 신호들을 전달하기 위한 인터페이스를 제공할 수 있다. 도 1은 일 예로서 메모리 서브 시스템(110)을 예시한다. 일반적으로, 호스트 시스템(120)은 동일한 통신 연결, 다수의 개별 통신 연결들 및/또는 통신 연결들의 조합을 통해 다수의 메모리 서브 시스템들에 액세스할 수 있다.
메모리 장치들(130, 140)은 상이한 유형의 비휘발성 메모리 장치들 및/또는 휘발성 메모리 장치들의 임의의 조합을 포함할 수 있다. 휘발성 메모리 장치들(예를 들어, 메모리 장치(140))은, 이에 제한되는 것은 아니나, 동적 랜덤 액세스 메모리(DRAM) 및 동기식 동적 랜덤 액세스 메모리(SDRAM)와 같은 랜덤 액세스 메모리(RAM)일 수 있다.
비휘발성 메모리 장치들(예를 들어, 메모리 장치(130))의 일부 예들은 네거티브-앤드(NAND)형 플래시 메모리 및 비휘발성 메모리 셀들의 크로스포인트 어레이인 3차원 크로스포인트("3D 크로스포인트")와 같은 라이트 인 플레이스(write-in-place) 메모리 장치를 포함한다. 비휘발성 메모리의 크로스포인트 어레이는 적층 가능한 크로스 그리드 데이터 액세스 어레이와 함께 벌크 저항의 변화에 기초하여 비트 저장을 수행할 수 있다. 추가로, 많은 플래시 기반 메모리들과 달리, 크로스포인트 비휘발성 메모리는 라이트 인 플레이스(write in-place) 동작을 수행할 수 있으며, 여기서 비휘발성 메모리 셀은 비휘발성 메모리 셀이 미리 소거되지 않고 프로그래밍될 수 있다. NAND형 플래시 메모리는 예를 들어 2차원 NAND(2D NAND) 및 3차원 NAND(3D NAND)를 포함한다.
메모리 장치들(130) 각각은 하나 이상의 메모리 셀 어레이들을 포함할 수 있다. 한 유형의 메모리 셀, 예를 들어 단일 레벨 셀들(SLC)은 셀 당 1 비트를 저장할 수 있다. 다중 레벨 셀들(MLC들), 트리플 레벨 셀들(TLC들), 쿼드 레벨 셀들(QLC들) 및 펜타 레벨 셀들(PLC들)과 같은 다른 유형의 메모리 셀들은 셀 당 다수의 비트들을 저장할 수 있다. 일부 실시예들에서, 메모리 장치들(130) 각각은 SLC들, MLC들, TLC들, QLC들, PLC들 또는 이들의 임의의 조합과 같은 하나 이상의 메모리 셀 어레이들을 포함할 수 있다. 일부 실시예들에서, 특정 메모리 장치는 메모리 셀들의 SLC 부분 및 MLC, TLC, QLC 부분 또는 PLC 부분을 포함할 수 있다. 메모리 장치들(130)의 메모리 셀들은 데이터를 저장하는데 사용되는 메모리 장치의 논리 단위를 지칭할 수 있는 메모리 페이지들로서 그룹화될 수 있다. 일부 유형의 메모리(예를 들어, NAND)에서, 페이지들이 블록들을 형성하도록 그룹화될 수 있다.
비휘발성 메모리 셀들의 3D 크로스포인트 어레이 및 NAND형 플래시 메모리(예를 들어, 2D NAND, 3D NAND)와 같은 비휘발성 메모리 컴포넌트들이 설명되어 있지만, 메모리 장치(130)는 예컨대 읽기 전용 메모리(ROM), 상 변화 메모리(PCM), 자체 선택 메모리, 기타 칼코게나이드 기반 메모리들, 강유전성 트랜지스터 랜덤 액세스 메모리(FeTRAM), 강유전성 랜덤 액세스 메모리(FeRAM), 마그네토 랜덤 액세스 메모리(MRAM), 스핀 전송 토크(STT)-MRAM, 전도성 브리징 RAM(CBRAM), 저항성 랜덤 액세스 메모리(RRAM), 산화물 기반 RRAM(OxRAM), 네거티브-오어(NOR) 플래시 메모리 및 전기적으로 소거 가능한 프로그래밍 가능 읽기 전용 메모리(EEPROM)와 같은, 임의의 다른 유형의 비휘발성 메모리에 기반할 수 있다.
메모리 서브 시스템 컨트롤러(115)(또는 간단히 컨트롤러(115))는 메모리 장치(130)와 통신하여 메모리 장치(130)에서 데이터 판독, 데이터 기입 또는 데이터 소거와 같은 동작들 및 다른 이러한 동작들을 수행할 수 있다. 메모리 서브 시스템 컨트롤러(115)는 하나 이상의 집적 회로들 및/또는 개별 컴포넌트들, 버퍼 메모리 또는 이들의 조합과 같은 하드웨어를 포함할 수 있다. 하드웨어는 본원에 설명된 동작들을 수행하기 위한 전용(즉, 하드 코딩된) 로직을 가진 디지털 회로부를 포함할 수 있다. 메모리 서브 시스템 컨트롤러(115)는, 마이크로컨트롤러, 특수 목적 논리 회로부(예를 들어, 필드 프로그램 가능 게이트 어레이(FPGA), 애플리케이션별 집적 회로(ASIC) 등), 또는 기타 적절한 프로세서일 수 있다.
메모리 서브 시스템 컨트롤러(115)는 로컬 메모리(119)에 저장된 명령어들을 실행하도록 구성된 하나 이상의 프로세서들(예를 들어, 프로세서(117))를 포함하는 처리 장치일 수 있다. 예시된 예에서, 메모리 서브 시스템 컨트롤러(115)의 로컬 메모리(119)는 메모리 서브 시스템(110)과 호스트 시스템(120) 간의 통신들을 처리하는 것을 포함하여, 메모리 서브 시스템(110)의 동작을 제어하는 다양한 프로세스들, 동작들, 로직 흐름들 및 루틴들을 수행하기 위한 명령어들을 저장하도록 구성된 임베디드 메모리를 포함한다.
예시된 예에서, 메모리 서브 시스템 컨트롤러(115)의 로컬 메모리(119)는 메모리 서브 시스템(110)과 호스트 시스템(120) 간의 통신들을 처리하는 것을 포함하여, 메모리 서브 시스템(110)의 동작을 제어하는 다양한 프로세스들, 동작들, 로직 흐름들 및 루틴들을 수행하기 위한 명령어들을 저장하도록 구성된 임베디드 메모리를 포함한다.
일부 실시예들에서, 로컬 메모리(119)는 메모리 포인터, 페치 데이터(fetched data) 등을 저장하는 메모리 레지스터들을 포함할 수 있다. 로컬 메모리(119)는 또한 마이크로-코드를 저장하기 위한 읽기 전용 메모리(ROM)를 포함할 수 있다. 도 1의 예시적인 메모리 서브 시스템(110)은 메모리 서브 시스템 컨트롤러(115)를 포함하는 것으로 예시되어 있지만, 본 개시의 다른 실시예에서, 메모리 서브 시스템(110)은 메모리 서브 시스템 컨트롤러(115)를 포함하지 않을 수 있으며, 대신 (예를 들어, 외부 호스트에 의해 또는 메모리 서브 시스템으로부터 분리된 프로세서나 컨트롤러에 의해 제공된) 외부 제어에 의존할 수 있다.
일반적으로, 메모리 서브 시스템 컨트롤러(115)는 호스트 시스템(120)으로부터 명령들 또는 동작들을 수신할 수 있으며, 메모리 장치들(130)에 대한 원하는 액세스를 달성하기 위해 명령들 또는 동작들을 명령어들 또는 적절한 명령들로 변환할 수 있다. 메모리 서브 시스템 컨트롤러(115)는 예컨대 웨어 레벨링(wear leveling) 동작들, 가비지 수집 동작들, 에러 검출 및 에러 정정 코드(ECC) 동작들, 암호화 동작들, 캐싱 동작들 및 메모리 장치들(130)과 연관되는 논리 어드레스(예를 들어, 논리 블록 어드레스(LBA), 명칭 공간)과 물리 어드레스(예를 들어, 물리 블록 어드레스) 사이의 어드레스 변환들과 같은 기타 동작들을 담당할 수 있다. 메모리 서브 시스템 컨트롤러(115)는 물리적 호스트 인터페이스를 통해 호스트 시스템(120)과 통신하기 위한 호스트 인터페이스 회로부를 더 포함할 수 있다. 호스트 인터페이스 회로부는 메모리 장치들(130)과 연관된 응답들을 호스트 시스템(120)에 대한 정보로 변환할 뿐만 아니라, 호스트 시스템으로부터 수신된 명령들을 메모리 장치들(130)에 액세스하기 위한 명령 명령어들로 변환할 수 있다.
메모리 서브 시스템(110)은 또한 예시되지 않은 추가 회로부 또는 컴포넌트들을 포함할 수 있다. 일부 실시예들에서, 메모리 서브 시스템(110)은 캐시나 버퍼(예를 들어, DRAM) 및 메모리 서브 시스템 컨트롤러(115)로부터 어드레스를 수신하고 메모리 장치들(130)에 액세스하기 위한 어드레스를 디코딩할 수 있는 어드레스 회로부(예를 들어, 행 디코더 또는 열 디코더)를 포함할 수 있다.
일부 실시예들에서, 메모리 장치들(130)은 메모리 장치들(130)의 하나 이상의 메모리 셀들에 대한 동작들을 실행하기 위해 메모리 서브 시스템 컨트롤러(115)와 함께 동작하는 로컬 매체 컨트롤러들(135)을 포함한다. 외부 컨트롤러(예를 들어, 메모리 서브 시스템 컨트롤러(115))는 메모리 장치(130)를 외부적으로 관리(예를 들어, 메모리 장치(130)에 대한 매체 관리 동작들을 수행)할 수 있다. 일부 실시예들에서, 메모리 서브 시스템(110)은 다이 상의 제어 로직(예를 들어, 로컬 컨트롤러(132))을 갖는 원시 메모리 장치(130) 및 동일한 메모리 장치 패키지 내의 매체 관리를 위한 컨트롤러(예를 들어, 메모리 서브 시스템 컨트롤러(115))를 포함하는 관리형 메모리 장치이다. 관리형 메모리 장치의 일 예로는 관리형 NAND(MNAND) 장치가 있다.
일 실시예에서, 메모리 서브 시스템(110)은 메모리 장치(130) 및 메모리 장치(140)의 데이터, 뿐만 아니라 호스트 시스템(120)으로부터 수신된 데이터 액세스 명령들(예를 들어, 판독 액세스 명령들, 기입 액세스 명령들 등)을 추적하고 관리하는데 사용될 수 있는 캐시 매니저(113)를 포함한다. 일부 실시예들에서, 메모리 서브 시스템 컨트롤러(115)는 캐시 매니저(113)의 적어도 일부를 포함한다. 일부 실시예들에서, 캐시 매니저(113)는 호스트 시스템(120), 애플리케이션, 또는 운영 체제의 일부이다. 다른 실시예들에서, 로컬 매체 컨트롤러(135)는 캐시 매니저(113)의 적어도 일부를 포함하고 본원에 설명된 기능을 수행하도록 구성된다. 캐시 매니저(130)는 동기식 인터페이스를 통해 메모리 장치들(130 및 140)와 직접 통신할 수 있다. 또한, 메모리 장치(130)와 메모리 장치(140) 사이의 데이터 전송은 호스트 시스템(120)에 액세스하지 않고도 메모리 서브 시스템(110) 내에서 수행될 수 있다.
메모리 장치(140)는 메모리 장치(130)로부터의 데이터를 저장하는 데이터 캐시를 포함할 수 있어 데이터에 대한 추후 요청들이 더 빨리 제공될 수 있다. 캐시 라인은 캐시 저장 장치의 기본 단위이며 여러 바이트 및/또는 단위의 데이터를 포함할 수 있다. 작은 캐시 라인 크기는 더 높은 히트율을 갖지만 큰 캐시 크기 라인보다 더 많은 태그 메모리가 필요하다. 태그는 매핑된 메모리의 다른 영역들을 구별하는 데 사용될 수 있는 데이터 그룹의 고유 식별자이다.
일부 실시예들에서, 메모리 서브 시스템(110)에 의해 저장되는 모든 데이터는 메모리 장치(130)에 저장될 수 있다. 메모리 장치(130)에 저장된 특정 데이터는 또한 메모리 장치(140)의 데이터 캐시에 저장될 수 있다. 예를 들어, 호스트 시스템(120)에 의해 더 자주, 또는 더 최근에 액세스되는 것으로 결정된 데이터는 보다 빠른 호스트 액세스를 위해 데이터 캐시에 저장될 수 있다. 호스트 시스템(120)이 데이터 캐시에 저장된 데이터에 대한 판독 액세스 요청(즉, 캐시 히트)을 제공할 때, 데이터는 메모리 장치(130)로부터 검색되는 것과 대조적으로 데이터 캐시로부터 검색될 수 있다. 데이터 캐시에서 데이터를 검색하는 대역폭 또는 성능은 메모리 장치(130)에서 데이터를 검색하는 대역폭 또는 성능보다 빠를 수 있다.
캐시 매니저(113)는 컴포넌트들 및 모듈들 중 하나 이상을 구현하고 컨트롤러(115), 하드웨어 펌웨어, 또는 이들의 조합 내에서 구현될 수 있는 실행 가능한 코드를 포함할 수 있다. 캐시 매니저(113)는 판독 액세스 내용 주소화 메모리(CAM)(152), 기입 액세스 CAM(154), 및 판독 후 기입(WAR) CAM(156)을 포함할 수 있다. CAM은 입력 검색 데이터(예를 들어, 태그)를 저장된 데이터 테이블과 비교하고, 일치하는 데이터의 어드레스를 반환할 수 있는 특수한 유형의 컴퓨터 메모리이다. 특히, CAM에 저장된 데이터는 콘텐츠 자체를 검색하여 액세스될 수 있으며, 캐시 매니저(113)는 해당 콘텐트가 발견된 어드레스들을 검색할 수 있다.
캐시 매니저(113)는 데이터 의존도가 존재하지 않는 한, 하나 이상의 큐들(예를 들어, FIFO 큐)로부터의 비순차적으로 캐시(예를 들어, 메모리 장치(140))에서의 데이터에 대한 다수의 판독 액세스 요청들 및/또는 기입 액세스 요청들을 실행할 수 있다. 판독 액세스 요청들은 판독 큐(예를 들어, 판독 FIFO)에서 큐잉될 수 있다. 기입 액세스 요청들은 기입 큐(예를 들어, 기입 FIFO)서 큐잉될 수 있다. 캐시 매니저(113)는 처리를 위해 판독 큐 또는 기입 큐 중 하나를 선택할 수 있다. 데이터 의존도의 예들은, 이에 제한되는 것은 아니나, 기입 액세스 요청 후의 판독 액세스 요청(이하 "RAW"), 판독 액세스 요청 후의 기입 액세스 요청(이하 "WAR") 및 기존 기입 액세스 요청 후 기입 액세스 요청(이하, "WAW")을 포함한다. 이러한 데이터 의존도가 발생하는 경우, 데이터 의존도 시나리오(예를 들어, RAW 시나리오, WAR 시나리오 및 WAW 시나리오)라고 할 수 있다.
기입 액세스 CAM(154)은 기입 큐를 포함할 수 있고, 기입 액세스 요청에 대한 데이터 전송이 실행되기 전에 기입 큐에 저장된 모든 미해결 기입 액세스 요청들을 추적할 수 있다. 기입 액세스 CAM(154)의 크기는 캐시에 의해 지원될 수 있는 미해결 기입 액세스 요청들의 총 수에 의해 결정될 수 있다. 그런 다음, 각 기입 액세스 요청에 기입 액세스 식별 정보(write access identification; WID)를 할당할 수 있다. 캐시 매니저(113)는 기입 액세스 CAM(154)을 사용하여 아래에서 더 자세히 설명되는 바와 같이 미해결 기입 액세스 요청에 뒤따르는 임의의 판독 또는 기입 액세스 요청들을 식별하고 처리할 수 있다.
판독 액세스 CAM(152)은 판독 큐를 포함할 수 있고, 판독 큐에 저장된 모든 미해결 판독 액세스 요청들을 추적할 수 있다. 판독 액세스 CAM(152)은 또한 데이터 파이프라인(예를 들어, 순서 FIFO와 판독 FIFO 사이)에서 모든 미해결 판독 액세스 요청들을 추적할 수 있다. 순서 FIFO는 호스트에서 발행된 순서대로 기입 요청들과 판독 요청들을 저장한다. 데이터 파이프라인은 일련의 데이터 처리 요소 세트로서, 한 요소의 출력이 다음 요소의 입력이다. 판독 액세스 CAM(152)의 크기는 캐시에 의해 지원될 수 있는 미해결 판독 액세스 요청들의 총 수에 의해 결정될 수 있다. 그런 다음, 각 판독 액세스 요청에 판독 액세스 식별 정보(read access identification; RID)를 할당할 수 있다.
WAR CAM(156)은 판독 액세스 요청이 있는 모든 기입 액세스 요청들을 추적하는 데 사용될 수 있다. WAR CAM의 크기는 캐시에 의해 지원될 수 있는 미해결 기입 액세스 요청들의 총 수에 의해 결정될 수 있다.
캐시 매니저(113)는, 예를 들면, 호스트 시스템(120)으로부터 데이터 액세스 요청들(판독 액세스 요청들 및 기입 액세스 요청들)을 수신할 수 있다. 호스트 시스템(120)으로부터 데이터 액세스 요청을 수신하는 것에 응답하여, 캐시 매니저(113)는 기입 액세스 CAM(154)에서 조회를 수행하여 데이터 액세스 요청에 의해 액세스되는 물리적 어드레스가 미해결 기입 액세스 요청을 갖는지 여부를 결정할 수 있다. 기입 액세스 CAM(154) 조회가 히트이고 데이터 액세스 요청이 판독 액세스 요청(예를 들어, RAW 시나리오)인 경우, 캐시 매니저(113)는 판독 액세스 요청을 실행하기 전에 기입 액세스 요청을 실행할 수 있다. 기입 액세스 CAM(154) 조회가 히트이고 데이터 액세스 요청이 기입 액세스 요청(예를 들어, WAW 시나리오)인 경우, 기입 액세스 CAM(154) 조회 히트의 WID는 별도의 히트 WID 큐에 저장되며 실행되기보다는 무시될 수 있다. 일부 실시예들에서, 기입 액세스 CAM(154) 조회가 히트이거나 미스인 것에 응답하여, WID는 기입 액세스 CAM(154)에 기입되어 미해결 기입 액세스 요청이 될 수 있고, 미스 표시는 히트 WID 큐에 저장될 수도 있다.
기입 액세스 어드레스와 기입 액세스 데이터가 기입 액세스 어드레스 이후 몇 클록 사이클로 오는 기입 액세스 데이터와 함께 서로 다른 시간에 전송될 수 있기 때문에 미스 표시가 사용될 수 있다는 점에 유의한다. 기입 액세스 데이터는 에러 검사 큐에 저장되는 에러 검사 정보와 함께 에러 검사 프로세스를 거칠 수 있다. 기입 액세스 요청은 데이터 에러로 무효화(nullified)될 수 있으며, 캐시 매니저(113)는 에러 검사 큐에 저장된 에러 검사 정보를 사용하여 기입 액세스 CAM(154) 조회 히트를 위한 히트 WID(기입 액세스 요청과 연관됨)를 제거할 수 있다. 캐시 매니저(113)는 기입 액세스 요청에 대한 전송이 실행되면 WID를 해제함으로써 표시되는 바와 같이 기입 액세스 CAM(154)에 저장된 미해결 기입 액세스 요청을 제거할 수 있다. 미해결 기입 액세스 요청이 기입 액세스 CAM(154)로부터 제거될 때, 기입 액세스 CAM(154) 조회는 수행되지 않는다. 이는 캐시 매니저(113)에 의한 처리를 위해 히트 WID가 선택될 때보다 캐시 큐의 판독 액세스 요청 또는 기입 액세스 요청이 적어도 한 사이클 먼저 발생할 수 있음을 의미한다. 다른 예에서, 캐시 매니저(113)는 기입 액세스 요청이 유효하지 않은 경우에도 기입 액세스 CAM(154) 조회를 실행한다. 이는 기입 액세스 CAM(154) 조회 지연이 기입 캐시 조회 지연보다 작거나 같을 수 있음을 의미한다.
RAW 시나리오에서, 판독 액세스 요청으로부터의 기입 액세스 CAM(154) 조회 히트에 응답하여, 캐시 매니저(113)는 기입 버퍼에서 기입 액세스 요청의 데이터를 사용하여 판독 액세스 요청을 서비스할 수 있다. 기입 CAM 조회 히트와 관련된 판독 액세스 요청에 대한 캐시 조회는 캐시 매니저(113)에 의해 무효화될 수 있다. 캐시 매니저(113)는 기입 액세스 CAM(154) 조회 히트가 발생하면 기입 버퍼(모든 기입 액세스 요청들의 데이터가 저장됨)로부터 판독 버퍼(호스트 시스템(120)에 의해 판독되기 전에 모든 판독 액세스 요청들의 데이터가 저장됨)로 데이터를 전송할 수 있다. 캐시 매니저(113)는 기입 액세스 요청이 실행된 후에 기입 액세스 CAM(154)으로부터 히트 WID를 재활용(또는 해제)할 수 있다. 기입 액세스 요청의 실행은 판독 액세스 요청의 실행보다 더 오래 걸릴 수 있음에 유의한다.
RAW 시나리오의 일부 실시예들에서, 캐시 매니저(113)는 기입 버퍼에 히트 WID를 전송하여 캐시 매니저(113)가 판독될 위치를 알도록 한다. 캐시 매니저(113)는 또한 RID를 기입 버퍼에 전송할 수 있어 RID와 판독된 기입 버퍼 데이터가 함께 호스트 시스템(120)으로 전송될 수 있다. 캐시 매니저(113)는 FIFO 큐를 사용하여 (기입 액세스 CAM(154)을 조회함으로써) 판독 액세스 요청이 히트인지 또는 미스인지를 표시할 수 있다. 히트에 응답하여, 판독 액세스 요청이 캐시 매니저(113)에 의해 서비스되는 경우, 판독 액세스 요청은 이미 기입 버퍼로 전송되었기 때문에 폐기될 것이다.
기입 액세스 요청(WAW 시나리오) 이후의 기입 액세스 요청에 대해, 캐시 매니저(113)는 히트 WID에 대한 삭제 플래그를 설정할 수 있다. 기입 액세스 요청이 캐시 매니저(113)에 의해 서비스되는 경우, 캐시 매니저(113)는 관련 삭제 플래그가 설정되는지를 확인할 수 있다. 설정된 경우, 히트 WID가 해제될 것이다. 캐시 매니저(113)는 또한 기입 액세스 요청이 히트 WID와 연관되어 있는지 확인할 수 있다. 그렇다면, 캐시 매니저(113)는 히트 WID의 삭제 플래그를 지울 것이다. 추가로, 캐시 매니저(113)는 이전 기입 액세스 요청이 실행될 때까지 동일한 물리적 어드레스에 대한 기입 액세스 요청에 이어 판독 액세스 요청을 기입 버퍼로 보낼 수 있다. 예를 들어, RAW 시나리오가 발생할 때, 캐시 매니저(113)는 기입 액세스 CAM(154) 조회 히트의 데이터를 검색할 수 있고, 판독 액세스 요청에 대한 기입 버퍼에 히트 기입 액세스 요청의 데이터를 반환할 수 있다. 기입 액세스 요청의 데이터는 현재 데이터일 수 있으므로, 기입 버퍼로부터의 검색은 더 빠른 액세스 시간으로 올바른 데이터를 제공한다. 기입 액세스 요청이 실행되기 전에 데이터가 빠르게 판독될 수 있도록 기입 CAM(154) 히트가 발생한 후에 데이터가 기입 버퍼로부터 판독 버퍼로 이동될 수 있다. WAW 시나리오가 발생할 때, 캐시 매니저(113)는 히트된 기입 액세스 CAM(154)에서 기입 액세스 요청을 삭제할 수 있다. 새로운 기입 액세스 요청은 가장 최신 버전의 데이터를 가질 수 있으며, 따라서 캐시 매니저(113)는 이전의 미해결 기입 액세스 요청을 무시할 수 있다.
일 실시예에서, 캐시 매니저(113)가 에러 표시 없이 기입 큐에서 WID를 판독하는 경우, 캐시 매니저(113)는 히트 WID에 의해 인덱싱된 위치에서 삭제 WID 테이블에서 삭제 WID 플래그를 설정할 수 있다. 히트 WID 기입 액세스 요청에 대한 데이터 전송이 발생하려고 할 때, 플래그가 확인될 수 있다. 삭제 WID 플래그가 설정되면, 캐시 매니저(113)는 데이터 전송을 무효화하고 WID를 해제할 수 있다. 캐시 매니저(113)가 기입 액세스 요청을 실행하는 것에 응답하여, 캐시 매니저(113)는 기입 액세스 요청과 연관된 삭제 WID 플래그를 삭제할 수 있다.
캐시 매니저(113)는 수신된 모든 기입 액세스 요청들에 대해 판독 액세스 CAM(152)에서 조회를 수행하여 기입 액세스 요청이 임의의 미해결 판독 액세스 요청들(예를 들어, WAR 시나리오)과 동일한 물리적 어드레스에 액세스하는지 여부를 결정할 수 있다. 기입 액세스 요청에 판독 액세스 CAM(152) 조회 히트가 있는 경우, 기입 액세스 요청은 히트 표시와 함께 판독 큐 및 기입 큐에 저장될 수 있다. 히트 표시는 기입 액세스 요청이 의존하는 미해결 판독 액세스 요청을 추월하는 것을 방지할 수 있다. 기입 액세스 요청은 또한 WAR CAM(156)에 저장될 수 있으므로 WAR CAM(156) 조회가 히트일 때 동일한 물리적 어드레스를 가진 다음 기입 액세스 요청이 판독 큐에 저장될 수 있다. WAR CAM(156) 조회 히트가 있는 기입 액세스 요청은 또한 히트된 WAR CAM(156)의 엔트리를 대체할 수 있다.
일부 실시예들에서, 기입 큐로부터의 기입 액세스 요청은 기입 데이터 에러 상태가 사용 가능한 경우에만 캐시 매니저(113)에 의한 처리를 위해 선택될 수 있다. 그러나, WAR CAM(156) 조회 히트와 연관된 기입 액세스 요청은 캐시 매니저(113) 처리를 위해 선택되지 않을 수 있지만, 그 에러 상태는 WAR 큐에 저장될 수 있다. 판독 큐로부터의 기입 액세스 요청은 캐시 매니저(113) 처리를 위해 선택되지 않을 수도 있다. 대신, 판독 액세스 요청은 또 다른 WAR 큐로 저장될 수 있다. 두 WAR 큐 모두 사용 가능한 데이터가 있을 경우, 캐시 매니저(113)는 처리를 위해 기입 액세스 요청을 선택할 수 있다.
도 2는 본 개시의 일부 실시예들에 따른, 데이터 의존도 시나리오를 검출하는 것에 응답하여 수행된 프로세스들을 예시하는 예시적인 방법(200)의 흐름도이다. 방법(200)은 하드웨어(예를 들어, 처리 장치, 회로부, 전용 로직, 프로그램 가능 로직, 마이크로코드, 장치의 하드웨어, 집적 회로 등), 소프트웨어(예를 들어, 처리 장치에서 실행되거나 수행된 명령어들) 또는 이들의 조합을 포함할 수 있는 처리 로직에 의해 수행될 수 있다. 일부 실시예들에서, 방법(200)은 도 1의 캐시 매니저(113)에 의해 수행된다. 특정 시퀀스 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 프로세스들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예들로서만 이해되어야 하며, 예시된 프로세스들은 다른 순서로 수행될 수 있으며, 일부 프로세스들은 병렬로 수행될 수 있다. 추가로, 하나 이상의 프로세스들은 다양한 실시예들에서 생략될 수 있다. 따라서, 모든 프로세스들이 모든 실시예에서 필요한 것은 아니다. 다른 프로세스 흐름들이 가능하다.
동작(210)에서, 처리 로직은 제1 순서로 데이터 액세스 요청 세트를 수신할 수 있다. 데이터 액세스 요청들은 하나 이상의 판독 액세스 요청들, 하나 이상의 기입 액세스 요청들, 또는 이들의 임의의 조합을 포함할 수 있다. 제1 순서는 연속적인 순서일 수 있으며 데이터 액세스 요청 세트의 다양한 요청들이 메모리 서브 시스템(110)에 의해 수신되는 시간에 해당한다. 예를 들어, 제1 순서에서, 제1 데이터 액세스 요청은 제1 시간에 수신될 수 있고, 제2 데이터 액세스 요청은 제2 시간에 수신될 수 있으며, 제2 시간은 제1 시간 이후에 발생한다. 일 실시예에서, 데이터 액세스 요청 세트는 호스트 시스템(120)과 같은 호스트 시스템으로부터 메모리 서브 시스템(110)에서 수신된다. 다른 실시예에서, 데이터 액세스 요청 세트는 예컨대 메모리 서브 시스템 컨트롤러(115) 또는 일부 다른 컴포넌트에 의해 메모리 서브 시스템(110) 내에서 생성되는 메모리 관리 동작들(예를 들어, 가비지 수집, 웨어 레벨링(wear leveling) 등)에 관한 하나 이상의 요청들을 포함한다.
동작(220)에서, 처리 로직은 제2 순서로 데이터 액세스 요청 세트를 실행할 수 있다. 제2 순서는 비연속적인 순서일 수 있다. 예를 들어, 처리 로직은 LIFO 순서(후입, 선출)로 세트를 실행할 수 있고, 판독 액세스 요청을 먼저 실행할 수 있고, 기입 액세스 요청을 먼저 실행하는 등을 할 수 있다. 따라서, 데이터 액세스 요청 세트의 제2 요청이 제1 요청 후에 수신되었더라도, 위에서 설명된 바와 같이, 일 실시예에서, 제2 요청은 제1 요청이 처리되기 전에 처리될 수 있다. 다른 실시예에서, 제2 순서는 제1 순서와 동일하다.
동작(230)에서, 처리 로직은 데이터 액세스 요청 세트의 지연된 데이터 액세스 요청을 식별할 수 있다. 지연된 데이터 액세스 요청은 데이터 액세스 요청 세트에서 수신된 제1 데이터 액세스 요청이 아닌 임의의 데이터 액세스 요청일 수 있다. 예를 들어, 데이터 액세스 요청 세트가 다수의 데이터 액세스 요청들을 포함하는 경우, 여기서 제1 데이터 액세스 요청은 제1 순서로 수신된 제1 데이터 액세스 요청을 포함하며, 제1 순서로 수신된 제2, 제3, 제4 등의 데이터 액세스 요청들 중 어느 하나는 지연된 데이터 액세스 요청으로 간주될 수 있다.
동작(240)에서, 처리 로직은 처리 장치와 연관된 로컬 메모리의 데이터 구조가 지연된 데이터 액세스 요청과 연관된 물리적 어드레스에 대응하는 이전의 미해결 데이터 액세스 요청의 표시를 포함하는지 여부를 결정할 수 있다. 데이터 구조는 판독 액세스 CAM(152), 기입 액세스 CAM(154), WAR CAM(156) 또는 이들의 임의의 조합 중 적어도 하나일 수 있다. 일 예에서, 처리 로직은 데이터 액세스 요청에 의해 액세스되는 물리적 어드레스가 미해결 데이터 액세스 요청을 갖는지 여부를 결정하기 위해 판독 액세스 CAM(152), 기입 액세스 CAM(154) 또는 WAR CAM(156) 중 적어도 하나의 조회를 수행할 수 있다. 예를 들어, 데이터 구조는, 각각이 이전의 미해결 데이터 액세스 요청에 대응되고, 각각이 관련 물리적 어드레스를 갖는, 다수의 엔트리들을 가질 수 있다. 일 실시예에서, 캐시 매니저(113)는 지연된 데이터 액세스 요청의 물리적 어드레스를 데이터 구조의 각 엔트리와 연관된 물리적 어드레스들과 비교할 수 있다. 캐시 매니저(113)는 지연된 데이터 액세스 요청의 물리적 어드레스가 데이터 구조의 엔트리들 중 적어도 하나와 연관된 물리적 어드레스와 일치할 때 지연된 데이터 액세스 요청의 물리적 어드레스가 미해결 데이터 액세스 요청을 갖는다고 결정할 수 있다.
동작(250)에서, 처리 로직은, 데이터 구조가 이전의 미해결 데이터 액세스 요청을 포함하지 않는다는 결정에 응답하여, 지연된 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 데이터 구조에 삽입할 수 있다. 예를 들어, 지연된 데이터 액세스 요청은 CAM(152), 기입 액세스 CAM(154), WAR CAM(156) 또는 이들의 임의의 조합 중 하나 이상에 배치될 수 있다.
동작(260)에서, 처리 로직은, 데이터 구조가 이전의 미해결 데이터 액세스 요청을 포함한다는 결정에 응답하여, 이전의 미해결 데이터 액세스 요청과 관련된 데이터 의존도의 유형(예를 들어, 데이터 의존도 시나리오)을 식별하고 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행할 수 있다. 데이터 의존도 시나리오는 RAW 시나리오, WAW 시나리오 또는 WAR 시나리오를 포함할 수 있다. RAW 시나리오는 지연된 데이터 액세스 요청이 판독 액세스 요청이고 미해결 데이터 액세스 요청이 기입 액세스 요청인 경우에 발생한다. WAW 시나리오는 지연된 데이터 액세스 요청이 기입 액세스 요청이고 미해결 데이터 액세스 요청이 기입 액세스 요청인 경우에 발생한다. WAR 시나리오는 지연된 데이터 액세스 요청이 기입 액세스 요청이고, 미해결 데이터 액세스 요청이 판독 액세스 요청인 경우에 발생한다.
어떤 유형의 데이터 의존도 시나리오가 검출되는지에 따라, 처리 로직은 지연된 데이터 액세스 요청 및/또는 이에 따른 미해결 데이터 액세스 요청을 재정렬할 수 있다. WAR 시나리오의 경우, 처리 로직은 지연된 데이터 액세스 요청을 이전의 미해결 데이터 액세스 요청 후에 실행될 큐에 배치할 수 있다. RAW 시나리오의 경우, 처리 로직은 지연된 판독 액세스 요청을 실행하기 전에 이전의 미해결 데이터 액세스 요청과 연관된 데이터를, 데이터 구조로부터, 판독하여 지연된 데이터 액세스 요청을 실행할 수 있다. WAW 시나리오의 경우에, 처리 로직은 이전의 미해결 데이터 액세스 요청을 삭제하고 지연된 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 데이터 구조에 삽입할 수 있다.
도 3은 본 개시의 일부 실시예들에 따른, 데이터 의존도 시나리오를 검출하는 것에 응답하여 수행된 프로세스들을 예시하는 예시적인 방법(300)의 흐름도이다. 방법(300)은 하드웨어(예를 들어, 처리 장치, 회로부, 전용 로직, 프로그램 가능 로직, 마이크로코드, 장치의 하드웨어, 집적 회로 등), 소프트웨어(예를 들어, 처리 장치에서 실행되거나 수행된 명령어들) 또는 이들의 조합을 포함할 수 있는 처리 로직에 의해 수행될 수 있다. 일부 실시예들에서, 방법(300)은 도 1의 캐시 매니저(113)에 의해 수행된다. 특정 시퀀스 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 프로세스들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예들로서만 이해되어야 하며, 예시된 프로세스들은 다른 순서로 수행될 수 있으며, 일부 프로세스들은 병렬로 수행될 수 있다. 추가로, 하나 이상의 프로세스들은 다양한 실시예들에서 생략될 수 있다. 따라서, 모든 프로세스들이 모든 실시예에서 필요한 것은 아니다. 다른 프로세스 흐름들이 가능하다.
동작(310)에서, 처리 로직은 제1 데이터 구조에서 판독 액세스 요청 세트를 유지할 수 있다. 일 예에서, 제1 데이터 구조는 판독 액세스 CAM(152)일 수 있다. 동작(320)에서, 처리 로직은 제2 데이터 구조에서 기입 액세스 요청 세트를 유지할 수 있다. 일 예에서, 제2 데이터 구조는 기입 액세스 CAM(154)일 수 있다. 판독 요청 세트 및 기입 요청 세트는 각각 판독 액세스 CAM(152) 및 기입 액세스 CAM(154)에서 제1 순서로 유지될 수 있다. 제1 순서는 연속적인 순서일 수 있으며 다양한 데이터 액세스 요청들이 메모리 서브 시스템(110)에 의해 수신되는 시간에 해당한다. 예를 들어, 제1 순서에서, 제1 데이터 액세스 요청은 제1 시간에 수신될 수 있고, 제2 데이터 액세스 요청은 제2 시간에 수신될 수 있으며, 제2 시간은 제1 시간 이후에 발생한다. 일 실시예에서, 데이터 액세스 요청 세트는 호스트 시스템(120)과 같은 호스트 시스템으로부터 메모리 서브 시스템(110)에서 수신된다. 다른 실시예에서, 데이터 액세스 요청 세트는 예컨대 메모리 서브 시스템 컨트롤러(115) 또는 일부 다른 컴포넌트에 의해 메모리 서브 시스템(110) 내에서 생성되는 메모리 관리 동작들(예를 들어, 가비지 수집, 웨어 레벨링 등)에 관한 하나 이상의 요청들을 포함한다.
처리 로직은 판독 액세스 요청 세트와 기입 액세스 요청 세트를 제2 순서로 실행할 수 있다. 제2 순서는 비연속적인 순서일 수 있다. 예를 들어, 처리 로직은 LIFO 순서(후입, 선출)로 세트를 실행할 수 있고, 판독 액세스 요청을 먼저 실행할 수 있고, 기입 액세스 요청을 먼저 실행하는 등을 할 수 있다. 따라서, 데이터 액세스 요청 세트의 제2 요청이 제1 요청 후에 수신되었더라도, 위에서 설명된 바와 같이, 일 실시예에서, 제2 요청은 제1 요청이 처리되기 전에 처리될 수 있다. 다른 실시예에서, 제2 순서는 제1 순서와 동일하다.
동작(330)에서, 처리 로직은, 호스트 시스템(120)으로부터, 새로운 데이터 액세스 요청을 수신할 수 있다. 새로운 데이터 액세스 요청은 판독 액세스 요청 또는 기입 액세스 요청일 수 있다. 새로운 데이터 액세스 요청은 제1 데이터 구조에서 판독 액세스 요청 세트에 있는 또는 제2 데이터 구조에서 기입 액세스 요청들에 있는 제1 데이터 액세스 요청이 아닌 임의의 데이터 액세스 요청일 수 있다. 예를 들어, 제1 데이터 구조 및/또는 제2 데이터 구조에서 데이터 액세스 요청 세트가 다수의 데이터 액세스 요청들을 포함하는 경우, 여기서 제1 데이터 액세스 요청은 제1 순서로 수신된 제1 데이터 액세스 요청을 포함하며, 제1 순서로 수신된 제2, 제3, 제4 등의 데이터 액세스 요청들 중 어느 하나는 새로운 데이터 액세스 요청으로 간주될 수 있다.
동작(340)에서, 처리 로직은 새로운 데이터 액세스 요청과 연관된 어드레스에 대응하는 미해결 데이터 액세스 요청이 제1 데이터 구조 또는 제2 데이터 구조 중 적어도 하나에서 큐잉되는지 여부를 결정할 수 있다. 예를 들어, 처리 로직은 데이터 액세스 요청에 의해 액세스되는 물리적 어드레스가 미해결 데이터 액세스 요청을 갖는지 여부를 결정하기 위해 판독 액세스 CAM(152) 또는 기입 액세스 CAM(154) 중 적어도 하나의 조회 수행을 수행할 수 있다. 예를 들어, 제1 데이터 구조 및 제2 데이터 구조는, 각각이 이전의 미해결 데이터 액세스 요청에 대응되고, 각각이 관련 물리적 어드레스를 갖는, 다수의 엔트리들을 가질 수 있다. 일 실시예에서, 캐시 매니저(113)는 새로운 데이터 액세스 요청의 물리적 어드레스를 제1 데이터 구조 및/또는 제2 데이터 구조의 각 엔트리와 연관된 물리적 어드레스들과 비교할 수 있다. 캐시 매니저(113)는 새로운 데이터 액세스 요청의 물리적 어드레스가 제1 데이터 구조 또는 제2 데이터 구조의 엔트리들 중 적어도 하나와 연관된 물리적 어드레스와 일치할 때 새로운 데이터 액세스 요청의 물리적 어드레스가 미해결 데이터 액세스 요청을 갖는다고 결정할 수 있다.
동작(350)에서, 제1 데이터 구조 및 제2 데이터 구조가 미해결 데이터 액세스 요청을 포함하지 않는다고 결정하는 것에 응답하여, 처리 로직은 새로운 데이터 액세스 요청이 판독 액세스 요청인 경우 제1 데이터 구조에 새로운 데이터 액세스 요청을 삽입할 수 있거나, 또는 새로운 데이터 액세스 요청이 기입 액세스 요청인 경우 제2 데이터 구조에 새로운 데이터 액세스 요청을 삽입할 수 있다.
동작(360)에서, 제1 데이터 구조 및/또는 제2 데이터 구조가 미해결 데이터 액세스 요청을 포함한다는 결정에 응답하여, 처리 로직은 미해결 데이터 액세스 요청과 관련된 데이터 의존도의 유형(예를 들어, 데이터 의존도 시나리오)을 식별하고 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행할 수 있다. 데이터 의존도 시나리오는 RAW 시나리오, WAW 시나리오 또는 WAR 시나리오를 포함할 수 있다. RAW 시나리오는 새로운 데이터 액세스 요청이 판독 액세스 요청이고 미해결 데이터 액세스 요청이 기입 액세스 요청인 경우에 발생한다. WAW 시나리오는 새로운 데이터 액세스 요청이 기입 액세스 요청이고 미해결 데이터 액세스 요청이 기입 액세스 요청인 경우에 발생한다. WAR 시나리오는 새로운 데이터 액세스 요청이 기입 액세스 요청이고, 미해결 데이터 액세스 요청이 판독 액세스 요청인 경우에 발생한다.
어떤 유형의 데이터 의존도 시나리오가 검출되는지에 따라, 처리 로직은 새로운 데이터 액세스 요청 및/또는 이에 따른 미해결 데이터 액세스 요청을 재정렬할 수 있다. 특정 실시예들에서, 새로운 데이터 액세스 요청이 기입 액세스 요청이라고 결정하고 제1 데이터 구조에서 미해결 데이터 액세스 요청을 검출하는 것에 응답하여, 처리 로직은 미해결 데이터 액세스 요청 이후 실행될 큐에 새로운 데이터 액세스 요청을 배치할 수 있다. 새로운 데이터 액세스 요청이 판독 액세스 요청이라고 결정하고 제2 데이터 구조에서 미해결 데이터 액세스 요청을 검출하는 것에 응답하여, 처리 로직은, 제2 데이터 구조로부터, 새로운 판독 액세스 요청을 실행하기 전에 미해결 데이터 액세스 요청과 연관된 데이터를 판독하여 새로운 데이터 액세스 요청을 실행할 수 있다. 새로운 데이터 액세스 요청이 기입 액세스 요청이라고 결정하고 제2 데이터 구조에서 미해결 데이터 액세스 요청을 검출하는 것에 응답하여, 처리 로직은 미해결 데이터 액세스 요청을 삭제하고 새로운 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 제2 데이터 구조에 삽입할 수 있다.
도 4는 본 개시의 일부 실시예들에 따른, WAR 시나리오를 검출하는 것에 응답하여 수행된 프로세스들을 예시하는 예시적인 방법(400)의 흐름도이다. 방법(400)은 하드웨어(예를 들어, 처리 장치, 회로부, 전용 로직, 프로그램 가능 로직, 마이크로코드, 장치의 하드웨어, 집적 회로 등), 소프트웨어(예를 들어, 처리 장치에서 실행되거나 수행된 명령어들) 또는 이들의 조합을 포함할 수 있는 처리 로직에 의해 수행될 수 있다. 일부 실시예들에서, 방법(400)은 도 1의 캐시 매니저(113)에 의해 수행된다. 특정 시퀀스 또는 순서로 도시되어 있지만, 달리 명시되지 않는 한, 프로세스들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 예들로서만 이해되어야 하며, 예시된 프로세스들은 다른 순서로 수행될 수 있으며, 일부 프로세스들은 병렬로 수행될 수 있다. 추가로, 하나 이상의 프로세스들은 다양한 실시예들에서 생략될 수 있다. 따라서, 모든 프로세스들이 모든 실시예에서 필요한 것은 아니다. 다른 프로세스 흐름들이 가능하다.
동작(410)에서, 처리 로직은 수신된 모든 기입 액세스 요청들에 대해 판독 액세스 CAM(152)에서 조회를 수행하여 기입 액세스 요청이 임의의 미해결 판독 액세스 요청들과 동일한 물리적 어드레스에 액세스하는지 여부를 결정할 수 있다. 기입 액세스 요청이 판독 액세스 CAM(152) 조회 히트를 갖는 것에 응답하여, 동작(420)에서, 처리 로직은 히트 표시와 함께 판독 CAM(152)의 판독 큐 및 기입 CAM(154)의 기입 큐에서 기입 액세스 요청을 저장할 수 있다. 히트 표시는 기입 액세스 요청이 의존하는 미해결 판독 액세스 요청을 추월하는 것을 방지할 수 있다.
동작(430)에서, 처리 로직은 WAR CAM(156)에 기입 액세스 요청을 저장할 수 있다. WAR CAM(156) 조회가 히트할 때 동일한 물리적 어드레스를 가진 다음 기입 액세스 요청이 판독 큐에 저장되도록 한다. 처리 로직은 또한 히트된 WAR CAM(156)의 엔트리를 WAR CAM(156) 조회 히트와 연관된 기입 액세스 요청으로 대체할 수 있다.
도 5는 기계가 본원에 논의된 방법론들 중 임의의 하나 이상을 수행하게 하는 명령어 세트가 실행될 수 있는 컴퓨터 시스템(500)의 예시적인 기계를 예시한다. 일부 실시예들에서, 컴퓨터 시스템(500)은 메모리 서브 시스템(예를 들어, 도 1의 메모리 서브 시스템(110))을 포함하거나 이를 활용하는 호스트 시스템(예를 들어, 도 1의 호스트 시스템(120))에 대응할 수 있거나, 컨트롤러의 동작들을 수행하는 데(예를 들어, 운영 체제를 실행하여 도 1의 캐시 매니저(113)에 대응되는 동작들을 수행하는 데) 사용될 수 있다. 대안적인 실시예들에서, 기계는 LAN, 인트라넷, 엑스트라넷 및/또는 인터넷의 다른 기계들에 연결(예를 들어, 네트워킹)될 수 있다. 기계는 클라이언트-서버 네트워크 환경에서 서버 또는 클라이언트 기계의 용량으로, 피어 투 피어(또는 분배) 네트워크 환경에서의 피어 기계로, 또는 클라우드 컴퓨팅 인프라스트럭처 또는 환경에서의 서버 또는 클라이언트 기계로 동작할 수 있다.
기계는 개인용 컴퓨터(PC), 태블릿 PC, 셋톱박스(STB), 개인용 디지털 보조 장치(PDA), 셀룰러 텔레폰, 웹 기기, 서버, 네트워크 라우터, 스위치 또는 브릿지, 또는 해당 기계에 의해 수행될 조치들을 명시하는 명령어 세트(순차적 또는 다른 방식)을 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계가 예시되어 있지만, "기계"라는 용어는 또한 본원에서 논의된 방법론들 중 임의의 하나 이상을 수행하기 위해 명령어 세트(또는 복수 세트)를 개별적으로 또는 공통으로 실행하는 임의의 기계 컬렉션을 포함하는 것으로 간주해야 한다.
예시적인 컴퓨터 시스템(500)은 버스(530)를 통해 서로 통신하는, 처리 장치(502), 메인 메모리(504)(예를 들어, 읽기 전용 메모리(ROM), 플래시 메모리, 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM)과 같은 동적 랜덤 액세스 메모리(DRAM) 등), 정적 메모리(506)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등) 및 데이터 저장 시스템(518)을 포함한다. 처리 장치(502)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 이상의 범용 처리 장치들을 나타낸다. 보다 구체적으로, 처리 장치는 CISC(complex instruction set computing) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 또는 명령어 세트들을 구현하는 프로세서, 또는 명령어 세트들의 조합을 구현하는 프로세서들일 수 있다. 처리 장치(502)는 또한 주문형 반도체(ASIC), 필드 프로그램 가능 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 이상의 특수 목적 처리 장치들일 수 있다. 처리 장치(502)는 본원에 논의된 동작들 및 단계들을 수행하기 위한 명령어들(526)을 실행하도록 구성된다. 컴퓨터 시스템(500)은 네트워크(520)를 통해 통신하기 위한 네트워크 인터페이스 장치(508)를 더 포함할 수 있다.
데이터 저장 시스템(518)는 본원에 설명된 방법들 또는 기능들 중 임의의 하나 이상을 구현하는 하나 이상의 명령어 세트(526) 또는 소프트웨어가 저장되는 기계 판독 가능 저장 매체(524)(컴퓨터 판독 가능 매체로 알려짐)를 포함할 수 있다. 명령어들(526)은 또한 기계 판독 가능 저장 매체를 구성하는 컴퓨터 시스템(500), 메인 메모리(504) 및 처리 장치(502)에 의한 실행 동안 메인 메모리(504) 내에 및/또는 처리 장치(502) 내에 완전히 또는 적어도 부분적으로 상주할 수 있다. 기계 판독 가능 저장 매체(524), 데이터 저장 시스템(518) 및/또는 메인 메모리(504)는 도 1의 메모리 서브 시스템(110)에 대응될 수 있다.
일 실시예에서, 명령어들(526)은 도 1의 캐시 매니저(113)에 대응하는 기능을 구현하기 위한 명령어들을 포함한다. 기계 판독 가능 저장 매체(524)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "기계 판독 가능 저장 매체"라는 용어는 하나 이상의 명령어 세트들을 저장하는 단일 매체 또는 다중 매체를 포함하는 것으로 간주되어야 한다. "기계 판독 가능 저장 매체"라는 용어는 또한 기계에 의해 실행되는 명령어 세트를 저장 또는 인코딩할 수 있고 기계가 본 개시의 방법들 중 임의의 하나 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 간주되어야 한다. 따라서 "기계 판독 가능 저장 매체"라는 용어는, 이에 제한되는 것은 아니나, 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하는 것으로 간주되어야 한다.
전술한 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산의 알고리즘 및 상징적 표현들과 관련하여 제시되었다. 이러한 알고리즘적 설명들 및 표현들은 데이터 처리 분야의 당업자가 그들 작업의 실체를 다른 당업자에게 가장 효과적으로 전달하기 위해 사용되는 방식들이다. 여기서, 알고리즘은 일반적으로 원하는 결과를 도출하는 자기 모순 없는(self-consistent) 동작 시퀀스인 것으로 생각된다. 동작들은 이러한 물리적 수량의 물리적 조작을 필요로 한다. 일반적으로, 반드시 그런 것은 아니지만, 이러한 양은 저장되고, 결합되고, 비교되고 아니면 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 이러한 신호들을 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로 지칭하는 것이, 주로 일반적인 사용의 이유로, 때때로 편리한 것으로 입증되었다.
그러나, 이러한 및 유사한 용어들 모두는 적절한 물리적 양과 관련이 있으며 이러한 양에 적용되는 편리한 라벨들일 뿐이라는 점을 명심해야 한다. 본 개시는 컴퓨터 시스템의 레지스터들과 메모리들 내에서 물리적(전자적) 양으로 표현되는 데이터를 컴퓨터 시스템 메모리들 또는 레지스터들 또는 다른 이러한 정보 저장 시스템들 내의 물리적 양으로 표현되는 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 이와 유사한 전자 컴퓨팅 장치의 동작 및 프로세스들을 인용할 수 있다.
본 개시는 또한 본원에서 동작들을 수행하기 위한 장치에 관한 것이다. 이 장치는 의도된 목적들을 위해 특별히 구성될 수 있거나, 이는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성된 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 이에 제한되는 것은 아니나, 플로피 디스크, 광 디스크, CD-ROM, 및 자기-광학 디스크, 읽기 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), EPROM, EEPROM, 자기 또는 광학 카드, 또는 각각 컴퓨터 시스템 버스에 연결된 전자 명령어들을 저장하기에 적합한 임의의 유형의 매체를 포함하는 임의 유형의 디스크와 같은 컴퓨터 판독 가능 저장 매체에 저장될 수 있다.
본원에 제시된 알고리즘들 및 디스플레이들은 본질적으로 임의의 특정 컴퓨터 또는 다른 장치와 관련되지 않는다. 다양한 범용 시스템들은 본원의 교시에 따른 프로그램들과 함께 사용될 수 있거나, 방법을 수행하기 위해 다 특화된 장치를 구성하는 것이 편리하다는 것을 입증할 수 있다. 다양한 이들 시스템들의 구조는 아래의 설명에서 제시되는 것으로 나타날 것이다. 또한, 본 개시는 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 다양한 프로그래밍 언어들이 본원에 기술된 바와 같이 본 개시의 교시를 구현하는 데 사용될 수 있음이 이해될 것이다.
본 개시는 본 개시에 따른 프로세스를 수행하기 위해 컴퓨터 시스템(또는 다른 전자 장치)를 프로그래밍하는 데 사용될 수는, 명령어들을 저장한 기계 판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 기계 판독 가능 매체는 기계(예를 들어, 컴퓨터)에 의해 판독 가능한 형태로 정보를 저장하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 기계 판독 가능(예를 들어, 컴퓨터 판독 가능) 매체는 읽기 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 장치들 등과 같은 기계(예를 들어, 컴퓨터) 판독 가능 저장 매체를 포함한다.
전술한 명세서에서, 본 개시의 실시예들은 그 특정 예시적인 실시예들을 참조하여 설명되었다. 다음의 청구 범위에 명시된 본 개시의 실시예들의 넓은 사상 및 범위를 벗어나지 않고 다양한 변형들이 이루어질 수 있음이 명백할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 시스템에 있어서,
    제1 메모리 장치;
    상기 제1 메모리 장치에 결합된 제2 메모리 장치로서, 상기 제2 메모리 장치는 상기 제1 메모리 장치보다 낮은 액세스 레이턴시를 가지며 상기 제1 메모리 장치를 위한 캐시로서 사용되는, 상기 제2 메모리 장치; 및
    상기 제1 및 제2 메모리 장치들에 동작 가능하게 결합된 처리 장치로서,
    데이터 액세스 요청 세트를 제1 순서로 수신하는 단계;
    상기 데이터 액세스 요청 세트를 제2 순서로 실행하는 단계;
    상기 데이터 액세스 요청 세트의 지연된 데이터 액세스 요청을 식별하는 단계;
    상기 처리 장치와 연관된 로컬 메모리의 데이터 구조가 상기 지연된 데이터 액세스 요청과 연관된 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청의 표시를 포함하는지 여부를 결정하는 단계; 및
    상기 데이터 구조는 상기 지연된 데이터 액세스 요청과 연관된 상기 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청의 표시를 포함한다고 결정하는 것에 응답하여, 상기 이전의 미해결 데이터 액세스 요청과 연관된 데이터 의존도의 유형을 식별하고 상기 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행하는 단계를 포함하는 동작들을 수행하도록 하는, 상기 처리 장치를 포함하는, 시스템.
  2. 제1항에 있어서, 상기 처리 장치는,
    상기 지연된 데이터 액세스 요청이 판독 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 판독(RAW) 데이터 의존도를 식별하는 단계;
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 기입(WAW) 데이터 의존도를 식별하는 단계; 및
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 판독 액세스 요청이라고 결정하는 것에 응답하여, 판독 후 기입(WAR) 데이터 의존도를 식별하는 단계를 포함하는 추가 동작들을 수행하도록 하는, 시스템.
  3. 제2항에 있어서, 상기 RAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청과 연관된 데이터를 상기 데이터 구조로부터 판독하여 상기 지연된 데이터 액세스 요청을 실행하는 단계를 포함하는, 시스템.
  4. 제2항에 있어서, 상기 WAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청을 삭제하고 상기 지연된 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 포함하는, 시스템.
  5. 제2항에 있어서, 상기 WAR 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청 이후 수행될 큐에 상기 지연된 데이터 액세스 요청을 배치하는 단계를 포함하는, 시스템.
  6. 제1항에 있어서, 상기 데이터 구조는 내용 주소화 메모리(CAM)를 포함하는, 시스템.
  7. 제1항에 있어서, 상기 처리 장치는,
    상기 데이터 구조가 상기 이전의 미해결 데이터 액세스 요청의 상기 표시를 포함하지 않는다고 결정하는 것에 응답하여, 상기 지연된 데이터 액세스 요청의 상기 표시를 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 포함하는 추가 동작들을 수행하도록 하는, 시스템.
  8. 방법에 있어서,
    제1 데이터 구조에서 판독 액세스 요청 세트를 유지하는 단계;
    제2 데이터 구조에서 기입 액세스 요청 세트를 유지하는 단계;
    새로운 데이터 액세스 요청을 수신하는 단계;
    상기 새로운 데이터 액세스 요청과 연관된 어드레스에 대응되는 미해결 데이터 액세스 요청이 상기 제1 데이터 구조 또는 상기 제2 데이터 구조 중 적어도 하나에서 큐잉되는지 여부를 결정하는 단계; 및
    상기 제1 데이터 구조 및 상기 제2 데이터 구조가 미해결 데이터 액세스 요청의 표시를 포함한다고 결정하는 것에 응답하여, 상기 미해결 데이터 액세스 요청과 연관된 데이터 의존도의 유형을 식별하고 상기 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 지연된 데이터 액세스 요청이 판독 액세스 요청이고 상기 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 판독(RAW) 데이터 의존도를 식별하는 단계;
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 기입(WAW) 데이터 의존도를 식별하는 단계; 및
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 미해결 데이터 액세스 요청이 판독 액세스 요청이라고 결정하는 것에 응답하여, 판독 후 기입(WAR) 데이터 의존도를 식별하는 단계를 더 포함하는, 방법.
  10. 제9항에 있어서, 상기 RAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 미해결 데이터 액세스 요청과 연관된 데이터를 상기 데이터 구조로부터 판독하여 상기 새로운 데이터 액세스 요청을 실행하는 단계를 포함하는, 방법.
  11. 제9항에 있어서, 상기 WAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 미해결 데이터 액세스 요청을 삭제하고 상기 새로운 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 포함하는, 방법.
  12. 제9항에 있어서, 상기 WAR 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 미해결 데이터 액세스 요청 이후 수행될 큐에 상기 새로운 데이터 액세스 요청을 배치하는 단계를 포함하는, 방법.
  13. 제8항에 있어서,
    상기 데이터 구조가 상기 이전의 미해결 데이터 액세스 요청의 상기 표시를 포함하지 않는다고 결정하는 것에 응답하여, 상기 지연된 데이터 액세스 요청의 상기 표시를 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 더 포함하는, 방법.
  14. 비일시적 컴퓨터 판독 가능 저장 매체로서, 제1 메모리 장치 및 제2 메모리 장치에 동작 가능하게 결합된 처리 장치에 의해 실행 시,
    데이터 액세스 요청 세트를 제1 순서로 수신하는 단계;
    상기 데이터 액세스 요청 세트를 제2 순서로 실행하는 단계;
    상기 데이터 액세스 요청 세트의 지연된 데이터 액세스 요청을 식별하는 단계;
    상기 처리 장치와 연관된 로컬 메모리의 데이터 구조가 상기 지연된 데이터 액세스 요청과 연관된 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청의 표시를 포함하는지 여부를 결정하는 단계; 및
    상기 데이터 구조가 상기 새로운 데이터 액세스 요청과 연관된 상기 어드레스에 대응되는 이전의 미해결 데이터 액세스 요청의 표시를 포함한다고 결정하는 것에 응답하여, 상기 이전의 미해결 데이터 액세스 요청과 연관된 데이터 의존도의 유형을 식별하고 상기 데이터 의존도의 유형과 연관된 하나 이상의 동작들을 수행하는 단계를 포함하는 동작들을 수행하는, 명령어들을 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  15. 제14항에 있어서, 상기 처리 장치는,
    상기 지연된 데이터 액세스 요청이 판독 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 판독(RAW) 데이터 의존도를 식별하는 단계;
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 기입 액세스 요청이라고 결정하는 것에 응답하여, 기입 후 기입(WAW) 데이터 의존도를 식별하는 단계; 및
    상기 지연된 데이터 액세스 요청이 기입 액세스 요청이고 상기 이전의 미해결 데이터 액세스 요청이 판독 액세스 요청이라고 결정하는 것에 응답하여, 판독 후 기입(WAR) 데이터 의존도를 식별하는 단계를 포함하는 추가 동작들을 수행하도록 하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  16. 제15항에 있어서, 상기 RAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청과 연관된 데이터를 상기 데이터 구조로부터 판독하여 상기 지연된 데이터 액세스 요청을 실행하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  17. 제15항에 있어서, 상기 WAW 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청을 삭제하고 상기 지연된 데이터 액세스 요청을 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  18. 제15항에 있어서, 상기 WAR 데이터 의존도를 식별하는 것에 응답하여, 상기 하나 이상의 동작들을 수행하는 단계는 상기 이전의 미해결 데이터 액세스 요청 이후 수행될 큐에 상기 지연된 데이터 액세스 요청을 배치하는 단계를 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  19. 제14항에 있어서, 상기 데이터 구조는 내용 주소화 메모리(CAM)를 포함하는, 비일시적 컴퓨터 판독 가능 저장 매체.
  20. 제14항에 있어서, 상기 처리 장치는,
    상기 데이터 구조가 상기 이전의 미해결 데이터 액세스 요청의 상기 표시를 포함하지 않는다고 결정하는 것에 응답하여, 상기 지연된 데이터 액세스 요청의 상기 표시를 새로운 미해결 데이터 액세스 요청으로서 상기 데이터 구조에 삽입하는 단계를 포함하는 추가 동작들을 수행하도록 하는, 비일시적 컴퓨터 판독 가능 저장 매체.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11283719B2 (en) * 2020-07-13 2022-03-22 Google Llc Content addressable memory (CAM) based hardware architecture for datacenter networking

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6470445B1 (en) * 1999-09-07 2002-10-22 Hewlett-Packard Company Preventing write-after-write data hazards by canceling earlier write when no intervening instruction uses value to be written by the earlier write
US7228402B2 (en) * 2002-01-02 2007-06-05 Intel Corporation Predicate register file write by an instruction with a pending instruction having data dependency
US6925526B2 (en) 2002-10-31 2005-08-02 International Business Machines Corporation Method and apparatus for servicing mixed block size data access operations in a disk drive data storage device
US7117309B2 (en) 2003-04-14 2006-10-03 Hewlett-Packard Development Company, L.P. Method of detecting sequential workloads to increase host read throughput
US20060026371A1 (en) 2004-07-30 2006-02-02 Chrysos George Z Method and apparatus for implementing memory order models with order vectors
JP4819369B2 (ja) 2005-02-15 2011-11-24 株式会社日立製作所 ストレージシステム
US7467280B2 (en) 2006-07-05 2008-12-16 International Business Machines Corporation Method for reconfiguring cache memory based on at least analysis of heat generated during runtime, at least by associating an access bit with a cache line and associating a granularity bit with a cache line in level-2 cache
US7596643B2 (en) 2007-02-07 2009-09-29 Siliconsystems, Inc. Storage subsystem with configurable buffer
US8161240B2 (en) 2007-10-10 2012-04-17 Apple Inc. Cache management
US8473684B2 (en) 2009-12-22 2013-06-25 International Business Machines Corporation Delayed replacement of cache entries
JP5296041B2 (ja) * 2010-12-15 2013-09-25 株式会社東芝 メモリシステムおよびメモリシステムの制御方法
US9122401B2 (en) 2012-08-23 2015-09-01 Apple Inc. Efficient enforcement of command execution order in solid state drives
US9201796B2 (en) 2012-09-27 2015-12-01 Apple Inc. System cache with speculative read engine
US20140089600A1 (en) 2012-09-27 2014-03-27 Apple Inc. System cache with data pending state
US9292294B2 (en) 2012-09-27 2016-03-22 Intel Corporation Detection of memory address aliasing and violations of data dependency relationships
TWI470431B (zh) 2013-06-14 2015-01-21 Phison Electronics Corp 資料寫入方法、記憶體控制器與記憶體儲存裝置
US20150081981A1 (en) 2013-09-19 2015-03-19 Netapp, Inc. Generating predictive cache statistics for various cache sizes
US9292444B2 (en) 2013-09-26 2016-03-22 International Business Machines Corporation Multi-granular cache management in multi-processor computing environments
US9594644B2 (en) 2014-09-19 2017-03-14 Sybase, Inc. Converting a serial transaction schedule to a parallel transaction schedule
US10048883B2 (en) 2014-09-29 2018-08-14 Dell Products, Lp Integrated page-sharing cache storing a single copy of data where the data is stored in two volumes and propagating changes to the data in the cache back to the two volumes via volume identifiers
US9442663B2 (en) 2014-11-19 2016-09-13 Sandisk Technologies Llc Independent set/reset programming scheme
US9529718B2 (en) 2014-12-12 2016-12-27 Advanced Micro Devices, Inc. Batching modified blocks to the same dram page
US9471508B1 (en) * 2015-04-09 2016-10-18 International Business Machines Corporation Maintaining command order of address translation cache misses and subsequent hits
WO2017052595A1 (en) 2015-09-25 2017-03-30 Hewlett Packard Enterprise Development Lp Variable cache for non-volatile memory
US10623514B2 (en) 2015-10-13 2020-04-14 Home Box Office, Inc. Resource response expansion
US10019174B2 (en) 2015-10-27 2018-07-10 Sandisk Technologies Llc Read operation delay
US20170371660A1 (en) * 2016-06-23 2017-12-28 Microsoft Technology Licensing, Llc Load-store queue for multiple processor cores
US10452598B2 (en) 2016-10-18 2019-10-22 Micron Technology, Inc. Apparatuses and methods for an operating system cache in a solid state device
KR20180044635A (ko) 2016-10-24 2018-05-03 삼성전자주식회사 저장 시스템 및 그것의 동작 방법
GB2563582B (en) * 2017-06-16 2020-01-01 Imagination Tech Ltd Methods and systems for inter-pipeline data hazard avoidance
US10481913B2 (en) * 2017-08-16 2019-11-19 Mediatek Singapore Pte. Ltd. Token-based data dependency protection for memory access
US10740029B2 (en) * 2017-11-28 2020-08-11 Advanced Micro Devices, Inc. Expandable buffer for memory transactions
US10725783B2 (en) * 2018-11-02 2020-07-28 International Business Machines Corporation Splitting load hit store table for out-of-order processor
US10990534B2 (en) 2019-01-31 2021-04-27 Intel Corporation Device, system and method to facilitate disaster recovery for a multi-processor platform

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