KR20220060407A - Injection-locked phase-locked loop and phase locking method using the same - Google Patents

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Abstract

An injection-locked phase-locked loop includes an injection-locked ring oscillator (ILRO) generating a plurality of output clocks having different phases according to a control voltage, a phase-locked loop (PLL) controlling the control voltage by comparing the phases of a reference clock and the output clock, and an pulse generator (PG) generating an injection pulse (INJ) by using the reference clock and injecting the injection pulse into the injection-locked ring oscillator, and a phase synchronization method using the same. According to the present invention, the injection time and pulse width of an injection pulse are automatically measured and corrected without an off-chip system, and jitter characteristics of a clock generator are remarkably improved.

Description

주입 고정 위상 동기화 루프 및 이를 이용한 위상 동기화 방법{INJECTION-LOCKED PHASE-LOCKED LOOP AND PHASE LOCKING METHOD USING THE SAME}INJECTION-LOCKED PHASE-LOCKED LOOP AND PHASE LOCKING METHOD USING THE SAME

본 발명은 주입 고정 위상 동기화 루프에 관한 것이다.FIELD OF THE INVENTION The present invention relates to an injection-locked phase-locked loop.

위상 동기화 루프(phase-locked loop, PLL)는 집적회로 시스템에서 널리 쓰이는 클럭 발생기이다. 위상 동기화 루프(PLL)는 발진기(oscillator)의 종류에 따라 LC 발진기(LC oscillator) 기반의 위상 동기화 루프(PLL)와 링 발진기(ring oscillator) 기반의 위상 동기화 루프(PLL)로 나눌 수 있다. LC 발진기 기반의 위상 동기화 루프(PLL)는 링 발진기 기반의 위상 동기화 루프(PLL)보다 지터(jitter) 특성이 좋지만 동작 범위가 적고 큰 면적을 소모하기 때문에 구현하는 데 어려움이 있다. 따라서 유선 통신 시스템에서는 링 발진기 기반의 위상 동기화 루프(PLL)가 많이 사용된다.A phase-locked loop (PLL) is a clock generator widely used in integrated circuit systems. The phase synchronization loop (PLL) may be divided into a phase synchronization loop (PLL) based on an LC oscillator and a phase synchronization loop (PLL) based on a ring oscillator according to the type of an oscillator. Although the LC oscillator-based phase-lock loop (PLL) has better jitter characteristics than the ring-oscillator-based phase-lock loop (PLL), it has a small operating range and consumes a large area, so it is difficult to implement. Therefore, a ring oscillator-based phase-locked loop (PLL) is widely used in a wired communication system.

그러나 고정밀 클럭을 요구하는 추세에 따라 고전적인 링 발진기 기반의 위상 동기화 루프(PLL)는 한계에 도달했고 링 발진기 기반의 위상 동기화 루프(PLL)의 지터 특성을 개선하기 위한 많은 시도들이 있었다. 그 중 주입 고정 위상 동기화 루프(injection-locked phase locked loop, ILPLL)는 입력 클럭 주기마다 주입 펄스를 출력 클럭에 주입함으로써 축적된 지터를 제거하는 회로이다. 그러나 주입 고정 위상 동기화 루프(ILPLL)는 주입 펄스의 주입 시점과 폭에 따라 특성이 달라지는 문제점이 있다.However, with the trend of demanding high-precision clocks, the classical ring oscillator-based phase-locked loop (PLL) has reached its limit, and many attempts have been made to improve the jitter characteristics of the ring-oscillator-based phase-locked loop (PLL). Among them, an injection-locked phase locked loop (ILPLL) is a circuit that removes accumulated jitter by injecting an injection pulse into an output clock every input clock cycle. However, the injection-locked phase-locked loop (ILPLL) has a problem in that characteristics vary according to the injection timing and width of the injection pulse.

종래기술은 주입 시점을 자동으로 계측 및 보정함으로써 지터 특성을 개선하였다. 그러나 주입 펄스의 폭을 계측하지 않아 이상적인 주입 시점을 구현하지 못하고, 모드를 제어하기 위한 오프-칩(off-chip) 시스템이 필요하다는 문제점이 있다.The prior art improved the jitter characteristics by automatically measuring and correcting the injection timing. However, since the width of the injection pulse is not measured, an ideal injection timing cannot be realized, and an off-chip system for controlling the mode is required.

한편, 다른 종래기술은 주입 효과를 최대화하는 주입 펄스의 폭이 출력 클럭의 1/4임을 제시하였지만, 이를 구현하기 위해 외부의 신호를 이용한다는 점에서 자동 계측 및 보정을 구현하지는 못하였다.On the other hand, the other prior art suggests that the width of the injection pulse to maximize the injection effect is 1/4 of the output clock, but automatic measurement and correction are not implemented in that an external signal is used to implement this.

미국 공개특허공보 US 2019/0058480 A1 (2019.02.21)US Patent Publication US 2019/0058480 A1 (2019.02.21) 미국 공개특허공보 US 2010/0259305 A1 (2010.10.14)US Patent Publication US 2010/0259305 A1 (2010.10.14)

전술한 문제점을 해결하기 위한 본 발명의 목적은 주입 고정 위상 동기화 루프에 있어서 오프-칩 시스템 없이 주입 펄스의 주입 시점 및 펄스 폭을 자동으로 계측 및 보정할 수 있는 주입 고정 위상 동기화 루프 및 이를 이용한 위상 동기화 방법을 제공하는 것이다.An object of the present invention to solve the above problems is an injection-locked phase synchronization loop capable of automatically measuring and correcting the injection timing and pulse width of an injection pulse without an off-chip system in the injection-locked phase synchronization loop, and a phase using the same To provide a synchronization method.

다만, 본 발명의 해결하고자 하는 과제는 이에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the problem to be solved by the present invention is not limited thereto, and may be variously expanded without departing from the spirit and scope of the present invention.

전술한 문제점을 해결하기 위한 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프(injection-locked phase-locked loop)는 제어 전압에 따라 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 주입 고정 링 발진기(injection-locked ring oscillator, ILRO), 기준 클럭 및 상기 복수의 출력 클럭 중 어느 하나의 위상을 비교하여 상기 제어 전압을 조절하는 위상 동기화 루프(phase-locked loop, PLL), 및 상기 기준 클럭을 이용하여 주입 펄스(INJ)를 생성하고, 상기 주입 펄스를 상기 주입 고정 링 발진기에 주입하는 주입 펄스 생성기(pulse generator, PG)를 포함한다.An injection-locked phase-locked loop according to an embodiment of the present invention for solving the above problems is an injection-locked ring oscillator ( Injection-locked ring oscillator (ILRO), a phase-locked loop (PLL) that adjusts the control voltage by comparing the phase of any one of a reference clock and the plurality of output clocks, and using the reference clock and an injection pulse generator (PG) that generates an injection pulse INJ and injects the injection pulse into the injection fixed ring oscillator.

일 측면에 따르면, 상기 주입 고정 링 발진기는 상기 제어 전압에 따라 상기 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 차동 링 발진기, 상기 주입 펄스의 주입 시점을 계측하는 제1 보조 샘플링 뱅뱅 위상 검출기(sub-sampling bang-bang phase detector), 및 상기 주입 펄스의 펄스 폭을 계측하는 제2 보조 샘플링 뱅뱅 위상 검출기를 포함할 수 있다.According to one aspect, the injection fixed ring oscillator is a differential ring oscillator generating a plurality of output clocks having the different phases according to the control voltage, and a first auxiliary sampling bang bang phase detector for measuring the injection timing of the injection pulse (sub -sampling bang-bang phase detector), and a second auxiliary sampling bang-bang phase detector for measuring the pulse width of the injection pulse.

일 측면에 따르면, 상기 제1 보조 샘플링 뱅뱅 위상 검출기는 상기 주입 펄스와 상기 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하여 상기 주입 시점을 보정하기 위한 제1 신호를 생성할 수 있다.According to an aspect, the first auxiliary sampling bang-bang phase detector may generate a first signal for correcting the injection timing by checking whether the injection pulse and a first output clock among the plurality of output clocks are aligned.

일 측면에 따르면, 상기 제1 보조 샘플링 뱅뱅 위상 검출기는 상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호로서 상기 주입 펄스를 지연시키도록 하는 신호를 출력하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호로서 상기 제1 신호로서 상기 주입 펄스를 앞당기도록 하는 신호를 출력할 수 있다.According to an aspect, in the first auxiliary sampling bang-bang phase detector, when a first rising edge of the injection pulse precedes a first intersection point of the first output clock and a second output clock that is out of phase with the first output clock (INJ leads) output a signal to delay the injection pulse as the first signal, and as the first signal as the first signal when the first rising edge lags behind the first crossing point (INJ lags) A signal for advancing the injection pulse may be output.

일 측면에 따르면, 상기 제2 보조 샘플링 뱅뱅 위상 검출기는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하여 상기 펄스 폭을 보정하기 위한 제2 신호를 생성할 수 있다.According to one aspect, the second auxiliary sampling bang-bang phase detector is configured to correct the pulse width by checking whether a pulse INJB out of phase with the injection pulse and a third output clock among the plurality of output clocks are aligned. 2 signals can be generated.

일 측면에 따르면, 상기 제1 보조 샘플링 뱅뱅 위상 검출기는 상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호로서 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 하는 신호를 출력하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호로서 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 하는 신호 출력할 수 있다.According to an aspect, in the first auxiliary sampling bang-bang phase detector, a second rising edge of a pulse out of phase with the injection pulse is the third output clock and a fourth output clock that is out of phase with the third output clock. In case of leading the second crossing point (INJB leads), output a signal to delay a pulse out of phase with the injection pulse as the second signal, and when the second rising edge lags the second crossing point (INJB) lags) as the second signal, a signal for advancing a pulse having a phase opposite to that of the injection pulse may be output.

일 측면에 따르면, 상기 주입 펄스 생성기는 상기 기준 클럭을 지연시킴으로써 상기 주입 펄스의 주입 시점을 보정하는 제1 디지털 제어 지연 라인(digital controlled delay line), 상기 제1 디지털 제어 지연 라인에 의해 지연된 기준 클럭을 지연시킴으로써 상기 주입 펄스의 펄스 폭을 보정하는 제2 디지털 제어 지연 라인, 상기 주입 펄스의 주입 시점 계측 결과에 기초하여 상기 제1 디지털 제어 지연 라인을 제어하기 위한 제1 디지털 코드를 출력하는 제1 축차 비교형 조절기(SAR controller), 상기 주입 펄스의 펄스 폭 계측 결과에 기초하여 상기 제2 디지털 제어 지연 라인을 제어하기 위한 제2 디지털 코드를 출력하는 제2 축차 비교형 조절기, 상기 제1 디지털 제어 지연 라인에 의해 지연된 기준 클럭 및 상기 제2 디지털 제어 지연 라인에 의해 지연된 기준 클럭에 대하여 논리곱 연산을 수행하는 AND 게이트, 및 상기 논리곱 연산의 결과를 이용하여 상기 주입 펄스 및 상기 주입 펄스와 위상이 반대인 펄스를 출력하는 싱글-투-디퍼런셜 버퍼를 포함할 수 있다.According to one aspect, the injection pulse generator is a first digital controlled delay line (digital controlled delay line) for correcting the injection timing of the injection pulse by delaying the reference clock, the reference clock delayed by the first digitally controlled delay line a second digital control delay line for correcting the pulse width of the injection pulse by delaying A sequential comparison type controller (SAR controller), a second sequential comparison type controller for outputting a second digital code for controlling the second digital control delay line based on a pulse width measurement result of the injection pulse, the first digital control An AND gate for performing an AND operation on the reference clock delayed by the delay line and the reference clock delayed by the second digital control delay line, and the injection pulse and the phase with the injection pulse using the result of the OR operation It may include a single-to-differential buffer that outputs the opposite pulse.

일 측면에 따르면, 상기 위상 동기화 루프는 상기 제어 전압을 공급하기 위한 전하를 저장하는 루프 필터, 상기 기준 클럭과 상기 출력 클럭의 위상 차이를 검출하는 위상 주파수 검출기, 및 상기 위상 차이의 검출 결과에 따라 상기 루프 필터의 전하를 충전 또는 방전시키는 차지 펌프를 포함할 수 있다.According to an aspect, the phase synchronization loop includes a loop filter for storing electric charge for supplying the control voltage, a phase frequency detector for detecting a phase difference between the reference clock and the output clock, and a detection result of the phase difference A charge pump for charging or discharging electric charges of the loop filter may be included.

전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 제어 전압에 따라 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 주입 고정 링 발진기(injection-locked ring oscillator, IRLO), 기준 클럭 및 상기 출력 클럭의 위상을 비교하여 상기 제어 전압을 조절하는 위상 동기화 루프(phase-locked loop, PLL), 및 상기 기준 클럭을 이용하여 주입 펄스(INJ)를 생성하고, 상기 주입 펄스를 상기 주입 고정 링 발진기에 주입하는 주입 펄스 생성기(pulse generator, PG)를 포함하는 주입 고정 위상 동기화 루프(injection-locked phase-locked loop, ILPLL)를 이용한 위상 동기화 방법은 상기 주입 펄스 생성기를 비활성화한 상태에서 상기 위상 동기화 루프를 동작시키는 단계, 상기 출력 클럭의 주파수가 소정의 주파수가 되면, 상기 주입 펄스 생성기를 활성화하고 상기 주입 펄스의 주입 시점을 계측 및 보정하는 단계, 및 상기 주입 펄스의 펄스 폭을 계측 및 보정하는 단계를 포함한다.An injection-locked ring oscillator (IRLO) generating a plurality of output clocks having different phases according to a control voltage according to another embodiment of the present invention for solving the above-mentioned problems, a reference clock and the output clock An injection pulse (INJ) is generated using a phase-locked loop (PLL) that adjusts the control voltage by comparing the phases of A phase synchronization method using an injection-locked phase-locked loop (ILPLL) including an injection pulse generator (PG) that operates the phase synchronization loop in a state in which the injection pulse generator is deactivated when the frequency of the output clock reaches a predetermined frequency, activating the injection pulse generator, measuring and correcting the injection timing of the injection pulse, and measuring and correcting the pulse width of the injection pulse do.

일 측면에 따르면, 상기 주입 펄스의 주입 시점을 계측 및 보정하는 단계는 상기 주입 펄스와 상기 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하는 단계, 및 상기 주입 펄스와 상기 제1 출력 클럭이 정렬되지 않은 경우 상기 주입 시점을 보정하기 위한 제1 신호를 업데이트하는 단계를 포함할 수 있다.According to one aspect, measuring and correcting the injection timing of the injection pulse may include checking whether the injection pulse and a first output clock among the plurality of output clocks are aligned, and the injection pulse and the first output clock In case of misalignment, updating the first signal for correcting the injection timing may be included.

일 측면에 따르면, 상기 제1 신호를 업데이트하는 단계는 상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호를 상기 주입 펄스를 지연시키도록 업데이트하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호를 상기 주입 펄스를 앞당기도록 업데이트하는 것일 수 있다.According to an aspect, the updating of the first signal may include when a first rising edge of the injection pulse precedes a first crossing point of the first output clock and a second output clock that is out of phase with the first output clock. (INJ leads) updating the first signal to delay the injection pulse, and updating the first signal to advance the injection pulse when the first rising edge lags behind the first crossing point (INJ lags) it could be

일 측면에 따르면, 상기 주입 펄스의 펄스 폭을 계측 및 보정하는 단계는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하는 단계, 및 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 제3 출력 클럭이 정렬되지 않은 경우 상기 펄스 폭을 보정하기 위한 제2 신호를 업데이트하는 단계를 포함할 수 있다.According to one aspect, the measuring and correcting the pulse width of the injection pulse includes: checking whether a pulse INJB out of phase with the injection pulse is aligned with a third output clock among the plurality of output clocks; The method may include updating a second signal for correcting the pulse width when the pulse INJB having a phase opposite to that of the injection pulse is not aligned with the third output clock.

일 측면에 따르면, 상기 제2 신호를 업데이트하는 단계는 상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 업데이트하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 업데이트하는 것일 수 있다.According to an aspect, in the updating of the second signal, a second rising edge of a pulse out of phase with the injection pulse is the third output clock and a fourth output clock that is out of phase with the third output clock. Updates the second signal to delay a pulse out of phase with the injection pulse if it leads a second intersection (INJB leads), and if the second rising edge lags behind the second intersection (INJB lags) The second signal may be updated to advance a pulse out of phase with the injection pulse.

전술한 문제점을 해결하기 위한 본 발명의 다른 실시예에 따른 주입 고정 위상 동기화 루프(injection-locked phase-locked loop, ILLPLL)에서의 위상 동기화 방법은, 주입 펄스(INJ)의 주입 시점을 계측하는 단계, 상기 주입 펄스의 주입 시점을 보정하는 단계, 상기 주입 펄스의 펄스 폭을 계측하는 단계, 및 상기 주입 펄스의 펄스 폭을 보정하는 단계를 포함한다.A phase synchronization method in an injection-locked phase-locked loop (ILLPLL) according to another embodiment of the present invention for solving the above-mentioned problems, the step of measuring the injection timing of the injection pulse (INJ) , correcting an injection timing of the injection pulse, measuring a pulse width of the injection pulse, and correcting a pulse width of the injection pulse.

일 측면에 따르면, 상기 주입 펄스의 주입 시점을 계측하는 단계는 상기 주입 펄스와 주입 고정 링 발진기(injection-locked ring oscillator, ILRO)의 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하는 단계를 포함할 수 있고, 상기 주입 펄스의 주입 시점을 보정하는 단계는 상기 주입 펄스와 상기 제1 출력 클럭이 정렬되지 않은 경우 상기 주입 시점을 보정하기 위한 제1 신호를 업데이트하는 단계를 포함할 수 있다.According to one aspect, the step of measuring the injection timing of the injection pulse includes the step of checking whether the injection pulse and a first output clock among a plurality of output clocks of an injection-locked ring oscillator (ILRO) are aligned. The step of correcting the injection timing of the injection pulse may include updating a first signal for correcting the injection timing when the injection pulse and the first output clock are not aligned.

일 측면에 따르면, 상기 제1 신호를 업데이트하는 단계는 상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호를 상기 주입 펄스를 지연시키도록 업데이트하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호를 상기 주입 펄스를 앞당기도록 업데이트하는 것일 수 있다.According to an aspect, the updating of the first signal may include when a first rising edge of the injection pulse precedes a first crossing point of the first output clock and a second output clock that is out of phase with the first output clock. (INJ leads) updating the first signal to delay the injection pulse, and updating the first signal to advance the injection pulse when the first rising edge lags behind the first crossing point (INJ lags) it could be

일 측면에 따르면, 상기 주입 펄스의 펄스 폭을 계측하는 단계는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하는 단계를 포함할 수 있고, 상기 주입 펄스의 펄스 폭을 보정하는 단계는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 제3 출력 클럭이 정렬되지 않은 경우 상기 펄스 폭을 보정하기 위한 제2 신호를 업데이트하는 단계를 포함할 수 있다.According to an aspect, measuring the pulse width of the injection pulse may include checking whether a pulse INJB out of phase with the injection pulse is aligned with a third output clock among the plurality of output clocks, , The step of correcting the pulse width of the injection pulse includes updating a second signal for correcting the pulse width when the third output clock is not aligned with the pulse INJB out of phase with the injection pulse. may include

일 측면에 따르면, 상기 제2 신호를 업데이트하는 단계는 상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 업데이트하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 업데이트하는 것일 수 있다.According to an aspect, in the updating of the second signal, a second rising edge of a pulse out of phase with the injection pulse is the third output clock and a fourth output clock that is out of phase with the third output clock. Updates the second signal to delay a pulse out of phase with the injection pulse if it leads a second intersection (INJB leads), and if the second rising edge lags behind the second intersection (INJB lags) The second signal may be updated to advance a pulse out of phase with the injection pulse.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technology may have the following effects. However, this does not mean that a specific embodiment should include all of the following effects or only the following effects, so the scope of the disclosed technology should not be understood as being limited thereby.

전술한 본 발명의 실시예들에 따른 주입 고정 위상 동기화 루프 및 이를 이용한 위상 동기화 방법에 따르면, 오프-칩 시스템 없이 주입 펄스의 주입 시점 및 펄스 폭을 자동으로 계측 및 보정할 수 있으며, 클럭 발생기의 지터 특성을 대폭 향상시킬 수 있다.According to the injection-locked phase synchronization loop and the phase synchronization method using the same according to the above-described embodiments of the present invention, the injection timing and pulse width of the injection pulse can be automatically measured and corrected without an off-chip system, and the clock generator The jitter characteristics can be greatly improved.

도 1a는 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프의 단순화된 블록도이다.
도 1b는 주입 펄스의 주입 시점과 펄스 폭을 최적화하기 위해 만족되어야 할 주입 펄스와 출력 클럭 사이의 관계를 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프의 구성도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 주입 고정 링 발진기의 동작을 설명하기 위한 것이다.
도 4는 본 발명의 다른 실시예에 따른 주입 고정 위상 동기화 루프를 이용한 위상 동기화 방법의 순서도이다.
도 5는 본 발명의 실시예들에 따른 주입 고정 위상 동기화 루프에서 주입 펄스의 주입 시점과 펄스 폭이 보정됨에 따라 제어 전압(Vtune)의 상태를 나타낸 그래프이다.
도 6은 주입 펄스의 보정이 완료된 후 주입 펄스와 출력 클럭 사이의 관계를 측정한 그래프이다.1A is a simplified block diagram of an implant locked phase locked loop in accordance with an embodiment of the present invention.
FIG. 1B shows the relationship between the injection pulse and the output clock, which must be satisfied in order to optimize the injection timing and the pulse width of the injection pulse.
2 is a block diagram of an injection-locked phase-locked loop according to an embodiment of the present invention.
3A and 3B are for explaining the operation of the injection fixed ring oscillator according to an embodiment of the present invention.
4 is a flowchart of a phase synchronization method using an injection-locked phase synchronization loop according to another embodiment of the present invention.
5 is a graph illustrating the state of the control voltage V tune as the injection timing and the pulse width of the injection pulse are corrected in the injection fixed phase synchronization loop according to embodiments of the present invention.
6 is a graph illustrating a relationship between an injection pulse and an output clock after correction of the injection pulse is completed.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail.

그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When a component is referred to as being “connected” or “connected” to another component, it may be directly connected or connected to the other component, but it should be understood that other components may exist in between. something to do. On the other hand, when it is said that a certain element is "directly connected" or "directly connected" to another element, it should be understood that the other element does not exist in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical and scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and are not interpreted in an ideal or excessively formal meaning unless explicitly defined in the present application. .

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 사람이 본 발명을 쉽게 실시할 수 있도록 명확하고 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described clearly and in detail so that those of ordinary skill in the art can easily practice the present invention.

도 1a는 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프의 단순화된 블록도이고, 도 1b는 주입 펄스의 주입 시점과 펄스 폭을 최적화하기 위해 만족되어야 할 주입 펄스와 출력 클럭 사이의 관계를 나타낸 것이다.1A is a simplified block diagram of an injection-locked phase synchronization loop according to an embodiment of the present invention, and FIG. 1B illustrates the relationship between an injection pulse and an output clock to be satisfied in order to optimize the injection timing and pulse width of the injection pulse. it has been shown

도 1a를 참조하면, 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프(injection-locked phase-locked loop, ILPLL)는 주입 고정 링 발진기(injection-locked ring oscillator, ILRO)(100), 주입 펄스 생성기(pulse generator, PG)(200), 및 위상 동기화 루프(phase-locked loop, PLL)(300)를 포함한다.Referring to FIG. 1A , an injection-locked phase-locked loop (ILPLL) according to an embodiment of the present invention includes an injection-locked ring oscillator (ILRO) 100, an injection pulse a pulse generator (PG) 200 , and a phase-locked loop (PLL) 300 .

주입 고정 링 발진기(100)는 위상 동기화 루프(300)가 조절하는 제어 전압(Vtune)에 따라, 예를 들어, 총 8개 위상의 출력 클럭(CK0, CK45, CK90, CK135, CK180, CK225, CK270, CK315)을 생성하고, 위상 동기화 루프(300)는 입력 클럭(CKREF)과 주입 고정 링 발진기(100)의 출력 클럭 중 어느 하나(예: CK45)에 따라 제어 전압(Vtune)을 출력한다.Injection locked ring oscillator 100 according to the control voltage (V tune ) regulated by the phase synchronization loop 300, for example, a total of eight phase output clocks (CK0, CK45, CK90, CK135, CK180, CK225, CK270, CK315), and the phase synchronization loop 300 outputs the control voltage V tune according to either the input clock CK REF and the output clock of the injection locked ring oscillator 100 (eg, CK45) do.

한편, 주입 펄스 생성기(200)는 기준 클럭(CKREF)을 지연(ΔT1, ΔT2)시켜 주입 펄스(INJ)를 생성한다. 구체적으로, 주입 펄스(INJ)의 상승 에지(rising edge)는 ΔT1에 의해 조절되고, 주입 펄스(INJ)의 하강 에지(falling edge)는 ΔT2에 의해 조절된다.Meanwhile, the injection pulse generator 200 generates the injection pulse INJ by delaying the reference clock CK REF by ΔT1 and ΔT2 . Specifically, a rising edge of the injection pulse INJ is controlled by ΔT1, and a falling edge of the injection pulse INJ is controlled by ΔT2.

주입 펄스의 주입 시점과 펄스 폭을 최적화하려면, 도 1b에 나타난 바와 같이, 주입 펄스의 중심이 출력 클럭(CK45)과 출력 클럭(CK225)의 교차점(cross point)과 정렬되어야 하고, 펄스 폭이 출력 클럭의 주기(TVCO)의 1/4이 되어야 한다. 예를 들어, ΔT1을 주입 펄스의 상승 에지가 출력 클럭(CK0)과 출력 클럭(CK180)의 교차점과 정렬되도록 조정하고 ΔT2를 주입 펄스의 하강 에지가 출력 클럭(CK90)과 출력 클럭(CK270)의 교차점과 정렬되도록 조정하면, 주입 펄스의 중심은 출력 클럭(CK45)과 출력 클럭(CK225)의 교차점과 자동으로 정렬되고 주입 펄스의 펄스 폭은 0.25TVCO로 자동으로 조절된다.In order to optimize the injection timing and pulse width of the injection pulse, as shown in FIG. 1B , the center of the injection pulse should be aligned with the cross point of the output clock CK45 and the output clock CK225, and the pulse width is the output It should be 1/4 of the clock cycle (T VCO ). For example, adjust ΔT1 so that the rising edge of the injection pulse aligns with the intersection of the output clock CK0 and output clock CK180, and ΔT2 is the falling edge of the injection pulse between the output clock CK90 and the output clock CK270. When adjusted to align with the intersection point, the center of the injection pulse is automatically aligned with the intersection of the output clock CK45 and output clock CK225, and the pulse width of the injection pulse is automatically adjusted to 0.25T VCO .

도 2는 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프의 상세 구성도이고, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 주입 고정 링 발진기의 동작을 설명하기 위한 것이다.2 is a detailed configuration diagram of an injection-locked phase synchronization loop according to an embodiment of the present invention, and FIGS. 3A and 3B are for explaining an operation of an injection-locked ring oscillator according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 주입 고정 위상 동기화 루프(ILPLL)는 주입 고정 링 발진기(100), 주입 펄스 생성기(200), 및 위상 동기화 루프(300)를 포함한다. 주입 고정 위상 동기화 루프(ILPLL)는 기준 클럭 주입 경로(reference clock injection path)와 PLL 피드백 경로(PLL feedback path)로 구성될 수 있다. 기준 클럭 주입 경로는 주입 펄스 생성기(200)가 기준 클럭(CKREF)을 이용하여 주입 펄스(INJ)를 생성하는 경로이고, PLL 피드백 경로는 주입 고정 링 발진기(100)의 출력 클럭(CKOUT)을 제어하기 위한 경로이다. PLL 피드백 경로는 종래 널리 알려진 위상 동기화 루프일 수 있다.Referring to FIG. 2 , an injection-locked phase-locked loop (ILPLL) according to an embodiment of the present invention includes an injection-locked ring oscillator 100 , an injection pulse generator 200 , and a phase-locked loop 300 . The injection locked phase synchronization loop (ILPLL) may include a reference clock injection path and a PLL feedback path. The reference clock injection path is a path through which the injection pulse generator 200 generates the injection pulse INJ using the reference clock CK REF , and the PLL feedback path is the output clock CK OUT of the injection locked ring oscillator 100 . is the path to control. The PLL feedback path may be a conventionally well-known phase-locked loop.

주입 고정 링 발진기(100)는 4단 차동 링 발진기(도 3a의 110 내지 140) 및 보조 샘플링 뱅뱅 위상 검출기(sub-sampling bang-bang phase detector, SSBBPD)(도 3a의 150, 160)를 포함한다.The injection-locked ring oscillator 100 includes a four-stage differential ring oscillator (110 to 140 in FIG. 3A) and a sub-sampling bang-bang phase detector (SSBBPD) (150, 160 in FIG. 3A). .

도 3a를 참조하면, 4단 차동 링 발진기(110 내지 140)는 제어 전압(Vtune)에 따라 원하는 주파수를 갖는 복수의 출력 클럭(CKOUT)을 생성한다. 예를 들어, 출력 클럭(CKOUT)은 각각 0°(CK0), 45°(CK45), 90°(CK90), 135°(CK135), 180°(CK180), 225°(CK225), 270°(CK270), 315°(CK315)의 위상을 갖는 8개의 출력 클럭을 포함할 수 있다. 각각의 4단 차동 링 발진기(110 내지 140)는 단위 지연 셀(unit delay cell)로 구성될 수 있다. 본 실시예에서 8개의 위상을 생성하는 4단 차동 링 발진기(100 내지 140)가 사용되었으나, 이는 예시적인 것이며 본 발명은 출력 클럭의 위상 수 또는 차동 링 발진기의 수에 의해 제한되지 않는다.Referring to FIG. 3A , the four-stage differential ring oscillators 110 to 140 generate a plurality of output clocks CK OUT having a desired frequency according to the control voltage V tune . For example, the output clock (CK OUT ) is 0° (CK0), 45° (CK45), 90° (CK90), 135° (CK135), 180° (CK180), 225° (CK225), 270° respectively. It can include 8 output clocks with a phase of (CK270) and 315° (CK315). Each of the four-stage differential ring oscillators 110 to 140 may be configured as a unit delay cell. Although the 4-stage differential ring oscillators 100 to 140 generating 8 phases are used in the present embodiment, these are exemplary and the present invention is not limited by the number of phases of the output clock or the number of differential ring oscillators.

보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(150, 160)는 각각 주입 펄스(INJ)의 주입 시점과 펄스 폭을 계측하고, 주입 시점과 펄스 폭을 보정하기 위한 신호를 출력한다. 주입 펄스(INJ)의 주입 시점을 계측 및 보정하기 위하여, 제1 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(150)는 주입 펄스(INJ)와 복수의 출력 클럭 중 적어도 하나(예: CK0)가 정렬되는지 확인하여 주입 펄스(INJ)의 주입 시점을 보정하기 위한 신호(OUTR)를 생성할 수 있다. 예를 들어, 주입 펄스와 출력 클럭의 정렬 여부의 확인은 주입 펄스(INJ)의 상승 에지가 출력 클럭(CK0)과 정렬되는지를 확인함으로써 수행될 수 있다. 한편, 주입 펄스(INJ)의 펄스 폭을 계측 및 보정하기 위하여, 제2 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(160)는 주입 펄스와 위상이 반대인 펄스(INJB)와 복수의 출력 클럭 중 적어도 하나(예: CK90)를 비교하여 주입 펄스(INJ)의 펄스 폭을 보정하기 위한 신호(OUTF)를 생성할 수 있다. 예를 들어, 주입 펄스와 위상이 반대인 펄스(INJB)와 출력 클럭의 비교는 주입 펄스와 위상이 반대인 펄스(INJB)의 상승 에지가 출력 클럭(CK90)과 정렬되는지를 확인함으로써 수행될 수 있다.The auxiliary sampling bang bang phase detectors (SSBBPD) 150 and 160 measure the injection timing and the pulse width of the injection pulse INJ, respectively, and output a signal for correcting the injection timing and the pulse width. In order to measure and correct the injection timing of the injection pulse INJ, the first auxiliary sampling bang-bang phase detector (SSBBPD) 150 checks whether the injection pulse INJ and at least one of the plurality of output clocks (eg, CK0) are aligned. By checking, the signal OUT R for correcting the injection timing of the injection pulse INJ may be generated. For example, checking whether the injection pulse and the output clock are aligned may be performed by checking whether a rising edge of the injection pulse INJ is aligned with the output clock CK0. Meanwhile, in order to measure and correct the pulse width of the injection pulse INJ, the second auxiliary sampling bang-bang phase detector (SSBBPD) 160 may include at least one of a pulse INJB having an opposite phase to the injection pulse and a plurality of output clocks. (eg, CK90) can be compared to generate a signal OUT F for correcting the pulse width of the injection pulse INJ. For example, a comparison of the injection pulse and the out-of-phase pulse INJB with the output clock can be done by checking that the rising edge of the injection pulse and the out-of-phase pulse INJB is aligned with the output clock CK90. there is.

예를 들어, 도 3b를 참조하면, 제1 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(150)는 주입 펄스(INJ)의 상승 에지가 출력 클럭(CK0) 및 출력 클럭(CK180)의 교차점을 앞서는 경우(INJ leads) 주입 시점을 보정하기 위한 신호(OUTR)로서 상기 주입 펄스를 지연시키도록 하는 신호(예: 0)을 출력하고, 상기 상승 에지가 상기 교차점 보다 뒤쳐지는 경우(INJ lags) 주입 시점을 보정하기 위한 신호(OUTR)로서 상기 주입 펄스를 앞당기도록 하는 신호(예: 1)을 출력하고, 상기 상승 에지가 상기 교차점과 정렬되면 주입 시점을 보정하기 위한 신호(OUTR)로서 0 또는 1을 각각 50%의 확률로 출력할 수 있다.For example, referring to FIG. 3B , the first auxiliary sampling bang-bang phase detector (SSBBPD) 150 is configured when the rising edge of the injection pulse INJ precedes the intersection of the output clock CK0 and the output clock CK180 ( INJ leads) As a signal (OUT R ) to correct the injection timing, it outputs a signal (eg, 0) to delay the injection pulse, and if the rising edge lags behind the crossing point (INJ lags), the injection timing is Outputs a signal (eg, 1) to advance the injection pulse as a signal for correction (OUT R ), and 0 or 1 as a signal (OUT R ) for correcting the injection timing when the rising edge is aligned with the crossing point can be output with a probability of 50%, respectively.

도 3b에 도시하지는 않았지만, 제2 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(160)도 제1 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(150)과 유사한 방식으로, 주입 펄스와 위상이 반대인 신호(INJB)의 상승 에지 및 출력 클럭(CK90)과 출력 클럭(CK270)의 교차점을 비교하여 펄스 폭을 보정하기 위한 신호(OUTR)를 생성할 수 있다.Although not shown in FIG. 3B , a second auxiliary sampling bang phase detector (SSBBPD) 160 is also similar to the first auxiliary sampling bang bang phase detector (SSBBPD) 150, in a manner similar to that of the injection pulse and an out-of-phase signal (INJB). A signal OUT R for correcting the pulse width may be generated by comparing the rising edge of , and the intersection of the output clock CK90 and the output clock CK270 .

다시 도 2를 참조하면, 주입 펄스 생성기(200)는 디지털 제어 지연 라인(digital controlled delay line, DCDL)(210, 220), AND 게이트(230), 싱글-투-디퍼런셜 버퍼(S2D)(240), 및 축차 비교형 조절기(SAR controller)(250, 260)를 포함한다.Referring back to FIG. 2 , the injection pulse generator 200 includes a digital controlled delay line (DCDL) 210 , 220 , an AND gate 230 , a single-to-differential buffer (S2D) 240 . , and sequentially comparative controllers (SAR controllers) 250 and 260 .

제1 디지털 제어 지연 라인(DCDL1)(210)은 주입 펄스(INJ)의 상승 에지를 조절함으로써 주입 펄스(INJ)의 주입 시점을 제어한다. 구체적으로, 제1 디지털 제어 지연 라인(DCDL1)(210)은 제1 축차 비교형 조절기(250)의 디지털 코드에 따라 기준 클럭을 지연시킨다. 여기서 제1 축차 비교형 조절기(250)의 디지털 코드는 상술한 제1 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(150)가 생성한 신호(OUTR)에 따라 결정된다. 예를 들어, 상술한 도 3b의 예시에서 신호(OUTR)가 0이면 주입 펄스(INJ)의 상승 에지가 출력 클럭(CK0) 및 출력 클럭(CK180)의 교차점을 앞서는 것이므로 주입 펄스(INJ)의 주입 시점을 지연시키고, 신호(OUTR)가 1이면 주입 펄스(INJ)의 상승 에지가 출력 클럭(CK0) 및 출력 클럭(CK180)의 교차점에 뒤쳐지는 것이므로 주입 펄스(INJ)의 주입 시점을 앞으로 당긴다.The first digital control delay line DCDL 1 210 controls the injection timing of the injection pulse INJ by adjusting the rising edge of the injection pulse INJ. Specifically, the first digital control delay line (DCDL 1 ) 210 delays the reference clock according to the digital code of the first sequential comparison type regulator 250 . Here, the digital code of the first sequential comparison type regulator 250 is determined according to the signal OUT R generated by the above-described first auxiliary sampling bang-bang phase detector (SSBBPD) 150 . For example, in the example of FIG. 3B described above, when the signal OUT R is 0, the rising edge of the injection pulse INJ precedes the intersection of the output clock CK0 and the output clock CK180. The injection timing is delayed, and when the signal OUT R is 1, the rising edge of the injection pulse INJ lags behind the intersection of the output clock CK0 and the output clock CK180, so the injection timing of the injection pulse INJ is moved forward. pull

제2 디지털 제어 지연 라인(DCDL2)(220)은 주입 펄스(INJ)의 하강 에지를 조절함으로써 주입 펄스(INJ)의 펄스 폭을 제어한다. 구체적으로, 제2 디지털 제어 지연 라인(DCDL2)(220)은 제2 축차 비교형 조절기(260)의 디지털 코드에 따라 기준 클럭을 지연시킨다. 여기서 제2 축차 비교형 조절기(260)의 디지털 코드는 상술한 제2 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)(160)가 생성한 신호(OUTF)에 따라 결정된다.The second digitally controlled delay line DCDL 2 220 controls the pulse width of the injection pulse INJ by adjusting the falling edge of the injection pulse INJ. Specifically, the second digital control delay line (DCDL 2 ) 220 delays the reference clock according to the digital code of the second sequential comparison type regulator 260 . Here, the digital code of the second sequential comparison type regulator 260 is determined according to the signal OUT F generated by the above-described second auxiliary sampling bang-bang phase detector (SSBBPD) 160 .

축차 비교형 조절기(250, 260)의 디지털 코드는 주입 펄스(INJ)를 활성화한 후 출력 클럭(CKOUT)의 위상이 변화함에 따라 전체 시스템을 안정 상태(relocking)로 만들기 위해 기준 클럭(CKREF) 주기의 512배에 한 번씩 업데이트 될 수 있다.The digital code of the successive comparison type regulators 250 and 260 activates the injection pulse INJ and then, as the phase of the output clock CK OUT changes, in order to make the entire system into a stable state (relocking), the reference clock CK REF ) can be updated once every 512 times the period.

디지털 제어 지연 라인(DCDL1)(210)에 의해 지연된 클럭(CKD) 및 디지털 제어 지연 라인(DCDL2)(220)에 의해 지연된 클럭(CKDB)이 AND 게이트(230)와 싱글-투-디퍼런셜 버퍼(S2D)(240)를 통과하면 주입 펄스(INJ) 및 주입 펄스와 위상이 반대인 펄스(INJB)가 생성된다.The clock CKD delayed by the digital control delay line DCDL 1 210 and the clock CKDB delayed by the digital control delay line DCDL 2 220 are coupled to the AND gate 230 and the single-to-differential buffer When the (S2D) 240 passes, an injection pulse INJ and a pulse INJB having a phase opposite to that of the injection pulse are generated.

다시 도 2를 참조하면, 위상 동기화 루프(300)는 위상 주파수 검출기(phase and frequency detector, PFD)(310), 차지 펌프(charge pump, CP)(320), 루프 필터(330), 및 디바이더(340)를 포함한다.Referring back to FIG. 2, the phase synchronization loop 300 includes a phase and frequency detector (PFD) 310, a charge pump (CP) 320, a loop filter 330, and a divider ( 340).

위상 주파수 검출기(310)는 기준 클럭(CKREF)과 디바이더(340)를 통과한 출력 클럭(CKOUT)의 위상 차이를 UP 또는 DN 신호로 출력하고, 차지 펌프(320)는 상기 UP 또는 DN 신호에 따라 루프 필터(330)에 전하를 충전 또는 방전시킴으로써 주입 고정 링 발진기(100)의 제어 전압(Vtune)을 조절한다.The phase frequency detector 310 outputs the phase difference between the reference clock CK REF and the output clock CK OUT passing through the divider 340 as a UP or DN signal, and the charge pump 320 outputs the UP or DN signal. The control voltage V tune of the injection fixed ring oscillator 100 is adjusted by charging or discharging electric charges in the loop filter 330 according to the .

도 4는 본 발명의 다른 실시예에 따른 주입 고정 위상 동기화 루프를 이용한 위상 동기화 방법의 순서도이다.4 is a flowchart of a phase synchronization method using an injection-locked phase synchronization loop according to another embodiment of the present invention.

단계 S410에서, 주입 펄스 생성기를 비활성화한 상태에서 위상 동기화 루프(PLL)를 동작시킨다. 이때 위상 동기화 루프(PLL)는 출력 클럭의 주파수(fout)가 소정의 주파수(즉, 입력 클럭의 주파수(fREF)의 N배)가 될 때까지 출력 클럭의 주파수(fout)를 조절한다.In step S410, the phase synchronization loop (PLL) is operated in a state in which the injection pulse generator is deactivated. At this time, the phase synchronization loop PLL adjusts the frequency f out of the output clock until the frequency f out of the output clock becomes a predetermined frequency (ie, N times the frequency f REF of the input clock). .

단계 S450에서, 출력 클럭의 주파수(fout)가 소정의 주파수가 되면, 주입 펄스 생성기가 활성화되고 주입 펄스의 주입 시점을 계측 및 보정한다.In step S450, when the frequency f out of the output clock reaches a predetermined frequency, the injection pulse generator is activated to measure and correct the injection timing of the injection pulse.

구체적으로, 단계 S451에서 주입 펄스와 출력 클럭(CK0)이 정렬되는지 확인하고, 단계 S453에서 주입 펄스와 출력 클럭(CK0)이 정렬되지 않은 경우 주입 제1 디지털 제어 지연 라인의 코드를 업데이트한다.Specifically, it is checked whether the injection pulse and the output clock CK0 are aligned in step S451, and when the injection pulse and the output clock CK0 are not aligned in step S453, the code of the injection first digital control delay line is updated.

예를 들어, 제1 디지털 제어 지연 라인의 코드는 주입 펄스의 상승 에지가 출력 클럭(CK0) 및 출력 클럭(CK180)의 교차점을 앞서는 경우(INJ leads) 상기 주입 펄스를 지연시키도록 업데이트되고(예: 0), 상기 상승 에지가 상기 교차점보다 뒤쳐지는 경우(INJ lags) 상기 주입 펄스를 앞당기도록 업데이트되고(예: 1), 상기 상승 에지가 상기 교차점과 정렬된 경우 50%의 확률로 0 또는 1로 업데이트될 수 있다.For example, the code of the first digitally controlled delay line is updated to delay the injection pulse when the rising edge of the injection pulse leads INJ to the intersection of output clock CK0 and output clock CK180 (e.g. : 0), updated to advance the injection pulse (eg 1) if the rising edge lags behind the intersection (INJ lags), with a 50% chance of 0 or 1 if the rising edge is aligned with the intersection can be updated with

이후 출력 클럭의 주파수(fout)가 변화함에 따라 전체 시스템이 안정 상태(relocking)가 될 때까지 기다린 후 주입 펄스(INJ)의 상승 에지가 출력 클럭(CK0)과 정렬될 때까지 단계 S451 및 S453이 반복된다.Thereafter, as the frequency fout of the output clock changes, it waits until the whole system is in a stable state (relocking), and then steps S451 and S453 are performed until the rising edge of the injection pulse INJ is aligned with the output clock CK0. repeated.

단계 S470에서, 주입 펄스의 주입 시점의 계측 및 보정이 완료되면, 주입 펄스의 펄스 폭을 계측 및 보정한다.In step S470, when measurement and correction of the injection timing of the injection pulse are completed, the pulse width of the injection pulse is measured and corrected.

구체적으로, 단계 S471에서 주입 펄스와 위상이 반대인 펄스(INJB)와 출력 클럭(CK90)이 정렬되는지 확인하고, 단계 S473에서 주입 펄스와 위상이 반대인 펄스(INJB)와 출력 클럭(CK90)이 정렬되지 않은 경우 제2 디지털 제어 지연 라인의 코드를 업데이트한다.Specifically, in step S471, it is checked whether the injection pulse is out of phase with the pulse INJB and the output clock CK90 is aligned, and in step S473, the pulse INJB and the output clock CK90 out of phase with the injection pulse are aligned. If not, update the code of the second digitally controlled delay line.

예를 들어, 제2 디지털 제어 지연 라인의 코드는 주입 펄스와 위상이 반대인 펄스(INJB)의 상승 에지가 출력 클럭(CK90) 및 출력 클럭(CK270)의 교차점을 앞서는 경우(INJB leads) 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 업데이트되고(예: 0), 상기 상승 에지가 상기 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 업데이트되고(예: 1), 상기 상승 에지가 상기 교차점과 정렬된 경우 50%의 확률로 0 또는 1로 업데이트될 수 있다.For example, the code of the second digitally controlled delay line is the injection pulse when the rising edge of the out-of-phase pulse INJB leads the intersection of the output clock CK90 and the output clock CK270 (INJB leads). updated to delay a pulse that is out of phase with the pulse (eg 0) and causes the second signal to advance a pulse out of phase with the injection pulse when the rising edge lags behind the intersection (INJB lags) updated (eg 1), and may be updated to 0 or 1 with a 50% probability if the rising edge is aligned with the intersection.

이후 출력 클럭의 주파수(fout)가 변화함에 따라 전체 시스템이 안정 상태(relocking)가 될 때까지 기다린 후 주입 펄스와 위상이 반대인 펄스(INJB)의 상승 에지가 출력 클럭(CK90)과 정렬될 때까지 단계 S451 및 S453이 반복된다.After that, as the frequency f out of the output clock changes, wait until the entire system is in a stable state (relocking), and then the rising edge of the pulse INJB out of phase with the injection pulse is aligned with the output clock CK90. Steps S451 and S453 are repeated until

도 5는 본 발명의 실시예들에 따른 주입 고정 위상 동기화 루프에서 주입 펄스의 주입 시점과 펄스 폭이 보정됨에 따라 제어 전압(Vtune)의 상태를 나타낸 그래프이다.5 is a graph illustrating the state of the control voltage V tune as the injection timing and the pulse width of the injection pulse are corrected in the injection fixed phase synchronization loop according to embodiments of the present invention.

도 5를 참조하면, Step 1에서 주입 펄스 생성기가 비활성화된 상태에서 종래의 위상 동기화 루프와 같이 출력 클럭을 수렴시킨 후 Step 2에서 주입 시점의 계측 및 보정이 완료되면 주입 시점의 미스매치가 모두 제거됨과 동시에 제어 전압이 특정 레벨로 수렴되는 것을 확인할 수 있다. 이후 Step 3에서도 펄스 폭의 계측 및 보정이 완료되면 제어 전압이 특정 레벨로 수렴된다.Referring to FIG. 5 , after the output clock is converged as in the conventional phase synchronization loop in a state where the injection pulse generator is deactivated in Step 1, when the measurement and correction of the injection timing are completed in Step 2, all mismatches at the injection timing are removed At the same time, it can be confirmed that the control voltage converges to a specific level. After that, even in Step 3, when the pulse width measurement and correction are completed, the control voltage converges to a specific level.

도 6은 주입 펄스의 보정이 완료된 후 주입 펄스와 출력 클럭 사이의 관계를 측정한 그래프이다.6 is a graph illustrating a relationship between an injection pulse and an output clock after correction of the injection pulse is completed.

도 6을 참조하면, 상술한 바와 같이 주입 펄스의 상승 에지가 출력 클럭(CK0)과 출력 클럭(CK180)의 교차점에 정렬되고, 하강 에지는 출력 클럭(CK90)과 출력 클럭(270)의 교차점에 정렬된다. 결과적으로 주입 펄스의 중심이 출력 클럭(CK45)와 출력 클럭(CK225)의 교차점에 정렬됨과 동시에 주입 펄스의 펄스 폭이 출력 클럭 주기(TVCO)의 1/4가 됨을 확인할 수 있다.Referring to FIG. 6 , as described above, the rising edge of the injection pulse is aligned at the intersection of the output clock CK0 and the output clock CK180, and the falling edge is at the intersection of the output clock CK90 and the output clock 270 . are sorted As a result, it can be seen that the center of the injection pulse is aligned with the intersection of the output clock CK45 and the output clock CK225 and the pulse width of the injection pulse becomes 1/4 of the output clock period T VCO .

이상에서 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the drawings and embodiments, it does not mean that the protection scope of the present invention is limited by the drawings or embodiments, and those skilled in the art will appreciate the spirit and scope of the present invention described in the claims below. It will be understood that various modifications and variations of the present invention can be made without departing from the scope thereof.

100: 주입 고정 링 발진기(ILRO)
110, 120, 130, 140: 4단 차동 링 발진기
150: 제1 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)
160: 제2 보조 샘플링 뱅뱅 위상 검출기(SSBBPD)
200: 주입 펄스 생성기
210: 제1 디지털 제어 지연 라인(DCDL)
220: 제2 디지털 제어 지연 라인(DCDL)
230: AND 게이트
240: 싱글-투-디퍼런셜 버퍼(S2D)
250: 제1 축차 비교형 조절기(SAR Controller)
260: 제2 축차 비교형 조절기(SAR Controller)
300: 위상 동기화 루프(PLL)
310: 위상 주파수 검출기(PFD)
320: 차지 펌프(CP)
330: 루프 필터
340: 디바이더100: injection fixed ring oscillator (ILRO)
110, 120, 130, 140: 4-stage differential ring oscillator
150: first auxiliary sampling bang-bang phase detector (SSBBPD)
160: second auxiliary sampling bang-bang phase detector (SSBBPD)
200: injection pulse generator
210: first digitally controlled delay line (DCDL)
220: second digitally controlled delay line (DCDL)
230: AND gate
240: single-to-differential buffer (S2D)
250: first sequential comparison type controller (SAR Controller)
260: second sequential comparison type controller (SAR Controller)
300: phase-locked loop (PLL)
310: phase frequency detector (PFD)
320: charge pump (CP)
330: loop filter
340: divider

Claims (18)

제어 전압에 따라 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 주입 고정 링 발진기(injection-locked ring oscillator, ILRO);
기준 클럭 및 상기 복수의 출력 클럭 중 어느 하나의 위상을 비교하여 상기 제어 전압을 조절하는 위상 동기화 루프(phase-locked loop, PLL); 및
상기 기준 클럭을 이용하여 주입 펄스(INJ)를 생성하고, 상기 주입 펄스를 상기 주입 고정 링 발진기에 주입하는 주입 펄스 생성기(pulse generator, PG)를 포함하는, 주입 고정 위상 동기화 루프(injection-locked phase-locked loop).an injection-locked ring oscillator (ILRO) for generating a plurality of output clocks having different phases according to a control voltage;
a phase-locked loop (PLL) for adjusting the control voltage by comparing a phase of a reference clock and one of the plurality of output clocks; and
an injection-locked phase including a pulse generator (PG) generating an injection pulse (INJ) using the reference clock and injecting the injection pulse into the injection locked ring oscillator -locked loop). 제1항에 있어서,
상기 주입 고정 링 발진기는
상기 제어 전압에 따라 상기 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 차동 링 발진기;
상기 주입 펄스의 주입 시점을 계측하는 제1 보조 샘플링 뱅뱅 위상 검출기(sub-sampling bang-bang phase detector); 및
상기 주입 펄스의 펄스 폭을 계측하는 제2 보조 샘플링 뱅뱅 위상 검출기를 포함하는, 주입 고정 위상 동기화 루프.According to claim 1,
The injection fixed ring oscillator is
a differential ring oscillator generating a plurality of output clocks having the different phases according to the control voltage;
a first sub-sampling bang-bang phase detector for measuring an injection timing of the injection pulse; and
and a second auxiliary sampling bang bang phase detector to measure the pulse width of the implant pulse. 제2항에 있어서,
상기 제1 보조 샘플링 뱅뱅 위상 검출기는
상기 주입 펄스와 상기 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하여 상기 주입 시점을 보정하기 위한 제1 신호를 생성하는, 주입 고정 위상 동기화 루프.3. The method of claim 2,
The first auxiliary sampling bang bang phase detector is
and generating a first signal for correcting the injection timing by checking whether the injection pulse and a first output clock of the plurality of output clocks are aligned. 제3항에 있어서,
상기 제1 보조 샘플링 뱅뱅 위상 검출기는
상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호로서 상기 주입 펄스를 지연시키도록 하는 신호를 출력하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호로서 상기 주입 펄스를 앞당기도록 하는 신호를 출력하는, 주입 고정 위상 동기화 루프.4. The method of claim 3,
The first auxiliary sampling bang bang phase detector is
Delaying the injection pulse as the first signal when the first rising edge of the injection pulse leads the first intersection of the first output clock and a second output clock out of phase with the first output clock (INJ leads) and output a signal to advance the injection pulse as the first signal when the first rising edge lags behind the first crossing point (INJ lags). 제2항에 있어서,
상기 제2 보조 샘플링 뱅뱅 위상 검출기는
상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하여 상기 펄스 폭을 보정하기 위한 제2 신호를 생성하는, 주입 고정 위상 동기화 루프.3. The method of claim 2,
The second auxiliary sampling bang bang phase detector is
and generating a second signal for correcting the pulse width by checking whether a pulse (INJB) out of phase with the injection pulse and a third output clock of the plurality of output clocks are aligned. 제5항에 있어서,
상기 제1 보조 샘플링 뱅뱅 위상 검출기는
상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호로서 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 하는 신호를 출력하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호로서 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 하는 신호 출력하는, 주입 고정 위상 동기화 루프.6. The method of claim 5,
The first auxiliary sampling bang bang phase detector is
The second signal when a second rising edge of a pulse out of phase with the injection pulse leads a second intersection of the third output clock and a fourth output clock out of phase with the third output clock (INJB leads) output a signal to delay a pulse that is out of phase with the injection pulse, and when the second rising edge lags behind the second crossing point (INJB lags) An injection-locked phase-locked loop that outputs a signal to advance the in-pulse. 제2항에 있어서,
상기 주입 펄스 생성기는
상기 기준 클럭을 지연시킴으로써 상기 주입 펄스의 주입 시점을 보정하는 제1 디지털 제어 지연 라인(digital controlled delay line);
상기 제1 디지털 제어 지연 라인에 의해 지연된 기준 클럭을 지연시킴으로써 상기 주입 펄스의 펄스 폭을 보정하는 제2 디지털 제어 지연 라인;
상기 주입 펄스의 주입 시점 계측 결과에 기초하여 상기 제1 디지털 제어 지연 라인을 제어하기 위한 제1 디지털 코드를 출력하는 제1 축차 비교형 조절기(SAR controller);
상기 주입 펄스의 펄스 폭 계측 결과에 기초하여 상기 제2 디지털 제어 지연 라인을 제어하기 위한 제2 디지털 코드를 출력하는 제2 축차 비교형 조절기;
상기 제1 디지털 제어 지연 라인에 의해 지연된 기준 클럭 및 상기 제2 디지털 제어 지연 라인에 의해 지연된 기준 클럭에 대하여 논리곱 연산을 수행하는 AND 게이트; 및
상기 논리곱 연산의 결과를 이용하여 상기 주입 펄스 및 상기 주입 펄스와 위상이 반대인 펄스를 출력하는 싱글-투-디퍼런셜 버퍼를 포함하는, 주입 고정 위상 동기화 루프.3. The method of claim 2,
The injection pulse generator
a first digital controlled delay line for correcting an injection timing of the injection pulse by delaying the reference clock;
a second digitally controlled delay line for correcting a pulse width of the injection pulse by delaying the reference clock delayed by the first digitally controlled delay line;
a first sequential comparison type controller (SAR controller) for outputting a first digital code for controlling the first digitally controlled delay line based on a measurement result of the injection timing of the injection pulse;
a second sequential comparison type regulator for outputting a second digital code for controlling the second digitally controlled delay line based on a pulse width measurement result of the injection pulse;
an AND gate for performing an AND operation on the reference clock delayed by the first digital control delay line and the reference clock delayed by the second digital control delay line; and
and a single-to-differential buffer for outputting the injection pulse and a pulse out of phase with the injection pulse by using the result of the logical product operation; 제1항에 있어서,
상기 위상 동기화 루프는
상기 제어 전압을 공급하기 위한 전하를 저장하는 루프 필터;
상기 기준 클럭과 상기 출력 클럭의 위상 차이를 검출하는 위상 주파수 검출기; 및
상기 위상 차이의 검출 결과에 따라 상기 루프 필터의 전하를 충전 또는 방전시키는 차지 펌프를 포함하는, 주입 고정 위상 동기화 루프.According to claim 1,
The phase synchronization loop is
a loop filter for storing electric charges for supplying the control voltage;
a phase frequency detector detecting a phase difference between the reference clock and the output clock; and
and a charge pump for charging or discharging the electric charge of the loop filter according to the detection result of the phase difference. 제어 전압에 따라 상이한 위상을 갖는 복수의 출력 클럭을 생성하는 주입 고정 링 발진기(injection-locked ring oscillator, IRLO), 기준 클럭 및 상기 출력 클럭의 위상을 비교하여 상기 제어 전압을 조절하는 위상 동기화 루프(phase-locked loop, PLL), 및 상기 기준 클럭을 이용하여 주입 펄스(INJ)를 생성하고, 상기 주입 펄스를 상기 주입 고정 링 발진기에 주입하는 주입 펄스 생성기(pulse generator, PG)를 포함하는 주입 고정 위상 동기화 루프(injection-locked phase-locked loop, ILPLL)를 이용한 위상 동기화 방법에 있어서,
상기 주입 펄스 생성기를 비활성화한 상태에서 상기 위상 동기화 루프를 동작시키는 단계;
상기 출력 클럭의 주파수가 소정의 주파수가 되면, 상기 주입 펄스 생성기를 활성화하고 상기 주입 펄스의 주입 시점을 계측 및 보정하는 단계; 및
상기 주입 펄스의 펄스 폭을 계측 및 보정하는 단계를 포함하는, 위상 동기화 방법.An injection-locked ring oscillator (IRLO) that generates a plurality of output clocks having different phases according to a control voltage, a phase synchronization loop that adjusts the control voltage by comparing the phases of a reference clock and the output clock ( an injection lock comprising a phase-locked loop (PLL) and an injection pulse generator (PG) that generates an injection pulse (INJ) using the reference clock and injects the injection pulse into the injection lock ring oscillator In a phase synchronization method using an injection-locked phase-locked loop, ILPLL,
operating the phase lock loop with the injection pulse generator deactivated;
when the frequency of the output clock reaches a predetermined frequency, activating the injection pulse generator and measuring and correcting an injection timing of the injection pulse; and
measuring and calibrating the pulse width of the injection pulse. 제9항에 있어서,
상기 주입 펄스의 주입 시점을 계측 및 보정하는 단계는
상기 주입 펄스와 상기 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하는 단계; 및
상기 주입 펄스와 상기 제1 출력 클럭이 정렬되지 않은 경우 상기 주입 시점을 보정하기 위한 제1 신호를 업데이트하는 단계를 포함하는, 위상 동기화 방법.10. The method of claim 9,
The step of measuring and correcting the injection timing of the injection pulse is
checking whether the injection pulse and a first output clock among the plurality of output clocks are aligned; and
and updating a first signal for correcting the injection timing when the injection pulse and the first output clock are not aligned. 제10항에 있어서,
상기 제1 신호를 업데이트하는 단계는
상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호를 상기 주입 펄스를 지연시키도록 업데이트하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호를 상기 주입 펄스를 앞당기도록 업데이트하는, 위상 동기화 방법.11. The method of claim 10,
The step of updating the first signal is
Delaying the injection pulse with the first signal when the first rising edge of the injection pulse leads the first intersection of the first output clock and a second output clock out of phase with the first output clock (INJ leads) and updating the first signal to advance the injection pulse when the first rising edge lags the first crossing point (INJ lags). 제9항에 있어서,
상기 주입 펄스의 펄스 폭을 계측 및 보정하는 단계는
상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하는 단계; 및
상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 제3 출력 클럭이 정렬되지 않은 경우 상기 펄스 폭을 보정하기 위한 제2 신호를 업데이트하는 단계를 포함하는, 위상 동기화 방법.10. The method of claim 9,
The step of measuring and correcting the pulse width of the injection pulse is
checking whether a pulse (INJB) out of phase with the injection pulse is aligned with a third output clock among the plurality of output clocks; and
and updating a second signal for correcting the pulse width when a pulse (INJB) out of phase with the injection pulse and the third output clock are not aligned. 제12항에 있어서,
상기 제2 신호를 업데이트하는 단계는
상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 업데이트하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 업데이트하는, 위상 동기화 방법.13. The method of claim 12,
The step of updating the second signal is
The second signal when a second rising edge of a pulse out of phase with the injection pulse leads a second intersection of the third output clock and a fourth output clock out of phase with the third output clock (INJB leads) is updated to delay a pulse out of phase with the injection pulse, and when the second rising edge lags behind the second crossing point (INJB lags), convert the second signal to a pulse out of phase with the injection pulse Updating in advance, a phase synchronization method. 주입 고정 위상 동기화 루프(injection-locked phase-locked loop, ILLPLL)에서의 위상 동기화 방법으로서,
주입 펄스(INJ)의 주입 시점을 계측하는 단계;
상기 주입 펄스의 주입 시점을 보정하는 단계;
상기 주입 펄스의 펄스 폭을 계측하는 단계; 및
상기 주입 펄스의 펄스 폭을 보정하는 단계를 포함하는, 위상 동기화 방법.A method for phase synchronization in an injection-locked phase-locked loop (ILLPLL), comprising:
measuring an injection timing of the injection pulse INJ;
correcting an injection timing of the injection pulse;
measuring a pulse width of the injection pulse; and
and correcting the pulse width of the injection pulse. 제14항에 있어서,
상기 주입 펄스의 주입 시점을 계측하는 단계는 상기 주입 펄스와 주입 고정 링 발진기(injection-locked ring oscillator, ILRO)의 복수의 출력 클럭 중 제1 출력 클럭이 정렬되는지 확인하는 단계를 포함하고,
상기 주입 펄스의 주입 시점을 보정하는 단계는 상기 주입 펄스와 상기 제1 출력 클럭이 정렬되지 않은 경우 상기 주입 시점을 보정하기 위한 제1 신호를 업데이트하는 단계를 포함하는, 위상 동기화 방법.15. The method of claim 14,
Measuring the injection timing of the injection pulse includes checking whether a first output clock among a plurality of output clocks of the injection pulse and an injection-locked ring oscillator (ILRO) is aligned,
Compensating the injection timing of the injection pulse includes updating a first signal for correcting the injection timing when the injection pulse and the first output clock are not aligned. 제15항에 있어서,
상기 제1 신호를 업데이트하는 단계는
상기 주입 펄스의 제1 상승 에지가 상기 제1 출력 클럭 및 상기 제1 출력 클럭과 위상이 반대인 제2 출력 클럭의 제1 교차점을 앞서는 경우(INJ leads) 상기 제1 신호를 상기 주입 펄스를 지연시키도록 업데이트하고, 상기 제1 상승 에지가 상기 제1 교차점보다 뒤쳐지는 경우(INJ lags) 상기 제1 신호를 상기 주입 펄스를 앞당기도록 업데이트하는, 위상 동기화 방법.16. The method of claim 15,
The step of updating the first signal is
Delaying the injection pulse with the first signal when the first rising edge of the injection pulse leads the first intersection of the first output clock and a second output clock out of phase with the first output clock (INJ leads) and updating the first signal to advance the injection pulse when the first rising edge lags the first crossing point (INJ lags). 제14항에 있어서,
상기 주입 펄스의 펄스 폭을 계측하는 단계는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 복수의 출력 클럭 중 제3 출력 클럭이 정렬되는지 확인하는 단계를 포함하고,
상기 주입 펄스의 펄스 폭을 보정하는 단계는 상기 주입 펄스와 위상이 반대인 펄스(INJB)와 상기 제3 출력 클럭이 정렬되지 않은 경우 상기 펄스 폭을 보정하기 위한 제2 신호를 업데이트하는 단계를 포함하는, 위상 동기화 방법.15. The method of claim 14,
Measuring the pulse width of the injection pulse includes checking whether a pulse INJB out of phase with the injection pulse is aligned with a third output clock among the plurality of output clocks,
Correcting the pulse width of the injection pulse includes updating a second signal for correcting the pulse width when the third output clock is not aligned with a pulse INJB out of phase with the injection pulse which, the phase synchronization method. 제17항에 있어서,
상기 제2 신호를 업데이트하는 단계는
상기 주입 펄스와 위상이 반대인 펄스의 제2 상승 에지가 상기 제3 출력 클럭 및 상기 제3 출력 클럭과 위상이 반대인 제4 출력 클럭의 제2 교차점을 앞서는 경우(INJB leads) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 지연시키도록 업데이트하고, 상기 제2 상승 에지가 상기 제2 교차점보다 뒤쳐지는 경우(INJB lags) 상기 제2 신호를 상기 주입 펄스와 위상이 반대인 펄스를 앞당기도록 업데이트하는, 위상 동기화 방법.18. The method of claim 17,
The step of updating the second signal is
The second signal when a second rising edge of a pulse out of phase with the injection pulse leads a second intersection of the third output clock and a fourth output clock out of phase with the third output clock (INJB leads) is updated to delay a pulse out of phase with the injection pulse, and when the second rising edge lags behind the second crossing point (INJB lags), convert the second signal to a pulse out of phase with the injection pulse Updating in advance, a phase synchronization method.
KR1020200146366A 2020-11-04 2020-11-04 Injection-locked phase-locked loop and phase locking method using the same KR102480766B1 (en)

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