KR20220046791A

KR20220046791A - Semiconductor test system

Info

Publication number: KR20220046791A
Application number: KR1020200129862A
Authority: KR
Inventors: 오진석; 정우식; 권오한
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-10-08
Filing date: 2020-10-08
Publication date: 2022-04-15

Abstract

A semiconductor test system may include a plurality of blood test devices, a test circuit, and a processing circuit. The plurality of blood test devices may output a test data value. The test circuit may generate a test result value of each of the plurality of blood test devices. The processing circuit may generate a final test result value based on test sequence information.

Description

Semiconductor test system {SEMICONDUCTOR TEST SYSTEM}

본 발명은 반도체 테스트 시스템에 관한 것으로, 더욱 상세하게는 복수의 피 시험 장치에 대한 테스트 결과를 통해 복수의 피 시험e 장치의 정상 동작 여부를 분석할 수 있는 반도체 테스트 시스템에 관한 것이다.The present invention relates to a semiconductor test system, and more particularly, to a semiconductor test system capable of analyzing whether a plurality of devices under test e are operating normally through test results of the plurality of devices under test.

일반적으로 반도체 테스트 장치는 예컨대, 반도체 장치와 반도체 메모리 장치를 비롯한 피 시험 장치(DUT : Device Under Test)의 정상 동작 여부를 분석하기 위하여 개발된 하나의 단일 제품이다. 반도체 테스트 장치의 일례로는 자동 테스트 장비(Automatic Test Equipment, ATE)가 있다. 자동 테스트 장비는 피 시험 장치의 테스트 결과를 내부에 설계된 메모리 영역에 저장한다. 기본적으로 자동 테스트 장비는 테스트 수행자가 원하는 테스트 결과를 제공해야만 한다. 따라서, 피 시험 장치의 모든 테스트 결과는 자동 테스트 장비의 메모리 영역에 모두 저장되어 있어야만 한다.In general, a semiconductor test device is a single product developed to analyze whether a device under test (DUT) including, for example, a semiconductor device and a semiconductor memory device operates normally. An example of a semiconductor test apparatus is an Automatic Test Equipment (ATE). The automatic test equipment stores the test results of the device under test in an internally designed memory area. Basically, the automated test equipment must provide the test results desired by the tester. Therefore, all test results of the device under test must be all stored in the memory area of the automatic test equipment.

한편, 반도체 기술은 고도로 발전하고 있으며 피 시험 장치는 점점 고집적화 되어가고 있다. 피 시험 장치가 고집적화됨에 따라 피 시험 장치의 테스트 수행에 따른 테스트 결과는 방대해지고 있다. 하지만, 자동 테스트 장비에 설계된 메모리 영역은 자동 테스트 장비를 제작하면서 이미 일정한 용량으로 결정된다. 때문에, 고집적화된 피 시험 장치에 대한 테스트 결과를 자동 테스트 장비의 메모리 영역에 모두 저장한다는 것은 실질적으로 어려운 것이 현실이다. 더욱이, 요즈음 새로운 기능을 가지는 피 시험 장치가 계속적으로 개발되고 있다. 따라서, 자동 테스트 장비는 다양한 종류의 피 시험 장치의 테스트 결과를 안정적으로 처리할 수 있는 방향으로 발전해야만 한다.On the other hand, semiconductor technology is highly developed, and the device under test is increasingly highly integrated. As the device under test is highly integrated, the test results according to the test performance of the device under test are increasing. However, the memory area designed for the automatic test equipment is already determined to a certain capacity while the automatic test equipment is manufactured. Therefore, it is practically difficult to store all the test results for the highly integrated device under test in the memory area of the automatic test equipment. Moreover, these days, an apparatus under test having a new function is continuously being developed. Therefore, automatic test equipment must be developed in a direction that can reliably process test results of various types of devices under test.

본 발명의 일 실시예는 복수의 피 시험 장치에 대한 테스트 결과를 분석할 수 있는 반도체 테스트 시스템을 제공하는데 목적이 있다.SUMMARY An embodiment of the present invention provides a semiconductor test system capable of analyzing test results for a plurality of devices under test.

본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved of the present invention are not limited to those mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따르면, 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 복수의 피 시험 장치, 상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 복수의 피 시험 장치 각각에 대응하는 테스트 결과 값을 생성하는 테스트 회로, 및 상기 복수의 피 시험 장치 각각에 대응하는 테스트 시퀀스 정보에 기초하여 상기 테스트 결과 값을 복원하고 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는 반도체 테스트 시스템이 제공될 수 있다.According to an embodiment of the present invention, a plurality of devices under test outputting a test data value based on a test control signal, and comparing the test data values with a pre-stored reference data value, corresponding to each of the plurality of devices under test. A semiconductor test system is provided, comprising: a test circuit generating a test result value; and a processing circuit restoring the test result value based on test sequence information corresponding to each of the plurality of devices under test and generating a final test result value can be

본 발명의 일 실시예에 따르면, 테스트 제어 신호에 기초하여 테스트 데이터 값을 출력하는 복수의 피 시험 장치; 상기 테스트 데이터 값을 기 저장된 기준 데이터 값과 비교하여 상기 복수의 피 시험 장치 각각에 대응하는 테스트 결과 값을 생성하는 테스트 회로; 상기 테스트 결과 값을 압축하여 압축 데이터 값을 생성하는 압축 회로; 및 상기 복수의 피 시험 장치 각각에 대응하는 테스트 시퀀스 정보에 기초하여 상기 압축 데이터 값을 복원하고 최종 테스트 결과 값을 생성하는 처리 회로를 포함하는 반도체 테스트 시스템이 제공될 수 있다.According to an embodiment of the present invention, a plurality of devices under test for outputting test data values based on a test control signal; a test circuit comparing the test data value with a pre-stored reference data value to generate a test result value corresponding to each of the plurality of devices under test; a compression circuit that compresses the test result value to generate a compressed data value; and a processing circuit configured to restore the compressed data value and generate a final test result value based on test sequence information corresponding to each of the plurality of devices under test.

본 발명의 일 실시예는 복수의 피 시험 장치에 대한 테스트 결과를 안정적으로 처리 및 분석함으로써 테스트 결과에 대한 신뢰성을 높여줄 수 있는 효과가 있다.An embodiment of the present invention has the effect of increasing the reliability of the test results by stably processing and analyzing the test results for a plurality of devices under test.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to those mentioned above, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1 은 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 테스트 회로의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 처리 회로의 구성을 보여주기 위한 블록도이다.
도 4 는 도 1 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.
도 6 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다.1 is a block diagram illustrating a configuration of a semiconductor test system according to an embodiment of the present invention.
FIG. 2 is a block diagram illustrating the configuration of the test circuit of FIG. 1 .
FIG. 3 is a block diagram illustrating the configuration of the processing circuit of FIG. 1 .
FIG. 4 is a conceptual diagram for briefly explaining a test operation method of the semiconductor test system of FIG. 1 .
5 is a block diagram illustrating a configuration of a semiconductor test system according to an embodiment of the present invention.
6 is a conceptual diagram for briefly explaining a test operation method of the semiconductor test system of FIG. 5 .

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.Since the description of the present invention is merely an embodiment for structural or functional description, the scope of the present invention should not be construed as being limited by the embodiment described in the text. That is, since the embodiment may have various changes and may have various forms, it should be understood that the scope of the present invention includes equivalents capable of realizing the technical idea. In addition, since the object or effect presented in the present invention does not mean that a specific embodiment should include all of them or only such effects, it should not be understood that the scope of the present invention is limited thereby.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.On the other hand, the meaning of the terms described in the present application should be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as “first” and “second” are for distinguishing one component from another, and the scope of rights should not be limited by these terms. For example, a first component may be termed a second component, and similarly, a second component may also be termed a first component.

단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The singular expression is to be understood to include the plural expression unless the context clearly dictates otherwise, and terms such as "comprises" or "have" refer to the embodied feature, number, step, action, component, part or these It is intended to indicate that a combination exists, and it is to be understood that it does not preclude the possibility of the existence or addition of one or more other features or numbers, steps, operations, components, parts, or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, identification numbers (eg, a, b, c, etc.) are used for convenience of description, and identification numbers do not describe the order of each step, and each step clearly indicates a specific order in context. Unless otherwise specified, it may occur in a different order from the specified order. That is, each step may occur in the same order as specified, may be performed substantially simultaneously, or may be performed in the reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs, unless otherwise defined. Terms defined in the dictionary should be interpreted as being consistent with the meaning of the context of the related art, and cannot be interpreted as having an ideal or excessively formal meaning unless explicitly defined in the present application.

도 1 은 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.1 is a block diagram illustrating a configuration of a semiconductor test system according to an embodiment of the present invention.

도 1 을 참조하면, 반도체 테스트 시스템은 복수의 피 시험 장치(100), 테스트 회로(200), 및 처리 회로(300)를 포함할 수 있다.Referring to FIG. 1 , a semiconductor test system may include a plurality of devices under test 100 , a test circuit 200 , and a processing circuit 300 .

복수의 피 시험 장치(100)는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력하기 위한 구성일 수 있다. 복수의 피 시험 장치(100)는 다양한 종류의 피 시험 장치를 포함할 수 있다. 복수의 피 시험 장치(100)는 일례로 제1 피 시험 장치(110)와 제2 피 시험 장치(120)를 포함할 수 있다. 제1 피 시험 장치(110)와 제2 피 시험 장치(120)는 서로 다른 구성일 수 있고 서로 같은 구성일 수도 있다. 제1 피 시험 장치(110)는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력할 수 있다. 제2 피 시험 장치(120) 역시 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력할 수 있다. 여기서, 테스트 데이터 값(DAT_T)은 제1 및 제2 피 시험 장치(110, 120) 각각에 대한 테스트 동작시 출력되는 데이터 값을 포함할 수 있다.The plurality of devices under test 100 may be configured to output the test data value DAT_T based on the test control signal CTR_T. The plurality of devices under test 100 may include various types of devices under test. The plurality of devices under test 100 may include, for example, a first device under test 110 and a second device under test 120 . The first device under test 110 and the second device under test 120 may have different configurations or may have the same configuration. The first device under test 110 may output the test data value DAT_T based on the test control signal CTR_T. The second device under test 120 may also output the test data value DAT_T based on the test control signal CTR_T. Here, the test data value DAT_T may include a data value output during a test operation for each of the first and second devices under test 110 and 120 .

테스트 회로(200)는 테스트 데이터 값(DAT_T)을 기 저장된 기준 데이터 값과 비교하여 복수의 피 시험 장치(100)인 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하는 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 여기서, 테스트 결과 값(DAT_R)은 복수의 피 시험 장치(100) 각각에 대응하는 적어도 하나의 패스(pass) 정보 또는 적어도 하나의 페일(fail) 정보를 포함할 수 있다. 이어서, 테스트 회로(200)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 생성되는 테스트 제어 신호(CTR_T)를 복수의 피 시험 장치(100) 각각에 제공할 수 있다. 테스트 회로(200)는 테스트 시퀀스 정보(INF_SQ)를 처리 회로(300)에 제공할 수 있다. 테스트 시퀀스 정보(INF_SQ)에 대한 내용은 도 2 및 도 4 에서 보다 자세히 설명하기로 한다. The test circuit 200 compares the test data value DAT_T with a pre-stored reference data value to obtain test result values corresponding to each of the first and second devices under test 110 and 120 that are the plurality of devices under test 100 , respectively. It may be a configuration for generating (DAT_R). Here, the test result value DAT_R may include at least one pass information or at least one fail information corresponding to each of the plurality of devices under test 100 . Subsequently, the test circuit 200 may provide the test control signal CTR_T generated based on the test sequence information INF_SQ to each of the plurality of devices under test 100 . The test circuit 200 may provide the test sequence information INF_SQ to the processing circuit 300 . The test sequence information INF_SQ will be described in more detail with reference to FIGS. 2 and 4 .

처리 회로(300)는 복수의 피 시험 장치(100)인 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)을 복원하고 최종 테스트 결과 값(INF_F)을 생성하기 위한 구성일 수 있다. 여기서, 최종 테스트 결과 값(INF_F)은 제1 및 제2 피 시험 장치(110, 120) 각각에서 페일이 발생한 위치를 판단할 수 있는 정보를 포함할 수 있다. 따라서, 테스트 수행자는 최종 테스트 결과 값(INF_F)에 기초하여 제1 및 제2 피 시험 장치(110, 120) 각각의 의 정상 동작 여부를 판단할 수 있다.The processing circuit 300 restores the test result value DAT_R based on the test sequence information INF_SQ corresponding to each of the first and second devices under test 110 and 120 that are the plurality of devices under test 100 , It may be a configuration for generating the final test result value (INF_F). Here, the final test result value INF_F may include information for determining a location where a failure occurs in each of the first and second devices under test 110 and 120 . Accordingly, the test performer may determine whether each of the first and second devices under test 110 and 120 normally operates based on the final test result value INF_F.

도 2 는 도 1 의 테스트 회로(200)의 구성을 보여주기 위한 블록도이다.FIG. 2 is a block diagram illustrating the configuration of the test circuit 200 of FIG. 1 .

도 2 를 참조하면, 테스트 회로(200)는 시퀀스 제어 회로(210), 제어 신호 생성 회로(220), 및 데이터 비교 회로(230)를 포함할 수 있다.Referring to FIG. 2 , the test circuit 200 may include a sequence control circuit 210 , a control signal generation circuit 220 , and a data comparison circuit 230 .

시퀀스 제어 회로(210)는 테스트 시퀀스 정보(INF_SQ)를 출력하기 위한 구성일 수 있다. 여기서, 테스트 시퀀스 정보(INF_SQ)는 복수의 피 시험 장치(100) 각각에 대한 테스트 주행 정보를 의미할 수 있다. 다시 말하면, 테스트 시퀀스 정보(INF_SQ)는 복수의 피 시험 장치(100) 각각의 테스트 동작 순서 정보를 의미할 수 있다. 그래서 시퀀스 제어 회로(210)는 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하여 테스트 시퀀스 정보(INF_SQ)를 출력할 수 있다. The sequence control circuit 210 may be configured to output the test sequence information INF_SQ. Here, the test sequence information INF_SQ may mean test driving information for each of the plurality of devices under test 100 . In other words, the test sequence information INF_SQ may mean test operation sequence information of each of the plurality of devices under test 100 . Therefore, the sequence control circuit 210 may output the test sequence information INF_SQ corresponding to each of the first and second devices under test 110 and 120 .

만약, 제1 및 제2 피 시험 장치(120)가 서로 동일한 순서로 테스트를 수행하는 경우 시퀀스 제어 회로(210)는 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하여 서로 동일한 테스트 시퀀스 정보(INF_SQ) 출력할 수 있다. 만약, 제1 및 제2 피 시험 장치(110, 120)가 서로 다른 순서로 테스트를 수행하는 경우 시퀀스 제어 회로(210)는 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하여 서로 다른 테스트 시퀀스 정보(INF_SQ)를 출력할 수 있다. 이어서, 시퀀스 제어 회로(210)는 테스트 시퀀스 정보(INF_SQ)를 도 1 의 제1 및 제2 피 시험 장치(110, 120)에 제공할 수 있고 처리 회로(300)에 제공할 수 있다.If the first and second devices under test 120 perform the tests in the same order, the sequence control circuit 210 performs the same tests corresponding to the first and second devices under test 110 and 120, respectively. Sequence information (INF_SQ) can be output. If the first and second devices under test 110 and 120 perform tests in different orders, the sequence control circuit 210 corresponds to each of the first and second devices under test 110 and 120, respectively. Other test sequence information (INF_SQ) may be output. Subsequently, the sequence control circuit 210 may provide the test sequence information INF_SQ to the first and second devices under test 110 and 120 of FIG. 1 and may provide it to the processing circuit 300 .

제어 신호 생성 회로(220)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성하기 위한 구성일 수 있다. 제어 신호 생성 회로(220)는 테스트 시퀀스 정보(INF_SQ)에 따라 제1 피 시험 장치(110)에 대응하는 테스트 제어 신호(CTR_T)를 생성할 수 있고, 제2 피 시험 장치(120)에 대응하는 테스트 제어 신호(CTR_T)를 생성할 수 있다.The control signal generating circuit 220 may be configured to generate the test control signal CTR_T based on the test sequence information INF_SQ. The control signal generating circuit 220 may generate the test control signal CTR_T corresponding to the first device under test 110 according to the test sequence information INF_SQ and corresponding to the second device under test 120 . A test control signal CTR_T may be generated.

데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 데이터 비교 회로(230)는 기준 데이터 값을 저장하기 위한 레지스터를 포함할 수 있다. 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기준 데이터 값을 비교하여 비교 결과가 동일한 경우 패스 정보에 대응하는 테스트 결과 값(DAT_R)을 출력할 수 있고, 비교 결과가 동일하지 않은 경우 페일 정보에 대응하는 테스트 결과 값(DAT_R)을 출력할 수 있다. The data comparison circuit 230 may be configured to generate a test result value DAT_R by comparing the test data value DAT_T with a pre-stored reference data value. The data comparison circuit 230 may include a register for storing a reference data value. The data comparison circuit 230 may compare the test data value DAT_T with the reference data value and output a test result value DAT_R corresponding to the pass information when the comparison result is the same, and fail when the comparison result is not the same. A test result value DAT_R corresponding to the information may be output.

도 3 은 도 1 의 처리 회로(300)의 구성을 보여주기 위한 블록도이다.FIG. 3 is a block diagram illustrating the configuration of the processing circuit 300 of FIG. 1 .

도 3 을 참조하면, 처리 회로(300)는 복원 회로(310), 결과 출력 회로(320)를 포함할 수 있다.Referring to FIG. 3 , the processing circuit 300 may include a restoration circuit 310 and a result output circuit 320 .

복원 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)을 복원하기 위한 구성일 수 있다. 도 2 에서 설명한 바와 같이, 테스트 제어 신호(CTR_T)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하는 테스트 제어 신호(CTR_T)를 생성할 수 있다. 그래서 도 1 의 제1 및 제2 피 시험 장치(110, 120) 각각에서 출력되는 테스트 데이터 값(DAT_T)은 테스트 시퀀스 정보(INF_SQ)에 대응하는 테스트 동작 순서 정보에 따라 출력될 수 있다. 따라서, 복원 회로(310)는 제1 및 제2 피 시험 장치(110, 120) 각각에 대응하는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)을 복원할 수 있다. 테스트 결과 값(DAT_R)에 대한 복원 동작은 도 4 에서 다시 설명하기로 한다.The restoration circuit 310 may be configured to restore the test result value DAT_R based on the test sequence information INF_SQ. 2 , the test control signal CTR_T may generate a test control signal CTR_T corresponding to each of the first and second devices under test 110 and 120 based on the test sequence information INF_SQ. there is. Therefore, the test data value DAT_T output from each of the first and second devices under test 110 and 120 of FIG. 1 may be output according to test operation sequence information corresponding to the test sequence information INF_SQ. Accordingly, the restoration circuit 310 may restore the test result value DAT_R based on the test sequence information INF_SQ corresponding to each of the first and second devices under test 110 and 120 . The restoration operation for the test result value DAT_R will be described again with reference to FIG. 4 .

결과 출력 회로(320)는 복원 회로(310)의 출력 신호를 최종 테스트 결과 값(INF_F)으로 출력하기 위한 구성일 수 있다. 테스트 수행자는 최종 테스트 결과 값(INF_F)을 통해 예컨대, 페일이 발생한 메모리 영역, 리페어(repair) 가능한 메모리 영역, 페일이 발생한 내부 회로 등을 분석할 수 있다.The result output circuit 320 may be configured to output the output signal of the restoration circuit 310 as the final test result value INF_F. The tester may analyze, for example, a memory area in which a fail occurs, a memory area in which a failure occurs, an internal circuit in which a failure occurs, and the like through the final test result value INF_F.

도 4 는 도 1 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다. 설명의 편의를 위하여 제1 및 제2 피 시험 장치(110, 120) 각각에 포함되는 메모리 영역에 대한 테스트 동작을 일례로 설명하기로 한다.FIG. 4 is a conceptual diagram for briefly explaining a test operation method of the semiconductor test system of FIG. 1 . For convenience of description, a test operation for a memory area included in each of the first and second devices under test 110 and 120 will be described as an example.

도 4 에는 도 1 의 제1 피 시험 장치(110)의 개략적인 제1 메모리 영역(A)과 제2 피 시험 장치(120)의 개략적인 제2 메모리 영역(B)이 개시되어 있다. 설명의 편의를 위하여, 제1 피 시험 장치(110)의 제1 메모리 영역(A)과 제2 피 시험 장치(120)의 제2 메모리 영역(B)은 예컨대, 가로 3, 세로 3 구조인 3X3 단위 메모리 영역을 포함할 수 있으며 서로 동일할 수 있다. 도 4 에서는 제1 피 시험 장치(110)의 제1 메모리 영역(A)과 제2 피 시험 장치(120)의 제2 메모리 영역(B)에 대한 테스트 동작을 일례로 하였다. 하지만, 본 발명의 일 실시예에 따른 반도체 테스트 시스템은 피 시험 장치의 메모리 영역 이외에 테스트 동작이 가능한 내부 회로에도 적용할 수 있다.4 schematically shows a first memory area A of the first device under test 110 of FIG. 1 and a schematic second memory area B of the second device under test 120 of FIG. 1 . For convenience of description, the first memory area A of the first device under test 110 and the second memory area B of the second device under test 120 are, for example, 3X3 in a 3 horizontal and 3 vertical structure. It may include a unit memory area and may be identical to each other. In FIG. 4 , a test operation with respect to the first memory area A of the first device under test 110 and the second memory area B of the second device under test 120 is exemplified. However, the semiconductor test system according to an embodiment of the present invention may be applied to an internal circuit capable of a test operation in addition to the memory area of the device under test.

우선, 도 2 의 제어 신호 생성 회로(220)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성할 수 있다. 위에서 설명한 바와 같이, 제1 피 시험 장치(110)에 대응하는 테스트 시퀀스 정보(INF_SQ)와 제2 피 시험 장치(120)에 대응하는 테스트 시퀀스 정보(INF_SQ)는 서로 다를 수 있다. 즉, 제1 피 시험 장치(110)에 제공되는 테스트 제어 신호(CTR_T)와 제2 피 시험 장치(120)에 제공되는 테스트 제어 신호(CTR_T)는 서로 다를 수 있다. 따라서, 도 4 에서 볼 수 있듯이, 제1 피 시험 장치(110)의 제1 메모리 영역(A)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)인 위에서 아래 방향으로 테스트 동작이 수행될 수 있다. 그리고 제2 피 시험 장치(120)의 제2 메모리 영역(B)은 제2 화살표 방향(SQ_B)인 오른쪽에서 왼쪽 방향으로 테스트 동작이 수행될 수 있다.First, the control signal generating circuit 220 of FIG. 2 may generate the test control signal CTR_T based on the test sequence information INF_SQ. As described above, the test sequence information INF_SQ corresponding to the first device under test 110 and the test sequence information INF_SQ corresponding to the second device under test 120 may be different from each other. That is, the test control signal CTR_T provided to the first device under test 110 and the test control signal CTR_T provided to the second device under test 120 may be different from each other. Therefore, as shown in FIG. 4 , the first memory area A of the first device under test 110 performs a test operation in the first arrow direction SQ_A based on the test control signal CTR_T from top to bottom. can be performed. In addition, a test operation may be performed on the second memory area B of the second device under test 120 from right to left in the second arrow direction SQ_B.

이어서, 도 2 의 데이터 비교 회로(230)는 제1 피 시험 장치(110)와 제2 피 시험 장치(120) 각각으로 부터 테스트 데이터 값(DAT_T)을 제공받을 수 있다. 여기서, 테스트 데이터 값(DAT_T)은 제1 및 제2 피 시험 장치(110, 120) 각각에 대한 테스트 동작시 출력되는 데이터 값을 의미할 수 있다. 다시 말하면, 제1 피 시험 장치(110)는 제1 화살표 방향(SQ_A)으로 테스트 동작을 수행할 수 있다. 도면에는 도시되지 않았지만, 제1 피 시험 장치(110)의 테스트 데이터 값(DAT_T)은 제1 메모리 영역(A)에 포함되는 '1', '4', '7', '2', '5', '8', '3', '6', '9' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다. 그리고 제2 피 시험 장치(120)는 제2 화살표 방향(SQ_B)으로 테스트 동작을 수행할 수 있다. 도면에는 도시되지 않았지만, 제2 피 시험 장치(120)의 테스트 데이터 값(DAT_T)은 제2 메모리 영역(B)에 포함되는 '3', '2', '1', '6', '5', '4', '9', '8', '7' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다.Subsequently, the data comparison circuit 230 of FIG. 2 may receive the test data value DAT_T from each of the first device under test 110 and the second device under test 120 . Here, the test data value DAT_T may mean a data value output during a test operation for each of the first and second devices under test 110 and 120 . In other words, the first device under test 110 may perform the test operation in the first arrow direction SQ_A. Although not shown in the drawing, the test data values DAT_T of the first device under test 110 are '1', '4', '7', '2', '5' included in the first memory area A. ', '8', '3', '6', '9' may be the data values output during the test operation in the order of the unit memory area. In addition, the second device under test 120 may perform a test operation in the second arrow direction SQ_B. Although not shown in the drawing, the test data values DAT_T of the second device under test 120 are '3', '2', '1', '6', and '5 included in the second memory area B. ', '4', '9', '8', '7' may be the data values output during the test operation in the order of the unit memory area.

이어서, 데이터 비교 회로(230)는 제1 및 제2 피 시험 장치(110, 120) 각각에서 제공되는 테스트 데이터 값(DAT_T)과 데이터 비교 회로(230)에 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)를 생성할 수 있다. 다시 말하면, 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 제1 및 제2 메모리 영역(A, B) 각각에 대한 패스 정보 또는 페일 정보를 테스트 결과 값(DAT_R)으로 출력할 수 있다. Next, the data comparison circuit 230 compares the test data value DAT_T provided from each of the first and second devices under test 110 and 120 with a reference data value pre-stored in the data comparison circuit 230 to obtain a test result A value (DAT_R) can be created. In other words, the data comparison circuit 230 compares the test data value DAT_T with the pre-stored reference data value to obtain pass information or fail information for each of the first and second memory areas A and B as the test result value ( DAT_R) can be output.

도 4 에서 볼 수 있듯이, 제1 피 시험 장치(110)에 대응하는 테스트 결과 값(DAT_R)은 제1 화살표 방향(SQ_A)에 따라 출력되는 테스트 데이터 값(DAT_T)과 기준 데이터 값을 비교한 결과 값이 될 수 있다. 즉, 제1 피 시험 장치(110)에 대응하는 테스트 결과 값(DAT_R)은 '1', '4', '7', '2', '5', '8', '3', '6', '9' 단위 메모리 영역 각각의 패스 정보 또는 페일 정보가 될 수 있다. 그리고 제2 피 시험 장치(120)에 대응하는 테스트 결과 값(DAT_R)은 제2 화살표 방향(SQ_B)에 따라 출력되는 테스트 데이터 값(DAT_T)과 기준 데이터 값을 비교한 결과 값이 될 수 있다. 즉, 제2 피 시험 장치(120)에 대응하는 테스트 결과 값(DAT_R)은 '3', '2', '1', '6', '5', '4', '9', '8', '7' 단위 메모리 영역 각각의 패스 정보 또는 페일 정보가 될 수 있다.As can be seen in FIG. 4 , the test result value DAT_R corresponding to the first device under test 110 is a result of comparing the test data value DAT_T outputted along the first arrow direction SQ_A with the reference data value can be a value. That is, the test result values DAT_R corresponding to the first device under test 110 are '1', '4', '7', '2', '5', '8', '3', '6' ', '9' may be path information or fail information of each memory area. In addition, the test result value DAT_R corresponding to the second device under test 120 may be a result of comparing the test data value DAT_T output in the second arrow direction SQ_B with the reference data value. That is, the test result value DAT_R corresponding to the second device under test 120 is '3', '2', '1', '6', '5', '4', '9', '8' ' and '7' may be path information or fail information of each memory area.

이어서, 도 1 의 처리 회로(300)에 포함되는 도 3 의 복원 회로(310)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 결과 값(DAT_R)을 복원할 수 있다. 이때, 테스트 시퀀스 정보(INF_SQ)는 제1 및 제2 메모리 영역(A, B) 각각에 대한 시작 어드레스 정보를 포함할 수 있다. 여기서, 시작 어드레스 정보는 최초 테스트 동작이 수행되는 단위 메모리 영역의 어드레스 정보를 의미할 수 있다. 즉, 제1 메모리 영역(A)에 대응하는 테스트 시퀀스 정보(INF_SQ)는 제1 메모리 영역(A) 중 '1' 단위 메모리 영역에 대응하는 어드레스 정보를 시작 어드레스 정보로 포함할 수 있다. 그리고 제2 메모리 영역(B)에 대응하는 테스트 시퀀스 정보(INF_SQ)는 제2 메모리 영역(B) 중 '3' 단위 메모리 영역에 대응하는 어드레스 정보를 시작 어드레스 정보로 포함할 수 있다.Subsequently, the restoration circuit 310 of FIG. 3 included in the processing circuit 300 of FIG. 1 may restore the test result value DAT_R based on the test sequence information INF_SQ. In this case, the test sequence information INF_SQ may include start address information for each of the first and second memory areas A and B. Here, the start address information may mean address information of a unit memory area in which an initial test operation is performed. That is, the test sequence information INF_SQ corresponding to the first memory area A may include address information corresponding to the '1' unit memory area of the first memory area A as start address information. In addition, the test sequence information INF_SQ corresponding to the second memory area B may include address information corresponding to the '3' unit memory area of the second memory area B as start address information.

그래서 제1 피 시험 장치(110)에 대응하는 테스트 결과 값(DAT_R)은 테스트 시퀀스 정보(INF_SQ)에 포함된 테스트 동작 순서 정보와 시작 어드레스 정보에 기초하여 기 설정된 순서로 복원될 수 있다. 즉, 복원 회로(310)는 제1 피 시험 장치(110)의 테스트 결과 값(DAT_R)을 '1' 단위 메모리 영역에 대응하는 어드레스 정보와 제1 화살표 방향(SQ_A)에 기초하여 '1', '2', '3', '4', '5', '6', '7', '8', '9' 순으로 복원할 수 있다. 그리고 도 3 의 결과 출력 회로(320)는 복원 동작을 통해 제1 피 시험 장치(110)에 대응하는 최종 테스트 결과 값(INF_F)을 출력할 수 있다.Therefore, the test result value DAT_R corresponding to the first device under test 110 may be restored in a preset order based on the test operation sequence information and the start address information included in the test sequence information INF_SQ. That is, the restoration circuit 310 sets the test result value DAT_R of the first device under test 110 to '1' based on the address information corresponding to the '1' unit memory area and the first arrow direction SQ_A, '2', '3', '4', '5', '6', '7', '8', '9' can be restored in the order. In addition, the result output circuit 320 of FIG. 3 may output the final test result value INF_F corresponding to the first device under test 110 through the restoration operation.

그리고 제2 피 시험 장치(120)에 대응하는 테스트 결과 값(DAT_R)은 테스트 시퀀스 정보(INF_SQ)에 포함된 테스트 동작 순서 정보와 시작 어드레스 정보에 기초하여 기 설정된 순서로 복원될 수 있다. 즉, 복원 회로(310)는 제2 피 시험 장치(120)의 테스트 결과 값(DAT_R)을 '3' 단위 메모리 영역에 대응하는 어드레스 정보와 제2 화살표 방향(SQ_B)에 기초하여 '1', '2', '3', '4', '5', '6', '7', '8', '9' 순으로 복원할 수 있다. 그리고 도 3 의 결과 출력 회로(320)는 복원 동작을 통해 제2 피 시험 장치(120)에 대응하는 최종 테스트 결과 값(INF_F)을 출력할 수 있다.In addition, the test result value DAT_R corresponding to the second device under test 120 may be restored in a preset order based on the test operation sequence information and the start address information included in the test sequence information INF_SQ. That is, the restoration circuit 310 sets the test result value DAT_R of the second device under test 120 to '1' based on the address information corresponding to the '3' unit memory area and the second arrow direction SQ_B, '2', '3', '4', '5', '6', '7', '8', '9' can be restored in the order. In addition, the result output circuit 320 of FIG. 3 may output the final test result value INF_F corresponding to the second device under test 120 through the restoration operation.

도 4 에서 볼 수 있듯이, 제1 피 시험 장치(110)에 대응하는 최종 테스트 결과 값(INF_F)과 제2 피 시험 장치(120)에 대응하는 최종 테스트 결과 값(INF_F)은 기 설정된 순서에 따라 서로 동일하게 복원될 수 있다. 최종 테스트 결과 값(INF_F)이 기 설정된 순서에 따라 서로 동일하게 복원되었다는 것은 제1 및 제2 메모리 영역(A, B) 각각에 대하여 페일이 발생한 단위 메모리 영역을 정확하게 검출할 수 있다는 것을 의미할 수 있다.As can be seen from FIG. 4 , the final test result value INF_F corresponding to the first device under test 110 and the final test result value INF_F corresponding to the second device under test 120 are determined according to a preset order. They can be restored identically to each other. The fact that the final test result values INF_F are restored to be identical to each other according to a preset order may mean that a unit memory area in which a failure occurs with respect to each of the first and second memory areas A and B can be accurately detected. there is.

정리하면, 제1 피 시험 장치(110)와 제2 피 시험 장치(120)는 서로 다른 테스트 시퀀스 정보(INF_SQ)에 기초하여 서로 다른 순서로 테스트 동작이 수행될 수 있다. 하지만, 본 발명의 일 실시예에 따른 반도체 테스트 시스템은 서로 다른 테스트 결과 값(DAT_R)을 테스트 시퀀스 정보(INF_SQ)에 기초하여 서로 동일한 순서에 따라 최종 테스트 결과 값(INF_F)으로 복원할 수 있다. 따라서, 테스트 수행자는 제1 피 시험 장치(110)에 대응하는 최종 테스트 결과 값(INF_F)과 제2 피 시험 장치(120)에 대응하는 최종 테스트 결과 값(INF_F)을 통해 제1 및 제2 피 시험 장치(110, 120) 각각의 불량 발생 여부를 정확하게 분석할 수 있다.In summary, the first device under test 110 and the second device under test 120 may perform test operations in different orders based on different test sequence information INF_SQ. However, the semiconductor test system according to an embodiment of the present invention may restore different test result values DAT_R to the final test result values INF_F in the same order based on the test sequence information INF_SQ. Accordingly, the test performer uses the final test result value INF_F corresponding to the first device under test 110 and the final test result value INF_F corresponding to the second device under test 120 to determine the first and second test results. Whether or not a defect has occurred in each of the test devices 110 and 120 may be accurately analyzed.

도 5 는 본 발명의 일 실시예에 따른 반도체 테스트 시스템의 구성을 보여주기 위한 블록도이다.5 is a block diagram illustrating a configuration of a semiconductor test system according to an embodiment of the present invention.

도 5 를 참조하면, 반도체 테스트 시스템은 복수의 피 시험 장치(100A), 테스트 회로(200A), 압축 회로(300A), 및 처리 회로(400A)를 포함할 수 있다.Referring to FIG. 5 , the semiconductor test system may include a plurality of devices under test 100A, a test circuit 200A, a compression circuit 300A, and a processing circuit 400A.

복수의 피 시험 장치(100A)는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력하기 위한 구성일 수 있다. 복수의 피 시험 장치(100A)는 도 1 의 복수의 피 시험 장치(100)에 대응하는 구성일 수 있다. 복수의 피 시험 장치(100A) 중 하나인 제1 피 시험 장치(110A)는 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력할 수 있다. 복수의 피 시험 장치(100A) 중 다른 하나인 제2 피 시험 장치(120A) 역시 테스트 제어 신호(CTR_T)에 기초하여 테스트 데이터 값(DAT_T)을 출력할 수 있다. 여기서, 테스트 데이터 값(DAT_T)은 제1 및 제2 피 시험 장치(110A, 120A) 각각에 대한 테스트 동작시 출력되는 데이터 값을 포함할 수 있다.The plurality of devices under test 100A may be configured to output the test data value DAT_T based on the test control signal CTR_T. The plurality of devices under test 100A may have a configuration corresponding to the plurality of devices under test 100 of FIG. 1 . The first device under test 110A, which is one of the plurality of devices under test 100A, may output the test data value DAT_T based on the test control signal CTR_T. The second device under test 120A, which is another one of the plurality of devices under test 100A, may also output the test data value DAT_T based on the test control signal CTR_T. Here, the test data value DAT_T may include a data value output during a test operation for each of the first and second devices under test 110A and 120A.

테스트 회로(200A)는 테스트 데이터 값(DAT_T)을 기 저장된 기준 데이터 값과 비교하여 복수의 피 시험 장치(100A)인 제1 및 제2 피 시험 장치(110A, 120A) 각각에 대응하는 테스트 결과 값(DAT_R)을 생성하기 위한 구성일 수 있다. 테스트 회로(200A)는 도 1 의 테스트 회로(200)에 대응하는 구성일 수 있다. 여기서, 테스트 결과 값(DAT_R)은 복수의 피 시험 장치(100A) 각각에 대응하는 적어도 하나의 패스 정보 또는 적어도 하나의 페일 정보를 포함할 수 있다. 이어서, 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 생성되는 테스트 제어 신호(CTR_T)를 복수의 피 시험 장치(100A) 각각에 제공할 수 있고, 테스트 시퀀스 정보(INF_SQ)를 이후 설명될 처리 회로(400A)에 제공할 수 있다. 여기서, 테스트 시퀀스 정보(INF_SQ)는 복수의 피 시험 장치(100A) 각각에 대한 테스트 주행 정보를 의미할 수 있다. 다시 말하면, 테스트 시퀀스 정보(INF_SQ)는 복수의 피 시험 장치(100A) 각각의 테스트 동작 순서 정보를 의미할 수 있다.The test circuit 200A compares the test data value DAT_T with a pre-stored reference data value, and compares the test result values corresponding to the first and second devices under test 110A and 120A, which are the plurality of devices under test 100A, respectively. It may be a configuration for generating (DAT_R). The test circuit 200A may have a configuration corresponding to the test circuit 200 of FIG. 1 . Here, the test result value DAT_R may include at least one pass information or at least one fail information corresponding to each of the plurality of devices under test 100A. Subsequently, the test circuit 200A may provide the test control signal CTR_T generated based on the test sequence information INF_SQ to each of the plurality of devices under test 100A, and the test sequence information INF_SQ will be described later. It can be provided to the processing circuit 400A to be processed. Here, the test sequence information INF_SQ may mean test driving information for each of the plurality of devices under test 100A. In other words, the test sequence information INF_SQ may mean test operation sequence information of each of the plurality of devices under test 100A.

압축 회로(300A)는 테스트 결과 값(DAT_R)을 압축하여 압축 데이터 값(DAT_C)을 생성하기 위한 구성일 수 있다. 압축 회로(300A)는 테스트 결과 값(DAT_R) 중 패스 정보를 제외하고 페일 정보를 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 압축 데이터 값(DAT_C)에 대한 내용은 도 6 에서 설명하기로 한다.The compression circuit 300A may be configured to generate a compressed data value DAT_C by compressing the test result value DAT_R. The compression circuit 300A may generate a compressed data value DAT_C by compressing fail information excluding pass information from among the test result values DAT_R. The contents of the compressed data value DAT_C will be described with reference to FIG. 6 .

처리 회로(400A)는 복수의 피 시험 장치(100A)인 제1 및 제2 피 시험 장치(110A, 120A) 각각에 대응하는 테스트 시퀀스 정보(INF_SQ)에 기초하여 압축 데이터 값(DAT_C)을 복원하고 최종 테스트 결과 값(INF_F)을 생성하기 위한 구성일 수 있다. 처리 회로(400A)는 도 1 의 처리 회로(300)에 대응하는 구성일 수 있다. 여기서, 최종 테스트 결과 값(INF_F)은 제1 피 시험 장치(110A)와 제2 피 시험 장치(120A)의 정상 동작 여부를 판단할 수 있는 기준이 될 수 있다.The processing circuit 400A restores the compressed data value DAT_C based on the test sequence information INF_SQ corresponding to each of the first and second devices under test 110A and 120A, which are the plurality of devices under test 100A, and It may be a configuration for generating the final test result value (INF_F). The processing circuit 400A may have a configuration corresponding to the processing circuit 300 of FIG. 1 . Here, the final test result value INF_F may be a criterion for determining whether the first device under test 110A and the second device under test 120A normally operate.

도 6 은 도 5 의 반도체 테스트 시스템의 테스트 동작 방법을 간략하게 설명하기 위한 개념도이다. 설명의 편의를 위하여 제1 및 제2 피 시험 장치(110A, 120A) 각각에 포함되는 메모리 영역에 대한 테스트 동작을 일례로 설명하기로 한다.6 is a conceptual diagram for briefly explaining a test operation method of the semiconductor test system of FIG. 5 . For convenience of description, a test operation for a memory area included in each of the first and second devices under test 110A and 120A will be described as an example.

도 6 에는 도 5 의 제1 피 시험 장치(110A)의 개략적인 제1 메모리 영역(A)과 제2 피 시험 장치(120A)의 개략적인 제2 메모리 영역(B)이 개시되어 있다. 설명의 편의를 위하여, 제1 피 시험 장치(110A)의 제1 메모리 영역(A)과 제2 피 시험 장치(120A)의 제2 메모리 영역(B)은 예컨대, 가로 3, 세로 3 구조인 3X3 단위 메모리 영역으로서 서로 동일할 수 있다.6 schematically shows a first memory area A of the first device under test 110A of FIG. 5 and a schematic second memory area B of the second device under test 120A of FIG. 5 . For convenience of description, the first memory area A of the first device under test 110A and the second memory area B of the second device under test 120A are, for example, 3X3 in a 3 horizontal and 3 vertical structure. As a unit memory area, they may be identical to each other.

우선, 도 5 의 테스트 회로(200A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 테스트 제어 신호(CTR_T)를 생성할 수 있다. 제1 피 시험 장치(110A)에 대응하는 테스트 시퀀스 정보(INF_SQ)와 제2 피 시험 장치(120A)에 대응하는 테스트 시퀀스 정보(INF_SQ)는 서로 다를 수 있다. 즉, 제1 피 시험 장치(110A)에 제공되는 테스트 제어 신호(CTR_T)와 제2 피 시험 장치(120A)에 제공되는 테스트 제어 신호(CTR_T)는 서로 다를 수 있다. 따라서, 도 6 에서 볼 수 있듯이, 제1 피 시험 장치(110A)의 제1 메모리 영역(A)은 테스트 제어 신호(CTR_T)에 기초하여 제1 화살표 방향(SQ_A)인 위에서 아래 방향으로 테스트 동작이 수행될 수 있다. 그리고 제2 피 시험 장치(120A)의 제2 메모리 영역(B)은 제2 화살표 방향(SQ_B)인 오른쪽에서 왼쪽 방향으로 테스트 동작이 수행될 수 있다.First, the test circuit 200A of FIG. 5 may generate the test control signal CTR_T based on the test sequence information INF_SQ. The test sequence information INF_SQ corresponding to the first device under test 110A and the test sequence information INF_SQ corresponding to the second device under test 120A may be different from each other. That is, the test control signal CTR_T provided to the first device under test 110A and the test control signal CTR_T provided to the second device under test 120A may be different from each other. Accordingly, as shown in FIG. 6 , the first memory area A of the first device under test 110A performs a test operation in the first arrow direction SQ_A based on the test control signal CTR_T from top to bottom. can be performed. In addition, a test operation may be performed on the second memory area B of the second device under test 120A in a right-to-left direction in the second arrow direction SQ_B.

이하, 설명의 편의를 위하여 제1 및 제2 메모리 영역(A, B) 각각을 X, Y 좌표 값으로 정의하기로 한다. 즉, 제1 및 제2 메모리 영역(A, B) 각각의 '1' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 0)으로 정의될 수 있다. '2' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (1, 0)으로 정의될 수 있고, '4' 단위 메모리 영역에 대응하는 X, Y 좌표 값은 (0, 1)로 정의될 수 있다. 여기서, 제1 및 제2 메모리 영역(A, B) 각각의 X, Y 좌표 값은 단위 메모리 영역 각각의 위치 정보에 대응할 수 있다. Hereinafter, for convenience of description, each of the first and second memory areas A and B will be defined as X and Y coordinate values. That is, the X and Y coordinate values corresponding to the '1' unit memory area of each of the first and second memory areas A and B may be defined as (0, 0). The X, Y coordinate values corresponding to the '2' unit memory area may be defined as (1, 0), and the X, Y coordinate values corresponding to the '4' unit memory area may be defined as (0, 1). there is. Here, the X and Y coordinate values of each of the first and second memory areas A and B may correspond to position information of each of the unit memory areas.

이어서, 설명의 편의를 위하여 제1 및 제2 메모리 영역(A, B) 각각의 '3', '7', '9' 단위 메모리 영역에 페일이 발생했다고 가정하기로 한다. 즉, 제1 및 제2 메모리 영역(A, B) 각각은 '3' 단위 메모리 영역에 대응하는 (2, 0), '7' 단위 메모리 영역에 대응하는 (0, 2), 및 '9', 단위 메모리 영역에 대응하는 (2, 2)에 페일이 발생할 수 있다. 도 6 에서는 페일이 발생한 단위 메모리 영역을 '*'로 표기하였다.Next, for convenience of description, it is assumed that a failure has occurred in the '3', '7', and '9' unit memory areas of the first and second memory areas A and B, respectively. That is, each of the first and second memory areas A and B is (2, 0) corresponding to a '3' unit memory area, (0, 2) corresponding to a '7' unit memory area, and '9' , a fail may occur at (2, 2) corresponding to the unit memory area. In FIG. 6, the unit memory area in which the failure occurred is denoted by '*'.

한편, 도 5 의 테스트 회로(200A)는 제1 및 제2 피 시험 장치(110A, 120A) 각각으로 부터 테스트 데이터 값(DAT_T)을 제공받을 수 있다. 다시 말하면, 제1 피 시험 장치(110A)의 테스트 데이터 값(DAT_T)은 제1 메모리 영역(A)에 포함되는 '1', '4', '7', '2', '5', '8', '3', '6', '9' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다. 이때, 테스트 시퀀스 정보(INF_SQ)에 포함되는 시작 어드레스 정보는 '1' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다. 그리고 제2 피 시험 장치(120A)의 테스트 데이터 값(DAT_T)은 제2 메모리 영역(B)에 포함되는 '3', '2', '1', '6', '5', '4', '9', '8', '7' 단위 메모리 영역 순으로 테스트 동작시 출력되는 데이터 값이 될 수 있다. 이때, 테스트 시퀀스 정보(INF_SQ)에 포함되는 시작 어드레스 정보는 '3' 단위 메모리 영역에 대응하는 어드레스 정보일 수 있다.Meanwhile, the test circuit 200A of FIG. 5 may receive the test data value DAT_T from each of the first and second devices under test 110A and 120A. In other words, the test data values DAT_T of the first device under test 110A are '1', '4', '7', '2', '5', ' 8', '3', '6', and '9' may be the data values output during the test operation in the order of the unit memory area. In this case, the start address information included in the test sequence information INF_SQ may be address information corresponding to the '1' unit memory area. In addition, the test data values DAT_T of the second device under test 120A are '3', '2', '1', '6', '5', and '4' included in the second memory area B. , '9', '8', '7' may be the data values output during the test operation in the order of the unit memory area. In this case, the start address information included in the test sequence information INF_SQ may be address information corresponding to the '3' unit memory area.

이어서, 테스트 회로(200A)는 제1 및 제2 피 시험 장치(110A, 120A) 각각의 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 테스트 결과 값(DAT_R)를 생성할 수 있다. 다시 말하면, 데이터 비교 회로(230)는 테스트 데이터 값(DAT_T)과 기 저장된 기준 데이터 값을 비교하여 제1 및 제2 메모리 영역(A, B) 각각에 대한 패스 정보(P) 또는 페일 정보(F)을 테스트 결과 값(DAT_R)으로 출력할 수 있다. Subsequently, the test circuit 200A may generate a test result value DAT_R by comparing the test data value DAT_T of each of the first and second devices under test 110A and 120A with a pre-stored reference data value. In other words, the data comparison circuit 230 compares the test data value DAT_T with the pre-stored reference data value to obtain pass information P or fail information F for each of the first and second memory areas A and B. ) can be output as the test result value (DAT_R).

이어서, 도 5 의 압축 회로(300A)는 제1 및 제2 피 시험 장치(110A, 120A) 각각에 대응하는 테스트 결과 값(DAT_R)을 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 압축 회로(300A)는 테스트 결과 값(DAT_R) 중 패스 정보(P)를 제외하고 페일 정보(F)를 압축하여 압축 데이터 값(DAT_C)을 생성할 수 있다. 보다 자세히 말하면, 압축 데이터 값(DAT_C)은 제1 및 제2 메모리 영역(A, B) 각각에서 페일이 발생한 단위 메모리 영역의 페일 위치 정보를 포함할 수 있다. 여기서, 페일 위치 정보는 제1 및 제2 메모리 영역(A, B) 각각에 있어서 테스트 동작을 시작한 단위 메모리 영역과 페일이 발생한 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함할 수 있다. 그리고 페일 위치 정보는 제1 및 제2 메모리 영역(A, B) 각각에 있어서 페일이 발생한 제1 단위 메모리 영역과 제2 단위 메모리 영역의 상대 위치 정보를 적어도 하나 포함할 수 있다.Subsequently, the compression circuit 300A of FIG. 5 may generate a compressed data value DAT_C by compressing a test result value DAT_R corresponding to each of the first and second devices under test 110A and 120A. The compression circuit 300A may generate a compressed data value DAT_C by compressing the fail information F excluding the path information P among the test result values DAT_R. More specifically, the compressed data value DAT_C may include fail position information of a unit memory area in which a failure occurs in each of the first and second memory areas A and B. Here, the fail location information may include at least one relative location information of a unit memory area in which a test operation is started and a unit memory area in which a failure occurs in each of the first and second memory areas A and B. In addition, the fail location information may include at least one relative location information of the first unit memory area and the second unit memory area in which the fail occurs in each of the first and second memory areas A and B.

이하, 페일 위치 정보에 대하여 보다 자세히 설명하기로 한다. 참고로, 페일 위치 정보는 상대 위치 정보 이외에 페일이 발생한 메모리 영역의 좌표를 그대로 사용할 수 있다. 이 경우 압축 데이터 값(DAT_C)과 최종 테스트 결과 값(INF_F)은 서로 동일한 결과 값을 가질 수 있다.Hereinafter, the fail location information will be described in more detail. For reference, the fail location information may use the coordinates of the memory area in which the fail occurs in addition to the relative location information as it is. In this case, the compressed data value DAT_C and the final test result value INF_F may have the same result value.

우선, 제1 메모리 영역(A)에 대응하는 테스트 결과 값(DAT_R)의 경우 테스트 동작을 시작한 단위 메모리 영역은 ①이 될 수 있다. 그리고 첫번째 페일이 발생한 단위 메모리 영역은 ②가 될 수 있다. 그래서 테스트 동작을 시작한 단위 메모리 영역인 ①과 첫번째 페일이 발생한 단위 메모리 영역인 ②의 상대 위치 정보는 '2'가 될 수 있다. 그리고 두번째 페일이 발생한 단위 메모리 영역은 ③이 될 수 있다. 그래서 첫번째 페일이 발생한 단위 메모리 영역인 ②와 두번째 페일이 발생한 단위 메모리 영역인 ③의 상대 위치 정보는 '4'가 될 수 있다. 그리고 세번째 페일이 발생한 단위 메모리 영역은 ④가 될 수 있다. 그래서 두번째 페일이 발생한 단위 메모리 영역인 ③과 세번째 페일이 발생한 단위 메모리 영역인 ④의 상대 위치 정보는 '2'가 될 수 있다. 따라서, 제1 메모리 영역(A)에 대응하는 압축 데이터 값(DAT_C)은 상대 위치 정보인 '2', '4', '2'가 될 수 있다.First, in the case of the test result value DAT_R corresponding to the first memory area A, the unit memory area in which the test operation is started may be ①. And the unit memory area where the first fail occurs may be ②. Therefore, the relative location information of ①, which is the unit memory area where the test operation started, and ②, which is the unit memory area where the first fail occurred, may be '2'. And the unit memory area where the second fail occurred may be ③. Therefore, the relative location information of ②, which is the unit memory area where the first fail occurs, and ③, which is the unit memory area, where the second fail occurs, may be '4'. And the unit memory area where the third fail occurs may be ④. Therefore, the relative location information of ③, which is the unit memory area where the second fail occurred, and ④, which is the unit memory area where the third failure occurred, may be '2'. Accordingly, the compressed data value DAT_C corresponding to the first memory area A may be '2', '4', and '2', which are relative location information.

이어서, 제2 메모리 영역(B)에 대응하는 테스트 결과 값(DAT_R)의 경우 테스트 동작을 시작한 단위 메모리 영역과 첫번째 페일이 발생한 단위 메모리 영역은 ⑤가 될 수 있다. 그래서 테스트 동작을 시작한 단위 메모리 영역인 ⑤와 첫번째 페일이 발생한 단위 메모리 영역인 ⑤의 상대 위치 정보는 '0'이 될 수 있다. 그리고 두번째 페일이 발생한 단위 메모리 영역은 ⑥이 될 수 있다. 그래서 첫번째 페일이 발생한 단위 메모리 영역인 ⑤와 두번째 페일이 발생한 단위 메모리 영역인 ⑥의 상대 위치 정보는 '6'이 될 수 있다. 그리고 세번째 페일이 발생한 단위 메모리 영역은 ⑦이 될 수 있다. 그래서 두번째 페일이 발생한 단위 메모리 영역인 ⑥과 세번째 페일이 발생한 단위 메모리 영역인 ⑦의 상대 위치 정보는 '2'가 될 수 있다. 따라서, 제2 메모리 영역(B)에 대응하는 압축 데이터 값(DAT_C)은 상대 위치 정보인 '0', '6', '2'가 될 수 있다.Subsequently, in the case of the test result value DAT_R corresponding to the second memory area B, the unit memory area in which the test operation starts and the unit memory area in which the first fail occurs may be ?. Therefore, the relative location information between ⑤, the unit memory area where the test operation started, and ⑤, which is the unit memory area where the first fail occurred, may be '0'. And the unit memory area where the second fail occurs may be ⑥. Therefore, the relative location information of the unit memory area ⑤ where the first fail occurred and the unit memory area ⑥ where the second fail occurred may be '6'. And the unit memory area in which the third fail occurs may be ⑦. Therefore, the relative location information of the unit memory area ⑥ where the second fail occurred and ⑦, which is the unit memory area where the third fail occurred, may be '2'. Accordingly, the compressed data value DAT_C corresponding to the second memory area B may be '0', '6', or '2', which are relative location information.

이어서, 도 5 의 처리 회로(300A)는 테스트 시퀀스 정보(INF_SQ)에 기초하여 압축 데이터 값(DAT_C)을 복원할 수 있다. 처리 회로(300A)는 압축 데이터 값(DAT_C)을 복원하여 최종 테스트 결과 값(INF_F)을 생성할 수 있다. 위에서 설명하였듯이, 테스트 시퀀스 정보(INF_SQ)에는 테스트 동작 순서 정보와 시작 어드레스 정보를 포함할 수 있다. 따라서, 처리 회로(300A)는 테스트 동작 순서 정보와 시작 어드레스 정보에 기초하여 압축 데이터 값(DAT_C)를 복원할 수 있다.Subsequently, the processing circuit 300A of FIG. 5 may restore the compressed data value DAT_C based on the test sequence information INF_SQ. The processing circuit 300A may generate the final test result value INF_F by restoring the compressed data value DAT_C. As described above, the test sequence information INF_SQ may include test operation sequence information and start address information. Accordingly, the processing circuit 300A may restore the compressed data value DAT_C based on the test operation order information and the start address information.

이하, 압축 데이터 값(DAT_C)을 최종 테스트 결과 값(INF_F)으로 복원하는 방법에 대하여 알아보기로 한다.Hereinafter, a method of restoring the compressed data value DAT_C to the final test result value INF_F will be described.

우선, 제1 메모리 영역(A)에 대응하는 압축 데이터 값(DAT_C)은 상대 위치 정보인 '2', '4', '2'가 될 수 있다. 처리 회로(400A)는 제1 메모리 영역(A) 중 페일이 발생한 '3', '7', '9' 단위 메모리 영역 각각을 해당하는 좌표 정보로 복원할 수 있다. 처리 회로(400A)는 제1 메모리 영역(A)의 시작 어드레스 정보인 '1' 단위 메모리 영역에서 테스트 동작 순서 정보인 제1 화살표 방향(SQ_A)으로 상대 위치 정보인 '2' 만큼에 위치한 '7' 단위 메모리 영역에 해당하는 (0, 2)을 도출할 수 있다. '7' 단위 메모리 영역은 첫번째 페일이 발생한 메모리 영역임을 알 수 있다. 그리고 처리 회로(400A)는 첫번째 페일이 발생한 '7' 단위 메모리 영역에서 제1 화살표 방향(SQ_A)으로 상대 위치 정보인 '4' 만큼에 위치한 '3' 단위 메모리 영역에 해당하는 (2, 0)을 도출할 수 있다. '3' 단위 메모리 영역은 두번째 페일이 발생한 메모리 영역임을 알 수 있다. 그리고 처리 회로(400A)는 '3' 단위 메모리 영역에서 제1 화살표 방향(SQ_A)으로 상대 위치 정보인 '2' 만큼에 위치한 '9' 단위 메모리 영역에 해당하는 (2, 2)를 도출할 수 있다. '9' 단위 메모리 영역은 세번째 페일이 발생한 메모리 영역임을 알 수 있다. First, the compressed data value DAT_C corresponding to the first memory area A may be '2', '4', or '2', which are relative location information. The processing circuit 400A may restore each of the '3', '7', and '9' unit memory regions in the first memory region A in which the failure has occurred to corresponding coordinate information. The processing circuit 400A generates a '7' located as much as '2', which is the relative position information, in the first arrow direction SQ_A, which is the test operation order information, in the '1' unit memory area that is the start address information of the first memory area A. ' (0, 2) corresponding to the unit memory area can be derived. It can be seen that the '7' unit memory area is a memory area in which the first fail occurs. And the processing circuit 400A is (2, 0) corresponding to the '3' unit memory area located as much as '4', which is the relative position information, in the first arrow direction SQ_A in the '7' unit memory area where the first fail occurs. can be derived. It can be seen that the '3' unit memory area is the memory area in which the second fail occurs. And the processing circuit 400A can derive (2, 2) corresponding to the '9' unit memory area located as much as '2', which is the relative position information, in the first arrow direction (SQ_A) in the '3' unit memory area. there is. It can be seen that the '9' unit memory area is the memory area in which the third fail occurs.

결국, 처리 회로(400A)에서 출력되는 최종 테스트 결과 값(INF_F)은 제1 메모리 영역(A) 중 페일이 발생한 '3', '7', '9' 단위 메모리 영역의 좌표 정보를 복원한 결과일 수 있다.As a result, the final test result value INF_F output from the processing circuit 400A is a result of restoring the coordinate information of the '3', '7', and '9' unit memory areas in the first memory area A where the failure occurs. can be

다음으로, 제2 메모리 영역(B)에 대응하는 압축 데이터 값(DAT_C)은 상대 위치 정보인 '0', '6', '2'가 될 수 있다. 처리 회로(400A)는 제2 메모리 영역(B) 중 페일이 발생한 '3', '7', '9' 단위 메모리 영역 각각을 해당하는 좌표 정보로 복원할 수 있다. 처리 회로(400A)는 제2 메모리 영역(B)의 시작 어드레스 정보인 '3' 단위 메모리 영역에서 테스트 동작 순서 정보인 제2 화살표 방향(SQ_B)으로 상대 위치 정보인 '0' 만큼에 위치한 '3' 단위 메모리 영역에 해당하는 (2, 0)을 도출할 수 있다. '3' 단위 메모리 영역은 첫번째 페일이 발생한 메모리 영역임을 알 수 있다. 그리고 처리 회로(400A)는 첫번째 페일이 발생한 '3' 단위 메모리 영역에서 제2 화살표 방향(SQ_B)으로 상대 위치 정보인 '6' 만큼에 위치한 '9' 단위 메모리 영역에 해당하는 (2, 2)를 도출할 수 있다. '9' 단위 메모리 영역은 두번째 페일이 발생한 메모리 영역임을 알 수 있다. 그리고 처리 회로(400A)는 '9' 단위 메모리 영역에서 제2 화살표 방향(SQ_B)으로 상대 위치 정보인 '2' 만큼에 위치한 '7' 단위 메모리 영역에 해당하는 (0, 2)를 출력할 수 있다. '7' 단위 메모리 영역은 세번째 페일이 발생한 메모리 영역임을 알 수 있다. Next, the compressed data value DAT_C corresponding to the second memory area B may be '0', '6', or '2', which are relative location information. The processing circuit 400A may restore each of the '3', '7', and '9' unit memory regions in the second memory region B, in which the failure occurs, to corresponding coordinate information. The processing circuit 400A is configured to '3' positioned as much as '0', which is relative position information, in the second arrow direction SQ_B, which is test operation sequence information, in the unit memory area of '3', which is the start address information of the second memory area B. ' (2, 0) corresponding to the unit memory area can be derived. It can be seen that the '3' unit memory area is the memory area in which the first fail occurs. And the processing circuit 400A is (2, 2) corresponding to the '9' unit memory area located as much as '6', which is the relative position information, in the second arrow direction SQ_B in the '3' unit memory area where the first fail occurs. can be derived. It can be seen that the '9' unit memory area is a memory area in which the second fail occurs. In addition, the processing circuit 400A may output (0, 2) corresponding to the '7' unit memory area located as much as '2', which is relative position information, in the second arrow direction (SQ_B) in the '9' unit memory area. there is. It can be seen that the '7' unit memory area is the memory area in which the third fail occurs.

결국, 처리 회로(400A)에서 출력되는 최종 테스트 결과 값(INF_F)은 제2 메모리 영역(B) 중 페일이 발생한 '3', '7', '9' 단위 메모리 영역의 좌표 정보를 복원한 결과일 수 있다.As a result, the final test result value INF_F output from the processing circuit 400A is a result of restoring coordinate information of the '3', '7', and '9' unit memory areas in the second memory area B where the failure occurs. can be

정리하면, 본 발명의 일 실시예에 따른 반도체 테스트 시스템은 서로 다른 테스트 시퀀스 정보(INF_SQ)에 기초하여 복수의 피 시험 장치 각각에 대한 테스트 동작을 수행할 수 있다. 또한, 반도체 테스트 시스템은 복수의 피 시험 장치 각각에 대한 테스트 데이터 값(DAT_T)가 서로 다르더라도 테스트 시퀀스 정보(INF_SQ)에 기초하여 분석이 가능한 최종 테스트 결과 값(INF_F)으로 복원할 수 있다.In summary, the semiconductor test system according to an embodiment of the present invention may perform a test operation on each of a plurality of devices under test based on different test sequence information INF_SQ. Also, the semiconductor test system may restore the final test result value INF_F that can be analyzed based on the test sequence information INF_SQ even if the test data values DAT_T for each of the plurality of devices under test are different.

본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments described in this specification and the accompanying drawings are merely illustrative of some of the technical ideas included in the present invention. Accordingly, since the embodiments disclosed in the present specification are for explanation rather than limitation of the technical spirit of the present invention, it is obvious that the scope of the technical spirit of the present invention is not limited by these embodiments. Modifications and specific embodiments that can be easily inferred by those skilled in the art within the scope of the technical idea included in the specification and drawings of the present invention should be interpreted as being included in the scope of the present invention.

100 : 복수의 피 시험 장치 110 : 제1 피 시험 장치
120 : 제2 피 시험 장치 200 : 테스트 회로
300 : 처리 회로100: plurality of devices under test 110: first device under test
120: second device under test 200: test circuit
300: processing circuit

Claims

a plurality of devices under test outputting test data values based on the test control signal;
a test circuit comparing the test data value with a pre-stored reference data value to generate a test result value corresponding to each of the plurality of devices under test; and
and a processing circuit configured to restore the test result value and generate a final test result value based on test sequence information corresponding to each of the plurality of devices under test.
semiconductor test system.

According to claim 1,
The test result value includes at least one pass information or at least one fail information corresponding to each of the plurality of devices under test.

According to claim 1,
The test sequence information includes test operation sequence information of each of the plurality of devices under test.

According to claim 1,
Each of the plurality of devices under test includes a memory area,
The test sequence information includes start address information of a unit memory area in which a first test operation is performed among the memory areas.

According to claim 1,
The test circuit is
a sequence control circuit for outputting the test sequence information;
a control signal generating circuit that generates the test control signal based on the test sequence information; and
and a data comparison circuit for generating the test result value by comparing the test data value with the pre-stored reference data value.
semiconductor test system.

According to claim 1,
The processing circuit is
a restoration circuit for restoring the test result value based on the test sequence information; and
and a result output circuit for outputting the output signal of the restoration circuit as the final test result value
semiconductor test system.

a plurality of devices under test outputting test data values based on the test control signal;
a test circuit comparing the test data value with a pre-stored reference data value to generate a test result value corresponding to each of the plurality of devices under test;
a compression circuit that compresses the test result value to generate a compressed data value; and
and a processing circuit configured to restore the compressed data value and generate a final test result value based on test sequence information corresponding to each of the plurality of devices under test.
semiconductor test system.

8. The method of claim 7,
The test result value includes at least one pass information or at least one fail information corresponding to each of the plurality of devices under test.

8. The method of claim 7,
The test sequence information includes test operation sequence information of each of the plurality of devices under test.

8. The method of claim 7,
and the compression circuit compresses fail information excluding pass information from among the test result values.

8. The method of claim 7,
Each of the plurality of devices under test includes a memory area,
The test sequence information includes start address information of a unit memory area in which a first test operation is performed among the memory areas.

12. The method of claim 11,
The compressed data value includes fail position information of a unit memory area in which a failure occurs among the memory areas.

13. The method of claim 12,
The fail location information includes at least one of relative location information between a unit memory area in which a test operation is started and a unit memory area in which a failure occurs among the memory areas.

13. The method of claim 12,
The fail location information includes at least one of relative location information of a first unit memory area and a second unit memory area in which a failure occurs among the memory areas.

8. The method of claim 7,
The test circuit is
a sequence control circuit for outputting the test sequence information;
a control signal generating circuit that generates the test control signal based on the test sequence information; and
and a data comparison circuit for generating the test result value by comparing the test data value with the pre-stored reference data value.
semiconductor test system.

8. The method of claim 7,
The processing circuit is
a restoration circuit for restoring the test result value based on the test sequence information; and
and a result output circuit for outputting the output signal of the restoration circuit as the final test result value
semiconductor test system.