KR20220043817A

KR20220043817A - Memory device performing simultaneous training of equalizer circuit and operation method thereof

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Publication number: KR20220043817A
Application number: KR1020210015653A
Authority: KR
Inventors: 이선규; 윤치원; 정병훈; 조영민
Original assignee: 삼성전자주식회사
Priority date: 2020-09-29
Filing date: 2021-02-03
Publication date: 2022-04-05

Abstract

An operating method of a memory device including a plurality of memory chips sharing a plurality of data signal lines according to the technical idea of the present disclosure includes the steps of: selecting a first receiver among receivers included in each memory chip for the plurality of memory chips in response to a selection control signal; setting an on-die termination (ODT) resistance corresponding to the first receiver to a first resistance value for the plurality of memory chips in response to mode register setting command signals, and setting ODT resistances corresponding to each of the remaining receivers to a second resistance value; and simultaneously performing training operations of equalizer circuits included in each of the first receivers of each of the plurality of memory chips. The first receivers are selected one by one for each of a plurality of data signal lines. The present invention can reduce a time required for training and increase the efficiency of a receiving interface.

Description

MEMORY DEVICE PERFORMING SIMULTANEOUS TRAINING OF EQUALIZER CIRCUIT AND OPERATION METHOD THEREOF

본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 자세하게는 채널을 공유하는 복수의 메모리 칩들에 대해 이퀄라이저 회로의 동시 트레이닝을 수행하는 메모리 장치 및 이의 동작 방법에 관한 것이다The technical idea of the present disclosure relates to a memory device, and more particularly, to a memory device for performing simultaneous training of an equalizer circuit on a plurality of memory chips sharing a channel, and an operating method thereof

컨트롤러와 메모리 장치 사이의 통신이 DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 고속 메모리를 포함하면서 통신 속도가 고속화되고 있다. 고속 신호는 채널을 통과하면서 심볼 간 간섭(Inter Symbol Interference; ISI)에 의해 고주파 성분이 손실될 수 있다. 이러한 손실을 보상하기 위해, 수신단에서 입력 신호의 고주파 성분을 증폭하기 위한 이퀄라이저(Equalizer) 회로를 포함할 수 있다. 메모리 장치는 입력 신호에 대한 최적의 증폭 세기를 탐색하기 위한 최적화 과정, 즉 이퀄라이저 회로의 트레이닝을 구동함으로써 신호 무결성(signal integrity)을 보장하고 데이터 신호의 품질을 향상시킬 수 있다.As communication between a controller and a memory device includes a high-speed memory such as a dynamic random access memory (DRAM) or a static random access memory (SRAM), the communication speed is increasing. A high-speed signal may lose a high-frequency component due to inter-symbol interference (ISI) while passing through a channel. In order to compensate for this loss, an equalizer circuit for amplifying a high frequency component of an input signal at the receiving end may be included. The memory device may ensure signal integrity and improve the quality of a data signal by driving an optimization process for searching for an optimal amplification strength for an input signal, that is, training of an equalizer circuit.

본 개시의 기술적 사상은 이퀄라이저 회로의 동시 트레이닝을 수행하는 메모리 장치 및 이의 동작 방법을 제공한다.The technical idea of the present disclosure provides a memory device for performing simultaneous training of an equalizer circuit, and a method of operating the same.

본 개시의 기술적 사상에 따른 복수의 데이터 신호 라인들을 공유하는 복수의 메모리 칩들을 포함하는 메모리 장치의 동작 방법은, 선택 제어 신호에 응답하여 상기 복수의 메모리 칩들에 대하여, 각 메모리 칩에 포함된 수신기들 중 제1 수신기를 선택하는 단계, 모드 레지스터 설정 커맨드 신호들에 응답하여 상기 복수의 메모리 칩들에 대하여 상기 제1 수신기에 대응하는 온-다이 터미네이션(On-Die Termination; ODT) 저항을 제1 저항 값으로 설정하고, 나머지 수신기들 각각에 대응하는 ODT 저항들을 제2 저항 값으로 설정하는 단계, 및 상기 복수의 메모리 칩들 각각의 제1 수신기들에 각각 포함된 이퀄라이저 회로들의 트레이닝 동작들을 동시에 수행하는 단계를 포함한다. 제1 수신기는 상기 복수의 데이터 신호 라인들마다 하나씩 선택되는 것을 특징으로 한다.A method of operating a memory device including a plurality of memory chips sharing a plurality of data signal lines according to the technical spirit of the present disclosure includes a receiver included in each memory chip with respect to the plurality of memory chips in response to a selection control signal selecting a first receiver from among the plurality of memory chips in response to mode register setting command signals, setting an On-Die Termination (ODT) resistor corresponding to the first receiver to a first resistor setting the ODT resistors corresponding to each of the remaining receivers to a second resistance value, and simultaneously performing training operations of equalizer circuits respectively included in the first receivers of each of the plurality of memory chips includes The first receiver is characterized in that one is selected for each of the plurality of data signal lines.

본 개시의 기술적 사상에 따른 복수의 데이터 신호 라인들을 공유하는 복수의 메모리 칩들을 포함하는 메모리 장치의 동작 방법은, 상기 복수의 메모리 칩들을 복수의 그룹들로 분류하는 단계, 상기 복수의 그룹들 중 제1 그룹에 포함된 메모리 칩들에 대하여 각 메모리 칩들에 포함된 수신기들 중 복수의 제1 수신기들을 선택하는 단계, 상기 복수의 메모리 칩들에 대하여 상기 제1 메모리 칩들에 포함된 수신기들 각각에 대응하는 온-다이 터미네이션(On-Die termination; ODT) 저항의 저항 값들을 설정하는 단계, 및 상기 복수의 메모리 칩들 각각의 제1 수신기들에 각각 포함된 이퀄라이저 회로들의 트레이닝 동작들을 동시에 수행하는 단계를 포함한다. 제1 수신기들은 상기 복수의 데이터 신호 라인들마다 하나씩 선택되는 것을 특징으로 한다.According to the technical idea of the present disclosure, a method of operating a memory device including a plurality of memory chips sharing a plurality of data signal lines includes classifying the plurality of memory chips into a plurality of groups; Selecting a plurality of first receivers from among the receivers included in each of the memory chips with respect to the memory chips included in the first group, corresponding to each of the receivers included in the first memory chips with respect to the plurality of memory chips setting resistance values of an on-die termination (ODT) resistor, and simultaneously performing training operations of equalizer circuits included in first receivers of each of the plurality of memory chips . The first receivers are characterized in that one is selected for each of the plurality of data signal lines.

본 개시의 기술적 사상에 따르면, 컨트롤러는 채널을 공유하는 복수의 메모리 칩들에서 각 데이터 신호 라인마다 제1 수신기를 대표적으로 선택함으로써, 복수의 메모리 칩들에 대해 이퀄라이저 회로의 트레이닝 동작들을 동시에 수행할 수 있다.According to the technical idea of the present disclosure, the controller may simultaneously perform training operations of the equalizer circuit on the plurality of memory chips by representatively selecting the first receiver for each data signal line from the plurality of memory chips sharing a channel. .

또한, 컨트롤러는 메모리 칩들 각각에서 복수의 제1 수신기들을 대표적으로 선택함으로써, 하나의 제1 수신기를 선택하는 경우에 발생 가능한 트레이닝 결과의 미스매치(mismatch) 또는 오차를 줄일 수 있다.In addition, by representatively selecting a plurality of first receivers from each of the memory chips, the controller may reduce a mismatch or error of a training result that may occur when a single first receiver is selected.

본 개시의 기술적 사상에 따르면, 채널을 공유하는 복수의 메모리 칩들에 대해 이퀄라이저 회로들의 트레이닝 동작들을 동시에 수행함으로써 트레이닝에 소요되는 시간을 줄이고 수신 인터페이스의 효율을 향상시킬수있다.According to the technical idea of the present disclosure, by simultaneously performing training operations of equalizer circuits on a plurality of memory chips sharing a channel, it is possible to reduce the training time and improve the efficiency of the reception interface.

도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템을 예시적으로 나타낸다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 4는 본 개시의 예시적에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다.
도 5는 본 개시의 예시적에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다.
도 6a는 본 개시의 예시적에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다.
도 6b는 본 개시의 예시적에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다.
도 7b는 본 개시의 예시적에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다.
도 8은 본 개시의 예시적에 따라 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 9는 본 개시의 예시적에 따라 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 10은 본 개시의 예시적에 따라 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 11은 본 개시의 예시적에 따라 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 12는 본 개시의 예시적에 따른 메모리 시스템이 적용될 수 있는 3D VNAND 구조의 단면도를 나타낸다. 1 is a block diagram illustrating a memory device according to an exemplary embodiment of the present disclosure.
2 exemplarily shows a memory system according to an exemplary embodiment of the present disclosure.
3 is a flowchart illustrating a method of operating a memory device according to an exemplary embodiment of the present disclosure.
4 is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure.
5 is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure.
6A is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure.
6B is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure.
7B is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure.
8 is a flowchart illustrating an operation between a controller and a memory device according to an exemplary embodiment of the present disclosure.
9 is a flowchart illustrating an operation between a controller and a memory device according to an exemplary embodiment of the present disclosure.
10 is a flowchart illustrating an operation between a controller and a memory device according to an exemplary embodiment of the present disclosure.
11 is a flowchart illustrating an operation between a controller and a memory device according to an exemplary embodiment of the present disclosure.
12 is a cross-sectional view of a 3D VNAND structure to which a memory system according to an exemplary embodiment of the present disclosure can be applied.

이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다. Hereinafter, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다. 1 is a block diagram illustrating a memory device according to an exemplary embodiment of the present disclosure.

도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 컨트롤러(200)를 포함하고, 메모리 장치(100)와 컨트롤러(200)는 채널을 통해 연결될 수 있다. 예를 들어, 메모리 장치(100)와 컨트롤러(200)는 토글(Toggle) 표준(standard)에서 정의된 메모리 인터페이스 규약에 따라 연결될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 장치(100)와 컨트롤러(200)는 다양한 표준 인터페이스들에 따라 연결될 수 있다. Referring to FIG. 1 , a memory system 10 includes a memory device 100 and a controller 200 , and the memory device 100 and the controller 200 may be connected through a channel. For example, the memory device 100 and the controller 200 may be connected according to a memory interface protocol defined in a toggle standard. However, the present invention is not limited thereto, and the memory device 100 and the controller 200 may be connected according to various standard interfaces.

도 2에서 후술되는 바와 같이, 메모리 장치(100)는 복수의 메모리 칩들을 포함할 수 있고, 복수의 메모리 칩들은 동일 채널을 통해 컨트롤러(50)와 연결될 수 있다. 이에 따라 복수의 메모리 칩들은 동일 채널에 포함된 복수의 신호 라인들을 통해 컨트롤러(50)와 통신할 수 있다.2 , the memory device 100 may include a plurality of memory chips, and the plurality of memory chips may be connected to the controller 50 through the same channel. Accordingly, the plurality of memory chips may communicate with the controller 50 through a plurality of signal lines included in the same channel.

메모리 시스템(10)은 메모리 장치(100) 및 컨트롤러(200) 사이에서 입출력되는 신호를 전달하기 위한 복수의 핀들(pins)을 포함할 수 있다. 여기서 핀은 전도체(conductor)를 의미할 수 있고, 단자(terminal)로 지칭될 수도 있다. The memory system 10 may include a plurality of pins for transferring signals input/output between the memory device 100 and the controller 200 . Here, the pin may mean a conductor and may also be referred to as a terminal.

메모리 장치(100)는 컨트롤러(200)와 제1 내지 제5 신호 라인들(SL1 내지 SL5)을 통해 연결될 수 있다. 메모리 장치(100)는 제1 내지 제5 신호 라인들(SL1 내지 SL5) 각각에 대응하는 복수의 입출력 핀들(P11 내지 P15)을 포함할 수 있다. 메모리 장치(100)에 포함된 복수의 입출력 핀들(P11 내지 P15)은 컨트롤러(200)에 포함된 복수의 입출력 핀들(P11' 내지 P15')에 대응할 수 있다.The memory device 100 may be connected to the controller 200 through first to fifth signal lines SL1 to SL5 . The memory device 100 may include a plurality of input/output pins P11 to P15 corresponding to each of the first to fifth signal lines SL1 to SL5 . The plurality of input/output pins P11 to P15 included in the memory device 100 may correspond to the plurality of input/output pins P11 ′ to P15 ′ included in the controller 200 .

메모리 장치(100)와 컨트롤러(200)는 제1 신호 라인(SL1)을 통해 연결될 수 있다. 메모리 장치(100)는 제1 핀(P11)을 통해 칩 인에이블 신호(nCE)를 수신할 수 있다. 제1 신호 라인(SL1)은 칩 인에이블 신호 라인으로 지칭할 수 있다. 메모리 시스템(10)이 CER 모드(Chip Enable Reduction) 모드를 지원하는 경우, 메모리 장치(100)에 포함된 복수의 메모리 칩들은 제1 신호 라인(SL1)을 공유할 수 있다. 또는, 메모리 장치(100)는 복수의 메모리 칩들 각각에 대응하는 제1 신호 라인들(SL1)을 포함할 수 있다. The memory device 100 and the controller 200 may be connected through a first signal line SL1 . The memory device 100 may receive the chip enable signal nCE through the first pin P11 . The first signal line SL1 may be referred to as a chip enable signal line. When the memory system 10 supports a chip enable reduction (CER) mode, a plurality of memory chips included in the memory device 100 may share the first signal line SL1 . Alternatively, the memory device 100 may include first signal lines SL1 corresponding to each of the plurality of memory chips.

메모리 장치(100)와 컨트롤러(200)는 제2 신호 라인들(SL2)을 통해 연결될 수 있다. 메모리 장치(100)는 컨트롤러(200)로부터 제2 신호 라인들(SL2)을 통해 커맨드 및 어드레스를 수신할 수 있고, 컨트롤러(200)와 데이터 신호(DQ)를 송수신할 수 있다. 제2 신호 라인들(SL2)은 데이터 신호 라인들로 지칭할 수 있다. 예를 들어, 제2 신호 라인들(SL2)은 복수의 데이터 신호 라인들(DQ[0:3])을 포함할 수 있고, 메모리 장치(100)는 복수의 데이터 신호 라인들(DQ[0:3]) 각각에 대응하는 복수개의 핀들(P12a 내지 P12d)을 포함할 수 있다.The memory device 100 and the controller 200 may be connected through the second signal lines SL2 . The memory device 100 may receive a command and an address from the controller 200 through the second signal lines SL2 , and may transmit/receive a data signal DQ to/from the controller 200 . The second signal lines SL2 may be referred to as data signal lines. For example, the second signal lines SL2 may include a plurality of data signal lines DQ[0:3], and the memory device 100 may include a plurality of data signal lines DQ[0: 3]) may include a plurality of pins P12a to P12d corresponding to each.

메모리 장치(100)는 제2 신호 라인들(SL2) 각각에 연결된 복수의 수신기들(Rx1 내지 Rx4)을 포함할 수 있다. 복수의 수신기들(Rx1 내지 Rx4) 각각은 제2 신호 라인(SL2)을 통해 수신된 CML 레벨의 입력 신호를 CMOS 레벨로 변환하여 내부 신호로 출력할 수 있다. 내부 신호에 의해, 메모리 장치(100)는 메모리 셀에 기입 동작, 독출 동작을 수행할 수 있다. The memory device 100 may include a plurality of receivers Rx1 to Rx4 connected to each of the second signal lines SL2 . Each of the plurality of receivers Rx1 to Rx4 may convert an input signal of a CML level received through the second signal line SL2 into a CMOS level and output the converted signal as an internal signal. According to the internal signal, the memory device 100 may perform a write operation and a read operation on the memory cell.

복수의 수신기들(Rx1 내지 Rx4) 각각은 내부에 이퀄라이저 회로(Eq)를 포함할 수 있다. 컨트롤러(200)의 출력 드라이버(Drv)에서 출력된 신호는 제2 신호 라인(SL2)를 통과하면서 심볼 간 간섭(ISI)에 의해 고주파 성분이 손실될 수 있다. 이퀄라이저 회로(Eq)는 제2 신호 라인들(SL2)을 통해 수신되는 신호와 기준 전압 레벨 간의 전압 차이를 증폭함으로써 손실을 보상할 수 있다. 이퀄라이저 회로(Eq)의 증폭 세기는 컨트롤러 코드에 의해 결정되며, 메모리 장치(100)는 컨트롤러(200)로부터 수신되는 커맨드에 응답하여 컨트롤 코드를 변경할 수 있다. Each of the plurality of receivers Rx1 to Rx4 may include an equalizer circuit Eq therein. A signal output from the output driver Drv of the controller 200 may lose a high-frequency component due to inter-symbol interference ISI while passing through the second signal line SL2 . The equalizer circuit Eq may compensate for the loss by amplifying a voltage difference between the signal received through the second signal lines SL2 and the reference voltage level. The amplification strength of the equalizer circuit Eq is determined by the controller code, and the memory device 100 may change the control code in response to a command received from the controller 200 .

메모리 장치(100) 컨트롤러로부터 수신된 커맨드들에 응답하여 이퀄라이저 회로(Eq)의 트레이닝을 수행할 수 있고, 트레이닝을 통해 입력 신호에 대한 최적의 증폭 세기를 탐색할 수 있다. 이퀄라이저 회로(Eq)의 트레이닝 구동 방법은 컨트롤러(200)에서 펌웨어(Firmware) 코드로서 구현될 수 있다. 이하의 도4 내지 도7에서, 이퀄라이저 회로(Eq)를 포함하는 수신기는, 이퀄라이저 회로(Eq)가 생략된 수신기(Rx)로서 도시될 수 있다.Training of the equalizer circuit Eq may be performed in response to commands received from the controller of the memory device 100 , and an optimal amplification strength of the input signal may be searched for through the training. The training driving method of the equalizer circuit Eq may be implemented as a firmware code in the controller 200 . 4 to 7, the receiver including the equalizer circuit Eq may be illustrated as a receiver Rx in which the equalizer circuit Eq is omitted.

메모리 장치(100)는 제2 신호 라인들(SL2) 각각에 연결된 ODT 저항(ODT)을 포함할 수 있다. 컨트롤러(200)는 ODT 저항(ODT)에 저항 값을 설정함으로써 신호 반사(signal reflection)를 조정하고, 신호 무결성을 향상시킬 수 있다. ODT 저항(ODT)의 크기는 모드 레지스터 세트에 적합한 파라미터 코드를 기록함으로써 설정될 수 있다.The memory device 100 may include an ODT resistor ODT connected to each of the second signal lines SL2 . The controller 200 may adjust signal reflection and improve signal integrity by setting a resistance value in the ODT resistor ODT. The size of the ODT resistor (ODT) can be set by writing the appropriate parameter code to the mode register set.

일부 실시예들에서, ODT 저항(ODT)은 타겟 ODT 저항 값 또는 논-타겟 ODT 저항 값을 가질 수 있다. 예를 들어, 제1 수신기(Rx1)에 대응하는 ODT 저항(ODT)이 타겟 ODT 저항 값으로 설정된 경우, 제2 신호 라인들(SL2)을 통해 입력되는 신호는 임피던스 매칭될 수 있다. 이에 따라, 제1 수신기(Rx1)는 노이즈가 적은 신호를 수신할 수 있다. 본 명세서에서, 타겟 ODT 저항 값은 제1 저항 값으로 지칭할 수 있다. In some embodiments, the ODT resistance ODT may have a target ODT resistance value or a non-target ODT resistance value. For example, when the ODT resistance ODT corresponding to the first receiver Rx1 is set to the target ODT resistance value, a signal input through the second signal lines SL2 may be impedance-matched. Accordingly, the first receiver Rx1 may receive a signal with low noise. In this specification, the target ODT resistance value may be referred to as a first resistance value.

일부 실시예들에서, 제1 수신기(Rx1)에 대응하는 ODT 저항(ODT)이 논-타겟 ODT 저항 값으로 설정된 경우, 제2 신호 라인들(SL2)을 통과하여 입력되는 신호는 반사가 억제되고 흡수될 수 있다. 이에 따라, 나머지 수신기들(Rx2 내지 Rx4)은 신호 반사가 줄어듬으로써 노이즈가 적은 신호를 수신할 수 있다. 본 명세서에서, 논-타겟 ODT 저항 값은 제2 저항 값으로 지칭할 수 있다. In some embodiments, when the ODT resistance ODT corresponding to the first receiver Rx1 is set to a non-target ODT resistance value, a signal input through the second signal lines SL2 is suppressed and reflection is suppressed. can be absorbed. Accordingly, the remaining receivers Rx2 to Rx4 may receive a signal with low noise by reducing signal reflection. In this specification, the non-target ODT resistance value may be referred to as a second resistance value.

메모리 장치(100)는 제3 신호 라인(SL3)을 통해 선택 제어 신호(SEL)를 수신할 수 있다. 선택 제어 신호(SEL)는 제2 신호 라인들(SL2)마다 구분되는 값을 가질 수 있다. 메모리 장치(100)는 선택 제어 신호(SEL)에 응답하여 제2 신호 라인들(SL2)마다 하나의 수신기를 선택할 수 있다. The memory device 100 may receive the selection control signal SEL through the third signal line SL3 . The selection control signal SEL may have a differentiated value for each of the second signal lines SL2 . The memory device 100 may select one receiver for each of the second signal lines SL2 in response to the selection control signal SEL.

메모리 장치(100)는 제4 신호 라인(SL4)를 통해 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)는 컨트롤 코드의 정보를 포함할 수 있고, 메모리 장치(100)는 제어 신호(CTRL)에 응답하여, 이퀄라이저 회로(Eq)의 컨트롤 코드를 기입함으로써 이퀄라이저 회로(Eq)의 증폭 세기를 결정할 수 있다.The memory device 100 may receive the control signal CTRL through the fourth signal line SL4 . The control signal CTRL may include information on the control code, and the memory device 100 writes the control code of the equalizer circuit Eq in response to the control signal CTRL, so that the amplification strength of the equalizer circuit Eq is can be decided

메모리 장치(100)는 제5 신호 라인(SL5)를 통해 ODT 제어 신호(ODTx)를 수신할 수 있다. 메모리 장치(100)는 ODT 제어 신호(ODTx)에 응답하여 제2 신호 라인들(SL2) 각각에 연결된 ODT 저항들(ODT)을 인에이블시키거나, 디스에이블 시킬 수 있다. ODT 저항들(ODT)이 인에이블되는 경우, ODT 저항들(ODT)은 설정된 저항 값들을 제공할 수 있다.The memory device 100 may receive the ODT control signal ODTx through the fifth signal line SL5 . The memory device 100 may enable or disable the ODT resistors ODT connected to each of the second signal lines SL2 in response to the ODT control signal ODTx. When the ODT resistors ODT are enabled, the ODT resistors ODT may provide set resistance values.

일부 실시예들에서, 메모리 장치(100)는 하나의 채널을 공유하는 비휘발성 메모리 칩들을 포함할 수 있다. 예를 들어, 복수의 메모리 칩들 각각은 낸드 플래쉬 메모리 칩들일 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 복수의 메모리 칩들 중 적어도 하나는 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항성 메모리 칩들일 수 있다. In some embodiments, the memory device 100 may include nonvolatile memory chips sharing one channel. For example, each of the plurality of memory chips may be a NAND flash memory chip. However, the present invention is not limited thereto, and at least one of the plurality of memory chips may be a resistive memory chip such as a resistive RAM (ReRAM), a phase change RAM (PRAM), or a magnetic RAM (MRAM).

또한, 본 발명에서 메모리 장치(100)는 비휘발성 메모리 장치에 한정되지 않고, DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)을 포함할 수도 있다. Further, in the present invention, the memory device 100 is not limited to a non-volatile memory device, and a DDR SDRAM (Double Data Rate Synchronous DRAM), HBM (High Bandwidth Memory), HMC (Hybrid Memory Cube), DIMM (Dual In-line) Memory Modules), Optane DIMMs, or Non-Volatile DIMMs (NVMDIMMs).

일부 실시예들에서, 메모리 시스템(10)는 전자 장치에 내장되는 내부 메모리일 수 있다. 예를 들어, 메모리 시스템(10)는 SSD, 임베디드 UFS(Universal Flash Storage) 메모리 장치 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 메모리 시스템(10)은 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.In some embodiments, the memory system 10 may be an internal memory embedded in an electronic device. For example, the memory system 10 may be an SSD, an embedded Universal Flash Storage (UFS) memory device, or an embedded Multi-Media Card (eMMC). In some embodiments, the memory system 10 may be an external memory that is detachable from the electronic device. For example, the memory system 10 may include a UFS memory card, Compact Flash (CF), Secure Digital (SD), Micro-SD (Micro Secure Digital), Mini-SD (Mini Secure Digital), xD (extreme Digital) or It may be a memory stick.

도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템을 예시적으로 나타낸다. 2 exemplarily shows a memory system according to an exemplary embodiment of the present disclosure.

도 2를 참조하면, 메모리 장치(100a)는 복수의 메모리 칩들(CHIP1내지 CHIPn)이 적층된 멀티 스택 메모리를 포함할 수 있다. 예를 들어, 메모리 장치(100a)는 기판(SUB) 및 기판(SUB) 위에 적층된 복수의 메모리 칩들(CHIP1내지 CHIPn)을 포함할 수 있다. Referring to FIG. 2 , the memory device 100a may include a multi-stack memory in which a plurality of memory chips CHIP1 to CHIPn are stacked. For example, the memory device 100a may include a substrate SUB and a plurality of memory chips CHIP1 to CHIPn stacked on the substrate SUB.

복수의 메모리 칩들(CHIP1내지 CHIPn)은 하나의 채널(CH1)을 공유할 수 있다. 예를 들어, 기판(SUB)상에 데이터 입출력 핀(DQ)이 배치될 수 있고, 데이터 입출력 핀(DQ)은 복수의 메모리 칩들(CHIP1 내지 CHIPn)의 입출력 패드(PD)와 와이어 본딩으로 연결될 수 있다. 이때, 와이어 본딩을 위해 복수의 메모리 칩들(100 내지 100n)은 수평 방향으로 스큐(skew)를 가지고 적층될 수 있다. The plurality of memory chips CHIP1 to CHIPn may share one channel CH1. For example, the data input/output pin DQ may be disposed on the substrate SUB, and the data input/output pin DQ may be connected to the input/output pads PD of the plurality of memory chips CHIP1 to CHIPn by wire bonding. there is. In this case, for wire bonding, the plurality of memory chips 100 to 100n may be stacked with a skew in a horizontal direction.

복수의 메모리 칩들(CHIP1 내지 CHIPn) 각각은 서로 다른 신호 경로 특성을 가질 수 있다. 예를 들어, 메모리 칩들 각각은 채널(CH1)과의 상대적인 거리가 다를 수 있고, 이에 따라 각 메모리 칩마다 채널을 통해 수신되는 신호의 고주파 성분의 감쇄 정도가 다를 수 있다. Each of the plurality of memory chips CHIP1 to CHIPn may have different signal path characteristics. For example, each of the memory chips may have a different relative distance from the channel CH1 , and accordingly, the attenuation degree of a high frequency component of a signal received through the channel may be different for each memory chip.

아울러, 도 2에는 하나의 패키지 칩(package chip)만이 도시되어 있으나, 메모리 장치(100a)는 복수의 패키지 칩들을 포함하는 멀티 칩 패키지(multi-chip package)로 구성될 수도 있다. 멀티 칩 패키지에 포함된 패키지 칩 각각은 채널(CH1)과의 상대적인 거리가 다를 수 있고, 이에 따라 패키지 칩에 포함된 각 메모리 칩마다 채널을 통해 수신되는 신호의 고주파 성분의 감쇄 정도가 다를 수 있다.In addition, although only one package chip is illustrated in FIG. 2 , the memory device 100a may be configured as a multi-chip package including a plurality of package chips. Each of the package chips included in the multi-chip package may have a different relative distance from the channel CH1, and accordingly, the degree of attenuation of a high frequency component of a signal received through the channel may be different for each memory chip included in the package chip. .

즉, 메모리 칩 별로 서로 다른 신호 경로 특성에 기인하여, 메모리 장치(100a)는 각 메모리 칩마다 입력 신호의 최적의 증폭 세기를 결정하는 최적화 과정이 요구될 수 있다. 이하에서, 도 3 내지 도 11를 참조하여 복수의 메모리 칩들에서 동시에 이퀄라이저 회로의 트레이닝 동작이 수행되는 방법에 대해 상세히 설명하기로 한다.That is, due to different signal path characteristics for each memory chip, the memory device 100a may require an optimization process for determining an optimal amplification strength of an input signal for each memory chip. Hereinafter, a method of simultaneously performing a training operation of an equalizer circuit in a plurality of memory chips will be described in detail with reference to FIGS. 3 to 11 .

도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다. 3 is a flowchart illustrating a method of operating a memory device according to an exemplary embodiment of the present disclosure.

도 3을 참조하면, 단계 S10에서, 메모리 장치는 컨트롤러로부터 수신된 선택 제어 신호에 응답하여, 복수의 메모리 칩들에 대하여, 각 메모리 칩에 포함된 수신기들 중 제1 수신기를 선택할 수 있다. 이 때, 복수의 메모리 칩들은 복수의 데이터 신호 라인들을 공유하며, 제1 수신기는 복수의 데이터 신호 라인들마다 하나씩 선택될 수 있다.Referring to FIG. 3 , in operation S10 , the memory device may select a first receiver among receivers included in each memory chip with respect to a plurality of memory chips in response to a selection control signal received from the controller. In this case, the plurality of memory chips may share a plurality of data signal lines, and one first receiver may be selected for each of the plurality of data signal lines.

단계 S20에서, 메모리 장치는 컨트롤러로부터 수신된 모드 레지스터 설정 커맨드 신호들에 응답하여, 복수의 메모리 칩들에 대하여, 제1 수신기에 대응하는 ODT 저항을 제1 저항값으로 설정하고, 나머지 수신기들 각각에 대응하는 ODT 저항들을 제2 저항값으로 설정할 수 있다. In step S20 , the memory device sets the ODT resistance corresponding to the first receiver to the first resistance value for the plurality of memory chips in response to the mode register setting command signals received from the controller, Corresponding ODT resistors may be set as the second resistance value.

단계 S30에서, 메모리 장치는 컨트롤러로부터 수신된 커맨드 신호들에 응답하여 복수의 메모리 칩들에 대하여, 이퀄라이저 회로들의 트레이닝 동작들을 동시에 수행할 수 있다. 칩 인에이블 신호에 응답하여 복수의 메모리 칩들이 동시에 활성화되는 경우, 각 데이터 신호 라인마다 제1 저항 값이 설정된 하나의 제1 수신기만이 인에이블되어 신호를 수신하므로, 하나의 메모리 칩을 트레이닝하는 환경과 동일할 수 있다. 이에 따라, 복수의 메모리 칩들에서 동시에 최적의 신호 신뢰성 및 데이터 아이 다이어그램을 갖는 증폭 세기를 탐색할 수 있다. In operation S30 , the memory device may simultaneously perform training operations of equalizer circuits on the plurality of memory chips in response to command signals received from the controller. When a plurality of memory chips are simultaneously activated in response to a chip enable signal, only one first receiver, to which a first resistance value is set for each data signal line, is enabled to receive a signal, so that one memory chip is trained. may be the same as the environment. Accordingly, it is possible to simultaneously search for an amplification strength having an optimal signal reliability and data eye diagram in a plurality of memory chips.

일부 실시예들에서, 도 4에서 후술되는 바와 같이, 메모리 장치는 제1 수신기에 포함된 이퀄라이저 회로의 트레이닝 결과값을 각 메모리 칩의 수신기들에 공통으로 적용할 수 있다. 또는 도 5에서 후술되는 바와 같이, 각 메모리 칩이 복수의 제1 수신기들을 포함하는 경우, 메모리 장치는 복수의 제1 수신기들 각각의 트레이닝 결과값들의 평균, 최대 및 최소값 중 어느 하나를 각 메모리 칩의 수신기들에 공통으로 적용할 수 있다.In some embodiments, as will be described later with reference to FIG. 4 , the memory device may commonly apply a training result value of an equalizer circuit included in the first receiver to receivers of each memory chip. Alternatively, as will be described later with reference to FIG. 5 , when each memory chip includes a plurality of first receivers, the memory device calculates any one of the average, maximum, and minimum values of training result values of each of the plurality of first receivers to each memory chip. It can be commonly applied to the receivers of

본 개시의 기술적 사상에 따르면, 컨트롤러는 채널을 공유하는 복수의 메모리 칩들에서 각 데이터 신호 라인마다 제1 수신기를 대표적으로 선택함으로써, 복수의 메모리 칩들에 대해 이퀄라이저 회로의 트레이닝 동작들을 동시에 수행할 수 있다. 또한, 컨트롤러는 메모리 칩들 각각에서 복수의 제1 수신기들을 대표적으로 선택함으로써, 하나의 제1 수신기를 선택하는 경우에 발생 가능한 트레이닝 결과의 미스매치(mismatch) 또는 오차를 줄일 수 있다.According to the technical idea of the present disclosure, the controller may simultaneously perform training operations of the equalizer circuit on the plurality of memory chips by representatively selecting the first receiver for each data signal line from the plurality of memory chips sharing a channel. . In addition, by representatively selecting a plurality of first receivers from each of the memory chips, the controller may reduce a mismatch or error of a training result that may occur when a single first receiver is selected.

도 4는 본 개시의 예시적 실시예에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다. 구체적으로, 하나의 채널을 공유하는 복수의 메모리 칩들의 개수와 데이터 신호 라인들의 개수가 같은 경우, 복수의 메모리 칩들에 대해서 이퀄라이저 회로의 트레이닝 동작들을 동시에 수행하는 방법을 설명하기 위한 도면이다.4 is a block diagram illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure. Specifically, when the number of a plurality of memory chips sharing one channel is the same as the number of data signal lines, a diagram for explaining a method of simultaneously performing training operations of the equalizer circuit on the plurality of memory chips.

도 4를 참조하면, 메모리 시스템(10b)는 메모리 장치(100b) 및 컨트롤러(200b)를 포함할 수 있다. 복수의 메모리 칩들(CHIP0 내지 CHIP7)은 하나의 채널을 공유할 수 있다. 예를 들어, 하나의 채널은 복수의 데이터 신호 라인들(DQ[0:7])을 포함할 수 있다. Referring to FIG. 4 , the memory system 10b may include a memory device 100b and a controller 200b. The plurality of memory chips CHIP0 to CHIP7 may share one channel. For example, one channel may include a plurality of data signal lines DQ[0:7].

채널을 공유하는 복수의 메모리 칩들(CHIP0 내지 CHIP7)은 하나의 패키지 칩으로 구성될 수 있다. 메모리 장치(100b)는 복수의 패키지 입출력 패드들(P0 내지 P7)을 포함할 수 있고, 패키지 입출력 패드들(P0 내지 P7) 각각은 데이터 신호 라인(DQ[0:7])에 연결될 수 있다. 메모리 칩들(CHIP0 내지 CHIP7)은 패키지 입출력 패드들(P0 내지 P7) 각각과 와이어 본딩으로 연결된 입출력 패드들을 포함할 수 있다. 예를 들어, 제1 메모리 칩(CHIP0)이 인에이블 되는 경우, 출력 드라이버(Drv)로부터 패키지 입출력 패드들(P0 내지 P7)을 통해 수신된 신호는, 입출력 패드를 통해 제1 메모리 칩(CHIP0)에 전송될 수 있다.The plurality of memory chips CHIP0 to CHIP7 sharing a channel may be configured as one package chip. The memory device 100b may include a plurality of package input/output pads P0 to P7, and each of the package input/output pads P0 to P7 may be connected to the data signal line DQ[0:7]. The memory chips CHIP0 to CHIP7 may include input/output pads connected to each of the package input/output pads P0 to P7 by wire bonding. For example, when the first memory chip CHIP0 is enabled, a signal received from the output driver Drv through the package input/output pads P0 to P7 may be transmitted to the first memory chip CHIP0 through the input/output pad. can be transmitted to

일부 실시예들에서, 채널을 공유하는 메모리 칩들(CHIP0 내지 CHIP7)의 개수와 데이터 신호 라인들(DQ[0:7])의 개수가 같은 경우, 컨트롤러(200b)는 각 메모리 칩마다 하나의 수신기를 제1 수신기로 선택할 수 있다. 예를 들어, 컨트롤러(200b)는 0번 데이터 신호 라인(DQ[0])에 연결된 수신기들 중 제1 메모리 칩(CHIP0)에 포함된 수신기를 제1 수신기로 선택할 수 있다. 컨트롤러(200b)는 1번 데이터 신호 라인(DQ[1])에 연결된 수신기들 중 제2 메모리 칩(CHIP1)에 포함된 수신기를 제1 수신기로 선택할 수 있다. In some embodiments, when the number of memory chips CHIP0 to CHIP7 sharing a channel and the number of data signal lines DQ[0:7] are the same, the controller 200b provides one receiver for each memory chip. may be selected as the first receiver. For example, the controller 200b may select a receiver included in the first memory chip CHIP0 from among the receivers connected to the No. 0 data signal line DQ[0] as the first receiver. The controller 200b may select a receiver included in the second memory chip CHIP1 among receivers connected to the first data signal line DQ[1] as the first receiver.

그러나, 본 발명은 일부 실시예들에 한정되지 않으며, 복수의 메모리 칩들마다 하나의 제1 수신기가 선택되는 제1 조건과 복수의 데이터 신호 라인들마다 하나의 제1 수신기가 선택되는 제2 조건을 동시에 만족하는 모든 실시예들을 포함할 수 있다.However, the present invention is not limited to some embodiments, and a first condition in which one first receiver is selected for each of the plurality of memory chips and a second condition in which one first receiver is selected for each of the plurality of data signal lines are applied. At the same time, it is possible to include all satisfactory embodiments.

도 10에서 후술되는 바와 같이, 트레이닝 동작들이 수행된 이후, 메모리 장치는 제1 수신기에 포함된 이퀄라이저 회로의 트레이닝 결과값을 각 메모리 칩들의 수신기들에 공통으로 적용할 수 있다.As will be described later with reference to FIG. 10 , after training operations are performed, the memory device may apply a training result value of the equalizer circuit included in the first receiver in common to receivers of each memory chip.

도 5는 본 개시의 예시적 실시예에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다. 구체적으로, 채널을 공유하는 복수의 메모리 칩들의 개수보다 데이터 신호 라인들의 개수가 많은 경우, 복수의 메모리 칩들에 대해서, 이퀄라이저 회로의 트레이닝 동작들을 동시에 수행하는 방법을 설명하기 위한 도면이다. 5 is a block diagram illustrating a method for simultaneous training of a memory device according to an exemplary embodiment of the present disclosure. Specifically, when the number of data signal lines is greater than the number of memory chips sharing a channel, a diagram for explaining a method of simultaneously performing training operations of the equalizer circuit for the plurality of memory chips.

도 5를 참조하면, 컨트롤러(200c)는 데이터 신호 라인들(DQ[0:7])마다 하나의 수신기를 제1 수신기로 선택할 수 있다. 채널을 공유하는 메모리 칩들(CHIP0 내지 CHIP3)의 개수보다 데이터 신호 라인들(DQ[0:7])의 개수가 많은 경우, 컨트롤러(200c)는 각 메모리 칩마다 복수의 제1 수신기들을 선택할 수 있다. 예를 들어, 컨트롤러(200c)는 0번 데이터 신호 라인(DQ[0])에 연결된 수신기들 중 제1 메모리 칩(CHIP0)에 포함된 수신기를 제1 수신기로 선택할 수 있다. 또한, 컨트롤러(200c)는 7번 데이터 신호 라인(DQ[7])에 연결된 수신기들 중 제1 메모리 칩(CHIP0)에 포함된 수신기를 제1 수신기로 선택할 수 있다. 이에 따라, 제1 메모리 칩(CHIP0)에는 2개의 제1 수신기들이 선택될 수 있다.Referring to FIG. 5 , the controller 200c may select one receiver for each of the data signal lines DQ[0:7] as the first receiver. When the number of data signal lines DQ[0:7] is greater than the number of memory chips CHIP0 to CHIP3 sharing a channel, the controller 200c may select a plurality of first receivers for each memory chip. . For example, the controller 200c may select, as the first receiver, a receiver included in the first memory chip CHIP0 among receivers connected to the No. 0 data signal line DQ[0]. Also, the controller 200c may select a receiver included in the first memory chip CHIP0 among receivers connected to the seventh data signal line DQ[7] as the first receiver. Accordingly, two first receivers may be selected in the first memory chip CHIP0.

그러나, 본 발명은 일부 실시예들에 한정되지 않으며, 복수의 메모리 칩들마다 복수의 제1 수신기들이 선택되는 제1 조건과 복수의 데이터 신호 라인들마다 하나의 제1 수신기가 선택되는 제2 조건을 동시에 만족하는 모든 실시예들을 포함할 수 있다. However, the present invention is not limited to some embodiments, and a first condition in which a plurality of first receivers is selected for each of the plurality of memory chips and a second condition in which one first receiver is selected for each of the plurality of data signal lines are applied. At the same time, it is possible to include all satisfactory embodiments.

도 10에서 후술되는 바와 같이, 트레이닝 동작들이 수행된 이후, 메모리 장치는 복수의 제1 수신기들 각각에 포함된 이퀄라이저 회로의 트레이닝 결과값의 평균, 최대, 최소값 중 어느 하나를 각 메모리 칩들의 수신기들에 공통으로 적용할 수 있다.As will be described later with reference to FIG. 10 , after training operations are performed, the memory device converts any one of the average, maximum, and minimum values of the training result values of the equalizer circuit included in each of the plurality of first receivers to the receivers of the respective memory chips. can be commonly applied to

본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법은, 메모리 칩마다 복수의 제1 수신기들을 선택함으로써 하나의 제1 수신기를 선택하는 경우 발생 가능한 트레이닝 결과의 미스매치 또는 오차를 줄일 수 있다.The method of operating a memory system according to an exemplary embodiment of the present disclosure may reduce mismatches or errors in training results that may occur when one first receiver is selected by selecting a plurality of first receivers for each memory chip.

도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다. 구체적으로, 채널을 공유하는 복수의 메모리 칩들에 대해서, 이퀄라이저 회로들의 트레이닝 동작들을 멀티 스텝(multi-step)으로 수행하는 방법을 설명하기 위한 도면이다. 6A and 6B are block diagrams illustrating a simultaneous training method of a memory device according to an exemplary embodiment of the present disclosure. Specifically, it is a diagram for explaining a method of performing multi-step training operations of equalizer circuits with respect to a plurality of memory chips sharing a channel.

도 6a 및 도 6b를 참조하면, 채널을 공유하는 메모리 칩들(CHIP0 내지 CHIP7)에서 전체 트레이닝 단계가 멀티 스텝으로 수행될 수 있다. 예를 들어, 도 6a는 2-스텝 트레이닝 중 첫번째 트레이닝 단계를 나타낼 수 있고, 도 6b는 2-스텝 트레이닝 중 두번째 트레이닝 단계를 나타낼 수 있다.6A and 6B , the entire training step may be performed in multi-steps in the memory chips CHIP0 to CHIP7 sharing the channel. For example, FIG. 6A may show a first training stage of two-step training, and FIG. 6B may show a second training stage of two-step training.

컨트롤러(200d)는 각 트레이닝 단계에서 채널을 공유하는 메모리 칩들을 복수의 그룹들로 분류할 수 있다. 컨트롤러(200d)는 복수의 그룹들 중 제1 그룹에 포함된 각 메모리 칩에서 복수의 제1 수신기들을 선택할 수 있다. 예를 들어, 첫번째 트레이닝 단계에서, 컨트롤러(200d)는 제1 메모리 칩 내지 제4 메모리 칩(CHIP0 내지 CHIP3)을 제1 그룹으로 분류할 수 있다. 도 6b를 참조하면, 두번째 트레이닝 단계에서, 컨트롤러(200d)는 제5 메모리 칩 내지 제8 메모리 칩(CHIP4 내지 CHIP7)을 제1 그룹으로 분류할 수 있다. 컨트롤러(200e)는 제1 그룹에 포함된 메모리 칩들 각각에서 2개의 제1 수신기들을 선택할 수 있고, 제1 그룹에 포함되지 않은 메모리 칩들에서는 제1 수신기를 선택하지 않을 수 있다.The controller 200d may classify memory chips sharing a channel into a plurality of groups in each training stage. The controller 200d may select a plurality of first receivers from each memory chip included in the first group among the plurality of groups. For example, in the first training stage, the controller 200d may classify the first to fourth memory chips CHIP0 to CHIP3 into a first group. Referring to FIG. 6B , in the second training step, the controller 200d may classify the fifth to eighth memory chips CHIP4 to CHIP7 into a first group. The controller 200e may select two first receivers from each of the memory chips included in the first group, and may not select the first receiver from memory chips not included in the first group.

그러나, 본 발명은 일부 실시예들에 한정되지 않으며, 다른 실시예로서, 채널을 공유하는 메모리 칩들(CHIP0 내지 CHIP7)이 제1 그룹 내지 제4 그룹으로 분류되고, 전체 트레이닝 단계가 4-스텝으로 이루어질 수도 있다.However, the present invention is not limited to some embodiments, and as another embodiment, the memory chips CHIP0 to CHIP7 sharing the channel are classified into the first group to the fourth group, and the entire training step is performed in four steps. may be done

도 4를 참조하면, 채널을 공유하는 복수의 메모리 칩들(CHIP0 내지 CHIP7)의 개수와 데이터 신호 라인들(DQ[0:7])의 개수가 같은 경우, 복수의 메모리 칩들마다 하나의 제1 수신기가 선택될 수 있다. 반면, 도 6(a) 및 도 6(b)를 참조하면, 전체 트레이닝 단계가 멀티 스텝으로 수행되어, 각 트레이닝 단계에서 제 1 그룹에 포함된 메모리 칩들 각각에 복수의 제1 수신기들이 선택됨으로써, 하나의 제1 수신기를 선택하는 경우 발생 가능한 트레이닝 결과의 미스매치 또는 오차를 줄일 수 있다.Referring to FIG. 4 , when the number of the plurality of memory chips CHIP0 to CHIP7 sharing a channel is the same as the number of data signal lines DQ[0:7], one first receiver for each of the plurality of memory chips can be selected. On the other hand, referring to FIGS. 6 (a) and 6 (b), the entire training step is performed in multi-steps, and in each training step, a plurality of first receivers are selected for each of the memory chips included in the first group, When one first receiver is selected, it is possible to reduce mismatches or errors in training results that may occur.

도 7은 본 개시의 예시적 실시예에 따른 메모리 장치의 동시 트레이닝 방법을 나타내는 블록도이다. 구체적으로, 채널을 공유하는 복수의 메모리 칩들 중 일부 메모리 칩의 이퀄라이저 회로의 트레이닝 결과값을 인접한 메모리 칩에 적용하는 방법을 설명하기 위한 도면이다.7 is a block diagram illustrating a method for simultaneous training of a memory device according to an exemplary embodiment of the present disclosure. Specifically, a diagram for explaining a method of applying a training result value of an equalizer circuit of some memory chips among a plurality of memory chips sharing a channel to an adjacent memory chip.

도 7을 참조하면, 컨트롤러(200e)는 채널을 공유하는 메모리 칩들을 복수의 그룹들로 분류할 수 있다. 컨트롤러(200e)는 복수의 그룹들 중 제1 그룹에 포함된 각 메모리 칩에서 복수의 제1 수신기들을 선택할 수 있다. 예를 들어, 컨트롤러(200e)는 제1 메모리 칩(CHIP0), 제3 메모리 칩(CHIP2), 제5 메모리 칩(CHIP4), 제7 메모리 칩(CHIP6)을 제1 그룹으로 분류할 수 있다. 컨트롤러(200e)는 제1 그룹에 포함된 각 메모리 칩에서 2개의 제1 수신기들을 선택할 수 있고, 제1 그룹에 포함되지 않은 메모리 칩들에서는 제1 수신기를 선택하지 않을 수 있다.Referring to FIG. 7 , the controller 200e may classify memory chips sharing a channel into a plurality of groups. The controller 200e may select a plurality of first receivers from each memory chip included in the first group among the plurality of groups. For example, the controller 200e may classify the first memory chip CHIP0, the third memory chip CHIP2, the fifth memory chip CHIP4, and the seventh memory chip CHIP6 into the first group. The controller 200e may select two first receivers from each memory chip included in the first group, and may not select the first receiver from memory chips not included in the first group.

제1 그룹에 포함된 각 메모리 칩은, 복수의 제1 수신기들에 포함된 이퀄라이저 회로들의 트레이닝 결과값들의 평균, 최대, 최소값 중 어느 하나를 각 메모리 칩의 수신기들에 공통으로 적용할 수 있다. Each memory chip included in the first group may commonly apply any one of the average, maximum, and minimum values of training result values of equalizer circuits included in the plurality of first receivers to receivers of each memory chip.

서로 인접한 메모리 칩의 경우 채널을 통과하면서 수신된 신호의 고주파 감쇄 정도가 유사할 수 있다. 본 개시의 예시적 실시예에 따른 메모리 장치는, 제1 그룹에 포함된 제1 메모리 칩(CHIP0)의 트레이닝 결과를 제1 메모리 칩과 인접하면서 제1 그룹에는 포함되지 않은 제2 메모리 칩(CHIP1)에 적용할 수 있다. 이에 따라, 제2 메모리 칩(CHIP1)에 포함된 수신기들 각각에 포함된 이퀄라이저 회로들은 제1 메모리 칩(CHIP0)의 수신기들에 공통으로 적용된 이퀄라이저의 세기로 설정될 수 있다.In the case of memory chips adjacent to each other, high frequency attenuation of signals received while passing through channels may be similar. In the memory device according to an exemplary embodiment of the present disclosure, the training result of the first memory chip CHIP0 included in the first group is adjacent to the first memory chip and the second memory chip CHIP1 not included in the first group ) can be applied. Accordingly, equalizer circuits included in each of the receivers included in the second memory chip CHIP1 may be set to the strength of the equalizer commonly applied to the receivers of the first memory chip CHIP0.

도 8은 본 개시의 예시적 실시예에 따라 컨트롤러(200)와 메모리 장치(100) 사이의 동작을 나타내는 흐름도이다. 8 is a flowchart illustrating an operation between the controller 200 and the memory device 100 according to an exemplary embodiment of the present disclosure.

도 8을 참조하면, 단계 S11에서 컨트롤러(200)는 트레이닝 대상이 되는 제1 메모리 칩에 칩 인에이블 신호(nCE_1)를 전송할 수 있다. 활성화 상태의 칩 인에이블 신호(nCE_1)에 응답하여 제1 메모리 칩이 활성화될 수 있다. 예를 들어, 칩 인에이블 신호(nCE_1)는 로우 레벨일 때, 활성화 상태일 수 있다.Referring to FIG. 8 , in step S11 , the controller 200 may transmit a chip enable signal nCE_1 to a first memory chip as a training target. The first memory chip may be activated in response to the chip enable signal nCE_1 in the activated state. For example, when the chip enable signal nCE_1 is at a low level, it may be in an active state.

단계 S12에서, 컨트롤러(200)는 메모리 장치(100)에 데이터 신호 라인들마다 서로 구분되는 값을 가진 선택 제어 신호(SEL)를 전송할 수 있다. 메모리 장치(100)는 선택 제어 신호(SEL)에 응답하여 제1 메모리 칩에서 복수의 데이터 라인들마다 제1 수신기를 선택할 수 있다. In operation S12 , the controller 200 may transmit a selection control signal SEL having a value differentiated from each other for each data signal line to the memory device 100 . The memory device 100 may select the first receiver for each of the plurality of data lines in the first memory chip in response to the selection control signal SEL.

단계 S13에서, 컨트롤러(200)는 메모리 장치(100)에 제1 모드 레지스터 설정 커맨드(MRS_CMD1)를 전송할 수 있다. 메모리 장치(100)는 제1 모드 레지스터 설정 커맨드(MRS_CMD1)에 응답하여, 제1 수신기에 대응하는 ODT 저항을 제1 저항 값으로 설정할 수 있다. 메모리 장치(300)는 모드 레지스터 세트에 제1 비트를 기입함으로써 제1 수신기에 대응하는 ODT 저항을 제1 저항 값으로 설정할 수 있다.In operation S13 , the controller 200 may transmit a first mode register setting command MRS_CMD1 to the memory device 100 . The memory device 100 may set the ODT resistance corresponding to the first receiver to the first resistance value in response to the first mode register setting command MRS_CMD1 . The memory device 300 may set the ODT resistance corresponding to the first receiver as the first resistance value by writing the first bit in the mode register set.

단계 S14에서, 컨트롤러(200)는 메모리 장치(100)에 제2 모드 레지스터 설정 커맨드(MRS_CMD2)를 전송할 수 있다. 메모리 장치(100)는 제2 모드 레지스터 설정 커맨드(MRS_CMD2)에 응답하여, 나머지 수신기들에 각각 대응하는 ODT 저항들을 제2 저항 값으로 설정할 수 있다. 메모리 장치(300)는 모드 레지스터 세트에 제2 비트를 기입함으로써 제2 수신기에 대응하는 ODT 저항을 제2 저항 값으로 설정할 수 있다.In operation S14 , the controller 200 may transmit a second mode register setting command MRS_CMD2 to the memory device 100 . In response to the second mode register setting command MRS_CMD2 , the memory device 100 may set ODT resistors respectively corresponding to the remaining receivers to the second resistance value. The memory device 300 may set the ODT resistance corresponding to the second receiver to the second resistance value by writing the second bit in the mode register set.

단계 S15에서, 메모리 장치(100)는 트레이닝 대상이 되는 다른 메모리 칩에 대해 단계 S11 내지 단계 S14를 반복 수행할 수 있다. 예를 들어, 메모리 장치(100)가 하나의 패키지 칩으로 구성된 경우, 메모리 장치(100)는 복수의 메모리 칩들 각각에 대한 설정을 순차적으로 수행할 수 있다. 도 10에서 후술되는 바와 같이, 트레이닝 대상이 되는 메모리 칩들에 대한 설정이 완료된 경우, 메모리 장치(100)는 메모리 칩들에 대해 트레이닝 동작들을 동시에 수행할 수 있다.In step S15 , the memory device 100 may repeatedly perform steps S11 to S14 for another memory chip as a training target. For example, when the memory device 100 is configured as a single package chip, the memory device 100 may sequentially perform settings for each of the plurality of memory chips. As will be described later with reference to FIG. 10 , when configuration of memory chips to be trained is completed, the memory device 100 may simultaneously perform training operations on the memory chips.

도 9는 본 개시의 예시적 실시예에 따라 컨트롤러(200)와 메모리 장치(100) 사이의 동작을 나타내는 흐름도이다.9 is a flowchart illustrating an operation between the controller 200 and the memory device 100 according to an exemplary embodiment of the present disclosure.

도 9을 참조하면, 일부 실시예들에서, 하나의 패키지 칩에서 각 메모리 칩들은 칩 식별 번호(CHIP ID)를 가질 수 있다. 이 때, 컨트롤러(200)는 초기 설정 값으로서 칩 식별 번호에 대응하는 수신기를 제1 수신기로 선택할 수 있다. 예를 들어, 컨트롤러(200)는 제N 식별 번호를 가진 메모리 칩에 대해, N번째 데이터 신호 라인(DQ[N])에 연결된 수신기를 제1 수신기로 선택할 수 있다. Referring to FIG. 9 , in some embodiments, each of the memory chips in one package chip may have a chip identification number (CHIP ID). In this case, the controller 200 may select a receiver corresponding to the chip identification number as the first receiver as an initial setting value. For example, with respect to the memory chip having the N-th identification number, the controller 200 may select a receiver connected to the N-th data signal line DQ[N] as the first receiver.

단계 S20에서, 컨트롤러(200)는 트레이닝 대상이 되는 복수의 메모리 칩들에 동시에 칩 인에이블 신호(nCE)를 전송할 수 있다. 메모리 장치(10)는 복수의 메모리 칩들이 활성화됨과 동시에 초기 설정값에 따라 제1 수신기를 선택할 수 있다. 단계 S21에서, 복수의 메모리 칩들은 동시에 제1 모드 레지스터 설정 커맨드(MRS_ CMD1)에 응답하여, 제1 수신기에 대응하는 ODT 저항을 제1 저항 값으로 설정할 수 있다. 단계 S22에서, 복수의 메모리 칩들은 동시에 제2 모드 레지스터 설정 커맨드(MRS_CMD2)에 응답하여, 나머지 수신기들 각각에 대응하는 ODT 저항들을 제2 저항 값으로 설정할 수 있다.In operation S20 , the controller 200 may simultaneously transmit a chip enable signal nCE to a plurality of memory chips to be trained. The memory device 10 may select the first receiver according to an initial setting value while the plurality of memory chips are activated. In operation S21 , the plurality of memory chips may simultaneously set the ODT resistance corresponding to the first receiver to the first resistance value in response to the first mode register setting command MRS_CMD1 . In operation S22 , the plurality of memory chips may simultaneously set ODT resistors corresponding to each of the remaining receivers to the second resistance value in response to the second mode register setting command MRS_CMD2 .

도 10는 본 개시의 예시적 실시예에 따라 컨트롤러(200)와 메모리 장치(100) 사이의 동작을 나타내는 흐름도이다. 예를 들어, 도 10의 흐름도는 도 8의 단계 S14 또는 도 9의 단계 S22에 이어지는 동작을 나타낼 수 있다. 10 is a flowchart illustrating an operation between the controller 200 and the memory device 100 according to an exemplary embodiment of the present disclosure. For example, the flowchart of FIG. 10 may represent an operation following step S14 of FIG. 8 or step S22 of FIG. 9 .

도 10을 참조하면, 단계 S30에서, 컨트롤러(200)는 트레이닝 대상이 되는 복수의 메모리 칩들에 동시에 칩 인에이블 신호(nCE)를 전송할 수 있다. 각 메모리 칩에 대응하는 활성화 상태의 칩 인에이블 신호(nCE)에 응답하여, 복수의 메모리 칩들이 동시에 활성화될 수 있다.Referring to FIG. 10 , in step S30 , the controller 200 may simultaneously transmit a chip enable signal nCE to a plurality of memory chips to be trained. A plurality of memory chips may be simultaneously activated in response to a chip enable signal nCE in an activated state corresponding to each memory chip.

단계 S31에서, 컨트롤러(200)는 메모리 장치(100)에 트레이닝 모드 커맨드(TM CMD)를 전송할 수 있다. 메모리 장치(100)는 트레이닝 모드 커맨드(TM CMD)에 응답하여, 트레이닝 모드에 진입할 수 있다.In operation S31 , the controller 200 may transmit a training mode command TM CMD to the memory device 100 . The memory device 100 may enter the training mode in response to the training mode command TM CMD.

단계 S32에서, 컨트롤러(200)는 메모리 장치(100)에 ODT 제어 신호(ODTx)를 전송할 수 있다. 메모리 장치(100)는 ODT 제어 신호(ODTx)에 응답하여, ODT 저항들을 인에이블할 수 있다. 이에 따라, 메모리 장치(100)는 설정된 값을 가진 ODT 저항들을 제공할 수 있다. 예를 들어, 메모리 장치(100)는 제1 수신기에 제1 저항 값을 가진 ODT 저항을 제공할 수 있고, 나머지 수신기들 각각에 제2 저항 값을 가진 ODT 저항들을 제공할 수 있다. In operation S32 , the controller 200 may transmit the ODT control signal ODTx to the memory device 100 . The memory device 100 may enable ODT resistors in response to the ODT control signal ODTx. Accordingly, the memory device 100 may provide ODT resistors having a set value. For example, the memory device 100 may provide an ODT resistor having a first resistance value to the first receiver, and may provide ODT resistors having a second resistance value to each of the remaining receivers.

단계 S33에서, 컨트롤러(200)는 메모리 장치(100)에 제어 신호(CTRL)를 전송할 수 있다. 제어 신호(CTRL)는 이퀄라이저 회로들의 증폭 세기를 설정하는 컨트롤 코드 정보를 포함할 수 있다. 메모리 장치(100)는 제어 신호(CTRL)에 응답하여, 이퀄라이저 회로들이 증폭 세기 구간들 중 제1 구간에 대응하는 증폭 세기를 갖도록 컨트롤 코드를 기입할 수 있다.In operation S33 , the controller 200 may transmit a control signal CTRL to the memory device 100 . The control signal CTRL may include control code information for setting the amplification strength of the equalizer circuits. In response to the control signal CTRL, the memory device 100 may write a control code so that the equalizer circuits have an amplification intensity corresponding to a first section among the amplification intensity sections.

도 11은 본 개시의 예시적 실시예에 따라 컨트롤러(200)와 메모리 장치(100) 사이의 동작을 나타내는 흐름도이다. 예를 들어, 도 11의 흐름도는 도 10의 단계 S33에 이어지는 동작을 나타낼 수 있다.11 is a flowchart illustrating an operation between the controller 200 and the memory device 100 according to an exemplary embodiment of the present disclosure. For example, the flowchart of FIG. 11 may represent an operation following step S33 of FIG. 10 .

단계 S40에서, 컨트롤러(200)는 메모리 장치(100)에 기입 커맨드(WRITE CMD) 및 기입 데이터(DATA)를 전송할 수 있다. 메모리 장치(100)는 기입 커맨드(WRITE CMD)에 응답하여 메모리 셀에 기입 데이터를 프로그램할 수 있다. In operation S40 , the controller 200 may transmit a write command WRITE CMD and write data DATA to the memory device 100 . The memory device 100 may program write data in the memory cell in response to the write command WRITE CMD.

단계 S41에서, 컨트롤러(200)는 메모리 장치(100)에 ODT 제어 신호(ODTx)를 전송할 수 있다. 메모리 장치(100)는 ODT 제어 신호(ODTx)에 응답하여, ODT 저항들을 디스에이블 할 수 있다. 이에 따라, 이후의 단계들에서 메모리 장치(100)는 메모리 셀에 대한 기입 동작을 검증할 수 있다.In operation S41 , the controller 200 may transmit the ODT control signal ODTx to the memory device 100 . The memory device 100 may disable the ODT resistors in response to the ODT control signal ODTx. Accordingly, in subsequent steps, the memory device 100 may verify the write operation to the memory cell.

단계 S42에서, 컨트롤러(200)는 메모리 장치(100)에 독출 커맨드(READ CMD)를 전송할 수 있다. 메모리 장치(100)는 독출 커맨드(READ CMD)에 응답하여 메모리 셀에 프로그램된 데이터를 독출함으로써 독출 데이터(READ DATA)를 생성할 수 있다. 메모리 장치(100)는 컨트롤러(200)로 독출 데이터(READ DATA)를 전송할 수 있다.In operation S42 , the controller 200 may transmit a read command READ CMD to the memory device 100 . The memory device 100 may generate read data READ DATA by reading data programmed in the memory cell in response to the read command READ CMD. The memory device 100 may transmit read data READ DATA to the controller 200 .

단계 S43에서, 컨트롤러(200)는 기입 데이터(DATA)와 수신된 독출 데이터(READ DATA)를 비교함으로써 패스 또는 패일 여부를 결정할 수 있다. 컨트롤러(200)는 데이터 스트로브 신호 또는 기준 전압을 조정하면서 패스 구간을 측정할 수 있다. 예를 들어, 컨트롤러는 데이터 스트로브 신호를 조정함으로써 데이터 아이 다이어그램의 수평적 아이 오프닝 영역에 기초하여, 패스 또는 패일 여부를 결정할 수 있다. 또는, 컨트롤러는 기준 전압을 조정함으로써 데이터 아이 다이어그램의 수직적 아이 오프닝 영역에 기초하여, 패스 또는 패일 여부를 결정할 수 있다. In operation S43 , the controller 200 may determine whether to pass or fail by comparing the write data DATA and the received read data READ DATA. The controller 200 may measure the pass period while adjusting the data strobe signal or the reference voltage. For example, the controller may decide to pass or fail based on the horizontal eye opening area of the data eye diagram by adjusting the data strobe signal. Alternatively, the controller may determine whether to pass or fail based on the vertical eye opening area of the data eye diagram by adjusting the reference voltage.

단계 S44에서, 메모리 장치(100)는 증폭 세기 구간들 각각에 대해 단계 S40 내지 단계 S43을 반복 수행할 수 있다. 예를 들어, 메모리 장치(100)는 이퀄라이저 회로들에 제1 구간 내지 제10 구간 중 하나인 제1 구간에 대응하는 증폭 세기를 설정하고, 단계 S40 내지 단계 S43을 반복 수행할 수 있다In operation S44, the memory device 100 may repeat steps S40 to S43 for each of the amplification intensity sections. For example, the memory device 100 may set the amplification intensity corresponding to the first section, which is one of the first to tenth sections, in the equalizer circuits, and repeat steps S40 to S43.

단계 S45에서, 컨트롤러(100)는 증폭 세기 구간들 각각에 대한 패스 구간들 에 기초하여, 가장 넓은 패스 구간을 가진 증폭 세기를 이퀄라이저 회로들에 공통적으로 적용할 수 있다.In step S45, the controller 100 may apply the amplification intensity having the widest pass section to the equalizer circuits in common, based on the pass sections for each of the amplification intensity sections.

도 12는 본 개시의 예시적 실시예에 따른 메모리 시스템이 적용될 수 있는 3D VNAND 구조의 단면도를 나타낸다. 12 is a cross-sectional view of a 3D VNAND structure to which a memory system according to an exemplary embodiment of the present disclosure can be applied.

메모리 장치에 포함되는 비휘발성 메모리가 B-VNAND(Bonding Vertical NAND) 타입의 플래시 메모리로 구현될 경우, 비휘발성 메모리는 도 12에 도시된 구조를 가질 수 있다.When the nonvolatile memory included in the memory device is implemented as a B-VNAND (Bonding Vertical NAND) type flash memory, the nonvolatile memory may have the structure shown in FIG. 12 .

도 12를 참조하면, 메모리 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.Referring to FIG. 12 , the memory device 400 may have a chip to chip (C2C) structure. In the C2C structure, an upper chip including a cell region CELL is fabricated on a first wafer, a lower chip including a peripheral circuit region PERI is fabricated on a second wafer different from the first wafer, and then the upper chip It may mean connecting the chip and the lower chip to each other by a bonding method. For example, the bonding method may refer to a method of electrically connecting the bonding metal formed in the uppermost metal layer of the upper chip and the bonding metal formed in the uppermost metal layer of the lower chip to each other. For example, when the bonding metal is formed of copper (Cu), the bonding method may be a Cu-Cu bonding method, and the bonding metal may be formed of aluminum or tungsten.

메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.Each of the peripheral circuit area PERI and the cell area CELL of the memory device 400 may include an external pad bonding area PA, a word line bonding area WLBA, and a bit line bonding area BLBA.

주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.The peripheral circuit region PERI includes the first substrate 210 , the interlayer insulating layer 215 , the plurality of circuit elements 220a , 220b , and 220c formed on the first substrate 210 , and the plurality of circuit elements 220a . , 220b, 220c) connected to each of the first metal layers 230a, 230b, 230c, and the second metal layers 240a, 240b, 240c formed on the first metal layers 230a, 230b, 230c. can In one embodiment, the first metal layers 230a, 230b, and 230c may be formed of tungsten having a relatively high resistance, and the second metal layers 240a, 240b, and 240c may be formed of copper having a relatively low resistance. can

본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다. In the present specification, only the first metal layers 230a, 230b, 230c and the second metal layers 240a, 240b, and 240c are shown and described, but not limited thereto, and the second metal layers 240a, 240b, 240c. At least one or more metal layers may be further formed. At least a portion of the one or more metal layers formed on the second metal layers 240a, 240b, and 240c is formed of aluminum having a lower resistance than copper forming the second metal layers 240a, 240b, 240c. can be

층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.The interlayer insulating layer 215 is a first substrate to cover the plurality of circuit elements 220a, 220b, and 220c, the first metal layers 230a, 230b, and 230c, and the second metal layers 240a, 240b, and 240c. It is disposed on the 210 and may include an insulating material such as silicon oxide, silicon nitride, or the like.

워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. Lower bonding metals 271b and 272b may be formed on the second metal layer 240b of the word line bonding area WLBA. In the word line bonding area WLBA, the lower bonding metals 271b and 272b of the peripheral circuit area PERI may be electrically connected to the upper bonding metals 371b and 372b of the cell area CELL by a bonding method. , the lower bonding metals 271b and 272b and the upper bonding metals 371b and 372b may be formed of aluminum, copper, tungsten, or the like.

셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.The cell region CELL may provide at least one memory block. The cell region CELL may include a second substrate 310 and a common source line 320 . A plurality of word lines 331-338 (330) may be stacked on the second substrate 310 in a direction (Z-axis direction) perpendicular to the top surface of the second substrate 310 . String select lines and a ground select line may be disposed above and below the word lines 330 , respectively, and a plurality of word lines 330 may be disposed between the string select lines and the ground select line.

비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(310)의 상면에 수직하는 방향으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트라인 컨택일 수 있고, 제2 메탈층(360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다. In the bit line bonding area BLBA, the channel structure CH may extend in a direction perpendicular to the top surface of the second substrate 310 to pass through the word lines 330 , the string selection lines, and the ground selection line. there is. The channel structure CH may include a data storage layer, a channel layer, and a buried insulating layer, and the channel layer may be electrically connected to the first metal layer 350c and the second metal layer 360c. For example, the first metal layer 350c may be a bit line contact, and the second metal layer 360c may be a bit line. In an embodiment, the bit line 360c may extend in a first direction (Y-axis direction) parallel to the top surface of the second substrate 310 .

도 12에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.12 , a region in which the channel structure CH and the bit line 360c are disposed may be defined as the bit line bonding area BLBA. The bit line 360c may be electrically connected to the circuit elements 220c providing the page buffer 393 in the peripheral circuit area PERI in the bit line bonding area BLBA. For example, the bit line 360c is connected to the upper bonding metals 371c and 372c in the peripheral circuit region PERI, and the upper bonding metals 371c and 372c are connected to the circuit elements 220c of the page buffer 393 . It may be connected to the lower bonding metals 271c and 272c to be connected.

워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(341-347; 340)와 연결될 수 있다. 워드라인들(330)과 셀 컨택 플러그들(340)은, 제2 방향을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(340)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다. In the word line bonding area WLBA, the word lines 330 may extend in a second direction (X-axis direction) parallel to the top surface of the second substrate 310 , and include a plurality of cell contact plugs 341 . -347; 340). The word lines 330 and the cell contact plugs 340 may be connected to each other through pads provided by at least some of the word lines 330 extending in different lengths along the second direction. A first metal layer 350b and a second metal layer 360b may be sequentially connected to the upper portions of the cell contact plugs 340 connected to the word lines 330 . In the word line bonding area WLBA, the cell contact plugs 340 are connected to the peripheral circuit through upper bonding metals 371b and 372b of the cell area CELL and lower bonding metals 271b and 272b of the peripheral circuit area PERI. It may be connected to the region PERI.

셀 컨택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 제공하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 제공하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.The cell contact plugs 340 may be electrically connected to the circuit elements 220b providing the row decoder 394 in the peripheral circuit region PERI. In an embodiment, the operating voltages of the circuit elements 220b providing the row decoder 394 may be different from the operating voltages of the circuit elements 220c providing the page buffer 393 . For example, the operating voltages of the circuit elements 220c providing the page buffer 393 may be greater than the operating voltages of the circuit elements 220b providing the row decoder 394 .

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(380) 상부에는 제1 메탈층(350a)과 제2 메탈층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(380), 제1 메탈층(350a), 및 제2 메탈층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.A common source line contact plug 380 may be disposed in the external pad bonding area PA. The common source line contact plug 380 may be formed of a metal, a metal compound, or a conductive material such as polysilicon, and may be electrically connected to the common source line 320 . A first metal layer 350a and a second metal layer 360a may be sequentially stacked on the common source line contact plug 380 . For example, an area in which the common source line contact plug 380 , the first metal layer 350a , and the second metal layer 360a are disposed may be defined as an external pad bonding area PA.

한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 12를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201) 이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 컨택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.Meanwhile, input/output pads 205 and 305 may be disposed in the external pad bonding area PA. Referring to FIG. 12 , a lower insulating layer 201 covering the lower surface of the first substrate 210 may be formed under the first substrate 210 , and the first input/output pads 205 are formed on the lower insulating layer 201 . can be formed. The first input/output pad 205 is connected to at least one of the plurality of circuit elements 220a , 220b and 220c disposed in the peripheral circuit region PERI through the first input/output contact plug 203 , and the lower insulating layer 201 . ) may be separated from the first substrate 210 by the In addition, a side insulating layer may be disposed between the first input/output contact plug 203 and the first substrate 210 to electrically separate the first input/output contact plug 203 from the first substrate 210 .

도 12를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. Referring to FIG. 12 , an upper insulating film 301 covering the upper surface of the second substrate 310 may be formed on the second substrate 310 , and second input/output pads 305 on the upper insulating film 301 . can be placed. The second input/output pad 305 may be connected to at least one of the plurality of circuit elements 220a , 220b , and 220c disposed in the peripheral circuit area PERI through the second input/output contact plug 303 .

실시예들에 따라, 제2 입출력 컨택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(380)과 오버랩되지 않을 수 있다. 도 12를 참조하면, 제2 입출력 컨택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다. In some embodiments, the second substrate 310 and the common source line 320 may not be disposed in the region where the second input/output contact plug 303 is disposed. Also, the second input/output pad 305 may not overlap the word lines 380 in the third direction (Z-axis direction). 12 , the second input/output contact plug 303 is separated from the second substrate 310 in a direction parallel to the top surface of the second substrate 310 , and an interlayer insulating layer 315 of the cell region CELL. may be connected to the second input/output pad 305 through the .

실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(201)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(301)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.In some embodiments, the first input/output pad 205 and the second input/output pad 305 may be selectively formed. For example, the memory device 400 includes only the first input/output pad 205 disposed on the first substrate 201 , or the second input/output pad 305 disposed on the second substrate 301 . can contain only Alternatively, the memory device 400 may include both the first input/output pad 205 and the second input/output pad 305 .

셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.In each of the external pad bonding area PA and the bit line bonding area BLBA included in the cell area CELL and the peripheral circuit area PERI, the metal pattern of the uppermost metal layer exists as a dummy pattern, or The uppermost metal layer may be empty.

메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(276a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(276a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다. In the external pad bonding area PA, the memory device 400 corresponds to the upper metal pattern 372a formed on the uppermost metal layer of the cell area CELL in the uppermost metal layer of the peripheral circuit area PERI. ), a lower metal pattern 276a having the same shape as the upper metal pattern 372a may be formed. The lower metal pattern 276a formed on the uppermost metal layer of the peripheral circuit region PERI may not be connected to a separate contact in the peripheral circuit region PERI. Similarly, the lower metal pattern of the peripheral circuit area PERI on the upper metal layer of the cell area CELL to correspond to the lower metal pattern formed on the uppermost metal layer of the peripheral circuit area PERI in the external pad bonding area PA An upper metal pattern having the same shape as the above may be formed.

워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다. Lower bonding metals 271b and 272b may be formed on the second metal layer 240b of the word line bonding area WLBA. In the word line bonding area WLBA, the lower bonding metals 271b and 272b of the peripheral circuit area PERI may be electrically connected to the upper bonding metals 371b and 372b of the cell area CELL by a bonding method. .

또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.In addition, in the bit line bonding area BLBA, the lower part of the peripheral circuit area PERI is located on the uppermost metal layer of the cell area CELL corresponding to the lower metal pattern 252 formed on the uppermost metal layer of the peripheral circuit area PERI. An upper metal pattern 392 having the same shape as the metal pattern 252 may be formed. A contact may not be formed on the upper metal pattern 392 formed on the uppermost metal layer of the cell region CELL.

도 1 내지 도 12를 참조하여 상술된 실시예들에 따른 메모리 장치, 메모리 컨트롤러, 메모리 시스템은 Toggle DDR 4.0 또는 Toggle DDR 4.0 이후의 포스트 토글에 적용될 수 있다.The memory device, the memory controller, and the memory system according to the embodiments described above with reference to FIGS. 1 to 12 may be applied to Toggle DDR 4.0 or Toggle DDR 4.0 or later Post Toggle.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. Exemplary embodiments have been disclosed in the drawings and specification as described above. Although the embodiments have been described using specific terms in the present specification, these are used only for the purpose of explaining the technical spirit of the present disclosure, and are not used to limit the meaning or the scope of the present disclosure described in the claims. . Therefore, it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be defined by the technical spirit of the appended claims.

Claims

A method of operating a memory device including a plurality of memory chips sharing a plurality of data signal lines, the method comprising:
selecting a first receiver among the receivers included in each memory chip with respect to the plurality of memory chips in response to a selection control signal;
In response to mode register setting command signals, with respect to the plurality of memory chips, an On-Die Termination (ODT) resistor corresponding to the first receiver is set to a first resistance value, and the other receivers setting the ODT resistors corresponding to each of the second resistor values; and
Simultaneously performing training operations of equalizer circuits included in the first receivers of each of the plurality of memory chips,
The method of operating a memory device, wherein the first receiver is selected one for each of the plurality of data signal lines.

According to claim 1,
After performing the training operations simultaneously,
The method of operating a memory device further comprising the step of applying, to a first memory chip of the plurality of memory chips, a training result value for an equalizer circuit included in the first receiver in common to receivers of the first memory chip. .

The method of claim 1,
The step of selecting the first receiver includes, with respect to the plurality of memory chips, selecting a plurality of first receivers from among receivers included in each memory chip,
The method of operation is
After performing the training operations simultaneously,
A first memory chip among the plurality of memory chips may share any one of an average, maximum, or minimum value of training result values for each of the equalizer circuits included in the plurality of first receivers to the receivers of the first memory chip. Method of operation of a memory device further comprising the step of applying as.

According to claim 1,
Simultaneously performing training operations of the equalizer circuits comprises:
simultaneously activating the plurality of memory chips;
and enabling ODT resistors included in each of the memory chips in response to an ODT control signal, with respect to the plurality of memory chips.

5. The method of claim 4,
Enabling the ODT resistors comprises:
wherein the first receiver is enabled and each of the remaining receivers is disabled.

The method of claim 1,
Simultaneously performing training operations of the equalizer circuits comprises:
writing a control code in response to a control signal including first control code information so that the equalizer circuits have an amplification intensity corresponding to a first section of the amplification intensity sections;
in response to the write command signal, programming the write data into the memory cell; and
and generating read data by reading data programmed into the memory cell in response to a read command signal.

A method of operating a memory device including a plurality of memory chips sharing a plurality of data signal lines, the method comprising:
classifying the plurality of memory chips into a plurality of groups;
selecting a plurality of first receivers from among the receivers included in each of the memory chips with respect to the memory chips included in the first group among the plurality of groups;
setting resistance values of on-die termination (ODT) resistors corresponding to receivers included in the first memory chips, respectively, with respect to the plurality of memory chips;
Simultaneously performing training operations of equalizer circuits included in the first receivers of each of the plurality of memory chips,
The method of operating a memory device, wherein one of the first receivers is selected for each of the plurality of data signal lines.

8. The method of claim 7,
Each of the memory chips included in the first group, the step of commonly applying any one of the average, maximum, or minimum value of training result values for each of the equalizer circuits included in the first receivers to the receivers further A method of operating a memory device comprising a.

9. The method of claim 8,
The plurality of groups further comprises a second group different from the first group,
The operation of the memory device further comprising the step of commonly applying a training result value commonly applied to the receivers of the first memory chip included in the first group to the receivers of the second memory chip included in the second group Way.

10. The method of claim 9,
The method of operating a memory device, wherein the first memory chip and the second memory chip are adjacent memory chips.