KR20220018531A - Thin film transistor array substrate, organic light-emitting display apparatus and manufacturing of the thin film transistor array substrate - Google Patents

Thin film transistor array substrate, organic light-emitting display apparatus and manufacturing of the thin film transistor array substrate Download PDF

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Abstract

One embodiment of the present invention provide an organic light emitting display device that includes: a substrate; a first transistor including a first source electrode, a first drain electrode, a first active layer including an oxide active layer, and a first gate electrode disposed on the substrate with the oxide active layer interposed therebetween; a second transistor including a second source electrode and a second drain electrode formed of the same material on the same layer as the first source electrode and the first drain electrode, a silicon active layer, and a second gate electrode disposed on the substrate with the silicon active layer interposed therebetween; and a light emitting element including a pixel electrode, an intermediate layer, and a counter electrode. The oxide active layer serves as the channel region of the first transistor. The silicon active layer serves as the channel region of the second transistor. An objective of the present invention is to provide the light emitting display device having excellent device characteristics and display quality.

Description

박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법{Thin film transistor array substrate, organic light-emitting display apparatus and manufacturing of the thin film transistor array substrate}Thin film transistor array substrate, organic light-emitting display apparatus and manufacturing of the thin film transistor array substrate

본 발명의 실시예들은 박막트랜지스터 어레이 기판, 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.Embodiments of the present invention relate to a thin film transistor array substrate, an organic light emitting display device, and a method of manufacturing the thin film transistor array substrate.

박막트랜지스터 및 커패시터 등과 이들을 연결하는 배선을 포함하는 박막트랜지스터 어레이 기판(thin film transistor array substrate)은 액정 표시 장치나 유기 발광 표시 장치 등의 평판 표시 장치에 널리 사용되고 있다.A thin film transistor array substrate including a thin film transistor, a capacitor, and the like and wiring connecting them is widely used in flat panel displays such as liquid crystal displays and organic light emitting displays.

박막트랜지스터 어레이 기판을 사용하는 유기 발광 표시 장치는 다수의 게이트 라인 및 데이터 배선이 매트릭스 형태로 배열되어 각 화소를 정의한다. 각각의 화소는 박막트랜지스터와 커패시터 및 이들에 연결된 유기 발광 소자를 포함한다. 유기 발광 소자는 상기 박막트랜지스터와 커패시터로부터 적절한 구동 신호를 인가 받아서 발광하며 원하는 화상을 구현하게 된다.In an organic light emitting display device using a thin film transistor array substrate, a plurality of gate lines and data lines are arranged in a matrix form to define each pixel. Each pixel includes a thin film transistor, a capacitor, and an organic light emitting device connected thereto. The organic light emitting device receives an appropriate driving signal from the thin film transistor and the capacitor, emits light, and realizes a desired image.

본 발명은 소자 특성 및 표시 품질이 우수한 발광 표시 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a light emitting display device having excellent element characteristics and display quality.

본 발명의 일 실시예는 기판; 제1 실리콘 활성층, 제2 실리콘 활성층 및 상기 제1 실리콘 활성층과 상기 제2 실리콘 활성층 사이의 공간에 형성된 산화물 활성층을 포함하는 활성층; 게이트 절연층을 사이에 두고 상기 활성층 상에 형성된 게이트 전극; 및 층간 절연층을 사이에 두고 상기 게이트 전극 상에 형성되며, 상기 제1 실리콘 활성층과 접촉하는 소스 전극 및 상기 제2 실리콘 활성층과 접촉하는 드레인 전극; 을 포함하고, 상기 산화물 반도체는 상기 제1 활성층 및 제2 활성층 사이의 공간에 형성되는 박막트랜지스터 어레이 기판을 개시한다.One embodiment of the present invention is a substrate; an active layer comprising a first silicon active layer, a second silicon active layer, and an oxide active layer formed in a space between the first silicon active layer and the second silicon active layer; a gate electrode formed on the active layer with a gate insulating layer interposed therebetween; and a source electrode formed on the gate electrode with an interlayer insulating layer interposed therebetween, and a source electrode contacting the first silicon active layer and a drain electrode contacting the second silicon active layer. Including, wherein the oxide semiconductor discloses a thin film transistor array substrate formed in a space between the first active layer and the second active layer.

본 실시예에 있어서, 상기 제1 실리콘 활성층 및 상기 제2 실리콘 활성층에서 상기 게이트 전극과 중첩되지 않는 영역은 N+ 또는 P+ 이온 불순물이 도핑될 수 있다.In the present embodiment, in the first silicon active layer and the second silicon active layer, regions that do not overlap the gate electrode may be doped with N+ or P+ ion impurities.

본 실시예에 있어서, 상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극과 중첩되지 않을 수 있다.In this embodiment, the source electrode and the drain electrode may not overlap the gate electrode.

본 실시예에 있어서, 상기 제1 실리콘 활성층 및 제2 실리콘 활성층은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)을 포함할 수 있다.In this embodiment, the first silicon active layer and the second silicon active layer may include amorphous silicon or crystalline silicon (poly silicon).

본 실시예에 있어서, 상기 산화물 활성층은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물를 포함할 수 있다.In this embodiment, the oxide active layer is GIZO, zinc (Zn), indium (In), gallium (Ga), tin (Sn) cadmium (Cd), germanium (Ge), or hafnium (Hf) or a combination thereof It may include one or more oxides selected from

본 발명의 다른 실시예는 제1 게이트 전극, 실리콘 활성층과 산화물 활성층을 포함하는 제1 활성층, 제1 소스 전극 및 제1 드레인 전극을 구비한 제1 트랜지스터; 상기 제1 게이트 전극과 동일 층에 동일 재료로 형성된 제2 게이트 전극, 상기 실리콘 활성층과 동일 층에 동일 재료로 형성된 제2 활성층, 상기 제1 소스 전극 및 제1 드레인 전극과 동일 층에 동일 재료로 형성된 제2 소스 전극 및 제2 드레인 전극을 구비한 제2 트랜지스터; 화소 전극, 중간층 및 대향 전극을 구비한 발광 소자; 를 포함하고, 상기 제1 트랜지스터의 실리콘 활성층은 제1 실리콘 활성층 및 제2 실리콘 활성층을 포함하고, 상기 산화물 활성층은 상기 제1 실리콘 활성층 및 제2 실리콘 활성층 사이에 형성된 유기 발광 표시 장치를 개시한다.Another embodiment of the present invention includes a first transistor including a first gate electrode, a first active layer including a silicon active layer and an oxide active layer, a first source electrode and a first drain electrode; A second gate electrode formed of the same material on the same layer as the first gate electrode, a second active layer formed of the same material on the same layer as the silicon active layer, and the same material as the first source electrode and the first drain electrode a second transistor having a second source electrode and a second drain electrode formed thereon; a light emitting element having a pixel electrode, an intermediate layer, and a counter electrode; Disclosed is an organic light emitting diode display, wherein the silicon active layer of the first transistor includes a first silicon active layer and a second silicon active layer, and the oxide active layer is formed between the first silicon active layer and the second silicon active layer.

본 실시예에 있어서, 상기 제1 트랜지스터는 상기 유기 발광 표시 장치의 스위칭 트랜지스터일 수 있다.In the present embodiment, the first transistor may be a switching transistor of the organic light emitting diode display.

본 실시예에 있어서, 상기 제2 트랜지스터는 상치 유기 발광 표시 장치의 구동 트랜지스터일 수 있다.In the present exemplary embodiment, the second transistor may be a driving transistor of an organic light emitting diode display.

본 실시예에 있어서, 상기 제2 트랜지스터의 제2 소스 전극 혹은 제2 드레인 전극 중 어느 하나와 상기 화소 전극이 연결될 수 있다.In the present exemplary embodiment, either the second source electrode or the second drain electrode of the second transistor may be connected to the pixel electrode.

본 실시예에 있어서, 상기 제1 실리콘 활성층 및 상기 제2 실리콘 활성층에서 상기 제1 게이트 전극과 중첩되지 않는 영역은 N+ 또는 P+ 이온 불순물이 도핑될 수 있다.In the present exemplary embodiment, regions of the first silicon active layer and the second silicon active layer that do not overlap the first gate electrode may be doped with N+ or P+ ion impurities.

본 실시예에 있어서, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극과 중첩되지 않을 수 있다.In this embodiment, the first source electrode and the first drain electrode may not overlap the first gate electrode.

본 실시예에 있어서, 상기 제1 실리콘 활성층 및 제2 실리콘 활성층은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)을 포함할 수 있다.In this embodiment, the first silicon active layer and the second silicon active layer may include amorphous silicon or crystalline silicon (poly silicon).

본 실시예에 있어서, 상기 산화물 활성층은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물를 포함할 수 있다.In this embodiment, the oxide active layer is GIZO, zinc (Zn), indium (In), gallium (Ga), tin (Sn) cadmium (Cd), germanium (Ge), or hafnium (Hf) or a combination thereof It may include one or more oxides selected from

본 발명의 다른 실시예는, 기판 상에 실리콘층을 형성한 후 패터닝하여 제1 실리콘 활성층 및 제2 실리콘 활성층을 형성함; 산화물 반도체층을 형성한 후 패터닝하여 상기 제1 실리콘 활성층 및 제2 실리콘 활성층 사이의 공간에 산화물 활성층을 형성함; 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 게이트 전극을 형성함; 상기 게이트 전극을 마스크로 하여 상기 제1 실리콘 활성층 및 제2 실리콘 활성층에 이온 불순물을 도핑함; 및 층간 절연층을 형성하고, 상기 게이트 절연층 및 층간 절연층에 형성된 콘택홀을 통해 상기 제1 실리콘 활성층에 접하는 소스 전극 및 상기 제2 실리콘 활성층에 접하는 드레인 전극을 형성함; 을 포함하는 박막트랜지스터 어레이 기판의 제조 방법을 개시한다.Another embodiment of the present invention comprises: forming a silicon layer on a substrate and then patterning to form a first silicon active layer and a second silicon active layer; forming an oxide semiconductor layer and then patterning to form an oxide active layer in a space between the first silicon active layer and the second silicon active layer; forming a gate insulating layer and forming a gate electrode on the gate insulating layer; doping the first silicon active layer and the second silicon active layer with ionic impurities using the gate electrode as a mask; and forming an interlayer insulating layer, and forming a source electrode in contact with the first silicon active layer and a drain electrode in contact with the second silicon active layer through contact holes formed in the gate insulating layer and the interlayer insulating layer; Disclosed is a method of manufacturing a thin film transistor array substrate comprising a.

상기와 같은 본 실시예에 따른 박막트랜지스터 기판, 표시 장치 및 박막트랜지스터 어레이 기판의제조 방법에 따르면 다음과 같은 효과를 제공한다.According to the manufacturing method of the thin film transistor substrate, the display device, and the thin film transistor array substrate according to the present embodiment as described above, the following effects are provided.

첫째, 박막트랜지스터의 기생 커패시턴스를 저감할 수 있다.First, it is possible to reduce the parasitic capacitance of the thin film transistor.

둘째, 박막트랜지스터의 OFF 시 누설 전류를 저감할 수 있고, ON 시 흐르는 전류를 증가시킬 수 있다.Second, it is possible to reduce the leakage current when the thin film transistor is OFF, and to increase the current flowing when the thin film transistor is turned ON.

도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 하나의 화소를 구성하는 등가 회로를 예시한 도면이다.
도 3는 본 발명의 일 실시예에 따른 박막트랜지스터의 일 예를 나타낸 도면이다.
도 4(a) 및 도 4(b)는 본 발명의 비교예를 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 단면도를 간략히 나타낸 도면이다.
이하, 도 6a 내지 도 6g를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.1 is a plan view schematically illustrating an organic light emitting display device 1 according to an exemplary embodiment.
2 is a diagram illustrating an equivalent circuit constituting one pixel according to an embodiment of the present invention.
3 is a view showing an example of a thin film transistor according to an embodiment of the present invention.
4 (a) and 4 (b) are views showing a comparative example of the present invention.
5 is a schematic cross-sectional view of an organic light emitting diode display 1 according to an exemplary embodiment.
Hereinafter, a method of manufacturing the organic light emitting display device 1 according to an exemplary embodiment of the present invention will be described with reference to FIGS. 6A to 6G .

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and a method for achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when described with reference to the drawings, the same or corresponding components are given the same reference numerals, and the overlapping description thereof will be omitted. .

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first, second, etc. are used for the purpose of distinguishing one component from another, not in a limiting sense.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following examples, the singular expression includes the plural expression unless the context clearly dictates otherwise.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have means that the features or components described in the specification are present, and the possibility that one or more other features or components will be added is not excluded in advance.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. In the following embodiments, when it is said that a part such as a film, region, or component is on or on another part, not only when it is directly on the other part, but also another film, region, component, etc. is interposed therebetween. Including cases where there is

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the size of the components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present invention is not necessarily limited to the illustrated bar.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다. In cases where certain embodiments may be implemented otherwise, a specific process sequence may be performed different from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order opposite to the order described.

도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating an organic light emitting display device 1 according to an exemplary embodiment.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(1)의 기판(10) 상에는 복수의 화소(P)가 포함되어 화상을 표시하는 표시 영역(DA)이 구비된다. 표시 영역(DA)은 밀봉 라인(SL) 내부에 형성되고, 밀봉 라인(SL)을 따라 표시 영역(DA)을 봉지하는 봉지 부재(미도시)가 구비된다. 표시 영역(DA)에는 박막트랜지스터 및 유기 발광 소자가 복수개의 화소(P)를 구성하여 배열되어 있다.Referring to FIG. 1 , a display area DA including a plurality of pixels P and displaying an image is provided on a substrate 10 of the organic light emitting diode display 1 according to the first exemplary embodiment of the present invention. The display area DA is formed inside the sealing line SL, and an encapsulation member (not shown) sealing the display area DA is provided along the sealing line SL. In the display area DA, a thin film transistor and an organic light emitting diode are arranged to form a plurality of pixels P.

도 2는 본 발명의 일 실시예에 따른 하나의 화소를 구성하는 등가 회로를 예시한 도면이다.2 is a diagram illustrating an equivalent circuit constituting one pixel according to an embodiment of the present invention.

복수개의 화소(P)는 스위칭 트랜지스터(M1), 구동 트랜지스터(M2), 저장 캐패시터(Cst) 및 발광 소자(OLED)를 포함할 수 있다.The plurality of pixels P may include a switching transistor M1 , a driving transistor M2 , a storage capacitor Cst, and a light emitting device OLED.

본 발명의 일 실시예에 따르면, 스캔 라인(Sn)의 신호가 활성화되면, 스위칭 트랜지스터(M1)을 통해서 데이터 배선(Dm)의 전압 레벨이 저장 커패시터(Cst)에 저장된다. 구동 트랜지스터(M2)는 저장 커패시터(Cst)에 저장된 전압 레벨에 의해 결정되는 게이트-소스 간 전압(Vgs) 에 따라 발광 전류(IOLED)를 생성하여 발광 소자(OLED)에 출력한다. 본 발명의 일 실시예에 의하면, 발광 소자(OLED)는 유기 발광 다이오드일 수 있다.According to an embodiment of the present invention, when the signal of the scan line Sn is activated, the voltage level of the data line Dm is stored in the storage capacitor Cst through the switching transistor M1. The driving transistor M2 generates a light emitting current I OLED according to the gate-source voltage Vgs determined by the voltage level stored in the storage capacitor Cst, and outputs the generated light emitting current I OLED to the light emitting device OLED. According to an embodiment of the present invention, the light emitting device (OLED) may be an organic light emitting diode.

발광 소자(OLED)를 구동하기 위해서는 주어진 한 프레임의 시간 동안 스캔 라인(Sn)에 인가되는 게이트 신호에 의해 스위칭 트랜지스터(M1)가 순차적으로 ON/OFF 되어야 하고, 스위칭 트랜지스터(M1)가 ON 되어 있는 시간 동안 데이터 라인(Dn)에 인가되는 데이터 전압을 구동 트랜지스터(M2)에 연결된 저장 커패시터(Cst)에 저장할 수 있어야 한다. 스위칭 트랜지스터(M1) 및 구동 트랜지스터(M2)는 박막트랜지스터(thin film transistor)로 구비될 수 있다.In order to drive the light emitting device OLED, the switching transistor M1 must be sequentially turned ON/OFF by the gate signal applied to the scan line Sn during a given frame time, and the switching transistor M1 must be turned on. It should be possible to store the data voltage applied to the data line Dn for a time in the storage capacitor Cst connected to the driving transistor M2. The switching transistor M1 and the driving transistor M2 may be provided as thin film transistors.

그러나, 유기 발광 표시 장치(1)의 해상도 및 사이즈가 증가함에 따라 스캔 라인(Sn)의 전압 강하로 인해 주어진 시간 안에 복수개의 화소(P)에 존재하는 스위칭 트랜지스터(M1)들의 일괄적인 ON/OFF가 불가능할 수 있다. 이를 개선하기 위해, 스캔 라인(Sn)과 같은 배선들의 저항을 줄이기 위해 고전도성 배선을 사용하거나 배선의 두께를 증가시킬 수 있다. 또한, 오버랩되는 배선들 간에 발생하는 기생 커패시턴스(parasitic capacitance)을 줄이기 위해 절연체의 두께를 증가시키거나, 배선에 연결된 박막트랜지스터의 기생 커패시턴스를 감소시킬 필요가 있다.However, as the resolution and size of the organic light emitting diode display 1 increase, due to the voltage drop of the scan line Sn, the switching transistors M1 present in the plurality of pixels P are collectively turned on/off within a given time. may be impossible To improve this, high-conductivity wiring may be used to reduce resistance of wirings such as the scan line Sn, or the thickness of the wiring may be increased. In addition, in order to reduce parasitic capacitance occurring between overlapping wirings, it is necessary to increase the thickness of the insulator or decrease the parasitic capacitance of the thin film transistor connected to the wiring.

도 3는 본 발명의 일 실시예에 따른 박막트랜지스터의 일 예를 나타낸 도면이다.3 is a view showing an example of a thin film transistor according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 제1 트랜지스터(21)는 기판(110) 및 버퍼층(111) 상에 형성되며, 활성층(212a, 212b, 212c), 게이트 절연층(113), 게이트 전극(214), 층간 절연층(115), 소스 전극(216a) 및 드레인 전극(216b)을 포함한다.The first transistor 21 according to an embodiment of the present invention is formed on the substrate 110 and the buffer layer 111 , the active layers 212a , 212b , and 212c , the gate insulating layer 113 , and the gate electrode 214 . , an interlayer insulating layer 115 , a source electrode 216a and a drain electrode 216b.

기판(110)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판으로 구비될 수 있다.The substrate 110 may be formed of a plastic substrate including polyethylen terephthalate (PET), polyethylen naphthalate (PEN), polyimide, etc. as well as a glass substrate.

기판(110)의 상부에 평활한 면을 형성하고 불순 원소가 침투하는 것을 차단하기 위한 버퍼층(111)이 더 구비될 수 있다. 버퍼층(111)은 실리콘질화물 및/또는 실리콘산화물 등으로 단층 또는 복수층으로 형성될 수 있다.A buffer layer 111 for forming a smooth surface on the upper portion of the substrate 110 and blocking impurity elements from penetrating may be further provided. The buffer layer 111 may be formed of a single layer or a plurality of layers made of silicon nitride and/or silicon oxide.

버퍼층(111) 상에 활성층(212a, 212b, 212c)이 구비된다. 활성층(212)은 제1 실리콘 활성층(212a), 제2 실리콘 활성층(212b) 및 산화물 활성층(212c)를 포함하다. 산화물 활성층(212c)은 제1 실리콘 활성층(212a)와 제2 실리콘 활성층(212b) 사이의 공간에 위치할 수 있다.Active layers 212a, 212b, and 212c are provided on the buffer layer 111 . The active layer 212 includes a first silicon active layer 212a, a second silicon active layer 212b, and an oxide active layer 212c. The oxide active layer 212c may be positioned in a space between the first silicon active layer 212a and the second silicon active layer 212b.

제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)을 포함한다. 이때, 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)의 실리콘에 N+ 또는 P+ 이온 불순물이 도핑된 도핑 영역(L1)과 도핑되지 않은 미도핑 영역(L2)를 포함한다. 도핑 영역(L1)은 게이트 전극(214)과 중첩되지 않는 영역으로, 이온 불순물이 도핑되어 전도도가 증가하므로 전자 이동도(mobility)가 우수하다.The first silicon active layer 212a and the second silicon active layer 212b include amorphous silicon or poly silicon. In this case, the first silicon active layer 212a and the second silicon active layer 212b include a doped region L1 in which an N+ or P+ ion impurity is doped into silicon and an undoped region L2 which is not doped. The doped region L1 is a region that does not overlap the gate electrode 214 and is doped with ionic impurities to increase conductivity, and thus has excellent electron mobility.

제1 실리콘 활성층(212a)과 제2 실리콘 활성층(212b) 사이의 공간을 메우는 산화물 활성층(212c)은 산화물 반도체를 포함할 수 있다. 예를 들어 산화물 활성층(212c)은 G-I-Z-O[a(In2O3)b(Ga2O3)c(ZnO)층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)를 포함할 수 있으며, 이외에도 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.The oxide active layer 212c filling the space between the first silicon active layer 212a and the second silicon active layer 212b may include an oxide semiconductor. For example, the oxide active layer 212c is a GIZO [a(In2O3)b(Ga2O3)c(ZnO) layer] (a, b, and c are real numbers satisfying the conditions of a≥0, b≥0, c>0, respectively) ), and in addition to zinc (Zn), indium (In), gallium (Ga), tin (Sn), cadmium (Cd), germanium (Ge), or hafnium (Hf) 12, 13, 14 groups such as oxides of materials selected from metal elements and combinations thereof.

산화물 활성층(212c)이 게이트 전극(214)과 중첩되는 영역 및 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)의 미도핑 영역(L2)는 제1 트랜지스터(21)의 채널 영역(LT)을 형성한다.The region where the oxide active layer 212c overlaps the gate electrode 214 and the undoped region L2 of the first silicon active layer 212a and the second silicon active layer 212b are the channel region LT of the first transistor 21 . ) to form

활성층(212a, 212b, 212c) 상에 게이트 절연층(113)이 구비된다. 게이트 절연층(113)은 단층 또는 복수층의 무기 절연층으로 구비되고, 게이트 절연층(113)을 형성하는 무기 절연층으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있다.A gate insulating layer 113 is provided on the active layers 212a, 212b, and 212c. The gate insulating layer 113 is provided as a single or multiple inorganic insulating layers, and the inorganic insulating layers forming the gate insulating layer 113 include SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST. , PZT, etc. may be included.

게이트 절연층(113) 상에 게이트 전극(214)이 구비된다. 게이트 전극(214)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 복수층으로 형성될 수 있다.A gate electrode 214 is provided on the gate insulating layer 113 . The gate electrode 214 may include, for example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), or neodymium (Nd). , iridium (Ir), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu) at least one metal selected from a single layer or multiple layers can be formed with

게이트 전극(214) 상에 층간 절연층(115)이 구비된다. 층간 절연층(115)은 단층 또는 복수층의 무기 절연층으로 구비되고, 층간 절연층(115)을 형성하는 무기 절연층으로는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, PZT 등이 포함될 수 있다.An interlayer insulating layer 115 is provided on the gate electrode 214 . The interlayer insulating layer 115 is provided as a single or multiple inorganic insulating layers, and inorganic insulating layers forming the interlayer insulating layer 115 include SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST. , PZT, etc. may be included.

층간 절연층(115) 상에는 소스 전극(216a) 및 드레인 전극(216b)이 구비된다. 소스 전극(216a) 및 드레인 전극(216b)은 게이트 절연층(113) 및 층간 절연층(115)에 구비된 콘택홀을 통해 각각 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)에 연결된다.A source electrode 216a and a drain electrode 216b are provided on the interlayer insulating layer 115 . The source electrode 216a and the drain electrode 216b are connected to the first silicon active layer 212a and the second silicon active layer 212b through contact holes provided in the gate insulating layer 113 and the interlayer insulating layer 115, respectively. do.

소스 전극(216a) 및 드레인 전극(216b)은, 전자 이동도가 다른 이종의 금속층이 2층 이상 형성된 것일 수 있다. 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.The source electrode 216a and the drain electrode 216b may be formed of two or more heterogeneous metal layers having different electron mobility. For example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium Two or more metal layers selected from (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu), and alloys thereof may be formed.

도 3의 제1 트랜지스터(21)와 같이 게이트와 중첩되지 않는 도핑 영역(L1)에만 N+ 혹은 P+ 이온 불순물을 도핑하는 경우, 도핑 영역(L1)은 전자 이동도가 높고, 미도핑 영역(L2)은 절연체로 작용하므로, 게이트 전극과 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)은 영역은 기생 커패시턴스를 형성하지 않는다.When N+ or P+ ion impurities are doped only in the doped region L1 that does not overlap the gate as in the first transistor 21 of FIG. 3 , the doped region L1 has high electron mobility and the undoped region L2 Since silver acts as an insulator, the region between the gate electrode and the first silicon active layer 212a and the second silicon active layer 212b does not form a parasitic capacitance.

또한, 제1 트랜지스터(21)는 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)의 도핑 영역(L1)에 이온 불순물을 도핑함으로써 소스 전극(216a) 및 드레인 전극(216b)과 채널 영역으로 동작하는 산화물 활성층(212c) 사이의 저항을 감소시켜 제1 트랜지스터(21)가 ON 되었을 때의 전류를 증가시킬 수 있다. 즉, 실리콘 반도체를 이온 도핑하여 사용함으로써 산화물 반도체에 이온 불순물을 도핑하는 경우보다 전도도를 개선하는 동시에 소자 신뢰성을 향상시킬 수 있다.In addition, the first transistor 21 is formed by doping the doped region L1 of the first silicon active layer 212a and the second silicon active layer 212b with ionic impurities, thereby forming the source electrode 216a and the drain electrode 216b and the channel region. By reducing the resistance between the oxide active layer 212c, which operates as , it is possible to increase the current when the first transistor 21 is turned on. That is, when the silicon semiconductor is ion-doped and used, conductivity can be improved and device reliability can be improved compared to the case where the oxide semiconductor is doped with ionic impurities.

또한, 제1 트랜지스터(21)는 채널 영역(LT)에 산화물 활성층(212c)이 존재하므로, 채널 영역(LT)에 실리콘만 구비되는 경우보다 박막트랜지스터가 OFF 되었을 때의 누설 전류가 억제될 수 있다.In addition, since the oxide active layer 212c is present in the channel region LT of the first transistor 21 , leakage current when the thin film transistor is turned off can be suppressed compared to when only silicon is provided in the channel region LT. .

도 4(a) 및 도 4(b)는 본 발명의 비교예를 나타낸 도면이다. 도 4(a) 및 도 4(b)의 비교예에서, 도 3와 같은 도면부호는 같은 구성을 의미할 수 있다.4 (a) and 4 (b) are views showing a comparative example of the present invention. In the comparative example of FIGS. 4A and 4B , the same reference numerals as in FIG. 3 may mean the same configuration.

도 4(a)는 도 3의 트랜지스터(21)의 제1 비교예에 따른 박막트랜지스터(31)를 도시하고 있다.FIG. 4A shows the thin film transistor 31 according to the first comparative example of the transistor 21 of FIG. 3 .

도 4(a)의 제2 트랜지스터(22)는 도 3과 달리 활성층으로 단일 실리콘 활성층(222)을 구비한다. 실리콘 활성층(222)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있다. 실리콘 활성층(222)은 가운데의 채널 영역(LT)과, 채널 영역의 외측에 이온 불순물이 도핑된 도핑 영역(L1)을 포함할 수 있다. 이때, 도핑 영역(L1)은 소스 영역(좌측 L1) 및 드레인 영역(우측 L1)을 포함하고, 도핑 영역(L1)에는 상부의 게이트 전극(224)을 마스크로 하여 N+ 또는 P+ 이온 불순물이 도핑되므로 전도도가 증가될 수 있다.Unlike FIG. 3 , the second transistor 22 of FIG. 4A includes a single silicon active layer 222 as an active layer. The silicon active layer 222 may be formed of a semiconductor including amorphous silicon or crystalline silicon. The silicon active layer 222 may include a central channel region L T and a doped region L1 doped with ionic impurities outside the channel region. At this time, the doped region L1 includes a source region (left L1) and a drain region (right L1), and the doped region L1 is doped with N+ or P+ ion impurities using the upper gate electrode 224 as a mask. Conductivity may be increased.

실리콘 활성층(222)의 소스 도핑 영역(L1)은 게이트 절연층(113) 및 층간 절연층(115)에 형성된 콘택홀을 통해 소스 전극(226a) 및 드레인 전극(226b)과 접촉된다.The source doped region L1 of the silicon active layer 222 is in contact with the source electrode 226a and the drain electrode 226b through contact holes formed in the gate insulating layer 113 and the interlayer insulating layer 115 .

제2 트랜지스터(22)의 실리콘 활성층(222)은 전자 이동도가 우수하지만, 고전압에서 누설 전류가 발생하여 박막트랜지스터의 구동 시 저장 캐패시터(Cst)에 저장된 전압이 변화 혹은 감소될 수 있다. 따라서, 전압의 변화를 방지하기 위해 저장 캐패시터(Cst)의 사이즈를 증가시킬 필요가 있으나, 이는 한정된 유기 발광 표시 장치(1)의 공간에서 개구율의 감소를 가져와 유기 발광 표시 장치(1)의 수명을 감소시키고 구동 전압의 증가로 인하여 소비 전력이 감소된다. 따라서, 누설 전류의 발생을 억제하기 위하여 전자 이동도는 낮지만 누설 전류 억제 특성이 우수한 산화물 반도체를 스위칭 트랜지스터의 활성층으로 사용할 수 있다.Although the silicon active layer 222 of the second transistor 22 has excellent electron mobility, leakage current occurs at a high voltage, and thus the voltage stored in the storage capacitor Cst may be changed or reduced when the thin film transistor is driven. Therefore, it is necessary to increase the size of the storage capacitor Cst in order to prevent a change in voltage, but this results in a decrease in the aperture ratio in the limited space of the organic light emitting diode display 1 , thereby prolonging the lifespan of the organic light emitting display apparatus 1 . and the power consumption is reduced due to the increase of the driving voltage. Therefore, in order to suppress the occurrence of leakage current, an oxide semiconductor having low electron mobility but excellent leakage current suppression characteristics may be used as the active layer of the switching transistor.

도 4(b)는 도 3의 트랜지스터(21)의 제2 비교예에 따른 트랜지스터(23)를 도시하고 있다.FIG. 4B shows a transistor 23 according to a second comparative example of the transistor 21 of FIG. 3 .

도 4(b)의 박막트랜지스터는 버퍼층(111) 상에 게이트 전극(231)이 형성된다. 또한, 게이트 절연층(113)을 사이에 두고 게이트 전극(232) 상부에 산화물 활성층(234)가 구비된다.In the thin film transistor of FIG. 4B , the gate electrode 231 is formed on the buffer layer 111 . In addition, an oxide active layer 234 is provided on the gate electrode 232 with the gate insulating layer 113 interposed therebetween.

산화물 활성층(234)은 산화물 반도체를 포함할 수 있다. 예를 들어 산화물 활성층(234)은 G-I-Z-O[a(In2O3)b(Ga2O3)c(ZnO)층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)를 포함할 수 있으며, 이외에도 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.The oxide active layer 234 may include an oxide semiconductor. For example, the oxide active layer 234 is a GIZO [a(In2O3)b(Ga2O3)c(ZnO) layer] (a, b, and c are real numbers satisfying the conditions of a≥0, b≥0, c>0, respectively) ), and in addition to zinc (Zn), indium (In), gallium (Ga), tin (Sn), cadmium (Cd), germanium (Ge), or hafnium (Hf) 12, 13, 14 groups such as oxides of materials selected from metal elements and combinations thereof.

산화물 활성층(234)는 상에 층간 절연층(115)이 구비되고, 층간 절연층(115)에 형성된 컨택홀을 통해 소스 전극(236a) 및 드레인 전극(236b)와 산화물 활성층(234)이 접촉된다. 도 4(b)의 실시예에서, 층간 절연층(115)은 소스 전극(236a) 및 드레인 전극(236b)의 패터닝 시 산화물 활성층(234)을 보호하기 위한 에지 스탑층(etch stop layer)으로 역할할 수 있다.The oxide active layer 234 is provided with an interlayer insulating layer 115 thereon, and the source electrode 236a and the drain electrode 236b and the oxide active layer 234 are in contact through a contact hole formed in the interlayer insulating layer 115 . . In the embodiment of FIG. 4B , the interlayer insulating layer 115 serves as an etch stop layer for protecting the oxide active layer 234 when the source electrode 236a and the drain electrode 236b are patterned. can do.

제3 트랜지스터(23)는 박막트랜지스터의 구조 상 게이트 전극(232)과 소스 전극(236a), 드레인 전극(236b)이 절연층을 사이에 두고 중첩되는 오버랩 영역(Lov)이 존재한다. 오버랩 영역(Lov)의 게이트 전극(232)과 소스 전극(236a), 드레인 전극(236b)은 각각 커패시터로 작용하여 기생 커패시턴스를 발생시키므로, 유기 발광 표시 장치(1)의 구동 시 전압 강하(RC load)의 원인이 된다. 도 4 (b)에서 볼 수 있듯이, 바텀게이트 타입의 박막트랜지스터 구조에서 제3 트랜지스터(23)가 ON 상태일 때 산화물 활성층(234)는 도체로 작용하여 게이트 전극(232)-게이트 절연층(113)-산화물 활성층(234)이 커패시터를 형성하며, OFF 상태일 때 게이트 전극(232)-게이트 절연층(113)-산화물 활성층(234)-층간 절연층(115)-소스,드레인 전극(236a, 236b)이 커패시터를 형성하여 기생 커패시턴스가 발생한다.The third transistor 23 has an overlap region Lov in which the gate electrode 232 , the source electrode 236a , and the drain electrode 236b overlap with an insulating layer therebetween due to the structure of the thin film transistor. Since the gate electrode 232 , the source electrode 236a , and the drain electrode 236b of the overlap region Lov each act as a capacitor to generate a parasitic capacitance, a voltage drop RC load when the organic light emitting diode display 1 is driven. ) is the cause of As can be seen in FIG. 4B , in the bottom-gate type thin film transistor structure, when the third transistor 23 is in the ON state, the oxide active layer 234 acts as a conductor, so that the gate electrode 232 - the gate insulating layer 113 is )-Oxide active layer 234 forms a capacitor, and in the OFF state, gate electrode 232-gate insulating layer 113-oxide active layer 234-interlayer insulating layer 115-source and drain electrodes 236a; 236b) forms a capacitor, resulting in parasitic capacitance.

따라서, 도 2에 도시된 박막트랜지스터가 제3 트랜지스터(23)인 경우, 박막트랜지스터가 ON 일 때와 OFF 일 때 기생 커패시턴스로 인해 구동 시 배선에 연결된 저항(레지스턴스)의 값이 증가하며, 대면적 고해상도 디스플레이의 경우 저항과 기생 커패시턴스에 의한 신호 지연으로 인하여 짧은 시간에 스위칭 트랜지스터(Cst)의 ON/OFF가 불가능할 수 있다. 또한, 데이터 라인(Dm)의 신호 전압을 구동 트랜지스터에 연결된 저장 커패시터(Cst)에 저장할 때도 데이터 신호선의 저항 및 기생 커패시턴스에 의한 신호 지연으로 데이터 전압을 충전할 시간이 부족할 수 있다.Therefore, when the thin film transistor shown in FIG. 2 is the third transistor 23, the value of the resistance (resistance) connected to the wiring increases during driving due to parasitic capacitance when the thin film transistor is on and off, and has a large area. In the case of a high-resolution display, it may be impossible to turn on/off the switching transistor Cst in a short time due to signal delay caused by resistance and parasitic capacitance. Also, even when the signal voltage of the data line Dm is stored in the storage capacitor Cst connected to the driving transistor, there may be insufficient time to charge the data voltage due to a signal delay caused by the resistance and parasitic capacitance of the data signal line.

기생 커패시턴스를 감소시키기 위해 게이트 절연층(113)의 두께를 증가시키는 경우 박막트랜지스터의 ON 상태의 전류가 감소하여, 스위칭 트랜지스터(M2)에 연결된 화소 회로(P)에 사용되는 저장 커패시터(Cst)를 빠른 시간에 충전시킬 수 없다. 또한, 신호 지연을 감소시키기 위해 게이트 전극(232) 등 신호 배선의 두께를 증가시킬 수 있지만, 단차에 의한 단락을 방지하기 위해 게이트 절연층(113)의 두께를 증가시켜야 하므로 제3 트랜지스터(23)의 전류 구동 능력이 감소하고 저장 커패시터(Cst)의 충전 시간이 길어진다.When the thickness of the gate insulating layer 113 is increased to reduce the parasitic capacitance, the current in the ON state of the thin film transistor is reduced, so that the storage capacitor Cst used in the pixel circuit P connected to the switching transistor M2 is reduced. It cannot be recharged quickly. In addition, although the thickness of the signal wiring such as the gate electrode 232 can be increased to reduce the signal delay, the thickness of the gate insulating layer 113 must be increased to prevent a short circuit caused by a step, so that the third transistor 23 The current driving ability of the battery decreases and the charging time of the storage capacitor Cst becomes longer.

즉, 기생 저항을 감소시키기 위해 금속 배선(게이트 전극, 소스 전극, 드레인 전극)의 두께를 증가시켜 저항을 감소시킬 수 있지만, 도 4(b)를 참고할 때 게이트 전극(232)의 두께를 증가시키는 경우 단차에 의한 쇼트(short)를 막기 위해 게이트 절연층(113)의 두께를 증가시켜야 한다. 이 경우 제3 트랜지스터(23)의 전류 구동 능력이 감소하여 저장 커패시터를 충전하는 시간이 길어지게 되어 고해상도 대면적 구동이 어려워진다.That is, in order to reduce the parasitic resistance, the resistance can be decreased by increasing the thickness of the metal wiring (gate electrode, source electrode, drain electrode). In this case, the thickness of the gate insulating layer 113 needs to be increased to prevent shorting due to the step difference. In this case, the current driving ability of the third transistor 23 decreases, and thus the time to charge the storage capacitor becomes longer, making it difficult to drive a large area with high resolution.

산화물 활성층(234)을 사용하는 박막트랜지스터의 경우, 상술한 오버랩에 의한 기생 커패시턴스를 저감시키기 위해 도 4(a)와 같은 탑게이트 구조의 박막 트랜지스터를 사용할 수도 있다. 즉, 도 4(a)의 실리콘 활성층(222) 대신 산화물 활성층을 사용할 수 있다. 이와 같은 경우, 게이트 전극을 마스크로 하여 채널 영역(LT)를 제외한 나머지 부분을 도핑 처리하여 도핑 영역(L1)의 저항을 감소시키고 전도성을 증가시킬 수 있다. 그러나, 이와 같은 구조의 박막트랜지스터는 실리콘 활성층(222)을 갖는 제2 트랜지스터(22)와는 달리 도핑을 통해 소스 영역(L1) 및 드레인 영역(L2)의 저항을 낮추는 것이 쉽지 않고, 전도성을 증가시키기 위해 이온 도핑을 수해하였을 때 박막트랜지스터의 특성 편차가 생기거나 신뢰성이 감소할 수 있다.In the case of the thin film transistor using the oxide active layer 234, a thin film transistor having a top gate structure as shown in FIG. That is, an oxide active layer may be used instead of the silicon active layer 222 of FIG. 4A . In this case, by using the gate electrode as a mask to dope the remaining portions except for the channel region L T , the resistance of the doped region L1 may be reduced and conductivity may be increased. However, unlike the second transistor 22 having the silicon active layer 222 in the thin film transistor having such a structure, it is not easy to lower the resistance of the source region L1 and the drain region L2 through doping, and it is difficult to increase the conductivity. When ion doping is performed to prevent harm, the characteristic deviation of the thin film transistor may occur or the reliability may be reduced.

따라서, 본 발명의 일 실시예에 따른 제1 트랜지스터(21)는 제2 트랜지스터(22) 및 제3 트랜지스터(23)의 비교예보다 기생 커패시턴스가 감소하고, ON 상태 시 박막트랜지스터에 흐르는 전류가 능가하며, OFF 상태 시 누설 전류가 저감되는 특징을 가진다.Accordingly, in the first transistor 21 according to an embodiment of the present invention, the parasitic capacitance is reduced compared to the comparative example of the second transistor 22 and the third transistor 23, and the current flowing through the thin film transistor in the ON state exceeds that of the first transistor 21 . In the OFF state, the leakage current is reduced.

도 5는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 단면도를 간략히 나타낸 도면이다.5 is a schematic cross-sectional view of an organic light emitting diode display 1 according to an exemplary embodiment.

도 5의 유기 발광 표시 장치(1)는 제1 트랜지스터 영역(TRs), 제2 트랜지스터 영역(TRd) 및 픽셀 영역(PXL)을 포함할 수 있다. 제1 트랜지스터 영역(TRs)은 도 3에서 상술한 제1 트랜지스터(21)를 포함할 수 있으며, 제2 트랜지스터 영역(TRd)은 도 4(a)에서 상술한 제2 트랜지스터(22)를 포함할 수 있다. 본 발명의 일 실시예에서, 제1 트랜지스터 영역(TRs)에는 스위칭 트랜지스터가 위치하고 제2 트랜지스터 영역(TRd)에는 화소 전극(251)과 연결되는 구동 트랜지스터가 위치할 수 있다. 픽셀 영역(PXL)에는 발광 소자(25)가 위치하며, 발광 소자(25)는 화소 전극(251), 중간층(252) 및 대향 전극(253)을 포함할 수 있다.The organic light emitting diode display 1 of FIG. 5 may include a first transistor region TRs, a second transistor region TRd, and a pixel region PXL. The first transistor region TRs may include the first transistor 21 described with reference to FIG. 3 , and the second transistor region TRd may include the second transistor 22 described with reference to FIG. 4A . can In an embodiment of the present invention, a switching transistor may be positioned in the first transistor region TRs and a driving transistor connected to the pixel electrode 251 may be positioned in the second transistor region TRd. A light emitting device 25 is positioned in the pixel region PXL, and the light emitting device 25 may include a pixel electrode 251 , an intermediate layer 252 , and a counter electrode 253 .

제1 트랜지스터 영역(TRs)에는 제1 트랜지스터(21)가 구비된다. 제1 트랜지스터(21)는 제2 트랜지스터(22)보다 박막트랜지스터의 OFF 시 누설 전류가 작다. 따라서, 누설 전류가 억제 특성이 중요한 스위칭 트랜지스터(M1)으로는 제1 트랜지스터(21)가 사용되고, 누설 전류의 영향이 적은 구동 트랜지스터(M2)로는 전자 이동도가 높은 제2 트랜지스터(22)를 사용할 수 있다. 또한, 도 5와 같은 구조의 유기 발광 표시 장치(1)는 스위칭 트랜지스터(M1)으로 역할하는 제1 트랜지스터(21)는 누설 전류가 억제되는 동시에 기생 커패시턴스가 발생하지 않으므로 대면적 유기 발광 표시 장치(1)의 구동에 적합하다.The first transistor 21 is provided in the first transistor region TRs. The first transistor 21 has a smaller leakage current when the thin film transistor is OFF than the second transistor 22 . Accordingly, the first transistor 21 is used as the switching transistor M1, in which leakage current suppression characteristics are important, and the second transistor 22 with high electron mobility is used as the driving transistor M2, which is less affected by the leakage current. can In addition, in the organic light emitting diode display 1 having the structure shown in FIG. 5 , the first transistor 21 serving as the switching transistor M1 suppresses leakage current and does not generate parasitic capacitance. 1) is suitable for driving.

이하, 도 6a 내지 도 6g를 참조하여 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.Hereinafter, a method of manufacturing the organic light emitting diode display 1 according to an exemplary embodiment of the present invention will be described with reference to FIGS. 6A to 6G .

도 6a는 본 실시예에 따른 유기 발광 표시 장치(1)의 제1 마스크 공정을 개략적으로 도시한 단면도이다. 6A is a cross-sectional view schematically illustrating a first mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6a를 참조하면, 기판(110) 상에 버퍼층(111)을 형성하고, 버퍼층(111) 상에 실리콘 반도체층(미도시)을 형성한 후, 실리콘 반도체층(미도시)을 패터닝하여 제1 트랜지스터(21)의 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)과 제2 트랜지스터(22)의 실리콘 활성층(222)을 형성한다. Referring to FIG. 6A , a buffer layer 111 is formed on a substrate 110 , a silicon semiconductor layer (not shown) is formed on the buffer layer 111 , and then a silicon semiconductor layer (not shown) is patterned to form a first The first silicon active layer 212a and the second silicon active layer 212b of the transistor 21 and the silicon active layer 222 of the second transistor 22 are formed.

상기 도면에는 도시되어 있지 않지만, 반도체층(미도시) 상에 포토레지스터(미도시)가 도포된 후, 제1 포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 반도체층(미도시)을 패터닝하여, 전술한 제1 실리콘 활성층(212a), 제2 실리콘 활성층(212b) 및 실리콘 활성층(222)이 형성된다. 포토리소그라피에 의한 제1 마스크 공정은 제1 포토마스크(미도시)에 노광 장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다. Although not shown in the figure, after a photoresist (not shown) is applied on the semiconductor layer (not shown), the semiconductor layer (not shown) is patterned by a photolithography process using a first photomask (not shown). Thus, the first silicon active layer 212a, the second silicon active layer 212b and the silicon active layer 222 described above are formed. In the first mask process by photolithography, after exposure to a first photomask (not shown) with an exposure apparatus (not shown), developing, etching, and stripping or ashing, etc. It goes through the same series of processes.

실리콘 반도체층(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.The silicon semiconductor layer (not shown) may be made of amorphous silicon or poly silicon. In this case, the crystalline silicon may be formed by crystallizing amorphous silicon. Methods for crystallizing amorphous silicon include RTA (rapid thermal annealing) method, SPC (solid phase crystallization) method, ELA (excimer laser annealing) method, MIC (metal induced crystallization) method, MILC (metal induced lateral crystallization) method, SLS (SLS) method It can be crystallized by various methods such as sequential lateral solidification).

도 6b는 본 실시예에 따른 유기 발광 표시 장치(1)의 제2 마스크 공정을 개략적으로 도시한 단면도이다.6B is a cross-sectional view schematically illustrating a second mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6a의 제1 마스크 공정의 결과물 상에 산화물 반도체층(미도시)을 형성한 후, 산화물 반도체층(미도시)을 패터닝하여 제1 트랜지스터(21)의 산화물 활성층(212c)을 형성한다. 산화물 활성층(212c)은 제1 실리콘 활성층(212a)과 제2 실리콘 활성층(212b)의 사이 공간에 위치하며, 도 6b에서 볼 수 있는 바와 같이 활성층(212a)과 제2 실리콘 활성층(212b)과 일부 중첩되도록 형성될 수 있다.After an oxide semiconductor layer (not shown) is formed on the result of the first mask process of FIG. 6A , the oxide semiconductor layer (not shown) is patterned to form an oxide active layer 212c of the first transistor 21 . The oxide active layer 212c is positioned in the space between the first silicon active layer 212a and the second silicon active layer 212b, and as can be seen in FIG. 6B , the active layer 212a and the second silicon active layer 212b and a portion It may be formed to overlap.

산화물 활성층(212c)은 산화물 반도체를 포함할 수 있다. 예를 들어 반도체층(미도시)은 G-I-Z-O[a(In2O3)b(Ga2O3)c(ZnO)층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)를 포함할 수 있으며, 이외에도 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.The oxide active layer 212c may include an oxide semiconductor. For example, the semiconductor layer (not shown) is a GIZO [a(In2O3)b(Ga2O3)c(ZnO) layer] (a, b, and c are each real number), in addition to zinc (Zn), indium (In), gallium (Ga), tin (Sn), cadmium (Cd), germanium (Ge), or hafnium (Hf) 12, 13, 14 oxides of materials selected from group metal elements and combinations thereof.

도 6c는 본 실시예에 따른 유기 발광 표시 장치(1)의 제3 마스크 공정을 개략적으로 도시한 단면도이다. 6C is a cross-sectional view schematically illustrating a third mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6b의 제2 마스크 공정의 결과물 상에 게이트 절연층(113)을 형성하고, 게이트 절연층(113) 상에 제1 금속층(미도시)을 적층한 후 이를 패터닝한다. 이때, 제1 금속층(미도시)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.A gate insulating layer 113 is formed on the resultant of the second mask process of FIG. 6B , and a first metal layer (not shown) is stacked on the gate insulating layer 113 and then patterned. At this time, the first metal layer (not shown) is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), One or more metals selected from iridium (Ir), chromium (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu) are formed in a single layer or in multiple layers can be

패터닝 결과, 게이트 절연층(113) 상에 제1 트랜지스터(21)의 게이트 전극(214) 및 제2 트랜지스터(22)의 게이트 전극(224)이 형성된다.As a result of the patterning, the gate electrode 214 of the first transistor 21 and the gate electrode 224 of the second transistor 22 are formed on the gate insulating layer 113 .

상기와 같은 구조물 위에 이온 불순물이 도핑 된다. 이온 불순물은 N+ 또는 P+ 이온을 도핑할 수 있는데, 1×1015 atoms/㎠ 이상의 농도로 제1 실리콘 활성층(212a), 제2 실리콘 활성층(212b) 및 실리콘 활성층(222)을 타겟으로 하여 도핑한다.An ionic impurity is doped on the structure as described above. The ionic impurities may be doped with N+ or P+ ions. The first silicon active layer 212a, the second silicon active layer 212b, and the silicon active layer 222 are doped at a concentration of 1×10 15 atoms/cm 2 or more as a target.

게이트 전극(214) 및 게이트 전극(224)을 셀프-얼라인(self-align) 마스크로 사용하여 제1 실리콘 활성층(212a), 제2 실리콘 활성층(212b), 실리콘 활성층(222)에 이온 불순물을 도핑함으로써 도핑 영역(L1)은 전자 이동도가 증가한다. 제1 트랜지스터(21) 및 제2 트랜지스터(22)에서 도핑 영역(L1)을 제외한 나머지 영역은 채널 영역(L2)이 된다.Ion impurities are applied to the first silicon active layer 212a, the second silicon active layer 212b, and the silicon active layer 222 using the gate electrode 214 and the gate electrode 224 as a self-aligning mask. By doping, electron mobility of the doped region L1 is increased. In the first transistor 21 and the second transistor 22 , except for the doped region L1 , the remaining region becomes the channel region L2 .

도 6d는 본 실시예에 따른 유기 발광 표시 장치(1)의 제4 마스크 공정을 개략적으로 도시한 단면도이다. 6D is a cross-sectional view schematically illustrating a fourth mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6c의 제3 마스크 공정의 결과물 상에 층간 절연층(115)을 형성하고, 층간 절연층(115)을 패터닝하여 제1 실리콘 활성층(212a) 및 제2 실리콘 활성층(212b)을 노출시키는 개구를 형성한다.An interlayer insulating layer 115 is formed on the result of the third mask process of FIG. 6C , and an opening exposing the first silicon active layer 212a and the second silicon active layer 212b is formed by patterning the interlayer insulating layer 115 . to form

도 6e는 본 실시예에 따른 유기 발광 표시 장치(1)의 제5 마스크 공정의 결과를 개략적으로 도시한 단면도이다. 6E is a cross-sectional view schematically illustrating a result of a fifth mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6e를 참조하면, 도 6d의 제4 마스크 공정의 결과물 상에 제2 금속층(미도시)을 형성하고, 제2 금속층(미도시)을 패터닝하여 제1 트랜지스터(21)의 소스 전극(216a)과 드레인 전극(216b), 제2 트랜지스터(22)의 소스 전극(226a)과 드레인 전극(226b)을 동시에 형성한다. Referring to FIG. 6E , a second metal layer (not shown) is formed on the result of the fourth mask process of FIG. 6D and the second metal layer (not shown) is patterned to form the source electrode 216a of the first transistor 21 . and a drain electrode 216b, and a source electrode 226a and a drain electrode 226b of the second transistor 22 are simultaneously formed.

제2 금속층(미도시)은 전자 이동도가 다른 이종의 금속층이 2층 이상 형성된 것일 수 있다. 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.The second metal layer (not shown) may be formed of two or more heterogeneous metal layers having different electron mobility. For example, aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium Two or more metal layers selected from (Cr), nickel (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), copper (Cu), and alloys thereof may be formed.

도 6f는 본 실시예에 따른 유기 발광 표시 장치(1)의 제6 마스크 공정의 결과를 개략적으로 도시한 단면도이다.6F is a cross-sectional view schematically illustrating a result of the sixth mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6f를 참조하면, 도 6e의 제5 마스크 공정의 결과물 상에 평탄화층(117)을 형성하고, 평탄화층(117)을 패터닝하여 제2 트랜지스터(22)의 소스 전극(226s) 혹은 드레인 전극(226d)를 노출시키는 콘택홀을 형성한다.Referring to FIG. 6F , a planarization layer 117 is formed on the resultant of the fifth mask process of FIG. 6E , and the planarization layer 117 is patterned to form a source electrode 226s or a drain electrode ( 226d) is formed to expose a contact hole.

평탄화층(117)은 유기 절연층으로 형성하여 평탄화막으로도 기능할 수 있다. 유기 절연층으로는 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 사용될 수 있다.The planarization layer 117 may be formed of an organic insulating layer to function as a planarization layer. As an organic insulating layer, general-purpose polymers (PMMA, PS), polymer derivatives having phenol groups, acrylic polymers, imide polymers, aryl ether polymers, amide polymers, fluorine polymers, p-xylene polymers, vinyl alcohol polymers and blends thereof, etc. may be used.

도 6g는 본 실시예에 따른 유기 발광 표시 장치(1)의 제7 마스크 공정의 결과를 개략적으로 도시한 단면도이다. 6G is a cross-sectional view schematically illustrating a result of the seventh mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6f의 제6 마스크 공정의 결과물 상에 제3 도전층(미도시)을 형성한 후, 제3 도전층(미도시)을 패터닝하여 평탄화층(117)에 형성된 콘택홀을 통해 제2 소스 전극(226s) 혹은 제2 드레인 전극(226d)와 접촉하는 화소 전극(231)을 생성한다.After forming a third conductive layer (not shown) on the result of the sixth mask process of FIG. 6F , the third conductive layer (not shown) is patterned to pass through a contact hole formed in the planarization layer 117 , the second source electrode A pixel electrode 231 in contact with the 226s or the second drain electrode 226d is generated.

제3 도전층(미도시)은 본 발명의 표시 장치가 배면 발광형인 경우 투명 전극으로 구비되고 전면 발광형인 경우 반사형 전극으로 구비될 수 있다.The third conductive layer (not shown) may be provided as a transparent electrode when the display device of the present invention is a bottom emission type, or a reflective electrode when the display device is a top emission type.

배면 발광형인 경우 제3 도전층(미도시)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 혹은, 화소 전극(231)은 투명 도전성 산화물층/반투과 금속층/투명 도전성 산화물층으로 구성된 3중 구조로 구비될 수 있다.In the case of the bottom emission type, the third conductive layer (not shown) includes indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium oxide: In2O3), indium gallium oxide (IGO), and aluminum zinc oxide (AZO) may include at least one selected from the group consisting of. Alternatively, the pixel electrode 231 may have a triple structure including a transparent conductive oxide layer/a transflective metal layer/a transparent conductive oxide layer.

전면 발광형인 경우 제3 도전층(미도시)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 마그네슘(Mg) 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 인듐틴옥사이드(ITO), 인듐징크옥사이드(IZO), 징크옥사이드(ZnO), 인듐옥사이드(In2O3), 인듐갈륨옥사이드(IGO) 혹은 알루미늄징크옥사이드(AZO)를 형성할 수 있다.In the case of the top emission type, the third conductive layer (not shown) is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium ( After forming a reflective film with Nd), iridium (Ir), chromium (Cr), magnesium (Mg) and their compounds, indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO) , indium oxide (In2O3), indium gallium oxide (IGO), or aluminum zinc oxide (AZO) can be formed.

*도 6h는 본 실시예에 따른 유기 발광 표시 장치(1)의 제8 마스크 공정의 결과를 개략적으로 도시한 단면도이다. * FIG. 6H is a cross-sectional view schematically illustrating a result of the eighth mask process of the organic light emitting diode display 1 according to the present exemplary embodiment.

도 6g의 제7 마스크 공정의 결과물 상에 화소 정의막(119)을 형성한 후, 화소 전극(231) 상부를 노출시키는 개구를 형성하는 제8 마스크 공정을 실시한다. After the pixel defining layer 119 is formed on the result of the seventh mask process of FIG. 6G , an eighth mask process of forming an opening exposing the upper portion of the pixel electrode 231 is performed.

화소 정의막(119)은 화소 정의막(pixel define layer) 역할을 하는 것으로, 예를 들어, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함하는 유기 절연층으로 형성될 수 있다.The pixel defining layer 119 serves as a pixel defining layer, and for example, general general-purpose polymers (PMMA, PS), polymer derivatives having a phenol group, acrylic polymers, imide-based polymers, and aryl ether-based polymers. It may be formed of an organic insulating layer including a polymer, an amide-based polymer, a fluorine-based polymer, a p-xylene-based polymer, a vinyl alcohol-based polymer, and a blend thereof.

도 6h의 제8 마스크 공정의 결과물 상에 도 5와 같이 유기 발광층(미도시)을 포함하는 중간층(252)을 형성하고, 대향 전극(253)을 형성한다.As shown in FIG. 5 , an intermediate layer 252 including an organic emission layer (not shown) is formed on the resultant of the eighth mask process of FIG. 6H , and a counter electrode 253 is formed.

중간층(252)은 적색, 녹색 또는 청색 광을 방출하는 유기 발광층을 포함하며, 유기 발광층은 저분자 유기물 또는 고분자 유기물을 사용할 수 있다. 유기 발광층이 저분자 유기물로 형성된 저분자 유기층인 경우에는 유기 발광층을 중심으로 화소 전극(251)의 방향으로 홀 수송층(hole transport layer: HTL) 및 홀 주입층(hole injection layer:HIL)등이 위치하고, 대향 전극(233)의 방향으로 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer:EIL) 등이 적층된다. 물론, 이들 홀 주입층, 홀 수송층, 전자 수송층, 전자 주입층 외에도 다양한 층들이 필요에 따라 적층되어 형성될 수 있다.The intermediate layer 252 includes an organic light emitting layer emitting red, green, or blue light, and the organic light emitting layer may use a low molecular weight organic material or a high molecular weight organic material. When the organic light emitting layer is a low molecular weight organic layer formed of a low molecular weight organic material, a hole transport layer (HTL) and a hole injection layer (HIL) are positioned in the direction of the pixel electrode 251 with respect to the organic light emitting layer and face each other. An electron transport layer (ETL) and an electron injection layer (EIL) are stacked in the direction of the electrode 233 . Of course, various layers in addition to the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be stacked as needed.

한편, 상술한 실시예에서는 각 화소 별로 별도의 유기 발광층이 형성된 경우를 예로 설명하였다. 이 경우에는 화소 별로 적색, 녹색 및 청색의 광을 각각 방출할 수 있으며, 적색, 녹색 및 청색의 광을 방출하는 화소 그룹이 하나의 단위 화소를 이룰 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 유기 발광층이 화소 전체에 공통으로 형성될 수 있다. 예를 들어, 적색, 녹색, 및 청색의 광을 방출하는 복수의 유기 발광층이 수직으로 적층되거나 혼합되어 형성되어 백색광을 방출할 수 있다. 물론, 백색광을 방출하기 위한 색의 조합은 상술한 바에 한정되지 않는다. 한편, 이 경우 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나 컬러필터가 별도로 구비될 수 있다. Meanwhile, in the above-described embodiment, a case in which a separate organic light emitting layer is formed for each pixel has been described as an example. In this case, red, green, and blue light may be emitted for each pixel, and a pixel group emitting red, green, and blue light may form one unit pixel. However, the present invention is not limited thereto, and the organic emission layer may be formed in common throughout the pixels. For example, a plurality of organic light emitting layers emitting red, green, and blue light may be vertically stacked or formed to be mixed to emit white light. Of course, the combination of colors for emitting white light is not limited to the above. Meanwhile, in this case, a color conversion layer or a color filter for converting the emitted white light into a predetermined color may be separately provided.

중간층(252) 상에는 화소 전극(241)과 대향하는 대향 전극(253)이 구비된다. 대향 전극(253)도 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 유기 발광막을 향하도록 얇게 증착한 후, 그 위에 ITO, IZO, ZnO 또는 In2O3 등의 투명 도전성 산화물로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고 반사형 전극으로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 전면 증착하여 형성한다. 그러나, 반드시 이에 한정되는 것은 아니며, 화소 전극(241) 및 대향 전극(233)으로 전도성 폴리머 등 유기물을 사용할 수도 있다.A counter electrode 253 facing the pixel electrode 241 is provided on the intermediate layer 252 . The counter electrode 253 may also be provided as a transparent electrode or a reflective electrode. When used as a transparent electrode, metals having a small work function, that is, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, and their After the compound is thinly deposited to face the organic light emitting layer, an auxiliary electrode layer or bus electrode line may be formed on the transparent conductive oxide such as ITO, IZO, ZnO, or In2O3. And when used as a reflective electrode, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, and their compounds are deposited over the entire surface to form. However, the present invention is not limited thereto, and an organic material such as a conductive polymer may be used as the pixel electrode 241 and the counter electrode 233 .

110: 기판 111: 버퍼층
113: 게이트 절연층 115: 층간 절연층
117: 평탄화층 119: 화소 정의막
21: 제1 트랜지스터 22: 제2 트랜지스터
23: 제3 트랜지스터 212a, 212b, 222: 실리콘 활성층
212c, 234: 산화물 활성층 214, 224, 232: 게이트 전극
216a, 226a, 236a: 소스 전극 226b, 226b, 236b: 드레인 전극
251: 화소 전극 252: 중간층
253: 대향 전극110: substrate 111: buffer layer
113: gate insulating layer 115: interlayer insulating layer
117: planarization layer 119: pixel defining layer
21: first transistor 22: second transistor
23: third transistor 212a, 212b, 222: silicon active layer
212c, 234: oxide active layer 214, 224, 232: gate electrode
216a, 226a, 236a: source electrodes 226b, 226b, 236b: drain electrodes
251: pixel electrode 252: intermediate layer
253: counter electrode

Claims (7)

기판;
제1 소스 전극, 제1 드레인 전극, 산화물 활성층을 포함하는 제1 활성층, 및 상기 산화물 활성층 상에 배치된 제1 게이트 전극을 포함하는 제1 트랜지스터; 및
상기 제1 소스 전극 및 상기 제1 드레인 전극과 동일 층상에 동일 재료로 형성된 제2 소스 전극 및 제2 드레인 전극, 실리콘 활성층, 및 상기 실리콘 활성층 상에 배치된 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
상기 산화물 활성층은 상기 제1 트랜지스터의 채널 영역으로 작용하고, 상기 실리콘 활성층은 상기 제2 트랜지스터의 채널 영역으로 작용하는 박막트랜지스터 어레이 기판.Board;
a first transistor including a first source electrode, a first drain electrode, a first active layer including an oxide active layer, and a first gate electrode disposed on the oxide active layer; and
A second transistor including a second source electrode and a second drain electrode formed of the same material on the same layer as the first source electrode and the first drain electrode, a silicon active layer, and a second gate electrode disposed on the silicon active layer including,
The oxide active layer serves as a channel region of the first transistor, and the silicon active layer serves as a channel region of the second transistor. 제1 항에 있어서,
상기 산화물 활성층 및 상기 실리콘 활성층은 서로 다른 층상에 배치되는 박막트랜지스터 어레이 기판.According to claim 1,
The thin film transistor array substrate in which the oxide active layer and the silicon active layer are disposed on different layers. 제1 항에 있어서,
상기 제1 소스 전극 및 상기 제1 드레인 전극 각각은 상기 산화물 활성층에 비중첩하는 박막트랜지스터 어레이 기판.According to claim 1,
Each of the first source electrode and the first drain electrode is a thin film transistor array substrate that does not overlap the oxide active layer. 제1 항에 있어서,
상기 실리콘 활성층은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)을 포함하는 박막트랜지스터 어레이 기판.According to claim 1,
The silicon active layer is a thin film transistor array substrate including amorphous silicon (amorphous silicon) or crystalline silicon (poly silicon). 제1 항에 있어서,
상기 산화물 활성층은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 하프늄(Hf) 또는 이들의 조합에서 선택된 하나 이상의 산화물을 포함하는 박막트랜지스터 어레이 기판.According to claim 1,
The oxide active layer includes at least one oxide selected from GIZO, zinc (Zn), indium (In), gallium (Ga), tin (Sn), cadmium (Cd), germanium (Ge), hafnium (Hf), or a combination thereof thin film transistor array substrate. 기판;
제1 게이트 전극, 산화물 활성층을 포함하는 제1 활성층, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 트랜지스터;
제2 게이트 전극, 실리콘 활성층, 각각 상기 제1 소스 및 상기 제1 드레인 전극과 동일 층상에 동일 재료로 형성되는 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 트랜지스터; 및
상기 산화물 활성층 및 상기 실리콘 활성층을 커버하는 게이트 절연층을 포함하고,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 게이트 절연층 상에 배치되며,
상기 산화물 활성층은 상기 제1 트랜지스터의 채널 영역으로 작용하고, 상기 실리콘 활성층은 상기 제2 트랜지스터의 채널 영역으로 작용하는 박막트랜지스터 어레이 기판.Board;
a first transistor including a first gate electrode, a first active layer including an oxide active layer, a first source electrode, and a first drain electrode;
a second transistor including a second gate electrode, a silicon active layer, and a second source electrode and a second drain electrode each formed of the same material on the same layer as the first source and first drain electrodes; and
a gate insulating layer covering the oxide active layer and the silicon active layer;
the first gate electrode and the second gate electrode are disposed on the gate insulating layer;
The oxide active layer serves as a channel region of the first transistor, and the silicon active layer serves as a channel region of the second transistor. 제6 항에 있어서,
상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 게이트 전극에 비중첩하고,
상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 게이트 전극에 비중첩하는 박막트래지스터 어레이 기판.7. The method of claim 6,
the first source electrode and the first drain electrode do not overlap the first gate electrode;
The second source electrode and the second drain electrode do not overlap the second gate electrode.
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