KR20220017271A - Low Loss Continuous True Time Delay Circuit with Delay Summing - Google Patents

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KR20220017271A KR1020200097556A KR20200097556A KR20220017271A KR 20220017271 A KR20220017271 A KR 20220017271A KR 1020200097556 A KR1020200097556 A KR 1020200097556A KR 20200097556 A KR20200097556 A KR 20200097556A KR 20220017271 A KR20220017271 A KR 20220017271A
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Abstract

The present invention relates to a delay time summation based variable time delay circuit having a low insertion low property, which can control variable time delay by adjusting an output power rate, K, of a variable power divider (VPD)/a variable power combiner (VPC) to change a size of a signal decomposed in each fixed delay cell, comprising: a variable power divider (VPD) dividing an incident signal into two signals with different sized powers; a T1 delay cell and a T2 delay cell receiving signals of a first and a second path, which are distributed, and performing time delay operation with different time delays; and a variable power combiner (VPC) inhibiting the insertion loss by summing the signals of the first and the second path, which have passed through the T1 delay cell and the T2 delay cell, on the same phase, wherein regular input and output impedance matching and an output phase are maintained in all time delay setting by using a delay time summation method and the insertion loss is allowed to become zero.

Description

저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로{Low Loss Continuous True Time Delay Circuit with Delay Summing}Low Loss Continuous True Time Delay Circuit with Delay Summing

본 발명은 가변 시간 지연 회로에 관한 것으로, 구체적으로 VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 가변 시간 지연 제어를 할 수 있도록 한 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로에 관한 것이다.The present invention relates to a variable time delay circuit, and more specifically, by adjusting the output power ratio K of VPD (Variable Power Divider)/VPC (Variable Power Combiner) to change the size of a signal decomposed in each fixed delay cell to achieve a variable time delay It relates to a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic that enables control.

시간 지연 회로의 일종인 TTD 회로(True-Time Delay circuit)는 광대역 위상 배열 회로에 필수적인 회로이다.A true-time delay circuit (TTD circuit), which is a type of time delay circuit, is an essential circuit for a wideband phased array circuit.

이와 같은 TTD 회로는 일부 주파수 대역폭 내에서 가변 시간 지연을 제공하고 광대역 위상 배열, 펄스 기반 레이더 및 이미징 및 추적 센서에 널리 사용되는 회로 블록으로, 전이중 시스템에서 RF 캔슬러를 위해 활용되고 있다.These TTD circuits provide variable time delay within some frequency bandwidth and are widely used circuit blocks in wideband phased arrays, pulse-based radars, and imaging and tracking sensors, being utilized for RF cancellers in full-duplex systems.

자체 간섭의 시간 지연은 환경에 따라 다르므로 TTD는 큰 변동 범위와 미세 조정 해상도를 가져야한다.Since the time delay of self-interference is environment-dependent, the TTD must have a large range of fluctuations and fine-tuning resolution.

일반적인 종래 기술의 시간 지연 회로는 다수의 가변 스위치를 이용하여 지연 전송선(delay line)의 경로 및 길이를 변경함으로써 시간 지연을 제어하는 방식을 사용한다.A typical prior art time delay circuit uses a method of controlling the time delay by changing the path and length of a delay line using a plurality of variable switches.

하지만, 이러한 방식의 경우 스위치 및 지연 전송선의 손실분으로 인한 전체적인 신호 손실이 매우 크다는 단점이 있다.However, in the case of this method, there is a disadvantage in that the overall signal loss due to the loss of the switch and delay transmission line is very large.

도 1 및 도 2는 종래 기술의 시간 지연 회로의 일 예를 나타낸 구성도이다.1 and 2 are block diagrams showing an example of a time delay circuit of the prior art.

도 1은 varactor-loaded transmission line(TL) 구조를 나타낸 것이고, 도 2는 switched delay line 구조를 나타낸 것이다.1 illustrates a structure of a varactor-loaded transmission line (TL), and FIG. 2 illustrates a structure of a switched delay line.

도 1의 Varactor-loaded 구조는 높은 characteristic impedance line에 varactor diode를 shunt로 연결한 뒤, 이 diode의 capacitance를 변화시킴으로써 variable time delay를 달성한다. 이 구조는 Time delay를 연속적으로 변화시킬 수 있지만, diode의 capacitance가 변하며 time delay 뿐만 아니라 characteristic impedance도 변화시키므로 Time delay variation range가 impedance matching으로 인해 제한된다.The varactor-loaded structure of FIG. 1 achieves variable time delay by connecting a varactor diode with a shunt to a high characteristic impedance line, and then changing the capacitance of the diode. Although this structure can change the time delay continuously, the capacitance of the diode changes and the time delay variation range is limited due to impedance matching because it changes not only the time delay but also the characteristic impedance.

이러한 단점을 해결하여 큰 delay variation range를 만들기 위해선 여러 Unit cell이 필요하므로 전체 회로의 크기가 커지는 단점이 있다. In order to solve these shortcomings and create a large delay variation range, several unit cells are required, so the size of the entire circuit is increased.

도 2의 Switched delay line 구조의 경우 Switch를 사용하기 때문에 모든 delay setting에서 impedance matching이 유지되는 장점이 있지만 불연속적인 time delay(Delay step)를 갖는다. Delay step을 줄이기 위해 많은 switch를 사용하는 경우 switch로 인해 insertion loss가 증가하는 단점이 있다.In the case of the switched delay line structure of FIG. 2, since the switch is used, impedance matching is maintained in all delay settings, but has a discontinuous time delay (delay step). When many switches are used to reduce the delay step, there is a disadvantage in that the insertion loss increases due to the switch.

또한, 종래의 기술들은 Lows-pass 특성을 기반으로 설계된 TTD이기 때문에 Time delay를 가변 시키면 그에 따라 출력 신호의 위상이 변한다. 따라서, 해당 TTD들로 구성된 시스템을 제어하는데 어려움을 겪는다.In addition, since conventional technologies are TTDs designed based on lows-pass characteristics, if the time delay is varied, the phase of the output signal changes accordingly. Accordingly, it is difficult to control a system composed of the corresponding TTDs.

따라서, 회로 크기 증가 및 삽입 손실의 증가를 억제하고, 모든 지연 설정에 대해 일정한 입력 및 출력 임피던스 정합이 이루어질 수 있도록 하는 새로운 TTD 설계에 관한 기술 개발이 요구되고 있다.Accordingly, there is a demand for technology development for a new TTD design that suppresses an increase in circuit size and an increase in insertion loss and allows constant input and output impedance matching for all delay settings.

대한민국 공개특허 제10-2018-0060612호Republic of Korea Patent Publication No. 10-2018-0060612 대한민국 공개특허 제10-2018-0062702호Republic of Korea Patent Publication No. 10-2018-0062702

본 발명은 종래 기술의 가변 시간 지연 회로의 문제점을 해결하기 위한 것으로, VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 가변 시간 지연 제어를 할 수 있도록 한 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로를 제공하는데 그 목적이 있다.The present invention is to solve the problem of the variable time delay circuit of the prior art, by adjusting the output power ratio K of a VPD (Variable Power Divider)/VPC (Variable Power Combiner) to increase the size of a signal decomposed in each fixed delay cell An object of the present invention is to provide a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic that allows variable time delay control by changing it.

본 발명은 지연 시간 합 방식을 이용하여 모든 time delay setting에서 임피던스 정합(impedance matching)이 유지되도록 하고, 연속적인 time delay를 갖고 삽입 손실이 0이 되는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로를 제공하는데 그 목적이 있다.The present invention uses the delay time sum method to maintain impedance matching in all time delay settings, has a continuous time delay, and has a low insertion loss characteristic in which the insertion loss becomes 0 based on the delay time sum method. An object of the present invention is to provide a variable time delay circuit.

본 발명은 VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 제 1,2 경로가 갖는 시간 지연(time delay) 뿐만 아니라, 그 사이에 존재하는 모든 시간 지연을 만들 수 있도록 한 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로를 제공하는데 그 목적이 있다.The present invention adjusts the output power ratio K of VPD (Variable Power Divider)/VPC (Variable Power Combiner) to create not only the time delay of the first and second paths, but also all the time delays existing therebetween. An object of the present invention is to provide a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic.

본 발명은 큰 delay variation을 만들기 위해 2개의 time delay line 만 필요하므로 전체 회로의 크기가 Varactor-loaded TL에 비해 작고, Varactor-loaded TL 구조의 장점인 연속적인 delay 변화가 가능하도록 한 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로를 제공하는데 그 목적이 있다.In the present invention, since only two time delay lines are required to make a large delay variation, the overall circuit size is smaller than that of the varactor-loaded TL, and the low insertion loss characteristic that enables continuous delay change, which is an advantage of the varactor-loaded TL structure. An object of the present invention is to provide a variable time delay circuit based on a delay time sum method having

본 발명은 VPD에 의해 나눠진 신호는 항상 동 위상으로 만나기 때문에 출력 신호의 위상이 Time delay settings에 관계없이 항상 일정한 값을 유지하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로를 제공하는데 그 목적이 있다.The present invention provides a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic in which the phase of an output signal always maintains a constant value regardless of time delay settings because signals divided by VPD always meet in phase but there is a purpose

본 발명의 다른 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.Other objects of the present invention are not limited to the above-mentioned objects, and other objects not mentioned will be clearly understood by those skilled in the art from the following description.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 입사 신호를 서로 다른 크기의 전력을 갖는 두 신호로 분리하는 VPD(Variable power divider);분배된 제1,2 경로(Path 1)(Path 2)의 신호를 받아 서로 다른 지연 시간(time delay)을 갖고 지연하는 T1 지연 셀 및 T2 지연 셀;T1 지연 셀 및 T2 지연 셀을 거친 제1,2 경로의 신호를 동위상으로 합쳐 삽입 손실을 억제하는 VPC(Variable power combiner);를 포함하고, 지연 시간 합 방식을 이용하여 모든 시간 지연 설정(time delay setting)에서 일정한 입력 및 출력 임피던스 정합(impedance matching)이 유지되도록 하는 것을 특징으로 한다.A variable time delay circuit based on a delay time sum method having a low insertion loss characteristic according to the present invention for achieving the above object is a VPD (Variable Power Divider) that divides an incident signal into two signals having different powers. ; A T1 delay cell and a T2 delay cell that receive signals of the distributed first and second paths (Path 1) (Path 2) and delay them with different time delays; Including a VPC (Variable Power Combiner) that suppresses insertion loss by combining signals of paths 1 and 2 in phase, and constant input and output impedance matching in all time delay settings using a delay time sum method (impedance matching) is characterized in that it is maintained.

여기서, 상기 VPD(Variable power divider)와 VPC(Variable power combiner)의 출력 전력 비율 K를 조절하여 제 1,2 경로(Path 1)(Path 2)를 통하여 T1 지연 셀 및 T2 지연 셀에 분배되는 신호의 크기를 변경하여, 가변 시간 지연(Variable time delay)을 달성하기 위하여 제 1,2 경로(Path 1)(Path 2)가 갖는 시간 지연뿐 만아니라, 그 사이에 존재하는 모든 time delay를 만들어 연속적인 시간 변화를 제공할 수 있도록 하는 것을 특징으로 한다.Here, the signal distributed to the T1 delay cell and the T2 delay cell through the first and second paths Path 1 (Path 2) by adjusting the output power ratio K of the variable power divider (VPD) and the variable power combiner (VPC) In order to achieve variable time delay by changing the size of It is characterized in that it is possible to provide a temporal change.

그리고 K(Power dividing ratio)를 조절해서 Delay를 변하게 하고, 1,2 경로(Path 1)(Path 2)의 신호를 동위상으로 합쳐 삽입손실(Insertion loss)을 0으로 하는 것을 특징으로 한다.And, the delay is changed by adjusting the power dividing ratio (K), and the signals of Path 1 and Path 2 are merged in phase so that the insertion loss is set to 0.

그리고 Time delay는 주파수에 대한 위상의 변화율에 -1을 곱한 값으로 정의되고, T1 지연 셀을 포함하는 제 1 경로(Path 1)는 T2 지연 셀을 포함하는 제 2 경로(Path 2)에 비해 더 큰 time delay를 갖는 것을 특징으로 한다.In addition, the time delay is defined as a value obtained by multiplying the rate of change of phase with respect to frequency by -1, and the first path (Path 1) including the T1 delay cell is longer than the second path (Path 2) including the T2 delay cell. It is characterized by having a large time delay.

그리고 K=1 일 때, 모든 입사 신호는 제 1 경로(Path 1)를 통과하므로 Time delay 회로는 최대 time delay를 갖고, 반대의 경우(K=0) 모든 입사 신호는 제 2 경로(Path 2)를 통과하므로 time delay 회로는 최소 Time delay를 갖는 것을 특징으로 한다.And when K=1, since all incident signals pass through the first path (Path 1), the time delay circuit has the maximum time delay, and in the opposite case (K=0), all incident signals pass through the second path (Path 2) Because it passes through, the time delay circuit is characterized by having a minimum time delay.

그리고 출력신호의 위상이 Time delay setting과 관계없이 항상 일정한 것을 특징으로 한다.And it is characterized in that the phase of the output signal is always constant regardless of the time delay setting.

그리고 제 1,2 경로(Path 1)(Path 2)를 통과하는 두 신호가 동위상으로 합쳐지기 위해 제 1 경로(Path 1)와 제 2 경로(Path 2)의 위상은 360도의 정수배만큼 차이나야 하고, 두 신호는 중심 주파수(f1)에서만 동위상이기 때문에 Band-pass 특성을 갖는 것을 특징으로 한다.And in order for the two signals passing through the first and second paths Path 1 (Path 2) to be combined in phase, the phases of the first path Path 1 and the second path Path 2 must be different by an integer multiple of 360 degrees. And, since the two signals are in phase only at the center frequency f1, it is characterized in that they have a band-pass characteristic.

그리고 제 1,2 경로(Path 1)(Path 2)의 time delay 차이가 클수록 주파수에 따른 위상차가 커지기 때문에 frequency bandwidth가 감소하고, Delay variation range와 frequency bandwidth는 서로 trade-off 관계인 것을 특징으로 한다.And as the time delay difference of the first and second paths (Path 1) (Path 2) increases, the frequency bandwidth decreases because the phase difference according to the frequency increases, and the delay variation range and the frequency bandwidth are characterized in that they have a trade-off relationship with each other.

이상에서 설명한 바와 같은 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 다음과 같은 효과가 있다.As described above, the variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention has the following effects.

첫째, VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 효율적으로 가변 시간 지연 제어를 할 수 있도록 한다.First, by adjusting the output power ratio K of the Variable Power Divider (VPD)/Variable Power Combiner (VPC), the size of the signal decomposed in each fixed delay cell is changed to efficiently control the variable time delay.

둘째, 지연 시간 합 방식을 이용하여 모든 time delay setting 에서 임피던스 정합(impedance matching)이 유지되도록 하고, 연속적인 time delay를 갖고 삽입 손실이 0이 된다.Second, by using the delay time sum method, impedance matching is maintained in all time delay settings, and the insertion loss becomes 0 with continuous time delay.

셋째, VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 제 1,2 경로가 갖는 시간 지연(time delay) 뿐만 아니라, 그 사이에 존재하는 모든 시간 지연을 만들 수 있도록 한다.Third, by adjusting the output power ratio K of VPD (Variable Power Divider)/VPC (Variable Power Combiner), it is possible to create not only the time delay of the first and second paths but also all the time delays that exist in between. let it be

넷째, 큰 delay variation을 만들기 위해 2개의 time delay line 만 필요하므로 전체 회로의 크기가 Varactor-loaded TL에 비해 작고, Varactor-loaded TL 구조의 장점인 연속적인 delay 변화가 가능하도록 한다.Fourth, since only two time delay lines are required to make a large delay variation, the size of the entire circuit is smaller than that of the varactor-loaded TL, and continuous delay change, which is an advantage of the varactor-loaded TL structure, is possible.

다섯째, VPD에 의해 나눠진 신호는 항상 동 위상으로 만나기 때문에 출력 신호의 위상은 Time delay settings에 관계없이 항상 일정한 값을 유지한다.Fifth, since the signals divided by VPD always meet in phase, the phase of the output signal always maintains a constant value regardless of the time delay settings.

도 1 및 도 2는 종래 기술의 시간 지연 회로의 일 예를 나타낸 구성도
도 3a와 도 3b는 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 구성도 및 K 변화에 따른 시간 지연 결과 그래프
도 4a와 도 4b는 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 특성을 나타낸 그래프 및 출력 신호 위상 그래프
도 5 및 도 6은 본 발명에 따른 지연시간 합 방식 기반의 가변 시간 지연 회로의 십입 손실 및 시간 지연 특성을 나타낸 그래프
도 7은 본 발명에 따른 3dB coupler와 Reflection load(B)를 이용한 VPD/VPC의 일 예를 나타낸 구성도
도 8은 제어 전압에 따른 반사기 부하에 대한 단일 버랙터 부하와 공진 부하의 시뮬레이트 된 전력 분배 비율을 나타낸 그래프
도 9는 (a) 공진 부하 회로도 및 (b) 직렬 및 병렬 인덕터를 사용한 단일 버랙터 부하 및 공진 부하의 어드미턴스를 나타낸 구성도
도 10은 (a)T1 지연 셀, (b)T2 지연 셀의 레이아웃 및 (c) 위상, (d) 응답 지연 특성 그래프
도 11은 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 실제 구현의 예를 나타낸 구성도
도 12는 본 발명에 따른 (a) 상대 시간 지연, (b) 삽입 손실 및 (c) 리턴 손실의 측정 결과 그래프1 and 2 are block diagrams showing an example of a time delay circuit of the prior art
3A and 3B are diagrams of a configuration diagram of a variable time delay circuit based on a delay time sum method having low insertion loss characteristics according to the present invention and a graph of a time delay result according to a change in K
4A and 4B are graphs and output signal phase graphs showing variable time delay characteristics based on a delay time sum method having low insertion loss characteristics according to the present invention;
5 and 6 are graphs showing the input loss and time delay characteristics of the variable time delay circuit based on the delay time sum method according to the present invention;
7 is a configuration diagram illustrating an example of a VPD/VPC using a 3dB coupler and a reflection load (B) according to the present invention.
8 is a graph showing simulated power distribution ratios of a single varactor load and a resonant load versus a reflector load as a function of control voltage.
9 is (a) a circuit diagram of a resonant load and (b) a configuration diagram showing admittance of a single varactor load and a resonant load using series and parallel inductors
10 is (a) T1 delay cell, (b) T2 delay cell layout and (c) phase, (d) response delay characteristic graph
11 is a configuration diagram showing an example of an actual implementation of a variable time delay circuit based on a delay time sum method having low insertion loss characteristics according to the present invention;
12 is a graph of measurement results of (a) relative time delay, (b) insertion loss, and (c) return loss according to the present invention;

이하, 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 바람직한 실시 예에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic according to the present invention will be described in detail as follows.

본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 특징 및 이점들은 이하에서의 각 실시 예에 대한 상세한 설명을 통해 명백해질 것이다.The characteristics and advantages of the variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention will become apparent through detailed description of each embodiment below.

도 3a와 도 3b는 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 구성도 및 K 변화에 따른 시간 지연 결과 그래프이다.3A and 3B are diagrams of a configuration diagram of a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic according to the present invention and a graph of a time delay result according to K change.

본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 가변 시간 지연 제어를 할 수 있도록 한 것이다.The variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention adjusts the output power ratio K of the VPD (Variable Power Divider)/VPC (Variable Power Combiner) signal decomposed into each fixed delay cell By changing the size of , variable time delay control is possible.

이와 같은 본 발명은 지연 시간 합 방식을 이용하여 모든 time delay setting 에서 임피던스 정합(impedance matching)이 유지되도록 하고, 연속적인 time delay를 갖는다.As described above, the present invention uses a delay time sum method to maintain impedance matching in all time delay settings, and has a continuous time delay.

본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 도 3a에서와 같이, 입사 신호를 서로 다른 크기의 전력을 갖는 두 신호로 분리하는 VPD(Variable power divider)(10)와, 분배된 제1,2 경로의 신호를 받아 서로 다른 지연 시간(time delay)을 갖고 지연하는 T1 지연 셀(20) 및 T2 지연 셀(30)과, T1 지연 셀 및 T2 지연 셀을 거친 제1,2 경로의 신호를 동위상으로 합쳐 삽입 손실을 억제하는 VPC(Variable power combiner)(40)를 포함하고, 지연 시간 합 방식을 이용하여 모든 시간 지연 설정(time delay setting)에서 일정한 입력 및 출력 임피던스 정합(impedance matching)이 유지되도록 한다.A variable time delay circuit based on a delay time sum method having a low insertion loss characteristic according to the present invention is a variable power divider (VPD) 10 that divides an incident signal into two signals having different magnitudes of power, as shown in FIG. 3A. ) and the T1 delay cell 20 and T2 delay cell 30 that receive and delay the signals of the distributed first and second paths with different time delays, and pass through the T1 delay cell and the T2 delay cell Including a VPC (Variable Power Combiner) 40 for suppressing insertion loss by combining signals of the first and second paths in phase, and using a delay time summation method, constant input and Ensure that output impedance matching is maintained.

이와 같은 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 VPD(Variable power divider)(10)와 VPC(Variable power combiner)(40)의 출력 전력 비율 K를 조절하여 제 1,2 경로(Path 1)(Path 2)를 통하여 T1 지연 셀(20) 및 T2 지연 셀(30)에 분배되는 신호의 크기를 변경하여 가변 시간 지연(Variable time delay)을 달성하기 위하여 제 1,2 경로(Path 1)(Path 2)가 갖는 시간 지연 뿐만 아니라, 그 사이에 존재하는 모든 time delay를 만들 수 있도록 한다.The variable time delay circuit based on the delay time sum method having a low insertion loss characteristic according to the present invention adjusts the output power ratio K of the VPD (Variable Power Divider) 10 and the VPC (Variable Power Combiner) 40. In order to achieve variable time delay by changing the magnitude of a signal distributed to the T1 delay cell 20 and the T2 delay cell 30 through the first and second paths Path 1 (Path 2) In addition to the time delay of Path 1 and 2 (Path 2), it is possible to create all the time delays in between.

이와 같은 구성을 갖는 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 도 3b에서와 같이, K(Power dividing ratio)를 조절해서 Delay를 변하게 하고, 삽입손실(Insertion loss)을 0으로 하기 위해 제 1,2 경로(Path 1)(Path 2)의 신호를 동위상으로 합쳐 삽입 손실을 억제하는 것이다.The variable time delay circuit based on the delay time sum method having a low insertion loss characteristic according to the present invention having the above configuration changes the delay by adjusting the power dividing ratio (K) as shown in FIG. 3B, and the insertion loss (insertion loss) loss) to 0, the signals of the first and second paths Path 1 (Path 2) are combined in phase to suppress the insertion loss.

본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 VPD(Variable power divider)(10)를 이용해 입사 신호를 서로 다른 크기의 전력을 갖는 두 신호로 분리한 뒤 T1 지연 셀(20) 및 T2 지연 셀(30)로 분배한다.The variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention uses a variable power divider (VPD) 10 to separate an incident signal into two signals having different magnitudes of power, followed by a T1 delay Divide into cell 20 and T2 delay cell 30 .

분배된 두 신호는 각 T1 지연 셀(20) 및 T2 지연 셀(30)에서 서로 다른 time delay를 겪은 뒤 VPC(Variable power combiner)(40)에 의해 하나의 출력 신호로 합쳐진다. 두 신호는 동위상으로 합쳐지고 VPD(10)와 VPC(40)가 동일한 Power dividing/combining ratio(K)를 갖으므로 출력 신호는 0의 삽입손실을 갖는다.The two distributed signals are combined into one output signal by a variable power combiner (VPC) 40 after experiencing different time delays in each of the T1 delay cell 20 and the T2 delay cell 30 . Since the two signals are merged in phase and the VPD 10 and the VPC 40 have the same power dividing/combining ratio (K), the output signal has an insertion loss of zero.

이와 같이 본 발명은 VPD/VPC의 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경함으로써 Variable time delay를 달성한다.As described above, the present invention achieves variable time delay by adjusting the K of VPD/VPC to change the size of a signal decomposed in each fixed delay cell.

도 4a와 도 4b는 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 특성을 나타낸 그래프 및 출력 신호 위상 그래프이고, 도 5 및 도 6은 본 발명에 따른 지연시간 합 방식 기반의 가변 시간 지연 회로의 십입 손실 및 시간 지연 특성을 나타낸 그래프이다.4A and 4B are graphs and output signal phase graphs showing variable time delay characteristics based on the delay time sum method having low insertion loss characteristics according to the present invention, and FIGS. 5 and 6 are the delay time sum method according to the present invention. It is a graph showing the input loss and time delay characteristics of the based variable time delay circuit.

도 4a는 본 발명에서 Variable time delay를 만드는 방법을 나타낸 것이다.4A shows a method of making a variable time delay in the present invention.

Time delay는 주파수에 대한 위상의 변화율에 -1을 곱한 값으로 정의한다. Time delay is defined as a value obtained by multiplying the rate of change of phase with respect to frequency by -1.

따라서, 도 3a에서 T1 지연 셀(20)을 포함하는 제 1 경로(Path 1)는 T2 지연 셀(30)을 포함하는 제 2 경로(Path 2)에 비해 더 큰 time delay를 갖는다.Accordingly, in FIG. 3A , the first path Path 1 including the T1 delay cell 20 has a greater time delay than the second path Path 2 including the T2 delay cell 30 .

따라서, K=1 일 때, 모든 입사 신호는 Path 1을 통과하므로 Time delay 회로는 최대 time delay를 갖는다.Therefore, when K=1, all incident signals pass through Path 1, so the time delay circuit has the maximum time delay.

반대의 경우(K=0) 모든 입사 신호는 Path 2를 통과하므로 time delay 회로는 최소 Time delay를 갖는다. 본 발명에서 K는 0부터 1까지 변할 수 있기 때문에, Path 1과 Path 2가 갖는 time delay 뿐 만 아니라, 그 사이에 존재하는 모든 time delay를 만든다. 이는 도 5 및 도 6에서 확인할 수 있다.In the reverse case (K=0), all incident signals pass through Path 2, so the time delay circuit has the minimum time delay. In the present invention, since K can vary from 0 to 1, not only the time delays of Path 1 and Path 2 but also all time delays existing therebetween are made. This can be confirmed in FIGS. 5 and 6 .

본 발명에서 제 1,2 경로(Path 1)(Path 2)를 통과하는 두 신호가 동위상으로 합쳐지려면 제 1 경로(Path 1)와 제 2 경로(Path 2)의 위상은 360도의 정수배만큼 차이나야 한다. 두 신호는 중심 주파수(f1)에서만 동위상이기 때문에 Band-pass 특성을 가진다.In the present invention, in order for two signals passing through the first and second paths Path 1 (Path 2) to be combined in phase, the phases of the first path Path 1 and the second path Path 2 differ by an integer multiple of 360 degrees. it should be me Since the two signals are in phase only at the center frequency (f1), they have a band-pass characteristic.

두 Path의 time delay 차이가 클수록 주파수에 따른 위상차가 커지기 때문에 frequency bandwidth가 감소한다. 즉, Delay variation range와 frequency bandwidth는 서로 trade-off 관계다.As the time delay difference of two paths increases, the frequency bandwidth decreases because the phase difference according to frequency increases. That is, the delay variation range and frequency bandwidth are trade-offs with each other.

또한, 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 characteristic impedance가 K에 따라 변하지 않으므로 모든 time delay 상황에서도 Input/output impedance matching이 유지된다. In addition, since the characteristic impedance of the variable time delay circuit based on the delay time sum method having a low insertion loss characteristic according to the present invention does not change according to K, the input/output impedance matching is maintained even in all time delay situations.

특히, 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 도 4b에서와 같이, 출력신호의 위상이 Time delay setting과 관계없이 항상 일정하다.In particular, in the variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention, the phase of the output signal is always constant regardless of the time delay setting, as shown in FIG. 4B.

도 7은 본 발명에 따른 3dB coupler와 Reflection load(B)를 이용한 VPD/VPC의 일 예를 나타낸 구성도이다.7 is a configuration diagram illustrating an example of a VPD/VPC using a 3dB coupler and a reflection load (B) according to the present invention.

본 발명의 일 실시 예에서는 3dB branch-line coupler와 Resonant load를 이용한 방식을 사용했지만, Coupled-line coupler와 varactor를 이용하는 방법도 가능하다.In an embodiment of the present invention, a method using a 3dB branch-line coupler and a resonant load is used, but a method using a coupled-line coupler and a varactor is also possible.

하지만, Reflection load로 사용되는 single varactor diode의 경우 제한된 Capacitance variation range로 인해 VPD/VPC의 power dividing/combining ratio가 제한되는 단점을 갖는다. 따라서, Single varactor load를 Resonant load로 대체함으로써 VPD/VPC가 1:무한대의 전력비를 갖게 한다.However, in the case of a single varactor diode used as a reflection load, the power dividing/combining ratio of VPD/VPC is limited due to a limited capacitance variation range. Therefore, by replacing the single varactor load with a resonant load, VPD/VPC has a 1:infinite power ratio.

도 8은 제어 전압에 따른 반사기 부하에 대한 단일 버랙터 부하와 공진 부하의 시뮬레이트 된 전력 분배 비율을 나타낸 그래프이다.8 is a graph showing simulated power distribution ratios of a single varactor load and a resonant load versus a reflector load as a function of control voltage.

그리고 도 9는 (a) 공진 부하 회로도 및 (b) 직렬 및 병렬 인덕터를 사용한 단일 버랙터 부하 및 공진 부하의 어드미턴스를 나타낸 구성도이다.And FIG. 9 is (a) a circuit diagram of a resonant load and (b) a configuration diagram showing admittance of a single varactor load and a resonant load using series and parallel inductors.

본 발명의 일 실시 예에서 VPD/VPC는 2개의 3dB 하이브리드 커플러와 2 개의 션트 리플렉터 구성된다.In an embodiment of the present invention, the VPD/VPC consists of two 3dB hybrid couplers and two shunt reflectors.

션트 리플렉터는 순수한 허수 어드미턴스로 모델링되어 전력의 일부 (도 7의 점선)를 반영하고 나머지는 전송한다(도 7의 실선).The shunt reflector is modeled as a pure imaginary admittance to reflect some of the power (dashed line in FIG. 7) and transmit the rest (solid line in FIG. 7).

서셉턴스(susceptance)(B)를 변경함으로써, 전력 분배비(K)를 변화시킬 수 있다.By changing the susceptance (B), it is possible to change the power distribution ratio (K).

단일 버랙터 다이오드는 일반적으로 션트 리플렉터로 사용되는데, 버랙터 전용 션트 리플렉터는 제한된 캐패시턴스 튜닝 비율로 인해 제한된 K 범위를 제공한다.A single varactor diode is commonly used as a shunt reflector, a varactor-only shunt reflector providing a limited K range due to the limited capacitance tuning ratio.

예를 들어, 커패시턴스가 0.69pF에서 13.30pF로 변하는 버랙터의 경우, 버랙터 전용 션트로드는 2.4GHz에서 K를 0.4dB에서 10dB로 변경할 수 있다(도 8의 점선). 결과적으로 TTD의 시간 변동 범위가 제한된다.For example, for a varactor whose capacitance changes from 0.69 pF to 13.30 pF, a varactor-only shunt rod can change K from 0.4 dB to 10 dB at 2.4 GHz (dashed line in FIG. 8). As a result, the time variation range of the TTD is limited.

본 발명에서는 K의 튜닝 범위를 증가시키기 위해 공진 부하(resonant load)가 션트 리플렉터로 사용된다.In the present invention, a resonant load is used as a shunt reflector to increase the tuning range of K.

도 9의 (a)는 직렬 및 병렬 연결된 인덕터가 있는 버랙터 다이오드로 구성된 공진 부하의 토폴로지를 나타낸 것이다.Fig. 9 (a) shows the topology of a resonant load composed of a varactor diode having inductors connected in series and in parallel.

직렬 인덕터와 병렬 인덕터는 버랙터 다이오드의 최대 및 최소 정전 용량을 공진하여 션트 리플렉터를 각각 단락 및 개방 회로로 만든다.(도 9의 (b))The series inductor and parallel inductor resonate the maximum and minimum capacitance of the varactor diode, making the shunt reflector short circuit and open circuit, respectively (Fig. 9(b)).

공진 부하로 VPD/VPC는 2.4GHz에서 K를 0에서 45dB로 변경할 수 있으며(도 8의 실선) 제안된 TTD는 두 시간 지연 셀의 전체 지연 차이를 활용할 수 있다.As a resonant load, VPD/VPC can change K from 0 to 45 dB at 2.4 GHz (solid line in FIG. 8), and the proposed TTD can utilize the total delay difference of the two time delay cells.

도 10은 (a)T1 지연 셀, (b)T2 지연 셀의 레이아웃 및 (c) 위상, (d) 응답 지연 특성 그래프이다.10 is a graph showing the layout of (a) a T1 delay cell, (b) a T2 delay cell, (c) a phase, and (d) a response delay characteristic.

도 10에서와 같이, 지연 셀은 마이크로-스트립 전송 라인으로서 구현되고, VPD 및 VPC에 대한 임피던스 정합을 유지하기 위해 TL의 특성 임피던스는 50Ω으로 선택된다.As in Fig. 10, the delay cell is implemented as a micro-strip transmission line, and the characteristic impedance of the TL is chosen to be 50Ω to maintain impedance matching to the VPD and VPC.

지연 셀에는 VPD 및 VPC의 바이어스를 개별적으로 제어하기 위한 DC 블록 커패시터가 있다.The delay cell has DC block capacitors to individually control the bias of the VPD and VPC.

두 지연 셀 사이의 시뮬레이션 된 지연 및 위상 차이는 2.4GHz에서 832ps와 720°이고(도 10의 (c) 및 도 10의 (d)), 긴 지연 셀의 크기를 줄이기 위해, 지연 셀 1이 사행된다The simulated delay and phase difference between the two delay cells is 832ps and 720° at 2.4GHz (Fig. 10(c) and Fig. 10(d)), and to reduce the size of the long delay cell, delay cell 1 meanders. do

실제로, 포트 2 및 포트 3에서의 VPD/VPC의 삽입 단계는 하이브리드 커플러로 인해 90°만큼 다르며, 전력 분배 비율에 따라 각 포트의 시간 지연이 변하는데, 이는 지연 에러로 지칭될 수있다.In fact, the insertion phase of the VPD/VPC at port 2 and port 3 differs by 90° due to the hybrid coupler, and the time delay of each port varies according to the power distribution ratio, which can be referred to as delay error.

도 3의 (a)에서와 같이, VPD의 P2와 VPC의 P3 사이에 지연 셀 1을 연결함으로써, 위상차 및 지연 에러가 보상된다.As shown in (a) of Figure 3, by connecting the delay cell 1 between P2 of the VPD and P3 of the VPC, the phase difference and the delay error are compensated.

지연 셀 1에 대해 동일한 전력 분배/결합 비율을 유지하기 위해 VPD 및 VPC에 서로 다른 제어 전압이 적용된다.Different control voltages are applied to VPD and VPC to maintain the same power distribution/combining ratio for delay cell 1.

제어 전압 분리는 VPD 및 VPC 버랙터 쌍 중 하나를 고품질 계수(Q)로 작동하여 모든 지연 설정에 대해 낮은 삽입 손실 및 손실 변동을 제공한다.Control voltage isolation operates one of the VPD and VPC varactor pairs with a high quality factor (Q), providing low insertion loss and loss variation for all delay settings.

모든 지연 설정에서 시뮬레이션 삽입 손실은 2.4GHz에서 1.6± 0.05dB이다.The simulated insertion loss at all delay settings is 1.6±0.05dB at 2.4GHz.

그리고 도 11은 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로의 실제 구현의 예를 나타낸 구성도이고, 도 12는 본 발명에 따른 (a) 상대 시간 지연, (b) 삽입 손실 및 (c) 리턴 손실의 측정 결과 그래프이다.11 is a block diagram showing an example of an actual implementation of a variable time delay circuit based on a delay time sum method having low insertion loss characteristics according to the present invention, and FIG. 12 is (a) relative time delay, ( It is a graph of measurement result of b) insertion loss and (c) return loss.

도 12의 (a)는 상대 시간 지연 응답을 나타낸 것으로, 총 가변 지연 시간은 843ps이며, 목표 지연 시간 인 832ps보다 약간 더 길다.Fig. 12(a) shows the relative time delay response. The total variable delay time is 843ps, which is slightly longer than the target delay time of 832ps.

시간 지연 차이는 VPD/VPC 지연 오류로 인해 발생하고, VPD 및 VPC는 전력 분배비의 관점에서 제한된 대역폭을 가지므로 지연 평탄도가 저하된다.The time delay difference is caused by VPD/VPC delay error, and since VPD and VPC have limited bandwidth in terms of power distribution ratio, delay flatness is deteriorated.

이는 VPD/VPC를 광대역 VPD/VPC로 교체하여 평탄도를 향상시킬 수 있다.This can improve flatness by replacing VPD/VPC with wideband VPD/VPC.

도 12의 (b)와 같이 측정된 삽입 손실은 2.4GHz에서 2.3±0.25dB이고 RMS 손실 변동은 2.3 -2.5GHz에서 <0.6dB이다.The measured insertion loss as shown in (b) of FIG. 12 is 2.3±0.25 dB at 2.4 GHz, and the variation in RMS loss is <0.6 dB at 2.3 -2.5 GHz.

모든 지연 설정에 대해 측정된 반사 계수는 <10 dB이다.The measured reflection coefficient for all delay settings is <10 dB.

이상에서 설명한 바와 같이, 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 2.4GHz에서 지속적으로 제어되는 832ps 시간 지연을 달성하는 것을 확인할 수 있다.As described above, it can be confirmed that the variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention achieves a time delay of 832 ps that is continuously controlled at 2.4 GHz.

공진 부하는 VPD/VPC의 제한된 전력 분배 비율을 확장하고 두 지연 셀의 시간 지연 차이 인 시간 지연의 제어 범위를 최대화하기 위해 활용된다.The resonant load is utilized to extend the limited power distribution ratio of VPD/VPC and maximize the control range of the time delay, which is the time delay difference between the two delay cells.

또한 제안된 TTD는 컴바이너로 분배기의 손실 변동을 보상함으로써 낮은 손실 변동을 달성한다. 측정된 삽입 손실은 2.3±0.25dB이며 매우 작은 변화이고, 모든 지연 설정에 대해 일정한 입력 및 출력 임피던스 정합이 이루어지는 것을 확인할 수 있다.In addition, the proposed TTD achieves low loss fluctuations by compensating for the loss fluctuations of the divider with a combiner. The measured insertion loss is 2.3±0.25dB, which is a very small change, and it can be seen that constant input and output impedance matching is achieved for all delay settings.

이상에서 설명한 본 발명에 따른 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로는 VPD(Variable Power Divider)/VPC(Variable Power Combiner)의 출력 전력 비율 K를 조절하여 각 Fixed delay cell에 분해되는 신호의 크기를 변경하여 가변 시간 지연 제어를 할 수 있도록 한 것이다.The variable time delay circuit based on the delay time sum method having low insertion loss characteristics according to the present invention described above adjusts the output power ratio K of VPD (Variable Power Divider)/VPC (Variable Power Combiner) to each fixed delay cell. It allows variable time delay control by changing the size of the decomposed signal.

이상에서의 설명에서와 같이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명이 구현되어 있음을 이해할 수 있을 것이다.As described above, it will be understood that the present invention is implemented in a modified form without departing from the essential characteristics of the present invention.

그러므로 명시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 전술한 설명이 아니라 특허청구 범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Therefore, the specified embodiments are to be considered in an illustrative rather than a restrictive point of view, the scope of the present invention is indicated in the claims rather than the foregoing description, and all differences within the scope equivalent thereto are included in the present invention. will have to be interpreted.

10. VPD(Variable power divider)
20. T1 지연 셀
30. T2 지연 셀
40. VPC(Variable power combiner)10. VPD (Variable power divider)
20. T1 Delay Cell
30. T2 Delay Cell
40. VPC (Variable Power Combiner)

Claims (8)

입사 신호를 서로 다른 크기의 전력을 갖는 두 신호로 분리하는 VPD(Variable power divider);
분배된 제1,2 경로(Path 1)(Path 2)의 신호를 받아 서로 다른 지연 시간(time delay)을 갖고 지연하는 T1 지연 셀 및 T2 지연 셀;
T1 지연 셀 및 T2 지연 셀을 거친 제1,2 경로의 신호를 동위상으로 합쳐 삽입 손실을 억제하는 VPC(Variable power combiner);를 포함하고,
지연 시간 합 방식을 이용하여 모든 시간 지연 설정(time delay setting)에서 일정한 입력 및 출력 임피던스 정합(impedance matching)이 유지되도록 하는 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.a variable power divider (VPD) that divides an incident signal into two signals having different magnitudes of power;
a T1 delay cell and a T2 delay cell for receiving the distributed signals of the first and second paths (Path 1) (Path 2) and delaying them with different time delays;
A variable power combiner (VPC) that suppresses insertion loss by combining signals of the first and second paths passing through the T1 delay cell and the T2 delay cell in phase;
Variable time delay based on the sum of delay time method with low insertion loss characteristics, characterized in that constant input and output impedance matching is maintained in all time delay settings using the delay time sum method Circuit. 제 1 항에 있어서, 상기 VPD(Variable power divider)와 VPC(Variable power combiner)의 출력 전력 비율 K를 조절하여 제 1,2 경로(Path 1)(Path 2)를 통하여 T1 지연 셀 및 T2 지연 셀에 분배되는 신호의 크기를 변경하여,
가변 시간 지연(Variable time delay)을 달성하기 위하여 제 1,2 경로(Path 1)(Path 2)가 갖는 시간 지연 뿐만 아니라, 그 사이에 존재하는 모든 time delay를 만들어 연속적인 시간 변화를 제공할 수 있도록 하는 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.The T1 delay cell and the T2 delay cell according to claim 1, wherein the VPD (Variable Power Divider) and the VPC (Variable Power Combiner) output power ratio K is adjusted through first and second paths Path 1 (Path 2). By changing the size of the signal distributed to
In order to achieve variable time delay, it is possible to provide not only the time delays of the first and second paths Path 1 (Path 2), but also all time delays existing therebetween to provide a continuous time change. A variable time delay circuit based on a delay time sum method having a low insertion loss characteristic, characterized in that it enables. 제 2 항에 있어서, K(Power dividing ratio)를 조절해서 Delay를 변하게 하고, 1,2 경로(Path 1)(Path 2)의 신호를 동위상으로 합쳐 삽입손실(Insertion loss)을 0으로 하는 것을 특징으로 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.The method according to claim 2, wherein the delay is changed by adjusting the power dividing ratio (K), and the insertion loss is 0 by merging the signals of Path 1 and Path 2 in phase. Variable time delay circuit based on delay time sum method with low insertion loss characteristics. 제 2 항에 있어서, Time delay는 주파수에 대한 위상의 변화율에 -1을 곱한 값으로 정의되고,
T1 지연 셀을 포함하는 제 1 경로(Path 1)는 T2 지연 셀을 포함하는 제 2 경로(Path 2)에 비해 더 큰 time delay를 갖는 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.The method according to claim 2, wherein the time delay is defined as a value obtained by multiplying the rate of change of phase with respect to frequency by -1,
The first path (Path 1) including the T1 delay cell has a larger time delay than the second path (Path 2) including the T2 delay cell. Based on the delay time sum method with low insertion loss characteristics of variable time delay circuit. 제 4 항에 있어서, K=1 일 때, 모든 입사 신호는 제 1 경로(Path 1)를 통과하므로 Time delay 회로는 최대 time delay를 갖고,
반대의 경우(K=0) 모든 입사 신호는 제 2 경로(Path 2)를 통과하므로 time delay 회로는 최소 Time delay를 갖는 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.5. The method of claim 4, wherein when K=1, all incident signals pass through the first path (Path 1), so that the time delay circuit has a maximum time delay,
In the opposite case (K=0), since all incident signals pass through the second path (Path 2), the time delay circuit has a minimum time delay. Circuit. 제 1 항에 있어서, 출력신호의 위상이 Time delay setting과 관계없이 항상 일정한 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.The variable time delay circuit according to claim 1, wherein the phase of the output signal is always constant regardless of the time delay setting. 제 1 항에 있어서, 제 1,2 경로(Path 1)(Path 2)를 통과하는 두 신호가 동위상으로 합쳐지기 위해 제 1 경로(Path 1)와 제 2 경로(Path 2)의 위상은 360도의 정수배만큼 차이나야 하고,
두 신호는 중심 주파수(f1)에서만 동위상이기 때문에 Band-pass 특성을 갖는 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.The phase of claim 1 , wherein the phases of the first and second paths Path 1 and Path 2 are 360 so that two signals passing through the first and second paths Path 1 and Path 2 are combined in phase. must be different by an integer multiple of the degree,
Since the two signals are in phase only at the center frequency (f1), a variable time delay circuit based on a delay time sum method having a low insertion loss characteristic, characterized in that it has a band-pass characteristic. 제 7 항에 있어서, 제 1,2 경로(Path 1)(Path 2)의 time delay 차이가 클수록 주파수에 따른 위상차가 커지기 때문에 frequency bandwidth가 감소하고,
Delay variation range와 frequency bandwidth는 서로 trade-off 관계인 것을 특징으로 하는 저 삽입 손실 특성을 갖는 지연시간 합 방식 기반의 가변 시간 지연 회로.

The method according to claim 7, wherein the greater the time delay difference of the first and second paths (Path 1) (Path 2), the greater the phase difference according to the frequency, the frequency bandwidth is reduced,
A variable time delay circuit based on a delay time sum method with low insertion loss characteristics, characterized in that the delay variation range and frequency bandwidth are in a trade-off relationship with each other.
KR1020200097556A 2020-08-04 2020-08-04 Low Loss Continuous True Time Delay Circuit with Delay Summing KR102432876B1 (en)

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