KR20220005540A - 인코딩 방법 및 통신 디바이스 - Google Patents

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KR20220005540A
KR20220005540A KR1020217038824A KR20217038824A KR20220005540A KR 20220005540 A KR20220005540 A KR 20220005540A KR 1020217038824 A KR1020217038824 A KR 1020217038824A KR 20217038824 A KR20217038824 A KR 20217038824A KR 20220005540 A KR20220005540 A KR 20220005540A
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화쯔 장
룽 리
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성천 다이
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Abstract

본 출원의 실시예들은 인코딩 방법 및 통신 디바이스를 개시한다. 이 방법은 인코딩될 정보 비트 시퀀스를 획득하는 단계; 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계- P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정되고, P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 제3 코드의 정보 비트 및 동결 비트를 나타내고, 제1 코드의 코드 길이는 n1이고, 제1 코드의 정보 비트의 수량은 k1이고, 제2 코드의 코드 길이는 n2이고, 제2 코드의 정보 비트들의 수량은 k2이고, 제3 코드의 코드 길이는 n3이고, 제3 코드의 정보 비트들의 수량은 k3이고,
Figure pct00260
, 및
Figure pct00261
임 -; 및 인코딩된 비트 시퀀스를 출력하는 단계를 포함한다. 인코딩이 본 출원의 실시예들에서 설명된 인코딩 방식으로 수행될 때, 디코딩 프로세스에서 병렬 디코딩이 수행될 수 있다. 이는 디코딩 지연을 감소시키는 것을 돕는다.

Description

인코딩 방법 및 통신 디바이스
본 출원은 통신 기술 분야에 관한 것으로, 특히 인코딩 방법 및 통신 디바이스에 관한 것이다.
무선 통신의 급속한 진화는 5G 통신 시스템이 미래에 일부 새로운 특징들을 제시할 것임을 나타낸다. 3개의 가장 전형적인 통신 시나리오들은 강화된 모바일 광대역(Enhanced Mobile Broadband, eMBB) 시나리오, 대규모 머신-타입 통신(Massive Machine Type Communication, mMTC) 시나리오, 및 초-신뢰성 저-레이턴시 통신(Ultra Reliable Low Latency Communication, URLLC) 시나리오를 포함한다. 이러한 통신 시나리오들의 요구들은 기존의 LTE 기술에 새로운 도전과제들을 제기한다.
통신 시스템에서, 일반적으로 데이터 송신 신뢰성을 개선하기 위해 채널 인코딩이 사용된다. 가장 기본적인 무선 액세스 기술로서, 채널 인코딩은 5G 통신 요건들을 충족시키는 중요한 연구 대상들 중 하나이다. 샤논 이론이 제안된 이래로, 다양한 국가들의 학자들은 샤논 한계에 도달할 수 있고 비교적 낮은 복잡성을 갖는 인코딩 및 디코딩 방법을 찾는 데 노력하여 왔다. 폴라 코드(Polar Codes)는 채널 극성화에 기초하여 제안된 인코딩 방식이다. 폴라 코드는 현재 알려져 있고 엄밀히 말해 채널 용량에 "도달"할 수 있는 최고의, 그리고, 유일한 채널 인코딩 방법이다.
실제 응용 동안, 폴라 코드를 사용하여 인코딩된 비트 시퀀스에 대해 디코딩이 수행될 때, 모든 정보 비트에 대해 직렬 디코딩이 수행될 필요가 있다는 것이 발견되었다. 이는 비교적 긴 디코딩 지연을 유발한다. 따라서, 현재, 디코딩 동안 모든 정보 비트에 대해 병렬 디코딩이 수행되어 디코딩 지연을 감소시킬 수 있도록, 새로운 인코딩 방법이 긴급하게 제공될 필요가 있다.
본 출원의 실시예들은 디코딩 지연을 감소시키는 것을 돕기 위한 인코딩 방법 및 통신 디바이스를 제공한다.
제1 양태에 따르면, 본 출원의 실시예는 인코딩 방법을 제공한다. 이 방법은 인코딩될 정보 비트 시퀀스를 획득하는 단계; 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계- P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정되고, P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 제3 코드의 정보 비트 및 동결 비트를 나타내고, 제1 코드의 코드 길이는 n1이고, 제1 코드의 정보 비트의 수량은 k1이고, 제2 코드의 코드 길이는 n2이고, 제2 코드의 정보 비트들의 수량은 k2이고, 제3 코드의 코드 길이는 n3이고, 제3 코드의 정보 비트들의 수량은 k3이고,
Figure pct00001
, 및
Figure pct00002
임 -; 및 인코딩된 비트 시퀀스를 출력하는 단계를 포함한다. 제1 양태에서 설명된 인코딩 방식으로 인코딩이 수행될 때, 디코딩 프로세스에서 병렬 디코딩이 수행될 수 있다. 이는 디코딩 지연을 감소시키는 것을 돕는다.
선택적 구현에서,
Figure pct00003
이다. 이러한 선택적 구현에 기초하여, 크로네커 곱 연산이 P2 및 P3에 대해 수행되어, P1를 획득할 수 있다.
선택적 구현에서,
Figure pct00004
및
Figure pct00005
이다. 이러한 선택적 구현에 기초하여, 제1 코드는 동일한 코드 길이 및 동일한 수량의 정보 비트들을 갖는 2개의 코드에 기초하여 구성될 수 있다. 이는 구현을 용이하게 한다.
선택적 구현에서,
Figure pct00006
,
Figure pct00007
, 및 P2는 P3와 동일하다. 이러한 선택적 구현에 기초하여, 제2 코드 및 제3 코드는 실제로 동일한 코드로서 이해될 수 있다. 따라서, 제1 코드는 하나의 코드에 기초하여 구성될 수 있다. 이는 구현을 용이하게 한다.
선택적 구현에서,
Figure pct00008
이고, k4는 인코딩될 정보 비트 시퀀스의 길이이다. 이 선택적 구현에 기초하여, 정보 비트들의 수량이 인코딩될 정보 비트 시퀀스의 길이와 동일한 제1 코드가 구성될 수 있다. 제1 코드가 구성된 후, 제1 코드의 정보 비트는 인코딩될 정보 비트 시퀀스 내의 정보로 직접 채워질 수 있고, 제1 코드의 동결 비트는 고정된 값으로 직접 채워질 수 있고, 그 후, 비트 값들의 채움 후에 획득되는 비트 벡터가 인코딩된다.
선택적 구현에서,
Figure pct00009
,
Figure pct00010
및 k4는 인코딩될 정보 비트 시퀀스의 길이이다. 이 선택적 구현에 기초하여, 정보 비트들의 수량이 인코딩될 정보 비트 시퀀스의 길이보다 큰 제1 코드가 구성될 수 있고, 그 후, 인코딩될 정보 비트 시퀀스는 제1 코드의 P1에 기초하여 인코딩된다.
선택적 구현에서, 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 것은 구체적으로 다음 방식으로 구현된다: P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정함- P4는 제4 코드의 정보 비트 및 동결 비트를 나타내고, 제4 코드의 코드 길이는 n4이고, 제4 코드의 정보 비트들의 수량은 k4이고,
Figure pct00011
임 -; 및 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩함. 이 선택적 구현에 기초하여, 제4 코드는 제1 코드에 기초하여 구성될 수 있고, 그 후, 인코딩될 정보 비트 시퀀스는 제4 코드의 P4에 기초하여 인코딩된다.
선택적 구현에서, 세트 S2는 세트 S1의 서브세트이고, 세트 S1는 P1에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이고, S2는 P4에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이다. 이러한 선택적 구현에 기초하여, P1에 의해 표시되는 정보 비트의 일부는 동결 비트로 변경된다. 이러한 방식으로, P4가 획득될 수 있다.
선택적 구현에서, P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하는 것은 구체적으로 다음 방식으로 구현된다: 세트 S1로부터 세트 S3를 결정함- 세트 S3에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S3로부터 제1 정보 비트를 결정함; P1 내의 제1 정보 비트를 동결 비트로 변경하여 이진 벡터 P5를 획득함; 및 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득함. 이 선택적 구현에 기초하여, 제4 코드가 구성된다. 이는 내부 코드의 코드 레이트를 감소시키는 것을 돕는다.
선택적 구현에서, 세트 S3는 복수의 정보 비트를 포함하고; 세트 S3 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S3 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 이 선택적 구현에 기초하여, 제4 코드가 구성된다. 이는 내부 코드의 코드 레이트를 감소시키고 전송 신뢰성을 향상시키는 것을 돕는다.
선택적 구현에서, 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 것은 구체적으로 다음 방식으로 구현된다: P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정함- 세트 S4에 포함된 정보 비트가 동결 비트로 변경될 때, 제2 내부 코드의 적어도 하나의 정보 비트는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고, 제1 내부 코드는 제2 인코딩 프로세스에 대한 외부 코드이고, 제2 내부 코드는 제1 인코딩 프로세스에 대한 외부 코드임 -; 세트 S4로부터 제2 정보 비트를 결정함; P5 내의 제2 정보 비트를 동결 비트로 변경하여 이진 벡터 P6를 획득함; 및 이진 벡터 P6에 기초하여 제1 코드의 이진 벡터 P4를 획득함. 이 선택적 구현에 기초하여, 제4 코드가 구성된다. 이는 내부 코드의 코드 레이트를 감소시키는 것을 돕는다.
선택적 구현에서, 세트 S4는 복수의 정보 비트를 포함하고; 세트 S4 내의 제2 정보 비트가 동결 비트로 변경될 때, 세트 S4 내의 다른 정보 비트와 비교되고, 제2 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 이 선택적 구현에 기초하여, 제4 코드가 구성된다. 이는 내부 코드의 코드 레이트를 감소시키고 전송 신뢰성을 향상시키는 것을 돕는다.
선택적 구현에서, n1, n2, 및 n3 각각은 2의 정수 거듭제곱이다.
선택적 구현에서, 인코딩될 정보 비트 시퀀스를 제1 코드의 이진 벡터 P1에 기초하여 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 것은 구체적으로 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하고- 이진 벡터 P7는 제7 코드의 정보 비트, 동결 비트, 및 비송신된 비트를 나타내고, 제7 코드의 코드 길이는 n7이며, 제7 코드의 정보 비트의 수량은 k7이고, 제7 코드의 비송신 비트의 수량은 n1-n7이고, k7은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, n7는 k7,
Figure pct00012
보다 큰 정수이고, k1는 k7 이상임 -; 제7 코드의 이진 벡터 P7에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, n1의 길이를 갖는 인코딩된 제1 비트 시퀀스를 획득하고; 및 n7의 길이를 갖는 제2 비트 시퀀스를 획득하기 위해, 제1 비트 시퀀스로부터 비송신 비트를 제거하는 방식으로 구현되고; 그리고, 인코딩된 비트 시퀀스를 출력하는 것은 구체적으로 제2 비트 시퀀스를 출력하는 것으로서 구현된다. 이러한 선택적 구현에 기초하여, 임의의 코드 길이를 갖는 코드가 구성될 수 있다.
선택적 구현에서, k7= k1+n1-n7이고, 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 것은 구체적으로 다음 방식으로 구현된다: P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제1 미리 설정된 규칙에 따라, P1에서의 정보 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득함- 비송신 비트의 값은 제7 코드의 정보 비트의 값과 독립적임 -. 이 선택적 구현에 기초하여, P7이 결정되고, 따라서, 정보 비트에 대응하는 콘텐츠가 인코딩 후에 획득된 제2 비트 시퀀스에서 누락되지 않는다. 이는 정보 무결성을 보장하는 것을 돕는다.
선택적으로, 구체적으로, P1에서의 정보 비트들을 표시하는 엘리먼트들은, P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제1 미리 설정된 규칙에 따라 그리고 제1 이진 시퀀스 및 제2 이진 시퀀스에 기초하여, 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경되어, 이진 벡터 P7를 획득한다. 제1 이진 시퀀스는 P1의 엘리먼트들의 것이고 내림차순으로 또는 오름차순으로 배열되는 이진 시퀀스 번호들을 포함한다. 제2 이진 시퀀스는 또한 P1의 엘리먼트들의 이진 시퀀스 번호들을 포함한다. 제1 이진 시퀀스와 제2 이진 시퀀스는 치환된다. 이러한 선택적 구현에 기초하여, P7가 정확하게 결정될 수 있다.
제2 양태에 따르면, 본 출원의 실시예는 인코딩 방법을 제공한다. 이 방법은 인코딩될 정보 비트 시퀀스를 획득하는 단계; 제1 코드의 이진 벡터 P1에 기초하여 코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계- P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P1는 타겟 시퀀스 및 제1 코드의 정보 비트들의 수량 k1에 기초하여 결정되고, 제1 코드의 정보 비트들의 수량 k1은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, 제1 코드의 코드 길이는 n1이고, 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이고, M의 길이를 갖는 시퀀스는 M 비트의 각각에 대응하는 시퀀스 번호를 포함하고, M은 n1 이상임 -; 및 인코딩된 비트 시퀀스를 출력하는 단계를 포함한다. 인코딩이 제2 양태에서 설명된 인코딩 방식으로 수행될 때, 디코딩 프로세스에서 병렬 디코딩이 수행될 수 있다. 이는 디코딩 지연을 감소시키는 것을 돕는다.
선택적 구현에서, 방법은 제2 코드의 이진 벡터 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정하는 단계- 세트 S1에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S1로부터 제1 정보 비트를 결정하는 단계; P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 이진 벡터 P3를 획득하는 단계- 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1임 -; 제1 정보 비트에 대응하는 시퀀스 번호가 K라고 결정하는 단계; 및 M으로부터 1까지 K를 순회하여, M의 길이를 갖는 시퀀스 내의 각각의 비트에 대응하는 시퀀스 번호를 결정하는 단계를 더 포함한다. 이 선택적 구현에 기초하여, M의 길이를 갖는 시퀀스가 생성되고, M의 길이를 갖는 시퀀스에 기초하여 인코딩이 수행된다. 이는 내부 코드의 코드 레이트를 감소시키는 것을 돕는다.
선택적 구현에서, 세트 S1는 복수의 정보 비트를 포함하고; 세트 S1 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S1 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 이 선택적 구현에 기초하여, M의 길이를 갖는 시퀀스가 생성되고, M의 길이를 갖는 시퀀스에 기초하여 인코딩이 수행된다. 이는 내부 코드의 코드 레이트를 감소시키고 전송 신뢰성을 향상시키는 것을 돕는다.
제3 양태에 따르면, 통신 디바이스가 제공된다. 통신 디바이스는 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법을 수행할 수 있다. 기능은 하드웨어에 의해 구현될 수 있거나, 또는 대응하는 소프트웨어를 실행하는 하드웨어에 의해 구현될 수 있다. 하드웨어 또는 소프트웨어는 전술한 기능에 대응하는 하나 이상의 유닛을 포함한다. 유닛은 소프트웨어 및/또는 하드웨어일 수 있다. 동일한 발명 개념에 기초하여, 통신 디바이스의 문제 해결 원리 및 유익한 효과들에 대해서는, 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법의 문제 해결 원리 및 유익한 효과들을 참조한다. 반복된 부분들은 다시 상세히 설명되지 않는다.
제4 양태에 따르면, 통신 디바이스가 제공된다. 네트워크 디바이스는 프로세서, 메모리, 및 통신 인터페이스를 포함한다. 프로세서, 통신 인터페이스, 및 메모리는 접속된다. 통신 인터페이스는 트랜시버일 수 있다. 통신 인터페이스는 통신 디바이스와 다른 네트워크 엘리먼트 사이의 통신을 구현하도록 구성된다. 하나 이상의 프로그램이 메모리에 저장된다. 프로세서는 메모리에 저장된 프로그램을 호출하여, 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법을 구현한다. 네트워크 디바이스의 문제 해결 구현 및 유익한 효과들에 대해서는, 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법의 문제 해결 구현 및 유익한 효과들을 참조한다. 반복된 부분들은 다시 상세히 설명되지 않는다.
제5 양태에 따르면, 컴퓨터 프로그램 제품이 제공된다. 컴퓨터 프로그램 제품이 컴퓨터 상에서 실행될 때, 컴퓨터는 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법을 수행할 수 있게 된다.
제6 양태에 따르면, 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법을 수행하기 위한 칩 제품이 제공된다.
제7 양태에 따르면, 컴퓨터 판독가능 저장 매체가 제공된다. 컴퓨터 판독가능 저장 매체는 명령어들을 저장한다. 명령어들이 컴퓨터에서 실행될 때, 컴퓨터는 제1 양태, 제2 양태, 제1 양태의 선택적 구현들, 또는 제2 양태의 선택적 구현들 중 어느 하나에 따른 방법을 수행할 수 있게 된다.
도 1은 기존의 통신 절차의 개략도이다.
도 2는 본 출원의 실시예에 따른 격자 그래프의 개략도이다.
도 3은 본 출원의 실시예에 따른 인코딩 방법의 개략적인 흐름도이다.
도 4는 본 출원의 실시예에 따른 다른 격자 그래프의 개략도이다.
도 5는 본 출원의 실시예에 따른 또 다른 격자 그래프의 개략도이다.
도 6은 본 출원의 실시예에 따른 통신 디바이스의 개략적인 구조도이다.
도 7은 본 출원의 실시예에 따른 통신 디바이스의 개략적인 구조도이다.
도 8은 본 출원의 실시예에 따른 다른 인코딩 방법의 개략적인 흐름도이다.
도 9는 본 출원의 실시예에 따른 제1 이진 시퀀스 및 제2 이진 시퀀스의 개략도이다.
도 10은 본 출원의 실시예에 따른 또 다른 격자 그래프의 개략도이다.
도 11은 본 출원의 실시예에 따른 또 다른 격자 그래프의 개략도이다.
이하에서는 첨부 도면들을 참조하여 본 출원의 특정 실시예들을 상세히 추가로 설명한다.
본 출원의 실시예들은 디코딩 지연을 감소시키는 것을 돕기 위해 인코딩 방법 및 통신 디바이스를 제공한다.
본 발명의 실시예들에서의 기술적 해결책들은 다양한 통신 시스템들, 예를 들어, 5G 통신 시스템, 글로벌 이동 통신 시스템(Global System of Mobile Communication, 줄여서 "GSM") 시스템, 코드 분할 다중 액세스(Code Division Multiple Access, 줄여서 "CDMA") 시스템, 광대역 코드 분할 다중 액세스(Wideband Code Division Multiple Access, 줄여서 "WCDMA") 시스템, 일반 패킷 무선 서비스(General Packet Radio Service, 줄여서 "GPRS") 시스템, 롱 텀 에볼루션(Long Term Evolution, 줄여서 "LTE") 시스템, LTE 주파수 분할 듀플렉스(Frequency Division Duplex, 줄여서 "FDD") 시스템, LTE 시분할 듀플렉스(Time Division Duplex, 줄여서 "TDD") 시스템, 및 범용 이동 통신 시스템(Universal Mobile Telecommunication System, 줄여서 "UMTS")에 적용 가능하다.
도 1은 무선 기술을 사용하여 수행되는 기본 통신 절차를 도시한다. 도 1에 도시된 바와 같이, 정보를 전송하기 전에, 통신 디바이스는 전송될 정보에 소스 인코딩을 수행할 필요가 있고, 소스 인코딩 후에 획득된 정보에 채널 인코딩을 수행하고, 그 후 채널 인코딩 후에 획득된 정보를 전송한다. 채널 인코딩 후에 획득된 정보를 수신한 후에, 수신기 단부는 먼저 채널 인코딩 후에 획득된 정보에 대해 채널 디코딩을 수행하고, 이어서 채널 디코딩 후에 획득된 정보에 대해 소스 디코딩을 수행하고, 최종적으로 송신기 단부에 의해 전송된 정보를 획득한다. 채널 인코딩은 전체 통신 시스템에서의 정보 전송의 신뢰성에 중요하다.
채널 인코딩 프로세스는
Figure pct00013
이고, 여기서,
Figure pct00014
은 이진 행 벡터이고,
Figure pct00015
는 N의 길이(즉, 코드 길이)를 갖는 인코딩될 비트 벡터이고,
Figure pct00016
는
Figure pct00017
행렬이고,
Figure pct00018
이다. 여기서,
Figure pct00019
이고, 여기서,
Figure pct00020
는
Figure pct00021
행렬들
Figure pct00022
의 크로네커(Kronecker) 곱으로서 정의되고,
Figure pct00023
는 크로네커 곱의 연산자를 나타낸다. 전술한 관련 가산 및 승산 연산들은 이진 갈로이스 필드(갈로이스 필드)에서의 모든 가산 및 승산 연산들이다.
Figure pct00024
내의 일부 비트들은 정보를 운반하는 데 사용되고, 정보 비트들로서 지칭된다. 일부 다른 비트들은 송신기 단부 및 수신기 단부에 의해 미리 합의된 고정된 값들을 운반하기 위해 사용되고, 고정 비트들 또는 동결 비트들로 지칭된다. 본 출원의 다음의 부분들에서의 설명을 위해 동결 비트가 사용된다. 예를 들어, 동결 비트에서 운반되는 값은 일반적으로 0이다. 인코딩이 수행되기 전에,
Figure pct00025
에서 정보를 운반하기 위해 사용되는 정보 비트들이 결정될 필요가 있으며, 즉
Figure pct00026
에서 정보를 운반하기 위해 비트들이 사용되는 위치들이 결정될 필요가 있다.
Figure pct00027
에서 정보를 운반하기 위해 사용되는 정보 비트들을 결정하는 프로세스는 코드의 구성이라 지칭된다.
예를 들어, 채널 인코딩 프로세스를 기술하기 위해 격자 그래프(격자 그래프)가 사용된다. 도 2는 채널 인코딩 프로세스를 나타내는 격자 그래프를 도시한다. 도 2에 도시된 바와 같이, 격자 그래프에서,
Figure pct00028
및
Figure pct00029
이다. 인코딩될 비트 벡터들
Figure pct00030
에서, u6, u7, u8, u10, u11, u12, u14, u15, 및 u16는 정보가 채워지는 정보 비트들이고, u1 내지 u5, u9, 및 u13는 송신기 단부 및 수신기 단부에 의해 미리 합의된 고정된 값들, 예를 들어, 0이 채워지는 동결 비트들이다. 구체적으로, 도 2에서, u1 내지 u16에 대응하는 중실 노드들은 정보 비트들을 나타내고, 중공 노드들은 동결 비트들을 나타낸다. 인코딩을 수행하기 전에, 통신 디바이스는 먼저
Figure pct00031
에서 정보 비트 및 동결 비트를 결정할 필요가 있으며, 즉
Figure pct00032
에서 정보 비트 및 동결 비트를 결정할 필요가 있다. 그 후,
Figure pct00033
에서의 정보 비트는 수신된 인코딩될 정보 비트 시퀀스에서의 정보로 채워지고,
Figure pct00034
내의 동결 비트는 송신기 단부 및 수신기 단부에 의해 미리 합의된 고정된 값, 예를 들어 0으로 채워진다. 이후, 통신 디바이스는
Figure pct00035
를 인코딩하고, 여기서, 정보 및 고정된 값들이 채워지고, 최종적으로 인코딩된 비트 시퀀스
Figure pct00036
를 획득한다.
통신 디바이스는 액세스 네트워크 디바이스 또는 단말 디바이스일 수 있다. 대안적으로, 통신 디바이스는 채널 인코딩을 수행할 필요가 있는 다른 디바이스일 수 있다. 이는 본 출원의 이 실시예에서 제한되지 않는다.
액세스 네트워크 디바이스는 특정 지리적 영역에 대한 통신 커버리지를 제공할 수 있고, 커버리지 영역에 위치되는 단말 디바이스와 통신할 수 있다. 액세스 네트워크 디바이스는 상이한 표준들의 통신 프로토콜들을 지원할 수 있거나, 상이한 통신 모드들을 지원할 수 있다. 예를 들어, 액세스 네트워크 디바이스는 LTE 시스템에서의 진화된 NodeB(evolutional NodeB, eNB, 또는 eNodeB) 또는 클라우드 무선 액세스 네트워크(cloud radio access network, CRAN)에서의 무선 네트워크 제어기일 수 있거나, gNB와 같은 5G 네트워크에서의 액세스 네트워크 디바이스일 수 있거나, 소형 셀, 마이크로 셀, 또는 송신 수신 포인트(transmission reception point, TRP)일 수 있거나, 또는 중계국, 액세스 포인트, 미래의 진화된 공중 육상 모바일 네트워크(public land mobile network, PLMN)에서의 액세스 네트워크 디바이스, 또는 미래에 기지국의 기능을 수행하는 다양한 형태의 디바이스일 수 있다.
단말 디바이스는 액세스 단말, 사용자 장비(user equipment, UE), 가입자 유닛, 가입자 스테이션, 이동국, 모바일 플랫폼, 원격 스테이션, 원격 단말, 모바일 단말, 사용자 단말, 단말, 무선 통신 디바이스, 사용자 에이전트, 사용자 장치 등일 수 있다. 액세스 단말기는 셀룰러 폰, 무선 폰, 세션 개시 프로토콜(session initiation protocol, SIP) 폰, 무선 로컬 루프(wireless local loop, WLL) 스테이션, 개인 휴대 정보 단말기(personal digital assistant, PDA), 무선 통신 기능을 갖는 핸드헬드 디바이스, 컴퓨팅 디바이스, 무선 모뎀에 접속된 다른 처리 디바이스, 차량 탑재 디바이스, 웨어러블 디바이스, 사물 인터넷에서의 단말 디바이스, 가상 현실 디바이스, 5G 네트워크 또는 미래의 통신 네트워크에서의 단말 디바이스, 미래의 진화된 공중 육상 모바일 네트워크(public land mobile network, PLMN)에서의 단말 디바이스 등일 수 있다.
다음은 본 출원에서 제공되는 인코딩 방법 및 통신 디바이스를 추가로 설명한다.
도 3은 본 출원의 실시예에 따른 인코딩 방법의 개략적인 흐름도이다. 도 3에 도시된 바와 같이, 인코딩 방법은 다음의 단계들 301 내지 303을 포함한다.
301: 통신 디바이스가 인코딩될 정보 비트 시퀀스를 획득한다.
302: 통신 디바이스가 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득한다.
P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정된다. P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 제3 코드의 정보 비트 및 동결 비트를 나타낸다. 제1 코드의 코드 길이는 n1이고, 제1 코드의 정보 비트의 수량은 k1이다. 제2 코드의 코드 길이는 n2이고, 제2 코드의 정보 비트의 수량은 k2이다. 제3 코드의 코드 길이는 n3이고, 제3 코드의 정보 비트의 수량은 k3이다.
Figure pct00037
이고,
Figure pct00038
이다.
P1는
Figure pct00039
로서 표현될 수 있고, P2는
Figure pct00040
로서 표현될 수 있고, P3은
Figure pct00041
로서 표현될 수 있다. 선택적으로,
Figure pct00042
= 0일 때, 이는 제1 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00043
= 1일 때, 이는 제1 코드의 z 번째 비트가 정보 비트임을 표시한다.
Figure pct00044
= 0일 때, 이는 제2 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00045
= 1일 때, 이는 제2 코드의 z 번째 비트가 정보 비트임을 표시한다.
Figure pct00046
= 0일 때, 이는 제3 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00047
= 1일 때, 이는 제3 코드의 z 번째 비트가 정보 비트임을 표시한다.
예를 들어, 제1 코드는 (32, 4) 코드이다. 구체적으로, 제1 코드의 코드 길이 n1는 32이고, 정보 비트들의 수량 k1는 4이고,
Figure pct00048
이다. P1는 제1 코드의 제1 비트 내지 26 번째 비트, 29 번째 비트 및 30 번째 비트가 동결 비트들이고, 제1 코드의 27 번째 비트, 28 번째 비트, 31 번째 비트 및 32 번째 비트가 정보 비트들임을 표시한다. 제2 코드는 (8, 2) 코드이다. 구체적으로, 제2 코드의 코드 길이 n2는 8이고, 정보 비트들의 수량 k2는 2이고,
Figure pct00049
이다. P2는 제2 코드의 제1 비트 내지 6 번째 비트가 동결 비트들임을 나타내고, 제2 코드의 7 번째 비트 및 8 번째 비트는 정보 비트들이다. 제3 코드는 (4, 2) 코드이다. 구체적으로, 제3 코드의 코드 길이 n3는 4이고, 정보 비트들의 수량 k3는 2이고,
Figure pct00050
이다. P3은 제3 코드의 제1 비트 및 제2 비트가 동결 비트들임을 표시하고, 제3 코드의 3 번째 비트 및 4 번째 비트는 정보 비트들이다.
물론, 대안적으로,
Figure pct00051
= 1일 때, 이는 제1 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00052
= 0일 때, 이는 제1 코드의 z 번째 비트가 정보 비트임을 표시한다.
Figure pct00053
= 1일 때, 이는 제2 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00054
= 0일 때, 이는 제2 코드의 z 번째 비트가 정보 비트임을 나타낸다.
Figure pct00055
= 1일 때, 이는 제3 코드의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00056
= 0일 때, 이는 제3 코드의 z 번째 비트가 정보 비트임을 표시한다.
예를 들어, 제1 코드는 (32, 4) 코드이고,
Figure pct00057
이다. P1는 제1 코드의 제1 비트 내지 26 번째 비트, 29 번째 비트 및 30 번째 비트가 동결 비트들이고, 제1 코드의 27 번째 비트, 28 번째 비트, 31 번째 비트 및 32 번째 비트가 정보 비트들임을 표시한다. 제2 코드는 (8, 2) 코드이고,
Figure pct00058
이다. P2는 제2 코드의 제1 비트 내지 6 번째 비트가 동결 비트들임을 나타내고, 제2 코드의 7 번째 비트 및 8 번째 비트는 정보 비트들이다. 제3 코드는 (4, 2) 코드이고,
Figure pct00059
이다. P3은 제3 코드의 제1 비트 및 제2 비트가 동결 비트들임을 표시하고, 제3 코드의 3 번째 비트 및 4 번째 비트는 정보 비트들이다.
설명의 용이함을 위해, 본 출원의 다음의 실시예들에서, P1, P2, P3, P4, P5, P6, 및 P7 각각은 제1 방식으로 정보 비트 및 동결 비트를 표시하는 것이 설명을 위한 예로서 사용된다. 구체적으로, 0은 대응하는 비트가 동결 비트임을 나타내고, 1은 대응하는 비트가 정보 비트임을 나타낸다.
선택적으로, n1, n2, 및 n3 각각은 2의 정수 거듭제곱이다. 예를 들어, n1은 16이고, n2는 8이고, n3는 2이다. 대안적으로, n1은 32이고, n2는 8이고, n3는 4이다. 대안적으로, n1는 64이고, n2은 16이고, n3는 4이다.
선택적으로, n1, n2, 및 n3 각각은 2의 정수 거듭제곱이 아닐 수 있다. 예를 들어, n1은 72이고, n2는 12이고, n3는 6이다. 대안적으로, n1은 60이고, n2는 10이고, n3는 6이다.
선택적으로, n2는 n3와 상이하고, k2는 k3와 상이하다. 예를 들어, 제1 코드는 (32, 8) 코드일 수 있다. 구체적으로, 제1 코드의 코드 길이 n1는 32이고, 정보 비트들의 수량 k1은 8이다. 제2 코드는 (8, 4) 코드일 수 있다. 구체적으로, 제2 코드의 코드 길이 n2는 8이고, 정보 비트들의 수량 k2는 4이다. 제3 코드는 (4, 2) 코드일 수 있다. 구체적으로, 제3 코드의 코드 길이 n3는 4이고, 정보 비트들의 수량 k3는 2이다.
선택적으로, n2는 n3와 동일하고, k2는 k3와 상이하다. 예를 들어, 제1 코드는 (64, 8) 코드일 수 있다. 구체적으로, 제1 코드의 코드 길이 n1는 64이고, 정보 비트들의 수량 k1은 8이다. 제2 코드는 (8, 4) 코드일 수 있다. 구체적으로, 제2 코드의 코드 길이 n2는 8이고, 정보 비트들의 수량 k2는 4이다. 제3 코드는 (8, 2) 코드일 수 있다. 구체적으로, 제3 코드의 코드 길이 n3는 8이고, 정보 비트들의 수량 k3는 2이다.
선택적으로, n2는 n3와 상이하고, k2는 k3와 동일하다. 예를 들어, 제1 코드는 (128, 16) 코드일 수 있다. 구체적으로, 제1 코드의 코드 길이 n1는 128이고, 정보 비트들의 수량 k1은 16이다. 제2 코드는 (8, 4) 코드일 수 있다. 구체적으로, 제2 코드의 코드 길이 n2는 8이고, 정보 비트들의 수량 k2는 4이다. 제3 코드는 (16, 4) 코드일 수 있다. 구체적으로, 제3 코드의 코드 길이 n3는 16이고, 정보 비트들의 수량 k3는 4이다.
선택적으로, n2는 n3와 동일하고, k2는 k3와 동일하다. 예를 들어, 제1 코드는 (64, 16) 코드일 수 있다. 구체적으로, 제1 코드의 코드 길이 n1는 64이고, 정보 비트들의 수량 k1은 16이다. 제2 코드는 (8, 4) 코드일 수 있다. 구체적으로, 제2 코드의 코드 길이 n2는 8이고, 정보 비트들의 수량 k2는 4이다. 제3 코드는 (8, 4) 코드일 수 있다. 구체적으로, 제3 코드의 코드 길이 n3는 8이고, 정보 비트들의 수량 k3는 4이다.
선택적인 구현에서, 통신 디바이스가 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는, 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1에 기초하여, 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2, 및 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 결정한다. 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2와 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 결정한 이후, 통신 디바이스는 제2 코드의 이진 벡터 P2와 제3 코드의 이진 벡터 P3를 결정한다. 그 후, 통신 디바이스는 P2 및 P3에 기초하여 P1를 결정한다. P1를 결정한 후에, 통신 디바이스는 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득할 수 있다.
대안적으로, 제2 코드의 코드 길이 및 정보 비트들의 수량과, 제3 코드의 코드 길이 및 정보 비트들의 수량은 미리 설정될 수 있다. 인코딩될 정보 비트 시퀀스를 수신한 후, 통신 디바이스는, 제1 코드의 정보 비트들의 수량 k1 및 코드 길이 n1에 기초하여, 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2 및 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 결정할 필요가 없다. 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 제2 코드의 P2 및 제3 코드의 P3를 직접 결정하고, 그 후 P2 및 P3에 기초하여 P1를 결정하고, P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득할 수 있다.
선택적으로, 제2 코드 및 제3 코드는 폴라 코드들일 수 있다. 제2 코드의 P2 및 제3 코드의 P3는 기존의 폴라 코드 구성 방법을 사용하여 결정될 수 있다. 예를 들어, 제2 코드의 P2 및 제3 코드의 P3는 가우시안 근사(Gaussian approximation, GA), 밀도 진화(density evolution, DE), PW, 또는 NR과 같은 방법을 사용하여 결정될 수 있다.
예를 들어, P2는 GA 방법 또는 DE 방법을 사용하여 결정된다. (8, 2) 제2 코드의 P2를 결정할 때, 통신 디바이스는 제2 코드의 각각의 비트에 대응하는 서브채널 용량을 결정하고, 비교적 큰 서브채널 용량에 대응하는 비트를 정보 비트로서 선택한다. 예를 들어, 제2 코드의 7 번째 비트 및 8 번째 비트에 대응하는 서브채널 용량들이 비교적 큰 경우, 통신 디바이스는 7 번째 비트 및 8 번째 비트를 정보 비트들로서 결정한다. 구체적으로,
Figure pct00060
= 0일 때, 이는 제2 코드의 z 번째 비트가 동결 비트임을 표시하거나; 또는,
Figure pct00061
= 1일 때, 이는 제2 코드의 z 번째 비트가 정보 비트임을 표시하고; 그리고,
Figure pct00062
이다. 동일한 원리가 제3 코드의 P3를 결정하는데 사용된다. 세부사항들은 여기서 다시 설명되지 않는다.
다른 예로서, P2는 PW 방법 또는 NR 방법을 사용하여 결정된다. (8, 2) 제2 코드의 P2를 결정할 때, 통신 디바이스는 PW 시퀀스, NR 시퀀스, 또는 다른 미리 저장된 시퀀스로부터, 시퀀스 엘리먼트가 8 이하인 위치를 샘플링하여, 8의 길이를 갖는 시퀀스[8, 7, 6, 4, 5, 3, 2, 1]를 획득한다. 시퀀스는 제2 코드의 각각의 비트에 대응하는 서브채널 신뢰성 랭크를 나타낸다. 예를 들어, 제2 코드의 제1 비트에 대응하는 서브채널 신뢰성 랭크는 8이고, 제2 코드의 제2 비트에 대응하는 서브채널 신뢰성 랭크는 7이고, 제2 코드의 3 번째 비트에 대응하는 서브채널 신뢰성 랭크는 6이고, 제2 코드의 4 번째 비트에 대응하는 서브채널 신뢰성 랭크는 4이고, 제2 코드의 5 번째 비트에 대응하는 서브채널 신뢰성 랭크는 5이고, 제2 코드의 6 번째 비트에 대응하는 서브채널 신뢰성 랭크가 3이고, 제2 코드의 7 번째 비트에 대응하는 서브채널 신뢰성 랭크는 2이고, 제2 코드의 8 번째 비트에 대응하는 서브채널 신뢰성 랭크는 1이다. 시퀀스에 기초하여, 통신 디바이스는 제2 코드의 것이고 비교적 높은 서브채널 신뢰성에 대응하는 비트를 정보 비트로서 결정할 수 있다. 예를 들어, 제2 코드의 7 번째 비트 및 8 번째 비트에 대응하는 서브채널들의 채널 신뢰성이 가장 높으면, 통신 디바이스는 제2 코드의 7 번째 비트 및 8 번째 비트를 정보 비트들로서 결정한다. 구체적으로,
Figure pct00063
= 0일 때, 이는 제2 코드의 z 번째 비트가 동결 비트임을 표시하거나; 또는,
Figure pct00064
= 1일 때, 이는 제2 코드의 z 번째 비트가 정보 비트임을 표시하고;
Figure pct00065
가 획득된다. 동일한 원리가 제3 코드의 P3를 결정하는데 사용된다. 세부사항들은 여기서 다시 설명되지 않는다.
선택적 구현에서,
Figure pct00066
이다. P2 및 P3를 결정한 후, 통신 디바이스는 P2 및 P3에 대해 크로네커 곱 연산을 수행하여, 제1 코드의 이진 벡터 P1를 획득할 수 있다.
예를 들어,
Figure pct00067
,
Figure pct00068
, 및
Figure pct00069
이다.
선택적 구현에서,
Figure pct00070
및
Figure pct00071
일 때, P2는 P3와 동일하다.
예를 들어, 제1 코드는 (16, 9) 코드이고, 제2 코드는 (4, 3) 코드이고, 제3 코드는 (4, 3) 코드이다.
Figure pct00072
, 및
Figure pct00073
이다.
선택적 구현에서,
Figure pct00074
및
Figure pct00075
일 때, P2는 대안적으로 P3와 동일하지 않을 수 있다. 예를 들어, P2 및 P3가 동일한 길이를 갖지만, P2 및 P3의 값들은 상이하다.
본 출원의 이 실시예에서,
Figure pct00076
또는
Figure pct00077
이고, 여기서, k4는 인코딩될 정보 비트 시퀀스의 길이이다. 통신 디바이스가
Figure pct00078
일 때 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 특정 구현은, 통신 디바이스가
Figure pct00079
일 때 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 특정 구현과 상이하다. 다음은 시나리오들
Figure pct00080
및
Figure pct00081
을 상세히 개별적으로 설명한다.
1. 시나리오
Figure pct00082
: 이 시나리오에서, 제1 코드의 정보 비트들의 수량은 인코딩될 정보 비트 시퀀스의 길이와 동일하다. 제1 코드의 P1를 결정한 후에, 통신 디바이스는 제1 코드의 정보 비트를 인코딩될 정보 비트 시퀀스에서의 정보로 직접 채우고, 제1 코드의 동결 비트를 고정된 값, 예를 들어, 0으로 채울 수 있다. 정보 및 고정된 값으로 제1 코드를 채운 후, 통신 디바이스는
Figure pct00083
를 획득하고, 이후
Figure pct00084
를 인코딩하여
Figure pct00085
를 획득하고, 여기서
Figure pct00086
이다.
예를 들어, 통신 디바이스는 인코딩될 정보 비트 시퀀스를 수신한다. 인코딩될 정보 비트 시퀀스의 길이 k4는 4이다. 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는, 인코딩될 정보 비트 시퀀스에 기초하여, 제1 코드의 정보 비트들의 수량 k1가 4인 것으로 결정한다. 제1 코드의 코드 길이 n1는 미리 설정될 수 있고, 예를 들어, 32일 수 있다. 대안적으로, 정보 비트들의 수량 k1 및 제1 코드의 코드 길이 n1 양자 모두가 미리 설정되고, 제1 코드의 정보 비트들의 수량 k1은 4이고, 제1 코드의 코드 길이 n1는 32이다.
통신 디바이스는 (32, 4) 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1를 인수분해하여, 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2 및 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 획득한다.
Figure pct00087
, 및
Figure pct00088
이다. 예를 들어, 다음이 획득된다: n2는 8이고, k2는 2이고, n3는 4이고, k3는 2이다. 구체적으로, 제2 코드는 (8, 2) 코드이고, 제3 코드는 (4, 2) 코드이다.
통신 디바이스는 GA, DE, PW 또는 NR 방법을 사용하여 제2 코드의 이진 벡터
Figure pct00089
및 제3 코드의 이진 벡터
Figure pct00090
을 결정한다. P2 및 P3를 결정한 후, 통신 디바이스는 P2 및 P3에 대해 크로네커 곱 연산을 수행하여, 제1 코드의 이진 벡터 P1, 즉,
Figure pct00091
를 획득한다. 구체적으로, P1는 제1 코드의 제1 비트 내지 26 번째 비트, 29 번째 비트 및 30 번째 비트가 동결 비트들이고, 제1 코드의 27 번째 비트, 28 번째 비트, 31 번째 비트 및 32 번째 비트가 정보 비트들임을 표시한다. 통신 디바이스는 제1 코드의 제1 비트 내지 26 번째 비트, 29 번째 비트, 및 30 번째 비트를 고정된 값들, 예를 들어, 0으로 채운다. 통신 디바이스는 제1 코드의 27 번째 비트, 28 번째 비트, 31 번째 비트, 및 32 번째 비트를 인코딩될 정보 비트 시퀀스에서의 비트 값들로 채운다. 제1 코드의 모든 비트들을 값들로 채운 후에, 통신 디바이스는
Figure pct00092
을 획득한다. 그 후, 통신 디바이스는
Figure pct00093
을 인코딩하여
Figure pct00094
를 획득하고, 여기서
Figure pct00095
이다.
다른 예로서, 통신 디바이스는 인코딩될 정보 비트 시퀀스를 수신한다. 인코딩될 정보 비트 시퀀스의 길이 k4는 9이다. 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는, 인코딩될 정보 비트 시퀀스에 기초하여, 제1 코드의 정보 비트들의 수량 k1가 9인 것으로 결정한다. 제1 코드의 코드 길이 n1는 미리 설정될 수 있고, 예를 들어, 16일 수 있다. 대안적으로, 정보 비트들의 수량 k1 및 제1 코드의 코드 길이 n1 양자 모두가 미리 설정되고, 제1 코드의 정보 비트들의 수량 k1은 9이고, 제1 코드의 코드 길이 n1는 16이다.
통신 디바이스는 (16, 9) 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1를 인수분해하여, 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2 및 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 획득한다.
Figure pct00096
, 및
Figure pct00097
이다. 예를 들어, 다음이 획득된다: n2는 4이고, k2는 3이고, n3는 4이고, k3는 3이다. 구체적으로, 제2 코드는 (4, 3) 코드이고, 제3 코드는 (4, 3) 코드이다.
통신 디바이스는 GA, DE, PW 또는 NR 방법을 사용하여 제2 코드의 이진 벡터
Figure pct00098
및 제3 코드의 이진 벡터
Figure pct00099
을 결정한다. P2 및 P3를 결정한 후, 통신 디바이스는 P2 및 P3에 대해 크로네커 곱 연산을 수행하여, 제1 코드의 이진 벡터 P1, 즉,
Figure pct00100
를 획득한다. 구체적으로, P1는 제1 코드의 제1 비트 내지 5 번째 비트, 9 번째 비트 및 13 번째 비트가 동결 비트들이고, 제1 코드의 6 번째 비트 내지 8 번째 비트, 10 번째 비트 내지 12 번째 비트 및 14 번째 비트 내지 16 번째 비트가 정보 비트들임을 표시한다. 통신 디바이스는 제1 코드의 제1 비트 내지 5 번째 비트, 9 번째 비트, 및 13 번째 비트를 고정된 값들, 예를 들어, 0으로 채운다. 통신 디바이스는 제1 코드의 6 번째 비트 내지 8 번째 비트, 10 번째 비트 내지 12 번째 비트, 그리고 14 번째 비트 내지 16 번째 비트를 인코딩될 정보 비트 시퀀스의 비트 값들로 채운다. 제1 코드의 모든 비트들을 값들로 채운 후에, 통신 디바이스는
Figure pct00101
를 획득한다. 그 후, 통신 디바이스는
Figure pct00102
를 인코딩하여
Figure pct00103
를 획득하고, 여기서
Figure pct00104
이다.
2. 시나리오
Figure pct00105
: 이 시나리오에서,
Figure pct00106
이고, 여기서 k4는 인코딩될 정보 비트 시퀀스의 길이이다. 예를 들어, k4는 3과 같고, k1은 4와 같거나; 또는 k4는 5와 같고, k1은 9와 같다.
선택적 구현에서, 통신 디바이스가 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 것은 구체적으로 다음 방식으로 구현된다: 통신 디바이스가 P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정함- P4는 제4 코드의 정보 비트 및 동결 비트를 나타내고, 제4 코드의 코드 길이는 n4이고, 제4 코드의 정보 비트들의 수량은 k4이고,
Figure pct00107
임 -; 및 통신 디바이스가 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩함.
선택적으로, 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 먼저 제4 코드의 정보 비트들의 수량을 결정할 수 있고, 여기서 제4 코드의 정보 비트들의 수량은 인코딩될 정보 비트 시퀀스의 길이와 동일하다. 제4 코드의 정보 비트들의 수량을 결정한 후에, 통신 디바이스는 코드 길이 및 제4 코드의 정보 비트들의 수량에 기초하여 제1 코드의 코드 길이 및 정보 비트들의 수량을 결정하고, 여기서, 제4 코드의 코드 길이는 미리 설정될 수 있다. 제1 코드의 코드 길이 및 정보 비트들의 수량을 결정한 이후에, 통신 디바이스는 코드 길이 및 제1 코드의 정보 비트들의 수량에 기초하여, 제2 코드의 코드 길이 및 정보 비트들의 수량과, 제3 코드의 코드 길이 및 정보 비트들의 수량을 결정한다. 제2 코드의 코드 길이 및 정보 비트들의 수량과 제3 코드의 코드 길이 및 정보 비트들의 수량을 결정한 이후에, 통신 디바이스는 제2 코드의 P2 및 제3 코드의 P3를 결정하고, 다음으로 P2 및 P3에 기초하여 P1를 결정한다. P1를 결정한 후에, 통신 디바이스는 P1에 기초하여 P4를 결정하고, 그 후 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩한다.
예를 들어, 통신 디바이스는 인코딩될 정보 비트 시퀀스를 수신한다. 인코딩될 정보 비트 시퀀스의 길이 k4는 6이다. 통신 디바이스는, 인코딩될 정보 비트 시퀀스의 길이에 기초하여, 제4 코드의 정보 비트의 수량이 k4, 즉 6인 것으로 결정한다. 통신 디바이스는 코드 길이 n4 및 제4 코드의 정보 비트들의 수량 k4에 기초하여 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1를 결정한다. 제4 코드의 코드 길이는 미리 설정될 수 있다. 예를 들어, n4은 16일 수 있다. 따라서, 제4 코드는 (16, 6) 코드이다. n4가 n1과 동일하고
Figure pct00108
이기 때문에, 제1 코드의 코드 길이 n1는 16과 동일하고, 제1 코드의 정보 비트들의 수량 k1는 9와 동일하다. 구체적으로, 제1 코드는 (16, 9) 코드이다.
통신 디바이스는 (16, 9) 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1를 인수분해하여, 제2 코드의 정보 비트들의 코드 길이 n2 및 수량 k2 및 제3 코드의 정보 비트들의 코드 길이 n3 및 수량 k3를 획득한다.
Figure pct00109
, 및
Figure pct00110
이다. 따라서, n2는 4일 수 있고, k2은 3일 수 있고, n3는 4일 수 있고, k3는 3일 수 있다. 구체적으로, 제2 코드는 (4, 3) 코드이고, 제3 코드는 (4, 3) 코드이다. 통신 디바이스는 GA, DE, PW 또는 NR 방법을 사용하여 제2 코드의 이진 벡터
Figure pct00111
및 제3 코드의 이진 벡터
Figure pct00112
를 결정한다. P2 및 P3를 결정한 후, 통신 디바이스는 P2 및 P3에 대해 크로네커 곱 연산을 수행하여, 제1 코드의 이진 벡터 P1, 즉,
Figure pct00113
를 획득한다. P1를 결정한 후에, 통신 디바이스는 P1에 기초하여(16, 6) 제4 코드의 P4를 결정하고, 그 후 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩한다. 예를 들어,
Figure pct00114
이다. P4는 제4 코드의 제1 비트 내지 6 번째 비트, 8 번째 비트, 9 번째 비트, 13 번째 비트 및 14 번째 비트가 동결 비트들이고, 제4 코드의 7 번째 비트, 10 번째 비트 내지 12 번째 비트, 15 번째 비트 및 16 번째 비트가 정보 비트들임을 표시한다. 통신 디바이스는 제4 코드의 제1 비트 내지 6 번째 비트, 8 번째 비트, 9 번째 비트, 13 번째 비트, 및 14 번째 비트를 고정된 값들, 예를 들어, 0으로 채운다. 통신 디바이스는 제4 코드의 7 번째 비트, 10 번째 비트 내지 12 번째 비트, 15 번째 비트, 및 16 번째 비트를 인코딩될 정보 비트 시퀀스에서의 비트 값들로 채운다. 제4 코드의 모든 비트들을 값들로 채운 후에, 통신 디바이스는
Figure pct00115
를 획득한다. 그 후, 통신 디바이스는
Figure pct00116
을 인코딩하여
Figure pct00117
를 획득하고, 여기서,
Figure pct00118
이다.
선택적 구현에서, 세트 S2는 세트 S1의 서브세트이고, 세트 S1는 P1에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이고, S2는 P4에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이다.
예를 들어,
Figure pct00119
및
Figure pct00120
이다. P1는 제1 코드의 제1 비트 내지 5 번째 비트, 9 번째 비트 및 13 번째 비트가 동결 비트들이고, 제1 코드의 6 번째 비트 내지 8 번째 비트, 10 번째 비트 내지 12 번째 비트 및 14 번째 비트 내지 16 번째 비트가 정보 비트들임을 표시한다. 따라서, 세트 S1는 정보 비트들을 포함한다: 6 번째 비트 내지 8 번째 비트, 10 번째 비트 내지 12 번째 비트, 및 14 번째 비트 내지 16 번째 비트, 즉,
Figure pct00121
이다.
P4는 제4 코드의 제1 비트 내지 6 번째 비트, 8 번째 비트, 9 번째 비트, 13 번째 비트 및 14 번째 비트가 동결 비트들이고, 제4 코드의 7 번째 비트, 10 번째 비트 내지 12 번째 비트, 15 번째 비트 및 16 번째 비트가 정보 비트들이라는 것을 표시한다. 따라서, 세트 S2는 다음 정보 비트들을 포함한다: 7 번째 비트, 10 번째 비트 내지 12 번째 비트, 15 번째 비트, 및 16 번째 비트, 즉
Figure pct00122
이다. 세트 S1 내의 정보 비트들은 세트 S2 내의 정보 비트들을 포함한다는 것을 알 수 있다.
선택적 구현에서, 통신 디바이스가, P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하는 것은 구체적으로 다음 방식으로 구현된다: 세트 S1로부터 세트 S3를 결정함- 세트 S3에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S3로부터 제1 정보 비트를 결정함; P1 내의 제1 정보 비트를 동결 비트로 변경하여 이진 벡터 P5를 획득함; 및 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득함.
예를 들어, 통신 디바이스는 인코딩될 정보 비트 시퀀스를 수신한다. 인코딩될 정보 비트 시퀀스의 길이 k4는 6이다. 제4 코드는 (16, 6) 코드이고, 제1 코드는 (16, 9) 코드이다. 제1 코드의 P1는
Figure pct00123
이고,
Figure pct00124
이다.
설명의 편의를 위해, 세트 S1로부터 세트 S3를 결정하는 특정 방식이 대응하는 격자 그래프를 참조하여 후술된다. n1의 코드 길이를 갖는 인코딩의 경우, 인코딩에 대응하는 격자 그래프는 총 log2(n1) 개의 층을 갖는다. 도 4에 도시된 격자 그래프의 경우, 격자 그래프의 제1
Figure pct00125
차수들에 대한 연산이 제1 외부 코드로서 사용되고, 마지막
Figure pct00126
차수들에 대한 연산이 제1 내부 코드로서 사용된다. n1가 16과 동일하기 때문에, 도 4에 도시된 격자 그래프의 경우, 처음 2개의 차수에 대한 연산이 제1 외부 코드로서 사용되고, 마지막 2개의 차수에 대한 연산이 제1 내부 코드로서 사용된다. 도 4에 도시된 격자 그래프에 의해 표시된 인코딩 프로세스는 제1 인코딩 프로세스이다.
도 4에 도시된 바와 같이, 제1 코드의 비트들 [u5, u6, u7, u8, u9, u10, u11, u12, u13, u14, u15, u16]은 제1 외부 코드의 코드워드 비트들 [x5, x6, x7, x8, x9, x10, x11, x12, x13, x14, x15, x16]에 각각 대응한다. 제1 외부 코드의 코드워드 비트들 [x5, x6, x7, x8]은 다음의 관계를 충족한다:
Figure pct00127
.
정보 비트 u8가 동결 비트로 변경되는 경우, 제1 내부 코드의 정보 비트 x8도 동결 비트로 변경된다는 것을 알 수 있다. 제1 내부 코드의 정보 비트 x8가 동결 비트로 변경될 때, 내부 코드의 코드 레이트가 감소된다. 마찬가지로, x9, x10, x11, x12, x13, x14, x15 및 x16도 관계를 충족시킨다. 세부사항들은 여기서 다시 설명되지 않는다. 본 출원에서, 제1 외부 코드의 코드워드 비트들 [x5, x6, x7, x8]만이 설명을 위한 예로서 사용된다.
따라서, S1에 있고 정보 비트가 동결 비트로 변경될 때 제1 내부 코드의 정보 비트가 동결 비트로 변경될 수 있게 하는 정보 비트는 세트 S1 내의 정보 비트들을 순차적으로 순회함으로써 결정될 수 있다. 전술한 방법에 따르면, 세트 S1 내의 정보 비트들이 순회된 후에, 다음이 결정될 수 있다: u8가 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x8는 동결 비트로 변경될 수 있다. u12이 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x12는 동결 비트로 변경될 수 있다. u16가 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x16는 동결 비트로 변경될 수 있다. 따라서, 통신 디바이스는 S3=[u8, u12, u16]라고 결정한다.
세트 S3를 결정한 후, 통신 디바이스는 세트 S3로부터 제1 정보 비트를 선택하고, P1 내의 제1 정보 비트를 동결 비트로 변경하여, P5를 획득하고, 그 후 P5에 기초하여 P4를 결정할 수 있다. 예를 들어, 제1 정보 비트가 u8인 경우,
Figure pct00128
이고, 통신 디바이스는
Figure pct00129
에 기초하여 P4를 결정한다.
세트 S3가 복수의 정보 비트를 포함하는 경우, 제1 정보 비트는 세트 S3 내의 임의의 정보 비트일 수 있다. 예를 들어, S3=[u8, u12, u16]이면, 제1 정보 비트는 u8, u12, 또는 u16일 수 있다.
대안적으로, 세트 S3는 복수의 정보 비트를 포함하고; 세트 S3 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S3 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 예를 들어, S3=[u8, u12, u16]이고, u8가 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x8는 동결 비트로 변경되고; u12가 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x12는 동결 비트로 변경되고; u16이 동결 비트로 변경될 때, 제1 내부 코드의 정보 비트 x16는 동결 비트로 변경된다. x8의 신뢰성은 x12의 신뢰성보다 낮고, x12의 신뢰도는 x16의 신뢰도보다 낮다. 따라서, 통신 디바이스는 u8가 제1 정보 비트인 것으로 결정한다.
세트 S3가 하나의 정보 비트만을 포함하는 경우, 정보 비트는 제1 정보 비트이다.
제4 코드가 (16, 8) 코드이고, 제1 코드가 (16, 9) 코드인 경우,
Figure pct00130
임에 유의해야 한다. P5에서의 정보 비트들의 수량은 제4 코드의 정보 비트들의 수량 k4와 동일하다. 이 경우, 통신 디바이스는 P5를 P4로서 직접 결정할 수 있고, 그 후 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩할 수 있다.
선택적 구현에서, P5 내의 정보 비트들의 수량이 제4 코드의 정보 비트들의 수량 k4을 초과하면, 통신 디바이스가 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 것은 구체적으로 다음 방식으로 구현된다: P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정함- 세트 S4에 포함된 정보 비트가 동결 비트로 변경될 때, 제2 내부 코드의 적어도 하나의 정보 비트는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고, 제1 내부 코드는 제2 인코딩 프로세스에 대한 외부 코드이고, 제2 내부 코드는 제1 인코딩 프로세스에 대한 외부 코드임 -; 세트 S4로부터 제2 정보 비트를 결정함; P5 내의 제2 정보 비트를 동결 비트로 변경하여 이진 벡터 P6를 획득함; 및 이진 벡터 P6에 기초하여 제1 코드의 이진 벡터 P4를 획득함.
예를 들어, 제4 코드는 (16, 6) 코드이고,
Figure pct00131
이다. 구체적으로, P5에서의 정보 비트들의 수량은 8이고, 제4 코드의 정보 비트들의 수량 k4는 6이고, P5에서의 정보 비트들의 수량은 k4보다 크다. 통신 디바이스는
Figure pct00132
에 의해 표시되는 정보 비트들로부터 세트 S4를 결정한다. P5에 의해 표시되는 정보 비트들은 [u6, u7, u10, u11, u12, u14, u15, u16]를 포함한다. 설명의 편의를 위해, 세트 S4를 결정하는 특정 방식이 대응하는 격자 그래프를 참조하여 후술된다. 도 5에 도시된 격자 그래프로 표시된 인코딩 프로세스는 제2 인코딩 프로세스이다. 도 4에 도시된 격자 그래프 내의 제1 외부 코드는 도 5에 도시된 격자 그래프 내의 제2 내부 코드이고, 도 4에 도시된 격자 그래프 내의 제1 내부 코드는 도 5에 도시된 격자 그래프 내의 제2 외부 코드이다.
P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정하기 위한 원리는 P1에 의해 표시되는 정보 비트로부터 세트 S3를 결정하기 위한 원리와 유사하다. 도 5에 도시된 바와 같이, u14가 동결 비트로 변경되면, 제2 내부 코드의 정보 비트 x14는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고; u15이 동결 비트로 변경되면, 제2 내부 코드의 정보 비트 x15는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고; u16가 동결 비트로 변경되면, 제2 내부 코드의 정보 비트 x16는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있다. 따라서, 통신 디바이스는 S4=[u14, u15, u16]라고 결정할 수 있다.
세트 S4를 결정한 후, 통신 디바이스는 세트 S4로부터 제2 정보 비트를 선택하고, P5 내의 제2 정보 비트를 동결 비트로 변경하여, P6를 획득하고, 그 후 P6에 기초하여 P4를 결정할 수 있다. 예를 들어, 제2 정보 비트가 u14,
Figure pct00133
인 경우, 통신 디바이스는 P6에 기초하여 P4를 결정한다.
세트 S4가 복수의 정보 비트를 포함하는 경우, 제2 정보 비트는 세트 S4 내의 임의의 정보 비트일 수 있다. 예를 들어, S4=[u14, u15, u16]이면, 제2 정보 비트는 u14, u15, 또는 u16일 수 있다.
대안적으로, 세트 S4는 복수의 정보 비트를 포함하고; 세트 S4 내의 제2 정보 비트가 동결 비트로 변경될 때, 세트 S4 내의 다른 정보 비트와 비교되고, 제2 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 예를 들어, S4=[u14, u15, u16]이고, u14가 동결 비트로 변경될 때, 제2 내부 코드의 정보 비트 x14는 동결 비트로 변경되고; u15가 동결 비트로 변경될 때, 제2 내부 코드의 정보 비트 x15는 동결 비트로 변경되고; u16이 동결 비트로 변경될 때, 제2 내부 코드의 정보 비트 x16는 동결 비트로 변경된다. x14의 신뢰성은 x15의 신뢰성보다 낮고, x15의 신뢰도는 x16의 신뢰도보다 낮다. 따라서, 통신 디바이스는 u14가 제2 정보 비트인 것으로 결정한다. 세트 S4가 하나의 정보 비트만을 포함하는 경우, 정보 비트는 제2 정보 비트이다.
제4 코드의 정보 비트들의 수량이 6이기 때문에, 하나의 정보 비트가 추가로
Figure pct00134
로부터 선택되고 동결 비트로 변경될 필요가 있다. 통신 디바이스는 세트 S3를 결정하기 위한 원리와 동일한 원리에 따라, P6에 의해 표시되는 정보 비트로부터 세트 S5를 결정할 수 있다. 예를 들어, S5=[u6, u7, u12, u16]이다. 통신 디바이스는 S5로부터 제3 정보 비트를 획득한다. 예를 들어, 제3 정보 비트는 u6이고, 통신 디바이스는 P6에서의 u6를 동결 비트로 변경하여, 이진 벡터 P4를 획득하고, 여기서
Figure pct00135
이다. 제4 코드의 모든 비트들을 값들로 채운 후에, 통신 디바이스는
Figure pct00136
을 획득한다. 그 후, 통신 디바이스는
Figure pct00137
를 인코딩하여
Figure pct00138
를 획득하고, 여기서
Figure pct00139
이다.
303: 통신 디바이스가 인코딩된 비트 시퀀스를 출력한다.
본 출원의 이 실시예에서, 통신 디바이스는 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하고, 인코딩된 비트 시퀀스를 획득한 후에 인코딩된 비트 시퀀스를 출력한다. 인코딩된 비트 시퀀스를 출력한 후, 통신 디바이스는 인코딩된 비트 시퀀스를 전송할 수 있다.
도 3에 설명된 방법에 따르면, 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하고, 인코딩된 비트 시퀀스를 출력할 수 있다. 도 3에 설명된 방법은 새로운 인코딩 방식을 제공하고, 인코딩이 이러한 인코딩 방식으로 수행될 때, 병렬 디코딩은 디코딩 프로세스에서 수행될 수 있다는 것을 알 수 있다. 이는 디코딩 지연을 감소시키는 것을 돕는다.
도 8은 본 출원의 실시예에 따른 다른 인코딩 방법의 개략적인 흐름도이다. 도 8에 도시된 바와 같이, 인코딩 방법은 다음의 단계들(801 내지 805)을 포함한다. 단계 801에 대해서는, 단계 301에서의 설명들을 참조한다. 세부사항들은 여기서 다시 설명되지 않는다. 단계 802 내지 단계 804는 통신 디바이스가 인코딩된 비트 시퀀스를 획득하기 위해 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 특정 구현이다. 단계 805는 단계 303의 특정 구현이다.
801: 통신 디바이스가 인코딩될 정보 비트 시퀀스를 획득한다.
802: 통신 디바이스가 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정한다.
제1 코드의 이진 벡터 P1의 설명 및 제1 코드의 이진 벡터 P1를 결정하는 방식에 대해서는, 도 3에 대응하는 실시예에서의 대응하는 설명을 참조한다. 세부사항들은 여기서 다시 설명되지 않는다.
이진 벡터 P7는 제7 코드의 정보 비트, 동결 비트, 및 비송신 비트를 나타낸다. 제7 코드의 코드 길이는 n7이고, 제7 코드의 정보 비트의 수량은 k7이고, 제7 코드의 비송신 비트의 수량은 n1-n7이고, k7은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, n7는 k7,
Figure pct00140
보다 큰 정수이고, k1는 k7 이상이다. 선택적으로,
Figure pct00141
이다.
예를 들어, 제7 코드는 (13, 6) 코드이고, 제1 코드는 (16, 9) 코드 또는 (16, 6) 코드일 수 있다. 제7 코드는 (50, 2) 코드이고, 제1 코드는 (64, 16) 코드 또는 (64, 2) 코드일 수 있다.
이진 벡터 P7에서, 비송신 비트는 미리 설정된 값을 사용하여 표시될 수 있다. 예를 들어, 미리 설정된 값은 2이다.
Figure pct00142
= 1일 때, 이는 제7 코드의 인코딩될 비트들에서의 z 번째 비트가 정보 비트임을 표시한다.
Figure pct00143
= 0일 때, 이는 제7 코드의 인코딩될 비트들 내의 z 번째 비트가 동결 비트임을 표시한다.
Figure pct00144
= 2일 때, 이는 제7 코드의 인코딩된 비트들 내의 z 번째 비트가 비송신 비트임을 나타낸다. 대안적으로, 미리 설정된 값은 3, 4, 또는 5와 같은 다른 값일 수 있다.
이하는
Figure pct00145
일 때 통신 디바이스가 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 특정 구현을 설명한다.
통신 디바이스는, P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제1 미리 설정된 규칙에 따라, P1에서의 정보 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득하고, 비송신 비트의 값은 제7 코드의 정보 비트의 값과 독립적이다. 이 구현에 기초하여, P7이 결정되고, 따라서, 정보 비트에 대응하는 콘텐츠가 인코딩 후에 획득된 제2 비트 시퀀스에서 누락되지 않는다. 이는 정보 무결성을 보장하는 것을 돕는다. 선택적으로, 이 구현에서, 비송신 비트는 단축된(shorten) 비트라고도 지칭될 수 있다.
선택적으로, 구체적으로, 통신 디바이스는, 제1 미리 설정된 규칙에 따라 그리고 제1 이진 시퀀스 및 제2 이진 시퀀스에 기초하여, P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, P1에서의 정보 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득한다. 제1 이진 시퀀스는 P1의 엘리먼트들의 것이고 내림차순으로 또는 오름차순으로 배열되는 이진 시퀀스 번호들을 포함한다. 제2 이진 시퀀스는 또한 P1의 엘리먼트들의 이진 시퀀스 번호들을 포함한다. 제1 이진 시퀀스와 제2 이진 시퀀스는 치환된다.
예를 들어, 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 먼저 제7 코드의 정보 비트들의 수량을 결정할 수 있고, 여기서 제7 코드의 정보 비트들의 수량은 인코딩될 정보 비트 시퀀스의 길이와 동일하다. 제7 코드의 정보 비트들의 수량을 결정한 후에, 통신 디바이스는 코드 길이 및 제7 코드의 정보 비트들의 수량에 기초하여 제1 코드의 정보 비트들의 코드 길이 n1 및 수량 k1를 결정한다. 제7 코드의 코드 길이는 미리 설정될 수 있다. 예를 들어, 제7 코드의 코드 길이 n7는 13이고, 제7 코드의 정보 비트들의 수량 k7은 6과 동일하다.
Figure pct00146
, 및
Figure pct00147
이다. 따라서, 통신 디바이스는 제1 코드의 코드 길이 n1가 16이고 제1 코드의 정보 비트들의 수량 k1가 9라고 결정한다. 다음으로, 통신 디바이스는, 코드 길이 n1 및 제1 코드의 정보 비트들의 수량 k1에 기초하여, 제2 코드의 정보 비트들의 수량 및 코드 길이, 및 제3 코드의 정보 비트들의 수량 및 코드 길이를 결정한다. 제2 코드의 코드 길이 및 정보 비트들의 수량과 제3 코드의 코드 길이 및 정보 비트들의 수량을 결정한 이후에, 통신 디바이스는 제2 코드의 P2 및 제3 코드의 P3를 결정하고, 다음으로 P2 및 P3에 기초하여 P1를 결정한다.
예를 들어,
Figure pct00148
및
Figure pct00149
이다. 도 9에 도시된 바와 같이, 도 9의 좌측 상자는 제1 이진 시퀀스를 나타낸다. 제1 이진 시퀀스는 P1의 엘리먼트들의 이진 시퀀스 번호들을 포함하고, 좌측 상자 내의 이진 시퀀스 번호들은 상단에서 하단으로 오름차순으로 배열된다. 0000은 P1 내의 제1 엘리먼트의 시퀀스 번호 0을 표시하고, 0001은 P1 내의 제2 엘리먼트의 시퀀스 번호 1을 표시하고, ..., 1111은 P1 내의 16 번째 엘리먼트의 시퀀스 번호 15를 표시한다. 도 9의 우측 상자는 제2 이진 시퀀스를 나타낸다. 도 9에서, 우측 상자에서의 이진 시퀀스 번호들 및 좌측 상자에서의 이진 시퀀스 번호들이 치환된다.
도 9에 도시된 바와 같이, 통신 디바이스는, P1에서 비송신 비트들을 표시하는데 사용되는 엘리먼트들의 수량이 3과 동일할 때까지, 하단에서 상단으로의 순서로 제1 이진 시퀀스 및 제2 이진 시퀀스로부터, 비송신 비트들을 표시하는데 사용되는 엘리먼트들을 결정할 수 있다. 예를 들어, 엘리먼트 값 2는 비송신 비트를 나타내는 데 사용된다. 통신 디바이스는, 제1 시간에 대한 제1 이진 시퀀스로부터, 1111에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용되는 것을 결정한다. 따라서, 통신 장치는 P1에서의 16 번째 엘리먼트의 값을 2로 변경한다. 통신 디바이스는, 제2 시간에 대한 제2 이진 시퀀스로부터, 1011에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용되는 것을 결정한다. 따라서, 통신 장치는 P1에서의 12 번째 엘리먼트의 값을 2로 변경한다. 통신 디바이스는, 제3 시간에 대한 제1 이진 시퀀스로부터, 1110에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용되는 것을 결정한다. 따라서, 통신 장치는 P1에서의 15 번째 엘리먼트의 값을 2로 변경한다. 마지막으로,
Figure pct00150
이다.
비송신 비트의 값은 제7 코드의 정보 비트의 값과 독립적이다. 대응하는 격자 그래프를 참조하여 설명이 제공된다. 도 10에 도시된 격자 그래프 내의 제1 외부 코드는 도 11에 도시된 격자 그래프 내의 제2 내부 코드이고, 도 10에 도시된 격자 그래프 내의 제1 내부 코드는 도 11에 도시된 격자 그래프 내의 제2 외부 코드이다. 통신 디바이스는 도 10 또는 도 11에 도시된 격자 그래프에 의해 표시된 인코딩 프로세스를 사용하여 인코딩을 수행할 수 있다. 도 10 및 도 11에 도시된 바와 같이, u6, u7, u8, u10, u11 및 u14은 정보 비트들이고, u1, u2, u3, u4, u5, u9 및 u13는 동결 비트들이고, c12, c15 및 c16은 비송신 비트들이고, u12, u15 및 u16은 비송신 비트들에 대응하는 인코딩될 비트들이다. 도 10 및 도 11로부터, 비송신 비트 c16의 값은 u16의 값에 기초하여 결정되고, 비송신 비트 c12의 값은 u12 및 u16의 값들에 기초하여 결정되고, 비송신 비트 c15의 값은 u15 및 u16의 값들에 기초하여 결정되고, 비송신 비트들 c16, c16 및 c16는 정보 비트들의 값들과 관계를 갖지 않는다는 것을 알 수 있다. 따라서, c16, c16 및 c16가 제거되더라도, 정보 비트들에 대응하는 콘텐츠는 제2 비트 시퀀스에서 누락되지 않는다. 이는 정보 무결성을 보장하는 것을 돕는다.
물론, 제1 이진 시퀀스가 P1 내의 엘리먼트들의 것이고 내림차순으로 배열되는 이진 시퀀스 번호들을 포함하는 경우, 통신 디바이스는, 제1 이진 시퀀스 및 제2 이진 시퀀스로부터 상단에서 하단으로의 순서로, 비송신 비트들을 나타내는 데 사용되는 엘리먼트들을 결정할 수 있다. 특정 구현 원리는, 통신 디바이스가, 하단에서 상단으로의 순서로 제1 이진 시퀀스 및 제2 이진 시퀀스로부터, 비송신 비트들을 나타내기 위해 사용되는 엘리먼트들을 결정하기 위한 원리와 동일하다. 세부사항들은 여기서 다시 설명되지 않는다.
이하는
Figure pct00151
일 때 통신 디바이스가 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 특정 구현을 설명한다.
통신 디바이스는, P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제2 미리 설정된 규칙에 따라, P1에서의 동결 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7을 획득한다. 이 구현에 기초하여, 비송신 비트가 적절히 결정될 수 있다. 선택적으로, 이 구현에서, 비송신 비트는 펑처링된(puncture) 비트라고도 지칭될 수 있다.
선택적으로, 구체적으로, 통신 디바이스는, 제2 미리 설정된 규칙에 따라 그리고 제1 이진 시퀀스 및 제2 이진 시퀀스에 기초하여, P1에서의 비송신 비트들을 나타내는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, P1에서의 동결 비트들을 나타내는 엘리먼트들을 비송신 비트들을 나타내는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득한다. 제1 이진 시퀀스는 P1의 엘리먼트들의 것이고 내림차순으로 또는 오름차순으로 배열되는 이진 시퀀스 번호들을 포함한다. 제2 이진 시퀀스는 또한 P1의 엘리먼트들의 이진 시퀀스 번호들을 포함한다. 제1 이진 시퀀스 및 제2 이진 시퀀스는 치환된다.
예를 들어, 제7 코드의 코드 길이 n7는 13이고, 제7 코드의 정보 비트들의 수량 k7는 6과 같다. 통신 디바이스는 전술한 예에서와 동일한 원리에 따라
Figure pct00152
를 결정한다. 통신 디바이스는 제1 이진 시퀀스 및 제2 이진 시퀀스를 결정한다. 제1 이진 시퀀스 및 제2 이진 시퀀스의 설명들에 대해서는, 전술한 설명들을 참조한다.
도 9에 도시된 바와 같이, 통신 디바이스는, P1에서 비송신 비트들을 표시하는데 사용되는 엘리먼트들의 수량이 3일 때까지, 상단에서 하단으로의 순서로 제1 이진 시퀀스 및 제2 이진 시퀀스로부터, 비송신 비트들을 표시하는데 사용되는 엘리먼트들을 결정할 수 있다. 예를 들어, 엘리먼트 값 2는 비송신 비트를 나타내는 데 사용된다. 통신 디바이스는, 제1 시간 동안 제1 이진 시퀀스로부터, 0000에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용되는 것을 결정한다. 따라서, 통신 장치는 P1에서의 제1 엘리먼트의 값을 2로 변경한다. 통신 디바이스는, 제2 시간에 대한 제2 이진 시퀀스로부터, 0100에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용되는 것을 결정한다. 따라서, 통신 장치는 P1에서의 5 번째 엘리먼트의 값을 2로 변경한다. 통신 디바이스는, 제3 시간 동안 제1 이진 시퀀스로부터, 0001에 대응하는 엘리먼트가 비송신 비트를 표시하기 위해 사용된다고 결정한다. 따라서, 통신 장치는 P1에서의 제2 엘리먼트의 값을 2로 변경한다. 마지막으로,
Figure pct00153
이다.
물론, 제1 이진 시퀀스가 P1 내의 엘리먼트들의 것이고 내림차순으로 배열되는 이진 시퀀스 번호들을 포함하면, 통신 디바이스는, 제1 이진 시퀀스 및 제2 이진 시퀀스로부터 하단에서 상단으로의 순서로, 비송신 비트들을 표시하기 위해 사용되는 엘리먼트들을 결정할 수 있다. 특정 구현 원리는, 통신 디바이스가, 하단에서 상단으로의 순서로 제1 이진 시퀀스 및 제2 이진 시퀀스로부터, 비송신 비트들을 나타내기 위해 사용되는 엘리먼트들을 결정하기 위한 원리와 동일하다. 세부사항들은 여기서 다시 설명되지 않는다.
803: 통신 디바이스가 제7 코드의 이진 벡터 P7에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, n1의 길이를 갖는 인코딩된 제1 비트 시퀀스를 획득한다.
804: 통신 디바이스가 제1 비트 시퀀스로부터 비송신 비트를 제거하여, n7의 길이를 갖는 제2 비트 시퀀스를 획득한다.
805: 통신 디바이스가 제2 비트 시퀀스를 출력한다.
선택적 구현에서, 비송신 비트에 대응하는 인코딩될 비트의 값은 송신기 단부와 수신기 단부에 의해 미리 합의된 값이다.
예를 들어, 제7 코드의 이진 벡터는
Figure pct00154
이다. 도 10 또는 도 11에 도시된 바와 같이, u6, u7, u8, u10, u11 및 u14는 정보 비트들이고, u1, u2, u3, u4, u5, u9 및 u13는 동결 비트들이고, u12, u15 및 u16는 비송신 비트들에 대응하는 인코딩될 비트들이다. 통신 디바이스는 수신된 인코딩될 정보 비트 시퀀스에서의 정보로 u6, u7, u8, u10, u11, 및 u14를 채우고, 송신기 단부 및 수신기 단부에 의해 미리 합의된 고정된 값들, 예를 들어, 0으로 동결 비트들 u1, u2, u3, u4, u5, u9, u12, u13, u15, 및 u16를 채운다. 통신 디바이스는 송신기 단부와 수신기 단부에 의해 미리 합의된 값들로 u12, u15, 및 u16을 채운다. 통신 디바이스에 의해 비송신 비트에 채워진 값은 동결 비트에 채워진 고정된 값과 동일하거나 상이할 수 있다. u1 내지 u16를 인코딩한 후, 통신 디바이스는 제1 비트 시퀀스들 c1 내지 c16를 획득한다. 통신 디바이스는 비송신 비트들 c16, c15, 및 c12를 제거한다. 나머지 비트들 c1 내지 c11, c13 및 c14는 제2 비트 시퀀스를 형성한다. 통신 디바이스는 제2 비트 시퀀스를 출력한다.
도 8에 설명된 방법에 기초하여, 통신 디바이스는 임의의 코드 길이를 가지는 코드를 구성할 수 있다.
본 출원의 실시예는 다른 인코딩 방법을 추가로 제공한다. 다음은 다른 인코딩 방법을 추가로 설명한다.
통신 디바이스가 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득한다. 인코딩된 비트 시퀀스를 획득한 후, 통신 디바이스는 인코딩된 비트 시퀀스를 출력한다. P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P1는 타겟 시퀀스 및 제1 코드의 정보 비트들의 수량 k1에 기초하여 결정된다. 제1 코드의 정보 비트들의 수량 k1은 인코딩될 정보 비트 시퀀스의 길이와 동일하다. 제1 코드의 코드 길이는 n1이다. 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이다. M의 길이를 갖는 시퀀스는 M 비트 각각에 대응하는 시퀀스 번호를 포함하고, M은 n1 이상이다.
예를 들어, M은 16이다. 통신 디바이스는 16의 길이를 갖는 시퀀스를 저장할 수 있다. 시퀀스는 [10, 14, 12, 16, 13, 7, 6, 9, 11, 5, 2, 4, 15, 8, 3, 1]이다. 시퀀스는 다음을 표시한다: 비트 u1에 대응하는 시퀀스 번호는 10이고; 비트 u2에 대응하는 시퀀스 번호는 14이고; 비트 u3에 대응하는 시퀀스 번호는 12이고; 비트 u4에 대응하는 시퀀스 번호는 16이고; 비트 u5에 대응하는 시퀀스 번호는 13이고; 비트 u6에 대응하는 시퀀스 번호는 7이고; 비트 u7에 대응하는 시퀀스 번호는 6이고; 비트 u8에 대응하는 시퀀스 번호는 9이고; 비트 u9에 대응하는 시퀀스 번호는 11이고; 비트 u10에 대응하는 시퀀스 번호는 5이고; 비트 u11에 대응하는 시퀀스 번호는 2이고; 비트 u12에 대응하는 시퀀스 번호는 4이고; 비트 u13에 대응하는 시퀀스 번호는 15이고; 비트 u14에 대응하는 시퀀스 번호는 8이고; 비트 u15에 대응하는 시퀀스 번호는 3이고; 비트 u16에 대응하는 시퀀스 번호는 1이다.
통신 디바이스에 의해 수신된 인코딩될 정보 비트 시퀀스의 길이가 15인 것으로 가정된다. 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 제1 코드의 정보 비트들의 수량이 15인 것으로 결정할 수 있다. 제1 코드의 코드 길이는 미리 설정될 수 있고, 예를 들어, 16일 수 있다. 구체적으로, 제1 코드는 (16, 15) 코드이다. 제1 코드를 결정한 후, 통신 디바이스는 제1 코드의 코드 길이에 기초하여 16의 길이를 갖는 저장된 시퀀스로부터 타겟 시퀀스를 획득한다. 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이다. M과 n1 양자 모두는 16과 같다. 따라서, 타겟 시퀀스는 [10, 14, 12, 16, 13, 7, 6, 9, 11, 5, 2, 4, 15, 8, 3, 1]이다. 통신 디바이스는 정보 비트로서 타겟 시퀀스에서 15 이하의 시퀀스 번호를 갖는 비트를 결정하고, 동결 비트로서 타겟 시퀀스에서 15보다 큰 시퀀스 번호를 갖는 비트를 결정한다. 따라서, 통신 디바이스는 P1=[1110111111111111]인 것으로 결정한다.
다른 예로서, 통신 디바이스에 의해 수신된 인코딩될 정보 비트 시퀀스의 길이는 9인 것으로 가정된다. 인코딩될 정보 비트 시퀀스를 수신한 후에, 통신 디바이스는 제1 코드의 정보 비트들의 수량이 9인 것으로 결정할 수 있다. 제1 코드의 코드 길이는 미리 설정될 수 있고, 예를 들어, 16일 수 있다. 구체적으로, 제1 코드는 (16, 9) 코드이다. 제1 코드를 결정한 후, 통신 디바이스는 제1 코드의 코드 길이에 기초하여 16의 길이를 갖는 저장된 시퀀스로부터 타겟 시퀀스를 획득한다. 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이다. M과 n1 양자 모두는 16과 같다. 따라서, 타겟 시퀀스는 [10, 14, 12, 16, 13, 7, 6, 9, 11, 5, 2, 4, 15, 8, 3, 1]이다. 통신 디바이스는 정보 비트로서 타겟 시퀀스에서 9 이하의 시퀀스 번호를 갖는 비트를 결정하고, 동결 비트로서 타겟 시퀀스에서 9보다 큰 시퀀스 번호를 갖는 비트를 결정한다. 따라서, 통신 디바이스는 P1=[0000011101110111]인 것으로 결정한다.
선택적 구현에서, 통신 디바이스는 미리 M의 길이를 갖는 시퀀스를 추가로 생성할 수 있다. 통신 디바이스가 M의 길이를 갖는 시퀀스를 생성하는 것은 구체적으로 다음 방식으로 구현된다: 제2 코드의 이진 벡터 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정함- 세트 S1에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S1로부터 제1 정보 비트를 결정함; P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 이진 벡터 P3를 획득함- 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1임 -; 제1 정보 비트에 대응하는 시퀀스 번호가 K라고 결정함; 및 M으로부터 1까지 K를 순회하여, M의 길이를 갖는 시퀀스 내의 각각의 비트에 대응하는 시퀀스 번호를 결정함.
선택적으로, 세트 S1는 복수의 정보 비트를 포함하고; 세트 S1 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S1 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다. 대안적으로, 제1 정보 비트는 세트 S1 내의 임의의 정보 비트일 수 있다.
여기서, 제2 코드 및 제3 코드는 도 3에 설명된 실시예에서의 제2 코드 및 제3 코드와 상이하다. 여기서, 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1이다.
예를 들어, 16의 길이를 갖는 시퀀스가 생성될 필요가 있다. 먼저, K=16이 설정된다. 통신 디바이스는 (16, 16) 제2 코드의 이진 벡터 P2=[1111111111111111]에 기초하여(16, 15) 제3 코드의 P3를 결정한다. 여기서, 통신 디바이스는, 전술한 방법 실시예에서 세트 S3를 결정하기 위한 원리와 동일한 원리에 따라, 제2 코드의 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정할 수 있다. 그 후, 제1 정보 비트는 세트 S1로부터 획득된다. 통신 디바이스는 P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 P3를 획득한다. 예를 들어, 제1 정보 비트가 u4인 경우, P3=[1110111111111111]이다. 통신 디바이스는 16의 길이를 갖는 시퀀스에서 u4에 대응하는 시퀀스 번호가 16이라고 결정한다.
그 후, K=15로 설정된다. 통신 디바이스는 (16, 15) 제2 코드의 이진 벡터 P2=[1110111111111111]에 기초하여(16, 14) 제3 코드의 P3를 결정한다. 예를 들어, 제1 정보 비트가 u13이면, P3=[1110111111110111]이다. 통신 디바이스는 16의 길이를 갖는 시퀀스에서 u13에 대응하는 시퀀스 번호가 15인 것을 결정한다. 모든 비트들에 대응하는 시퀀스 번호들이 결정될 때까지, 유사한 동작들이 수행된다. 그 후, 모든 비트들에 대응하는 시퀀스 번호들은 16의 길이를 갖는 시퀀스를 형성하고, 시퀀스는 통신 디바이스에 저장된다. 예를 들어, 16의 길이를 갖는 시퀀스[10, 14, 12, 16, 13, 7, 6, 9, 11, 5, 2, 4, 15, 8, 3, 1]가 최종적으로 획득된다.
본 출원의 이 실시예에서, M이 4096일 때 전술한 방식으로 획득되는 4096의 길이를 갖는 시퀀스가 추가로 제공된다. 시퀀스에 포함된 시퀀스 번호들은 표 1에 나타나 있고, 시퀀스는 미리 저장될 수 있다.
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2의 짝수 거듭제곱의 길이를 갖는 시퀀스는 본 출원의 이 실시예에서 제공되는 전술한 시퀀스 구성 방법을 이용하여 구성될 수 있거나, 또는 내포 특징(nested feature)에 기초하여 더 긴 시퀀스로부터 획득될 수 있다(예를 들어, 1024의 길이를 갖는 시퀀스는 1024 이하의 시퀀스 번호들을 순서대로 판독함으로써 4096의 길이를 갖는 전술한 시퀀스로부터 획득될 수 있다). 전술한 시퀀스 구성 방법을 이용하여 구성된 2의 짝수 거듭제곱의 길이를 갖는 시퀀스는 내포 특징에 기초하여 더 긴 시퀀스로부터 획득된 2의 짝수 거듭제곱의 길이를 갖는 시퀀스와 동일하거나 상이할 수 있다. 예를 들어, 표 2에 나타난 바와 같이, 본 출원의 실시예는 전술한 시퀀스 구성 방법을 이용하여 구성된 M=1024의 길이를 갖는 시퀀스를 추가로 제공한다. 시퀀스는 미리 저장될 수 있다. M= 1024에 대응하는 시퀀스는 NR 시퀀스 또는 PW 시퀀스와 같은 방식으로 구성될 수 있다는 점에 유의해야 한다.
Figure pct00198
Figure pct00199
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Figure pct00207
Figure pct00208
시퀀스 저장 방식은 내포 특징을 갖는다. 이는 필요한 저장 유닛들의 수량을 감소시키는 것을 돕는다. 구체적으로, 내포 특징에 기초하여, M의 길이를 갖는 시퀀스를 이용하여 M의 길이보다 작은 마더 코드 길이를 갖는 임의의 시퀀스를 구성할 수 있다. 선택적으로, 내포 특징에 기초하여 2의 짝수 거듭제곱의 길이를 갖는 더 긴 시퀀스로부터 2의 홀수 거듭제곱의 길이를 갖는 시퀀스가 판독될 수 있다. 예를 들어, 8의 길이를 갖는 시퀀스(23)의 구성 동안, 8 이하인 시퀀스 번호들은 M=16의 길이를 갖는 시퀀스(24) 또는 2의 짝수 거듭제곱의 길이를 갖는 더 긴 시퀀스(예를 들어, M=64, 256, 1024, 또는 4096)로부터 순서대로 선택되어, 8의 길이를 갖는 시퀀스를 형성한다. 예를 들어, 8 이하의 시퀀스 번호들이 M=4096의 길이를 갖는 전술한 시퀀스로부터 순서대로 선택되면, 시퀀스 [7, 6, 5, 2, 4, 8, 3, 1]가 획득될 수 있다. 이 방법에 따르면, 2048의 길이를 갖는 시퀀스가 4096의 길이를 갖는 마더 코드 시퀀스로부터 판독될 수 있고, 그리고 길이가 512인 시퀀스가 길이가 1024인 시퀀스로부터 판독될 수 있다. 이 실시예에서, 2048의 길이를 갖는 시퀀스가 4096의 길이를 갖는 전술한 시퀀스로부터 판독되는 것이 설명을 위한 예로서 사용된다. 2048의 길이를 갖는 시퀀스의 시퀀스 번호들이 표 3에 나타나 있다.
Figure pct00209
Figure pct00210
Figure pct00211
Figure pct00212
Figure pct00213
Figure pct00214
Figure pct00215
Figure pct00216
Figure pct00217
Figure pct00218
Figure pct00219
Figure pct00220
Figure pct00221
Figure pct00222
Figure pct00223
Figure pct00224
Figure pct00225
Figure pct00226
Figure pct00227
Figure pct00228
Figure pct00229
Figure pct00230
본 발명의 실시예들에서, 디바이스는 전술한 방법 예들에 기초하여 기능 모듈들로 분할될 수 있다. 예를 들어, 각각의 기능 모듈은 각각의 대응하는 기능에 기초한 분할을 통해 획득될 수 있거나, 또는 2개 이상의 기능이 하나의 모듈에 통합될 수 있다. 통합 모듈은 하드웨어의 형태로 구현될 수 있거나, 또는 소프트웨어 기능 모듈의 형태로 구현될 수 있다. 본 발명의 실시예들에서, 모듈들로의 분할은 예이고 단지 논리적 기능 분할이며, 실제 구현에서는 다른 분할일 수 있다는 점에 유의해야 한다.
도 6은 본 출원의 실시예에 따른 통신 디바이스의 개략적인 구조도이다. 도 6에 도시된 통신 디바이스는 도 3에 설명된 방법 실시예에서의 통신 디바이스의 일부 또는 모든 기능들을 수행하도록 구성될 수 있다. 도 6에 도시된 통신 디바이스는 처리 모듈(601) 및 통신 모듈(602)을 포함할 수 있다.
통신 모듈(602)은 인코딩될 정보 비트 시퀀스를 획득하도록 구성된다. 처리 모듈 (601)은 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하도록 구성되고, P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정되고, P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 제3 코드의 정보 비트 및 동결 비트를 나타내고, 제1 코드의 코드 길이는 n1이고, 제1 코드의 정보 비트의 수량은 k1이고, 제2 코드의 코드 길이는 n2이고, 제2 코드의 정보 비트들의 수량은 k2이고, 제3 코드의 코드 길이는 n3이고, 제3 코드의 정보 비트들의 수량은 k3이고,
Figure pct00231
, 및
Figure pct00232
이다. 처리 모듈(601)은 인코딩된 비트 시퀀스를 출력하도록 추가로 구성된다.
선택적으로,
Figure pct00233
이다.
선택적으로,
Figure pct00234
및
Figure pct00235
이다.
선택적으로, P2는 P3와 동일하다.
선택적으로,
Figure pct00236
이고, k4는 인코딩될 정보 비트 시퀀스의 길이이다.
선택적으로,
Figure pct00237
,
Figure pct00238
및 k4은 인코딩될 정보 비트 시퀀스의 길이이다.
선택적으로, 처리 모듈(601)이 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 것은 구체적으로 다음 방식으로 구현된다: P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정함- P4는 제4 코드의 정보 비트 및 동결 비트를 나타내고, 제4 코드의 코드 길이는 n4이고, 제4 코드의 정보 비트들의 수량은 k4이고,
Figure pct00239
임 -; 및 P4에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩함.
선택적으로, 세트 S2는 세트 S1의 서브세트이고, 세트 S1는 P1에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이고, S2는 P4에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이다.
선택적으로, 처리 모듈(601)이, P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하는 것은 구체적으로 다음 방식으로 구현된다: 세트 S1로부터 세트 S3를 결정함- 세트 S3에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S3로부터 제1 정보 비트를 결정함; P1 내의 제1 정보 비트를 동결 비트로 변경하여 이진 벡터 P5를 획득함; 및 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득함.
선택적으로, 세트 S3는 복수의 정보 비트를 포함하고; 세트 S3 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S3 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다.
선택적으로, 처리 모듈(601)이 이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 것은 구체적으로 다음 방식으로 구현된다: P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정함- 세트 S4에 포함된 정보 비트가 동결 비트로 변경될 때, 제2 내부 코드의 적어도 하나의 정보 비트는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고, 제1 내부 코드는 제2 인코딩 프로세스에 대한 외부 코드이고, 제2 내부 코드는 제1 인코딩 프로세스에 대한 외부 코드임 -; 세트 S4로부터 제2 정보 비트를 결정함; P5 내의 제2 정보 비트를 동결 비트로 변경하여 이진 벡터 P6를 획득함; 및 이진 벡터 P6에 기초하여 제1 코드의 이진 벡터 P4를 획득함.
선택적으로, 세트 S4는 복수의 정보 비트를 포함하고; 세트 S4 내의 제2 정보 비트가 동결 비트로 변경될 때, 세트 S4 내의 다른 정보 비트와 비교되고, 제2 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다.
선택적으로, n1, n2, 및 n3 각각은 2의 정수 거듭제곱이다.
도 6은 본 출원의 실시예에 따른 통신 디바이스의 개략적인 구조도이다. 도 6에 도시된 통신 디바이스는 방법 실시예들에서 통신 디바이스의 일부 또는 모든 기능들을 수행하도록 구성될 수 있다. 도 6에 도시된 통신 디바이스는 처리 모듈(601) 및 통신 모듈(602)을 포함할 수 있다.
통신 모듈(602)은 인코딩될 정보 비트 시퀀스를 획득하도록 구성된다. 처리 모듈 (601)은 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하도록 구성되고, P1는 제1 코드의 정보 비트 및 동결 비트를 나타내고, P1는 타겟 시퀀스 및 제1 코드의 정보 비트들의 수량 k1에 기초하여 결정되고, 제1 코드의 정보 비트들의 수량 k1은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, 제1 코드의 코드 길이는 n1이고, 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이고, M의 길이를 갖는 시퀀스는 M 비트의 각각에 대응하는 시퀀스 번호를 포함하고, M은 n1 이상이다. 처리 모듈(601)은 인코딩된 비트 시퀀스를 출력하도록 추가로 구성된다.
선택적으로, 처리 모듈(601)은 제2 코드의 이진 벡터 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정하도록 추가로 구성되고, 세트 S1에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트가 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있다. 처리 모듈(601)은 세트 S1로부터 제1 정보 비트를 결정하도록 추가로 구성된다. 처리 모듈 (601)은 P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 이진 벡터 P3를 획득하도록 추가로 구성되고, 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1이다. 처리 모듈(601)은 제1 정보 비트들에 대응하는 시퀀스 번호가 K라고 결정하고, M에서 1까지 K를 순회하여, M의 길이를 갖는 시퀀스 내의 각각의 비트에 대응하는 시퀀스 번호를 결정하도록 추가로 구성된다.
선택적으로, 세트 S1는 복수의 정보 비트를 포함하고; 세트 S1 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S1 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는다.
도 7은 본 출원의 실시예에서 개시되는 통신 디바이스의 개략적인 구조도이다. 도 7에 도시된 바와 같이, 통신 디바이스는 프로세서(701), 메모리(702), 및 통신 인터페이스(703)를 포함한다. 프로세서(701), 메모리(702), 및 통신 인터페이스(703)가 접속된다.
프로세서(701)는 중앙 처리 유닛(central processing unit, CPU), 범용 프로세서, 코프로세서, 디지털 신호 프로세서(digital signal processor, DSP), 주문형 집적 회로(application-specific integrated circuit, ASIC), 필드 프로그래머블 게이트 어레이 (field programmable gate array, FPGA) 또는 다른 프로그래머블 로직 디바이스, 트랜지스터 로직 디바이스, 하드웨어 컴포넌트, 또는 이들의 임의의 조합일 수 있다. 대안적으로, 프로세서(701)는 컴퓨팅 기능을 구현하는 프로세서들의 조합, 예를 들어, 하나 이상의 마이크로프로세서의 조합, 또는 DSP와 마이크로프로세서의 조합일 수 있다.
통신 인터페이스(703)는 통신 디바이스와 다른 통신 디바이스 사이의 통신 또는 동일한 통신 디바이스 내의 다른 통신 컴포넌트 사이의 통신을 구현하도록 구성된다.
프로세서(701)는 전술한 방법 실시예들에서 통신 디바이스에 의해 수행되는 단계들을 수행하기 위해, 메모리(702)에 저장된 프로그램 코드를 호출한다. 메모리(702)는 전술한 방법들을 수행하는 프로세스에서 캐싱된 데이터를 저장하도록 추가로 구성된다. 선택적으로, 메모리(702)는 표 1에서의 시퀀스 또는 유사한 시퀀스를 저장하도록 추가로 구성된다. 메모리(702) 및 프로세서(701)는 서로 결합된다. 선택적으로, 메모리(702) 및 프로세서(701)는 통합될 수 있다.
본 발명의 실시예는 컴퓨터 판독가능 저장 매체를 추가로 제공한다. 컴퓨터 판독가능 저장 매체는 명령어들을 저장한다. 명령어들이 프로세서 상에서 실행될 때, 전술한 방법 실시예들에서의 방법 절차들이 구현된다.
본 발명의 실시예는 컴퓨터 프로그램 제품을 추가로 제공한다. 컴퓨터 프로그램 제품이 프로세서 상에서 실행될 때, 전술한 방법 실시예들에서의 방법 절차들이 구현된다.
본 출원의 실시예는 칩 시스템을 추가로 제공한다. 칩 시스템은 전술한 실시예들에서의 기능들, 예를 들어, 전술한 방법들에서 사용되는 데이터 및/또는 정보를 생성 또는 처리하는 것을 구현하는 데 있어서 통신 디바이스를 지원하도록 구성된 프로세서를 포함한다.
가능한 설계에서, 칩 시스템은 메모리를 더 포함할 수 있다. 메모리는 필요한 프로그램 명령어들 및 데이터를 저장하도록 구성된다. 칩 시스템은 칩을 포함할 수 있거나, 또는 칩 및 다른 개별 컴포넌트를 포함할 수 있다.
동일한 발명 개념에 기초하여, 본 출원의 실시예들에서 제공되는 통신 디바이스의 문제 해결 원리는 본 출원의 방법 실시예들에서의 액세스 네트워크 디바이스 또는 제1 노드의 문제 해결 원리와 유사하다. 따라서, 각각의 디바이스의 구현들에 대해서는, 방법의 구현들을 참조한다. 간결성을 위해, 세부사항들은 여기서 다시 설명되지 않는다.
전술한 실시예들에서, 각각의 실시예의 설명들은 각각의 초점들을 갖는다. 실시예에서 상세히 설명되지 않은 부분에 대해서는, 다른 실시예들에서의 관련 설명들을 참조한다.
마지막으로, 전술한 실시예들은 본 출원을 제한하는 것이 아니라 본 출원의 기술적 해결책들을 설명하려는 의도일 뿐이라는 점에 유의해야 한다. 본 출원이 전술한 실시예들을 참조하여 상세히 설명되었지만, 본 기술 분야의 통상의 기술자들은, 본 출원의 실시예들의 기술적 해결책들의 범위로부터 벗어나지 않고, 여전히 전술한 실시예들에서 설명된 기술적 해결책들에 대한 수정들을 행할 수 있거나 또는 그 일부 또는 모든 기술적 특징들에 대한 등가의 대체들을 행할 수 있다는 점을 이해해야 한다.

Claims (41)

  1. 인코딩 방법으로서, 상기 방법은
    인코딩될 정보 비트 시퀀스를 획득하는 단계;
    제1 코드의 이진 벡터 P1에 기초하여 상기 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계- P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정되고, P1는 상기 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 상기 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 상기 제3 코드의 정보 비트 및 동결 비트를 나타내고, 상기 제1 코드의 코드 길이는 n1이고, 상기 제1 코드의 정보 비트의 수량은 k1이고, 상기 제2 코드의 코드 길이는 n2이고, 상기 제2 코드의 정보 비트들의 수량은 k2이고, 상기 제3 코드의 코드 길이는 n3이고, 상기 제3 코드의 정보 비트들의 수량은 k3이고,
    Figure pct00240
    , 및
    Figure pct00241
    임 -; 및
    상기 인코딩된 비트 시퀀스를 출력하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    Figure pct00242
    인, 방법.
  3. 제1항 또는 제2항에 있어서,
    Figure pct00243
    및
    Figure pct00244
    인, 방법.
  4. 제3항에 있어서, P2는 P3와 동일한, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    Figure pct00245
    이고, k4는 상기 인코딩될 정보 비트 시퀀스의 길이인, 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    Figure pct00246
    이고,
    Figure pct00247
    이고, k4는 상기 인코딩될 정보 비트 시퀀스의 길이인, 방법.
  7. 제6항에 있어서, 상기 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하는 단계는
    P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하는 단계- P4는 상기 제4 코드의 정보 비트 및 동결 비트를 나타내고, 상기 제4 코드의 코드 길이는 n4이며, 상기 제4 코드의 정보 비트들의 수량은 k4이고,
    Figure pct00248
    임 -; 및
    P4에 기초하여 상기 인코딩될 정보 비트 시퀀스를 인코딩하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 세트 S2는 세트 S1의 서브세트이고, 상기 세트 S1는 P1에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이고, 상기 S2는 P4에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트인, 방법.
  9. 제8항에 있어서, P1에 기초하여, 상기 제4 코드에 대응하는 이진 벡터 P4를 결정하는 단계는
    세트 S1로부터 세트 S3를 결정하는 단계- 상기 세트 S3에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -;
    세트 S3로부터 제1 정보 비트를 결정하는 단계;
    P1 내의 제1 정보 비트를 동결 비트로 변경하여, 이진 벡터 P5를 획득하는 단계; 및
    이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 세트 S3는 복수의 정보 비트를 포함하고; 세트 S3 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S3 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 방법.
  11. 제9항 또는 제10항에 있어서, 상기 이진 벡터 P5에 기초하여 상기 제1 코드의 이진 벡터 P4를 획득하는 단계는
    P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정하는 단계- 상기 세트 S4에 포함된 정보 비트가 동결 비트로 변경될 때, 제2 내부 코드의 적어도 하나의 정보 비트는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고, 제1 내부 코드는 제2 인코딩 프로세스에 대한 외부 코드이고, 제2 내부 코드는 제1 인코딩 프로세스에 대한 외부 코드임 -;
    상기 세트 S4로부터 제2 정보 비트를 결정하는 단계;
    P5 내의 제2 정보 비트를 동결 비트로 변경하여, 이진 벡터 P6를 획득하는 단계; 및
    이진 벡터 P6에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 단계를 포함하는, 방법.
  12. 제11항에 있어서, 상기 세트 S4는 복수의 정보 비트를 포함하고; 세트 S4 내의 제2 정보 비트가 동결 비트로 변경될 때, 세트 S4 내의 다른 정보 비트와 비교되고, 제2 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, n1, n2, 및 n3 각각은 2의 정수 거듭제곱인, 방법.
  14. 제1항 내지 제5항 중 어느 한 항에 있어서, 인코딩될 정보 비트 시퀀스를 제1 코드의 이진 벡터 P1에 기초하여 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계는
    상기 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 단계- 상기 이진 벡터 P7는 상기 제7 코드의 정보 비트, 동결 비트, 및 비송신 비트를 나타내고, 상기 제7 코드의 코드 길이는 n7이며, 제7 코드의 정보 비트의 수량은 k7이고, 제7 코드의 비송신 비트의 수량은 n1-n7이고, k7는 인코딩될 정보 비트 시퀀스의 길이와 동일하고, n7는 k7,
    Figure pct00249
    보다 큰 정수이고, k1는 k7 이상임 -;
    제7 코드의 이진 벡터 P7에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, n1의 길이를 갖는 인코딩된 제1 비트 시퀀스를 획득하는 단계; 및
    n7의 길이를 갖는 제2 비트 시퀀스를 획득하기 위해, 상기 제1 비트 시퀀스로부터 상기 비송신 비트를 제거하는 단계를 포함하고;
    상기 인코딩된 비트 시퀀스를 출력하는 단계는
    제2 비트 시퀀스를 출력하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, k7 = k1+n1-n7이고, 상기 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 단계는
    P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제1 미리 설정된 규칙에 따라, P1에서의 정보 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득하는 단계- 상기 비송신 비트의 값은 상기 제7 코드의 상기 정보 비트의 값에 독립적임 -를 포함하는, 방법.
  16. 인코딩 방법으로서, 상기 방법은
    인코딩될 정보 비트 시퀀스를 획득하는 단계;
    제1 코드의 이진 벡터 P1에 기초하여 상기 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 단계- P1는 상기 제1 코드의 정보 비트 및 동결 비트를 나타내고, P1는 타겟 시퀀스 및 상기 제1 코드의 정보 비트들의 수량 k1에 기초하여 결정되고, 제1 코드의 정보 비트들의 수량 k1은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, 제1 코드의 코드 길이는 n1이고, 상기 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이고, 상기 M의 길이를 갖는 시퀀스는 상기 M 비트의 각각에 대응하는 시퀀스 번호를 포함하고, M은 n1 이상임 -; 및
    상기 인코딩된 비트 시퀀스를 출력하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 방법은
    제2 코드의 이진 벡터 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정하는 단계- 상기 세트 S1에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트가 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 세트 S1로부터 제1 정보 비트를 결정하는 단계;
    P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 이진 벡터 P3를 획득하는 단계- 상기 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1임 -;
    제1 정보 비트에 대응하는 시퀀스 번호가 K라고 결정하는 단계; 및
    M으로부터 1까지 K를 순회하여, M의 길이를 갖는 시퀀스에서의 각각의 비트에 대응하는 시퀀스 번호를 결정하는 단계를 더 포함하는, 방법.
  18. 제17항에 있어서, 상기 세트 S1는 복수의 정보 비트를 포함하고; 세트 S1 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S1 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 방법.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서, M이 4096일 때, M의 길이를 갖는 시퀀스가 테이블 1에 나타나 있고; M이 1024일 때, M의 길이를 갖는 시퀀스가 표 2에 나타나 있고; 및/또는 M이 2048일 때, M의 길이를 갖는 시퀀스가 표 3에 나타나 있는, 방법.
  20. 통신 디바이스로서, 상기 통신 디바이스는
    인코딩될 정보 비트 시퀀스를 획득하도록 구성된 통신 모듈; 및
    인코딩된 비트 시퀀스를 획득하기 위해, 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하도록 구성된 처리 모듈- P1는 제2 코드의 이진 벡터 P2 및 제3 코드의 이진 벡터 P3에 기초하여 결정되고, P1는 상기 제1 코드의 정보 비트 및 동결 비트를 나타내고, P2는 상기 제2 코드의 정보 비트 및 동결 비트를 나타내고, P3는 상기 제3 코드의 정보 비트 및 동결 비트를 나타내고, 상기 제1 코드의 코드 길이는 n1이고, 제1 코드의 정보 비트의 수량은 k1이고, 제2 코드의 코드 길이는 n2이고, 제2 코드의 정보 비트들의 수량은 k2이고, 제3 코드의 코드 길이는 n3이고, 제3 코드의 정보 비트들의 수량은 k3이고,
    Figure pct00250
    , 및
    Figure pct00251
    임 -을 포함하고;
    상기 처리 모듈은 상기 인코딩된 비트 시퀀스를 출력하도록 추가로 구성되는, 통신 디바이스.
  21. 제20항에 있어서,
    Figure pct00252
    인, 통신 디바이스.
  22. 제20항 또는 제21항에 있어서,
    Figure pct00253
    및
    Figure pct00254
    인, 통신 디바이스.
  23. 제22항에 있어서, P2는 P3와 동일한, 통신 디바이스.
  24. 제20항 내지 제23항 중 어느 한 항에 있어서, 여기서,
    Figure pct00255
    이고, k4는 인코딩될 정보 비트 시퀀스의 길이인, 통신 디바이스.
  25. 제20항 내지 제23항 중 어느 한 항에 있어서,
    Figure pct00256
    이고,
    Figure pct00257
    이고, k4는 인코딩될 정보 비트 시퀀스의 길이인, 통신 디바이스.
  26. 제25항에 있어서, 상기 처리 모듈이 제1 코드의 이진 벡터 P1에 기초하여 상기 인코딩될 정보 비트 시퀀스를 인코딩하는 것은 구체적으로
    P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하고- P4는 상기 제4 코드의 정보 비트 및 동결 비트를 나타내고, 상기 제4 코드의 코드 길이는 n4이며, 제4 코드의 정보 비트들의 수량은 k4이고,
    Figure pct00258
    임 -; 및
    P4에 기초하여 상기 인코딩될 정보 비트 시퀀스를 인코딩하는 방식으로 구현되는, 통신 디바이스.
  27. 제26항에 있어서, 세트 S2는 세트 S1의 서브세트이고, 세트 S1는 P1에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트이고, S2는 P4에 의해 표시되는 정보 비트를 포함하는 정보 비트 세트인, 통신 디바이스.
  28. 제27항에 있어서, 상기 처리 모듈이, P1에 기초하여, 제4 코드에 대응하는 이진 벡터 P4를 결정하는 것은 구체적으로
    세트 S1로부터 세트 S3를 결정하고- 상기 세트 S3에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -;
    세트 S3로부터 제1 정보 비트를 결정하고;
    P1 내의 제1 정보 비트를 동결 비트로 변경하여, 이진 벡터 P5를 획득하고; 및
    이진 벡터 P5에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 방식으로 구현되는, 통신 디바이스.
  29. 제28항에 있어서, 상기 세트 S3는 복수의 정보 비트를 포함하고; 세트 S3 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S3 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 통신 디바이스.
  30. 제28항 또는 제29항에 있어서, 상기 처리 모듈이 상기 이진 벡터 P5에 기초하여 상기 제1 코드의 상기 이진 벡터 P4를 획득하는 것은 구체적으로
    P5에 의해 표시되는 정보 비트로부터 세트 S4를 결정하고- 상기 세트 S4에 포함된 정보 비트가 동결 비트로 변경될 때, 제2 내부 코드의 적어도 하나의 정보 비트는 제2 인코딩 프로세스에서 동결 비트로 변경될 수 있고, 제1 내부 코드는 제2 인코딩 프로세스에 대한 외부 코드이고, 제2 내부 코드는 제1 인코딩 프로세스에 대한 외부 코드임 -;
    상기 세트 S4로부터 제2 정보 비트를 결정하고;
    P5 내의 제2 정보 비트를 동결 비트로 변경하여, 이진 벡터 P6를 획득하고; 및
    이진 벡터 P6에 기초하여 제1 코드의 이진 벡터 P4를 획득하는 방식으로 구현되는, 통신 디바이스.
  31. 제30항에 있어서, 상기 세트 S4는 복수의 정보 비트를 포함하고; 세트 S4 내의 제2 정보 비트가 동결 비트로 변경될 때, 세트 S4 내의 다른 정보 비트와 비교되고, 제2 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 통신 디바이스.
  32. 제20항 내지 제31항 중 어느 한 항에 있어서, n1, n2, 및 n3 각각은 2의 정수 거듭제곱인, 통신 디바이스.
  33. 제20항 내지 제24항 중 어느 한 항에 있어서,
    처리 모듈이 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, 인코딩된 비트 시퀀스를 획득하는 것은 구체적으로
    상기 제1 코드의 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하고- 상기 이진 벡터 P7는 상기 제7 코드의 정보 비트, 동결 비트, 및 비송신 비트를 나타내고, 상기 제7 코드의 코드 길이는 n7이며, 제7 코드의 정보 비트의 수량은 k7이고, 제7 코드의 비송신 비트의 수량은 n1-n7이고, k7는 인코딩될 정보 비트 시퀀스의 길이와 동일하고, n7는 k7,
    Figure pct00259
    보다 큰 정수이고, k1는 k7 이상임 -;
    제7 코드의 이진 벡터 P7에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하여, n1의 길이를 갖는 인코딩된 제1 비트 시퀀스를 획득하고; 및
    n7의 길이를 갖는 제2 비트 시퀀스를 획득하기 위해, 상기 제1 비트 시퀀스로부터 상기 비송신 비트를 제거하는 방식으로 구현되고;
    처리 모듈이 인코딩된 비트 시퀀스를 출력하는 것은 구체적으로
    제2 비트 시퀀스를 출력하는 방식으로 구현되는, 통신 디바이스.
  34. 제33항에 있어서, k7 = k1+n1-n7이고, 상기 처리 모듈이 상기 제1 코드의 상기 이진 벡터 P1에 기초하여 제7 코드의 이진 벡터 P7를 결정하는 것은 구체적으로
    P1에서의 비송신 비트들을 표시하는 엘리먼트들의 수량이 n1-n7와 동일할 때까지, 제1 미리 설정된 규칙에 따라, P1에서의 정보 비트들을 표시하는 엘리먼트들을 비송신 비트들을 표시하는 엘리먼트들로 순차적으로 변경하여, 이진 벡터 P7를 획득하는- 상기 비송신 비트의 값은 상기 제7 코드의 상기 정보 비트의 값에 독립적임 - 방식으로 구현되는, 통신 디바이스.
  35. 통신 디바이스로서, 상기 통신 디바이스는
    인코딩될 정보 비트 시퀀스를 획득하도록 구성된 통신 모듈; 및
    인코딩된 비트 시퀀스를 획득하기 위해, 제1 코드의 이진 벡터 P1에 기초하여 인코딩될 정보 비트 시퀀스를 인코딩하도록 구성된 처리 모듈- P1는 상기 제1 코드의 정보 비트 및 동결 비트를 나타내고, P1는 타겟 시퀀스 및 상기 제1 코드의 정보 비트들의 수량 k1에 기초하여 결정되고, 제1 코드의 정보 비트들의 수량 k1은 인코딩될 정보 비트 시퀀스의 길이와 동일하고, 제1 코드의 코드 길이는 n1이고, 상기 타겟 시퀀스는 M의 길이를 갖는 저장된 시퀀스로부터 추출되고 n1 이하인 시퀀스 번호를 포함하는 시퀀스이고, 상기 M의 길이를 갖는 시퀀스는 상기 M 비트의 각각에 대응하는 시퀀스 번호를 포함하고, M은 n1 이상임 -;을 포함하고,
    상기 처리 모듈은 상기 인코딩된 비트 시퀀스를 출력하도록 추가로 구성되는, 통신 디바이스.
  36. 제35항에 있어서,
    상기 처리 모듈은 추가로 제2 코드의 이진 벡터 P2에 의해 표시되는 정보 비트로부터 세트 S1를 결정하도록- 상기 세트 S1에 포함된 정보 비트가 동결 비트로 변경될 때, 제1 내부 코드의 적어도 하나의 정보 비트는 제1 인코딩 프로세스에서 동결 비트로 변경될 수 있음 -; 및 세트 S1로부터 제1 정보 비트를 결정하도록 구성되고;
    상기 처리 모듈은 P2 내의 제1 정보 비트를 동결 비트로 변경하여, 제3 코드의 이진 벡터 P3를 획득하도록- 상기 제2 코드의 코드 길이는 M이고, 제2 코드의 정보 비트들의 수량은 K이고, 제3 코드의 코드 길이는 M이고, 제3 코드의 정보 비트들의 수량은 K-1임 - 추가로 구성되고;
    상기 처리 모듈은 상기 제1 정보 비트에 대응하는 시퀀스 번호가 K라고 결정하도록 추가로 구성되고; 및
    상기 처리 모듈은 M에서 1까지 K를 순회하여, 상기 M의 길이를 갖는 시퀀스 내의 각각의 비트에 대응하는 시퀀스 번호를 결정하도록 추가로 구성되는, 통신 디바이스.
  37. 제36항에 있어서, 상기 세트 S1는 복수의 정보 비트를 포함하고; 세트 S1 내의 제1 정보 비트가 동결 비트로 변경될 때, 세트 S1 내의 다른 정보 비트와 비교되고, 제1 내부 코드의 것이고 동결 비트로 변경되는 정보 비트는 최저 신뢰성 랭크를 갖는, 통신 디바이스.
  38. 제35항 내지 제37항 중 어느 한 항에 있어서, M이 4096일 때, M의 길이를 갖는 시퀀스가 테이블 1에 나타나 있고; M이 1024일 때, M의 길이를 갖는 시퀀스가 표 2에 나타나 있고; 및/또는 M이 2048일 때, M의 길이를 갖는 시퀀스가 표 3에 나타나 있는, 통신 디바이스.
  39. 컴퓨터 판독가능 저장 매체로서, 상기 컴퓨터 판독가능 저장 매체는 명령어들을 저장하고, 상기 명령어들은 컴퓨터 상에서 실행되어, 제1항 내지 제15항 중 어느 한 항에 따른 방법 또는 제16항 내지 제19항 중 어느 한 항에 따른 방법이 수행되는, 컴퓨터 판독가능 저장 매체.
  40. 칩 시스템으로서, 상기 칩 시스템은 프로세서 및 인터페이스 회로를 포함하고, 상기 인터페이스 회로는 상기 프로세서에 결합되고;
    상기 프로세서는 제1항 내지 제15항 중 어느 한 항에 따른 방법 또는 제16항 내지 제19항 중 어느 한 항에 따른 방법을 구현하기 위해 컴퓨터 프로그램 또는 명령어들을 실행하도록 구성되고;
    상기 인터페이스 회로는 상기 칩 시스템 외부의 다른 모듈과 통신하도록 구성되는, 칩 시스템.
  41. 통신 디바이스로서, 상기 통신 디바이스는
    메모리- 상기 메모리는 컴퓨터 판독가능 명령어들을 포함함 -; 및
    상기 메모리에 접속된 프로세서- 상기 프로세서는 제1항 내지 제15항 중 어느 한 항에 따른 방법 또는 제16항 내지 제19항 중 어느 한 항에 따른 방법이 수행되도록 상기 컴퓨터 판독가능 명령어들을 실행하도록 구성됨 -를 포함하는, 통신 디바이스.
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