KR20220000332A

KR20220000332A - 멀티-셀 스위칭을 이용한 메모리 복구를 위한 디바이스, 시스템 및 방법

Info

Publication number: KR20220000332A
Application number: KR1020200181600A
Authority: KR
Inventors: 아라빈다 라다크리쉬난; 마커스 윙-킨 청; 디네쉬 소마세카르; 나가 말리카 반다루; 마이클 넬름스; 로드리고 곤잘레즈 구티에레즈; 케이틀린 첸
Original assignee: 인텔 코포레이션
Priority date: 2020-06-25
Filing date: 2020-12-23
Publication date: 2022-01-03
Also published as: CN113851181A; US20210407618A1; DE102020131935A1

Abstract

메모리 디바이스가 메모리 어레이의 열에 대한 메모리 복구 기능성을 지원하기 위한 기법들 및 메커니즘들. 실시예에서, 상기 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함하고, 스위치 회로가 다수의 신호 라인들과 상기 열 사이에 결합된다. 제어 회로가 상기 스위치 회로를 상기 제1 셀들 중 결함 있는 셀에 대응하는 상태로 전이시킨다. 상기 상태는 결함 있는 셀과, 상기 제1 셀들 중 인접한 셀을 각각 상기 신호 라인들 중 각각의 신호 라인들로부터 스위칭 분리시킨다. 상기 상태 동안, 상기 신호 라인들 중 2개 이상의 신호 라인은 각각 상기 제2 셀들 중 각각의 상이한 셀에 통신할 수 있다. 다른 실시예에서, 상기 스위치 회로는 상기 결함 있는 셀의 식별자에 기초하는, 그리고 열의 임의의 다른 셀이 결함 있는 것으로 식별되었는지에 관계없는 상태로 전이된다.

Description

멀티-셀 스위칭을 이용한 메모리 복구를 위한 디바이스, 시스템 및 방법{DEVICE, SYSTEM AND METHOD FOR MEMORY REPAIR WITH MULTI-CELL SWITCHING}

본 개시내용은 일반적으로 메모리 시스템들에 관한 것으로, 배타적이지는 않지만, 더 특정하게는, 다수의 결함 있는 메모리 셀들을 갖는 메모리 디바이스의 동작에 관한 것이다.

메모리 복구 기법들은 여분 메모리 셀을 결함 있는 것으로 식별된 다른 메모리 셀에 대한 대체물로서의 사용을 위해 다양하게 이용가능하게 한다. 행 기반 메모리 복구 기법들은 메모리 셀들의 여분 행을 메모리 어레이에 다양하게 추가한다. 여분 행은 결함 있는 것으로 식별된 행에 대한 대체물로서 할당된다 - 예를 들어, 여기서 어드레싱 회로 및/또는 다른 리소스들은 여분 행의 대체 사용을 수용하도록 구성된다.

열 기반 메모리 복구 기법들에서는, 주어진 메모리 어레이의 열들에 각각 각각의 여분 메모리 셀이 제공된다. 현재, 열의 임의의 하나의 여분 메모리 셀이 데이터 판독/기입 동작들에서 사용되어야(결함 있는 셀에 대한 대체물로서) 한다는 결정은 셀-특정 기반으로 - 예를 들어, 열의 하나의 결함 있는 메모리 셀의 식별에 기초하여, 그리고 열의 어떤 다른 여분 메모리 셀이 열의 임의의 다른 결함 있는 메모리 셀에 대한 대체물로서 사용되어야 하는지에 관계없이 이루어진다.

더 조밀한 메모리 기술들의 제조에서의 계속되는 개선으로, 메모리 어레이들에서의 랜덤 비트 고장들은 점점 더 흔한 현상이 되고 있다. 반도체 프로세싱에서의 품질 제어는 종종 특정 양의 복구되지 않은 메모리를 허용하는 수율-대-최소전원전압(yield-to-V_CCMIN) 목표에 의존한다. 많은 경우들에서, 이 양의 스케일링은 주어진 제품에 대한 제조 시간프레임에 의존한다. 급격한 다이 비용 영향을 피하기 위해 이러한 예산에 보통 특정 메모리 디바이스 상의 총 복구되지 않은 메모리가 제한된다. 메모리 기술들의 잇따른 세대들이 크기가 계속 스케일링됨에 따라, 집적 회로 제조의 유효 수율을 개선하기 위한 솔루션들에 대한 요구가 증가하고 있을 것으로 예상된다.

본 발명의 다양한 실시예들은 첨부 도면들의 도들에서 제한이 아니라 예로서 예시되어 있다.
도 1a 및 도 1b는 대응하는 실시예에 따른 메모리 복구 기능성을 제공하는 각각의 컴퓨터 아키텍처 디바이스의 특징들을 각각 보여주는 기능 블록도들을 예시한다.
도 2는 실시예에 따른 메모리 디바이스를 동작시키는 방법의 특징들을 보여주는 흐름도를 예시한다.
도 3은 실시예에 따른 메모리 복구 동작들을 지원하는 메모리 디바이스의 특징들을 보여주는 기능 블록도를 예시한다.
도 4는 실시예에 따른 메모리 복구 동작들을 용이하게 하기 위한 스위치 회로의 특징들을 보여주는 기능 블록도를 예시한다.
도 5a는 실시예에 따른 메모리 복구 동작들을 지원하는 메모리 디바이스의 특징들을 보여주는 기능 블록도를 예시한다.
도 5b는 각각이 대응하는 실시예에 따른 각각의 메모리 복구 시나리오들을 보여주는 기능 블록도를 예시한다.
도 6a 및 도 6b는 각각이 실시예에 따른 메모리 복구 동작들을 지원하는 메모리 디바이스의 특징들을 보여주는 회로도들을 예시한다.
도 7은 실시예에 따라 빌트인(built in)된 컴퓨팅 디바이스를 예시하는 기능 블록도이다.

본 명세서에서 논의된 실시예들은 메모리 어레이의 열에서 서로 인접하는 2개의 결함 있는 메모리 셀을 수용하는 리소스 효율적인 메모리 복구 기능성을 위한 기법들 및 메커니즘들을 다양하게 제공한다. 멀티-셀 레벨의 입도로(예를 들어, 다수의 셀들이 서로 인접함) 열별(column-wise) 메모리 복구 기능성을 제공함으로써, 일부 실시예들은, 종래의 열 기반 메모리 복구에서 사용되는 것들에 비하여, 비교적 간단한 회로 설계를 다양하게 제공한다. 이러한 비교적 간단한 회로 설계들은 집적 회로(IC) 칩들의 제조에서 유효 수율의 증가에 기여한다.

다양한 실시예들에 따른 예시적인 시나리오에서, 메모리 어레이는 행들 및 열들로 배열된 메모리 셀들을 포함하고, 여기서 하나의 그러한 열은 일부((x+1)개의) 메모리 셀들 c(0),…c(x)뿐만 아니라 일부((y+1)개의) 여분 메모리 셀들 r(0),…r(y)을 포함한다(여기서 x는 양의 정수이고, y는 x보다 작은 양의 정수이다). 열로의 기입들, 또는 열로부터의 판독들은 (x+1)개의 신호 라인 d(0),…d(x) 중 각각의 상이한 신호 라인에 의해 데이터 신호들 각각의 통신이 용이하게 되어야 한다. 여분 메모리 셀들 r(0),…r(y)은 각각이 메모리 셀들 c(0),…c(x) 중 각각의 상이한 결함 있는 메모리 셀에 대한 대체물로서 사용되도록 이용가능하다. 예를 들어, 메모리 셀들 c(0),…c(x)와 신호 라인들 d(0),…d(x) 사이에 결합된 스위치 회로는 메모리 셀들 c(0),…c(x) 중 각각의 상이한 메모리 셀에 대한 신호 라인들 d(0),…d(x) 각각의 특정 대응관계를 결정하도록 동작가능하다.

메모리 셀들 c(0),…c(x) 각각이 동작하는(결함 없는) 것으로 결정되는 경우에, 제어 회로는 메모리 셀들 c(0),…c(x)를 각각 신호 라인들 d(0),…d(x)에 스위칭 결합시키는(switchedly couples) 상태로 스위치 회로를 전이시킨다.

대조적으로, 대신에 메모리 셀들 c(0),..., c(x) 중 특정 메모리 셀 c(m)가 결함 있는 것으로 결정되는 경우(여기서 인덱스 m은 x보다 작은 음이 아닌 정수임), 제어 회로는 셀 c(m)에 대응하는 대안 상태로 스위치 회로를 전이시킨다. 이 대안 상태는 데이터 판독들 또는 데이터 기입들에서 다수의 메모리 셀들의 사용을 방지한다 - 예를 들어, 여기서 다수의 메모리 셀들은 열에서 서로 인접하고, 결함 있는 셀 c(m)를 포함한다.

제한이 아닌 예시로서, 스위치 회로의 상태는 (y+1)개의 메모리 셀들 - 예를 들어, 이 예에서, 셀들 c(m),…c(m+y) - 을 스위칭 분리시킨다(switchedly decouples) - 상기 메모리 셀들과 신호 라인들 d(0),..., d(x) 사이의 통신을 방지하기 위해. 더욱이, 스위치 회로의 상태는 (x-m-y)개의 메모리 셀들 c(m+y+1),…c(x)를 각각 신호 라인들 d(m),…d(x-y-1)에 스위칭 결합시킨다. 스위치 회로의 상태 동안, (y+1)개의 여분 메모리 셀들 r(0),..., r(y)은 신호 라인들 d(x-y),…d(x)와 각각 통신하도록 결합된다. m이 0보다 큰 경우들에서, 각각의 메모리 셀 c(i) - 여기서 음이 아닌 인덱스 i는 m보다 작음 - 에 대해, 스위치 회로의 선택된 상태는 해당 메모리 셀 c(i)를 신호 라인 d(i)에 스위칭 결합시킨다. 따라서, 일부 실시예들은 데이터가 열에 기입(또는 열로부터 판독)되어야 하는 각각의 상이한 신호 라인에 대한 다수의 메모리 셀들 각각의 대응관계를 선택적으로 시프트시키기 위해 다양한 상태들 중 임의의 상태를 지원하도록 동작가능한 스위치 회로를 다양하게 제공한다.

일부 실시예들은 멀티-셀 스위칭을 수행하기 위한 스위치 회로(예를 들어, 멀티플렉서 회로를 포함함)의 동작을 다양하게 제공하거나, 또는 달리 그에 기초한다. 본 명세서에서 사용되는, "멀티-셀 스위칭"은 다수의 셀들 각각을 각각의 신호 라인과 스위칭 결합시키고/시키거나 다수의 셀들 각각을 각각의 신호 라인으로부터 스위칭 분리시키는 하나 이상의 동작을 언급한다 - 예를 들어, 여기서, 각각의 그러한 결합 또는 분리는 하나의 메모리 셀이 결함 있다는 지시에 기초한다.

이러한 컨텍스트에서, "스위칭 결합(switchedly couple)" 및 관련 용어들은 본 명세서에서 멀티플렉서, 디멀티플렉서 또는 그러한 스위치 기능성을 제공하는 회로를 통한 2개의 회로 구조 사이의 도전성 경로의 제공을 다양하게 언급한다(여기서 도전성 경로는 회로의 동작 상태에 의해 적어도 부분적으로 인에이블된다). 유사하게, "스위칭 분리(switchedly decouple)" 및 관련 용어들은 본 명세서에서 그러한 스위치 기능성을 통한 2개의 회로 구조 사이의 도전성 경로의 방지를 다양하게 언급한다(여기서 도전성 경로는 회로의 대안 상태에 의해 방지된다).

본 명세서에서 설명된 기술들은 하나 이상의 전자 디바이스에서 구현될 수 있다. 본 명세서에서 설명된 기술들을 이용할 수 있는 전자 디바이스들의 비제한적인 예들은, 카메라들, 셀 폰들, 컴퓨터 단말들, 데스크톱 컴퓨터들, 전자 판독기들, 팩시밀리 머신들, 키오스크들, 랩톱 컴퓨터들, 넷북 컴퓨터들, 노트북 컴퓨터들, 인터넷 디바이스들, 지불 단말들, 개인 휴대 정보 단말(personal digital assistant)들, 미디어 플레이어들 및/또는 레코더들, 서버들(예를 들어, 블레이드 서버, 랙 마운트 서버, 이들의 조합들 등), 셋톱 박스들, 스마트폰들, 태블릿 개인용 컴퓨터들, 울트라 모바일 개인용 컴퓨터들, 울트라-모바일 개인용 컴퓨터들, 유선 전화들, 이들의 조합들 등과 같은, 임의의 종류의 모바일 디바이스 및/또는 고정형 디바이스를 포함한다. 더 일반적으로, 본 명세서에서 설명된 기술들은 메모리 어레이 및 그에 결합된 메모리 복구 회로를 포함하는 다양한 전자 디바이스들 중 임의의 것에서 이용될 수 있다.

도 1a는 실시예에 따른 메모리 결함 검출 및 복구를 제공하는 컴퓨터 아키텍처 디바이스(100)의 일 실시예를 예시한다. 컴퓨터 아키텍처 디바이스(100)는 메인프레임, 서버, 개인용 컴퓨터, 워크스테이션, 전화 디바이스, 네트워크 어플라이언스, 가상화 디바이스, 스토리지 컨트롤러, 휴대용 또는 모바일 디바이스들(예를 들어, 랩톱들, 넷북들, 태블릿 컴퓨터들, 개인 휴대 정보 단말(PDA)들, 휴대용 미디어 플레이어들, 휴대용 게임 디바이스들, 디지털 카메라들, 모바일 폰들, 스마트폰들, 피처 폰들 등) 또는 컴포넌트(예를 들어, 시스템 온 칩, 프로세서, 브리지, 메모리 컨트롤러, 메모리 등)와 같은, 본 기술분야에 알려진 다양한 컴퓨팅 디바이스들 중 임의의 것을 포함한다. 도시된 예시적인 실시예에서, 컴퓨터 아키텍처 디바이스(100)는 프로세서(102)(예를 들어, 마이크로프로세서), 메모리 디바이스(104)(예를 들어, 휘발성 또는 비휘발성 메모리 디바이스), 및 메모리 디바이스(104)로의 그리고 그로부터의 입력 및 출력 동작들을 제어하는 메모리 컨트롤러(106)를 포함한다.

본 명세서에서 더 상세히 설명되는 바와 같이, 메모리 컨트롤러(106)는 컴퓨터 아키텍처 디바이스(100) 내의 셀프-테스트 로직 회로(110) 및 또한 컴퓨터 아키텍처 디바이스(100) 내의 복구 로직 회로(114)를 포함하는 내부 결함 검출 및 복구 회로(108)를 포함한다. 대안적인 실시예에서, 결함 검출 및 복구 회로(108)의 기능성의 일부 또는 전부는 메모리 컨트롤러(106)의 외부에 있다 - 예를 들어, 여기서 결함 검출 및 복구 회로(108)는 컴퓨터 아키텍처 디바이스(100)의 외부에 있고 컴퓨터 아키텍처 디바이스(100)에 포함되기 전에 메모리 디바이스(104)의 복구를 용이하게 한다. 일부 실시예들에서, 결함 검출 및 복구 회로(108)는(예를 들어) 메모리 어레이의 결함 있는 메모리 셀들을 검출하고 식별하기 위해 종래의 기법들로부터 변경되는 하나 이상의 동작을 수행한다. 그러한 종래의 검출 기법들은 일부 실시예들에 대해 제한적이지 않고, 상기 실시예들의 특정 특징들을 모호하게 하는 것을 피하기 위해 본 명세서에서 상세히 기술되지 않는다.

셀프-테스트 로직 회로(110)는 메모리 디바이스(104) 내의 결함 있는 메모리 셀들을 자동으로 식별하도록 구성된다. 하나 이상의 결함 있는 메모리 셀을 식별하는 즉시, 복구 로직 회로(114)는 결함 있는 셀들의 사용을 메모리 디바이스(104) 내의 여분 셀들의 사용으로 대체함으로써 결함 있는 메모리 셀들의 복구를 자동으로 용이하게 하도록 구성된다. 하나의 그러한 실시예에서, 메모리 디바이스(104)는 (예를 들어) 셀프-테스트 로직 회로(110) 및 복구 로직 회로(114)를 갖는 로직 다이와 동일한 패키지에 포함되는 IC 다이 상에 있다. 대안적으로, 그러한 메모리 다이는 로직 다이의 패키지 외부에, 로직 다이의 위에, 로직 다이에 인접하여 또는 듀얼 인 라인 메모리 모듈(DIMM)과 같은 플러그 인 모듈 상에 있을 수 있다.

본 명세서에서 사용되는, "자동화된"이라는 용어는, 일단 디바이스의 스트레스 테스트가 개시되면, 어떠한 사용자 개입도 없이 적어도 하나의 메모리 위치의 복구를 통해 디바이스의 테스트 및 복구 동작들이 진행되는 완전히 자동화된 것을 포함한다. 또한, 본 명세서에서 사용되는, "자동화된"이라는 용어는, 일단 디바이스의 스트레스 테스트가 개시되면, 제한된 사용자 개입으로 적어도 하나의 메모리 위치의 복구를 통해 디바이스의 테스트 및 복구 동작들이 진행되는 실질적으로 자동화된 것을 포함한다. 그러나, 대부분의 테스트 및 복구 동작들은 어떠한 사용자 개입도 없이 진행된다. 일부 실시예들에서, 테스트 및 복구 동작들의 적어도 50%, 적어도 75% 또는 적어도 95%는 어떠한 사용자 개입도 없이 진행된다.

예시된 실시예에서, 메모리 컨트롤러(106)는 컴퓨터 아키텍처 디바이스(100) 내의 반도체 다이 상에 배치되고 결함 검출 및 복구 회로(108)의 셀프-테스트 로직 회로(110) 및 복구 로직 회로(114)는 메모리 컨트롤러(106)의 동일한 다이 상에 배치된다. 따라서, 셀프-테스트 로직 회로(110) 및 복구 로직 회로(114)가 메모리 컨트롤러(106)에 빌트인된 것으로 묘사되어 있지만, 다양한 다른 실시예들에서, 셀프-테스트 로직 회로(110) 및 복구 로직 회로(114)는 컴퓨터 아키텍처 디바이스(100)의 다른 회로들에 빌트인된다는 것이 이해된다.

일부 실시예들에서, 셀프-테스트 로직 회로(110)는 메모리 디바이스(104)를 테스트하기 위한 광범위한 테스트 패턴들을 생성할 수 있다. 더욱이, 일부 실시예들에서, 셀프-테스트 로직 회로(110)에 의해 생성된 테스트 패턴들은 조건들이 보장하는 대로 쉽게 수정된다. 하나의 그러한 실시예에서, 생성된 데이터의 패턴은 생성된 데이터의 패턴이 기입되어야 하는 메모리 셀들의 메모리 셀 어드레스들의 패턴의 함수이도록 선택된다. 다양한 데이터 패턴들은, 예를 들어, 선택된 메모리 어드레스 기반 함수(memory address-based function)에 따라, 예를 들어, 줄무늬 패턴, 또는 체커보드 패턴, 또는 다른 패턴으로 데이터를 반전시키는 것을 포함하여 메모리 어드레스들의 함수로서 용이하게 생성된다.

결함 검출 및 복구 회로(108)가 메모리 셀들과 동일한 다이에 위치하는 일부 실시예들에서, 결함 검출 및 복구 회로(108)는 웨이퍼 또는 다이 레벨에서의 제조 프로세스 동안, 그리고 (예를 들어) 반도체 컴포넌트들이 조립되고 패키징된 후에도 메모리 결함들을 테스트하고 그의 복구를 용이하게 하도록 활성화된다. 결함 검출 및 복구 회로(108)가 로직 디바이스와 같은 별개의 다이 상에 위치하는 일부 실시예들에서, 결함 검출 및 복구 회로(108)는 메모리가 결함 검출 및 복구 회로(108)를 포함하는 디바이스에 연결된 후에 메모리 디바이스 또는 디바이스들을 테스트하기 위해 사용된다. 또한, 일부 실시예들에서, 결함 검출 및 복구 회로(108)는 컴퓨터 아키텍처 디바이스(100)가 하우징 내에 패키징되어 소비자들에게 판매된 후에 메모리 고장이 발생하면 메모리 결함들을 테스트하고 그의 복구를 용이하게 하도록 활성화된다는 것이 이해된다. 따라서, 결함 검출 및 복구 회로(108)는 메모리 테스트 및 복구 동작들을 수행하기 위해 프로세서(102)와 메모리(104) 사이의 정상 메모리 트랜잭션들을 중단시킨다.

컴퓨터 아키텍처 디바이스(100)는 스토리지(116)(예를 들어, 자기 디스크 드라이브들, 광 디스크 드라이브들, 테이프 드라이브, 플래시 메모리 등과 같은 비휘발성 스토리지)를 추가로 포함한다. 스토리지(116)는 내부 스토리지 디바이스 또는 접속(attach)된 또는 네트워크 액세스 가능한 스토리지를 포함한다. 스토리지(116) 내의 프로그램들은 본 기술분야에 알려진 방식으로 메모리 디바이스(104)에 로딩되고 프로세서(102)에 의해 실행된다. 컴퓨터 아키텍처 디바이스(100)는 이더넷, 광섬유 채널 중재 루프(Fiber Channel Arbitrated Loop) 등과 같은 네트워크와의 통신을 가능하게 하기 위한 네트워크 컨트롤러 또는 어댑터(118)를 추가로 포함한다. 또한, 컴퓨터 아키텍처 디바이스(100)는, 특정 실시예들에서, 디스플레이 모니터 상에 정보를 렌더링하기 위한 비디오 컨트롤러(120)를 포함하고, 여기서 비디오 컨트롤러(120)는 비디오 카드 상에 구현되거나 마더보드 또는 다른 기판 상에 마운팅된 집적 회로 컴포넌트들 상에 집적된다. 입력 디바이스(122)는 사용자 입력을 프로세서(102)에 제공하기 위해 사용되고, 키보드, 마우스, 펜-스타일러스, 마이크로폰, 터치 감지 디스플레이 스크린, 입력 핀들, 소켓들, 또는 본 기술분야에 알려진 임의의 다른 활성화 또는 입력 메커니즘을 포함할 수 있다. 출력 디바이스(124)는 프로세서(102), 또는 디스플레이 모니터, 프린터, 스토리지, 출력 핀들, 소켓들 등과 같은, 다른 컴포넌트로부터 송신된 정보를 렌더링할 수 있다. 네트워크 어댑터(118)는 PCI(Peripheral Component Interconnect) 카드, PCI-익스프레스, 또는 어떤 다른 I/OF 카드와 같은 네트워크 카드 상에, 또는 마더보드 또는 다른 기판 상에 마운팅된 집적 회로 컴포넌트들 상에 구현될 수 있다.

결함 검출 및 복구 회로(108)는 테스트 및 복구 입력 및 출력 정보가 결함 검출 및 복구 회로(108)와 컴퓨터 아키텍처 디바이스(100)의 다른 컴포넌트들 사이에, 그리고 적절한 경우, 입력 디바이스(122) 및 출력 디바이스(124)를 통해 컴퓨터 아키텍처 디바이스(100) 외부의 디바이스들에 전달되는 포털(126)을 포함한다. 포털(126)의 일 예는 온-칩 통신 네트워크 또는 패브릭 측 밴드(fabric side band)이다. 일 실시예에서, 포털(126)은 TAP(Test Access Port) 시스템을 통해 외부에서 액세스된다. 특정 응용에 따라서는, 다른 통신 포털들이 이용된다.

특정 응용에 따라서는, 컴퓨터 아키텍처 디바이스(100)의 컴포넌트들 중 하나 이상이 생략된다. 예를 들어, 네트워크 라우터는, 예를 들어, 비디오 컨트롤러(120)가 없을 수 있다. 또한, 컴퓨터 아키텍처 디바이스(100)의 컴포넌트들 중 임의의 하나 이상은 본 명세서에서 설명된 온-다이 결함 검출 및 복구 회로를 갖는 하나 이상의 집적 회로를 포함할 수 있다.

도 1b는 실시예에 따른 메모리 복구 기능성을 제공하는 시스템(150)의 보다 상세한 예를 보여준다. 시스템(150)은 메모리 컨트롤러(156) 및 그에 결합된 메모리 디바이스(154)를 포함한다 - 예를 들어, 여기서 메모리 컨트롤러(156) 및 메모리 디바이스(154)는 메모리 컨트롤러(106) 및 메모리 디바이스(104)(각각)에 기능적으로 대응한다. 메모리 컨트롤러(156)는, 예를 들어, 결함 검출 및 복구 회로(108)의 기능성의 일부 또는 전부를 제공하는 결함 검출 및 복구 회로(158)를 포함한다.

결함 검출 및 복구 회로(158)는 테스트 패턴들을 생성하고, 테스트 데이터를 메모리 디바이스에 기입하고, 데이터의 사본을 결함 검출기 회로(170)에 전송하고, 테스트 데이터를 다시 판독하기 위해 일련의 판독 커맨드들을 전송하기 위한 테스트 패턴 생성기(160)를 포함한다. 메모리 디바이스(154)로부터의 판독 데이터는 결함 검출기 회로(170)로 라우팅되고, 여기서 메모리 디바이스(154) 내의 결함 있는 메모리 셀들을 검출하기 위해 테스트 패턴 생성기(160)로부터의 예상 데이터가 메모리 디바이스(154)로부터의 실제 데이터와 비교된다.

결함 검출기 회로(170)는 결함 검출 및 복구 회로(158) 내에 또한 배치된 복구 리스트 저장소(repair list repository)(174)로서 구성된 메모리에 메모리 디바이스(154)의 메모리 위치들의 리스트를 저장하고, 그러한 메모리 위치들의 일부 또는 전부는 각각 메모리 디바이스(154) 내의 각각의 하나 이상의 결함 있는 메모리 셀을 식별한다. 일부 실시예들에서, 복구 리스트 저장소(174)는 다양한 플래그들(184)에 대한 레지스터들 또는 다른 메모리 위치들을 포함한다. 예를 들어, 적어도 하나의 결함 있는 메모리 셀을 갖는 메모리 위치들의 개수가 메모리 디바이스(104)의 특정 메모리 영역에 대한 최대치를 초과한다는 것을 지시하는 플래그가 설정된다. 특정 메모리 영역의 적어도 하나의 행이 특정 메모리 영역 내에 적어도 하나의 결함 있는 메모리 셀을 갖는지를 지시하는 다른 플래그가 각각의 메모리 영역에 대해 설정된다. 특정 응용에 따라서는, 다른 플래그들(184)이 복구 리스트 저장소(174)에 저장된다.

결함 검출 및 복구 회로(158)의 복구 로직 회로(164)는 복구 리스트 저장소(174)에 저장된 메모리 위치들의 리스트를 판독하고, 결함 있는 것으로 결정된 각각의 메모리 셀을 각각 식별하는 하나 이상의 신호를 메모리 디바이스(154)에 전달하도록 적응된 로직 회로를 포함한다.

메모리 디바이스(154)는 행들 및 열들로 배열되는 메모리 셀들의 어레이(190)를 포함한다 - 예를 들어, 여기서 어레이(190)는 다양한 휘발성 또는 비휘발성 메모리 셀들 중 임의의 것을 포함한다. 실시예에서, 어레이(190)는 여분 셀들(180)을 포함하고, 이들은 각각이 어레이(190)의 각각의 결함 있는 메모리 셀에 대한 대체물로서 사용되도록 다양하게 이용가능하게 된다. 메모리 디바이스(154)는 적어도 부분적으로 어레이(190)의 셀들에 대한 액세스를 용이하게 하기 위한 회로(액세스 로직(192)으로 표현됨)를 추가로 포함한다 - 예를 들어, 여기서 그러한 액세스는 메모리 컨트롤러(156)로부터 하나 이상의 커맨드를 서비스하기 위해 제공된다. 액세스 로직(192)은(예를 들어) 종래의 기법들에 따라 메모리 리소스 액세스를 제공하는 메모리 디바이스(154)의 행 디코더 회로, 열 디코더 회로 및/또는 다른 회로 로직을 포함하거나, 또는 그와 함께 동작한다 - 예를 들어, 여기서 그러한 종래의 기법들은 본 명세서에서 설명된 메모리 복구 기능성으로 보충된다. 제한이 아닌 예시로서, 액세스 로직(192)은, 다양한 신호 라인들 각각을 어레이(190)의 각각의 메모리 셀에 스위칭 결합(및/또는 다양한 신호 라인들 각각을 그로부터 스위칭 분리)시키도록 동작가능한 스위치 회로(196)를 포함하거나 그에 결합된다. 스위치 회로(196)에 의한 그러한 결합 및/또는 분리는 메모리 디바이스(154)의 제어 회로(194)에 응답한다 - 예를 들어, 제어 회로(194)가 어레이(190)의 특정 결함 있는 메모리 셀을 식별하는 신호를 복구 로직 회로(164)로부터 수신하는 것에 기초하여.

도 2는 실시예에 따른 메모리 디바이스를 동작시키는 방법(200)의 특징들을 보여준다. 방법(200)은 메모리 디바이스의 스위치 회로가 다수의 신호 라인들 각각을 각각의 상이한 메모리 셀에 다양하게 결합시키고/시키거나 다수의 신호 라인들 각각을 각각의 상이한 메모리 셀로부터 다양하게 분리시키는 실시예의 일 예이고, 여기서 각각의 그러한 결합 및/또는 분리는 결함 있는 메모리 셀의 식별에 기초한다. 다양한 실시예들에서, 방법(200)은 컴퓨터 아키텍처 디바이스(100) 또는 시스템(150)의 회로와 같은 회로로 수행된다.

도 2에 도시된 바와 같이, 방법(200)은 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하는 - 예를 들어, 메모리 디바이스의 제어 회로에서 - 단계를 포함한다(210에서). 상기 메모리 디바이스의 메모리 어레이는 제1 메모리 셀들 및 제2 메모리 셀들을 포함하는 열을 포함하고, 상기 제1 메모리 셀들은 상기 결함 있는 메모리 셀을 포함한다. 상기 제2 메모리 셀들은 상기 제1 메모리 셀들 중 결함 있는 메모리 셀들에 대한 대체물로서 사용될 여분 셀들로서 이용가능하다. 실시예에서, 상기 메모리 디바이스의 제1 스위치 회로가 제1 신호 라인들과 열 사이에 제1 데이터 신호들을 통신하도록 결합된다. 추가적으로 또는 대안적으로, 상기 메모리 디바이스의 제2 스위치 회로가 제2 신호 라인들과 열 사이에 제2 데이터 신호들을 통신하도록 결합된다 - 예를 들어, 여기서 상기 제1 신호 라인들은 열에 기입될 데이터를 통신하고, 상기 제2 신호 라인들은 열로부터 판독된 데이터를 통신한다.

방법(200)은 상기 제1 신호 라인들 중 제1 다수의 신호 라인들이 각각 상기 식별자에 기초하여 상기 제1 메모리 셀들로부터 스위칭 분리되는 한편, 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되는 제1 상태로 상기 제1 스위치 회로를 전이시키는 단계를 추가로 포함한다(212에서). 상기 제1 상태는 추가로 상기 제1 신호 라인들 중 제2 다수의 신호 라인들 각각을 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합시킨다(여기서 각각의 그러한 스위칭 결합(switched coupling)은 식별자에 기초한다).

방법(200)은 상기 제2 신호 라인들 중 제3 다수의 신호 라인들이 각각 상기 식별자에 기초하여 상기 제1 메모리 셀들로부터 스위칭 분리되고, 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는 제2 상태로 상기 제2 스위치 회로를 전이시키는 단계를 추가로 포함한다(214에서). 상기 제2 상태는 추가로 상기 제2 신호 라인들 중 제4 다수의 신호 라인들 각각을 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합시킨다. 하나의 그러한 실시예에서, 상기 제1 상태는 제1 메모리 셀들 중 다수의 메모리 셀들 - 상기 다수의 메모리 셀들은 상기 결함 있는 셀, 및 상기 결함 있는 셀에 인접한 적어도 하나의 다른 셀을 포함함 - 이 데이터 기입들에 참여하는 것을 방지한다. 더욱이, 상기 제2 상태는 상기 제1 메모리 셀들 중 동일한 다수의 메모리 셀들이 데이터 판독들에 참여하는 것을 방지한다.

일부 실시예들은 이와 관련하여 제한되지 않지만, 방법(200)은 상기 제1 스위치 회로의 상기 제1 상태를 퓨징하기 위해(상기 제1 스위치 회로의 하나 이상의 퓨즈 회로의 활성화에 의해) 시그널링을 제공하는 - 예를 들어, 제어 회로로부터 - 단계를 추가로 포함한다(216에서). 추가적으로 또는 대안적으로, 방법(200)은 상기 제2 스위치 회로의 제2 상태를 퓨징하기 위해 동일한 또는 다른 시그널링을 제공하는 단계를 추가로 포함한다(218에서). 그러한 퓨징은 제1 스위치 회로 및/또는 제2 스위치 회로의 하나 이상의 스위칭 모드(예를 들어, 하나 이상의 멀티플렉서 모드를 포함함)로의 후속 변경을 방지한다.

도 3은 실시예에 따른 메모리 복구 기능성을 제공하는 디바이스(300)의 특징들을 보여준다. 디바이스(300)는 다양한 데이터 신호 라인들 각각을 각각의 메모리 셀에 스위칭 결합시키고, 다양한 다른 데이터 신호 라인들 각각을 각각의 메모리 셀로부터 스위칭 분리시키도록 동작가능한 실시예의 일 예이고, 여기서 다양한 결합들 및 다양한 분리들은 각각 특정 메모리 셀이 결함 있다는 지시에 기초한다. 다양한 실시예들에서, 디바이스(300)는 메모리 디바이스들(104, 154) 중 하나의 메모리 디바이스의 특징들을 포함한다 - 예를 들어, 여기서 디바이스(300)의 기능성은 방법(200)에 따라 제공된다.

도 3에 도시된 바와 같이, 디바이스(300)는 신호 라인들(310), 메모리 셀들(340), 및 메모리 셀들(340)과 신호 라인들(310) 사이에 결합되는 스위치 회로(320)를 포함한다 - 예를 들어, 여기서 신호 라인들(330) 각각이 메모리 셀들(340) 중 각각의 상이한 메모리 셀을 스위치 회로(320)에 결합시킨다. 디바이스(300)는 (메모리 셀들(340)과 함께) 메모리 어레이의 동일한 열에 있는 메모리 셀들(342)을 추가로 포함한다. 메모리 셀들(342)의 총수는 2와 동등하다(또는 그보다 크다). 디바이스(300)의 추가의 회로 - 예를 들어, 신호 라인들(332)을 포함하는 추가의 회로 - 는 메모리 셀들(342)과 신호 라인들(310) 중 다양한 신호 라인들 사이의 통신을 용이하게 한다. 일부 실시예들에서, 신호 라인들(332) 각각이 신호 라인들(310) 중 각각의 상이한 신호 라인으로부터 연장된다 - 예를 들어, 여기서 스위치 회로(320)가 단순히 신호 라인들(310) 각각을 신호 라인들(310) 중 각각의 상이한 신호 라인에 단락시킨다(또는, 대안적인 실시예에서, 여기서 신호 라인들(332)이 스위치 회로(320)를 우회하여 각각 신호 라인들(310) 중 각각의 상이한 신호 라인에 결합된다). 다른 실시예들에서, 스위치 회로(320)의 하나 이상의 스위치, 멀티플렉서 및/또는 다른 컴포넌트들이 신호 라인들(332)과 신호 라인들(310) 중 각각의 신호 라인들 사이에 다양하게 결합된다.

일부 실시예들에서 디바이스(300)는 추가적으로 또는 대안적으로 신호 라인들(370) 및 메모리 셀들(340)과 신호 라인들(370) 사이에 결합되는 스위치 회로(360)를 포함한다 - 예를 들어, 여기서 신호 라인들(350) 각각이 메모리 셀들(340) 중 각각의 상이한 메모리 셀을 스위치 회로(360)에 결합시킨다. 하나의 그러한 실시예에서, 추가의 신호 라인들(352) 각각이 메모리 셀들(342) 중 각각의 메모리 셀을 스위치 회로(360)에 결합시킨다. 컴퓨터 아키텍처(150)의 실시예와 같은 하나의 예시적인 실시예에서, 어레이(190)는 메모리 셀들(340)을 포함하고 여분 셀들(180)이 메모리 셀들(342)을 포함한다 - 예를 들어, 여기서 제어 회로(194)는 제어 회로(380)에 기능적으로 대응하고, 스위치 회로(196)는 스위치 회로(320)에 그리고/또는 스위치 회로(360)에 기능적으로 대응한다.

신호 라인들(310)은 각각 열에 기입될 데이터의 비트들을 나타내는 다수의 데이터 신호들 중 각각의 상이한 데이터 신호를 수신하도록 다양하게 결합된다. 대조적으로, 신호 라인들(370)은 각각 열로부터 판독되는 데이터의 비트들을 나타내는 다수의 데이터 신호들 중 각각의 상이한 데이터 신호를 출력하도록 다양하게 결합된다. 다양한 실시예들에서, 메모리 셀들(340)은 메모리 어레이의 하나의 열에서 서로 셀-인접(cell-contiguous)한다 - 예를 들어, 여기서 메모리 셀들(342)은 동일한 열에서 서로 셀-인접한다(그리고 예를 들어, 여기서 메모리 셀들(340) 및 메모리 셀들(342)은 열에서 서로 인접하는 각각의 셀들을 포함한다). 하나의 그러한 실시예에서, 메모리 셀들(342)은 열의 단부(최상부 또는 최하부)에 있다.

메모리 복구 기능성을 용이하게 하기 위해, 디바이스(300)는 스위치 회로(320) 및/또는 스위치 회로(360)를 제어하도록 결합되는 제어 회로(380)를 추가로 포함한다. 예를 들어, 제어 회로(380)는 메모리 셀들(340) 중 결함 있는 메모리 셀의 식별자를 포함하는 신호(382)를 수신하도록 결합된다(예를 들어, 여기서 식별자는 셀-특정 어드레스 값을 포함한다). 신호(382)를 통해 전달된 식별자에 기초하여, 제어 회로(380)는 스위치 회로(320) 및/또는 스위치 회로(360)를 동작시키기 위해 하나 이상의 제어 신호(예를 들어, 도시된 예시적인 제어 신호(384)를 포함함)를 제공한다. 예를 들어, 제어 회로(380)는 그러한 식별자에 기초하여 멀티-셀 스위칭(예를 들어, 멀티-셀 멀티플렉싱)을 용이하게 하는 다양한 적합한 회로 리소스들 중 임의의 것을 포함한다. 일부 실시예들에서, 그러한 스위칭은 동일한 열의 일부 추가의 메모리 셀(예를 들어, 결함 있는 메모리 셀에 인접하는 다른 메모리 셀)이 또한 결함 있을 수도 있다는 것을 특정하거나 달리 지시하는 임의의 신호와 관계없이 수행된다.

제한이 아닌 예시로서, 제어 회로(380)는 메모리 셀들(340) 각각을 메모리 셀들(340) 및 메모리 셀들(342) 중 다수의 메모리 셀들의 각각의 상이한 조합과 다양하게 대응시키도록 동작가능하다(예를 들어, 조합들은 각각 메모리 셀들(342) 모두를 포함하고, 각각은 메모리 셀들(340)의 각각의 상이한 서브세트를 추가로 포함함). 하나의 그러한 실시예에서, 제어 회로(380)는 신호 라인들(310)에 의해 전달된 데이터를 저장하기 위해 다양한 조합들 중 임의의 하나를 선택할 수 있으며, 그러한 선택은 대응하는 메모리 셀이 결함 있다는 지시에 기초한다. 메모리 셀들(340) 및 메모리 셀들(342) 중 다수의 메모리 셀들의 그러한 선택된 조합은 메모리 셀들(340) 중 2개 이상의 메모리 셀을 생략한다.

일 실시예에 따른 예시적인 시나리오에서, 신호(382)는 메모리 셀들(340) 중 결함 있는 메모리 셀을 식별하며, 여기서 - 그러한 식별에 기초하여 - 제어 회로(380)는 메모리 셀들(340) 및 메모리 셀들(342) 중 다수의 메모리 셀들의 대응하는 조합을 선택하도록 스위치 회로(320) 및/또는 스위치 회로(360)를 동작시킨다. 선택된 조합은 메모리 셀들(340) 중 2개 이상의 메모리 셀을 생략한다 - 예를 들어, 여기서 2개 이상의 메모리 셀은 열에서 서로 인접하고, 결함 있는 메모리 셀을 포함한다.

예를 들어, 다양한 실시예들에서, 스위치 회로(320)는 신호 라인들(310) 중 각각의 상이한 2개의 신호 라인 및 메모리 셀들(340) 및 메모리 셀들(342) 중 각각의 상이한 메모리 셀에 각각 결합되는 제1 멀티플렉서 회로들을 포함한다. 추가적으로 또는 대안적으로, 스위치 회로(360)는 신호 라인들(370) 중 각각의 상이한 신호 라인에 그리고 메모리 셀들(340) 및 메모리 셀들(342) 중 각각의 상이한 2개의 메모리 셀에 각각 결합되는 제2 멀티플렉서 회로들을 포함한다. 하나의 그러한 실시예에서, 제어 회로(380)는 각각이 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 동작시키고/시키거나 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하기 위한 제어 신호들을 생성한다. 예를 들어, 제어 회로(380)의 다수의 회로들은 각각 그러한 제어 신호들 중 각각의 상이한 제어 신호를 생성한다 - 예를 들어, 여기서 다수의 회로들은 데이지 체인 구성으로 서로 결합된다.

본 명세서에서 다양하게 예시된 바와 같이, 제어 회로(380)는 신호(382)에 의해 식별된 결함 있는 메모리 셀에 대응하는 각각의 스위치 상태로 스위치 회로(320)를 전이시킨다. 스위치 회로(320)의 상기 상태 동안, 신호 라인들(310) 중 일부 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 메모리 셀들(340)로부터 스위칭 분리되고(결함 있는 메모리 셀의 식별자에 기초하여), 여기서 - 상기 스위칭 분리(switched decoupling) 후에 - 신호 라인은 메모리 셀들(342) 중 각각의 메모리 셀에 전기적으로 결합된다. 더욱이, 스위치 회로(320)의 상기 상태 동안, 신호 라인들(310) 중 일부 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 결함 있는 메모리 셀의 식별자에 기초하여 메모리 셀들(340) 중 각각의 메모리 셀에 스위칭 결합된다. 추가적으로 또는 대안적으로, 제어 회로(380)는 신호(382)에 의해 식별된 결함 있는 메모리 셀에 또한 대응하는 각각의 스위치 상태로 스위치 회로(360)를 전이시킨다. 스위치 회로(360)의 상기 상태 동안, 신호 라인들(370) 중 일부 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 메모리 셀들(340)로부터 스위칭 분리되고(결함 있는 메모리 셀의 식별자에 기초하여), 메모리 셀들(342) 중 각각의 메모리 셀에 스위칭 결합된다. 더욱이, 스위치 회로(360)의 상기 상태 동안, 신호 라인들(370) 중 일부 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 결함 있는 메모리 셀의 식별자에 기초하여 메모리 셀들(340) 중 각각의 메모리 셀에 스위칭 결합된다.

도 4는 실시예에 따른 메모리 복구 기능성을 용이하게 하기 위한 스위치 회로(400)의 특징들을 예시한다. 더 특정하게는, 도 4는 스위치 회로(400)가 어떻게 각각의 상이한 2개의 단자 - 이 단자들에 의해 스위치 회로(400)가 메모리 디바이스의 다른 회로에 결합됨 - 사이에 각각 스위칭 결합들을 다양하게 제공하도록 동작가능한지에 대한 논리적 표현을 보여준다. 다양한 실시예들에서, 스위치 회로(400)는 스위치 회로(320) 또는 스위치 회로(360)의 특징들을 포함한다 - 예를 들어, 여기서 스위치 회로(400)의 동작 상태는 방법(200)에 따라 제공된다.

도 4에 도시된 바와 같이, 스위치 회로(400)는 단자들(410)을 포함하고, 이 단자들에 의해 스위치 회로(400)가 메모리 어레이의 열에, 또는 (대안적으로) 다수의 데이터 신호 라인들에 결합된다. 스위치 회로(400)는 단자들(420)을 추가로 포함하고, 이 단자들에 의해 스위치 회로(400)가 열 또는 데이터 신호 라인들 중 다른 하나에 결합된다. 일부 실시예들에서, 스위치 회로(400)는 단자들(430)을 추가로 포함하고, 이 단자들에 의해 스위치 회로(400)가 열의 여분 메모리 셀들에 결합된다. 그러나, 다른 실시예들에서, 스위치 회로(400)는 그러한 단자들(430)을 생략한다.

하나의 예시적인 실시예에서, 단자들(410)은 스위치 회로(400)를 신호 라인들(310)에 결합시키고, 단자(420)는 스위치 회로(400)를 메모리 셀들(340)에 결합시킨다. 다른 예시적인 실시예에서, 단자들(410)은 스위치 회로(400)를 신호 라인들(370)에 결합시킨다 - 예를 들어, 여기서 단자(420)는 스위치 회로(400)를 메모리 셀들(340)에 결합시키고 단자들(430)은 스위치 회로(400)를 메모리 셀들(342)에 결합시킨다.

도시된 예시적인 실시예에서, 스위치 회로(400)는 단자들(421, 423) 중 어느 하나를 단자(411)에 멀티플렉싱하거나, 달리 스위칭 결합시키도록 동작가능하다(여기서 단자(411)는 그에 의해 단자들(421, 423) 중 다른 하나로부터 스위칭 분리된다). 더욱이, 스위치 회로(400)는 단자들(422, 424) 중 어느 하나로의 단자(412)의 스위칭 결합을 지원한다. 추가로 또한, 스위치 회로(400)는 단자들(425, 431) 중 어느 하나로의 단자(415)의 스위칭 결합, 및 단자들(426, 432) 중 어느 하나로의 단자(416)의 스위칭 결합을 지원한다. 일부 실시예들에서, 스위치 회로(400)는 단자(423) 또는 다른 단자(예컨대 단자(425)) 중 어느 하나로의 단자(413)의 스위칭 결합을 추가로 지원한다. 대안적으로 또는 추가로, 스위치 회로(400)는 단자(424) 또는 다른 단자(예컨대 단자(426)) 중 어느 하나로의 단자(414)의 스위칭 결합을 추가로 지원한다.

일부 실시예들에서, 서로 상이한 단자 쌍들의 다양한 스위칭 결합들(및/또는 서로 상이한 단자 쌍들의 다양한 스위칭 분리들)은 결함 있는 메모리 셀의 동일한 식별에 기초한다. 예를 들어, 단자들(410) 중 특정 단자가 단자들(420) 중 특정 단자(또는, 일부 실시예들에서는, 단자들(430) 중 특정 단자)에 결합되어야 하는지에 대해 결정적인 조건은 단자들(410) 중 일부 또는 모든 다른 단자가 각각 단자들(420) 중 각각의 단자(또는, 일부 실시예들에서는, 단자들(430) 중 각각의 단자)에 결합되어야 하는지에 대해서도 결정적이다.

도 5a는 실시예에 따른 메모리 복구 기능성을 제공하는 디바이스(500)의 특징들을 보여준다. 디바이스(500)는 2개의 결함 있는 메모리 셀이 메모리 어레이의 열에서 서로 인접하는 경우에 2개의 여분 메모리 셀이 사용되도록 이용가능한 실시예의 일 예이다. 다양한 실시예들에서, 디바이스(500)는 메모리 디바이스(104), 메모리 디바이스(154), 또는 디바이스(300)의 특징들을 포함한다 - 예를 들어, 여기서 디바이스(500)의 기능성은 방법(200)에 따라 제공된다.

도 5a에 도시된 바와 같이, 디바이스(500)는 신호 라인들(510), 신호 라인들(530), 신호 라인들(532), 신호 라인들(550), 신호 라인들(552), 신호 라인들(570), 스위치 회로(520), 스위치 회로(560), 메모리 어레이(그것의 열은 도시된 예시적인 메모리 셀들(540), 및 메모리 셀들(542)을 포함함), 및 제어 회로(580)를 포함한다. 하나의 그러한 실시예에서, 신호 라인들(510), 신호 라인들(530), 신호 라인들(532), 신호 라인들(550), 신호 라인들(552), 및 신호 라인들(570)은 신호 라인들(310), 신호 라인들(330), 신호 라인들(332), 신호 라인들(350), 신호 라인들(352), 및 신호 라인들(370)(각각)에 기능적으로 대응한다. 더욱이, 스위치 회로(520) 및 스위치 회로(560)는 스위치 회로(320) 및 스위치 회로(360)(각각)에 기능적으로 대응한다. 추가로 또한, 메모리 셀들(540) 및 메모리 셀들(542)은 메모리 셀들(340) 및 메모리 셀들(342)(각각)에 기능적으로 대응한다 - 예를 들어, 여기서 제어 회로(580)는 제어 회로(380)에 기능적으로 대응한다. 일부 실시예들에서, 스위치 회로(520) 및/또는 스위치 회로(560)는 스위치 회로(400)의 기능성을 제공한다.

일 실시예에 따른 예시적인 시나리오에서, 제어 회로(580)는 메모리 셀들(540) 중 결함 있는 메모리 셀을 식별하는 신호(582)를 수신한다. 그러한 식별에 기초하여, 제어 회로(580)는 메모리 셀들(540) 및 메모리 셀들(542) 중 데이터 기입들 및/또는 데이터 판독들에 참여해야 하는 다수의 메모리 셀들의 대응하는 조합을 선택하도록 스위치 회로(520) 및/또는 스위치 회로(560)를 동작시킨다(예를 들어, 하나 이상의 제어 신호(584)로). 선택된 조합은 메모리 셀들(540) 중 데이터 판독들 및/또는 데이터 기입들로부터 배제되어야 하는 2개의 메모리 셀 - 예를 들어, 이 2개의 메모리 셀은 결함 있는 메모리 셀 및 그에 인접한 다른 메모리 셀을 포함함 - 을 생략한다.

예를 들어, 제어 회로(580)는 신호(582)에 의해 식별된 결함 있는 메모리 셀에 대응하는 제1 상태로 스위치 회로(520)를 전이시킨다. 제1 상태 동안, 신호 라인들(510) 중 일부 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 메모리 셀들(540)로부터 스위칭 분리되고(결함 있는 메모리 셀의 식별자에 기초하여), 여기서 - 상기 스위칭 분리 후에 - 신호 라인은 메모리 셀들(542) 중 각각의 메모리 셀에 전기적으로 결합된다. 더욱이, 스위치 회로(520)의 상기 제1 상태 동안, 신호 라인들(510) 중 일부 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 결함 있는 메모리 셀의 식별자에 기초하여 메모리 셀들(540) 중 각각의 메모리 셀에 스위칭 결합된다. 추가적으로 또는 대안적으로, 제어 회로(580)는 신호(582)에 의해 식별된 결함 있는 메모리 셀에 또한 대응하는 제2 상태로 스위치 회로(560)를 전이시킨다. 제2 상태 동안, 신호 라인들(570) 중 일부 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 메모리 셀들(540)로부터 스위칭 분리되고(결함 있는 메모리 셀의 식별자에 기초하여), 메모리 셀들(542) 중 각각의 메모리 셀에 스위칭 결합된다. 더욱이, 스위치 회로(560)의 제2 상태 동안, 신호 라인들(570) 중 일부 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 신호 라인은 결함 있는 메모리 셀의 식별자에 기초하여 메모리 셀들(540) 중 각각의 메모리 셀에 스위칭 결합된다.

다양한 실시예들에서, 스위치 회로(520)는 열의 각각의 상이한 2개의 메모리 셀에 각각 결합되는 제1 멀티플렉서 회로들을 포함하고, 스위치 회로(560)는 열의 각각의 상이한 2개의 메모리 셀에 각각 결합되는 제2 멀티플렉서 회로들인 것을 포함한다. 결함 있는 메모리 셀의 식별자에 기초하여, 제어 회로(580)는 각각 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하기 위한, 그리고/또는 각각 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하기 위한 제어 신호들을 생성한다. 하나의 그러한 실시예에서, 제어 회로(580)는 데이지 체인 구성으로 배열되는 다수의 제어 회로들을 포함하고, 여기서 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다. 따라서, 신호 라인들(510) 중 특정 신호 라인이 각각의 제1(상위) 메모리 셀에 결합되어야 하는지 또는 각각의 제2(하위) 메모리 셀에 결합되어야 하는지는, 신호 라인들(510) 중 하나 이상의 다른 신호 라인의 각각의 신호 라인에 대해, 신호 라인이 각각의 제1(상위) 메모리 셀에 결합되어야 하는지 또는 각각의 제2(하위) 메모리 셀에 결합되어야 하는지에 대해 결정적이다. 대안적으로 또는 추가로, 신호 라인들(570) 중 특정 신호 라인이 각각의 제1(상위) 메모리 셀에 결합되어야 하는지 또는 각각의 제2(하위) 메모리 셀에 결합되어야 하는지는, 신호 라인들(570) 중 하나 이상의 다른 신호 라인의 각각의 신호 라인에 대해, 신호 라인이 각각의 제1(상위) 메모리 셀에 결합되어야 하는지 또는 각각의 제2(하위) 메모리 셀에 결합되어야 하는지에 대해 결정적이다.

도 5b는 실시예에 따른 메모리 복구를 용이하게 하기 위해 스위치 회로에 의해 제공될 스위치 상태들의 다양한 예 501 내지 예 506을 예시한다. 예 501 내지 예 506에 의해 예시된 것들과 같은 스위치 상태들은, 예를 들어, 본 명세서에서 설명된 다양한 스위치 회로(196, 320, 360, 400, 520, 560) 중 임의의 것에 의해 제공된다 - 예를 들어, 여기서 그러한 스위치 상태들 중 주어진 스위치 상태는 방법(200)에 따라 결정된다.

예 501 내지 예 506은 각각 메모리 어레이의 열 내의 각각의 메모리 셀에 대한 데이터 비트들 d0-d5 각각의 상이한 대응관계를 보여준다. 더 특정하게는, 열은 메모리 셀들 c0-c5뿐만 아니라 메모리 셀들 c0-c5 중 결함 있는 메모리 셀들에 대한 대체물로서 사용되도록 이용가능한 여분 메모리 셀들 r0, r1을 포함한다. 다양한 실시예들에서, 데이터 비트들 d0-d5는 각각 동일한 비트 중요도(bit significance)를 갖는다 - 예를 들어, 여기서 메모리 어레이의 상이한 행들에 저장된 바이트들(또는 워드들 등)은 각각 데이터 비트들 d0-d5 중 각각의 데이터 비트를 포함한다.

예 501의 제1 스위치 상태는 메모리 셀들 c0-c5 중 결함 있는 것으로 식별되는 어떠한 메모리 셀도 없는 경우 구성된다. 예 501에서, 메모리 셀들 c0-c5는 데이터 비트들 d0-d5(각각)를 저장하기 위해 제1 스위치 상태에 의해 결합되는 반면, 여분 메모리 셀들 r0, r1은 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제1 스위치 상태에 의해 분리된다.

예 502의 제2 스위치 상태는 메모리 셀들 c0, c1 중 하나가 결함 있는 것으로 식별되는 것에 기초하여 구성된다. 예 502에서, 메모리 셀들 c2-c5, r0, 및 r1은 데이터 비트들 d0-d5(각각)를 저장하기 위해 제2 스위치 상태에 의해 결합되는 반면, 메모리 셀들 c0, c1은 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제2 스위치 상태에 의해 분리된다.

예 503의 제3 스위치 상태는 메모리 셀들 c1, c2 중 하나가 결함 있는 것으로 식별되는 것에 기초하여 구성된다. 예 503에서, 메모리 셀들 c0, c3-c5, r0, 및 r1은 데이터 비트들 d0-d5(각각)를 저장하기 위해 제3 스위치 상태에 의해 결합되는 반면, 메모리 셀들 c1, c2는 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제3 스위치 상태에 의해 분리된다.

예 504의 제4 스위치 상태는 메모리 셀들 c2, c3 중 하나가 결함 있는 것으로 식별되는 것에 기초하여 구성된다. 예 504에서, 메모리 셀들 c0-c1, c4-c5, r0, 및 r1은 데이터 비트들 d0-d5(각각)를 저장하기 위해 제4 스위치 상태에 의해 결합되는 반면, 메모리 셀들 c2, c3은 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제4 스위치 상태에 의해 분리된다.

예 505의 제5 스위치 상태는 메모리 셀들 c3, c4 중 하나가 결함 있는 것으로 식별되는 것에 기초하여 구성된다. 예 505에서, 메모리 셀들 c0-c2, c5, r0, 및 r1은 데이터 비트들 d0-d5(각각)를 저장하기 위해 제5 스위치 상태에 의해 결합되는 반면, 메모리 셀들 c3, c4는 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제5 스위치 상태에 의해 분리된다.

예 506의 제6 스위치 상태는 메모리 셀들 c4, c5 중 하나가 결함 있는 것으로 식별되는 것에 기초하여 구성된다. 예 506에서, 메모리 셀들 c0-c3, r0, 및 r1은 데이터 비트들 d0-d5(각각)를 저장하기 위해 제6 스위치 상태에 의해 결합되는 반면, 메모리 셀들 c4, c5는 판독들 및/또는 기입들에 그들이 참여하는 것을 방지하기 위해 제6 스위치 상태에 의해 분리된다.

도 6a는 실시예에 따른 메모리 어레이의 결함 있는 셀들에 대해 정정하기 위한 메모리 디바이스(600)의 특징들을 보여준다. 다양한 실시예들에서, 디바이스(600)는 메모리 디바이스(104), 메모리 디바이스(154), 디바이스(300, 또는 디바이스(500)의 특징들을 포함한다 - 예를 들어, 여기서 디바이스(600)의 기능성은 방법(200)에 따라 제공된다.

도 6a에 도시된 바와 같이, 디바이스(600)는 메모리 어레이를 포함하고, 그것의 하나의 열은 메모리 셀들 c0-c5 및 여분 메모리 셀들 r0, r1을 포함한다. 메모리 셀들 c0-c5 및 여분 메모리 셀들 r0, r1의 각각의 개수들은 예시적인 것에 불과하고, 다른 실시예들에 대해 제한적이지 않다. 디바이스(600)의 신호 라인들 DB[0]-DB[5]는 열에 저장될 대응하는 비트를 각각 나타내는 각각의 상이한 데이터 신호들을 수신하도록 결합되고, 디바이스(600)의 다른 신호 라인들(670-675)은 열로부터 판독되는 대응하는 비트를 각각 나타내는 각각의 상이한 데이터 신호들을 수신하도록 결합된다.

하나의 그러한 실시예에서, 신호 라인들 DB[0]-DB[5]는 신호 라인들(510)에 기능적으로 대응하고, 신호 라인들(570)은 신호 라인(670)에 기능적으로 대응한다 - 예를 들어, 여기서 메모리 셀들 c0-c5 및 여분 메모리 셀들 r0-r1은 메모리 셀들(540) 및 메모리 셀들(542)(각각)에 기능적으로 대응한다. 대안적으로 또는 추가로, 제어 회로(580)의 기능성은 디바이스(600)의 로직 게이트들(610, 614, 620-625, 및 630-635)을 이용하여 제공된다 - 예를 들어, 여기서 스위치 회로(520)의 기능성은 멀티플렉서들(650-655)을 이용하여 제공되고, 스위치 회로(560)의 기능성은 멀티플렉서들(660-665)을 이용하여 제공된다.

예를 들어, 디바이스(600)는 멀티플렉서들(650-655) 및/또는 멀티플렉서들(660-665)의 스위치 상태를 구성하도록 동작가능하고, 여기서 상기 스위치 상태는 결함 있는 것으로 식별된 특정 메모리 셀에 대응한다. 하나의 예시적인 실시예에서, 디바이스(600)는 셀들 c0-c5 중 결함 있는 셀의 비트 어드레스 또는 다른 적합한 식별자를 나타내는 (x+1) 비트 값 FB[x:0](여기서, x는 양의 정수임)을 수신하거나 달리 결정한다. FB[x:0]에 기초하여 스위치 상태를 구성하는 것은, 예를 들어, 값 FB[x:0]의 최하위 비트 FB[0]와 함께 로직 게이트들(610, 614)에 다양하게 제공되는 열 중복 인에이블(column redundancy enable) 제어 신호(CRE)에 의해 인에이블된다.

신호들 FB[0] 및 CRE에 기초하여, 로직 게이트들(610, 614)은 결함 있는 셀이 셀들 c0-c5 중 홀수 셀인지 또는 셀들 c0-c5 중 짝수 셀인지를 다양하게 지시하는 각각의 신호들(612, 616)을 생성한다. 로직 게이트들(620-625)은 각각 신호들(612, 616) 중 각각의 신호뿐만 아니라 (x+1) 비트 값 FB[x:0]의 서브세트 - 이 예에서는 x개의 비트 FB[x:1]를 수신한다. 본 명세서에서 더 상세히 설명되는 바와 같이, 멀티플렉서들(650-655)에서 그리고/또는 멀티플렉서들(660-665)에서 모드 구성의 캐스케이딩을 용이하게 하기 위해 로직 게이트들(620-625)의 각각의 입력 측들에서 FB[x:1] 중 상이한 비트들이 다양하게 반전된다. 다양한 타입의 비트 반전이 도 6a에서 별표들("*")에 의해 그리고 표기들 "00", "01", 및 "10"에 의해 지시되는데, 이들은 - 적어도 FB[x:1]의 2개의 최하위 비트에 관하여 - 둘 다의 비트가 반전되는 것("00"), 더 상위 비트(more significant bit)만이 반전되는 것("01"), 또는 최하위 비트만이 반전되는 것("10")을 나타낸다.

로직 게이트들(620-625)에 의해 다양하게 제공되는 상이한 입력 반전들에 기초하여, 로직 게이트들(620-625) 중 하나 및 단 하나의 로직 게이트만이, FB[x:0]에 의해 식별되는 바와 같이, 결함 있는 메모리 셀과의 일치를 지시하는 로직 하이 신호를 출력할 것이다. 로직 게이트들(630-635)은 로직 게이트들(620-625)의 각각의 출력들을 수신하도록 결합되고, 또한 데이지 체인 구성으로 서로 결합되고, 로직 게이트들(630-634)에 의해 생성된 각각의 제어 신호들(640-644)은 로직 게이트들(631-635)(각각)에 제공된다. 제어 신호들(640-645)은 또한 멀티플렉서들(650-655)(각각)에 그리고 - 일부 실시예들에서 - 멀티플렉서들(660-665)(각각)에 제공된다.

멀티플렉서들(650-655, 660-665) 각각에 대해, 멀티플렉서는 각각의 출력 단자 D, 및 각각의 입력 단자들 S1, S2를 포함하고, 여기서 제어 신호들(640-645) 중 대응하는 제어 신호가 출력 단자 D가 입력 단자들 S1, S2 중 특정한 하나 및 단 하나의 입력 단자에만 스위칭 결합되어야 하는지를 결정한다.

따라서, 멀티플렉서들(650-655) 중 특정 멀티플렉서가 특정 타입의 스위칭 결합을 제공하는지가 하나 이상의 다른 멀티플렉서(650-655)(예를 들어, 열을 따라 더 아래로(further down the column))가 각각 대응하는 타입의 스위칭 결합을 제공하는지에 대해 결정적이다. 대안적으로 또는 추가로, 멀티플렉서들(660-665) 중 특정 멀티플렉서가 특정 타입의 스위칭 결합을 제공하는지가 하나 이상의 다른 멀티플렉서(660-665)(예를 들어, 열을 따라 더 아래로)가 각각 대응하는 타입의 스위칭 결합을 제공하는지에 대해 결정적이다.

도 6b는 일부 실시예들에 따른 메모리 디바이스(600)에 의해 제공되는 회로 로직의 상세도(601)를 도시하는 것으로, 여기서 (예를 들어) FB[x:0]은 6개의 메모리 셀 c0-c5 중 결함 있는 메모리 셀의 위치(열을 따라)를 식별하기 위한 3 비트 값이다. 도 6b에 도시된 바와 같이, 로직 게이트(621)는 FB[x:0]의 제2 및 제3 최하위 비트들 - 각각 FB[1] 및 FB[2] - 둘 다를 반전시킨다. 대조적으로, 로직 게이트(623)는 비트 FB[2]는 반전시키지만 비트 FB[1]은 반전시키지 않는다 - 예를 들어, 여기서 로직 게이트(625)는 비트 FB[1]은 반전시키지만 비트 FB[2]는 반전시키지 않는다. 게이트들(621, 623, 625)에 의한 입력 신호들의 선택적 반전은 게이트들(630-635)의 데이지 체인 구성에서 통신되는 신호들의 캐스케이드를 용이하게 한다.

도 7은 일부 실시예들에 따라 메모리 복구 기능성이 제공되는 컴퓨터 시스템 또는 컴퓨팅 디바이스(700)(디바이스(700)라고도 지칭됨)를 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 해당 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것으로 제한되지 않는다는 점을 지적한다.

일부 실시예들에서, 디바이스(700)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 랩톱, 데스크톱, 사물 인터넷(IOT) 디바이스, 서버, 웨어러블 디바이스, 셋톱 박스, 무선 가능 e-리더 등과 같은 적절한 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있고, 그러한 디바이스의 모든 컴포넌트들이 디바이스(700)에 도시되어 있는 것은 아니라는 점이 이해될 것이다.

일 예에서, 디바이스(700)는 SoC(System-on-Chip)(701)를 포함한다. SOC(701)의 예시적인 경계가 도 7에서 점선들을 이용하여 예시되어 있고, 일부 예시적인 컴포넌트들이 SOC(701) 내에 포함되도록 예시되어 있다 - 그러나, SOC(701)는 디바이스(700)의 임의의 적절한 컴포넌트들을 포함할 수 있다.

일부 실시예들에서, 디바이스(700)는 프로세서(704)를 포함한다. 프로세서(2110)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램 가능 로직 디바이스들, 프로세싱 코어들, 또는 다른 프로세싱 수단과 같은, 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(704)에 의해 수행되는 프로세싱 동작들은 그 위에서 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 프로세싱 동작들은 인간 사용자 또는 다른 디바이스들에 의한 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(700)를 다른 디바이스에 연결하는 것에 관련된 동작들 등을 포함한다. 프로세싱 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.

일부 실시예들에서, 프로세서(704)는 다수의 프로세싱 코어들(코어들이라고도 지칭됨)(708a, 708b, 708c)을 포함한다. 도 7에는 단지 3개의 코어(708a, 708b, 708c)만이 예시되어 있지만, 프로세서(704)는 임의의 다른 적절한 수의 프로세싱 코어, 예를 들어, 수십 또는 심지어 수백 개의 프로세싱 코어를 포함할 수 있다. 프로세서 코어들(708a, 708b, 708c)은 단일 집적 회로(IC) 칩 상에 구현될 수 있다. 더욱이, 칩은 하나 이상의 공유 및/또는 전용 캐시들, 버스들 또는 상호연결들, 그래픽 및/또는 메모리 컨트롤러들, 또는 다른 컴포넌트들을 포함할 수 있다.

일부 실시예들에서, 프로세서(704)는 캐시(706)를 포함한다. 일 예에서, 캐시(706)의 섹션들은 개별 코어들(708)에 전용될 수 있다(예를 들어, 코어(708a)에 전용되는 캐시(706)의 제1 섹션, 코어(708b)에 전용되는 캐시(706)의 제2 섹션 등). 일 예에서, 캐시(706)의 하나 이상의 섹션은 코어들(708) 중 2개 이상의 코어 사이에 공유될 수 있다. 캐시(706)는 상이한 레벨들, 예를 들어, 레벨 1(L1) 캐시, 레벨 2(L2) 캐시, 레벨 3(L3) 캐시 등으로 분할될 수 있다.

일부 실시예들에서, 프로세서 코어(704)는 코어(704)에 의한 실행을 위한 명령어들(조건부 분기들을 갖는 명령어들을 포함함)을 페치하기 위한 페치 유닛을 포함할 수 있다. 명령어들은 메모리(730)와 같은 임의의 스토리지 디바이스들로부터 페치될 수 있다. 프로세서 코어(704)는 페치된 명령어를 디코딩하는 디코드 유닛을 또한 포함할 수 있다. 예를 들어, 디코드 유닛은 페치된 명령어를 복수의 마이크로-연산으로 디코딩할 수 있다. 프로세서 코어(704)는 디코딩된 명령어들을 저장하는 것과 연관된 다양한 동작들을 수행하는 스케줄 유닛을 포함할 수 있다. 예를 들어, 스케줄 유닛은 명령어들이 디스패치될 준비가 될 때까지, 예를 들어, 디코딩된 명령어의 모든 소스 값들이 이용가능하게 될 때까지 디코드 유닛으로부터의 데이터를 보유할 수 있다. 일 실시예에서, 스케줄 유닛은 디코딩된 명령어들을 스케줄링하고/하거나 실행을 위해 실행 유닛에 발행(또는 디스패치)할 수 있다.

실행 유닛은 디스패치된 명령어들이 디코딩되고(예를 들어, 디코드 유닛에 의해) 디스패치된(예를 들어, 스케줄 유닛에 의해) 후에 이들을 실행할 수 있다. 실시예에서, 실행 유닛은 하나보다 많은 실행 유닛(예컨대 이미징 계산 유닛, 그래픽 계산 유닛, 범용 계산 유닛 등)을 포함할 수 있다. 실행 유닛은 또한 덧셈, 뺄셈, 곱셈, 및/또는 나눗셈과 같은 다양한 산술 연산들을 수행할 수 있고, 하나 이상의 산술 로직 유닛(arithmetic logic unit, ALU)을 포함할 수 있다. 실시예에서, 코-프로세서(도시되지 않음)가 실행 유닛과 함께 다양한 산술 연산들을 수행할 수 있다.

또한, 실행 유닛은 명령어들을 비순차적으로 실행할 수 있다. 따라서, 프로세서 코어(704)는 일 실시예에서 비순차 프로세서 코어일 수 있다. 프로세서 코어(704)는 회수 유닛(retirement unit)을 또한 포함할 수 있다. 회수 유닛은 실행된 명령어들이 커밋된 후에 이들을 회수할 수 있다. 실시예에서, 실행된 명령어들의 회수는 프로세서 상태가 명령어들의 실행으로부터 커밋되는 것, 명령어들에 의해 사용된 물리적 레지스터들이 할당 해제되는 것 등의 결과를 야기할 수 있다. 프로세서 코어(704)는 하나 이상의 버스를 통해 프로세서 코어(704)의 컴포넌트들과 다른 컴포넌트들 사이의 통신을 가능하게 하는 버스 유닛을 또한 포함할 수 있다. 프로세서 코어(704)는 코어(704)의 다양한 컴포넌트들에 의해 액세스된 데이터(예컨대 할당된 앱 우선순위들 및/또는 서브-시스템 상태들(모드들) 연관에 관련된 값들)를 저장하기 위한 하나 이상의 레지스터를 또한 포함할 수 있다.

일부 실시예들에서, 디바이스(700)는 연결성 회로들(731)을 포함한다. 예를 들어, 연결성 회로들(731)은, 예를 들어, 디바이스(700)가 외부 디바이스들과 통신하는 것을 가능하게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및/또는 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(700)는 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들 등과 같은 외부 디바이스들로부터 분리될 수 있다.

일 예에서, 연결성 회로들(731)은 다수의 상이한 타입들의 연결성을 포함할 수 있다. 일반화하기 위해, 연결성 회로들(731)은 셀룰러 연결성 회로들, 무선 연결성 회로들 등을 포함할 수 있다. 연결성 회로들(731) 중 셀룰러 연결성 회로들은 일반적으로 GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, 3GPP(3rd Generation Partnership Project) UMTS(Universal Mobile Telecommunications Systems) 시스템 또는 변형물들 또는 파생물들, 3GPP LTE(Long-Term Evolution) 시스템 또는 변형물들 또는 파생물들, 3GPP LTE-A(LTE-Advanced) 시스템 또는 변형물들 또는 파생물들, 5G(Fifth Generation) 무선 시스템 또는 변형물들 또는 파생물들, 5G 모바일 네트워크 시스템 또는 변형물들 또는 파생물들, 5G NR(New Radio) 시스템 또는 변형물들 또는 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 연결성을 지칭한다. 연결성 회로들(731) 중 무선 연결성 회로들(또는 무선 인터페이스)은 셀룰러가 아닌 무선 연결성을 언급하고, 개인 영역 네트워크들(예컨대 블루투스, 근거리 무선(Near Field) 등), 로컬 영역 네트워크(예컨대 WiFi), 및/또는 광역 네트워크들(예컨대 WiMax), 및/또는 다른 무선 통신을 포함할 수 있다. 일 예에서, 연결성 회로들(731)은, 예를 들어, 시스템 실시예가 무선 디바이스, 예를 들어, 셀 폰 또는 개인 휴대 정보 단말에 통합될 수 있도록, 유선 또는 무선 인터페이스와 같은, 네트워크 인터페이스를 포함할 수 있다.

일부 실시예들에서, 디바이스(700)는 하나 이상의 I/O 디바이스와의 상호작용과 관련된 하드웨어 디바이스들 및/또는 소프트웨어 컴포넌트들을 나타내는 제어 허브(732)를 포함한다. 예를 들어, 프로세서(704)는, 제어 허브(732)를 통해, 디스플레이(722), 하나 이상의 주변 디바이스(724), 스토리지 디바이스(728), 하나 이상의 다른 외부 디바이스(729) 등 중 하나 이상과 통신할 수 있다. 제어 허브(732)는 칩셋, 플랫폼 제어 허브(Platform Control Hub, PCH) 등일 수 있다.

예를 들어, 제어 허브(732)는, 예를 들어, 그를 통해 사용자가 시스템과 상호작용할 수도 있는, 디바이스(700)에 연결되는 추가의 디바이스들에 대한 하나 이상의 연결 포인트를 예시한다. 예를 들어, 디바이스(700)에 접속될 수 있는 디바이스들(예를 들어, 디바이스들(729))은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 오디오 디바이스들, 비디오 시스템들 또는 다른 디스플레이 디바이스들, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같이 특정 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.

위에 언급된 바와 같이, 제어 허브(732)는 오디오 디바이스들, 디스플레이(722) 등과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력이 디바이스(700)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 커맨드들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 그에 더하여 제공될 수 있다. 다른 예에서, 디스플레이(722)가 터치 스크린을 포함하는 경우, 디스플레이(722)는 또한 제어 허브(732)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할을 한다. 제어 허브(732)에 의해 관리되는 I/O 기능들을 제공하기 위한 추가의 버튼들 또는 스위치들이 컴퓨팅 디바이스(700) 상에 또한 존재할 수 있다. 일 실시예에서, 제어 허브(732)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 디바이스(700)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 그의 동작들(예컨대 노이즈에 대해 필터링하는 것, 밝기 검출을 위해 디스플레이들을 조정하는 것, 카메라에 대한 플래시를 적용하는 것, 또는 다른 특징들)에 영향을 주기 위해 환경 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호작용의 일부일 수 있다.

일부 실시예들에서, 제어 허브(732)는 임의의 적절한 통신 프로토콜, 예를 들어, PCIe(Peripheral Component Interconnect Express), USB(Universal Serial Bus), Thunderbolt, HDMI(High Definition Multimedia Interface), Firewire 등을 사용하여 다양한 디바이스들에 결합할 수 있다.

일부 실시예들에서, 디스플레이(722)는 사용자가 디바이스(700)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이(722)는 디스플레이 인터페이스, 디스플레이 스크린, 및/또는 사용자에게 디스플레이를 제공하기 위해 사용되는 하드웨어 디바이스를 포함할 수 있다. 일부 실시예들에서, 디스플레이(722)는 사용자에게 출력 및 입력 둘 다를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다. 일 예에서, 디스플레이(722)는 프로세서(704)와 직접 통신할 수 있다. 디스플레이(722)는 디스플레이 인터페이스(예를 들어, DisplayPort 등)를 통해 접속된 모바일 전자 디바이스 또는 랩톱 디바이스 또는 외부 디스플레이 디바이스에서와 같이, 내부 디스플레이 디바이스 중 하나 이상일 수 있다. 일 실시예에서, 디스플레이(722)는 가상 현실(VR) 애플리케이션들 또는 증강 현실(AR) 애플리케이션들에서 사용하기 위한 입체 디스플레이 디바이스와 같은 헤드 마운트 디스플레이(HMD)일 수 있다.

일부 실시예들에서 그리고 도면에 예시되지 않았지만, 프로세서(704)에 더하여(또는 그 대신에), 디바이스(700)는 디스플레이(722) 상에 콘텐츠를 디스플레이하는 하나 이상의 양태를 제어할 수 있는 하나 이상의 그래픽 프로세싱 코어를 포함하는 GPU(Graphics Processing Unit)를 포함할 수 있다.

제어 허브(732)(또는 플랫폼 컨트롤러 허브)는, 예를 들어, 주변 디바이스들(724)로의 주변 장치 연결들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)뿐만 아니라 하드웨어 인터페이스들 및 커넥터들을 포함할 수 있다.

디바이스(700)는 다른 컴퓨팅 디바이스들에 대한 주변 디바이스일 뿐만 아니라, 그것에 연결된 주변 디바이스들을 갖는 것 둘 다일 수 있다는 것이 이해될 것이다. 디바이스(700)는 일반적으로 디바이스(700) 상의 콘텐츠를 관리하는 것(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)과 같은 목적들을 위해 다른 컴퓨팅 디바이스들에 연결하는 "도킹" 커넥터를 갖는다. 추가적으로, 도킹 커넥터는 컴퓨팅 디바이스(700)가 콘텐츠 출력을 제어할 수 있게 하는 특정 주변 장치들에, 예를 들어 시청각 또는 다른 시스템들에 디바이스(700)가 연결될 수 있게 할 수 있다.

전용 도킹 커넥터 또는 다른 전용 연결 하드웨어에 더하여, 디바이스(700)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 연결들을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 타입들을 포함할 수 있다.

일부 실시예들에서, 연결성 회로들(731)은, 예를 들어, 프로세서(704)에 직접 결합되는 것에 더하여 또는 그 대신에, 제어 허브(732)에 결합될 수 있다. 일부 실시예들에서, 디스플레이(722)는, 예를 들어, 프로세서(704)에 직접 결합되는 것에 더하여 또는 그 대신에, 제어 허브(732)에 결합될 수 있다.

일부 실시예들에서, 디바이스(700)는 메모리 인터페이스(734)를 통해 프로세서(704)에 결합된 메모리(730)를 포함한다. 메모리(730)는 디바이스(700)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에의 전력이 중단되는 경우 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에의 전력이 중단되는 경우 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리 디바이스(730)는 DRAM(dynamic random access memory) 디바이스, SRAM(static random access memory) 디바이스, 플래시 메모리 디바이스, 상변화 메모리 디바이스, 또는 프로세스 메모리의 역할을 하기에 적합한 성능을 갖는 어떤 다른 메모리 디바이스일 수 있다. 일 실시예에서, 메모리(730)는 하나 이상의 프로세서(704)가 애플리케이션 또는 프로세스를 실행할 때 사용하기 위한 데이터 및 명령어들을 저장하기 위해 디바이스(700)에 대한 시스템 메모리로서 동작할 수 있다. 메모리(730)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라, 디바이스(700)의 애플리케이션들 및 기능들의 실행에 관련되는 시스템 데이터(장기이든 일시적이든)를 저장할 수 있다. 일부 실시예들에서, 메모리(730)는 본 명세서에서 다양하게 설명된 메모리 복구 기능성을 지원한다 - 예를 들어, 여기서 메모리(730)는 디바이스들(104, 154, 300, 500, 600) 중 하나에 기능적으로 대응한다.

다양한 실시예들 및 예들의 요소들은 또한 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하기 위한 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(730))로서 제공된다. 머신 판독가능 매체(예를 들어, 메모리(730))는, 이에 제한되는 것은 아니지만, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상 변화 메모리(PCM), 또는 전자 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 타입의 머신 판독가능 매체를 포함할 수 있다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 연결)를 통해 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로딩될 수 있다.

일부 실시예들에서, 디바이스(700)는, 예를 들어, 디바이스(700)의 다양한 컴포넌트들의 온도를 측정하기 위한, 온도 측정 회로들(740)을 포함한다. 일 예에서, 온도 측정 회로들(740)은 그 온도가 측정 및 모니터링되어야 하는 다양한 컴포넌트들에 임베드되거나, 또는 결합되거나 접속될 수 있다. 예를 들어, 온도 측정 회로들(740)은 코어들(708a, 708b, 708c), 전압 조정기(714), 메모리(730), SOC(701)의 마더-보드, 및/또는 디바이스(700)의 임의의 적절한 컴포넌트 중 하나 이상의(또는 그 안의) 온도를 측정할 수 있다.

일부 실시예들에서, 디바이스(700)는, 예를 들어, 디바이스(700)의 하나 이상의 컴포넌트에 의해 소비되는 전력을 측정하기 위한 전력 측정 회로들(742)을 포함한다. 일 예에서, 전력을 측정하는 것에 더하여, 또는 그 대신에, 전력 측정 회로들(742)은 전압 및/또는 전류를 측정할 수 있다. 일 예에서, 전력 측정 회로들(742)은 그 전력, 전압, 및/또는 전류 소비가 측정되고 모니터링되어야 하는 다양한 컴포넌트들에 임베드되거나, 또는 결합되거나 접속될 수 있다. 예를 들어, 전력 측정 회로들(742)은 하나 이상의 전압 조정기(714)에 의해 공급되는 전력, 전류 및/또는 전압, SOC(701)에 공급되는 전력, 디바이스(700)에 공급되는 전력, 디바이스(700)의 프로세서(704)(또는 임의의 다른 컴포넌트)에 의해 소비되는 전력 등을 측정할 수 있다.

일부 실시예들에서, 디바이스(700)는 전압 조정기(VR)(714)라고 일반적으로 지칭되는 하나 이상의 전압 조정기 회로를 포함한다. VR(714)은 디바이스(700)의 임의의 적절한 컴포넌트들을 동작시키기 위해 공급될 수 있는 적절한 전압 레벨들에서 신호들을 생성한다. 단지 예로서, VR(714)은 디바이스(700)의 프로세서(704)에 신호들을 공급하고 있는 것으로 예시되어 있다. 일부 실시예들에서, VR(714)은 하나 이상의 VID(Voltage Identification) 신호를 수신하고, VID 신호에 기초하여, 적절한 레벨에서 전압 신호를 생성한다. VR(714)에는 다양한 타입의 VR들이 이용될 수 있다. 예를 들어, VR(714)은 "강압(buck)" VR, "승압(boost)" VR, 강압 및 승압 VR들의 조합, LDO(low dropout) 조정기들, 스위칭 DC-DC 조정기들 등을 포함할 수 있다. 강압 VR은 일반적으로 입력 전압이 1보다 작은 비율로 출력 전압으로 변환될 필요가 있는 전력 전달 응용들에 사용된다. 승압 VR은 일반적으로 입력 전압이 1보다 큰 비율로 출력 전압으로 변환될 필요가 있는 전력 전달 응용들에서 사용된다. 일부 실시예들에서, 각각의 프로세서 코어는 PCU(710a/b) 및/또는 PMIC(712)에 의해 제어되는 그 자신의 VR을 갖는다. 일부 실시예들에서, 각각의 코어는 전력 관리를 위한 효율적인 제어를 제공하기 위해 분산된 LDO들의 네트워크를 갖는다. LDO들은 디지털, 아날로그, 또는 디지털 또는 아날로그 LDO들의 조합일 수 있다.

일부 실시예들에서, 디바이스(700)는 클록 생성기(716)라고 일반적으로 지칭되는 하나 이상의 클록 생성기 회로를 포함한다. 클록 생성기(716)는 적절한 주파수 레벨에서 클록 신호들을 생성하고, 이들은 디바이스(700)의 임의의 적절한 컴포넌트들에 공급될 수 있다. 단지 예로서, 클록 생성기(716)는 디바이스(700)의 프로세서(704)에 클록 신호들을 공급하고 있는 것으로 예시되어 있다. 일부 실시예들에서, 클록 생성기(716)는 하나 이상의 FID(Frequency Identification) 신호를 수신하고, FID 신호에 기초하여, 적절한 주파수에서 클록 신호들을 생성한다.

일부 실시예들에서, 디바이스(700)는 디바이스(700)의 다양한 컴포넌트들에 전력을 공급하는 배터리(718)를 포함한다. 단지 예로서, 배터리(718)는 프로세서(704)에 전력을 공급하고 있는 것으로 예시되어 있다. 도면들에 예시되지는 않았지만, 디바이스(700)는 AC 어댑터로부터 수신된 AC(Alternating Current) 전력 공급에 기초하여, 예를 들어, 배터리를 재충전하기 위한 충전 회로를 포함할 수 있다.

일부 실시예들에서, 디바이스(700)는 전력 제어 유닛(PCU)(710)(전력 관리 유닛(PMU), 전력 컨트롤러 등이라고도 지칭됨)을 포함한다. 일 예에서, PCU(710)의 일부 섹션들은 하나 이상의 프로세싱 코어(708)에 의해 구현될 수 있고, PCU(710)의 이러한 섹션들은 점선 박스를 사용하여 상징적으로 예시되고 PCU(710a)로 라벨링되어 있다. 일 예에서, PCU(710)의 어떤 다른 섹션들은 프로세싱 코어들(708) 외부에 구현될 수 있고, PCU(710)의 이러한 섹션들은 점선 박스를 사용하여 상징적으로 예시되고 PCU(710b)로 라벨링되어 있다. PCU(710)는 디바이스(700)에 대한 다양한 전력 관리 동작들을 구현할 수 있다. PCU(710)는 디바이스(700)에 대한 다양한 전력 관리 동작들을 구현하기 위해, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)뿐만 아니라, 하드웨어 인터페이스들, 하드웨어 회로들, 커넥터들, 레지스터들 등을 포함할 수 있다.

일부 실시예들에서, 디바이스(700)는, 예를 들어, 디바이스(700)에 대한 다양한 전력 관리 동작들을 구현하기 위해, PMIC(Power Management Integrated Circuit)(712)를 포함한다. 일부 실시예들에서, PMIC(712)는 RPMIC(Reconfigurable Power Management IC)들 및/또는 IMVP(Intel® Mobile Voltage Positioning)이다. 일 예에서, PMIC는 프로세서(704)로부터 분리된 IC 칩 내에 있다. PMIC는 디바이스(700)에 대한 다양한 전력 관리 동작들을 구현할 수 있다. PMIC(712)는 디바이스(700)에 대한 다양한 전력 관리 동작들을 구현하기 위해, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)뿐만 아니라, 하드웨어 인터페이스들, 하드웨어 회로들, 커넥터들, 레지스터들 등을 포함할 수 있다.

일 예에서, 디바이스(700)는 PCU(710) 또는 PMIC(712) 중 하나 또는 둘 다를 포함한다. 일 예에서, PCU(710) 또는 PMIC(712) 중 어느 하나가 디바이스(700)에 없을 수 있고, 따라서 이들 컴포넌트는 점선들을 사용하여 예시되어 있다.

디바이스(700)의 다양한 전력 관리 동작들은 PCU(710)에 의해, PMIC(712)에 의해, 또는 PCU(710)와 PMIC(712)의 조합에 의해 수행될 수 있다. 예를 들어, PCU(710) 및/또는 PMIC(712)는 디바이스(700)의 다양한 컴포넌트들에 대한 전력 상태(예를 들어, P-상태)를 선택할 수 있다. 예를 들어, PCU(710) 및/또는 PMIC(712)는 디바이스(700)의 다양한 컴포넌트들에 대한 전력 상태를 선택할 수 있다(예를 들어, ACPI(Advanced Configuration and Power Interface) 사양에 따라). 단지 예로서, PCU(710) 및/또는 PMIC(712)는 디바이스(700)의 다양한 컴포넌트들이 슬립 상태로, 활성 상태로, 적절한 C 상태(예를 들어, ACPI 사양에 따라, C0 상태, 또는 다른 적절한 C 상태) 등으로 전이하게 할 수 있다. 일 예에서, PCU(710) 및/또는 PMIC(712)는, 예를 들어, VID 신호 및/또는 FID 신호를 각각 출력함으로써, VR(714)에 의해 출력되는 전압 및/또는 클록 생성기에 의해 출력되는 클록 신호의 주파수를 제어할 수 있다. 일 예에서, PCU(710) 및/또는 PMIC(712)는 배터리 전력 사용, 배터리(718)의 충전, 및 전력 절약 동작과 관련된 특징들을 제어할 수 있다.

클록 생성기(716)는 PLL(phase locked loop), FLL(frequency locked loop), 또는 임의의 적합한 클록 소스를 포함할 수 있다. 일부 실시예들에서, 프로세서(704)의 각각의 코어는 그 자신의 클록 소스를 갖는다. 그에 따라, 각각의 코어는 다른 코어의 동작의 주파수와는 관계없는 주파수에서 동작할 수 있다. 일부 실시예들에서, PCU(710) 및/또는 PMIC(712)는 적응적 또는 동적 주파수 스케일링 또는 조정을 수행한다. 예를 들어, 프로세서 코어의 클록 주파수는 코어가 그의 최대 전력 소비 임계 또는 한계에서 동작하고 있지 않다면 증가될 수 있다. 일부 실시예들에서, PCU(710) 및/또는 PMIC(712)는 프로세서의 각각의 코어의 동작 조건을 결정하고, PCU(710) 및/또는 PMIC(712)가 코어가 목표 성능 레벨 아래에서 동작하고 있다고 결정할 때 코어 클로킹 소스(예를 들어, 해당 코어의 PLL)가 잠금(lock)을 잃지 않고 해당 코어의 주파수 및/또는 전력 공급 전압을 기회주의적으로 조정한다. 예를 들어, 코어가 전력 공급 레일로부터 해당 코어 또는 프로세서(704)에 대해 할당된 총 전류보다 적은 전류를 인출하고 있다면, PCU(710) 및/또는 PMIC(712)는 코어 또는 프로세서(704)가 더 높은 성능 레벨에서 수행할 수 있도록 해당 코어 또는 프로세서(704)에 대한 전력 인출을 일시적으로 증가시킬 수 있다(예를 들어, 클록 주파수 및/또는 전력 공급 전압 레벨을 증가시킴으로써). 그에 따라, 제품 신뢰성을 위반하지 않고 프로세서(704)에 대한 전압 및/또는 주파수가 일시적으로 증가될 수 있다.

일 예에서, PCU(710) 및/또는 PMIC(712)는, 예를 들어, 전력 측정 회로들(742), 온도 측정 회로들(740)로부터의 측정치들, 배터리(718)의 충전 레벨, 및/또는 전력 관리를 위해 사용될 수 있는 임의의 다른 적절한 정보를 수신하는 것에 적어도 부분적으로 기초하여, 전력 관리 동작들을 수행할 수 있다. 이를 위해, PMIC(712)는 시스템/플랫폼의 전력/열 거동에 영향을 미치는 하나 이상의 인자의 다양한 값들/변동들을 감지/검출하기 위해 하나 이상의 센서에 통신적으로 결합된다. 그 하나 이상의 인자의 예들은 전류, 전압 드룹(voltage droop), 온도, 동작 주파수, 동작 전압, 전력 소비, 코어-간 통신 활동 등을 포함한다. 이러한 센서들 중 하나 이상은 컴퓨팅 시스템의 하나 이상의 컴포넌트 또는 로직/IP 블록들과 물리적으로 근접(및/또는 열 접촉/결합)하여 제공될 수 있다. 추가적으로, 센서(들)는 적어도 하나의 실시예에서 PCU(710) 및/또는 PMIC(712)에 직접 결합되어 PCU(710) 및/또는 PMIC(712)가 센서들 중 하나 이상에 의해 검출된 값(들)에 적어도 부분적으로 기초하여 프로세서 코어 에너지를 관리하게 할 수 있다.

또한 디바이스(700)의 예시적인 소프트웨어 스택이 예시되어 있다(소프트웨어 스택의 모든 요소가 예시되어 있지는 않지만). 단지 예로서, 프로세서들(704)은 애플리케이션 프로그램들(750), 운영 체제(752), 하나 이상의 전력 관리(PM) 특정 애플리케이션 프로그램들(예를 들어, 일반적으로 PM 애플리케이션들(758)이라고 지칭됨) 등을 실행할 수 있다. PM 애플리케이션들(758)은 PCU(710) 및/또는 PMIC(712)에 의해 실행될 수도 있다. OS(752)는 하나 이상의 PM 애플리케이션(756a, 756b, 756c)을 또한 포함할 수 있다. OS(752)는 다양한 드라이버들(754a, 754b, 754c) 등을 또한 포함할 수 있고, 이들 중 일부는 전력 관리 목적으로 특정적일 수 있다. 일부 실시예들에서, 디바이스(700)는 BIOS(Basic Input/Output System)(720)를 추가로 포함할 수 있다. BIOS(720)는 OS(752)와 통신하고(예를 들어, 하나 이상의 드라이버(754)를 통해), 프로세서들(704) 등과 통신할 수 있다.

예를 들어, PM 애플리케이션들(758, 756), 드라이버들(754), BIOS(720) 등 중 하나 이상은 전력 관리 특정 태스크들을 구현하기 위해, 예를 들어, 디바이스(700)의 다양한 컴포넌트들의 전압 및/또는 주파수를 제어하기 위해, 디바이스(700)의 다양한 컴포넌트들의 웨이크-업 상태, 슬립 상태, 및/또는 임의의 다른 적절한 전력 상태를 제어하기 위해, 배터리 전력 사용, 배터리(718)의 충전, 전력 절약 동작과 관련된 특징들 등을 제어하기 위해 사용될 수 있다.

하나 이상의 제1 실시예에서, 메모리 디바이스는 메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -, 상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로, 및 신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로를 포함하고, 상기 제어 회로에 응답하여, 상기 스위치 회로는, 상기 신호 라인들 중 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되고, 상기 신호 라인들 중 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 상태로 전이한다.

하나 이상의 제2 실시예에서, 상기 제1 실시예에 추가로, 상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성한다.

하나 이상의 제3 실시예에서, 상기 제2 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제4 실시예에서, 상기 제1 내지 제3 실시예들 중 임의의 실시예에 추가로, 상기 제2 메모리 셀들의 총수는 2와 동등하다.

하나 이상의 제5 실시예에서, 상기 제1 내지 제4 실시예들 중 임의의 실시예에 추가로, 상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 상기 메모리 디바이스는 제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고, 상기 제어 회로에 응답하여, 상기 제2 스위치 회로는, 상기 제2 신호 라인들 중 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되고, 상기 제2 신호 라인들 중 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 제2 상태로 전이한다.

하나 이상의 제6 실시예에서, 상기 제5 실시예에 추가로, 상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성한다.

하나 이상의 제7 실시예에서, 상기 제6 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제8 실시예에서, 상기 제1 내지 제7 실시예들 중 임의의 실시예에 추가로, 상기 제어 회로는 추가로 상기 스위치 회로의 상태를 퓨징한다.

하나 이상의 제9 실시예에서, 메모리 디바이스는 메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -, 신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로, 및 상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로를 포함하고, 상기 제어 회로는 추가로 스위치 회로를 상기 결함 있는 메모리 셀의 식별자에 기초하는, 그리고 상기 열의 임의의 다른 메모리 셀이 결함 있는 것으로 식별되었는지에 관계없는 상태로 전이시키고, 상기 상태는, 상기 신호 라인들 중 각각의 신호 라인들로부터, 상기 결함 있는 메모리 셀과 상기 제1 메모리 셀들 중 상기 열에서 상기 결함 있는 메모리 셀에 인접하는 다른 메모리 셀 둘 다를 스위칭 분리시키고, 상기 상태 동안, 상기 신호 라인들 중 2개 이상의 신호 라인은 각각 상기 제2 메모리 셀들 중 각각의 상이한 메모리 셀에 통신할 수 있다.

하나 이상의 제10 실시예에서, 상기 제9 실시예에 추가로, 상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성한다.

하나 이상의 제11 실시예에서, 상기 제10 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제12 실시예에서, 상기 제9 내지 제11 실시예들 중 임의의 실시예에 추가로, 상기 제2 메모리 셀들의 총수는 2와 동등하다.

하나 이상의 제13 실시예에서, 제9 내지 제12 실시예들 중 임의의 실시예에 추가로, 상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 상기 메모리 디바이스는 제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고, 상기 제어 회로는 추가로 상기 제2 스위치 회로를 상기 결함 있는 메모리 셀의 식별자에 기초하는, 그리고 상기 열의 임의의 다른 메모리 셀이 결함 있는 것으로 식별되었는지에 관계없는 제2 상태로 전이시키고, 상기 제2 상태는, 상기 제2 신호 라인들 중 각각의 신호 라인들로부터, 상기 결함 있는 메모리 셀과 상기 제1 메모리 셀들 중 다른 메모리 셀 둘 다를 스위칭 분리시키고, 상기 제2 상태 동안, 상기 제2 신호 라인들 중 2개 이상의 신호 라인은 각각 상기 제2 메모리 셀들 중 각각의 상이한 메모리 셀에 통신할 수 있다.

하나 이상의 제14 실시예에서, 상기 제13 실시예에 추가로, 상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성한다.

하나 이상의 제15 실시예에서, 상기 제14 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제16 실시예에서, 상기 제9 내지 제15 실시예들 중 임의의 실시예에 추가로, 상기 제어 회로는 추가로 상기 스위치 회로의 상태를 퓨징한다.

하나 이상의 제17 실시예에서, 시스템은 메모리 디바이스를 포함하고 메모리 디바이스는 메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -, 상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로, 및 신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로를 포함하고, 상기 제어 회로에 응답하여, 상기 스위치 회로는, 상기 신호 라인들 중 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되고, 상기 신호 라인들 중 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 상태로 전이한다. 상기 시스템은 상기 메모리 디바이스에 결합된 디스플레이 디바이스를 추가로 포함하고, 상기 디스플레이 디바이스는 상기 데이터 신호들의 통신에 기초하여 이미지를 디스플레이한다.

하나 이상의 제18 실시예에서, 상기 제17 실시예에 추가로, 상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성한다.

하나 이상의 제19 실시예에서, 상기 제18 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제20 실시예에서, 상기 제17 내지 제19 실시예들 중 임의의 실시예에 추가로, 상기 제2 메모리 셀들의 총수는 2와 동등하다.

하나 이상의 제21 실시예에서, 상기 제17 내지 제20 실시예들 중 임의의 실시예에 추가로, 상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 상기 메모리 디바이스는 제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고, 상기 제어 회로에 응답하여, 상기 제2 스위치 회로는, 상기 제2 신호 라인들 중 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되고, 상기 제2 신호 라인들 중 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 제2 상태로 전이한다.

하나 이상의 제22 실시예에서, 상기 제21 실시예에 추가로, 상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성한다.

하나 이상의 제23 실시예에서, 상기 제22 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제24 실시예에서, 상기 제17 내지 제23 실시예들 중 임의의 실시예에 추가로, 상기 제어 회로는 추가로 상기 스위치 회로의 상태를 퓨징한다.

하나 이상의 제25 실시예에서, 메모리 디바이스에서의 방법은, 상기 메모리 디바이스의 제어 회로에서, 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하는 단계를 포함하고, 상기 메모리 디바이스의 메모리 어레이는 제1 메모리 셀들 및 제2 메모리 셀들을 포함하는 열을 포함하고, 상기 제1 메모리 셀들은 상기 결함 있는 메모리 셀을 포함하고, 스위치 회로가 신호 라인들과 열 사이에 데이터 신호들을 통신하도록 결합된다. 상기 방법은, 상기 제어 회로를 이용하여, 상기 스위치 회로를, 상기 신호 라인들 중 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되고, 상기 신호 라인들 중 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 상태로 전이시키는 단계를 추가로 포함한다.

하나 이상의 제26 실시예에서, 상기 제25 실시예에 추가로, 상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성한다.

하나 이상의 제27 실시예에서, 상기 제26 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제28 실시예에서, 상기 제25 내지 제27 실시예들 중 임의의 실시예에 추가로, 상기 제2 메모리 셀들의 총수는 2와 동등하다.

하나 이상의 제29 실시예에서, 상기 제25 내지 제28 실시예들 중 임의의 실시예에 추가로, 상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 제2 스위치 회로가 제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합되고, 방법은, 상기 제어 회로를 이용하여, 상기 제2 스위치 회로를, 상기 제2 신호 라인들 중 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되고, 상기 제2 신호 라인들 중 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 제2 상태로 전이시키는 단계를 추가로 포함한다.

하나 이상의 제30 실시예에서, 상기 제29 실시예에 추가로, 상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성한다.

하나 이상의 제31 실시예에서, 상기 제30 실시예에 추가로, 상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성한다.

하나 이상의 제32 실시예에서, 제25 내지 제31 실시예들 중 임의의 실시예에 추가로, 방법은 상기 스위치 회로의 상태를 퓨징하는 단계를 추가로 포함한다.

본 명세서의 설명에서는, 본 개시내용의 실시예들의 더 철저한 설명을 제공하기 위해 다수의 상세들이 논의된다. 그러나, 본 개시내용의 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 점이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 본 개시내용의 실시예들을 모호하게 하는 것을 피하기 위해, 잘 알려진 구조들 및 디바이스들은 상세하게 도시되기보다는 블록도 형태로 도시된다.

실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은 더 많은 수의 구성 신호 경로들을 지시하기 위해 더 두꺼울 수 있고/있거나, 정보 흐름의 방향을 지시하기 위해 하나 이상의 단부에서 화살표를 가질 수 있다. 그러한 지시들은 제한하려는 의도는 아니다. 오히려, 라인들은 회로 또는 논리적 유닛의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용된다. 임의의 표현된 신호는, 설계 필요들 또는 선호도들에 의해 좌우되는 바와 같이, 실제로는 어느 한 방향으로 이동할 수 있고 임의의 적합한 타입의 신호 스킴으로 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.

명세서 전체에 걸쳐, 그리고 청구항들에서, 용어 "연결된(connected)"은, 임의의 중간 디바이스들 없이, 연결되는 것들 사이의 전기, 기계, 또는 자기 연결과 같은 직접적인 연결을 의미한다. 용어 "결합된(coupled)"은 연결되는 것들 사이의 직접적인 전기, 기계, 또는 자기 연결과 같은 직접적인 또는 간접적인 연결 또는 하나 이상의 수동 또는 능동 중간 디바이스를 통한 간접적인 연결을 의미한다. 용어 "회로" 또는 "모듈"은 원하는 기능을 제공하기 위해 서로 협력하도록 배열되는 하나 이상의 수동 및/또는 능동 컴포넌트를 지칭할 수 있다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클록 신호를 지칭할 수 있다. 단수 표현("a", "an", 및 "the")의 의미는 복수의 참조를 포함한다. "에서(in)"의 의미는 "내에(in)" 및 "상에(on)"를 포함한다.

용어 "디바이스"는 일반적으로 해당 용어의 사용의 컨텍스트에 따른 장치를 지칭할 수 있다. 예를 들어, 디바이스는 층들 또는 구조들의 스택, 단일 구조 또는 층, 능동 및/또는 수동 요소들을 갖는 다양한 구조들의 연결 등을 언급할 수 있다. 일반적으로, 디바이스는 x-y-z 데카르트 좌표계의 x-y 방향을 따른 평면 및 z 방향을 따른 높이를 갖는 3차원 구조이다. 디바이스의 평면은 디바이스를 포함하는 장치의 평면일 수도 있다.

용어 "스케일링"은 일반적으로 하나의 프로세스 기술로부터 다른 프로세스 기술로 설계(개략도 및 레이아웃)를 변환하는 것 및 후속하여 레이아웃 면적이 감소되는 것을 언급한다. 용어 "스케일링"은 또한 일반적으로 동일한 기술 노드 내에서 레이아웃 및 디바이스들을 축소하는 것을 언급한다. 용어 "스케일링"은 또한 다른 파라미터, 예를 들어, 전력 공급 레벨에 대해 신호 주파수의 조정(예를 들어, 느리게 하는 것 또는 속도를 올리는 것 - 즉, 각각 하향 스케일링 또는 상향 스케일링하는 것)을 언급할 수 있다.

용어 "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "거의(near)", 및 "약(about)"은 일반적으로 목표 값의 +/-10% 내에 있는 것을 언급한다. 예를 들어, 용어들 "실질적으로 동등한", "거의 동등한" 및 "대략 동등한"은, 그들의 사용의 명시적 컨텍스트에서 달리 특정되지 않는 한, 그렇게 설명된 것들 사이에 부수적인 변동이 있는 것에 불과하다는 것을 의미한다. 본 기술분야에서, 그러한 변동은 전형적으로 미리 결정된 목표 값의 +/-10%에 불과하다.

그렇게 사용된 용어들은 적절한 상황 하에서 교체가능하여, 본 명세서에서 설명된 발명의 실시예들이, 예를 들어, 본 명세서에 예시된 또는 달리 설명된 것들과 다른 배향들로 동작 가능하다는 것을 이해해야 한다.

달리 특정되지 않는 한, 공통 대상을 기술하기 위한 서수 형용사 "제1", "제2" 및 "제3" 등의 사용은 유사한 대상들의 상이한 사례들이 언급되고 있다는 것을 지시하는 것에 불과하고, 그렇게 기술된 대상들이 시간적으로, 공간적으로, 순위적으로, 또는 임의의 다른 방식으로, 주어진 순서로 있어야만 하는 것을 암시하려고 의도된 것은 아니다.

상세한 설명 및 청구범위에서 "좌측", "우측", "전방", "후방", "최상부", "최하부", "위", "아래" 등의 용어들은, 있다면, 설명 목적으로 사용된 것으로 반드시 영구적인 상대적 위치들을 설명하기 위한 것은 아니다. 예를 들어, 본 명세서에서 사용되는 "위", "아래", "전면", "후면", "최상부", "최하부", "위", "아래" 및 "상"의 용어들은 디바이스 내의 다른 참조된 컴포넌트들, 구조들 또는 재료들에 관하여 하나의 컴포넌트, 구조 또는 재료의 상대적 위치를 언급하고, 그러한 물리적 관계들은 주목할 만하다. 이러한 용어들은 본 명세서에서 단지 설명 목적으로 그리고 주로 디바이스 z-축의 컨텍스트 내에서 이용되고 따라서 디바이스의 배향에 대해 상대적일 수 있다. 따라서, 본 명세서에 제공된 도면의 컨텍스트에서 제2 재료 "위"의 제1 재료는 디바이스가 제공된 도면의 컨텍스트에 대해 뒤집히도록 배향되어 있다면 제2 재료 "아래"일 수도 있다. 재료들의 컨텍스트에서, 다른 재료 위 또는 아래에 배치된 하나의 재료는 직접 접촉할 수 있거나 하나 이상의 개재 재료를 가질 수 있다. 더욱이, 2개의 재료 사이에 배치된 하나의 재료는 2개의 층과 직접 접촉할 수 있거나 하나 이상의 개재 층을 가질 수 있다. 대조적으로, 제2 재료 "상"의 제1 재료는 해당 제2 재료와 직접 접촉한다. 컴포넌트 어셈블리들의 컨텍스트에서 유사한 구별들이 이루어질 것이다.

용어 "사이 "는 디바이스의 z-축, x-축 또는 y-축의 컨텍스트에서 이용될 수 있다. 2개의 다른 재료 사이에 있는 재료는 해당 재료들 중 하나 또는 둘 다와 접촉할 수 있거나, 그것은 하나 이상의 개재 재료에 의해 다른 2개의 재료 둘 다로부터 분리될 수 있다. 따라서, 2개의 다른 재료 "사이"의 재료는 다른 2개의 재료 중 어느 하나와 접촉할 수 있거나, 그것은 개재 재료를 통해 다른 2개의 재료에 결합될 수 있다. 2개의 다른 디바이스 사이에 있는 디바이스는 해당 디바이스들 중 하나 또는 둘 다에 직접 연결될 수 있거나, 그것은 하나 이상의 개재 디바이스에 의해 다른 2개의 디바이스 둘 다로부터 분리될 수 있다.

이 설명 전체에 걸쳐 그리고 청구항들에서 사용되는 바와 같이, 용어 "~중 적어도 하나" 또는 "~중 하나 이상"에 의해 결합되는 아이템들의 리스트는 열거된 용어들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"라는 문구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도면의 해당 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것으로 제한되지 않는다는 점을 지적한다.

또한, 본 개시내용에서 논의되는 조합 로직 및 순차 로직의 다양한 요소들은 물리적 구조들(예컨대 AND 게이트들, OR 게이트들, 또는 XOR 게이트들), 또는 논의 중인 로직의 불(Boolean) 등가물들인 논리적 구조들을 구현하는 디바이스들의 합성된 또는 달리 최적화된 컬렉션들 둘 다에 관한 것일 수 있다.

메모리 디바이스를 복구하기 위한 기법들 및 아키텍처들이 본 명세서에 설명되어 있다. 위의 설명에서는, 설명의 목적을 위해, 특정 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 상세들이 제시되었다. 그러나, 특정 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 설명을 모호하게 하는 것을 피하기 위해 구조들 및 디바이스들은 블록도 형태로 도시된다.

본 명세서에서 "일 실시예" 또는 "실시예"에 대한 언급은 실시예와 관련하여 설명된 특정한 특징, 구조, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 본 명세서의 다양한 곳에서 "일 실시예에서"라는 문구의 출현은 반드시 모두가 동일한 실시예를 언급하는 것은 아니다.

본 명세서의 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 대한 연산들의 알고리즘들 및 상징적인 표현들에 관하여 제시된다. 이러한 알고리즘적 설명들 및 표현들은 컴퓨팅 기술분야의 통상의 기술자들에 의해 그들의 작업의 실체를 본 기술분야의 다른 통상의 기술자들에게 가장 효과적으로 전달하기 위해 사용되는 수단이다. 알고리즘은 여기서 그리고 일반적으로 원하는 결과로 이어지는 단계들의 자체 일관성 있는 시퀀스인 것으로 생각된다. 단계들은 물리적 양들의 물리적 조작들을 요구하는 것들이다. 보통, 반드시 그런 것은 아니지만, 이러한 양들은 저장, 전송, 조합, 비교, 및 달리 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 때로는, 주로 공통 사용의 이유 때문에, 이러한 신호들을 비트들, 값들, 요소들, 심볼들, 문자들, 용어들, 숫자들 등으로 언급하는 것이 편리한 것으로 입증되었다.

그러나, 이들 용어 및 유사한 용어들 모두는 적절한 물리적 양들과 연관되고 이들 양에 적용되는 편리한 라벨들에 불과하다는 것을 염두에 두어야 한다. 본 명세서에서의 논의로부터 명백한 바와 같이 구체적으로 달리 언급되지 않는 한, 설명 전반에 걸쳐, "프로세싱" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어들을 이용하는 논의들은, 컴퓨터 시스템의 레지스터들 및 메모리들 내의 물리적(전자적) 양들로 표현되는 데이터를 컴퓨터 시스템의 메모리들 또는 레지스터들 또는 다른 그러한 정보 스토리지, 송신 또는 디스플레이 디바이스들 내의 물리적 양들로 유사하게 표현되는 다른 데이터로 조작 및 변환하는, 컴퓨터 시스템, 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 언급한다는 것이 이해된다.

특정 실시예들은 또한 본 명세서에서 동작들을 수행하기 위한 장치에 관한 것이다. 이 장치는 요구된 목적들을 위해 특별히 구성될 수 있거나, 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은, 이에 제한되는 것은 아니지만, 플로피 디스크, 광학 디스크, CD-ROM, 및 자기-광학 디스크를 포함하는 임의의 타입의 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 예컨대 동적 RAM(DRAM), EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 명령어들을 저장하기에 적합한, 그리고 컴퓨터 시스템 버스에 결합된 임의의 타입의 매체와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.

본 명세서에 제시된 알고리즘들 및 디스플레이들은 본질적으로 임의의 특정 컴퓨터 또는 다른 장치와 관련되지 않는다. 다양한 범용 시스템들이 본 명세서의 교시들에 따라 프로그램들과 함께 사용될 수 있거나, 또는 요구되는 방법 단계들을 수행하기 위해 더 특수화된 장치를 구성하는 것이 편리한 것으로 입증될 수 있다. 다양한 이러한 시스템들에 대한 요구되는 구조는 본 명세서에서의 설명으로부터 드러날 것이다. 또한, 특정 실시예들은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 본 명세서에서 설명된 바와 같은 그러한 실시예들의 교시들을 구현하기 위해 다양한 프로그래밍 언어들이 사용될 수 있다는 것이 이해될 것이다.

본 명세서에서 설명된 것 외에도, 개시된 실시예들 및 그의 구현들에 대해 그 범위를 벗어나지 않으면서 다양한 수정들이 이루어질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 제한적인 것이 아니라 예시적인 의미로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들의 참조에 의해서만 측정되어야 한다.

Claims

메모리 디바이스로서,
메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -;
상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로;
신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로를 포함하고, 상기 제어 회로에 응답하여, 상기 스위치 회로는:
상기 신호 라인들 중 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되고;
상기 신호 라인들 중 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 상태로 전이하는, 메모리 디바이스.
제1항에 있어서,
상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성하는, 메모리 디바이스.
제2항에 있어서,
상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성하는, 메모리 디바이스.
제1항에 있어서,
상기 제2 메모리 셀들의 총수는 2와 동등한, 메모리 디바이스.
제1항에 있어서,
상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 상기 메모리 디바이스는:
제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고, 상기 제어 회로에 응답하여, 상기 제2 스위치 회로는:
상기 제2 신호 라인들 중 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되고;
상기 제2 신호 라인들 중 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 제2 상태로 전이하는, 메모리 디바이스.
제5항에 있어서,
상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성하는, 메모리 디바이스.
제6항에 있어서,
상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성하는, 메모리 디바이스.
제1항에 있어서,
상기 제어 회로는 추가로 상기 스위치 회로의 상태를 퓨징하는, 메모리 디바이스.
메모리 디바이스로서,
메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -;
신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로; 및
상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로를 포함하고, 상기 제어 회로는 추가로 스위치 회로를 상기 결함 있는 메모리 셀의 식별자에 기초하는, 그리고 상기 열의 임의의 다른 메모리 셀이 결함 있는 것으로 식별되었는지에 관계없는 상태로 전이시키고;
상기 상태는, 상기 신호 라인들 중 각각의 신호 라인들로부터, 상기 결함 있는 메모리 셀과 상기 제1 메모리 셀들 중 상기 열에서 상기 결함 있는 메모리 셀에 인접하는 다른 메모리 셀 둘 다를 스위칭 분리시키고;
상기 상태 동안, 상기 신호 라인들 중 2개 이상의 신호 라인은 각각 상기 제2 메모리 셀들 중 각각의 상이한 메모리 셀에 통신할 수 있는, 메모리 디바이스.
제9항에 있어서,
상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성하는, 메모리 디바이스.
제10항에 있어서,
상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성하는, 메모리 디바이스.
제9항에 있어서,
상기 제2 메모리 셀들의 총수는 2와 동등한, 메모리 디바이스.
제9항에 있어서,
상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고;
상기 메모리 디바이스는 제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고;
상기 제어 회로는 추가로 상기 제2 스위치 회로를 상기 결함 있는 메모리 셀의 식별자에 기초하는, 그리고 상기 열의 임의의 다른 메모리 셀이 결함 있는 것으로 식별되었는지에 관계없는 제2 상태로 전이시키고;
상기 제2 상태는, 상기 제2 신호 라인들 중 각각의 신호 라인들로부터, 상기 결함 있는 메모리 셀과 상기 제1 메모리 셀들 중 다른 메모리 셀 둘 다를 스위칭 분리시키고;
상기 제2 상태 동안, 상기 제2 신호 라인들 중 2개 이상의 신호 라인은 각각 상기 제2 메모리 셀들 중 각각의 상이한 메모리 셀에 통신할 수 있는, 메모리 디바이스.
제13항에 있어서,
상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성하는, 메모리 디바이스.
제14항에 있어서,
상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성하는, 메모리 디바이스.
시스템으로서,
메모리 디바이스 - 상기 메모리 디바이스는:
메모리 셀들의 어레이 - 상기 어레이의 열은 제1 메모리 셀들 및 제2 메모리 셀들을 포함함 -;
상기 제1 메모리 셀들 중 결함 있는 메모리 셀의 식별자를 포함하는 신호를 수신하기 위한 제어 회로;
신호 라인들과 상기 열 사이에 데이터 신호들을 통신하도록 결합된 스위치 회로를 포함하고, 상기 제어 회로에 응답하여, 상기 스위치 회로는:
상기 신호 라인들 중 제1 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 결합되고;
상기 신호 라인들 중 제2 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 상태로 전이함 -; 및
상기 메모리 디바이스에 결합된 디스플레이 디바이스를 포함하고, 상기 디스플레이 디바이스는 상기 데이터 신호들의 통신에 기초하여 이미지를 디스플레이하는, 시스템.
제16항에 있어서,
상기 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 멀티플렉서 회로들 중 각각의 상이한 멀티플렉서 회로를 동작시키는 제어 신호들을 생성하는, 시스템.
제17항에 있어서,
상기 제어 회로는 데이지 체인 구성으로 서로 결합된 다수의 제어 회로들을 포함하고, 상기 다수의 제어 회로들은 각각 상기 제어 신호들 중 각각의 상이한 제어 신호를 생성하는, 시스템.
제16항에 있어서,
상기 스위치 회로는 제1 스위치 회로를 포함하고, 상기 신호 라인들은 제1 신호 라인들을 포함하고, 상기 데이터 신호들은 제1 데이터 신호들을 포함하고, 상기 메모리 디바이스는:
제2 신호 라인들과 상기 열 사이에 제2 데이터 신호들을 통신하도록 결합된 제2 스위치 회로를 추가로 포함하고, 상기 제어 회로에 응답하여, 상기 제2 스위치 회로는:
상기 제2 신호 라인들 중 제3 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이, 상기 식별자에 기초하여, 상기 제1 메모리 셀들로부터 스위칭 분리되고, 해당 신호 라인이 상기 제2 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되고;
상기 제2 신호 라인들 중 제4 다수의 신호 라인들의 각각의 신호 라인에 대해, 해당 신호 라인이 상기 식별자에 기초하여 상기 제1 메모리 셀들 중 각각의 메모리 셀에 스위칭 결합되는, 제2 상태로 전이하는, 시스템.
제19항에 있어서,
상기 제1 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제1 멀티플렉서 회로들을 포함하고, 상기 제2 스위치 회로는 상기 열의 각각의 상이한 2개의 메모리 셀에 각각 결합된 제2 멀티플렉서 회로들을 포함하고, 상기 식별자에 기초하여, 상기 제어 회로는 각각이 상기 제1 멀티플렉서 회로들 중 각각의 상이한 제1 멀티플렉서 회로를 제어하고, 추가로 상기 제2 멀티플렉서 회로들 중 각각의 상이한 제2 멀티플렉서 회로를 제어하는 제어 신호들을 생성하는, 시스템.