KR20210158751A

KR20210158751A - High speed flip flop circuitincluding delay circuit

Info

Publication number: KR20210158751A
Application number: KR1020210002210A
Authority: KR
Inventors: 강병곤; 김창범; 이달희; 김우규
Original assignee: 삼성전자주식회사
Priority date: 2020-06-24
Filing date: 2021-01-07
Publication date: 2021-12-31

Abstract

A flip-flop according to a technical idea of the present disclosure comprises: a master latch which includes a delay circuit for receiving a clock signal and generating a first internal signal, and generates an internal output signal by latching a data signal based on the first internal signal; and a slave latch which generates a final signal by latching an internal output signal. The delay circuit generates a first internal signal by delaying the clock signal by a delay time when the clock signal is at a first logic level, and generates a first internal signal based on the data signal when the clock signal is at a second logic level.

Description

HIGH SPEED FLIP FLOP CIRCUITINCLUDING DELAY CIRCUIT with a delay circuit

본 개시의 기술적 사상은 플립 플롭 회로에 관한 것으로서, 자세하게는 지연 회로를 포함하는 고속 플립 플롭 회로에 관한 것이다.The technical idea of the present disclosure relates to a flip-flop circuit, and more particularly, to a high-speed flip-flop circuit including a delay circuit.

반도체 집적 회로가 고성능 및 고집적화됨에 따라, 반도체 집적 회로에 포함되는 플립-플롭의 개수가 증가하고 있다. 플립-플롭은 데이터 저장 소자로서 사용되며, 이러한 데이터 저장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭은 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 논리 회로(sequential logic circuit)의 기본 요소이다. 플립-플롭은 클럭 신호의 활성 엣지에 따라 데이터를 전달할 수 있으므로, 클럭 신호의 주파수는 반도체 집적 회로의 성능을 나타내는 척도로 사용될 수 있다.As semiconductor integrated circuits become high-performance and highly integrated, the number of flip-flops included in semiconductor integrated circuits is increasing. A flip-flop is used as a data storage element, and these data storage elements are used to store a state. A flip-flop is an electronic circuit that can store and hold 1-bit information and is a basic element of a sequential logic circuit. Since the flip-flop can transfer data according to the active edge of the clock signal, the frequency of the clock signal can be used as a measure indicating the performance of the semiconductor integrated circuit.

본 개시의 기술적 사상은 지연 회로를 포함하는 플립 플롭 회로에 관한 것으로서, 제1 내부 신호에 따라 데이터 신호를 래칭함으로써 클럭 신호의 주파수를 상승시킬 수 있는 플립 플롭 회로를 제공할 수 있다.The technical idea of the present disclosure relates to a flip-flop circuit including a delay circuit, and it is possible to provide a flip-flop circuit capable of increasing the frequency of a clock signal by latching a data signal according to a first internal signal.

상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 플립 플롭은, 클럭 신호를 수신하고 제1 내부 신호를 생성하는 지연 회로를 포함하고, 제1 내부 신호를 기초로 데이터 신호를 래칭함으로써 내부 출력 신호를 생성하는 마스터 래치 및 내부 출력 신호를 래칭함으로써 최종 신호를 생성하는 슬레이브 래치를 포함하고, 지연 회로는, 클럭 신호가 제1 논리 레벨이면, 클럭 신호를 지연 시간만큼 지연시킴으로써 제1 내부 신호를 생성하고, 클럭 신호가 제2 논리 레벨이면, 데이터 신호에 기초하여 제1 내부 신호를 생성한다.In order to achieve the above object, a flip-flop according to an aspect of the present disclosure includes a delay circuit for receiving a clock signal and generating a first internal signal, and by latching a data signal based on the first internal signal. a master latch for generating an internal output signal and a slave latch for generating a final signal by latching the internal output signal; a signal is generated, and when the clock signal is at the second logic level, a first internal signal is generated based on the data signal.

본 개시의 다른 측면에 따른 플립 플롭은, 플립 플롭은 데이터 신호 및 클럭 신호를 수신하고 내부 출력 신호를 출력하는 제1 래치 및 클럭 신호에 따라 내부 출력 신호를 래칭함으로써 최종 신호를 출력하는 제2 래치를 포함하고, 제1 래치는, 클럭 신호를 지연 시간만큼 지연시킨 제1 내부 신호를 생성하는 지연 회로를 포함하고, 제1 내부 신호에 따라 데이터 신호를 래칭함으로써 내부 출력 신호를 생성한다.A flip-flop according to another aspect of the present disclosure includes a first latch that receives a data signal and a clock signal and outputs an internal output signal, and a second latch that outputs a final signal by latching an internal output signal according to the clock signal The first latch includes a delay circuit that generates a first internal signal that delays the clock signal by a delay time, and generates an internal output signal by latching the data signal according to the first internal signal.

본 개시의 다른 측면에 따른 플립 플롭은, 플립 플롭은 스캔 입력 신호, 반전된 스캔 인에이블 신호 및 반전된 클럭 신호를 수신하고, 중간 신호를 출력하는 제1 OAI21 로직 회로, 내부 출력 신호, 반전된 클럭 신호 및 중간 신호를 수신하고, 제1 내부 신호를 출력하는 제2 OAI21 로직 회로, 제2 내부 신호, 반전된 스캔 인에이블 신호, 데이터 신호 및 제1 내부 신호를 수신하고, 내부 출력 신호를 출력하는 OAI31 로직 회로, 반전된 클럭 신호 및 내부 출력 신호를 수신하고, 제2 내부 신호를 출력하는 NOR2 로직 회로, 반전 신호, 반전된 클럭 신호 및 제2 내부 신호를 수신하고, 반전된 최종 신호를 출력하는 AOI21 로직 회로, 반전된 최종 신호를 반전시킴으로써 반전 신호를 출력하는 제1 인버터 및 반전된 최종 신호를 반전시킴으로써 최종 신호를 생성하는 제2 인버터를 포함한다.A flip-flop according to another aspect of the present disclosure includes a first OAI21 logic circuit that receives a scan input signal, an inverted scan enable signal, and an inverted clock signal, and outputs an intermediate signal, an internal output signal, and an inverted a second OAI21 logic circuit that receives the clock signal and the intermediate signal, and outputs a first internal signal, receives the second internal signal, the inverted scan enable signal, the data signal and the first internal signal, and outputs the internal output signal OAI31 logic circuit, receiving the inverted clock signal and the internal output signal, and outputting the second internal signal, the NOR2 logic circuit, receiving the inverted signal, the inverted clock signal and the second internal signal, and output the inverted final signal and an AOI21 logic circuit, comprising: a first inverter that outputs an inverted signal by inverting the inverted final signal; and a second inverter that generates a final signal by inverting the inverted final signal.

본 개시의 예시적 실시 예에 따라, 제1 내부 신호에 따라 데이터 신호를 래칭함으로써 클럭 신호의 주파수를 상승시킬 수 있는 플립 플롭 회로를 제공할 수 있다.According to an exemplary embodiment of the present disclosure, it is possible to provide a flip-flop circuit capable of increasing the frequency of a clock signal by latching a data signal according to a first internal signal.

도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 도면이다.
도 2는 정상 동작 모드와 스캔 테스트 모드로 동작하는 집적 회로를 설명하기 위한 도면이다.
도 3은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 지연 회로의 일 예를 설명하는 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로를 설명하는 도면이다.
도 6은 본 개시의 예시적 실시 예에 따른 제2 AOI21 논리 회로의 회로도를 나타내는 도면이다.
도 7a은 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로의 일 예시를 설명하는 회로도이다.
도 7b 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로의 일 예시를 설명하는 회로도이다.
도 8은 본 개시의 예시적 실시 예에 따른 슬레이브 래치의 일 예를 설명하는 도면이다.
도 9a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다.
도 9b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다.
도 9c는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 10a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 10b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 10c는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 10d는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 10e는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 11은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 12a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 12b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다.
도 13a 및 도 13b는 본 개시의 예시적 실시 예에 따른 플립 플롭의 정상 동작 모드를 설명하기 위한 회로도이다.
도 14a 및 도 14b는 본 개시의 예시적 실시 예에 따른 플립 플롭의 정상 동작 모드를 설명하기 위한 회로도이다.
도 15는 본 개시의 예시적 실시 예에 따른 플립 플롭에 대한 타이밍도이다.1 is a diagram for describing a flip-flop according to an exemplary embodiment of the present disclosure.
2 is a diagram for explaining an integrated circuit operating in a normal operation mode and a scan test mode.
3 is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
4 is a view for explaining an example of a delay circuit according to an exemplary embodiment of the present disclosure.
5 is a diagram illustrating an AOI31 logic circuit according to an exemplary embodiment of the present disclosure.
6 is a diagram illustrating a circuit diagram of a second AOI21 logic circuit according to an exemplary embodiment of the present disclosure.
7A is a circuit diagram illustrating an example of an AOI31 logic circuit according to an exemplary embodiment of the present disclosure.
7B is a circuit diagram illustrating an example of an AOI31 logic circuit according to an exemplary embodiment of the present disclosure.
8 is a view for explaining an example of a slave latch according to an exemplary embodiment of the present disclosure.
9A is a circuit diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
9B is a circuit diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
9C is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
10A is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
10B is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
10C is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
10D is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
10E is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
11 is a view for explaining a flip-flop according to an exemplary embodiment of the present disclosure.
12A is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
12B is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure.
13A and 13B are circuit diagrams for explaining a normal operation mode of a flip-flop according to an exemplary embodiment of the present disclosure.
14A and 14B are circuit diagrams for explaining a normal operation mode of a flip-flop according to an exemplary embodiment of the present disclosure.
15 is a timing diagram of a flip-flop according to an exemplary embodiment of the present disclosure.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.Hereinafter, various embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 도면이다. 도 1을 참조하면, 본 개시의 예시적 실시 예에 따른 플립 플롭(10)은 데이터 신호(D), 스캔 입력 신호(SI) 또는 스캔 인에이블 신호(SE)를 수신하고, 클럭 신호(CK)에 따라 최종 신호(Q)를 출력하는 스캔 플립 플롭(Scan Flip Flop)일 수 있다. 1 is a diagram for describing a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 1 , a flip-flop 10 according to an exemplary embodiment of the present disclosure receives a data signal D, a scan input signal SI, or a scan enable signal SE, and a clock signal CK. It may be a scan flip-flop that outputs the final signal Q according to .

스캔 인에이블 신호(SE)는 논리 레벨에 따라 제1 동작 모드 또는 제2 동작 모드를 지시할 수 있다. 구체적으로, 스캔 인에이블 신호(SE)가 제1 논리 레벨(예를 들어, 논리 로우 레벨)인 경우 제1 동작 모드를 지시할 수 있고, 스캔 인에이블 신호(SE)가 제2 논리 레벨(예를 들어, 논리 하이 레벨)인 경우 제2 동작 모드를 지시할 수 있다. 예를 들어, 제1 동작 모드는 데이터 전달을 수행하는 정상(normal) 동작 모드이고, 제2 동작 모드는 테스트 동작을 수행하는 스캔 테스트 모드일 수 있다. 그러나, 이는 본 발명의 일 실시예에 불과하며, 일부 실시예들에서, 제1 동작 모드는 스캔 테스트 모드이고, 제2 동작 모드는 정상 동작 모드일 수 있다.The scan enable signal SE may indicate the first operation mode or the second operation mode according to the logic level. Specifically, when the scan enable signal SE is at a first logic level (eg, a logic low level), it may indicate a first operation mode, and the scan enable signal SE is at a second logic level (eg, a logic low level). For example, in the case of a logic high level), the second operation mode may be indicated. For example, the first operation mode may be a normal operation mode in which data transfer is performed, and the second operation mode may be a scan test mode in which a test operation is performed. However, this is only an embodiment of the present invention, and in some embodiments, the first operation mode may be a scan test mode, and the second operation mode may be a normal operation mode.

스캔 인에이블 신호(SE)가 정상 동작 모드를 지시하는 경우, 플립 플롭(10)은 데이터 신호(D)를 래치하여 최종 신호(Q)를 제공하는 정상 동작을 수행할 수 있다. 스캔 인에이블 신호(SE)가 스캔 테스트 모드를 지시하는 경우, 플립 플롭(10)은 스캔 입력 신호(SI)를 래치하여 최종 신호(Q)를 제공하는 스캔 테스트 동작을 수행할 수 있다.When the scan enable signal SE indicates the normal operation mode, the flip-flop 10 may perform a normal operation of providing the final signal Q by latching the data signal D. FIG. When the scan enable signal SE indicates the scan test mode, the flip-flop 10 may perform a scan test operation to provide the final signal Q by latching the scan input signal SI.

본 개시의 예시적 실시 예에 따른 플립 플롭(10)은 마스터 래치(200) 및 슬레이브 래치(300)를 포함할 수 있다. 마스터 래치(200)는 스캔 인에이블 신호(SE)에 따라 데이터 신호(D) 또는 스캔 입력 신호(SI)를 수신하고, 내부 출력 신호(Qm)를 출력할 수 있다. 슬레이브 래치(300)는 내부 출력 신호(Qm)를 수신하고, 최종 신호(Q)를 출력할 수 있다.The flip-flop 10 according to an exemplary embodiment of the present disclosure may include a master latch 200 and a slave latch 300 . The master latch 200 may receive the data signal D or the scan input signal SI according to the scan enable signal SE, and may output the internal output signal Qm. The slave latch 300 may receive the internal output signal Qm and output the final signal Q.

본 개시의 예시적 실시 예에 따른 마스터 래치(200)는 지연 회로(100)를 포함할 수 있다. 도 3을 통해 후술되는 바와 같이, 지연 회로(100)는 클럭 신호(CK)를 수신하고, 제1 내부 신호(DCK)를 출력할 수 있다. 마스터 래치(200)는 제1 내부 신호(DCK)를 기초로 데이터 신호(D)를 래칭함으로써 데이터 신호(D)를 래칭하기 위한 감소된 셋업 시간을 확보시킬 수 있다. 셋업 시간은 데이터 신호(D)가 최종 신호(Q)로 출력되기 위하여, 클럭 신호(CK)의 활성 에지 전에 데이터 신호(D)의 값이 일정하게 유지되어야 하는 최소 시간을 의미할 수 있다.The master latch 200 according to an exemplary embodiment of the present disclosure may include a delay circuit 100 . As will be described later with reference to FIG. 3 , the delay circuit 100 may receive the clock signal CK and output the first internal signal DCK. The master latch 200 may secure a reduced setup time for latching the data signal D by latching the data signal D based on the first internal signal DCK. The setup time may mean a minimum time during which the value of the data signal D must be kept constant before the active edge of the clock signal CK in order for the data signal D to be output as the final signal Q.

슬레이브 래치(300)는 클럭 신호(CK)를 수신하고, 클럭 신호(CK)의 반전된 값을 나타내는 제2 내부 신호(CKb)를 출력할 수 있다. 예를 들어, 도 14a를 참조하여 후술되는 바와 같이, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 논리 하이 레벨일 수 있다. 제2 내부 신호(CKb)는 슬레이브 래치(300)의 내부 노드에 생성되는 신호일 수 있다. 본 개시의 예시적 실시 예에 따른 플립 플롭(10a)은 클럭 신호(CK)를 반전시키기 위한 별도의 클럭 인버터를 구비하지 않고, 슬레이브 래치(300)의 내부 노드로부터 제2 내부 신호(CKb)를 확보할 수 있으므로, 클럭 인버터에 소비되는 전력을 절감할 수 있다.The slave latch 300 may receive the clock signal CK and output a second internal signal CKb indicating an inverted value of the clock signal CK. For example, as will be described later with reference to FIG. 14A , when the clock signal CK has a logic low level, the second internal signal CKb may have a logic high level. The second internal signal CKb may be a signal generated at an internal node of the slave latch 300 . The flip-flop 10a according to the exemplary embodiment of the present disclosure does not include a separate clock inverter for inverting the clock signal CK, and receives the second internal signal CKb from the internal node of the slave latch 300 . Therefore, it is possible to reduce the power consumed by the clock inverter.

도 2는 정상 동작 모드와 스캔 테스트 모드로 동작하는 집적 회로를 설명하기 위한 도면이다. 도 2를 참조하면, 집적 회로(100)는 조합 논리 회로(1) 및 복수의 스캔 플립 플롭들(10-1, 10-2, 10-3)을 포함할 수 있다. 조합 논리 회로(1)는 동일한 입력 데이터에 대해 동일한 출력 데이터을 출력하는 회로일 수 있다. 복수의 스캔 플립 플롭들(10-1, 10-2, 10-3)은 순차 논리 회로(sequential logic circuit)일 수 있다. 순차 논리 회로는 기억 소자를 포함하는 회로일 수 있다. 순차 논리 회로는 동일한 입력 데이터가 입력되더라도 기억 상태에 따라 상이한 출력 데이터를 출력하는 회로일 수 있다. 2 is a diagram for explaining an integrated circuit operating in a normal operation mode and a scan test mode. Referring to FIG. 2 , the integrated circuit 100 may include a combinational logic circuit 1 and a plurality of scan flip-flops 10 - 1 , 10 - 2 , and 10 - 3 . The combinational logic circuit 1 may be a circuit that outputs the same output data for the same input data. The plurality of scan flip-flops 10 - 1 , 10 - 2 and 10 - 3 may be sequential logic circuits. The sequential logic circuit may be a circuit including a memory element. The sequential logic circuit may be a circuit that outputs different output data according to a storage state even when the same input data is input.

스캔 인에이블 신호(SE)가 정상 도작 모드를 지시하는 경우, 데이터 경로(data path)를 따라 데이터가 전송될 수 있고, 집적 회로(100)의 본래 기능이 수행될 수 있다. 스캔 인에이블 신호(SE)가 스캔 테스트 모드를 지시하는 경우, 스캔 테스트 경로(scan test path)를 따라 데이터가 전송됨으로써 스캔 테스트 동작이 수행될 수 있다. 스캔 테스트 동작에서, 순차 논리 회로에 발생하는 오류는 스캔 테스트 패턴(STP)과 출력 패턴(OP)의 비교를 통해 확인될 수 있다. 스캔 테스트 패턴(STP)은 입력 비트열이고, 출력 패턴(OP)은 스캔 테스트 패턴(STP)에 대응하는 출력 비트열일 수 있다.When the scan enable signal SE indicates the normal operation mode, data may be transmitted along a data path, and an original function of the integrated circuit 100 may be performed. When the scan enable signal SE indicates the scan test mode, a scan test operation may be performed by transmitting data along a scan test path. In the scan test operation, an error occurring in the sequential logic circuit may be identified by comparing the scan test pattern STP and the output pattern OP. The scan test pattern STP may be an input bit string, and the output pattern OP may be an output bit string corresponding to the scan test pattern STP.

도 3은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 4는 본 개시의 예시적 실시 예에 따른 지연 회로의 일 예를 설명하는 도면이다. 도 5는 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로를 설명하는 도면이다. 도 3을 참조하면, 플립 플롭(10a)은 마스터 래치(200a) 및 슬레이브 래치(300a)를 포함할 수 있다. 3 is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. 4 is a view for explaining an example of a delay circuit according to an exemplary embodiment of the present disclosure. 5 is a diagram illustrating an AOI31 logic circuit according to an exemplary embodiment of the present disclosure. Referring to FIG. 3 , the flip-flop 10a may include a master latch 200a and a slave latch 300a.

마스터 래치(200a)는 지연 회로(100a)를 포함할 수 있다. 지연 회로(110a)는 스캔 입력 신호(SI), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 마스터 래치(200)의 출력 신호인 내부 출력 신호(Qm)를 수신하고, 제1 내부 신호(DCK)를 출력할 수 있다.The master latch 200a may include a delay circuit 100a. The delay circuit 110a receives a scan input signal SI, a scan enable signal SE, a clock signal CK, and an internal output signal Qm that is an output signal of the master latch 200 , and a first internal signal (DCK) can be output.

지연 회로(100a)는 2개의 AOI(AND-OR-INVERTER) 21 논리 회로들(110, 120)을 포함할 수 있다. AOI21 논리 회로는 2개의 신호를 입력으로 갖는 앤드 게이트, 앤드 게이트의 출력 및 다른 신호를 입력으로 갖는 오어 게이트 및 인버터가 순차적으로 연결되는 논리 회로일 수 있다.The delay circuit 100a may include two AND-OR-INVERTER (AOI) 21 logic circuits 110 and 120 . The AOI21 logic circuit may be a logic circuit in which an AND gate having two signals as an input, an OR gate having an output of the AND gate and another signal as an input, and an inverter are sequentially connected.

구체적으로, 제1 AOI21 논리 회로(110)는 스캔 입력 신호(SI), 스캔 인에이블 신호(SE) 및 클럭 신호(CK)를 입력으로서 수신하고, 중간 신호(F)를 출력할 수 있다. 도 4를 참조하면, 예시적인 실시 예에서, 제1 AOI21 논리 회로(110)는 스캔 입력 신호(SI) 및 스캔 인에이블 신호(SE)를 입력으로서 수신하는 앤드 게이트(111)를 포함할 수 있다. 제1 AOI21 논리 회로(110)는 앤드 게이트(111)의 출력 신호 및 클럭 신호(CK)를 입력으로서 수신하고 중간 신호(F)를 출력하는 노어 게이트(112)를 포함할 수 있다.In detail, the first AOI21 logic circuit 110 may receive the scan input signal SI, the scan enable signal SE, and the clock signal CK as inputs, and output the intermediate signal F. Referring to FIG. 4 , in an exemplary embodiment, the first AOI21 logic circuit 110 may include an AND gate 111 that receives a scan input signal SI and a scan enable signal SE as inputs. . The first AOI21 logic circuit 110 may include a NOR gate 112 that receives the output signal and the clock signal CK of the AND gate 111 as inputs and outputs the intermediate signal F.

도 3을 참조하면, 제2 AOI21 논리 회로(120)는 마스터 래치(200a)의 출력 신호인 내부 출력 신호(Qm), 클럭 신호(CK) 및 중간 신호(F)를 입력으로서 수신하고, 제1 내부 신호(DCK)를 출력할 수 있다. 도 4를 참조하면, 제2 AOI21 논리 회로(120)는 내부 출력 신호(Qm) 및 클럭 신호(CK)를 입력으로서 수신하는 앤드 게이트(121)를 포함할 수 있다. 제2 AOI21 논리 회로(120)는 앤드 게이트(121)의 출력 신호 및 중간 신호(F)를 입력으로서 수신하고 제1 내부 신호(DCK)를 출력하는 노어 게이트(122)를 포함할 수 있다.Referring to FIG. 3 , the second AOI21 logic circuit 120 receives the internal output signal Qm, the clock signal CK, and the intermediate signal F, which are output signals of the master latch 200a, as inputs, and the first An internal signal DCK may be output. Referring to FIG. 4 , the second AOI21 logic circuit 120 may include an AND gate 121 that receives an internal output signal Qm and a clock signal CK as inputs. The second AOI21 logic circuit 120 may include a NOR gate 122 that receives the output signal and the intermediate signal F of the AND gate 121 as inputs and outputs the first internal signal DCK.

도 3을 참조하면, 마스터 래치(200a)는 제1 인버터(400)를 포함할 수 있다. 제1 인버터(400)는 스캔 인에이블 신호(SE)를 입력으로서 수신하고, 반전된 스캔 인에이블 신호(nSE)를 출력할 수 있다. 실시 예는 이에 제한되지 않으며, 제1 인버터(400)는 마스터 래치(200a) 외부에 위치할 수도 있다.Referring to FIG. 3 , the master latch 200a may include a first inverter 400 . The first inverter 400 may receive the scan enable signal SE as an input and output an inverted scan enable signal nSE. The embodiment is not limited thereto, and the first inverter 400 may be located outside the master latch 200a.

마스터 래치(200a)는 AOI31 논리 회로(220a)를 포함할 수 있다. 예시적 실시 예에서, AOI31 논리 회로는 3개의 신호를 입력으로 갖는 앤드 게이트, 앤드 게이트의 출력 및 다른 신호를 입력으로 갖는 오어 게이트 및 인버터가 순차적으로 연결되는 논리 회로일 수 있다.The master latch 200a may include an AOI31 logic circuit 220a. In an exemplary embodiment, the AOI31 logic circuit may be a logic circuit in which an AND gate having three signals as an input, an OR gate having an output of the AND gate and another signal as an input, and an inverter are sequentially connected.

AOI31 논리 회로(220a)는 슬레이브 래치(300a)로부터 출력되는 제2 내부 신호(CKb), 데이터 신호(D), 반전된 스캔 인에이블 신호(nSE) 및 제1 내부 신호(DCK)를 입력으로서 수신하고, 내부 출력 신호(Qm)를 출력할 수 있다. 도 5를 참조하면, 예시적 실시 예에서, AOI31 논리 회로(220a)는 제2 내부 신호(CKb), 데이터 신호(D) 및 반전된 스캔 인에이블 신호(nSE)를 입력으로서 수신하는 앤드 게이트(221)를 포함할 수 있다. AOI31 논리 회로(220a)는 앤드 게이트(221)의 출력 신호 및 제1 내부 신호(DCK)를 입력으로서 수신하고 내부 출력 신호(Qm)를 출력하는 노어 게이트(222)를 포함할 수 있다.The AOI31 logic circuit 220a receives the second internal signal CKb, the data signal D, the inverted scan enable signal nSE, and the first internal signal DCK output from the slave latch 300a as inputs. and output the internal output signal Qm. Referring to FIG. 5 , in the exemplary embodiment, the AOI31 logic circuit 220a has an AND gate that receives the second internal signal CKb, the data signal D, and the inverted scan enable signal nSE as inputs. 221) may be included. The AOI31 logic circuit 220a may include a NOR gate 222 that receives the output signal of the AND gate 221 and the first internal signal DCK as inputs and outputs the internal output signal Qm.

도 3을 참조하면, 슬레이브 래치(300a)는 2-입력 낸드 게이트(310a)를 포함할 수 있다. 2-입력 낸드 게이트(310a)는 내부 출력 신호(Qm) 및 클럭 신호(CK)를 입력으로서 수신하고, 제2 내부 신호(CKb)를 출력할 수 있다. 클럭 신호(CK)가 제1 논리 레벨인 경우, 제2 내부 신호(CKb)는 2-입력 낸드 게이트(310a)에 의해 제1 논리 레벨을 반전시킨 제2 논리 레벨을 가질 수 있다. 예를 들어, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 2-입력 낸드 게이트(310a)에 의해 논리 하이 레벨일 수 있다. 본 개시의 예시적 실시 예에 따른 플립 플롭(10a)은 클럭 신호(CK)를 반전시키는 데 전용되는 클럭 인버터를 구비하지 않더라도, 클럭 신호(CK)의 특정 논리 레벨을 반전시키는 제2 내부 신호(CKb)를 제공할 수 있다. 따라서, 클럭 인버터에 소모되는 전력을 절감할 수 있다.Referring to FIG. 3 , the slave latch 300a may include a two-input NAND gate 310a. The two-input NAND gate 310a may receive the internal output signal Qm and the clock signal CK as inputs, and may output the second internal signal CKb. When the clock signal CK has the first logic level, the second internal signal CKb may have a second logic level obtained by inverting the first logic level by the 2-input NAND gate 310a. For example, when the clock signal CK has a logic low level, the second internal signal CKb may have a logic high level by the 2-input NAND gate 310a. Although the flip-flop 10a according to an exemplary embodiment of the present disclosure does not include a clock inverter dedicated to inverting the clock signal CK, the second internal signal ( CKb) may be provided. Accordingly, power consumed by the clock inverter can be reduced.

슬레이브 래치(300a)는 OAI21 논리 회로(320)를 포함할 수 있다. 예시적 실시 예에서, OAI21 논리 회로는 3개의 신호를 입력으로 갖는 오어 게이트, 오어 게이트의 출력 및 다른 신호를 입력으로 갖는 앤드 게이트 및 인버터가 순차적으로 연결되는 논리 회로일 수 있다. OAI21 논리 회로(320)는 OAI21 논리 회로(320)의 출력 신호(QN)를 반전시킨 반전 신호(Qi), 클럭 신호(CK) 및 제2 내부 신호(CKb)를 수신하고, 출력 신호(QN)를 출력할 수 있다.The slave latch 300a may include an OAI21 logic circuit 320 . In an exemplary embodiment, the OAI21 logic circuit may be a logic circuit in which an OR gate having three signals as an input, an AND gate having an output of the OR gate and another signal as an input, and an inverter are sequentially connected. The OAI21 logic circuit 320 receives the inverted signal Qi, the clock signal CK, and the second internal signal CKb obtained by inverting the output signal QN of the OAI21 logic circuit 320, and receives the output signal QN. can be printed out.

슬레이브 래치(300a)는 제2 인버터(330) 및 제3 인버터(340)를 포함할 수 있다. 제2 인버터(330)는 출력 신호(QN)를 수신하고, 출력 신호(QN)를 반전시킨 반전 신호(Qi)를 OAI21 논리 회로(320)에 제공할 수 있다. 제3 인버터(340)는 출력 신호(QN)를 수신하고, 출력 신호(QN)를 반전시킨 최종 신호(Q)를 출력할 수 있다.The slave latch 300a may include a second inverter 330 and a third inverter 340 . The second inverter 330 may receive the output signal QN and provide the inverted signal Qi obtained by inverting the output signal QN to the OAI21 logic circuit 320 . The third inverter 340 may receive the output signal QN and output a final signal Q obtained by inverting the output signal QN.

도 6은 본 개시의 예시적 실시 예에 따른 제2 AOI21 회로의 회로도를 나타내는 도면이다. 도 6을 참조하면, 제2 AOI21 회로(120)는 풀-업부(123) 및 풀-다운부(124)를 포함할 수 있다. 풀-업부(123)는 논리 하이 레벨의 제1 내부 신호(DCK)를 생성할 수 있고, 풀-다운부(124)는 논리 로우 레벨의 제1 내부 신호(DCK)를 생성할 수 있다. 6 is a diagram illustrating a circuit diagram of a second AOI21 circuit according to an exemplary embodiment of the present disclosure. Referring to FIG. 6 , the second AOI21 circuit 120 may include a pull-up unit 123 and a pull-down unit 124 . The pull-up unit 123 may generate a first internal signal DCK having a logic high level, and the pull-down unit 124 may generate a first internal signal DCK having a logic low level.

본 명세서에서, 트랜지스터는 활성 패턴을 포함하는 트랜지스터일 수 있다. 활성 패턴은 예를 들어, 핀(fin) 형태의 활성 패턴일 수 있고, 활성 패턴과 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 다만, 실시 예는 이에 제한되지 않고 활성 패턴은 나노시트들(nanosheets)을 포함할 수 있다. 나노시트들과 게이트 전극이 형성하는 트랜지스터는 MBCFET(multi-bridge channel FET)로 지칭될 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 트랜지스터는 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor) 중 하나일 수 있다. 본 명세서에서, 트랜지스터는 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터 중 하나일 수 있다. 본 명세서에서 P-타입 트랜지스터는 P-타입 활성 영역에 형성되는 트랜지스터를 지칭할 수 있고, N-타입 트랜지스터는 N-타입 활성 영역에 형성되는 트랜지스터를 지칭할 수 있다.In this specification, the transistor may be a transistor including an active pattern. The active pattern may be, for example, a fin-shaped active pattern, and the transistor formed by the active pattern and the gate electrode may be referred to as a fin field effect transistor (FinFET). However, embodiments are not limited thereto, and the active pattern may include nanosheets. The transistor formed by the nanosheets and the gate electrode may be referred to as a multi-bridge channel FET (MBCFET). In addition, since the nanosheets for the P-type transistor and the nanosheets for the N-type transistor are separated by a dielectric wall, the N-type transistor and the P-type transistor may include a ForkFET having a closer structure. In addition, the cell may include a vertical FET (VFET) having a structure in which source/drain regions are spaced apart from each other with a channel region interposed therebetween, and a gate electrode surrounds the channel region. Also, the transistor may be one of a field effect transistor (FET) such as a complementary FET (CFET), a negative FET (NCFET), or a carbon nanotube (CNT) FET. In this specification, the transistor may be one of a bipolar junction transistor and other three-dimensional transistors. In this specification, the P-type transistor may refer to a transistor formed in the P-type active region, and the N-type transistor may refer to a transistor formed in the N-type active region.

풀-업부(123)는 복수의 P-타입 트랜지스터들(P1 내지 P4)을 포함할 수 있다. 제1 P-타입 트랜지스터(P1)의 게이트 단에는 중간 신호(F)가 입력될 수 있고, 제2 P-타입 트랜지스터(P2)의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 제3 P-타입 트랜지스터(P3)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있고, 제4 P-타입 트랜지스터(P4)의 게이트 단에는 중간 신호(F)가 입력될 수 있다.The pull-up unit 123 may include a plurality of P-type transistors P1 to P4 . The intermediate signal F may be input to the gate terminal of the first P-type transistor P1 , the clock signal CK may be input to the gate terminal of the second P-type transistor P2 , and the third An internal output signal Qm may be input to a gate terminal of the P-type transistor P3 , and an intermediate signal F may be input to a gate terminal of the fourth P-type transistor P4 .

제1 P-타입 트랜지스터(P1)와 제2 P-타입 트랜지스터(P2)는 직렬로 연결됨으로써 직렬 구조를 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제1 P-타입 트랜지스터(P1)의 드레인 단은 제2 P-타입 트랜지스터(P2)의 소스 단과 연결될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 제1 P-타입 트랜지스터(P1)의 소스 단은 제2 P-타입 트랜지스터(P2)의 드레인 단과 연결될 수도 있다. 직렬 구조의 일 단은 공급 전원(VDD) 노드에 연결될 수 있고, 타 단은 제1 내부 신호(DCK)가 출력되는 제1 노드(M1)에 연결될 수 있다.The first P-type transistor P1 and the second P-type transistor P2 may be connected in series to form a series structure. For example, as shown in FIG. 6 , the drain terminal of the first P-type transistor P1 may be connected to the source terminal of the second P-type transistor P2 . However, the embodiment is not limited thereto, and the source terminal of the first P-type transistor P1 may be connected to the drain terminal of the second P-type transistor P2 . One end of the series structure may be connected to the supply power supply (VDD) node, and the other end may be connected to the first node M1 from which the first internal signal DCK is output.

제3 P-타입 트랜지스터(P3)와 제4 P-타입 트랜지스터(P4)는 직렬로 연결됨으로써 직렬 구조를 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제3 P-타입 트랜지스터(P3)의 드레인 단은 제4 P-타입 트랜지스터(P4)의 소스 단과 연결될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 제3 P-타입 트랜지스터(P3)의 소스 단은 제4 P-타입 트랜지스터(P4)의 드레인 단과 연결될 수도 있다. 직렬 구조의 일 단은 공급 전원(VDD) 노드에 연결될 수 있고, 타 단은 제1 노드(M1)에 연결될 수 있다.The third P-type transistor P3 and the fourth P-type transistor P4 may be connected in series to form a series structure. For example, as shown in FIG. 6 , the drain terminal of the third P-type transistor P3 may be connected to the source terminal of the fourth P-type transistor P4 . However, the embodiment is not limited thereto, and the source terminal of the third P-type transistor P3 may be connected to the drain terminal of the fourth P-type transistor P4 . One end of the series structure may be connected to the supply power supply (VDD) node, and the other end may be connected to the first node M1.

풀-다운부(124)는 N-타입 트랜지스터들(N1 내지 N3)을 포함할 수 있다. 제1 N-타입 트랜지스터(N1)의 게이트 단에는 중간 신호(F)가 입력될 수 있고, 제2 N-타입 트랜지스터(N2)의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 제3 N-타입 트랜지스터(N3)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있다.The pull-down unit 124 may include N-type transistors N1 to N3 . The intermediate signal F may be input to the gate terminal of the first N-type transistor N1 , the clock signal CK may be input to the gate terminal of the second N-type transistor N2 , and the third An internal output signal Qm may be input to the gate terminal of the N-type transistor N3 .

제1 N-타입 트랜지스터(N1)의 소스 단은 접지 노드에 연결될 수 있고, 드레인 단은 제1 노드(M1)에 연결될 수 있다.A source terminal of the first N-type transistor N1 may be connected to a ground node, and a drain terminal of the first N-type transistor N1 may be connected to the first node M1 .

제2 N-타입 트랜지스터(N2)와 제3 N-타입 트랜지스터(N3)는 직렬로 연결됨으로써 직렬 구조를 형성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 제2 N-타입 트랜지스터(N2)의 소스 단은 제3 N-타입 트랜지스터(N3)의 드레인 단과 연결될 수 있다. 다만, 실시 예는 이에 제한되지 않고, 제2 N-타입 트랜지스터(N2)의 드레인 단은 제3 N-타입 트랜지스터(N3)의 소스 단과 연결될 수도 있다. 직렬 구조의 일 단은 접지 노드에 연결될 수 있고, 타 단은 제1 노드(M1)에 연결될 수 있다.The second N-type transistor N2 and the third N-type transistor N3 may be connected in series to form a series structure. For example, as shown in FIG. 6 , the source terminal of the second N-type transistor N2 may be connected to the drain terminal of the third N-type transistor N3 . However, the embodiment is not limited thereto, and the drain terminal of the second N-type transistor N2 may be connected to the source terminal of the third N-type transistor N3 . One end of the series structure may be connected to the ground node, and the other end may be connected to the first node M1.

본 개시의 예시적 실시 예에 따른 AOI21 논리 회로(120)는, 풀-업부(123)에 중간 신호(F)를 수신하는 복수의 P-타입 트랜지스터들(P1, P4)을 구비함으로써, 제2 P-타입 트랜지스터(P2)를 포함하는 직렬 구조와 제3 P-타입 트랜지스터(P3)를 포함하는 직렬 구조가 별개의 공급 전원 노드들과 연결될 수 있다. 따라서, 라우팅 자유도가 향상될 수 있다.The AOI21 logic circuit 120 according to an exemplary embodiment of the present disclosure includes a plurality of P-type transistors P1 and P4 that receive the intermediate signal F in the pull-up unit 123 , so that the second The series structure including the P-type transistor P2 and the series structure including the third P-type transistor P3 may be connected to separate supply power nodes. Accordingly, the routing freedom can be improved.

도 7a은 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로의 일 예시를 설명하는 회로도이다. 도 7a를 참조하면, AOI31 논리 회로(220a-1)는 풀-업부(223-1) 및 풀-다운부(224-1)를 포함할 수 있다. 풀-업부(223-1)는 논리 하이 레벨의 내부 출력 신호(Qm)를 생성할 수 있고, 풀-다운부(224-1)는 논리 로우 레벨의 내부 출력 신호(Qm)를 생성할 수 있다. 7A is a circuit diagram illustrating an example of an AOI31 logic circuit according to an exemplary embodiment of the present disclosure. Referring to FIG. 7A , the AOI31 logic circuit 220a - 1 may include a pull-up unit 223 - 1 and a pull-down unit 224 - 1 . The pull-up unit 223 - 1 may generate an internal output signal Qm of a logic high level, and the pull-down unit 224 - 1 may generate an internal output signal Qm of a logic low level. .

풀-업부(223-1)는 P-타입 트랜지스터들(P5a 내지 P8a)을 포함할 수 있다. 제5 P-타입 트랜지스터(P5a)의 게이트 단에는 제1 내부 신호(DCK)가 입력될 수 있고, 소스 단은 공급 전원(VDD) 노드와 연결될 수 있고, 드레인 단은 제2 노드(M2)와 연결될 수 있다. 제6 P-타입 트랜지스터(P6a)의 게이트 단은 반전된 스캔 인에이블 신호(nSE)가 입력될 수 있고, 소스 단은 제2 노드(M2)와 연결될 수 있고, 드레인 단은 제3 노드(M3)와 연결될 수 있다. 제7 P-타입 트랜지스터(P7a)의 게이트 단은 데이터 신호(D)가 입력될 수 있고, 소스 단은 제2 노드(M2)와 연결될 수 있고, 드레인 단은 제3 노드(M3)와 연결될 수 있다. 제8 P-타입 트랜지스터(P8a)의 게이트 단은 제2 내부 신호(CKb)가 입력될 수 있고, 소스 단은 공급 전원(VDD) 노드와 연결될 수 있고, 드레인 단은 제3 노드(M3)와 연결될 수 있다. 제3 노드(M3)는 내부 출력 신호(Qm)가 출력되는 노드일 수 있다.The pull-up unit 223 - 1 may include P-type transistors P5a to P8a. A first internal signal DCK may be input to a gate terminal of the fifth P-type transistor P5a, a source terminal may be connected to a supply voltage node VDD, and a drain terminal may be connected to the second node M2 and M2. can be connected The inverted scan enable signal nSE may be input to the gate terminal of the sixth P-type transistor P6a, the source terminal may be connected to the second node M2, and the drain terminal may be connected to the third node M3. ) can be associated with The gate terminal of the seventh P-type transistor P7a may receive the data signal D, the source terminal may be connected to the second node M2, and the drain terminal may be connected to the third node M3. have. The gate terminal of the eighth P-type transistor P8a may receive the second internal signal CKb, the source terminal may be connected to the supply voltage VDD node, and the drain terminal may be connected to the third node M3 and M3. can be connected The third node M3 may be a node to which the internal output signal Qm is output.

풀-다운부(224-1)는 N-타입 트랜지스터들(N4a 내지 N7a)을 포함할 수 있다. 제4 N-타입 트랜지스터(N4a)는 게이트 단에 제1 내부 신호(DCK)가 입력될 수 있다. 제5 N-타입 트랜지스터(N5a)는 게이트 단에 데이터 신호(D)가 입력될 수 있다. 제6 N-타입 트랜지스터(N6a)는 게이트 단에 제2 내부 신호(CKb)가 입력될 수 있다. 제7 N-타입 트랜지스터(N7a)는 게이트 단에 반전된 스캔 인에이블 신호(nSE)가 입력될 수 있다. 제5 내지 7 N-타입 트랜지스터들(N5a 내지 N7a)은 직렬로 연결됨으로써 직렬 구조를 형성할 수 있다. 예를 들어, 도 7에 도시된 바와 같이, 제5 N-타입 트랜지스터(N5a)의 드레인 단은 제6 노드(M6)에 연결되고, 소스 단은 제6 N-타입 트랜지스터(N6a)의 드레인 단과 연결될 수 있다. 제6 N-타입 트랜지스터(N6a)의 소스 단은 제7 N-타입 트랜지스터(N7a)의 드레인 단과 연결될 수 있다. 제7 N-타입 트랜지스터(N7a)의 소스 단은 접지 노드와 연결될 수 있다. 실시 예는 이에 제한되지 않으며, 제5 내지 7 N-타입 트랜지스터들(N5a 내지 N7a)이 직렬로 연결되는 순서는 다양할 수 있다.The pull-down unit 224 - 1 may include N-type transistors N4a to N7a. A first internal signal DCK may be input to a gate terminal of the fourth N-type transistor N4a. A data signal D may be input to a gate terminal of the fifth N-type transistor N5a. The second internal signal CKb may be input to the gate terminal of the sixth N-type transistor N6a. The inverted scan enable signal nSE may be input to the gate terminal of the seventh N-type transistor N7a. The fifth to seventh N-type transistors N5a to N7a may be connected in series to form a series structure. For example, as shown in FIG. 7 , the drain terminal of the fifth N-type transistor N5a is connected to the sixth node M6, and the source terminal is connected to the drain terminal of the sixth N-type transistor N6a. can be connected A source terminal of the sixth N-type transistor N6a may be connected to a drain terminal of the seventh N-type transistor N7a. A source terminal of the seventh N-type transistor N7a may be connected to a ground node. The embodiment is not limited thereto, and the order in which the fifth to seventh N-type transistors N5a to N7a are connected in series may vary.

도 13b 및 14b에서 후술되는 바와 같이, 본 개시의 예시적 실시 예에 따른 플립 플롭에서, 클럭 신호(CK)가 논리 하이 레벨이면 제1 내부 신호(DCK) 및 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 한편, 클럭 신호(CK)가 논리 로우 레벨이면 제1 내부 신호(DCK)는 논리 로우 레벨이고, 제2 내부 신호(CKb)는 논리 하이 레벨일 수 있다. 즉, AOI31 논리 회로(220a-1)에서 제1 내부 신호(DCK)가 논리 하이 레벨이고, 제2 내부 신호(CKb)가 논리 로우 레벨인 상황이 발생하지 않을 수 있다. 이에, 제8 P-타입 트랜지스터(P8a)의 소스 단이 제2 노드(M2)에 연결되지 않더라도 AOI31 논리 회로로서 동작할 수 있다. 따라서, 제8 P-타입 트랜지스터(P8a)의 소스 단을 별도의 공급 전원 노드에 연결시킴으로써, 플립 플롭의 전체적인 라우팅 자유도가 증가할 수 있다.As will be described later with reference to FIGS. 13B and 14B , in the flip-flop according to an exemplary embodiment of the present disclosure, when the clock signal CK is at a logic high level, the first internal signal DCK and the second internal signal CKb are data It may be the same as the logic level of the signal (D). Meanwhile, when the clock signal CK has a logic low level, the first internal signal DCK may have a logic low level, and the second internal signal CKb may have a logic high level. That is, in the AOI31 logic circuit 220a - 1 , a situation in which the first internal signal DCK is at a logic high level and the second internal signal CKb is at a logic low level may not occur. Accordingly, even if the source terminal of the eighth P-type transistor P8a is not connected to the second node M2, it may operate as the AOI31 logic circuit. Accordingly, by connecting the source terminal of the eighth P-type transistor P8a to a separate power supply node, the overall routing freedom of the flip-flop may be increased.

도 7b 본 개시의 예시적 실시 예에 따른 AOI31 논리 회로의 일 예시를 설명하는 회로도이다. 도 7b를 참조하면, AOI31 논리 회로(220a-2)는 풀-업부(223-2) 및 풀-다운부(224-2)를 포함할 수 있다. 7B is a circuit diagram illustrating an example of an AOI31 logic circuit according to an exemplary embodiment of the present disclosure. Referring to FIG. 7B , the AOI31 logic circuit 220a - 2 may include a pull-up unit 223 - 2 and a pull-down unit 224 - 2 .

도 7a의 AOI 논리 회로(220a-1)와 달리, AOI31 논리 회로(220a-2)의 제8 P-타입 트랜지스터(P8b)의 소스 단은 제6 및 7 P-타입 트랜지스터들(P6b, P7b)의 소스 단과 공통으로 제2 노드(M2)에 연결될 수 있다.Unlike the AOI logic circuit 220a-1 of FIG. 7A , the source terminal of the eighth P-type transistor P8b of the AOI31 logic circuit 220a-2 includes the sixth and seventh P-type transistors P6b and P7b. It may be connected to the second node M2 in common with the source terminal of .

또한, AOI31 논리 회로(220a-2)의 제6 N-타입 트랜지스터(N6b)의 드레인 단은 내부 출력 신호(Qm)가 출력되는 제3 노드(M3)와 연결되고, 소스 단은 제4 노드(M4)와 연결될 수 있다. 제4 N-타입 트랜지스터(N4b)의 드레인 단은 제4 노드(M4)와 연결되고, 소스 단은 접지 노드와 연결될 수 있다. 제5 N-타입 트랜지스터(N5b)와 제7 N-타입 트랜지스터(N7b)는 직렬로 연결됨으로써 직렬 구조를 형성할 수 있다. 직렬 구조의 일 단은 제4 노드(M4)에 연결될 수 있고, 타 단은 접지 노드에 연결될 수 있다.In addition, the drain terminal of the sixth N-type transistor N6b of the AOI31 logic circuit 220a - 2 is connected to the third node M3 from which the internal output signal Qm is output, and the source terminal is connected to the fourth node ( M4) can be connected. A drain terminal of the fourth N-type transistor N4b may be connected to the fourth node M4 , and a source terminal may be connected to a ground node. The fifth N-type transistor N5b and the seventh N-type transistor N7b may be connected in series to form a series structure. One end of the series structure may be connected to the fourth node M4, and the other end may be connected to the ground node.

도 13b 및 14b에서 후술되는 바와 같이, 본 개시의 예시적 실시 예에 따른 플립 플롭에서, 클럭 신호(CK)가 논리 하이 레벨이면 제1 내부 신호(DCK) 및 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 한편, 클럭 신호(CK)가 논리 로우 레벨이면 제1 내부 신호(DCK)는 논리 로우 레벨이고, 제2 내부 신호(CKb)는 논리 하이 레벨일 수 있다. 즉, AOI31 논리 회로(220a-2)에서 제1 내부 신호(DCK)가 논리 하이 레벨인 경우 제2 내부 신호(CKb)도 논리 하이 레벨일 수 있다.As will be described later with reference to FIGS. 13B and 14B , in the flip-flop according to an exemplary embodiment of the present disclosure, when the clock signal CK is at a logic high level, the first internal signal DCK and the second internal signal CKb are data It may be the same as the logic level of the signal (D). Meanwhile, when the clock signal CK has a logic low level, the first internal signal DCK may have a logic low level, and the second internal signal CKb may have a logic high level. That is, when the first internal signal DCK in the AOI31 logic circuit 220a - 2 has a logic high level, the second internal signal CKb may also have a logic high level.

따라서, 제4 N-타입 트랜지스터(N4b)의 드레인 단이 제3 노드(M3)에 연결되지 않고 제4 노드(M4)에 연결되더라도, AOI31 논리 회로(220a-1)는 정상적으로 동작할 수 있다. 따라서, 제4 N-타입 트랜지스터(P4b)의 드레인 단은 제3 노드(M3) 또는 제4 노드(M7)에 선택적으로 연결될 수 있으므로, 플립 플롭의 라우팅 자유도가 증가할 수 있다.Accordingly, even if the drain terminal of the fourth N-type transistor N4b is not connected to the third node M3 but is connected to the fourth node M4 , the AOI31 logic circuit 220a - 1 may operate normally. Accordingly, since the drain terminal of the fourth N-type transistor P4b may be selectively connected to the third node M3 or the fourth node M7, a degree of freedom in routing of the flip-flop may be increased.

도 8은 본 개시의 예시적 실시 예에 따른 슬레이브 래치의 일 예를 설명하는 도면이다. 도 8을 참조하면, 슬레이브 래치(300a)는 내부 출력 신호(Qm) 및 클럭 신호(CK)를 입력으로서 수신하고, 최종 신호(Q)를 출력할 수 있다. 8 is a view for explaining an example of a slave latch according to an exemplary embodiment of the present disclosure. Referring to FIG. 8 , the slave latch 300a may receive the internal output signal Qm and the clock signal CK as inputs, and output the final signal Q.

슬레이브 래치(300a)는 낸드 게이트(310a)를 포함할 수 있다. 낸드 게이트(310a)는 내부 출력 신호(Qm) 및 클럭 신호(CK)를 입력으로서 수신하고, 제2 내부 신호(CKb)를 출력할 수 있다. 제2 내부 신호(CKb)는 클럭 신호(CK)가 특정 논리 레벨인 경우, 클럭 신호(CK)의 레벨과 반대인 논리 레벨을 가질 수 있다. 예를 들어, 클럭 신호(CK)가 논리 로우 레벨인 경우, 내부 출력 신호(Qm)와 관계 없이 제2 내부 신호(CKb)는 논리 하이 레벨일 수 있다. 따라서, 본 개시의 예시적 실시 예에 따른 플립 플롭은 클럭 인버터를 구비하지 않더라도 클럭 신호가 특정 레벨인 경우, 클럭 신호를 반전시킨 제2 내부 신호를 생성할 수 있다. The slave latch 300a may include a NAND gate 310a. The NAND gate 310a may receive the internal output signal Qm and the clock signal CK as inputs, and may output the second internal signal CKb. The second internal signal CKb may have a logic level opposite to the level of the clock signal CK when the clock signal CK has a specific logic level. For example, when the clock signal CK has a logic low level, the second internal signal CKb may have a logic high level regardless of the internal output signal Qm. Accordingly, the flip-flop according to an exemplary embodiment of the present disclosure may generate a second internal signal in which the clock signal is inverted when the clock signal is at a specific level even without a clock inverter.

슬레이브 래치(300a)는 OAI21 논리 회로(320)를 포함할 수 있다. OAI21 논리 회로(320)는 오어 게이트(321) 및 낸드 게이트(322)를 포함할 수 있다. 오어 게이트(321)는 OAI21 논리 회로(320)의 출력 신호(QN)를 반전시킨 반전 신호(Qi) 및 클럭 신호(CK)를 입력으로서 수신할 수 있다. 낸드 게이트(322)는 오어 게이트(321)의 출력 신호 및 제2 내부 신호(CKb)를 입력으로서 수신하고, 출력 신호(QN)를 출력할 수 있다.The slave latch 300a may include an OAI21 logic circuit 320 . The OAI21 logic circuit 320 may include an OR gate 321 and a NAND gate 322 . The OR gate 321 may receive as inputs an inverted signal Qi and a clock signal CK obtained by inverting the output signal QN of the OAI21 logic circuit 320 . The NAND gate 322 may receive the output signal of the OR gate 321 and the second internal signal CKb as inputs, and output the output signal QN.

슬레이브 래치(300a)는 2개의 인버터들(330, 340)을 포함할 수 있다. 제2 인버터(330)는 출력 신호(QN)를 수신하고, 출력 신호(QN)를 반전시킨 반전 신호(Qi)를 OAI21 논리 회로(320)에 제공할 수 있다. 제3 인버터(340)는 출력 신호(QN)를 수신하고, 출력 신호(QN)를 반전시킨 최종 신호(Q)를 출력할 수 있다.The slave latch 300a may include two inverters 330 and 340 . The second inverter 330 may receive the output signal QN and provide the inverted signal Qi obtained by inverting the output signal QN to the OAI21 logic circuit 320 . The third inverter 340 may receive the output signal QN and output a final signal Q obtained by inverting the output signal QN.

도 9a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다. 도 9a를 참조하면, 플립 플롭(10a-2)은 클록 버퍼(500)를 더 포함할 수 있다. 클록 버퍼(500)는 두 개의 인버터를 포함할 수 있다. 클록 버퍼(500)는 클럭 신호(CK)를 수신하고, 버퍼된 클럭 신호(bCK)를 출력할 수 있다. 본 개시의 예시적 실시 예에 따른 플립 플롭(10a-2)은 도 3에 개시된 플립 플롭(10a)과 달리 클럭 신호(CK) 대신 버퍼된 클럭 신호(bCK)를 입력받을 수 있다. 9A is a circuit diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 9A , the flip-flop 10a - 2 may further include a clock buffer 500 . The clock buffer 500 may include two inverters. The clock buffer 500 may receive the clock signal CK and output the buffered clock signal bCK. Unlike the flip-flop 10a illustrated in FIG. 3 , the flip-flop 10a - 2 according to an exemplary embodiment of the present disclosure may receive a buffered clock signal bCK instead of the clock signal CK.

버퍼된 클럭 신호(bCK)는 클럭 신호(CK)와 비교하여 소정의 버퍼 지연 시간(tb)을 가질 수 있다. 도 2에 도시된 바와 같이, 집적 회로(100)에 포함되는 플립 플롭들(10-1, 10-2, 10-3) 중 상대적으로 지연된 데이터 신호를 수신하는 플립 플롭은 버퍼링된 클럭 신호(bCK)를 수신함으로써, 다른 플립 플롭들과 데이터 래칭 타이밍을 조율할 수 있다.The buffered clock signal bCK may have a predetermined buffer delay time tb compared to the clock signal CK. As shown in FIG. 2 , a flip-flop that receives a relatively delayed data signal among flip-flops 10-1, 10-2, and 10-3 included in the integrated circuit 100 is a buffered clock signal bCK. ) to coordinate data latching timing with other flip-flops.

한편, 버퍼링된 클럭 신호(bCK)의 슬루율(slew rate)은 클럭 신호(CK)의 슬루율(slew rate)보다 클 수 있다. 활성 에지에 따라 데이터 신호가 래칭되므로 슬루율이 클수록 플립 플롭의 신뢰도가 향상될 수 있다. 본 개시의 예시적 실시 예에 따르면, 클럭 신호(CK) 대신 상대적으로 높은 슬루율을 갖는 버퍼링된 클럭 신호(bCK)를 플립 플롭에 인가함으로써 데이터 래칭의 신뢰도를 높일 수 있다.Meanwhile, a slew rate of the buffered clock signal bCK may be greater than a slew rate of the clock signal CK. Since the data signal is latched according to the active edge, the reliability of the flip-flop may be improved as the slew rate increases. According to an exemplary embodiment of the present disclosure, the reliability of data latching may be increased by applying the buffered clock signal bCK having a relatively high slew rate to the flip-flop instead of the clock signal CK.

도 9b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하기 위한 회로도이다. 도 9b를 참조하면, 플립 플롭(10a-3)은 슬레이브 래치(300a-2)를 포함할 수 있다. 도 3의 슬레이브 래치(300a)와 달리, 슬레이브 래치(300a-2)는 앤드 게이트(350) 및 노어 게이트(360)를 포함할 수 있다. 앤드 게이트(350)는 도 3의 낸드 게이트(310a)와 같이, 내부 출력 신호(Qm) 및 클럭 신호(CK)를 수신할 수 있다. 노어 게이트(360)는 앤드 게이트(350)의 출력 및 리셋 신호(RST)를 수신할 수 있다. 9B is a circuit diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 9B , the flip-flop 10a-3 may include a slave latch 300a-2. Unlike the slave latch 300a of FIG. 3 , the slave latch 300a - 2 may include an AND gate 350 and a NOR gate 360 . The AND gate 350 may receive the internal output signal Qm and the clock signal CK, like the NAND gate 310a of FIG. 3 . The NOR gate 360 may receive the output of the AND gate 350 and the reset signal RST.

리셋 신호(RST)가 논리 하이 레벨이면, 노어 게이트(360)의 출력은 논리 로우 레벨이 되고, 최종 신호(Q)는 논리 로우 레벨로 리셋될 수 있다.When the reset signal RST is at a logic high level, the output of the NOR gate 360 may be at a logic low level, and the final signal Q may be reset to a logic low level.

리셋 신호(RST)가 논리 로우 레벨이면, 노어 게이트(360)는 인버터로 동작할 수 있다. 따라서, 앤드 게이트(350) 및 노어 게이트(360)가 직렬로 연결됨으로써 도 3의 낸드 게이트(310a)처럼 동작할 수 있다.When the reset signal RST is at a logic low level, the NOR gate 360 may operate as an inverter. Accordingly, the AND gate 350 and the NOR gate 360 are connected in series to operate like the NAND gate 310a of FIG. 3 .

도 9c는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 9c를 참조하면, 플립 플롭(10a-4)은 제 12 P-타입 트랜지스터(P12)를 포함할 수 있다. 슬레이브 래치(300a-3)는 글리치 보호 회로(370) 및 인버터(380)를 포함할 수 있다. 9C is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 9C , the flip-flop 10a - 4 may include a twelfth P-type transistor P12. The slave latches 300a - 3 may include a glitch protection circuit 370 and an inverter 380 .

제12 P-타입 트랜지스터(P12)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있고, 소스 단은 공급 전원 노드와 연결될 수 있고, 드레인 단은 제6 노드(M6)와 연결될 수 있다.An internal output signal Qm may be input to a gate terminal of the twelfth P-type transistor P12 , a source terminal may be connected to a supply power node, and a drain terminal may be connected to the sixth node M6 .

도 13b 및 14b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, 내부 출력 신호(Qm)는 데이터 신호(D)를 반전시킨 논리 레벨을 갖고, 제2 내부 신호(CKb)는 데이터 신호(D)와 동일한 논리 레벨을 가질 수 있다.13B and 14B , when the clock signal CK has a logic high level, the internal output signal Qm has a logic level obtained by inverting the data signal D, and the second internal signal CKb is a data signal It may have the same logic level as (D).

도 9c를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)는 턴-온되고, 제5 노드(M5)의 제2 내부 신호(CKb)가 제6 노드(M6)를 통해 제2 N-타입 트랜지스터(N2)의 소스 단으로 입력될 수 있다. 한편, 제2 N-타입 트랜지스터(N2)는 클럭 신호(CK)에 의해 턴-온될 수 있으므로, 소스 단으로부터 전달되는 제2 내부 신호(CKb)가 제1 노드(M1)에 인가될 수 있다. , 클럭 신호(CK)가 논리 하이 레벨인 경우, 제2 내부 신호(CKb)는 데이터 신호(D)와 동일한 논리 레벨을 가질 수 있으므로, 제1 노드(M1)의 신호를 나타내는 제1 내부 신호(DCK)는 데이터 신호(D)와 동일한 논리 레벨을 가질 수 있다.Referring to FIG. 9C , when the clock signal CK is at the logic high level, the eighth N-type transistor N8 is turned on, and the second internal signal CKb of the fifth node M5 is It may be input to the source terminal of the second N-type transistor N2 through the node M6. Meanwhile, since the second N-type transistor N2 may be turned on by the clock signal CK, the second internal signal CKb transmitted from the source terminal may be applied to the first node M1 . , when the clock signal CK is at a logic high level, the second internal signal CKb may have the same logic level as the data signal D, so that the first internal signal ( DCK) may have the same logic level as that of the data signal D.

다만, 데이터 신호(D)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)의 문턱 전압에 의하여 제6 노드(M6)의 논리 레벨은 데이터 신호(D)의 레벨보다 낮아질 수 있다. 제6 노드(M6)의 레벨이 낮아지면 제1 내부 신호(DCK)의 논리 레벨도 낮아질 수 있으므로, 플립 플롭(10a-4)의 전반적인 동작에 에러가 발생할 수 있다. 즉, 제8 N-타입 트랜지스터(N8)의 문턱 전압에 의해 AOI31 논리 회로(220a)에 저전압이 인가될 수 있으므로, 플립 플롭(10a-4)은 저전압 동작을 수행할 수 있다.However, when the data signal D has a logic high level, the logic level of the sixth node M6 may be lower than the level of the data signal D due to the threshold voltage of the eighth N-type transistor N8 . When the level of the sixth node M6 is lowered, the logic level of the first internal signal DCK may also be lowered, and thus an error may occur in the overall operation of the flip-flop 10a - 4 . That is, since a low voltage may be applied to the AOI31 logic circuit 220a by the threshold voltage of the eighth N-type transistor N8 , the flip-flop 10a - 4 may perform a low voltage operation.

제12 P-타입 트랜지스터(P12)는 데이터 신호(D)가 논리 하이 레벨일 때 턴-온되므로, 제6 노드(M6)의 논리 레벨을 상승시킬 수 있다. 이에, 제1 내부 신호(DCK)의 논리 레벨도 논리 하이 레벨로 유지될 수 있으므로, 플립 플롭(10a-4)의 저전압 동작이 개선될 수 있다.Since the twelfth P-type transistor P12 is turned on when the data signal D has a logic high level, the logic level of the sixth node M6 may be increased. Accordingly, since the logic level of the first internal signal DCK may also be maintained at the logic high level, the low voltage operation of the flip-flop 10a - 4 may be improved.

글리치 보호 회로(370)는 제14 P-타입 트랜지스터(P14), 제12 N-타입 트랜지스터(N12) 및 제13 N-타입 트랜지스터(N13)를 포함할 수 있다.The glitch protection circuit 370 may include a fourteenth P-type transistor P14 , a twelfth N-type transistor N12 , and a thirteenth N-type transistor N13 .

도 13b 및 14b를 통해 후술되는 바와 같이, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 즉, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제14 P-타입 트랜지스터(P14)의 게이트 단에는 데이터 신호(D)가 입력될 수 있다. 또한, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)가 턴-온되므로, 제12 N-타입 트랜지스터(N12)의 게이트 단에는 데이터 신호(D)가 입력될 수 있다. 클럭 신호(CK)가 논리 하이 레벨인 경우, 제13 N-타입 트랜지스터(N13)는 턴-온되므로, 글리치 보호 회로(370)는 데이터 신호(D)가 제12 N-타입 트랜지스터(N12) 및 제14 P-타입 트랜지스터(P14)로 수신되는 인버터로 동작할 수 있다.As will be described later with reference to FIGS. 13B and 14B , when the clock signal CK has a logic high level, the second internal signal CKb may have the same logic level as the logic level of the data signal D. FIG. That is, when the clock signal CK has a logic high level, the data signal D may be input to the gate terminal of the fourteenth P-type transistor P14 . Also, when the clock signal CK is at a logic high level, the eighth N-type transistor N8 is turned on, so that the data signal D is inputted to the gate terminal of the twelfth N-type transistor N12. can When the clock signal CK is at a logic high level, the thirteenth N-type transistor N13 is turned on, and thus the glitch protection circuit 370 controls the data signal D to transmit the data signal D through the twelfth N-type transistor N12 and It may operate as an inverter received by the fourteenth P-type transistor P14.

다만, 데이터 신호(D)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)의 문턱 전압에 의하여 제6 노드(M6)의 논리 레벨은 데이터 신호(D)의 레벨보다 낮아질 수 있다. 제6 노드(M6)의 레벨이 낮아지면 제12 N-타입 트랜지스터(N12)가 턴-온되지 않을 수 있고, 글리치 보호 회로(370)는 인버터로 동작하지 않을 수 있다. 글리치 보호 회로(370)가 인버터로 동작하지 않는 경우, 출력 신호(QN)는 데이터 신호(D)의 인버팅된 값과 상이할 수 있으므로, 최종 신호(Q)에 글리치가 발생할 수 있다.However, when the data signal D has a logic high level, the logic level of the sixth node M6 may be lower than the level of the data signal D due to the threshold voltage of the eighth N-type transistor N8 . When the level of the sixth node M6 is lowered, the twelfth N-type transistor N12 may not be turned on, and the glitch protection circuit 370 may not operate as an inverter. When the glitch protection circuit 370 does not operate as an inverter, the output signal QN may be different from the inverted value of the data signal D, and thus a glitch may occur in the final signal Q.

전술된 바와 같이, 제12 P-타입 트랜지스터(P12)는 데이터 신호(D)가 논리 하이 레벨일 때 턴-온되므로, 제6 노드(M6)의 논리 레벨을 상승시킬 수 있다. 이에, 제12 N-타입 트랜지스터(N12)는 정상적으로 턴-온될 수 있고, 글리치 보호 회로(370)는 인버터로 동작할 수 있다. 즉, 제12 P-타입 트랜지스터(P12)가 글리치 보호 회로(370)에 안정적인 논리 하이 신호를 제공함으로써, 최종 신호(Q)에 발생할 수 있는 글리치를 방지할 수 있다.As described above, since the twelfth P-type transistor P12 is turned on when the data signal D has a logic high level, the logic level of the sixth node M6 may be increased. Accordingly, the twelfth N-type transistor N12 may be normally turned on, and the glitch protection circuit 370 may operate as an inverter. That is, since the twelfth P-type transistor P12 provides a stable logic high signal to the glitch protection circuit 370 , a glitch that may occur in the final signal Q may be prevented.

한편, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 논리 하이 레벨이므로, 제13 N-타입 트랜지스터(N13) 및 제14 P-타입 트랜지스터(P14)는 턴-오프될 수 있다. 또한, 인버터(380)는 클럭 신호(CK)가 논리 로우 레벨인 경우 인에이블되므로, 클럭 신호(CK)가 논리 로우 레벨일 때 최종 신호(Q)는 일정한 값으로 유지될 수 있다.Meanwhile, when the clock signal CK is at the logic low level, the second internal signal CKb is at the logic high level, so the thirteenth N-type transistor N13 and the fourteenth P-type transistor P14 are turned off. can be Also, since the inverter 380 is enabled when the clock signal CK is at the logic low level, the final signal Q may be maintained at a constant value when the clock signal CK is at the logic low level.

도 10a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 10a를 참조하면, 플립 플롭(10b)은 마스터 래치(200b) 및 슬레이브 래치(300b)를 포함할 수 있다. 10A is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 10A , the flip-flop 10b may include a master latch 200b and a slave latch 300b.

슬레이브 래치(300b)는 낸드 게이트(310b)를 포함할 수 있다. 낸드 게이트(310b)는 제9, 10 P-타입 트랜지스터들(P9, P10) 및 제8, 9 N-타입 트랜지스터들(N8, N9)을 포함할 수 있다.The slave latch 300b may include a NAND gate 310b. The NAND gate 310b may include ninth and ten P-type transistors P9 and P10 and eighth and ninth N-type transistors N8 and N9.

제9 P-타입 트랜지스터(P9)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있고, 소스 단은 공급 전원(VDD) 노드에 연결될 수 있고, 드레인 단은 제5 노드(M5)에 연결될 수 있다. 제10 P-타입 트랜지스터(P10)의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 소스 단은 공급 전원(VDD) 노드에 연결될 수 있고, 드레인 단은 제5 노드(M5)에 연결될 수 있다.An internal output signal Qm may be input to a gate terminal of the ninth P-type transistor P9 , a source terminal may be connected to a supply voltage node VDD, and a drain terminal to be connected to the fifth node M5 . can The clock signal CK may be input to the gate terminal of the tenth P-type transistor P10 , the source terminal may be connected to the supply power supply VDD node, and the drain terminal may be connected to the fifth node M5 . have.

제8 N-타입 트랜지스터(N8)의 게이트 단에는 클럭 신호(CK)가 입력될 수 있고, 소스 단은 제6 노드(M6)에 연결될 수 있고, 드레인 단은 제5 노드(M5)에 연결될 수 있다. 제9 N-타입 트랜지스터(N9)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있고, 소스 단은 접지 노드에 연결될 수 있고, 드레인 단은 제6 노드(M6)에 연결될 수 있다.The clock signal CK may be input to the gate terminal of the eighth N-type transistor N8 , the source terminal may be connected to the sixth node M6 , and the drain terminal may be connected to the fifth node M5 . have. An internal output signal Qm may be input to a gate terminal of the ninth N-type transistor N9 , a source terminal may be connected to a ground node, and a drain terminal may be connected to the sixth node M6 .

도 3의 낸드 게이트(310a)와 달리, 낸드 게이트(310b)의 내부 노드인 제6 노드(M6)의 논리 레벨은 마스터 래치(200b)로 피드백될 수 있다.Unlike the NAND gate 310a of FIG. 3 , the logic level of the sixth node M6 that is an internal node of the NAND gate 310b may be fed back to the master latch 200b.

마스터 래치(200b)는 지연 회로(100b)를 포함할 수 있다. 도 3의 지연 회로(100a)와 달리, 지연 회로(100b)는 낸드 게이트(130), 회로부(140) 및 인버터(150)를 포함할 수 있다. 낸드 게이트(130)는 스캔 인에이블 신호(SE), 스캔 입력 신호(SI)를 수신하고, 클럭 신호(CK)에 따라 인에이블될 수 있다. 낸드 게이트(130)의 출력은 제7 노드(M7)로 출력될 수 있다. 회로부(140)는 복수의 트랜지스터들(P11, N10, N11)을 포함할 수 있다. 제11 P-타입 트랜지스터(P11)의 게이트 단에는 제2 내부 신호(CKb)가 입력되고, 소스 단은 공급 전원(VDD) 노드에 연결되고, 드레인 단은 제7 노드(M7)에 연결될 수 있다. 제10 N-타입 트랜지스터(N10)의 게이트 단에는 클럭 신호(CK)가 입력될 수 있다. 제 11 N-타입 트랜지스터(N11)의 게이트 단은 슬레이브 래치(300b)의 내부 노드인 제6 노드(M6)와 연결될 수 있다. 도 13b 및 14b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제6 노드(M6)의 논리 레벨은 데이터 신호(D)와 동일한 논리 레벨일 수 있다. 또한, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제2 내부 신호(CKb)도 데이터 신호(D)와 동일한 논리 레벨일 수 있으므로, 회로부(140)는 인버터로 동작할 수 있다. 따라서, 회로부(140)는 데이터 신호(D)를 인버팅한 값을 출력할 수 있다. 결과적으로, 인버터(150)에 의해 제1 내부 신호(DCK)는 데이터 신호(D)와 동일한 논리 레벨을 가질 수 있다.The master latch 200b may include a delay circuit 100b. Unlike the delay circuit 100a of FIG. 3 , the delay circuit 100b may include a NAND gate 130 , a circuit unit 140 , and an inverter 150 . The NAND gate 130 may receive the scan enable signal SE and the scan input signal SI, and may be enabled according to the clock signal CK. The output of the NAND gate 130 may be output to the seventh node M7. The circuit unit 140 may include a plurality of transistors P11 , N10 , and N11 . The second internal signal CKb may be input to the gate terminal of the eleventh P-type transistor P11 , the source terminal may be connected to the supply power supply node VDD, and the drain terminal may be connected to the seventh node M7 . . The clock signal CK may be input to the gate terminal of the tenth N-type transistor N10 . A gate terminal of the eleventh N-type transistor N11 may be connected to a sixth node M6 that is an internal node of the slave latch 300b. 13B and 14B , when the clock signal CK has a logic high level, the logic level of the sixth node M6 may be the same logic level as that of the data signal D. Also, when the clock signal CK has a logic high level, the second internal signal CKb may also have the same logic level as the data signal D, so that the circuit unit 140 may operate as an inverter. Accordingly, the circuit unit 140 may output a value obtained by inverting the data signal D. As a result, the first internal signal DCK may have the same logic level as the data signal D by the inverter 150 .

도 10b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 10b를 참조하면, 도 10a의 플립 플롭(10b)과 달리, 플립 플롭(10b-2)은 제12 P-타입 트랜지스터(P12)를 더 포함할 수 있다. 제12 P-타입 트랜지스터(P12)의 게이트 단에는 내부 출력 신호((Qm)가 입력될 수 있고, 소스 단은 공급 전원 노드와 연결될 수 있고, 드레인 단은 제10 노드(M10)와 연결될 수 있다. 10B is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 10B , unlike the flip-flop 10b of FIG. 10A , the flip-flop 10b - 2 may further include a twelfth P-type transistor P12 . An internal output signal Qm may be input to a gate terminal of the twelfth P-type transistor P12 , a source terminal may be connected to a supply power node, and a drain terminal may be connected to the tenth node M10 . .

도 10b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)는 턴-온되고, 제5 노드(M5)의 제2 내부 신호(CKb)가 제6 노드(M6)를 통해 제11 N-타입 트랜지스터(N11)의 게이트 단으로 입력될 수 있다. 다만, 데이터 신호(D)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)의 문턱 전압에 의하여 제6 노드(M6)의 논리 레벨은 데이터 신호(D)의 레벨보다 낮아질 수 있다. 제6 노드(M6)의 레벨이 낮아지면 제11 N-타입 트랜지스터(N11)가 턴-온되지 않을 수 있고, 회로부(140)는 인버터로 동작하지 않을 수 있다.Referring to FIG. 10B , when the clock signal CK is at a logic high level, the eighth N-type transistor N8 is turned on, and the second internal signal CKb of the fifth node M5 is It may be input to the gate terminal of the eleventh N-type transistor N11 through the node M6. However, when the data signal D has a logic high level, the logic level of the sixth node M6 may be lower than the level of the data signal D due to the threshold voltage of the eighth N-type transistor N8 . When the level of the sixth node M6 is lowered, the eleventh N-type transistor N11 may not be turned on, and the circuit unit 140 may not operate as an inverter.

제12 P-타입 트랜지스터(P12)는 데이터 신호(D)가 논리 하이 레벨일 때 턴-온되므로, 제6 노드(M6)의 논리 레벨을 상승시킬 수 있다. 이에, 제11 N-타입 트랜지스터(N11)는 정상적으로 턴-온될 수 있고, 회로부(140)는 인버터로 동작할 수 있다. 즉, 제12 P-타입 트랜지스터(P2)가 회로부(140)에 안정적인 논리 하이 신호를 제공함으로써, 회로부(140)가 정상적인 인버터로 동작할 수 있다.Since the twelfth P-type transistor P12 is turned on when the data signal D has a logic high level, the logic level of the sixth node M6 may be increased. Accordingly, the eleventh N-type transistor N11 may be normally turned on, and the circuit unit 140 may operate as an inverter. That is, since the twelfth P-type transistor P2 provides a stable logic high signal to the circuit unit 140 , the circuit unit 140 may operate as a normal inverter.

도 10c는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 10c를 참조하면, 플립 플롭(10b-3)은 슬레이브 래치(300b-2)를 포함할 수 있고, 슬레이브 래치(300b-2)는 리셋 신호(RST)에 의해 리셋되는 낸드 게이트(310b-2)를 포함할 수 있다. 낸드 게이트(310b-2)는 리셋 트랜지스터들(P13, N12)을 포함할 수 있다. 10C is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 10C , the flip-flop 10b-3 may include a slave latch 300b-2, and the slave latch 300b-2 is a NAND gate 310b-2 reset by a reset signal RST. ) may be included. The NAND gate 310b - 2 may include reset transistors P13 and N12 .

제13 P-타입 트랜지스터(P13)의 게이트 단에는 리셋 신호(RST)가 입력될 수 있고, 소스 단은 공급 전원(VDD) 노드에 연결될 수 있고, 드레인 단은 제8 노드(M8)에 연결될 수 있다. 제9 P-타입 트랜지스터(P9)의 소스 단은 제8 노드(M8)에 연결되고, 드레인 단은 제5 노드(M5)에 연결될 수 있다. 제10 P-타입 트랜지스터(P10)의 소스 단은 제8 노드(M8)에 연결되고, 드레인 단은 제5 노드(M5)에 연결될 수 있다. 리셋 신호(RST)가 논리 하이 레벨인 경우, 제13 P-타입 트랜지스터(P13)는 턴-온되므로, 제9 및 10 P-타입 트랜지스터(P9, P10)의 게이트 단에 인가되는 신호와 관계 없이 제9 노드(M9)는 풀-업되지 않을 수 있다. 리셋 신호(RST)가 논리 로우 레벨인 경우, 낸드 게이트(310b-2)의 풀-업부는 실질적으로 도 10a, 10b의 낸드 게이트(310b)의 풀-업부와 동일하게 동작할 수 있다.A reset signal RST may be input to a gate terminal of the thirteenth P-type transistor P13 , a source terminal may be connected to the supply voltage VDD node, and a drain terminal may be connected to the eighth node M8 . have. A source terminal of the ninth P-type transistor P9 may be connected to the eighth node M8 , and a drain terminal of the ninth P-type transistor P9 may be connected to the fifth node M5 . A source terminal of the tenth P-type transistor P10 may be connected to the eighth node M8 , and a drain terminal of the tenth P-type transistor P10 may be connected to the fifth node M5 . When the reset signal RST is at a logic high level, the thirteenth P-type transistor P13 is turned on, so regardless of the signals applied to the gate terminals of the ninth and tenth P-type transistors P9 and P10 , the thirteenth P-type transistor P13 is turned on. The ninth node M9 may not be pulled-up. When the reset signal RST is at a logic low level, the pull-up portion of the NAND gate 310b - 2 may operate substantially the same as the pull-up portion of the NAND gate 310b of FIGS. 10A and 10B .

제12 N-타입 트랜지스터(N12)의 게이트 단에는 리셋 신호(RST)가 입력될 수 있다. 리셋 신호(RST)가 논리 로우 레벨인 경우, 턴-온된 제12 N-타입 트랜지스터(N12)에 의해 제5 노드(M5)가 디스차지되므로 제2 내부 신호(CKb)는 논리 로우 레벨이 될 수 있다. 제2 내부 신호(CKb)가 논리 로우 레벨인 경우, OAI32 논리 회로(320)에 의해 최종 신호(Q)는 논리 하이 레벨이 되므로, 플립 플롭(10b-3)은 리셋될 수 있다. 리셋 신호(RST)가 논리 로우 레벨인 경우, 낸드 게이트(310b-2)의 풀-다운부는 실질적으로 도 10a, 10b의 낸드 게이트(310b)의 풀-다운부와 동일하게 동작할 수 있다. A reset signal RST may be input to a gate terminal of the twelfth N-type transistor N12 . When the reset signal RST is at the logic low level, since the fifth node M5 is discharged by the turned-on twelfth N-type transistor N12 , the second internal signal CKb may be at the logic low level. have. When the second internal signal CKb is at the logic low level, the final signal Q becomes the logic high level by the OAI32 logic circuit 320 , and thus the flip-flop 10b - 3 may be reset. When the reset signal RST is at a logic low level, the pull-down portion of the NAND gate 310b - 2 may operate substantially the same as the pull-down portion of the NAND gate 310b of FIGS. 10A and 10B .

도 10d는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 10d를 참조하면, 플립 플롭(10b-4)은 슬레이브 래치(300b-3)를 포함할 수 있고, 슬레이브 래치(300b-3)는 글리치 보호 회로(370) 및 인버터(380)를 포함할 수 있다. 10D is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 10D , the flip-flop 10b-4 may include a slave latch 300b-3, and the slave latch 300b-3 may include a glitch protection circuit 370 and an inverter 380. have.

도 13b 및 도 14b를 통해 후술되는 바와 같이, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 즉, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제14 P-타입 트랜지스터(P14)의 게이트 단에는 데이터 신호(D)가 입력될 수 있다. 또한, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제8 N-타입 트랜지스터(N8)가 턴-온되므로, 제12 N-타입 트랜지스터(N12)의 게이트 단에는 데이터 신호(D)가 입력될 수 있다. 클럭 신호(CK)가 논리 하이 레벨인 경우, 제13 N-타입 트랜지스터(N13)는 턴-온되므로, 글리치 보호 회로(370)는 데이터 신호(D)가 제12 N-타입 트랜지스터(N12) 및 제14 P-타입 트랜지스터(P14)로 수신되는 인버터로 동작할 수 있다.As will be described later with reference to FIGS. 13B and 14B , when the clock signal CK has a logic high level, the second internal signal CKb may have the same logic level as the logic level of the data signal D. FIG. That is, when the clock signal CK has a logic high level, the data signal D may be input to the gate terminal of the fourteenth P-type transistor P14 . Also, when the clock signal CK is at a logic high level, the eighth N-type transistor N8 is turned on, so that the data signal D is inputted to the gate terminal of the twelfth N-type transistor N12. can When the clock signal CK is at a logic high level, the thirteenth N-type transistor N13 is turned on, and thus the glitch protection circuit 370 controls the data signal D to transmit the data signal D through the twelfth N-type transistor N12 and It may operate as an inverter received by the fourteenth P-type transistor P14.

도 10b를 참조하여 전술된 바와 같이, 제12 P-타입 트랜지스터(P12)는 데이터 신호(D)가 논리 하이 레벨일 때 턴-온되므로, 제6 노드(M6)의 논리 레벨을 상승시킬 수 있다. 이에, 제12 N-타입 트랜지스터(N12)는 정상적으로 턴-온될 수 있고, 글리치 보호 회로(370)는 인버터로 동작할 수 있다. 즉, 제12 P-타입 트랜지스터(P2)가 글리치 보호 회로(370)에 안정적인 논리 하이 신호를 제공함으로써, 최종 신호(Q)에 발생할 수 있는 글리치를 방지할 수 있다.As described above with reference to FIG. 10B , since the twelfth P-type transistor P12 is turned on when the data signal D is at a logic high level, the logic level of the sixth node M6 may be increased. . Accordingly, the twelfth N-type transistor N12 may be normally turned on, and the glitch protection circuit 370 may operate as an inverter. That is, since the twelfth P-type transistor P2 provides a stable logic high signal to the glitch protection circuit 370 , a glitch that may occur in the final signal Q may be prevented.

도 10e는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 10e를 참조하면, 플립 플롭(10b-5)은 슬레이브 래치(300b-4)를 포함할 수 있고, 슬레이브 래치(300b-4)는 도 10c를 참조하여 전술된 리셋 신호(RST)에 의해 리셋되는 낸드 게이트(310b-2)를 포함할 수 있다. 낸드 게이트(310b-2)는 리셋 트랜지스터들(P13, N12)을 포함할 수 있다. 10E is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 10E , the flip-flop 10b-5 may include a slave latch 300b-4, and the slave latch 300b-4 is reset by the reset signal RST described above with reference to FIG. 10C. A NAND gate 310b - 2 may be included. The NAND gate 310b - 2 may include reset transistors P13 and N12 .

도 10e는 도 10d를 통해 전술된 글리치 보호 회로(370) 및 제12 P-타입 트랜지스터(P12)를 포함하므로 최종 신호(Q)에 발생하는 글리치를 방지할 수 있고, 도 10c를 통해 전술된 낸드 게이트(310b-2)를 포함하므로 리셋 신호(RST)에 따라 최종 신호(Q)를 리셋할 수 있다.FIG. 10E includes the glitch protection circuit 370 and the twelfth P-type transistor P12 described above with reference to FIG. 10D , so that a glitch occurring in the final signal Q can be prevented, and the NAND described above with reference to FIG. 10C Since the gate 310b - 2 is included, the final signal Q may be reset according to the reset signal RST.

도 11은 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 11을 참조하면, 플립 플롭(10d)은 클럭 인버터(600)를 포함할 수 있다. 클럭 인버터(600)는 클럭 신호(CK)를 수신하고, 반전된 클럭 신호(nCK)를 출력할 수 있다. 플립 플롭(10d)은 마스터 래치(200d) 및 슬레이브 래치(300d)를 포함할 수 있고, 마스터 래치(200d)는 지연 회로(100d)를 포함할 수 있다. 11 is a view for explaining a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 11 , the flip-flop 10d may include a clock inverter 600 . The clock inverter 600 may receive the clock signal CK and output the inverted clock signal nCK. The flip-flop 10d may include a master latch 200d and a slave latch 300d, and the master latch 200d may include a delay circuit 100d.

도 3의 지연 회로(100a)와 달리, 지연 회로(100d)는 제1 OAI21 논리 회로(110d) 및 제2 OAI21 논리 회로(120d)를 포함할 수 있다. 제1 OAI21 논리 회로(110d)는 오어 게이트(111d) 및 낸드 게이트(112d)를 포함할 수 있다. 오어 게이트(111d)는 스캔 입력 신호(SI) 및 반전된 스캔 인에이블 신호(nSE)를 수신할 수 있다. 낸드 게이트(112d)는 오어 게이트(111d)의 출력 신호 및 반전된 클럭 신호(nCK)를 수신하고, 중간 신호(F)를 출력할 수 있다. 제2 OAI21 논리 회로(120d)는 오어 게이트(121d) 및 낸드 게이트(122d)를 포함할 수 있다. 오어 게이트(121d)는 내부 출력 신호(Qm) 및 반전된 클럭 신호(nCK)를 수신할 수 있다. 낸드 게이트(122d)는 오어 게이트(121d)의 출력 신호 및 중간 신호(F)를 수신하고, 제1 내부 신호(DCK)를 출력할 수 있다.Unlike the delay circuit 100a of FIG. 3 , the delay circuit 100d may include a first OAI21 logic circuit 110d and a second OAI21 logic circuit 120d. The first OAI21 logic circuit 110d may include an OR gate 111d and a NAND gate 112d. The OR gate 111d may receive the scan input signal SI and the inverted scan enable signal nSE. The NAND gate 112d may receive the output signal of the OR gate 111d and the inverted clock signal nCK, and may output the intermediate signal F. The second OAI21 logic circuit 120d may include an OR gate 121d and a NAND gate 122d. The OR gate 121d may receive the internal output signal Qm and the inverted clock signal nCK. The NAND gate 122d may receive the output signal and the intermediate signal F of the OR gate 121d and may output the first internal signal DCK.

도 3의 마스터 래치(200a)와 달리, 마스터 래치(200d)는 OAI31 논리 회로(220d)를 포함할 수 있다. OAI31 논리 회로(220d)는 오어 게이트(221d) 및 낸드 게이트(222d)를 포함할 수 있다. 오어 게이트(221d)는 제2 내부 신호(CKb), 반전된 스캔 인에이블 신호(nSE) 및 데이터 신호(D)를 수신할 수 있다. 낸드 게이트(222d)는 오어 게이트(221d)의 출력 신호 및 제1 내부 신호(DCK)를 수신하고, 내부 출력 신호(Qm)를 출력할 수 있다.Unlike the master latch 200a of FIG. 3 , the master latch 200d may include an OAI31 logic circuit 220d. The OAI31 logic circuit 220d may include an OR gate 221d and a NAND gate 222d. The OR gate 221d may receive the second internal signal CKb, the inverted scan enable signal nSE, and the data signal D. The NAND gate 222d may receive the output signal of the OR gate 221d and the first internal signal DCK, and may output the internal output signal Qm.

도 3의 슬레이브 래치(300a)와 달리, 슬레이브 래치(300d)는 제2 내부 신호(CKb)를 출력하는 노어 게이트(310d)를 포함할 수 있다. 노어 게이트(310d)는 반전된 클럭 신호(nCK) 및 내부 출력 신호(Qm)를 수신하고, 제2 내부 신호(CKb)를 출력할 수 있다. 도 3의 슬레이브 래치(300a)와 달리, 슬레이브 래치(300d)는 AOI21 논리 회로(320d)를 포함할 수 있다. AOI 논리 회로(320d)를 앤드 게이트(321d) 및 노어 게이트(322d)를 포함할 수 있다. 앤드 게이트(321d)는 반전된 클럭 신호(nCK) 및 반전 신호(Qi)를 수신할 수 있다. 노어 게이트(322d)는 앤드 게이트(321d)의 출력 신호 및 제2 내부 신호(CKb)를 수신하고, 출력 신호(QN)를 출력할 수 있다. 제3 인버터(340)는 출력 신호(QN)를 수신하고, 출력 신호(QN)를 인버팅함으로써 최종 신호(Q)를 출력할 수 있다. Unlike the slave latch 300a of FIG. 3 , the slave latch 300d may include a NOR gate 310d that outputs the second internal signal CKb. The NOR gate 310d may receive the inverted clock signal nCK and the internal output signal Qm, and may output the second internal signal CKb. Unlike the slave latch 300a of FIG. 3 , the slave latch 300d may include an AOI21 logic circuit 320d. The AOI logic circuit 320d may include an AND gate 321d and a NOR gate 322d. The AND gate 321d may receive the inverted clock signal nCK and the inverted signal Qi. The NOR gate 322d may receive the output signal of the AND gate 321d and the second internal signal CKb, and may output the output signal QN. The third inverter 340 may receive the output signal QN and output the final signal Q by inverting the output signal QN.

도 12a는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 구체적으로, 도 12a는 반전된 클럭 신호(nCK)를 사용하는 플립 플롭(10d-2)을 설명하는 도면이다. 도 12a의 설명 중 도 1 내지 도 11을 참조하여 전술된 내용은 생략될 수 있다. 도 12a를 참조하면, 플립 플롭(10d-2)은 마스터 래치(200d-2) 및 슬레이브 래치(300d-2)를 포함할 수 있다. 12A is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Specifically, FIG. 12A is a view for explaining the flip-flop 10d-2 using the inverted clock signal nCK. In the description of FIG. 12A , the contents described above with reference to FIGS. 1 to 11 may be omitted. Referring to FIG. 12A , the flip-flop 10d-2 may include a master latch 200d-2 and a slave latch 300d-2.

마스터 래치(200d-2)는 지연 회로(100d-2)를 포함할 수 있다. 도 11의 지연 회로(100d)와 달리, 지연 회로(100d-2)는 노어 게이트(130d), 회로부(140d) 및 인버터(150)를 포함할 수 있다. 노어 게이트(130d)는 반전된 스캔 인에이블 신호(nSE), 스캔 입력 신호(SI)를 수신하고, 반전된 클럭 신호(nCK)에 따라 인에이블될 수 있다. 노어 게이트(130d)의 출력은 제1 노드(M1d)로 출력될 수 있다. 회로부(140d)는 복수의 트랜지스터들(P1d, P2d, N1d)을 포함할 수 있다. 제1 N-타입 트랜지스터(N1d)의 게이트 단에는 제2 내부 신호(CKb)가 입력되고, 소스 단은 접지 노드에 연결되고, 드레인 단은 제1 노드(M1d)에 연결될 수 있다. 제1 P-타입 트랜지스터(P1d)의 게이트 단에는 반전된 클럭 신호(nCK)가 입력될 수 있다. 제2 P-타입 트랜지스터(P2d)의 게이트 단은 슬레이브 래치(300d-2)의 내부 노드인 제2 노드(M2d)와 연결됨으로써 제2 노드(M2d)의 글리치 보호 신호(GP)가 인가될 수 있다. 도 12a를 참조하여 후술되는 바와 같이, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 또한, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제3 P-타입 트랜지스터(P3d)가 턴-온됨으로써 제2 노드(M2d)의 글리치 신호(GP)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 따라서, 회로부(140d)는 인버터로 동작할 수 있다. 즉, 회로부(140d)는 데이터 신호(D)를 인버팅한 값을 출력할 수 있다. 결과적으로, 지연 회로(100d-2)에 의해 제1 내부 신호(DCK)는 데이터 신호(D)와 동일한 논리 레벨을 가질 수 있다.The master latch 200d - 2 may include a delay circuit 100d - 2 . Unlike the delay circuit 100d of FIG. 11 , the delay circuit 100d - 2 may include a NOR gate 130d, a circuit unit 140d, and an inverter 150 . The NOR gate 130d may receive the inverted scan enable signal nSE and the scan input signal SI, and may be enabled according to the inverted clock signal nCK. The output of the NOR gate 130d may be output to the first node M1d. The circuit unit 140d may include a plurality of transistors P1d, P2d, and N1d. The second internal signal CKb may be input to a gate terminal of the first N-type transistor N1d, a source terminal may be connected to a ground node, and a drain terminal may be connected to the first node M1d. The inverted clock signal nCK may be input to the gate terminal of the first P-type transistor P1d. The gate terminal of the second P-type transistor P2d is connected to the second node M2d, which is an internal node of the slave latch 300d-2, so that the glitch protection signal GP of the second node M2d may be applied. have. As will be described later with reference to FIG. 12A , when the clock signal CK has a logic low level, the second internal signal CKb may have the same logic level as the logic level of the data signal D. As shown in FIG. In addition, when the clock signal CK is at the logic low level, the third P-type transistor P3d is turned on so that the glitch signal GP of the second node M2d is at the logic level of the data signal D and can be the same. Accordingly, the circuit unit 140d may operate as an inverter. That is, the circuit unit 140d may output a value obtained by inverting the data signal D . As a result, the first internal signal DCK may have the same logic level as the data signal D by the delay circuit 100d - 2 .

슬레이브 래치(300d-2)는 노어 게이트(310d), 글리치 보호 회로(350d) 및 제5 N-타입 트랜지스터(N5d)를 포함할 수 있다. 제5 N-타입 트랜지스터(N5d)의 게이트 단에는 내부 출력 신호(Qm)가 입력될 수 있고, 소스 단은 접지 노드와 연결될 수 있고, 드레인 단은 제2 노드(M2d)와 연결될 수 있다.The slave latch 300d - 2 may include a NOR gate 310d, a glitch protection circuit 350d, and a fifth N-type transistor N5d. An internal output signal Qm may be input to a gate terminal of the fifth N-type transistor N5d, a source terminal may be connected to a ground node, and a drain terminal may be connected to the second node M2d.

클럭 신호(CK)가 논리 하이 레벨인 경우, 제3 N-타입 트랜지스터(N3d)에 의해 제2 내부 신호(CKb)는 논리 로우 레벨일 수 있다. 제2 내부 신호(CKb)가 논리 로우 레벨인 경우, 노멀 동작 모드(SE=0)에서, OAI31 논리 회로(220d)에 의해 내부 출력 신호(Qm)는 데이터 신호(D)를 반전시킨 논리 레벨을 가질 수 있다. 즉, 클럭 신호(CK)가 논리 하이 레벨인 경우, 데이터 신호(D)의 반전된 논리 레벨은 내부 출력 신호(Qm)에 래치될 수 있다.When the clock signal CK has a logic high level, the second internal signal CKb may have a logic low level due to the third N-type transistor N3d. When the second internal signal CKb is at the logic low level, in the normal operation mode (SE=0), the internal output signal Qm by the OAI31 logic circuit 220d has a logic level obtained by inverting the data signal D can have That is, when the clock signal CK has a logic high level, the inverted logic level of the data signal D may be latched to the internal output signal Qm.

클럭 신호(CK)가 논리 로우 레벨로 천이되는 경우, 노어 게이트(310d)는 내부 출력 신호(Qm)를 입력으로 하는 인버터로 동작할 수 있다. 따라서, 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다. 또한, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제3 P-타입 트랜지스터(P3d)에 의해 제2 노드(M2d)는 제3 노드(M3d)의 논리 레벨과 동일해질 수 있다. 즉, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 노드(M2d)는 데이터 신호(D)의 논리 레벨과 동일할 수 있다.When the clock signal CK transitions to the logic low level, the NOR gate 310d may operate as an inverter that receives the internal output signal Qm as an input. Accordingly, the second internal signal CKb may have the same logic level as the data signal D. FIG. Also, when the clock signal CK has a logic low level, the second node M2d may have the same logic level as the logic level of the third node M3d by the third P-type transistor P3d. That is, when the clock signal CK has a logic low level, the second node M2d may have the same logic level as the logic level of the data signal D. FIG.

한편, 데이터 신호(D)가 논리 로우 레벨인 경우, 제4 P-타입 트랜지스터(P4d)의 문턱 전압에 의하여 제2 노드(M2d)의 논리 레벨은 데이터 신호(D)의 레벨보다 높아질 수 있다. 제2 노드(M2d)의 레벨이 높아지면 제2 P-타입 트랜지스터(P2d)가 턴-온되지 않을 수 있고, 회로부(140d)는 인버터로 동작하지 않을 수 있다.Meanwhile, when the data signal D has a logic low level, the logic level of the second node M2d may be higher than the level of the data signal D due to the threshold voltage of the fourth P-type transistor P4d. When the level of the second node M2d increases, the second P-type transistor P2d may not be turned on, and the circuit unit 140d may not operate as an inverter.

본 개시의 예시적 실시 예에 따른 제5 N-타입 트랜지스터(N5d)는, 클럭 신호(CK)가 논리 하이 레벨이고, 데이터 신호(D)가 논리 로우 레벨(즉, 내부 출력 신호 Qm는 논리 하이 레벨)일 때 턴-온되므로, 제2 노드(M2d)의 논리 레벨을 하강시킬 수 있다. 이에, 제2 P-타입 트랜지스터(P2d)는 정상적으로 턴-온될 수 있고, 회로부(140d)는 인버터로 동작할 수 있다. 즉, 제5 N-타입 트랜지스터(N5d)가 회로부(140d)에 안정적인 논리 로우 신호를 제공함으로써, 회로부(140d)가 정상적인 인버터로 동작할 수 있다.In the fifth N-type transistor N5d according to an exemplary embodiment of the present disclosure, the clock signal CK is at a logic high level and the data signal D is at a logic low level (ie, the internal output signal Qm is at a logic high level). level), so that the logic level of the second node M2d may be lowered. Accordingly, the second P-type transistor P2d may be normally turned on, and the circuit unit 140d may operate as an inverter. That is, since the fifth N-type transistor N5d provides a stable logic low signal to the circuit unit 140d, the circuit unit 140d may operate as a normal inverter.

한편, 글리치 보호 회로(350d)는 제4 N-타입 트랜지스터(N4d), 제5 P-타입 트랜지스터(P5d) 및 제6 P-타입 트랜지스터(P6d)를 포함할 수 있다.Meanwhile, the glitch protection circuit 350d may include a fourth N-type transistor N4d, a fifth P-type transistor P5d, and a sixth P-type transistor P6d.

클럭 신호(CK)가 논리 하이레벨인 경우, 제2 내부 신호(CKb)는 데이터 신호(D)의 논리 레벨과 동일하므로, 글리치 보호 회로(350d)는 데이터 신호(D)를 수신하는 인버터로 동작할 수 있다.When the clock signal CK has a logic high level, the second internal signal CKb has the same logic level as the logic level of the data signal D, so the glitch protection circuit 350d operates as an inverter that receives the data signal D. can do.

다만, 데이터 신호(D)가 논리 로우 레벨인 경우, 제4 P-타입 트랜지스터(N4d)의 문턱 전압에 의하여 제2 노드(M2d)의 논리 레벨은 데이터 신호(D)의 레벨보다 높아질 수 있다. 제2 노드(M2d)의 레벨이 높아지면 제6 P-타입 트랜지스터(P6d)가 턴-온되지 않을 수 있고, 글리치 보호 회로(350d)는 인버터로 동작하지 않을 수 있다. 글리치 보호 회로(350d)가 인버터로 동작하지 않는 경우, 출력 신호(QN)는 데이터 신호(D)의 인버팅된 값과 상이할 수 있으므로, 최종 신호(Q)에 글리치가 발생할 수 있다.However, when the data signal D has a logic low level, the logic level of the second node M2d may be higher than the level of the data signal D due to the threshold voltage of the fourth P-type transistor N4d. When the level of the second node M2d increases, the sixth P-type transistor P6d may not be turned on, and the glitch protection circuit 350d may not operate as an inverter. When the glitch protection circuit 350d does not operate as an inverter, the output signal QN may be different from the inverted value of the data signal D, and thus a glitch may occur in the final signal Q.

전술된 바와 같이, 제5 N-타입 트랜지스터(N5d)는 데이터 신호(D)가 논리 로우 레벨일 때 턴-온되므로, 제2 노드(M2d)의 논리 레벨을 하강시킬 수 있다. 이에, 제6 P-타입 트랜지스터(P6d)는 정상적으로 턴-온될 수 있고, 글리치 보호 회로(350d)는 인버터로 동작할 수 있다. 즉, 제5 N-타입 트랜지스터(N5d)가 글리치 보호 회로(350d)에 안정적인 논리 로우 신호를 제공함으로써, 최종 신호(Q)에 발생할 수 있는 글리치를 방지할 수 있다.As described above, since the fifth N-type transistor N5d is turned on when the data signal D has a logic low level, the logic level of the second node M2d may be decreased. Accordingly, the sixth P-type transistor P6d may be normally turned on, and the glitch protection circuit 350d may operate as an inverter. That is, since the fifth N-type transistor N5d provides a stable logic low signal to the glitch protection circuit 350d, a glitch that may occur in the final signal Q may be prevented.

도 12b는 본 개시의 예시적 실시 예에 따른 플립 플롭을 설명하는 도면이다. 도 12b를 참조하면, 플립 플롭(10d-3)은 제1 노어 게이트(150d-2) 및 제2 노어 게이트(330d-2)를 포함할 수 있다. 12B is a diagram illustrating a flip-flop according to an exemplary embodiment of the present disclosure. Referring to FIG. 12B , the flip-flop 10d-3 may include a first NOR gate 150d-2 and a second NOR gate 330d-2.

제1 노어 게이트(150d-2)는 회로부(140d)의 출력 및 리셋 신호(RST)를 수신하고, 제1 내부 신호(DCK)를 출력할 수 있다. 리셋 신호(RST)가 논리 하이 레벨인 경우, 내부 출력 신호(Qm)는 논리 하이 레벨로 리셋될 수 있다.The first NOR gate 150d - 2 may receive the output of the circuit unit 140d and the reset signal RST, and may output the first internal signal DCK. When the reset signal RST is at the logic high level, the internal output signal Qm may be reset to the logic high level.

제2 노어 게이트(330d-2)는 출력 신호(QN) 및 리셋 신호(RST)를 수신하고, 반전된 출력 신호(QM)를 출력할 수 있다. 리셋 신호(RST)가 논리 하이 레벨인 경우, 최종 신호(Q)는 논리 로우 레벨로 리셋될 수 있다.The second NOR gate 330d - 2 may receive the output signal QN and the reset signal RST, and may output an inverted output signal QM. When the reset signal RST has a logic high level, the final signal Q may be reset to a logic low level.

도 13a 및 도 13b는 본 개시의 예시적 실시 예에 따른 플립 플롭의 정상 동작 모드를 설명하기 위한 회로도이다. 구체적으로, 도 13a는 클럭 신호(CK)가 논리 로우 레벨일 때 플립 플롭(10a)의 정상 동작 모드를 설명하는 도면이다. 도 13b는 클럭 신호(CK)가 논리 하이 레벨일 때 플립 플롭(10a)의 정상 동작 모드를 설명하는 도면이다. 13A and 13B are circuit diagrams for explaining a normal operation mode of a flip-flop according to an exemplary embodiment of the present disclosure. Specifically, FIG. 13A is a diagram illustrating a normal operation mode of the flip-flop 10a when the clock signal CK is at a logic low level. 13B is a view for explaining a normal operation mode of the flip-flop 10a when the clock signal CK is at a logic high level.

도 13a 및 도 13b를 참조하면, 스캔 인에이블 신호(SE)가 논리 로우 레벨인 경우 플립 플롭은 정상 동작 모드로 동작할 수 있다. 클럭 신호(CK)는 논리 로우 레벨에서 논리 하이 레벨로 천이되는 것으로 가정한다. 구체적으로, 도 13a에서, 클럭 신호(CK)가 논리 로우 레벨일 때 마스터 래치(200)에 제1 데이터 신호(D1)가 인가되고, 도 13b에서, 클럭 신호(CK)가 논리 하이 레벨일 때 마스터 래치(200)에 제2 데이터 신호(D2)가 인가되는 것으로 가정한다. 구체적으로, 클럭 신호(CK)가 천이되는 시점부터 셋업 시간이 도과한 후에 제2 데이터 신호(D2)가 마스터 래치(200)에 인가되는 것으로 가정한다. 본 명세서에서, 논리 로우 레벨은 0으로 표현될 수 있고, 논리 하이 레벨은 1로 표현될 수 있다. 13A and 13B , when the scan enable signal SE is at a logic low level, the flip-flop may operate in a normal operation mode. It is assumed that the clock signal CK transitions from a logic low level to a logic high level. Specifically, in FIG. 13A , the first data signal D1 is applied to the master latch 200 when the clock signal CK is at a logic low level, and in FIG. 13B , when the clock signal CK is at a logic high level It is assumed that the second data signal D2 is applied to the master latch 200 . In detail, it is assumed that the second data signal D2 is applied to the master latch 200 after a setup time has elapsed from a time point at which the clock signal CK is transitioned. In this specification, a logic low level may be expressed as 0, and a logic high level may be expressed as 1.

도 13a를 참조하면, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제1 내부 신호(DCK)는 지연 회로(100)에 의해 논리 로우 레벨일 수 있다. 제1 내부 신호(DCK)는 클럭 신호(CK)보다 지연 시간(td)만큼 지연되는 신호일 수 있다.Referring to FIG. 13A , when the clock signal CK is at the logic low level, the first internal signal DCK may be at the logic low level by the delay circuit 100 . The first internal signal DCK may be delayed from the clock signal CK by the delay time td.

도 13a를 참조하면, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 낸드 게이트(310)에 의해 논리 하이 레벨일 수 있다.Referring to FIG. 13A , when the clock signal CK has a logic low level, the second internal signal CKb may have a logic high level by the NAND gate 310 .

제1 내부 신호(DCK)가 논리 로우 레벨이고, 제2 내부 신호(CKb)가 논리 하이레벨이므로, AOI31 논리 회로(220)는 제1 데이터 신호(D1)를 수신하고 제1 데이터 신호(D1)를 반전시킴으로써 내부 출력 신호(Qm)를 출력하는 인버터로 동작할 수 있다. 즉, 제1 내부 신호(DCK)가 논리 로우 레벨로 유지되는 동안, 마스터 래치(200)는 제1 데이터 신호(D1)를 수신하고, 반전된 제1 데이터 신호(D1N)를 내부 출력 신호(Qm)로서 출력할 수 있다.Since the first internal signal DCK is at a logic low level and the second internal signal CKb is at a logic high level, the AOI31 logic circuit 220 receives the first data signal D1 and receives the first data signal D1 By inverting , it can operate as an inverter that outputs the internal output signal Qm. That is, while the first internal signal DCK is maintained at the logic low level, the master latch 200 receives the first data signal D1 and converts the inverted first data signal D1N to the internal output signal Qm. ) can be printed as

도 13a를 참조하면, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제2 내부 신호(CKb)는 논리 하이 레벨이므로, OAI21 논리 회로(320)는 반전 신호(Qi)를 수신하는 인버터로 동작할 수 있다. 즉, 클럭 신호(CK)가 논리 로우 레벨인 경우, 슬레이브 래치(300)는 기존의 최종 신호(Q-)를 유지할 수 있다.Referring to FIG. 13A , when the clock signal CK is at the logic low level, the second internal signal CKb is at the logic high level, so the OAI21 logic circuit 320 operates as an inverter receiving the inverted signal Qi. can That is, when the clock signal CK is at a logic low level, the slave latch 300 may maintain the existing final signal Q−.

결론적으로, 클럭 신호(CK)가 논리 로우 레벨인 경우, 마스터 래치(200)는 입력되는 제1 데이터 신호(D1)를 내부 출력 신호(Qm)로 출력하고, 슬레이브 래치(300)는 기존의 최종 신호(Q-)를 유지할 수 있다.As a result, when the clock signal CK is at a logic low level, the master latch 200 outputs the input first data signal D1 as the internal output signal Qm, and the slave latch 300 outputs the existing final data signal D1. The signal Q- can be maintained.

도 13b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, AOI21 논리 회로(120a)는 내부 출력 신호(Qm)를 수신하는 인버터로 동작할 수 있다. 클럭 신호(CK)가 천이될 때, 내부 출력 신호(Qm)는 반전된 제1 데이터 신호(D1N)와 동일하므로, 제1 내부 신호(DCK)는 제1 데이터 신호(D1)와 동일할 수 있다. 본 개시의 예시적 실시 예에 따르면, 제1 내부 신호(DCK)는 클럭 신호(CK)보다 논리 로우 레벨로 유지되는 시간이 지연될 수 있다. 따라서, 클럭 신호(CK)가 논리 하이 레벨로 천이되더라도, 지연 시간 동안 제1 내부 신호(DCK)는 논리 로우 레벨일 수 있다. Referring to FIG. 13B , when the clock signal CK is at a logic high level, the AOI21 logic circuit 120a may operate as an inverter receiving the internal output signal Qm. When the clock signal CK transitions, the internal output signal Qm is the same as the inverted first data signal D1N, so the first internal signal DCK may be the same as the first data signal D1 . According to an exemplary embodiment of the present disclosure, the time for which the first internal signal DCK is maintained at a logic low level may be delayed compared to that of the clock signal CK. Accordingly, even when the clock signal CK transitions to the logic high level, the first internal signal DCK may be at the logic low level during the delay time.

도 13b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, 낸드 게이트(310)는 인버터로 동작할 수 있다. 클럭 신호(CK)가 천이될 때, 내부 출력 신호(Qm)는 반전된 제1 데이터 신호(D1N)와 동일하므로, 제2 내부 신호(CKb)는 낸드 게이트(310)에 의해 제1 데이터 신호(D1)와 동일할 수 있다. 클럭 신호(CK)가 논리 하이 레벨로 천이되더라도, 제1 내부 신호(DCK)가 지연 시간동안 논리 로우 레벨을 유지하므로, 미리 결정된 셋업 시간 내에 앤드 게이트(221)에 인가되는 데이터 신호가 변경된다면 내부 출력 신호(Qm)는 변경된 데이터 신호의 반전된 값과 동일해질 수 있다.Referring to FIG. 13B , when the clock signal CK is at a logic high level, the NAND gate 310 may operate as an inverter. When the clock signal CK is transitioned, the internal output signal Qm is the same as the inverted first data signal D1N, and thus the second internal signal CKb is generated by the NAND gate 310 to generate the first data signal (Qm). D1) may be the same. Even when the clock signal CK transitions to the logic high level, since the first internal signal DCK maintains the logic low level for the delay time, if the data signal applied to the AND gate 221 is changed within the predetermined setup time, the internal The output signal Qm may be equal to an inverted value of the changed data signal.

AOI31 논리 회로(220)는 제1 데이터 신호(D1)와 제2 데이터 신호(D2)를 수신하는 앤드 게이트(221) 및 앤드 게이트(221)의 출력 값과 제1 데이터 신호(D1)를 수신하는 노어 게이트(222)를 포함하는 논리 회로로 동작할 수 있다. 즉, AOI31 논리 회로(220)의 출력 값인 Qm은 [수학식 1]에 의해 반전된 제1 데이터 신호(D1N)일 수 있다.The AOI31 logic circuit 220 is configured to receive the output values of the AND gate 221 and the AND gate 221 receiving the first data signal D1 and the second data signal D2 and the first data signal D1 . It may operate as a logic circuit including the NOR gate 222 . That is, Qm, which is an output value of the AOI31 logic circuit 220, may be the first data signal D1N inverted by [Equation 1].

즉, 클럭 신호(CK)가 논리 하이 레벨인 경우, 마스터 래치(200)는 제1 데이터 신호(D1)를 내부 출력 신호(Qm)로서 유지할 수 있다.That is, when the clock signal CK has a logic high level, the master latch 200 may maintain the first data signal D1 as the internal output signal Qm.

도 13b를 참조하면, 클럭 신호(CK)가 논리 하이 레벨인 경우, OAI21 논리 회로(320)는 제2 내부 신호(CKb)를 수신하는 인버터로 동작할 수 있다. 따라서, 출력 신호(QN)는 반전된 제1 데이터 신호(D1N)일 수 있다. 제3 인버터(340)는 출력 신호(QN)를 수신하고, 반전된 출력 신호(QN)를 최종 신호(Q)로서 출력하므로, 최종 신호(Q)는 제1 데이터 신호(D1)일 수 있다.Referring to FIG. 13B , when the clock signal CK is at a logic high level, the OAI21 logic circuit 320 may operate as an inverter that receives the second internal signal CKb. Accordingly, the output signal QN may be the inverted first data signal D1N. Since the third inverter 340 receives the output signal QN and outputs the inverted output signal QN as the final signal Q, the final signal Q may be the first data signal D1 .

즉, 클럭 신호(CK)가 논리 하이 레벨인 경우, 슬레이브 래치(300)는 클럭 신호(CK)가 논리 로우 레벨일 때 마스터 래치(200)에 입력된 제1 데이터 신호(D1)를 최종 신호(Q)로서 출력할 수 있다.That is, when the clock signal CK is at the logic high level, the slave latch 300 converts the first data signal D1 input to the master latch 200 when the clock signal CK is the logic low level to the final signal ( It can be output as Q).

도 14a 및 도 14b는 본 개시의 예시적 실시 예에 따른 플립 플롭의 정상 동작 모드를 설명하기 위한 회로도이다. 구체적으로, 도 14a는 클럭 신호(CK)가 논리 로우 레벨일 때 플립 플롭(10b)의 정상 동작 모드를 설명하는 도면이다. 도 14b는 클럭 신호(CK)가 논리 하이 레벨일 때 플립 플롭(10b)의 정상 동작 모드를 설명하는 도면이다. 도 14a 및 도 14b는 도 10a의 플립 플롭(10b)을 도시하고 있으나, 도 14a 및 도 14b의 설명은 도 10b 내지 도 10e의 플립 플롭들(10b-2 내지 10b-5)에도 적용될 수 있다. 14A and 14B are circuit diagrams for explaining a normal operation mode of a flip-flop according to an exemplary embodiment of the present disclosure. Specifically, FIG. 14A is a diagram illustrating a normal operation mode of the flip-flop 10b when the clock signal CK is at a logic low level. 14B is a view for explaining a normal operation mode of the flip-flop 10b when the clock signal CK is at a logic high level. 14A and 14B illustrate the flip-flop 10b of FIG. 10A, the description of FIGS. 14A and 14B may also be applied to the flip-flops 10b-2 to 10b-5 of FIGS. 10B to 10E.

도 14a 및 도 14b를 참조하면, 스캔 인에이블 신호(SE)가 논리 로우 레벨인 경우 플립 플롭은 정상 동작 모드로 동작할 수 있다. 클럭 신호(CK)는 논리 로우 레벨에서 논리 하이 레벨로 천이되는 것으로 가정한다. 도 14a에서, 클럭 신호(CK)가 0일 때 마스터 래치(200)에 제1 데이터 신호(D1)가 인가되고, 도 14b에서, 클럭 신호(CK)가 1일 때 마스터 래치(200)에 제2 데이터 신호(D2)가 인가되는 것으로 가정한다.14A and 14B , when the scan enable signal SE is at a logic low level, the flip-flop may operate in a normal operation mode. It is assumed that the clock signal CK transitions from a logic low level to a logic high level. In FIG. 14A, when the clock signal CK is 0, the first data signal D1 is applied to the master latch 200, and in FIG. 14B, when the clock signal CK is 1, the first data signal D1 is applied to the master latch 200. It is assumed that two data signals D2 are applied.

도 13a 및 13b의 플립 플롭(10a)과 마찬가지로, 클럭 신호(CK)가 논리 로우 레벨인 경우, 제1 내부 신호(DCK)는 논리 로우 레벨이고, 내부 출력 신호(Qm)는 반전된 제1 데이터 신호(D1N)와 동일한 논리 레벨이고, 제2 내부 신호(CKb)는 논리 하이 레벨이고, 최종 신호(Q)는 이전의 최종 신호(Q-)를 유지할 수 있다.Similarly to the flip-flop 10a of FIGS. 13A and 13B , when the clock signal CK is at a logic low level, the first internal signal DCK is at a logic low level, and the internal output signal Qm is inverted first data The same logic level as the signal D1N, the second internal signal CKb may have a logic high level, and the final signal Q may maintain the previous final signal Q−.

도 13a 및 13b의 플립 플롭(10a)과 마찬가지로, 클럭 신호(CK)가 논리 하이 레벨인 경우, 제1 내부 신호(DCK)는 제1 데이터 신호(D1)와 동일한 논리 레벨이고, 내부 출력 신호(Qm)는 반전된 제1 데이터 신호(D1N)와 동일한 논리 레벨이고, 제2 내부 신호(CKb)는 제1 데이터 신호(D1)와 동일한 논리 레벨이고, 최종 신호(Q)는 제1 데이터 신호(D1)와 동일한 논리 레벨일 수 있다.Like the flip-flop 10a of FIGS. 13A and 13B , when the clock signal CK is at a logic high level, the first internal signal DCK is at the same logic level as the first data signal D1, and the internal output signal ( Qm) has the same logic level as the inverted first data signal D1N, the second internal signal CKb has the same logic level as the first data signal D1, and the final signal Q is the first data signal D1N. It may be at the same logic level as D1).

도 15는 본 개시의 예시적 실시 예에 따른 플립 플롭에 대한 타이밍도이다. 도 15의 타이밍도는 도 1 내지 14를 통해 전술된 플립 플롭들 중 적어도 하나의 동작을 설명하는 타이밍도일 수 있다. 클럭 신호(CK)는 제1 시간(t1)에 논리 로우 레벨에서 논리 하이 레벨로 천이할 수 있다. 제1 내부 신호(DCK)는 제1 시간(t1)으로부터 지연 시간(td)만큼 지연된 제3 시간(t3)까지 논리 로우 레벨을 유지할 수 있다. 지연 시간(td)은 예를 들어, 클럭 신호(CK)가 도 1의 지연 회로(100)를 통과하면서 발생하는 딜레이일 수 있다. 클럭 신호(CK)를 예로 들어 설명하였으나, 도 15의 타이밍도의 일부는 변형함으로써 버퍼링된 클럭 신호(bCK) 또는 반전된 클럭 신호(CK)에도 적용될 수 있다. 따라서, 도 9a, 9b, 11, 12a, 12b에 도시된 플립 플롭들(10a-2, 10a-3, 10d, 10d-2, 10d-3) 중 적어도 하나의 동작은 도 15를 통해 설명될 수 있을 것이다. 15 is a timing diagram of a flip-flop according to an exemplary embodiment of the present disclosure. The timing diagram of FIG. 15 may be a timing diagram illustrating an operation of at least one of the flip-flops described above with reference to FIGS. 1 to 14 . The clock signal CK may transition from a logic low level to a logic high level at a first time t1 . The first internal signal DCK may maintain a logic low level from the first time t1 to the third time t3 delayed by the delay time td. The delay time td may be, for example, a delay generated while the clock signal CK passes through the delay circuit 100 of FIG. 1 . Although the clock signal CK has been described as an example, a part of the timing diagram of FIG. 15 may be modified and applied to the buffered clock signal bCK or the inverted clock signal CK. Accordingly, the operation of at least one of the flip-flops 10a-2, 10a-3, 10d, 10d-2, and 10d-3 illustrated in FIGS. 9A, 9B, 11, 12A, and 12B may be described with reference to FIG. 15 . There will be.

데이터 신호(D)는 제1 시간(t1)으로부터 셋업 시간(ts)이 도과한 후에 논리 하이 레벨로 천이될 수 있다. 셋업 시간(ts)은 지연 시간(td)보다 짧을 수 있다. 본 개시의 예시적 실시 예에 따르면, 데이터 신호(D)는 제1 내부 신호(DCK)가 논리 로우 레벨로 유지될 때 내부 출력 신호(Qm)에 반영될 수 있다. 따라서, 클럭 신호(CK)가 논리 하이 레벨로 천이된 이후라도, 미리 결정된 셋업 시간(ts) 내에 데이터 신호가 변경된다면 변경된 데이터 신호가 최종 신호(Q)에 반영될 수 있다.The data signal D may transition from the first time t1 to the logic high level after the setup time ts has elapsed. The setup time ts may be shorter than the delay time td. According to an exemplary embodiment of the present disclosure, the data signal D may be reflected in the internal output signal Qm when the first internal signal DCK is maintained at a logic low level. Accordingly, even after the clock signal CK transitions to the logic high level, if the data signal is changed within the predetermined setup time ts, the changed data signal may be reflected in the final signal Q.

예를 들어, 도 15를 참조하면, 클럭 신호(CK)가 논리 하이 레벨로 천이된 제1 시간(t1)부터 셋업 시간(ts) 내에 데이터 신호(D)가 논리 로우 레벨에서 논리 하이 레벨로 변경되면, 변경된 데이터 신호(D)는 내부 출력 신호(Qm) 및 최종 신호(Q)에 반영될 수 있다.For example, referring to FIG. 15 , the data signal D is changed from the logic low level to the logic high level within the setup time ts from the first time t1 when the clock signal CK is transitioned to the logic high level. Then, the changed data signal D may be reflected in the internal output signal Qm and the final signal Q.

즉, 본 개시의 예시적 실시 예에 따른 플립 플롭은 지연 회로를 포함함으로써, 음의 셋업 시간을 갖는 데이터 신호(D) 래칭 동작을 수행할 수 있다. 셋업 시간이 작을수록 클럭 신호(CK)의 최대 주파수는 커지므로, 본 개시의 예시적 실시 예에 따른 플립 플롭은 향상된 클럭 주파수를 제공할 수 있다.That is, since the flip-flop according to an exemplary embodiment of the present disclosure includes a delay circuit, a latching operation of the data signal D having a negative setup time may be performed. Since the maximum frequency of the clock signal CK increases as the setup time decreases, the flip-flop according to the exemplary embodiment of the present disclosure may provide an improved clock frequency.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다. Exemplary embodiments have been disclosed in the drawings and specification as described above. Although embodiments have been described using specific terms in the present specification, these are used only for the purpose of explaining the technical idea of the present disclosure and not used to limit the meaning or scope of the present disclosure described in the claims. . Therefore, it will be understood by those of ordinary skill in the art that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the true technical protection scope of the present disclosure should be defined by the technical spirit of the appended claims.

Claims

a master latch comprising a delay circuit for receiving a clock signal and generating a first internal signal, the master latch generating an internal output signal by latching a data signal based on the first internal signal; and
a slave latch generating a final signal by latching the internal output signal;
The delay circuit is
When the clock signal is at a first logic level, the first internal signal is generated by delaying the clock signal by a delay time;
and generating the first internal signal based on the data signal when the clock signal is a second logic level.

According to claim 1,
The slave latch,
a logic circuit for generating a second internal signal based on the clock signal;
The logic circuit is
when the clock signal is at the first logic level, generating the second internal signal having the second logic level;
and generating the second internal signal having the same logic level as that of the data signal when the clock signal is at the second logic level.

3. The method of claim 2,
The master latch,
A logic level obtained by inverting the logic level of the data signal in a time interval in which the clock signal is the first logic level and a time interval from when the clock signal is transitioned to the second logic level to a setup time elapses generating the internal output signal having
In a time interval after the set-up time has elapsed, the logic level of the internal output signal is maintained at a logic level determined based on the logic level of the data signal received before the set-up time has elapsed,
The set-up time is shorter than the delay time flip-flop.

4. The method of claim 3,
The slave latch,
if the clock signal is at the first logic level, maintaining the logic level of the final signal at the logic level of the final signal before the clock signal transitions to the first logic level;
and outputting the final signal having a logic level obtained by inverting the logic level of the internal signal when the clock signal is the second logic level.

5. The method of claim 4,
The delay circuit is
a first logic circuit configured to receive a scan input signal, a scan enable signal, and the clock signal; and
and a second logic circuit receiving the internal signal, the clock signal, and an output signal of the first logic circuit and outputting the first internal signal.

5. The method of claim 4,
The slave latch,
and a third logic circuit receiving the internal output signal and the clock signal and generating the second internal signal.

7. The method of claim 6,
The delay circuit is
a fourth logic circuit that receives a scan input signal and a scan enable signal and is enabled according to the clock signal and the second internal signal; and
and a fifth logic circuit receiving the clock signal, the second internal signal, and a signal of an internal node of the third logic circuit and outputting the first internal signal.

8. The method of claim 7,
the third logic circuit,
a first N-type transistor receiving a clock signal at a gate terminal, a drain terminal connected to a node generating the second internal signal, and a source terminal connected to the internal node; and
and a second N-type transistor configured to receive the internal output signal at a gate terminal, a drain terminal connected to the internal node, and a source terminal connected to a ground node.

a first latch for receiving a data signal and a clock signal and outputting an internal output signal; and
a second latch for outputting a final signal by latching the internal output signal according to the clock signal;
the first latch,
a delay circuit for generating a first internal signal delaying the clock signal by a delay time;
and generating the internal output signal by latching the data signal according to the first internal signal.

10. The method of claim 9,
The delay circuit is
receiving a scan enable signal, a scan input signal, and the clock signal, generating a first signal obtained by performing an AND operation on the scan enable signal and the scan input signal, and performing a NOR operation on the first signal and the clock signal a first logic circuit outputting two signals; and
receiving the internal output signal, the clock signal, and the second signal, generating a third signal obtained by performing an AND operation on the internal output signal and the clock signal, and performing a NOR operation on the third signal and the second signal and a second logic circuit outputting the first internal signal.

10. The method of claim 9,
the second latch,
a third logic circuit receiving the internal output signal and the clock signal and outputting a second internal signal;
a fourth logic circuit receiving an inverted signal, the clock signal, and the second internal signal, and outputting an inverted final signal;
a first inverter receiving the inverted final signal and outputting the inverted signal generated by inverting the inverted final signal; and
and a second inverter receiving the inverted final signal and outputting the final signal generated by inverting the inverted final signal.

12. The method of claim 11,
the first latch,
and a fifth logic circuit receiving the second internal signal, the data signal, the inverted scan enable signal, and the delayed clock signal, and outputting the internal output signal.

13. The method of claim 12,
The fifth logic circuit comprises:
a fifth P-type transistor receiving the first internal signal at a gate end, a first end connected to a supply power node, and a second end connected to a second node;
a sixth P-type transistor receiving the inverted scan enable signal at a gate terminal, a first terminal connected to the second node, and a second terminal connected to a third node outputting the internal output signal;
a seventh P-type transistor receiving the data signal at a gate terminal, a first terminal connected to the second node, and a second terminal connected to the third node; and
and an eighth P-type transistor configured to receive the second internal signal at a gate end, a first end connected to a supply power node, and a second end connected to the third node.

13. The method of claim 12,
The fifth logic circuit comprises:
a fourth N-type transistor receiving the first internal signal at a gate terminal, a first terminal connected to a fourth node, and a second terminal connected to a ground node;
a fifth N-type transistor receiving the data signal at a gate terminal;
a seventh N-type transistor receiving the inverted scan enable signal at a gate terminal; and
a sixth N-type transistor receiving the second internal signal at a gate terminal, a first terminal connected to a third node outputting the internal output signal, and a second terminal connected to the fourth node; ,
A second series structure is formed by connecting the fifth N-type transistor and the seventh N-type transistor in series, wherein a first end of the second series structure is connected to the fourth node, and a second end is grounded A flip-flop characterized in that it is connected to a node.

12. The method of claim 11,
the third logic circuit,
a sixth logic circuit receiving the clock signal and the internal output signal and outputting an AND operation value for the clock signal and the internal output signal; and
and a seventh logic circuit receiving a reset signal and the AND operation value and outputting the second internal signal.

10. The method of claim 9,
the second latch,
and an eighth logic circuit receiving the internal output signal and the clock signal and outputting a second internal signal.

17. The method of claim 16,
The eighth logic circuit comprises:
a ninth P-type transistor receiving the internal output signal at a gate terminal, a first terminal connected to a supply power node, and a second terminal connected to a fifth node;
a tenth P-type transistor receiving the clock signal at a gate terminal, a first terminal connected to a supply power node, and a second terminal connected to the fifth node;
an eighth N-type transistor receiving the internal output signal at a gate terminal, a first terminal connected to the fifth node, and a second terminal connected to a sixth node; and
and a ninth N-type transistor receiving the clock signal at a gate terminal, a first terminal connected to the sixth node, and a second terminal connected to a ground node.

18. The method of claim 17,
The delay circuit is
and a circuit unit connected to the sixth node and operating as an inverter to receive the data signal as an input when the clock signal is at a logic high level.

19. The method of claim 18,
The delay circuit is
A ninth logic circuit that receives a scan enable signal and a scan input signal, is enabled according to the clock signal, and has an output terminal connected to a seventh node;
The circuit unit,
an eleventh P-type transistor to which the second internal signal is input to a gate terminal, a first terminal connected to a supply power node, and a second terminal connected to the seventh node;
a tenth N-type transistor to which the clock signal is input at a gate terminal;
an eleventh N-type transistor having a gate terminal connected to the sixth node; and
a tenth logic circuit having an input terminal coupled to the seventh node and generating the first internal signal by inverting a signal of the seventh node;
The tenth N-type transistor and the eleventh N-type transistor are connected in series to form a third series structure, wherein a first end of the third series structure is connected to a ground node and a second end is connected to the seventh A flip-flop characterized in that it is connected to a node.

20. The method of claim 19,
and a twelfth P-type transistor to which the internal output signal is input to a gate terminal, a first terminal is connected to a supply power node, and a second terminal is connected to the sixth node.