KR20210152831A - 데이터 저장 장치 및 그 동작 방법 - Google Patents

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Abstract

일 실시예에 의한 데이터 저장 장치는 제 1 메모리 장치, 제 1 메모리 장치로부터 축출되는 데이터를 저장하는 페치 영역 및, 복수의 섹션으로 구분되는 프리페치 영역을 포함하는 제 2 메모리 장치, 스토리지 및, 제 1 메모리 장치, 제 2 메모리 장치 및 스토리지를 제어하는 컨트롤러를 포함하고, 컨트롤러는, 스토리지로부터 섹션 사이즈에 대응하는 크기의 프리페치 데이터를 선택하여 프리페치 영역에 로딩하고, 복수의 섹션 각각의 데이터 리드 적중률에 기초하여 프리페치 데이터를 갱신하도록 구성되는 메모리 관리부를 포함할 수 있다.

Description

데이터 저장 장치 및 그 동작 방법{Data Storage Apparatus and Operation Method Thereof}
본 기술은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 그 동작 방법에 관한 것이다.
컴퓨팅 장치는 호스트의 요청에 응답하여 메모리에 데이터를 저장하거나 메모리에 저장된 데이터를 이용하여 명령을 처리할 수 있다.
프로세싱 장치가 메모리에 저장된 정보에 액세스하는 시간을 줄이기 위하여 캐시 메모리가 이용될 수 있다. 캐시 메모리는 상대적으로 빈번히 사용되는, 또는 빈번히 사용될 것으로 예측되는 명령어 또는 데이터의 사본을 저장하는 고속 메모리이다.
멀티 레벨 캐시는 계층적 액세스 속도를 제공하여, 프로세서와 메모리의 속도 차로 인해 발생할 수 있는 시간 지연을 더욱 완화시킬 수 있도록 구성된다.
호스트 및 프로세싱 장치가 고속화되고 메모리의 저장용량이 증가함에 따라, 프로세서와 메모리 사이에서 데이터를 저장하는 메모리 장치의 운용 정책에 대한 연구가 필요하다.
본 기술의 실시예는 데이터 입출력 속도를 향상시킬 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 실시예는 저속 동작 영역으로의 접근을 최소화하고 고속 동작 영역에서 데이터를 입출력할 수 있는 데이터 저장 장치 및 그 동작 방법을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 제 1 메모리 장치; 상기 제 1 메모리 장치로부터 축출되는 데이터를 저장하는 페치 영역 및, 복수의 섹션으로 구분되는 프리페치 영역을 포함하는 제 2 메모리 장치; 스토리지; 및 상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지를 제어하는 컨트롤러;를 포함하고, 상기 컨트롤러는, 상기 스토리지로부터 상기 섹션 사이즈에 대응하는 크기의 프리페치 데이터를 선택하여 상기 프리페치 영역에 로딩하고, 상기 복수의 섹션 각각의 데이터 리드 적중률에 기초하여 상기 프리페치 데이터를 갱신하도록 구성되는 메모리 관리부를 포함할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 제 1 메모리 장치, 제 2 메모리 장치, 스토리지 장치 및, 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 제 2 메모리 장치는 상기 제 1 메모리 장치로부터 축출되는 데이터를 저장하는 페치 영역 및, 복수의 섹션으로 구분되는 프리페치 영역을 포함하고, 상기 컨트롤러가 상기 스토리지로부터 상기 섹션 사이즈에 대응하는 크기의 프리페치 데이터를 선택하여 상기 프리페치 영역에 로딩하는 단계; 및 상기 컨트롤러가 상기 복수의 섹션 각각의 데이터 리드 적중률에 기초하여 상기 프리페치 데이터를 갱신하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면 스토리지에 저장되어 있는 데이터에 접근하기 전에 스토리지로부터 데이터를 미리 로드(프리페치)하여 캐시 레벨에서의 데이터 적중률을 높일 수 있다.
또한, 희생 데이터를 스토리지 장치로 축출하기 전 캐시 레벨에 한번 더 유지시켜 데이터 입출력 속도를 향상시킬 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 3은 일 실시예에 의한 제 2 메모리 장치의 구성도이다.
도 4는 일 실시예에 의한 제 2 메모리 장치의 구성도이다.
도 5는 일 실시예에 의한 메모리 관리부의 구성도이다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 개념도이다.
도 9는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 10 및 도 11은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 12는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 스토리지(120)를 포함할 수 있다.
컨트롤러(110)는 호스트 장치(미도시)의 요청에 응답하여 스토리지(120)를 제어할 수 있다. 일 실시예에서, 컨트롤러(110)는 호스트 장치의 프로그램(라이트) 요청에 따라 스토리지(120)에 데이터가 프로그램되도록 할 수 있다. 그리고, 호스트 장치의 읽기 요청에 응답하여 스토리지(120)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다. 일 실시예에서, 컨트롤러(110)는 호스트 장치의 요청에 따라 호스트 장치로부터 제공되는 데이터 또는 스토리지(120)에 저장된 데이터를 이용하여 연산을 수행하고, 연산 결과로 도출되는 데이터를 호스트 장치로 제공하거나 스토리지(120)에 저장할 수 있다.
일 실시예에서, 컨트롤러(110)는 데이터 및 명령어들에 대한 액세스를 처리하기 위한 기능 블록 또는 제어 로직으로 지칭될 수 있는 프로세서로 구현되거나 프로세서를 포함하도록 구현될 수 있다.
컨트롤러(110)는 제 1 메모리 장치(L1, 210), 제 2 메모리 장치(L2, 220) 및 메모리 관리부(20)를 포함할 수 있다.
일 실시예에서, 제 1 메모리 장치(210)는 컨트롤러(110)의 프로세서에 논리적 및 물리적으로 가장 가깝게 위치하며 제 1 속도로 동작하는 제 1 레벨 캐시 메모리(L1)일 수 있다. 일 실시예에서, 제 1 메모리 장치(210)는 휘발성 또는 비휘발성 메모리 장치를 포함할 수 있다.
제 2 메모리 장치(220)는 제 1 속도보다 느린 제 2 속도로 동작하는 제 2 레벨 캐시 메모리(L2)일 수 있다. 일 실시예에서, 제 2 메모리 장치(220)는 휘발성 또는 비휘발성 메모리 장치를 포함할 수 있다. 제 2 메모리 장치(220)는 프로세서로부터 제 1 메모리 장치(210)보다 논리적 및 물리적으로 멀리 위치할 수 있고, 일 실시예에서 제 1 메모리 장치(210)와 스토리지(120) 사이에 위치할 수 있다.
스토리지(120)는 제 1 속도보다 느린 제 3 속도로 동작하는 디스크 장치일 수 있다. 제 3 속도는 제 2 속도보다 느리거나 빠른 속도일 수 있다.
스토리지(120)는 컨트롤러(110)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 스토리지(120)는 휘발성 및/또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 비휘발성 메모리 장치는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자일 수 있다. 일 실시예에서, 휘발성 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 다양한 휘발성 메모리 장치 중에서 선택될 수 있다.
스토리지(120)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 스토리지 장치(125)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 동작할 수 있다.
상술한 것과 같이, 제 1 메모리 장치(210), 제 2 메모리 장치(220) 및 스토리지(120)가 계층 구조를 갖도록 구성됨에 따라, 컨트롤러(110)는 메모리 관리부(20)를 통해 스토리지(120)에 저장되는 데이터를 관리할 수 있다.
일 실시예에서, 메모리 관리부(20)는 설정된 기준에 따라 스토리지(120)에서 선택된 데이터를 제 2 메모리 장치(220)에 미리 로딩하도록, 즉 스토리지(120)에 접근하지 전에 미리 프리페치(Prefetch)하도록 구성될 수 있다. 이를 위해, 제 2 메모리 장치(220)의 적어도 일부는 프리페치 영역으로 할당될 수 있다. 제 2 메모리 장치(220)의 프리페치 영역을 제외한 나머지 영역의 적어도 일부는 페치 영역이라 지칭할 수 있다.
메모리 관리부(200)는 제 2 메모리 장치(220)에 프리페치된 데이터들의 리드 적중률(Hit ratio)을 관리하고, 적중률에 따라 제 2 메모리 장치(200)의 데이터를 유지 또는 축출(eviction)할 수 있다. 일 실시예에서, 섹션별 적중률은 전체 섹션의 리드 액세스 횟수에 대한 해당 섹션의 리드 액세스 횟수일 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에서, 상대적으로 적중률이 낮은 데이터가 제 2 메모리 장치(220)로부터 축출될 수 있고, 그 결과로 생성된 빈 공간에는 제 1 메모리 장치(210) 및 제 2 메모리 장치(220)에 캐싱되지 않은 데이터가 스토리지(120)로부터 선택되어 프리페치될 수 있다.
일 실시예에서, 메모리 관리부(20)는 프리페치 영역에 프리페치될 데이터를 랜덤하게 선택할 수 있다.
다른 실시예에서, 메모리 관리부(20)는 프로세서(111)에서 실행 중인 어플리케이션과 연관된 메모리 요청을 모니터링하고, 프로세서(111)가 액세스할 가능성이 있는 데이터를 결정하거나 예측하여 선택할 수 있다. 프로세서(111)가 액세스할 가능성이 있는 데이터는 이전에 엑세스된 데이터와 시간적 또는 공간적 지역성이 있는 데이터일 수 있으나, 이에 한정되는 것을 아니다.
따라서, 컨트롤러(110)가 호스트의 요청을 처리하는 데 필요한 데이터를 액세스하기 위한 스토리지(120)로의 접근 빈도를 줄여 데이터 저장 장치(10)의 동작 속도를 향상시킬 수 있다.
일 실시예에서, 메모리 관리부(20)는 제 1 메모리 장치(210)로부터 축출되는 제 1 축출 데이터를 제 2 메모리 장치(220)에 저장하고, 제 2 메모리 장치(220)에서 축출 대상으로 선택된 제 2 축출 데이터가 제 2 메모리 장치(220)에 남아 있을 기회를 적어도 한 번 부여할 수 있다. 이를 위해, 제 2 메모리 장치(220)의 적어도 일부는 페치 영역으로 할당될 수 있다. 페치 영역은 제 1 메모리 장치(210)로부터 축출되는 제 1 축출 데이터가 저장되는 제 1 페치 영역 및 제 1 페치 영역에서 축출되는 제 2 축출 데이터가 저장되는 제 2 페치 영역을 포함할 수 있다.
제 1 메모리 장치(210) 또는 제 2 메모리 장치(220)에 데이터가 캐싱됨에 따라, 데이터의 캐싱 위치는 컨트롤러(110), 궁극적으로는 프로세서에서 실행하는 어플리케이션에서 인덱스 테이블로 관리될 수 있다. 일 실시예에서, 제 1 메모리 장치(210) 및 제 2 메모리 장치(220)의 각 영역, 즉 제 1 페치 영역, 제 2 페치 영역 및 프리페치 영역 각각에는 고유의 ID가 할당될 수 있고, 인덱스 테이블은 데이터의 물리 주소 및 캐싱된 메모리 장치 또는 영역의 ID를 맵핑한 테이블일 수 있다. 따라서, 특정 데이터에 대한 접근이 필요할 때, 접근 대상 데이터의 인덱스로부터 메모리 장치 ID가 획득되면, 해당 메모리 장치 또는 메모리 영역에 접근하여 데이터를 리드할 수 있다.
이와 같이, 제 1 메모리 장치(210)에서 제 2 메모리 장치(220)로 축출된 데이터가 제 2 메모리 장치(220)로부터 축출되기 전, 제 2 메모리 장치(220)에 남아 있을 기회를 적어도 한번 부여함으로써 액세스할 데이터의 캐시 적중 확률을 높일 수 있다. 이에 따라 저속 동작하는 스토리지 장치(125)의 접근 빈도를 줄여 데이터 저장 장치(10)의 동작 속도를 향상시킬 수 있다.
도 2는 일 실시예에 의한 컨트롤러의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 컨트롤러(110)는 프로세서(111), 호스트 인터페이스(113), 메모리(115), 메모리 컨트롤러(117), 제 2 메모리 장치(220) 및 메모리 관리부(20)를 포함할 수 있다.
프로세서(111)는 호스트 장치의 요청에 응답하는 연산을 수행하기 위해 사용되는 명령어들 및 데이터를 저장하는 제 1 메모리 장치(210)를 포함할 수 있다. 도 2에는 제 1 메모리 장치(210)가 프로세서(111)의 내부에 구비된 예를 도시하였으나, 제 2 메모리 장치(210)는 프로세서(111)의 외부에 구비될 수도 있다.
일 실시예에서, 제 1 메모리 장치(210)는 SRAM 또는 DRAM과 같은 메모리 회로 및, 메모리 회로에 저장된 데이터에 대한 액세스를 처리하기 위한 제어 회로들을 포함할 수 있다. 제 1 메모리 장치(210)는 논리적 및 물리적으로 프로세서(111)과 상대적으로 가깝게 위치하고 제 1 속도로 동작할 수 있다.
호스트 인터페이스(113)는 프로세서(111)의 제어에 따라 호스트 장치로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
메모리(115)는 컨트롤러(110)의 동작에 필요한 프로그램 코드, 예를 들어 펌웨어 또는 소프트웨어가 저장되고, 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있는 ROM 및 컨트롤러(110)의 동작에 필요한 데이터 또는 컨트롤러(110)에 의해 생성된 데이터를 저장할 수 있는 메인 메모리로서의 RAM을 포함할 수 있다.
메모리 컨트롤러(117)는 컨트롤러(110)와 스토리지(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 컨트롤러(117)는 프로세서(111)의 제어에 따라 호스트 장치의 입력 데이터를 스토리지(120)에 기입할 수 있다. 그리고 스토리지(120)로부터 독출되는 데이터를 호스트 장치로 제공할 수 있다.
메모리 관리부(20)는 프로세서(111)의 메모리 액세스 요청을 처리할 수 있다. 프로세서(111)는 데이터 또는 명령어들에 대한 메모리 액세스 요청을 메모리 관리부(20)에 전송할 수 있다. 메모리 관리부(20)는 호스트 장치의 메모리 액세스 요청을 처리하기 위해 제 1 메모리 장치(210), 제 2 메모리 장치(220) 메모리(115) 및 메모리 컨트롤러(117) 중 적어도 하나에 대응하는 요청을 전송할 수 있다. 일 실시예에서, 메모리 액세스 요청에 기초하여 제 1 메모리 장치(210)로부터 데이터가 검색되지 않는 경우, 메모리 관리부(20)는 제 2 메모리 장치(220) 또는 메모리(115)로부터 데이터를 검색할 수 있다. 만약 제 2 메모리 장치(220) 또는 메모리(115)로부터 데이터가 검색되지 않으면 메모리 관리부(20)는 메모리 컨트롤러(117)를 통해 스토리지(120)로부터 데이터를 획득할 수 있고, 획득한 데이터를 프로세서(111)로 전달할 수 있다.
메모리 관리부(20)는 프로세서(111)가 어플리케이션의 처리를 위해 사용하는 가상 어드레스를 데이터가 위치하는 물리 영역(물리 페이지들)에 대한 물리적 어드레스로 변환하기 위한 동작을 수행할 수 있다.
메모리 관리부(20)는 가상 어드레스의 물리적 어드레스 변환을 수행하기 위하여, 페이지 테이블을 이용하거나, 페이지 테이블의 엔트리 중에서 선택된 엔트리를 저장하는 변환 색인 버퍼(Translation Lookaside Buffer; TLB)를 이용할 수 있다. 페이지 테이블은 복수의 엔트리를 포함하고, 각각의 엔트리는 가상 어드레스와, 이에 대응하는 물리 페이지 어드레스 및 메타 정보를 포함할 수 있다. TLB는 페이지 테이블의 엔트리 중에서 설정된 기준에 따라 선택된 적어도 하나의 엔트리를 저장하여, 프로세서(111)의 메모리 요청이 고속으로 처리되도록 한다.
일 실시예에서, 제 2 메모리 장치(220)는 페치 영역 및 프리페치 영역으로 구분될 수 있고, 메모리 관리부(20)는 스토리지(120)에서 선택된 데이터를 제 2 메모리 장치(220)의 프리페치 영역에 미리 로딩하도록 구성될 수 있다.
제 2 메모리 장치(220)의 페치 영역은 제 1 페치 영역 및 제 2 페치 영역으로 구분될 수 있고, 메모리 관리부(20)는 제 1 메모리 장치(210)로부터 축출되는 제 1 축출 데이터를 제 1 페치 영역에 저장하고, 제 1 페치 영역으로부터 축출되는 제 2 축출 데이터를 제 2 페치 영역에 저장할 수 있다.
도 3은 일 실시예에 의한 제 2 메모리 장치의 구성도이다.
도 3을 참조하면, 제 2 메모리 장치(220-1)는 페치 영역(221) 및 프리페치 영역(223)으로 구분될 수 있다.
제 1 메모리 장치(210)로부터 축출된 제 1 축출 데이터(A, B, C, D, E, F, G)는 페치 영역(221)에 저장될 수 있다.
스토리지(120)에서 설정된 기준, 예를 들어 랜덤하게 선택된 적어도 하나의 데이터가 프리페치 영역(223)에 저장될 수 있다. 일 실시예에서, 프리페치 영역(223)은 복수의 섹션(SEC1~SECm)으로 구분될 수 있고, 스토리지(120)로부터 섹션의 사이즈(용량)에 대응하는 사이즈의 데이터를 리드하여 프리페치 영역(223)에 저장될 수 있다. 섹션의 단위 사이즈는 데이터 저장 장치(10)의 출하시 디폴트값으로 설정될 수 있고, 사용자에 의해 조절 가능하게 구성될 수 있다. 메모리 관리부(20)는 프리페치 영역(223)의 각 섹션 별 적중률에 기초하여 프리페치 데이터를 갱신할 수 있다.
스토리지(120)에 저장된 데이터를 프리페치 영역(223)에 미리 로드함에 따라 스토리지(120)로의 접근 빈도를 줄여 데이터 저장 장치(10)의 동작 속도를 향상시킬 수 있다.
도 4는 일 실시예에 의한 제 2 메모리 장치의 구성도이다.
도 4를 참조하면, 제 2 메모리 장치(220-2)는 페치 영역(221) 및 프리페치 영역(223)으로 구분될 수 있다. 페치 영역(221)은 제 1 페치 영역(2211) 및 제 2 페치 영역(2213)으로 구분될 수 있다.
제 1 메모리 장치(210)에서 축출된 제 1 축출 데이터(A, B, C, D, E, F, G)는 제 1 페치 영역(2211)에 저장될 수 있다. 제 1 페치 영역(221)에서 축출되는 제 2 축출 데이터(B, D)는 제 2 페치 영역(2213)에 저장될 수 있다.
제 1 페치 영역(2211)로부터의 제 2 축출 데이터(B, D)가 제 2 메모리 장치(220-2)로부터 곧장 축출되지 않고, 제 2 페치 영역(2213)에 남아 있을 기회를 적어도 한 번 부여함에 따라 스토리지(120)로의 접근 빈도를 감소시킬 수 있다.
아울러, 제 2 메모리 장치(220, 220-1, 220-2)의 각 영역에 데이터가 저장됨에 따른 캐싱 위치는 컨트롤러(110), 궁극적으로는 프로세서에서 실행하는 어플리케이션에서 인덱스 테이블로 관리될 수 있다.
메모리 관리부(20)는 페이지 테이블로부터 물리 페이지 어드레스가 획득되고 제 1 메모리 장치(210)에서 데이터가 발견되는 경우 리드된 데이터를 프로세서(111)로 제공할 수 있다. 제 1 메모리 장치(210)에서 데이터가 조회되지 않는 경우, 메모리 관리부(20)는 인덱스 테이블에 기초하여 액세스할 데이터가 제 2 메모리 장치(220)에 존재하는지의 여부 및 제 2 메모리 장치(220)의 어느 영역에 존재하는지 확인할 수 있고, 해당 영역에 접근하여 데이터를 리드할 수 있다. 제 2 메모리 장치(220)에서 데이터가 조회되지 않는 경우에는 메모리(115)의 메인 메모리 영역 또는 스토리지(120)로부터 데이터를 리드하여 프로세서(111)로 전달할 수 있다.
도 5는 일 실시예에 의한 메모리 관리부의 구성도이다.
도 5를 참조하면, 메모리 관리부(20)는 어드레스 변환부(201), 프리페치 영역 관리부(203) 및 페치 영역 관리부(205)를 포함할 수 있다.
어드레스 변환부(201)는 프로세서(111)가 어플리케이션의 처리를 위해 사용하는 가상 어드레스를 데이터가 위치하는 물리적 어드레스로 변환하기 위한 동작을 수행할 수 있다. 일 실시예에서, 어드레스 변환부(210)는 가상 어드레스를 물리적 어드레스로 변환하기 위하여 페이지 테이블, 또는 TLB를 이용할 수 있으나 이에 한정되는 것은 아니다.
또한, 데이터가 제 1 메모리 장치(210) 또는 제 2 메모리 장치(220)에 캐싱됨에 따라, 데이터의 캐싱 위치는 컨트롤러(110), 궁극적으로는 프로세서에서 실행하는 어플리케이션에서 인덱스 테이블로 관리될 수 있다. 일 실시예에서, 제 1 메모리 장치(210) 및 제 2 메모리 장치(220)의 각 영역, 즉 제 1 페치 영역, 제 2 페치 영역 및 프리페치 영역 각각에는 고유의 ID가 할당될 수 있고, 인덱스 테이블은 데이터의 물리 주소 및 캐싱된 메모리 장치 또는 영역의 ID를 맵핑한 테이블일 수 있다.
프리페치 영역 관리부(203)는 스토리지(120)로부터 섹션 사이즈에 대응하는 크기의 데이터를 설정된 기준에 따라 선택하여 제 2 메모리 장치(220)에 프리페치하고, 프리페치 영역(223)의 각 섹션별 적중률에 기초하여 프리페치 데이터를 갱신하도록 구성될 수 있다.
일 실시예에서, 프리페치 영역 관리부(203)는 섹션 관리부(2031), 희생섹션 선택부(2033) 및 프리페치부(2035)를 포함할 수 있다.
섹션 관리부(2031)는 프리페치 영역(223)을 구성하는 각 섹션의 데이터 프리페치 여부 및 데이터가 프리페치된 섹션별 적중률을 관리할 수 있다. 데이터가 프리페치된 섹션 내의 데이터가 프로세서(111)에 의해 액세스됨에 따라 해당 섹션의 적중률이 갱신될 수 있다.
프리페치 영역에는 고유의 ID가 할당될 수 있고, 프로세서(111)에서 실행하는 어플리케이션은 특정 데이터가 프리페치 영역에 캐싱되었음을 인덱스 테이블로 관리할 수 있다. 인덱스 테이블은 데이터의 물리 주소 및 캐싱된 메모리 장치 또는 영역의 ID를 맵핑한 테이블일 수 있다.
희생섹션 선택부(2033)는 섹션 관리부(2031)의 섹션별 적중률에 기초하여 적중률이 기준값(REF) 미만인 적어도 하나의 섹션을 희생 섹션으로 선택하고, 선택된 희생 섹션을 해제하여 빈 섹션으로 전환하고 섹션 관리부(2031)로 보고할 수 있다.
프리페치부(2035)는 섹션 관리부(2031)를 통해 빈 섹션이 존재하는 것으로 확인되면, 섹션의 단위 사이즈에 대응하는 사이즈의 데이터를 설정된 기준에 따라 저장부(120)로부터 리드하여 빈 섹션에 저장하고, 섹션 관리부(2031)로 보고할 수 있다.
페치 영역 관리부(205)는 제 1 메모리 장치(210)의 잔여 용량에 따라 제 1 메모리 장치(210)로부터 축출되는 제 1 축출 데이터를 제 1 페치 영역(2211)에 저장하고, 제 1 페치 영역(2211)의 잔여 용량에 따라 1 페치 영역(2211)으로부터 축출되는 제 2 축출 데이터를 제 2 페치 영역(2213)에 저장할 수 있다. 나아가, 페치 영역 관리부(205)는 제 2 페치 영역의 잔여 용량에 따라 제 2 페치 영역으로부터 선택된 데이터를 제 2 메모리 장치(220)로부터 축출하도록 구성될 수 있다.
일 실시예에서, 페치 영역 관리부(205)는 용량 관리부(2051) 및 데이터 축출부(2053)를 포함할 수 있다.
용량 관리부(2051)는 제 1 메모리 장치(210), 제 2 메모리 장치(220)의 제 1 페치 영역(2211) 및 제 1 메모리 장치(220)의 제 2 페치 영역(2213)의 잔여 용량을 확인하도록 구성될 수 있다.
데이터 축출부(2053)는 용량 관리부(2051)의 확인 결과 제 1 메모리 장치(210)의 잔여 용량이 제 1 임계값(TH1) 미만인 경우 설정된 기준에 따라 제 1 메모리 장치(210)로부터 선택된 희생 데이터, 즉 제 1 축출 데이터를 제 1 페치 영역(2211)에 저장할 수 있다. 또한, 데이터 축출부(2053)는 용량 관리부(2051)의 확인 결과 제 1 페치 영역(2211)의 잔여 용량이 제 2 임계값(TH2) 미만인 경우 설정된 기준에 따라 제 1 페치 영역(2211)으로부터 선택된 희생 데이터, 즉 제 2 축출 데이터를 제 2 페치 영역(2213)에 저장할 수 있다. 나아가, 데이터 축출부(2053)는 용량 관리부(2051)의 확인 결과 제 2 페치 영역(2213)의 잔여 용량이 제 3 임계값(TH3) 미만인 경우 설정된 기준에 따라 제 2 페치 영역(2213)으로부터 선택된 희생 데이터, 즉 제 3 축출 데이터를 축출하도록 구성될 수 있다.
데이터 축출부(2053)는 제 1 내지 제 3 축출 데이터를 선택하기 위하여 최근최소사용(Least-Recently Used, LRU) 또는 그와 유사하거나 상이한 다양한 정책들을 이용할 수 있다.
제 1 메모리 장치(210), 제 1 페치 영역(2211) 및 제 2 페치 영역(2213)에는 각각 고유의 ID가 할당될 수 있다. 데이터의 캐싱 위치가 제 1 메모리 장치(210), 제 1 페치 영역(2211) 또는 제 2 페치 영역(2213)으로 변경됨에 따라, 프로세서(111)에서 실행하는 어플리케이션은 특정 데이터가 제 1 또는 제 2 메모리 장치(210, 210)의 어느 영역에 캐싱되었는지를 인덱스 테이블로 관리할 수 있다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도로서, 리드 동작의 일 예를 설명하기 위한 흐름도이다.
호스트 장치의 요청에 응답하여 프로세서(111)가 어플리케이션을 실행함에 따라, 컨트롤러(110)가 리드 명령을 수신할 수 있다(S103). 이에 응답하여 컨트롤러(110)는 메모리 관리부(20)의 어드레스 변화부(201)를 통해 리드 요청된 가상 어드레스에 대응하는 물리 페이지 어드레스를 추출할 수 있다.
컨트롤러(110)는 추출된 물리 페이지 어드레스 위치의 데이터가 제 1 메모리 장치(210, L1)에 존재하는지 확인하여(S105), 제 1 메모리 장치(210)에 존재하는 경우(S105:Y) 데이터를 리드하여 출력할 수 있다(S107).
추출된 물리 페이지 어드레스 위치의 데이터가 제 1 메모리 장치(210, L1)에 존재하지 않는 경우(S105:N), 컨트롤러(110)는 프로세서(111)에서 실행하는 어플리케이션에서 관리하는 인덱스 테이블에 기초하여 해당 데이터가 페치 영역(221)에 존재하는지 확인하고(S109), 패치 영역(221)에 존재하는 경우 데이터를 리드하여 출력할 수 있다(S107).
해당 데이터가 페치 영역(221)에 존재하지 않는 경우(S109:N), 컨트롤러(110)는 인덱스 테이블에 기초하여 해당 데이터가 프리페치 영역(223)에 존재하는지 확인할 수 있다(S111).
리드할 데이터가 프리페치 영역(223)에 존재하지 않은 경우(S111:N)에는 스토리지(120)로부터 데이터를 리드하여(S113) 출력할 수 있다(S107).
리드할 데이터가 프리페치 영역(223)에 존재하는 경우(S111:Y)에는 프리페치 영역(223)으로부터 데이터를 리드하여 출력할 수 있다(S115).
프리페치 영역(223)에서 데이터가 리드됨에 따라, 컨트롤러(110)의 메모리 관리부(20)는 리드 데이터가 저장된 섹션의 적중률을 갱신할 수 있다(S117).
메모리 관리부(20)는 갱신된 섹션별 적중률에 기초하여 적중률이 기준값(REF) 미만인 적어도 하나의 섹션을 희생 섹션으로 선택하여, 선택된 희생 섹션을 빈 섹션으로 전환할 수 있다(S119). 그리고, 저장부(120)로부터 섹션의 단위 사이즈에 대응하는 사이즈의 데이터를 설정된 기준에 따라 선택 및 리드하여 빈 섹션에 프리페치할 수 있다(S121).
도 7은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도로서, 제 1 메모리 장치(210) 및 제 2 메모리 장치(220)의 관리 방법을 설명하기 위한 흐름도이다.
컨트롤러(110)는 설정된 주기에 따라, 또는 제 1 및 제 2 메모리 장치(210, 220)에 대한 용량 관리 이벤트가 발생함에 따라, 제 1 메모리 장치(210)의 잔여 용량을 확인할 수 있다(S201).
제 1 메모리 장치(210)의 잔여 용량이 제 1 임계값(TH1) 미만인 경우(S203:Y) 설정된 기준에 따라 제 1 메모리 장치(210)로부터 희생 데이터, 즉 제 1 축출 데이터를 선택하고(S205) 선택된 제 1 축출 데이터를 제 1 페치 영역(2211)에 저장할 수 있다(S207).
컨트롤러(110)는 제 1 페치 영역(2211)의 잔여 용량이 제 2 임계값(TH2) 미만인 경우(S209:Y) 설정된 기준에 따라 제 1 페치 영역(2211)으로부터 희생 데이터, 즉 제 2 축출 데이터를 선택하고(S211), 선택된 제 2 축출 데이터를 제 2 페치 영역(2213)에 저장할 수 있다(S213).
나아가, 컨트롤러(110)는 제 2 페치 영역(2213)의 잔여 용량이 제 3 임계값(TH3) 미만인 경우(S215:Y) 설정된 기준에 따라 제 2 페치 영역(2213)으로부터 희생 데이터, 즉 제 3 축출 데이터를 선택하고(S217), 선택된 제 3 축출 데이터를 축출하도록 구성될 수 있다(S219).
컨트롤러(110)는 제 1 내지 제 3 축출 데이터를 선택하기 위하여 최근최소사용(Least-Recently Used, LRU) 또는 그와 유사하거나 상이한 다양한 정책들을 이용할 수 있다.
제 1 메모리 장치(210), 제 1 페치 영역(2211) 및 제 2 페치 영역(2213)에는 각각 고유의 ID가 할당될 수 있다. 데이터의 캐싱 위치가 제 1 메모리 장치(210), 제 1 페치 영역(2211) 또는 제 2 페치 영역(2213)으로 변경됨에 따라, 프로세서(111)에서 실행하는 어플리케이션은 특정 데이터가 제 1 또는 제 2 메모리 장치(210, 210)의 어느 영역에 캐싱되었는지를 인덱스 테이블로 관리할 수 있다.
아울러, 제 1 메모리 장치(210)의 잔여 용량이 제 1 임계값(TH1) 이상인 경우(S203:N), 제 1 페치 영역(2211)의 잔여 용량이 제 2 임계값(TH2) 이상인 경우(S209:N), 제 2 페치 영역(2213)의 잔여 용량이 제 3 임계값(TH3) 이상인 경우(S2015:N)에는 관리 동작을 종료하고 용량 확인 단계(S201)로 복귀할 수 있다.
도 8은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 개념도이다.
제 1 메모리 장치(210)에 데이터(A, B, C, D, E, F, G, H, I)가 저장되어 있고, 제 1 메모리 장치(210)의 잔여 용량이 제 1 임계값(TH1) 미만인 경우, 컨트롤러(110)는 제 1 메모리 장치(210)에서 데이터(B, C, E, G, I, H)를 제 1 축출 데이터로 선택하여 제 1 페치 영역(2211)으로 축출하여 제 1 메모리 장치(210)의 용량을 확보할 수 있다(도 7의 S207에 대응).
제 1 페치 영역(2211)에 계속해서 데이터가 캐싱됨에 따라, 제 1 페치 영역(2211)의 잔여 용량이 제 2 임계값(TH2) 미만이 되면, 컨트롤러(110)는 제 1 페치 영역(2211)에서 데이터(B, C, H)를 제 1 축출 데이터로 선택하여 제 1 페치 영역(2213)으로 축출하여 제 1 페치 영역(2211)의 용량을 확보할 수 있다(도 7의 S213에 대응).
제 2 페치 영역(2213)에 계속해서 데이터가 캐싱됨에 따라, 제 2 페치 영역(2213)의 잔여 용량이 제 3 임계값(TH3) 미만이 되면, 컨트롤러(110)는 제 2 페치 영역(2213)에서 데이터(H)를 제 3 축출 데이터로 선택하여 스토리지(120)로 축출하여 제 2 페치 영역(2213)의 용량을 확보할 수 있다(도 7의 S219에 대응).
한편, 스토리지(120)로부터 섹션 사이즈에 대응하는 크기의 데이터를 선택하여 프리페치 영역(23)에 미리 로드해 둘 수 있다(도 6의 S119에 대응).
도 9는 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 9를 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(SSD)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리 장치(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1, 도 2 및 도 5에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다
버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터 저장 장치(1200)의 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 및 버퍼 메모리(1230)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 10 및 도 11은 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1, 도 2 및 도 5에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 11을 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1, 도 2 및 도 5에 도시한 컨트롤러(110)와 실질적으로 동일하게 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 12는 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 12를 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 9의 데이터 저장 장치(1200), 도 10의 메모리 시스템(3200), 도 11의 메모리 시스템(4200)으로 구성될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 스토리지
210 : 제 1 메모리 장치
220 : 제 2 메모리 장치
20 : 메모리 관리부

Claims (14)

  1. 제 1 메모리 장치;
    상기 제 1 메모리 장치로부터 축출되는 데이터를 저장하는 페치 영역 및, 복수의 섹션으로 구분되는 프리페치 영역을 포함하는 제 2 메모리 장치;
    스토리지; 및
    상기 제 1 메모리 장치, 상기 제 2 메모리 장치 및 상기 스토리지를 제어하는 컨트롤러;를 포함하고,
    상기 컨트롤러는, 상기 스토리지로부터 상기 섹션 사이즈에 대응하는 크기의 프리페치 데이터를 선택하여 상기 프리페치 영역에 로딩하고, 상기 복수의 섹션 각각의 데이터 리드 적중률에 기초하여 상기 프리페치 데이터를 갱신하도록 구성되는 메모리 관리부를 포함하는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 제 1 메모리 장치는 제 1 속도로 동작하고, 상기 제 2 메모리 장치는 상기 제 1 속도보다 느린 제 2 속도로 동작하며, 상기 스토리지 장치는 상기 제 1 속도보다 느린 제 3 속도로 동작하는 데이터 저장 장치.
  3. 제 1 항에 있어서,
    상기 메모리 관리부는, 상기 데이터 리드 적중률이 기준값 미만인 적어도 하나의 섹션을 희생 섹션으로 선택하고, 상기 희생 섹션을 해제하여 빈 섹션으로 전환하는 희생 섹션 선택부; 및
    빈 섹션이 존재하는 것으로 확인되면, 상기 스토리지로부터 상기 프리페치 데이터를 선택하여 상기 빈 섹션에 로드하는 프리페치부;
    를 포함하도록 구성되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 프리페치 데이터는 랜덤하게 선택되는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 컨트롤러는, 호스트 장치의 리드 요청에 응답하여 상기 리드 요청된 데이터가 발견될 때까지 상기 제 1 메모리 장치, 상기 페치 영역 및 상기 프리페치 영역, 상기 스토리지 순서로 액세스하도록 구성되는 데이터 저장 장치.
  6. 제 1 항에 있어서,
    상기 프리페치 영역은 제 1 프리페치 영역 및 제 2 프리페치 영역을 포함하고,
    상기 메모리 관리부는, 상기 제 1 메모리 장치로부터 축출되는 제 1 축출 데이터를 상기 제 1 페치 영역에 저장하고, 상기 1 페치 영역으로부터 축출되는 제 2 축출 데이터를 상기 제 2 페치 영역에 저장하며, 상기 제 2 페치 영역으로부터 선택된 제 3 축출 데이터를 상기 제 2 메모리 장치로부터 축출하도록 구성되는 데이터 저장 장치.
  7. 제 6 항에 있어서,
    상기 메모리관리부는, 상기 제 1 메모리 장치의 잔여 용량이 제 1 문턱값 미만인 경우 상기 제 1 메모리 장치로부터 상기 제 1 축출 데이터를 선택하여 상기 제 1 페치 영역으로 축출하고,
    상기 제 1 페치 영역의 잔여 용량이 제 2 문턱값 미만인 경우 상기 제 1 페치 영역으로부터 상기 제 2 축출 데이터를 선택하여 상기 제 2 페치 영역으로 축출하며,
    상기 제 2 페치 영역의 잔여 용량이 제 3 문턱값 미만인 경우 상기 제 2 페치 영역으로부터 상기 제 3 축출 데이터를 선택하여 상기 제 2 메모리 장치로부터 축출하도록 구성되는 데이터 저장 장치.
  8. 제 1 메모리 장치, 제 2 메모리 장치, 스토리지 장치 및, 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 제 2 메모리 장치는 상기 제 1 메모리 장치로부터 축출되는 데이터를 저장하는 페치 영역 및, 복수의 섹션으로 구분되는 프리페치 영역을 포함하고,
    상기 컨트롤러가 상기 스토리지로부터 상기 섹션 사이즈에 대응하는 크기의 프리페치 데이터를 선택하여 상기 프리페치 영역에 로딩하는 단계; 및
    상기 컨트롤러가 상기 복수의 섹션 각각의 데이터 리드 적중률에 기초하여 상기 프리페치 데이터를 갱신하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 제 1 메모리 장치는 제 1 속도로 동작하고, 상기 제 2 메모리 장치는 상기 제 1 속도보다 느린 제 2 속도로 동작하며, 상기 스토리지 장치는 상기 제 1 속도보다 느린 제 3 속도로 동작하는 데이터 저장 장치의 동작 방법.
  10. 제 8 항에 있어서,
    상기 컨트롤러가, 상기 데이터 리드 적중률이 기준값 미만인 적어도 하나의 섹션을 희생 섹션으로 선택하는 단계;
    상기 컨트롤러가, 상기 희생 섹션을 해제하여 빈 섹션으로 전환하는 단계; 및
    빈 섹션이 존재하는 것으로 확인되면, 상기 컨트롤러가 상기 스토리지로부터 상기 프리페치 데이터를 선택하여 상기 빈 섹션에 로드하는 단계;
    를 더 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  11. 제 8 항에 있어서,
    상기 프리페치 데이터는 랜덤하게 선택되는 데이터 저장 장치의 동작 방법.
  12. 제 8 항에 있어서,
    호스트 장치의 리드 요청에 응답하여, 상기 컨트롤러가 상기 리드 요청된 데이터가 발견될 때까지 상기 제 1 메모리 장치, 상기 페치 영역 및 상기 프리페치 영역, 상기 스토리지 순서로 액세스하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  13. 제 8 항에 있어서,
    상기 프리페치 영역은 제 1 프리페치 영역 및 제 2 프리페치 영역을 포함하고,
    상기 컨트롤러가, 상기 제 1 메모리 장치로부터 축출되는 제 1 축출 데이터를 상기 제 1 페치 영역에 저장하는 단계;
    상기 1 페치 영역으로부터 축출되는 제 2 축출 데이터를 상기 제 2 페치 영역에 저장하는 단계; 및
    상기 제 2 페치 영역으로부터 선택된 제 3 축출 데이터를 상기 제 2 메모리 장치로부터 축출하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 1 페치 영역에 저장하는 단계는, 상기 제 1 메모리 장치의 잔여 용량이 제 1 문턱값 미만인 경우 상기 제 1 메모리 장치로부터 상기 제 1 축출 데이터를 선택하여 상기 제 1 페치 영역으로 축출하는 단계를 포함하고,
    상기 제 2 페치 영역에 저장하는 단계는, 상기 제 1 페치 영역의 잔여 용량이 제 2 문턱값 미만인 경우 상기 제 1 페치 영역으로부터 상기 제 2 축출 데이터를 선택하여 상기 제 2 페치 영역으로 축출하는 단계를 포함하며,
    상기 제 2 메모리 장치로부터 축출하는 단계는, 상기 제 2 페치 영역의 잔여 용량이 제 3 문턱값 미만인 경우 상기 제 2 페치 영역으로부터 상기 제 3 축출 데이터를 선택하여 상기 제 2 메모리 장치로부터 축출하는 단계를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
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