KR20210150948A - 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들 - Google Patents

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KR20210150948A
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transistor
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션 티. 마
기욤 부쉬
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인텔 코포레이션
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Abstract

적어도 일 측 상에 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터(예를 들어, 나노리본) 배열체들이 본 명세서에 개시되어 있다. 예시적인 트랜지스터 배열체는 나노리본으로서 형상화된 채널 재료, 및 적어도 나노리본의 제1 페이스의 일부분, 측벽, 및 나노리본의 제2 페이스의 일부분을 감싸는 게이트 스택을 포함한다. 나노리본의 제1 및 제2 페이스들 위에 제공된 게이트 스택의 부분들은 "게이트 길이"로 지칭될 수 있는 특정 거리에 대해 나노리본의 길이축에 평행한 방향으로 연장된다. 나노리본의 측벽을 감싸는 게이트 스택의 일부분은 전체 게이트 길이를 따라 연장되지 않고, 오히려, 게이트 길이의 절반 미만, 예를 들어, 게이트 길이의 약 1/3에 걸쳐 연장되어, 그 측벽 상의 게이트 인클로저를 비대칭으로 만든다.

Description

비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들{NON-PLANAR TRANSISTOR ARRANGEMENTS WITH ASYMMETRIC GATE ENCLOSURES}
본 개시내용은 일반적으로 반도체 디바이스 분야에 관한 것으로, 더욱 구체적으로는, 나노리본 트랜지스터들과 같은 비평면 트랜지스터들에 관한 것이다.
지난 수십 년 동안, 집적 회로들에서 피처들(features)의 스케일링(scaling)은 점점 더 성장하는 반도체 산업의 견인차였다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적(real estate) 상에서의 기능 유닛들의 증가된 밀도들을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 증가된 개수의 메모리 또는 로직 디바이스들을 칩에 통합할 수 있게 하여, 용량(capacity)이 증가된 제품의 제조를 돕는다. 하지만, 계속-증가하는 용량에 대한 욕구가 쟁점이다. 각각의 디바이스 및 각각의 인터커넥트(interconnect)의 성능을 최적화할 필요성이 점점 중요해지고 있다.
실시예들은 첨부 도면들과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아닌 예로서 예시된다.
도 1은 다양한 실시예들에 따른 예시적인 나노리본-기반 전계 효과 트랜지스터(field-effect transistor, FET)의 사시도를 제공한다.
도 2a 내지 도 2c는 다양한 실시예들에 따른 비대칭 게이트 인클로저들(asymmetric gate enclosures)을 갖는 예시적인 나노리본 트랜지스터 배열체(nanoribbon transistor arrangement)의 하향식 및 단면 측면도들(top-down and cross-sectional side views)을 제공한다.
도 3은 다양한 실시예들에 따른 비대칭 게이트 인클로저를 갖는 비평면 트랜지스터 배열체를 제조하는 예시적인 방법의 흐름도이다.
도 4a 및 도 4b는 각각 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 웨이퍼 및 다이들의 상면도들이다.
도 5는 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 IC 패키지의 단면 측면도이다.
도 6은 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 IC 디바이스 어셈블리의 단면 측면도이다.
도 7은 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
개요
본 개시내용의 시스템들, 방법들 및 디바이스들 각각은 몇 가지 혁신적인 양태를 가지며, 이 중 단 하나가 본 명세서에 개시된 모든 바람직한 속성들에 대해 단독으로 책임지지는 않는다. 본 명세서에서 설명되는 주제의 하나 이상의 구현의 세부사항은 아래 상세한 설명 및 첨부 도면들에 제시되어 있다.
본 명세서에 설명된, 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들을 예시하기 위해, 먼저 IC 제조 동안 작용할 수 있는 현상을 이해하는 것이 유용할 수 있다. 다음의 기본 정보는 본 개시내용이 적절히 설명될 수 있는 기초로서 볼 수 있다. 이러한 정보는 설명의 목적으로만 제공되며, 따라서 어떤 식으로든 본 개시내용 및 그의 잠재적인 응용들의 넓은 범위를 제한하는 것으로 해석되어서는 안 된다.
더블-게이트 트랜지스터들, 트라이게이트 트랜지스터들, FinFET들, 나노와이어, 및 나노리본 트랜지스터들과 같은 비평면 트랜지스터들은 비평면 아키텍처를 갖는 트랜지스터들을 지칭한다. 트랜지스터 채널이 하나의 구속 표면(confinement surface)만을 갖는 평면 아키텍처에 비해, 비평면 아키텍처는 트랜지스터 채널이 하나보다 많은 구속 표면을 갖는 임의의 타입의 아키텍처이다. 구속 표면은 게이트 필드에 의해 구속되는 채널 표면의 특정 배향을 지칭한다. 비평면 트랜지스터들은 단일-게이트 트랜지스터들과 같은 평면 아키텍처를 갖는 트랜지스터들에 비해 성능을 잠재적으로 향상시킨다.
트랜지스터의 게이트 인클로저(gate enclosure)는 게이트 스택이 채널 구속 표면을 넘어 소비하는 "하향식(top-down)" 공간의 양을 설정하는 게이트 스택의 일부분을 지칭한다. 종래의 비평면 트랜지스터 아키텍처들은 모두 공간을 소비할 뿐만 아니라 기생 커패시턴스도 추가하는 게이트 인클로저들을 이용함으로써, 영역 스케일링(area scaling), 속도 향상, 및 에너지 절약에 영향을 미친다. 셀 치수들 및 기생 커패시턴스를 감소시키기 위한 스케일링 부스터(scaling booster)로서 문헌에서 포크시트 아키텍처(forksheet architecture)가 제안되었으며, 여기서 "포크시트"라는 명칭은 그것의 복잡한 양측 핀형 구조(bilateral finned structure) 때문에 발생한다. 포크시트 트랜지스터에서는, 측방향 나노시트들 또는 나노리본들의 수직 스택의 2개의 측면 중 하나의 측면 상에는 게이트 인클로저가 없는 반면, 다른 측면 상에는 게이트 인클로저가 여전히 남아 있다.
본 개시내용의 실시예들은 적어도 하나의 측면 상에 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들, 예를 들어, 나노리본 또는 나노리본들의 스택의 적어도 하나의 측벽 상에 비대칭 게이트 인클로저를 갖는 나노리본 트랜지스터 배열체들을 제공하고, 여기서 비대칭은 트랜지스터들의 채널 길이의 중간에 대한 것이다. 본 명세서에서 사용되는 바와 같이, "나노리본"이라는 용어는 트랜지스터 배열체가 제공되는 지지 구조체(예를 들어, 기판, 칩, 또는 웨이퍼)에 평행한 긴 축을 갖는 가늘고 긴 반도체 구조체를 지칭한다. 일부 설정들에서, "나노리본"이라는 용어는 직사각형 횡단면(즉, 구조체의 길이축에 수직인 평면에서의 단면)을 갖는 가늘고 긴 반도체 구조체를 설명하기 위해 사용되었고, "나노와이어"라는 용어는 유사한 구조체이지만 원형 또는 정사각형-유사 횡단면을 갖는 것을 설명하기 위해 사용되었다. 본 개시내용에서, "나노리본"이라는 용어는 그러한 나노리본들(나노시트들을 포함함) 및 나노와이어들뿐만 아니라, 지지 구조체들에 평행한 길이축을 갖는 그리고 임의의 기하학적 구조(예를 들어, 타원형, 또는 라운딩된 모서리들을 갖는 다각형)의 횡단면들을 갖는 가늘고 긴 반도체 구조체들을 둘 다 설명하기 위해 사용된다. 본 명세서에서 사용되는 바와 같이, "나노리본의 페이스(face of a nanoribbon)"라는 용어는 나노리본이 지지 구조체에 평행한 방향으로 연장될 때 지지 구조체에 실질적으로 평행한 나노리본의 구속 표면들(즉, 나노리본의 반도체 재료와 게이트 스택의 계면) 중 임의의 것을 지칭하고, "나노리본의 측벽(sidewall of a nanoribbon)"이라는 용어는 최하부 페이스와 최상부 페이스(최하부 페이스는 최상부 페이스보다 지지 구조체에 더 가까운 나노리본의 페이스임)를 연결하는 나노리본의 구속 표면들 중 임의의 것을 지칭한다. 본 개시내용의 일 양태에서, 예시적인 나노리본 트랜지스터 배열체는 나노리본으로서 형상화된 채널 재료, 및 적어도 나노리본의 제1(예를 들어, 최하부) 페이스의 일부분, 측벽, 및 나노리본의 제2(예를 들어, 최상부) 페이스의 일부분을 감싸는 게이트 스택을 포함한다. 나노리본의 제1 및 제2 페이스들 위에 제공된 게이트 스택의 부분들은 "게이트 길이"로 지칭될 수 있는 특정 거리에 대해 나노리본의 길이축에 평행한 방향으로 연장된다. 대조적으로, 나노리본의 측벽을 감싸는 게이트 스택의 일부분은 전체 게이트 길이를 따라 연장되지 않고, 오히려, 게이트 길이의 절반 미만, 예를 들어, 게이트 길이의 약 1/3에 걸쳐 연장되는 "필러 부분(pillar portion)"으로 지칭될 수 있는 것을 형성하여, 그 측벽 상의 게이트 인클로저를 비대칭으로 만든다. 다양한 실시예들에서, 나노리본의 다른 측벽은 게이트 인클로저를 전혀 갖지 않을 수 있거나(예를 들어, 포크시트 아키텍처와 유사), 전체 게이트 길이에 걸쳐 연장되는 전체(예를 들어, 종래의) 게이트 인클로저를 가질 수 있거나, 비대칭 게이트 인클로저를 또한 가질 수 있다.
나노리본 트랜지스터들을 참조하여 일부 설명들이 본 명세서에 제공되지만, 본 명세서에 설명되는 비대칭 게이트 인클로저들의 원리들은 FinFET들에 동등하게 적용가능하며, 여기서 핀의 적어도 하나의 측벽 위에 제공되는 게이트 스택은 전체 게이트 길이에 걸쳐 연장되지 않는다는 점에서 비대칭일 수 있다. 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들을 제공하는 것은, 게이트 인클로저들이 전기적 단락 없이 서로에 대해 스태거링될 수 있다는 점에서 서로 나란히 제공되는 인접한 나노리본들, 나노리본 스택들, 또는 핀들 사이의 거리를 감소시키는 것을 허용할 수 있고, 이는 추가로 감소된 기생 커패시턴스들로 이어지고 에너지 절약 및 속도를 개선할 수 있다.
본 명세서에 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 갖는 다양한 IC 디바이스들은 IC와 연관된 하나 이상의 컴포넌트 내에 구현되거나 그와 연관될 수 있거나/있고 다양한 그러한 컴포넌트들 사이에 구현될 수 있다. 다양한 실시예들에서, IC와 연관된 컴포넌트들은, 예를 들어, 트랜지스터들, 다이오드들, 전원들, 저항기들, 커패시터들, 인덕터들, 센서들, 송수신기들, 수신기들, 안테나들 등을 포함한다. IC와 연관된 컴포넌트들은 IC 상에 장착된 것들 또는 IC에 연결된 것들을 포함할 수 있다. IC는 아날로그 또는 디지털일 수 있고, IC와 연관된 컴포넌트들에 따라, 마이크로프로세서들, 옵토일렉트로닉스(optoelectronics), 논리 블록들, 오디오 증폭기들 등과 같은 다수의 응용들에서 사용될 수 있다. IC는 컴퓨터에서 하나 이상의 관련 기능을 실행하기 위한 칩셋의 일부로서 이용될 수 있다.
설명의 목적으로, 예시적인 구현들의 완전한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 제시된다. 그러나, 본 개시내용이 특정 세부사항 없이 실시될 수 있다는 것 또는/및 본 개시내용이 설명된 양태들 중 일부만으로 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 모호하게 하지 않기 위하여 잘 알려진 특징들이 생략되거나 간략화된다.
또한, 그 일부를 형성하고, 실시될 수 있는 실시예들이 예시로서 도시되는 첨부 도면들이 참조된다. 다른 실시예들이 이용될 수 있고 본 개시내용의 범위로부터 벗어나지 않고 구조적 또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미에서 취해지지 않아야 한다. 편의상, 상이한 문자들로 지정된 도면들의 모음, 예를 들어, 도 2a 내지 도 2c가 존재하는 경우, 본 명세서에서 그러한 모음은 문자들 없이, 예를 들어, "도 2"로서 지칭될 수 있다.
도면들은 그 안의 요소들의 상대적 배열들을 도시하기 위한 것이고, 이들 도면들의 디바이스 어셈블리들은 구체적으로 도시되지 않은 다른 요소들(예를 들어, 다양한 계면 층들)을 포함할 수 있다. 유사하게, 재료들의 특정 배열들이 도면들을 참조하여 논의되지만, 이러한 도면들의 디바이스들 및 어셈블리들에서 중간 재료들이 포함될 수 있다. 또한, 다양한 디바이스 뷰들의 일부 요소들이 평면 직사각형들인 것으로 또는 직사각형 솔리드들로 형성된 것으로 도면들에 예시되지만, 그리고 예시적인 구조들의 일부 개략적 예시들이 정밀한 직각들 및 직선들로 도시되지만, 이것은 단지 예시의 용이함을 위한 것이고, 이러한 어셈블리들의 실시예들은 반도체 디바이스 어셈블리들을 제조하는 데 사용되는 제조 프로세스들에 의해 좌우되고 때때로 이들로 인해 불가피하게, 만곡되거나, 라운딩되거나, 또는 그렇지 않으면 불규칙적으로 형상화될 수 있다. 따라서, 이러한 개략적 예시들은 본 명세서에 설명된 구조들 중 임의의 것이 예를 들어, 주사 전자 현미경(SEM) 이미지들 또는 투과 전자 현미경(TEM) 이미지들을 사용하여 검사될 때 피처들이 그렇게 "이상적인" 것으로 보이지 않게 할 수 있는 실제 프로세스 제한들을 반영하지 않을 수 있다는 것을 이해해야 한다. 실제 구조들의 그러한 이미지들에서, 가능한 처리 결함들, 예를 들어, 재료들의 완벽하지 않은 직선 에지들, 테이퍼형 비아들 또는 다른 개구들, 코너들의 부주의한 라운딩 또는 상이한 재료 층들의 두께 변동들, 결정 영역 내의 간헐적 스크류, 에지, 또는 조합 전위들, 및/또는 단일 원자들 또는 원자들의 클러스터들의 간헐적 전위 결함들(occasional dislocation defects)이 또한 보여질 수 있다. 여기서 열거되지는 않지만 디바이스 제조 분야에서 공통인 다른 결함들이 존재할 수 있다. 예를 들어, 광학 현미경, TEM, 또는 SEM을 사용하여 회로를 재구성하기 위한 디바이스의 부분들의 리버스 엔지니어링(reverse engineering) 및 레이아웃 및 마스크 데이터의 검사, 및/또는, 예를 들어, 물리적 장애 분석(Physical Failure Analysis, PFA)을 사용하여 본 명세서에 설명된 다양한 디바이스 요소들의 형상 및 위치를 검출하기 위한 디바이스의 단면의 검사는, 본 명세서에 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체의 존재의 결정을 허용할 것이다.
청구되는 주제를 이해하는데 가장 도움이 되는 방식으로, 다양한 동작들이 다수의 별개의 액션들 또는 동작들로서 차례로 설명될 수 있다. 그러나, 설명 순서는 이러한 동작들이 반드시 순서 종속적이라고 암시하는 것으로서 해석되어서는 안된다. 특히, 이러한 동작들은 제시의 순서로 수행되지 않을 수 있다. 설명되는 동작들은 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작들이 수행될 수 있고/있거나 설명되는 동작들이 추가적인 실시예들에서 생략될 수 있다.
본 개시내용의 목적을 위해, 구문 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 구문 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B, 및 C)를 의미한다. "내지(between)"라는 용어는, 측정 범위들과 관련하여 사용될 때, 측정 범위들의 양끝(ends)을 포함한다.
설명은 "실시예에서" 또는 "실시예들에서"이라는 구문들을 사용하며, 이들은 각각 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 본 개시내용의 실시예들에 관해 사용되는 용어들 "포함하는(comprising, including)", "갖는(having)" 등은 동의어들이다. 본 개시내용은 "위", "아래", "최상부", "최하부", 및 "측면"과 같은 관점 기반의 설명들을 사용할 수 있고; 이러한 설명들은 논의를 용이하게 하기 위해 사용되며 개시된 실시예들의 적용을 제한하려는 의도가 아니다. 첨부 도면들은 반드시 일정 비율로 도시되지는 않는다. 달리 명시되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1(first)", "제2(second)", 및 "제3(third)" 등을 사용하는 것은, 유사한 물체들의 상이한 사례들이 지칭되는 것임을 표시할 뿐이며, 그렇게 설명된 물체들이 시간적으로, 공간적으로, 순위로, 또는 임의의 다른 방식으로, 주어진 시퀀스로 있어야 함을 암시하도록 의도되지 않는다.
다음의 상세한 설명에서, 예시적인 구현들의 다양한 양태들은 그 연구 내용을 본 기술분야의 다른 통상의 기술자들에게 전달하기 위하여 본 기술분야의 통상의 기술자들에 의해 보편적으로 채용된 용어들을 사용하여 설명될 것이다. 예를 들어, 사용되는 경우, "산화물(oxide)", "탄화물(carbide)", "질화물(nitride)" 등이라는 용어들은, 각각, 산소(oxygen), 탄소(carbon), 질소(nitrogen) 등을 포함하는 화합물들을 지칭하며, "하이-k 유전체(high-k dielectric)"라는 용어는 실리콘 산화물(silicon oxide)보다 더 높은 유전 상수(dielectric constant)를 갖는 재료를 지칭하는 반면, "로우-k 유전체(low-k dielectric)"라는 용어는 실리콘 산화물보다 더 낮은 유전 상수를 갖는 재료를 지칭한다. 다른 예에서, "인터커넥트(interconnect)"라는 용어는 IC와 연관된 하나 이상의 컴포넌트에 또는/및 다양한 이러한 컴포넌트들 사이에 전기적 접속성을 제공하기 위한 전기 전도성 재료로 형성되는 임의의 요소를 설명하는데 사용된다. 본 명세서에 설명된 바와 같은 또는 본 기술분야에 알려진 바와 같은 특정한 값의 맥락에 기초하여 "실질적으로(substantially)", "가까운(close)", "대략(approximately)", "근처의(near)", 및 "약(about)"이라는 용어들은 일반적으로 목표 값의 +/- 20% 내에 있는 것을 지칭한다.
예시적인 나노리본 트랜지스터 배열체
도 1은 다양한 실시예들에 따른, 비대칭 게이트 인클로저를 갖는 나노리본 트랜지스터 배열체를 형성하도록 적응될 수 있는 나노리본-기반 전계 효과 트랜지스터(FET)(110)를 갖는 예시적인 IC 구조체의 사시도를 제공한다. 예를 들어, 다양한 실시예들에서, 도 1에 도시된 나노리본(104)의 기초에 형성된 트랜지스터(110)는, 그 안에 형성된 트랜지스터들이 본 명세서에 설명된 바와 같이 비대칭 게이트 인클로저들을 포함한다는 것을 제외하고, 나노리본 트랜지스터 배열체(200)의 나노리본들(204) 중 임의의 것의 기초에 형성될 수 있다.
도 1의 세부사항들을 참조하면, 배열체(100)는 하나 이상의 반도체 재료로 만들어진 나노리본(104)으로서 형성된 채널 재료를 포함할 수 있고, 나노리본(104)은 지지 구조체(102) 위에 제공된다. 트랜지스터(110)는 게이트 스택(106)이 "채널 부분"으로 지칭되는 나노리본의 적어도 일부분을 감싸게 함으로써 그리고 게이트 스택(106)의 양 측 상의 제1 소스 또는 드레인(S/D) 영역(114-1) 및 제2 S/D 영역(114-2)으로서 도 1에 도시된 소스 및 드레인 영역들을 가짐으로써 나노리본(104)의 기초에 형성될 수 있다. 일부 실시예들에서, 산화물 재료 층(도 1에 구체적으로 도시되지 않음)이 지지 구조체(102)와 게이트 스택(106) 사이에 제공될 수 있다.
도 1(및 본 개시내용의 다른 도면들)에 도시된 배열체(100)는 그 안의 컴포넌트들 중 일부의 상대적 배열들을 도시하도록 의도되며, 배열체(100) 또는 그의 부분들은 도시되지 않은 다른 컴포넌트들(예를 들어, 트랜지스터(110)의 S/D 영역들(114)에 대한 전기적 콘택(electrical contact)들, 트랜지스터(110)의 게이트 전극 주위의 스페이서 층과 같은 추가적인 층들 등)을 포함할 수 있다. 예를 들어, 도 1에 구체적으로 도시되지는 않았지만, 소스, 게이트, 드레인 전극들 사이에 전기적 격리를 제공하기 위하여 트랜지스터 드레인 전극과 트랜지스터(110)의 게이트 스택 사이뿐만 아니라 소스 전극과 게이트 스택 사이에 유전체 스페이서가 제공될 수 있다. 다른 예에서, 도 1에 구체적으로 도시되지는 않았지만, 적어도 트랜지스터(110)의 부분들이 임의의 적합한 층간 유전체(interlayer dielectric, ILD) 재료(예를 들어, 도 2에 도시된 ILD 재료(208))와 같은 절연체 재료로 둘러싸일 수 있다. 일부 실시예들에서, 이러한 절연체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함하는 하이-k 유전체일 수 있다. 이 목적을 위해 사용될 수 있는 하이-k 재료들의 예들은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 탄탈륨 산화물(tantalum oxide), 탄탈륨 실리콘 산화물(tantalum silicon oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate)을 포함할 수 있지만, 이에 제한되지 않는다. 다른 실시예들에서, 트랜지스터(110)의 부분들을 둘러싸는 절연체 재료는 로우-k 유전체 재료일 수 있다. 로우-k 유전체 재료들의 일부 예들은 실리콘 이산화물(silicon dioxide), 탄소-도핑된 산화물(carbon-doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FSG(fused silica glass)와 같은 유기 폴리머들, 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기 실리케이트 유리(organosilicate glass)와 같은 유기 실리케이트들을 포함하지만, 이에 제한되지 않는다.
본 개시내용의 구현들은 기판, 다이, 웨이퍼, 또는 칩과 같은 임의의 적합한 지지 구조체(102) 상에서 형성되거나 수행될 수 있다. 지지 구조체(102)는, 예를 들어, 아래에서 논의되는 도 4a의 웨이퍼(2000)일 수 있고, 다이, 예를 들어, 아래에서 논의되는 도 4b의 싱귤레이팅된 다이(2002)일 수 있거나 그에 포함될 수 있다. 지지 구조체(102)는, 예를 들어, N-타입 또는 P-타입 재료 시스템들을 포함하는 반도체 재료 시스템들로 구성되는 반도체 기판일 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-절연체(silicon-on-insulator, SOI) 하부구조를 사용하여 형성되는 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은 게르마늄, 실리콘 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비화물, 알루미늄 갈륨 비화물, 알루미늄 비화물, 인듐 알루미늄 비화물, 알루미늄 인듐 안티몬화물, 인듐 갈륨 비화물, 갈륨 질화물, 인듐 갈륨 질화물, 알루미늄 인듐 질화물 또는 갈륨 안티몬화물, 또는 III-V족 재료들(즉, 원소의 주기율 시스템의 III족 및 V족의 재료들), II-VI족(즉, 원소의 주기율 시스템의 II족 및 IV족의 재료들), 또는 IV족 재료들(즉, 원소의 주기율 시스템의 IV족의 재료들)의 다른 조합들을 포함하지만 이에 제한되지 않는, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는 대체 재료들을 사용하여 형성될 수 있다. 일부 실시예들에서, 기판은 비결정질일 수 있다. 일부 실시예들에서, 지지 구조체(102)는 인쇄 회로 보드(printed circuit board, PCB) 기판일 수 있다. 지지 구조체(102)가 형성될 수 있는 재료들의 몇몇 예들이 여기서 설명되지만, 본 명세서에서 설명되는 바와 같은 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들 중 임의의 것을 구현하는 반도체 디바이스가 구축될 수 있는 토대(foundation)의 역할을 할 수 있는 임의의 재료가 본 개시내용의 사상 및 범위 내에 속한다.
나노리본(104)은, 예를 들어, 나노와이어 또는 나노리본의 형태를 취할 수 있다. 일부 실시예들에서, 나노리본(104)의 횡단면의 면적(즉, 도 1에 도시된 예시적인 좌표계 x-y-z의 x-z 평면에서의 면적)은 그 안의 모든 값들 및 범위들을 포함하여 약 25 내지 10000 제곱 나노미터(예를 들어, 약 25 내지 1000 제곱 나노미터, 또는 약 25 내지 500 제곱 나노미터)일 수 있다. 일부 실시예들에서, 나노리본(104)의 폭(즉, 지지 구조체(102)에 평행한 평면에서 그리고 나노리본(104)의 긴 축(120)에 수직인 방향으로, 예를 들어, 도 1에 도시된 예시적인 좌표계의 y-축을 따라 측정된 치수)은 그 안의 모든 값들 및 범위들을 포함하여 나노리본(104)의 높이(즉, 지지 구조체(102)에 수직인 평면에서, 예를 들어, 도 1에 도시된 예시적인 좌표계의 z-축을 따라 측정된 치수)보다 적어도 약 3배 더 클 수 있으며, 예를 들어, 적어도 약 4배 더 클 수 있거나, 적어도 약 5배 더 클 수 있다. 도 1에 도시된 나노리본(104)은 정사각형 단면을 갖는 것으로 도시되지만, 나노리본(104)은 대신에 직사각형이지만 정사각형이 아닌 단면, 모서리들이 라운딩되거나 그렇지 않으면 불규칙적으로 형상화된 단면을 가질 수 있고, 게이트 스택(106)은 나노리본(104)의 형상을 따를 수 있다. 또한, 도 1은 물론, 도 2a 내지 도 2c가, 나노리본(104)의 길이축(120)이 지지 구조체(102)의 평면에 실질적으로 평행하게 이어지는 실시예들을 도시하고 있지만, 이것은 반드시 그럴 필요는 없다; 다른 실시예들에서, 나노리본(104)은, 예를 들어, 지지 구조체(102)에 수직이 되도록 "수직으로" 배향될 수 있다. 지지 구조체(102)에 대한 나노리본(104)의 임의의 배향에 대해, 나노리본의 "페이스"는 (나노리본(104)의 긴 축(120)에 실질적으로 수직인 평면에서 측정될 때) 그것에 수직인 변보다 큰 나노리본의 변을 지칭하며, 그것에 수직인 변은 나노리본의 "측벽"으로 지칭된다.
일부 실시예들에서, 나노리본(104)의 채널 재료는, 예를 들어, N-타입 또는 P-타입 재료 시스템들을 포함하는 반도체 재료 시스템들로 구성될 수 있다. 일부 실시예들에서, 나노리본(104)의 채널 재료는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 갈륨 산화물, 티타늄 산질화물(titanium oxynitride), 루테늄 산화물, 또는 텅스텐 산화물과 같은 고이동도 산화물 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 나노리본(104)의 채널 재료는 반도체 재료들의 조합을 포함할 수 있다. 일부 실시예들에서, 나노리본(104)의 채널 재료는 실리콘(Si) 또는 게르마늄(Ge)과 같은 단결정질 반도체를 포함할 수 있다. 일부 실시예들에서, 나노리본(104)의 채널 재료는 주기율표의 III족의 적어도 하나의 원소(예를 들어, Al, Ga, In)의 제1 부-격자(sub-lattice) 및 주기율표의 V족의 적어도 하나의 원소(예를 들어, P, As, Sb)의 제2 부-격자를 갖는 화합물 반도체를 포함할 수 있다.
일부 예시적인 N-타입 트랜지스터 실시예들의 경우(즉, 트랜지스터(110)가 NMOS 트랜지스터인 실시예들의 경우), 나노리본(104)의 채널 재료는 InGaAs, InP, InSb, 및 InAs와 같은, 그러나 이에 제한되지 않는, 높은 전자 이동도를 갖는 III-V 재료를 유리하게 포함할 수 있다. 일부 그러한 실시예들의 경우, 나노리본(104)의 채널 재료는 InGaAs, GaAsSb, InAsP, 또는 InPSb와 같은 삼원(ternary) III-V 합금일 수 있다. 일부 InxGa1-xAs 핀 실시예들의 경우, In 함유량(x)은 0.6 내지 0.9일 수 있고, 유리하게는 적어도 0.7(예를 들어, In0.7Ga0.3As)일 수 있다. 가장 높은 이동도를 갖는 일부 실시예들의 경우, 나노리본(104)의 채널 재료는 진성(intrinsic) III-V 재료, 즉, 임의의 전기적 활성 불순물(electrically active impurity)로 의도적으로 도핑되지 않은 III-V 반도체 재료일 수 있다. 대안적인 실시예들에서, 예를 들어, 임계 전압 Vt를 추가로 미세-조정하거나 HALO 포켓 주입들을 제공하는 등을 위해, 나노리본(104)의 채널 재료 내에 공칭 불순물 도펀트 레벨(nominal impurity dopant level)이 존재할 수 있다. 그러나, 불순물-도핑된 실시예들의 경우에도, 나노리본(104)의 채널 재료 내의 불순물 도펀트 레벨은 비교적 낮을 수 있고, 예를 들어, 1015 입방 센티미터당 도펀트 원자(cm-3) 미만, 및 유리하게는 1013 cm-3 미만이다.
일부 예시적인 P-타입 트랜지스터 실시예들의 경우(즉, 트랜지스터(110)가 PMOS 트랜지스터인 실시예들의 경우), 나노리본(104)의 채널 재료는 Ge 또는 Ge-풍부 SiGe 합금과 같은, 그러나 이에 제한되지 않는, 높은 정공 이동도(hole mobility)를 갖는 IV족 재료를 유리하게 포함할 수 있다. 일부 예시적인 실시예들의 경우, 나노리본(104)의 채널 재료는 0.6 내지 0.9의 Ge 함유량을 가질 수 있고, 유리하게는 적어도 0.7일 수 있다. 가장 높은 이동도를 갖는 일부 실시예들의 경우, 나노리본(104)의 채널 재료는 진성 III-V(또는 P-타입 디바이스들에 대해 IV) 재료일 수 있고 임의의 전기적 활성 불순물로 의도적으로 도핑되지 않을 수 있다. 대안적인 실시예들에서, 예를 들어, 임계 전압(Vt)을 추가로 설정하거나 HALO 포켓 주입들을 제공하는 등을 위해, 나노리본(104)의 채널 재료 내에 하나 이상의 공칭 불순물 도펀트 레벨이 존재할 수 있다. 그러나, 불순물-도핑된 실시예들의 경우에도, 채널 재료 내의 불순물 도펀트 레벨은 비교적 낮고, 예를 들어, 1015 cm-3 미만, 및 유리하게는 1013 cm-3 미만이다.
일부 실시예들에서, 나노리본(104)의 채널 재료는 주석 산화물, 안티몬 산화물, 인듐 산화물, 인듐 주석 산화물, 티타늄 산화물, 아연 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물(IGZO), 갈륨 산화물, 티타늄 산질화물, 루테늄 산화물, 또는 텅스텐 산화물과 같은 고이동도 산화물 반도체 재료와 같은 박막 재료일 수 있다. 일반적으로, 나노리본 내에 형성된 트랜지스터가 박막 트랜지스터(TFT)인 경우, 나노리본(104)의 채널 재료는 주석 산화물, 코발트 산화물, 구리 산화물, 안티몬 산화물, 루테늄 산화물, 텅스텐 산화물, 아연 산화물, 갈륨 산화물, 티타늄 산화물, 인듐 산화물, 티타늄 산질화물, 인듐 주석 산화물, 인듐 아연 산화물, 니켈 산화물, 니오븀 산화물, 구리 과산화물, IGZO, 인듐 텔루르화물, 몰리브덴광(molybdenite), 몰리브덴 디셀레니드(molybdenum diselenide), 텅스텐 디셀레니드, 텅스텐 이황화물(tungsten disulfide), N- 또는 P-타입 비정질 또는 다결정 실리콘, 게르마늄, 인듐 갈륨 비화물, 실리콘 게르마늄, 갈륨 질화물, 알루미늄 갈륨 질화물, 인듐 아인산염(indium phosphite), 및 흑린(black phosphorus) 중 하나 이상을 포함할 수 있고, 이들 각각은 가능하게는 갈륨, 인듐, 알루미늄, 불소, 붕소, 인, 비소, 질소, 탄탈륨, 텅스텐, 및 마그네슘 등 중 하나 이상으로 도핑될 수 있다. 일부 실시예들에서, 나노리본(104)의 채널 재료는 그 안에 모든 값들 및 범위들을 포함하여 약 5 내지 75 나노미터의 두께를 가질 수 있다. 일부 실시예들에서, 박막 채널 재료가 비교적 낮은 온도들에서 퇴적될 수 있고, 이는 다른 컴포넌트들, 예를 들어, 로직 디바이스들과 같은 프론트 엔드 컴포넌트들을 손상시키는 것을 피하기 위해 백 엔드 제조(back end fabrication)에 부과된 열 예산들(thermal budgets) 내에서 채널 재료를 퇴적하는 것을 허용한다.
게이트 전극 재료(108) 및, 임의로, 게이트 유전체 재료(112)를 포함하는 게이트 스택(106)은 도 1에 도시된 바와 같이 나노리본(104)의 일부분을 완전히 또는 거의 완전히 감쌀 수 있고, 트랜지스터(110)의 채널 재료의 활성 영역(채널 영역)은 게이트 스택(106)에 의해 감싸진 나노리본(104)의 일부분에 대응한다. 게이트 유전체 재료(112)는 도 1에 도시된 배열체(100)의 사시도에(또는 도 2a 내지 도 2c의 예시적인 도면들에) 도시되지 않지만, 게이트 스택(106)이 그 주위를 감싸고 있는 나노리본(104)의 일부분의 단면 측면도를 제공하는 도 1의 삽도(130)에 도시되어 있다. 도 1에 도시된 바와 같이, 게이트 유전체 재료(112)는 나노리본(104)의 횡단 부분을 감쌀 수 있고, 게이트 전극 재료(108)는 게이트 유전체 재료(112)를 감쌀 수 있다. 일부 실시예들에서, 게이트 스택(106)은 나노리본(104)을 완전히 둘러쌀 수 있다. 다른 실시예들에서, 게이트 스택(106)은 나노리본(104)의 하나 이상의 측면 상에 포함되지 않을 수 있으며, 예를 들어, 일부 실시예들에서, 게이트 스택(106)은, 예를 들어, 포크시트 트랜지스터 구현들에서, 나노리본(104)의 측벽들 중 하나 상에 포함되지 않을 수 있다. 또한, 도 1에 구체적으로 도시되지는 않았지만, 트랜지스터(110)의 게이트 스택(106)은 도 2a 내지 도 2c를 참조하여 더 상세히 설명되는 바와 같이 비대칭 게이트 스택일 수 있다.
트랜지스터(110)가 P-타입 금속 산화물 반도체(PMOS) 트랜지스터인지 N-타입 금속 산화물 반도체(NMOS) 트랜지스터인지에 따라, 게이트 전극 재료(108)는 적어도 하나의 P-타입 일함수 금속 또는 N-타입 일함수 금속을 포함할 수 있다(트랜지스터(110)가 PMOS 트랜지스터일 때 P-타입 일함수 금속이 게이트 전극 재료(108)로서 사용되고 트랜지스터(110)가 NMOS 트랜지스터일 때 N-타입 일함수 금속이 게이트 전극 재료(108)로서 사용됨). PMOS 트랜지스터의 경우, 게이트 전극 재료(108)에 사용될 수 있는 금속들은 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들(예를 들어, 루테늄 산화물)을 포함할 수 있지만, 이에 제한되지 않는다. NMOS 트랜지스터의 경우, 게이트 전극 재료(108)에 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 및 알루미늄 탄화물)을 포함하지만, 이에 제한되지 않는다. 일부 실시예들에서, 게이트 전극 재료(108)는 2개 이상의 금속 층들의 스택을 포함할 수 있고, 하나 이상의 금속 층은 일함수 금속 층들이고, 적어도 하나의 금속 층은 충전 금속 층(fill metal layer)이다. 확산 장벽 층 또는/및 접착 층으로서 작용하기 위한 것과 같은 다른 목적들을 위해 게이트 전극 재료(108) 옆에 추가의 층들이 포함될 수 있다.
일부 실시예들에서, 게이트 유전체 재료(112)는 트랜지스터(110)의 부분들을 둘러쌀 수 있는 절연체 재료를 참조하여 본 명세서에서 논의되는 재료들 중 임의의 것을 포함하는 하나 이상의 하이-k 유전체를 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 재료(112)의 품질을 개선하기 위해 트랜지스터(110)의 제조 동안 게이트 유전체 재료(112)에 대해 어닐링 프로세스가 수행될 수 있다. 게이트 유전체 재료(112)는, 일부 실시예들에서, 그 안의 모든 값들 및 범위들을 포함하여 약 0.5 나노미터 내지 3 나노미터(예를 들어, 약 1 내지 3 나노미터, 또는 약 1 내지 2 나노미터)일 수 있는 두께를 가질 수 있다. 일부 실시예들에서, 게이트 스택(106)은 도 1에 도시되지 않은 게이트 스페이서에 의해 둘러싸일 수 있다. 그러한 게이트 스페이서는 트랜지스터(110)의 소스/드레인 콘택들과 게이트 스택(106) 사이의 분리를 제공하도록 구성될 수 있고, 로우-k 유전체 재료로 만들어질 수 있으며, 그의 일부 예들은 위에서 제공되었다. 게이트 스페이서는 그 유전 상수를 추가로 감소시키기 위해 공극들(pores) 또는 에어 갭들(air gaps)을 포함할 수 있다.
일부 실시예들에서, 예를 들어, 트랜지스터(110)가 메모리 셀의 저장 트랜지스터일 때, 게이트 유전체(112)는 강유전 재료의 층으로 대체되거나 강유전 재료의 층으로 보완될 수 있다. 이러한 강유전 재료는 얇은 치수들에서도 충분한 강유전 또는 반강유전(antiferroelectric) 거동을 나타내는 하나 이상의 재료를 포함할 수 있다. 현재 알려진 그러한 재료들의 일부 예들은 하프늄 지르코늄 산화물(HfZrO, HZO로도 지칭됨), 실리콘-도핑된(Si-도핑된) 하프늄 산화물, 게르마늄-도핑된(Ge-도핑된) 하프늄 산화물, 알루미늄-도핑된(Al-도핑된) 하프늄 산화물, 및 이트륨-도핑된(Y-도핑된) 하프늄 산화물을 포함한다. 그러나, 다른 실시예들에서, 얇은 치수들에서 강유전 또는 반강유전 거동을 나타내는 임의의 다른 재료들이 트랜지스터(110)가 저장 트랜지스터일 때 게이트 유전체(112)를 대체하거나 보완하기 위해 사용될 수 있고, 본 개시내용의 범주 내에 있다. 트랜지스터(110)가 저장 트랜지스터일 때 게이트 스택(106)에 포함된 강유전 재료는, 일부 실시예들에서, 그 안의 모든 값들 및 범위들을 포함하여 약 0.5 나노미터 내지 10 나노미터(예를 들어, 약 1 내지 8 나노미터, 또는 약 0.5 내지 5 나노미터)일 수 있는 두께를 가질 수 있다.
도 1에 더 도시된 바와 같이, 나노리본(104)은 게이트 스택(106)의 양 측 상에 소스 영역 및 드레인 영역을 포함할 수 있고, 따라서 트랜지스터를 실현한다. 본 기술분야에 잘 알려진 바와 같이, 각각의 MOS 트랜지스터의 게이트 스택에 대해 소스 및 드레인 영역들이 형성된다. 위에 설명된 바와 같이, 트랜지스터의 소스 및 드레인 영역들은 교체가능하고, 액세스 트랜지스터의 제1 S/D 영역 및 제2 S/D 영역의 명명법은 본 개시내용에서 사용을 위해 도입되었다. 도 1에서, 트랜지스터(110)의 제1 S/D 영역(S/D1)을 라벨링하기 위해 참조 번호 114-1가 사용되고, 제2 S/D 영역(S/D2)을 라벨링하기 위해 참조 번호 114-2가 사용된다.
트랜지스터(110)의 S/D 영역들(114)은 주입/확산 프로세스 또는 에칭/퇴적 프로세스를 사용하여 일반적으로 형성될 수 있다. 전자의 프로세스에서는, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들이 나노리본(104) 내로 이온-주입되어, 소스 및 드레인 영역들을 형성할 수 있다. 도펀트들을 활성화시키고 그것들이 나노리본(104) 내로 더 멀리 확산되게 하는 어닐링 프로세스가 이온 주입 프로세스를 뒤따를 수 있다. 후자의 프로세스에서는, 미래의 S/D 영역들(114)의 위치들에서 리세스들을 형성하기 위해 나노리본(104)의 부분들이 먼저 에칭될 수 있다. 다음에, S/D 영역들(114)을 제조하는 데 사용되는 재료로 리세스들을 채우기 위해 에피택셜 퇴적 프로세스가 수행될 수 있다. 일부 구현들에서, S/D 영역들(114)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 구현들에서 에피택셜 퇴적된 실리콘 합금(epitaxially deposited silicon alloy)은 붕소, 비소, 또는 인과 같은 도펀트들로 인시튜(in situ) 도핑될 수 있다. 추가 실시예들에서, S/D 영역들(114)은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안적인 반도체 재료를 사용하여 형성될 수 있다. 그리고 추가 실시예들에서, 금속 및/또는 금속 합금들의 하나 이상의 층이 S/D 영역들(114)을 형성하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 및 제2 S/D 영역들(114) 사이의 거리(즉, 나노리본(104)의 길이축(120)을 따라 측정되는 치수)는 그 안의 모든 값들 및 범위들을 포함하여 약 5 내지 40 나노미터(예를 들어, 약 22 내지 35 나노미터, 또는 약 20 내지 30 나노미터)일 수 있다.
비대칭 게이트 인클로저들을 갖는 예시적인 나노리본 트랜지스터 배열체
나노리본(104)은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터를 갖는 비평면 트랜지스터 배열체를 형성하기 위한 기초를 형성할 수 있다. 도 2a 내지 도 2c는 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 예시적인 나노리본 트랜지스터 배열체(200)의 하향식 및 단면 측면도들을 제공하는, 그러한 트랜지스터 배열체의 일 예를 도시한다. 도 2a 내지 도 2c 각각은 나노리본 트랜지스터 배열체(200)의 하향식도(즉, 도 1 및 도 2에 도시된 예시적인 좌표계의 x-y 평면에서의 도면) 및 단면 측면도(즉, 도 1 및 도 2에 도시된 예시적인 좌표계의 x-z 평면에서의 도면)를 제공한다. 도 2a 내지 도 2c의 단면 측면도들은 배열체(200)의 상이한 x-z 평면들을 따라 취해진 단면들을 도시한다. 특히, 도 2a에 도시된 단면 측면도는 도 2a에 도시된 하향식도에서 파선으로 도시된 평면 AA(평면 AA는 도면의 페이지에 실질적으로 수직이고 도 2a의 하향식도에 도시된 파선을 포함함)를 따라 취해진 단면이고, 도 2b에 도시된 단면 측면도는 도 2b에 도시된 하향식도에서 파선으로 도시된 평면 BB(평면 BB는 도면의 페이지에 실질적으로 수직이고 도 2b의 하향식도에 도시된 파선을 포함함)를 따라 취해진 단면이고, 도 2c에 도시된 단면 측면도는 도 2c에 도시된 하향식도에서 파선으로 도시된 평면 CC(평면 CC는 도면의 페이지에 실질적으로 수직이고 도 2c의 하향식도에 도시된 파선을 포함함)를 따라 취해진 단면이다. 도 2a 내지 도 2c에 도시된 하향식도들은 동일하지만, 이 도면들에서 평면들 AA, BB, 및 CC를 도시하기 위해 반복된다.
참조 번호들을 갖는 도 2a 내지 도 2c의 설명에서 참조되는 다수의 요소들은 이 도면들에서 상이한 패턴들로 예시되어 있고, 참조 번호들과 패턴들 사이의 대응관계를 도시하는 범례가 도 2a 내지 도 2c를 포함하는 각각의 도면 페이지의 최하부에 제공되어 있다. 예를 들어, 범례는 도 2a 내지 도 2c가 상이한 패턴들을 사용하여 지지 구조체(202), 나노리본(204), 게이트 스택(206), 및 ILD 재료(208)를 보여준다는 것을 예시하고 있다. 또한, 도 2a 내지 도 2c 중 일부에는 특정한 수의 주어진 요소(예를 들어, 각각의 스택에 3개의 나노리본을 갖는, 나노리본들(204)의 2개의 스택)가 예시되어 있지만, 이것은 단순히 예시의 용이성을 위한 것이며, 그 수보다 많거나 적은 것이 본 개시내용의 다양한 실시예들에 따른 비대칭 게이트 인클로저들을 갖는 다른 비평면 트랜지스터 배열체들에 포함될 수 있다. 또한, 도 2a 내지 도 2c에 도시된 다양한 도면들은 그 안의 다양한 요소들의 상대적 배열들을 도시하기 위해 의도된 것이며, 비대칭 게이트 인클로저들 또는 그의 부분들을 갖는 다양한 비평면 트랜지스터 배열체들은 예시되지 않은 다른 요소들 또는 컴포넌트들(예를 들어, 트랜지스터 부분들, 트랜지스터 부분들 중 임의의 것과 전기적 접촉할 수 있는 다양한 컴포넌트들 등)을 포함할 수 있다. 도 2a 내지 도 2c에 도시된 하향식도들은 나노리본(204-1)과 그 위에 적층된 나노리본 사이의 게이트 스택(206)의 일부분을 통해 취해진 배열체(200)의 절단에서의 하향식도들로서 보여질 수 있고, 하향식도들은 나노리본들의 뷰를 모호하게 하지 않기 위해 ILD 재료(208)를 구체적으로 도시하지 않는다. 다양한 실시예들에서, ILD 재료(208)는 도 1의 트랜지스터(110)의 부분들을 둘러싸는 절연체 재료를 참조하여 설명된 하이-k 또는 로우-k 유전체 재료들 중 임의의 것을 포함할 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 배열체(200)는 나노리본 스택(210-1) 및 나노리본 스택(210-2)으로 라벨링된, 서로 나란히 제공되는 2개의 나노리본 스택의 예를 도시한다. 각각의 스택(210)은, 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이 서로의 위에 적층된 하나 이상의 나노리본(204)을 포함할 수 있으며, 각각의 스택(210)에는 3개의 나노리본(204)이 도시되어 있다. 나노리본들(204) 각각은 전술한 나노리본(104)으로서 구현될 수 있다. 나노리본들(204)은 전술한 지지 구조체(102)로서 구현될 수 있는 지지 구조체(202) 위에 제공될 수 있다. 인접한 트랜지스터들 사이의(예를 들어, 제1 스택(210-1)의 나노리본 내에 구현된 트랜지스터와 제2 스택(210-2)의 나노리본 내에 구현된 트랜지스터 사이의) 측방향 거리를 감소시키기 위해 인접한 트랜지스터들의 게이트 스택들의 필러 부분들이 서로에 대해 적층될 수 있는 방법을 예시하기 위해 도 2a 내지 도 2c에서는 2개의 스택(210)이 도시되어 있지만, 배열체(200)의 추가 실시예들에서 스택들(210) 중 하나만이 포함될 수 있거나, 또 다른 실시예들에서 2개보다 많은 스택들(210)이 서로에 인접하여 포함될 수 있다. 또한, 도 2a 내지 도 2c에는 스택들(210) 각각에서 복수의 나노리본들(204)이 도시되지만, 배열체(200)의 추가 실시예들에서, 스택들(210) 중 임의의 것은 하나 이상의 나노리본(204)을 포함할 수 있다(그리고 단일 지지 구조체(202) 위에 구현되는 스택(210)의 상이한 인스턴스들은 상이한 수의 나노리본들(204)을 포함할 수 있다).
예시적인 목적들을 위해, 스택(210-1)의 최하부에 도시된(즉, 지지 구조체(202)에 가장 가까운) 나노리본(204-1)에 대해 일부 설명들이 제공된다. 그러나, 이 설명들은 다른 나노리본들(204)에 적용가능하며, 가능하게는 본 명세서에서 제공되는 설명들에 기초하여 본 기술분야의 통상의 기술자에게 명백할 것인 바와 같은 사소한 수정들이 있을 수 있다.
도 2a 내지 도 2c에 도시된 바와 같이, 배열체(200)는 서로 인접하게 제공된(즉, 서로 근접하게 제공된) 제1 나노리본(204-1) 및 제2 나노리본(204-2)을 포함할 수 있다. 일부 실시예들에서, 나노리본(204-1)은 제1 스택(210-1)의 복수의 나노리본들(204) 중 하나일 수 있고/있거나 나노리본(204-2)은 제2 스택(210-2)의 복수의 나노리본들(204) 중 하나일 수 있다. 일부 실시예들에서, 나노리본들(204) 각각은 지지 구조체(202)의 평면에 실질적으로 평행한 방향으로 연장될 수 있다. 긴 축(120)이 나노리본(204-2)에 대해 도 2a 내지 도 2c에 도시되어 있고, 긴 축(120)에 평행한 축이 나노리본(204-1)에 대해서도 도시될 수 있다(나노리본(204-1)에 대한 축은 도면들을 어수선하게 하지 않기 위해 도 2a 내지 도 2c에 구체적으로 도시되지 않는다). 일부 실시예들에서, 제1 스택(210-1)의 나노리본들(204)은 N-타입 채널 재료로 형성될 수 있고, 제2 스택(210-2)의 나노리본들(204)은 P-타입 채널 재료로 형성될 수 있으며, 예를 들어, 나노리본(104)의 채널 재료들을 참조하여 설명된 N-타입 또는 P-타입 채널 재료들 중 임의의 것으로 형성될 수 있다.
나노리본(204-1)의 상세들을 참조하면, 도 2a 내지 도 2c에 도시된 바와 같이, 나노리본(204-1)은 제1(최하부) 페이스(222-1), 제2(최상부) 페이스(222-2), 제1 측벽(224-1), 및 제2 측벽(224-2)을 가질 수 있다. 나노리본(204-1)은 지지 구조체(202)에 실질적으로 평행하게 연장되는 긴 축(120)을 갖기 때문에, 나노리본(204-1)의 제1 및 제2 페이스들(222)은 지지 구조체(202)에 실질적으로 평행할 수 있고(그리고 서로 대향할 수 있고), 나노리본(204-1)의 제1 및 제2 측벽들(224)은 지지 구조체(202)에 실질적으로 수직일 수 있다(그리고 또한 서로 대향할 수 있다).
게이트 스택(206)이 나노리본(204-1)의 적어도 3개의 측면을 감싸서, 나노리본(204-1)의 기초에 형성될 수 있는 나노리본 트랜지스터의 게이트를 형성할 수 있다. 도 2a 내지 도 2c에는 구체적으로 도시되지 않았지만, 도 1을 참조하여 설명된 바와 같이, 게이트 스택(206)의 양 측에서, S/D 영역들(114)이 나노리본(204-1)에 제공될 수 있다. 또한, 도 2a 내지 도 2c는 게이트 스택(206)의 상세들을 구체적으로 예시하지 않지만, 게이트 스택(206)은 도 1의 삽도(130)에 도시된 재료(112)를 참조하여 설명된 바와 같이, 게이트 전극 재료(108), 및 선택적으로, 게이트 유전체 재료 및 강유전 재료 중 하나 이상을 포함할 수 있다.
나노리본(204-1)에 대한 게이트 스택(206)의 상세들을 참조하면, 일부 실시예들에서, 게이트 스택(206)은 도 2a 내지 도 2c에 도시된 바와 같이 제1 페이스 부분(232-1), 제2 페이스 부분(232-2), 및 필러 부분(234-1)을 가질 수 있다. 제1 페이스 부분(232-1)은 제1 평면(242-1)과 제2 평면(242-2) 사이의 나노리본(204-1)의 제1 페이스(222-1)의 섹션의 적어도 일부분 위에(예를 들어, 그와 접촉하여) 제공되는 게이트 스택(206)의 일부분일 수 있다. 평면들(242) 각각은, 지지 구조체(202)의 평면에 실질적으로 수직이고 나노리본(204-1)의 긴 축에 실질적으로 수직인 각자의 평면들을 예시하는 점선들로서 도 2a 내지 도 2c의 하향식도들에 도시되어 있다(즉, 도 2a 내지 도 2c의 하향식도들에 도시된 평면들(242) 각각은 이 도면들의 평면에 실질적으로 수직이고 242로 라벨링된 점선들을 포함하는 평면들을 예시한다). 유사하게, 제2 페이스 부분(232-2)은 제1 평면(242-1)과 제2 평면(242-2) 사이의 나노리본(204-1)의 제2 페이스(222-2)의 섹션의 적어도 일부분 위에(예를 들어, 그와 접촉하여) 제공되는 게이트 스택(206)의 일부분일 수 있다. 게이트 스택(206)의 제1 및 제2 페이스 부분들(232-1 및 232-2)은 나노리본(204-1)의 기초에 형성될 수 있는 더블-게이트 트랜지스터의 최하부 및 최상부 게이트들과 유사할 수 있다. 일부 실시예들에서, 게이트 스택(206)의 제1 및 제2 페이스 부분들(232-1 및 232-2) 중 임의의 것은 나노리본(204-1)의 전체 각자의 페이스 위에 도시된 좌표계의 x-축의 방향으로 연장될 수 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 게이트 스택(206)의 제1 및 제2 페이스 부분들(232-1 및 232-2) 중 임의의 것은, 나노리본(204-1)의 제1 측벽(224-1) 및 제2 측벽(224-2)과 각각 정렬될 수 있는 제1 평면(244-1)과 제2 평면(244-2) 사이에 연장될 수 있으며, 그 사이의 거리는 도 2a 내지 도 2c의 하향식도들에 라벨링된 거리(256)이다.
더블-게이트 트랜지스터와 대조적으로, 도 2a 내지 도 2c는 필러 부분(234-1)이 나노리본(204-1)의 제1 측벽(224-1)의 섹션의 적어도 일부분(예를 들어, 그의 전부) 위에(예를 들어, 그와 접촉하여) 제공될 수 있고, 게이트 스택(206)의 제1 페이스 부분(232-1)과 제2 페이스 부분(232-2)을 연결할 수 있다는 것을 더 도시하고 있다. 필러 부분(234-1)이 제1 평면(242-1)과 제2 평면(242-2) 사이에 연장되는 게이트 스택(206)의 일부분이었다면, 그것은 포크시트 트랜지스터 아키텍처와 유사할 것이다. 그러나, 포크시트 트랜지스터 아키텍처와는 대조적으로, 필러 부분(234-1)은 제1 및 제2 평면들(242-1 및 242-2) 사이의 전체 길이를 연장하지 않지만, 도 2a 내지 도 2c의 하향식도들에서 볼 수 있는 바와 같이, 그것은 제1 평면(242-1)과 제3 평면(242-3) 사이에만 제공되며, 여기서 제3 평면(242-3)은 제1 평면(242-1)과 제2 평면(242-2) 사이에 있다.
도 2a 내지 도 2c의 하향식도들에 도시된 바와 같이, 제1 평면(242-1)과 제2 평면(242-2) 사이의 거리는 거리(252)일 수 있고, 제1 평면(242-1)과 제3 평면(242-3) 사이의 거리는 거리(254)일 수 있다. 일부 실시예들에서, 거리(254)는 거리(252)의 약 절반 미만, 예를 들어, 거리(252)의 약 40% 이하, 또는 거리(252)의 약 1/3 이하일 수 있다. 게이트 스택(206)의 어떠한 부분도 제3 평면(242-3)과 제2 평면(242-2) 사이의 나노리본(204-1)의 제1 측벽(224-1) 위에 제공되지 않을 수 있다. 따라서, 나노리본(204-1)의 측벽(224-1)의 일부분 - 즉, 제1 평면(242-1)과 제3 평면(242-3) 사이의 부분 - 만을 감싸는 게이트 스택이 존재하지만, 게이트 스택(206)의 어떠한 부분도 제3 평면(242-3)과 제2 평면(242-2) 사이의 나노리본(204-1)의 측벽(224-1) 위에 제공되지 않는다는 점에서 게이트 스택(206)은 비대칭 게이트 인클로저를 형성한다. 필러 부분(234-1)이 도 2c의 단면 측면도에서 보이는 이유는 제1 평면(242-1)과 제3 평면(242-3) 사이에 평면 CC가 있기 때문이고, 필러 부분(234-1)이 도 2a 또는 도 2b의 단면 측면도들에서 보이지 않는 이유는 나노리본(204-1)의 측벽(224-1) 위에 게이트 스택(206)이 제공되지 않는 제3 평면(242-3)과 제2 평면(242-2) 사이에 평면들 AA 및 BB가 있기 때문이다. 도 2c의 단면 측면도에 도시된 바와 같이, 일부 실시예들에서, 게이트 스택(206)의 필러 부분(234-1)은 게이트 스택(206)의 제1 페이스 부분(232-1) 및/또는 제2 페이스 부분(232-2)과 연속적일 수 있다. 이러한 실시예들에서, 연속성(continuity)은: 게이트 스택(206)의 이 부분들의 게이트 전극 재료가 전기적으로 연속적인 것, 게이트 스택(206)의 이 부분들의 게이트 유전체 재료가 연속적인 것, 및/또는 게이트 스택(206)의 이 부분들에 포함될 수 있는 강유전 재료가 연속적인 것 중 하나 이상에 관한 것일 수 있다. 하나보다 많은 나노리본(204)이 주어진 스택(210)에 포함될 때, 상이한 적층된 나노리본들(204)의 게이트 스택(206)의 상이한 부분들은 (예를 들어, 도 2c의 단면 측면도에 도시된 바와 같이) 서로 연속적일 수 있다.
게이트 스택(206)의 임의의 부분들이 나노리본(204-1)의 제2 측벽(224-2) 위에 제공되는지는 상이한 실시예들에서 상이할 수 있다. 일부 실시예들에서, 도 2a 내지 도 2c의 하향식도들에서 분명히 볼 수 있는 바와 같이, 게이트 스택(206)의 어떠한 부분도 나노리본(204-1)의 제2 측벽(224-2) 위에 존재하지 않을 수 있다. 이러한 실시예들에서, 게이트 스택(206)은, 따라서, 나노리본(204-1)의 3개의 측면 - 나노리본(204-1)의 제1 페이스(222-1), 제2 페이스(222-2), 및 제1 측벽(224-1) - 상에 제공될 수 있다. 그러나, 다른 실시예들에서는, 제1 및 제2 평면들(242-1 및 242-2) 사이에 연장되는 전체 부분 위에, 또는 필러 부분(234-1)과 유사한 필러 부분으로서만, 게이트 스택(206)의 일부분이 나노리본(204-1)의 제2 측벽(224-2) 위에 제공되어 있을 수 있다(도 2a 내지 도 2c에 구체적으로 도시되지 않음). 후자의 실시예들에서, 나노리본(204-1)의 제2 측벽(224-2) 위에 제공될 수 있는 필러 부분은 제1 측벽(224-1) 위에 제공된 필러 부분(234-1)과 정렬될 수 있지만 정렬될 필요는 없으며, 동일하거나 상이한 치수들을 가질 수 있다(예를 들어, 나노리본(204-1)의 제2 측벽(224-2) 위에 제공될 수 있는 필러 부분에 대한 거리(254)와 유사한 거리는 거리(254)와 동일하거나 상이할 수 있다).
도 2a 내지 도 2c에는 구체적으로 도시되지 않았지만, 일부 실시예들에서, 게이트 스택(206)의 제1 및 제2 페이스 부분들(232-1, 232-2)은 도 2a의 하향식도에만 도시되어 있는 제4 평면(242-4)과 제2 평면(242-2) 사이에 있을 수 있다는 점에 유의해야 한다. 즉, 일부 실시예들에서, 필러 부분(234-1)은 도 2a 내지 도 2c에서 페이스 부분들(232)의 에지와 정렬되도록 도시된 바와 같이 게이트 스택(206)의 페이스 부분들(232)의 어느 에지와도 정렬되지 않을 수 있다.
일부 실시예들에서, 제2 나노리본(204-2)의 게이트 스택(206)은 제1 나노리본(204-1)의 게이트 스택(206)과 실질적으로 유사할 수 있다. 특히, 제2 나노리본(204-2)의 게이트 스택(206)은 필러 부분(234-2)을 포함할 수 있다(이 게이트 스택(206)의 다른 부분들은 제1 나노리본(204-1)에 대해 설명된 것과 유사하기 때문에 상세히 설명되지 않는다). 일부 실시예들에서, 필러 부분들(234-1 및 234-2)은 도 2a 내지 도 2c에 도시된 바와 같이, 서로 대면하고 있는 나노리본들(204-1 및 204-2)의 측벽들 위에 제공될 수 있고, 서로에 대해 오프셋되거나 스태거링/적층될 수 있다. 도 2b의 하향식도는 필러 부분들(234-1 및 234-2)의 가장 가까운 에지들 사이의 거리일 수 있는 거리(260)를 예시하고 있다. 일부 실시예들에서, 거리(260)는 포크시트 아키텍처에서 구현된 인접한 나노리본들의 게이트 스택들 사이에 구현된 거리와 실질적으로 동일할 수 있다. 이제 거리(260)가 도 2a 내지 도 2c에 도시된 예시적인 좌표계의 x-축을 따르지 않고 대각선으로 측정되기 때문에, 제1 및 제2 나노리본들(204-1 및 204-2) 사이의 거리는, 따라서, 유리하게 포크시트 아키텍처에 비해 감소될 수 있다. 일부 실시예들에서, 거리(260)는 그 안의 모든 값들 및 범위들을 포함하여 5 내지 50 나노미터, 예를 들어, 약 5 내지 30 나노미터, 또는 약 5 내지 15 나노미터일 수 있다.
일부 실시예들에서, 필러 부분(234)은 나노리본(204-1)의 게이트 스택(206)에 대한 도 2b의 하향식도에 라벨링된 거리(264)만큼 나노리본의 측벽(224)으로부터 멀어지게 연장될 수 있다(나노리본(204-2)의 게이트 스택(206)에도 동일하게 적용된다). 일부 실시예들에서, 거리(264)는 그 안의 모든 값들 및 범위들을 포함하여 약 3 내지 20 나노미터, 예를 들어, 약 5 내지 15 나노미터, 또는 약 5 내지 10 나노미터일 수 있다. 필러 부분들(234-1 및 234-2)은 도 2a 내지 도 2c에서 예시적인 좌표계의 x-축을 참조하여 서로 중첩되지 않는 것으로서 도시되어 있으며, 즉, (도 2b의 하향식도에서 라벨링된) 제1 나노리본(204-1)과 제2 나노리본(204-2) 사이의 거리(262)는 필러 부분(234-1)에 대한 거리(264)와 필러 부분(234-2)에 대한 유사한 거리의 합보다 크다. 그러나, (도 2a 내지 도 2c에 구체적으로 도시되지 않은) 다른 실시예들에서, 거리(262)는 필러 부분(234-1)에 대한 거리(264)와 필러 부분(234-2)에 대한 유사한 거리의 합보다 작을 수 있다. 일부 실시예들에서, 거리(262)는 그 안의 모든 값들 및 범위들을 포함하여 5 내지 100 나노미터, 예를 들어, 약 20 내지 50 나노미터, 또는 약 10 내지 20 나노미터일 수 있다. 일부 실시예들에서, 거리(260)는 거리(262)보다 작을 수 있다. 일부 실시예들에서, 거리(260)는 거리(262)와 거리(234-1) 사이의 차이와 실질적으로 동일하거나, 또는 더 클 수 있다(예를 들어, 약 10% 더 크거나 약 50% 더 클 수 있다).
인접한 나노리본들(204)의 필러 부분들(234)의 스태거형 배열들은 인접한 나노리본들(204) 사이의 거리를 감소시킬 수 있어, 셀 면적 감소 또는, 역으로, 패킹 밀도 증가를 야기할 수 있을 뿐만 아니라, 기생 게이트-대-콘택 및 게이트-대-S/D 콘택 커플링 커패시턴스들을 감소시킬 수도 있다. 기생 커패시턴스들을 감소시키는 것은 주어진 회로 속도에서 전력을 보존하거나, 역으로, 주어진 전력 소비에 대해 속도를 증가시키는 것을 도울 수 있다.
예시적인 제조 방법
본 명세서에서 개시되는 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들, 예를 들어, 나노리본 트랜지스터 배열체(200)의 임의의 실시예들은 임의의 적합한 기법들을 사용하여 제조될 수 있다. 예를 들어, 도 3은 다양한 실시예들에 따른 비대칭 게이트 인클로저를 갖는 비평면 트랜지스터 배열체를 제조하는 예시적인 방법(300)의 흐름도이다. 방법(300)의 동작들이 각각 한 번 그리고 특정 순서로 예시되어 있지만, 동작들은 임의의 적합한 순서로 수행되고 원하는 대로 반복될 수 있다. 예를 들어, 비대칭 게이트 인클로저들을 갖는 다수의 비평면 트랜지스터 배열체들을 실질적으로 동시에 제조하기 위해 하나 이상의 동작이 병렬로 수행될 수 있다. 다른 예에서, 하나 이상의 비대칭 게이트 인클로저를 갖는 비평면 트랜지스터 배열체가 포함될 IC 디바이스의 구조를 반영하기 위해 동작들이 상이한 순서로 수행될 수 있다.
또한, 예시적인 제조 방법(300)은 본 기술분야에 알려진 바와 같은 다양한 세정 또는 평탄화 동작들과 같은, 도 3에 구체적으로 도시되지 않은 다른 동작들을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 지지 구조체(102)뿐만 아니라, 그 위에 후속하여 퇴적되는 다양한 다른 재료들의 층들은, 예를 들어, 산화물들, 표면-구속 유기 및 금속 오염물들(surface-bound organic and metallic contaminants)뿐만 아니라, 표면 아래의 오염(subsurface contamination)을 제거하기 위해, 본 명세서에 설명된 방법(300)의 프로세스들 중 임의의 프로세스 이전에, 이후에, 또는 그 동안에 세정될 수 있다. 일부 실시예들에서, 세정은, 예를 들어, 화학 용액(예컨대, 과산화물)을 사용하여, 및/또는 오존과 조합된 자외선(UV) 방사를 사용하여, 및/또는 표면을 (예를 들어, 열 산화를 사용하여) 산화한 다음 산화물을 (예를 들어, 불화 수소산(HF)을 사용하여) 제거하는 것을 사용하여 수행될 수 있다. 다른 예에서, 본 명세서에 설명된 배열체들/디바이스들은, 예를 들어, 상부퇴적 또는 과잉 재료들을 제거하기 위해, 본 명세서에 설명된 방법(300)의 프로세스들 중 임의의 프로세스 이전에, 이후에, 또는 그 동안에 평탄화될 수 있다. 일부 실시예들에서, 평탄화는 습식 또는 건식 평탄화 프로세스들 중 어느 하나를 사용하여 수행될 수 있으며, 예를 들어, 평탄화는 상부퇴적을 제거하고 표면을 평탄화하기 위해 폴리싱 표면(polishing surface), 연마제(abrasive) 및 슬러리(slurry)를 이용하는 프로세스로 이해될 수 있는 화학적 기계적 평탄화(chemical mechanical planarization, CMP)일 수 있다.
302에서, 나노리본 및 게이트 스택의 제1 페이스 부분이 제공될 수 있다. 302에서 제공된 나노리본은 본 명세서에 개시된 나노리본(204-1)의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체(200)를 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. 302에서 제공된 게이트 스택의 제1 페이스 부분은 본 명세서에 개시된 게이트 스택(206)의 제1 페이스 부분(232-1)의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체(200)를 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. 나노리본 및 게이트 스택의 제1 페이스 부분은 본 기술분야에 알려진 임의의 적합한 퇴적 및 패터닝 기법을 사용하여 302에서 제공될 수 있다.
304에서, 소스 영역 및 드레인 영역이 302에서 제공된 나노리본 내에 제공될 수 있다. 304에서 제공된 S/D 영역들은 본 명세서에 개시된 S/D 영역들(114)의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체들(100 또는 200)을 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. S/D 영역들은 본 기술분야에 알려진 임의의 적합한 퇴적 및 패터닝 기법을 사용하여 304에서 제공될 수 있다.
306에서, 게이트 스택의 제2 페이스 부분 및 필러 부분이 제공될 수 있다. 306에서 제공된 게이트 스택(206)의 제2 페이스 부분은 본 명세서에 개시된 게이트 스택(206)의 제2 페이스 부분(232-2)의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체(200)를 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. 306에서 제공된 게이트 스택의 필러 부분은 본 명세서에 개시된 게이트 스택(206)의 필러 부분(234-1)의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체(200)를 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. 게이트 스택의 제2 페이스 부분 및 필러 부분은 본 기술분야에 알려진 임의의 적합한 퇴적 및 패터닝 기법을 사용하여 306에서 제공될 수 있다.
308에서, 게이트 스택, 소스 영역, 및 드레인 영역에 대한 인터커넥트들이 제공될 수 있다. 308에서 제공된 게이트 스택, 소스 영역, 및 드레인 영역에 대한 인터커넥트들은 본 명세서에 개시된 게이트 스택(106/206) 및 S/D 영역들(114)에 대한 인터커넥트들의 실시예들 중 임의의 것(예를 들어, 나노리본 트랜지스터 배열체들(100 또는 200)을 참조하여 본 명세서에서 논의된 실시예들 중 임의의 것)의 형태를 취할 수 있다. 게이트 스택, 소스 영역, 및 드레인 영역에 대한 인터커넥트들은 본 기술분야에 알려진 임의의 적합한 퇴적 및 패터닝 기법을 사용하여 308에서 제공될 수 있다.
예시적인 디바이스들
본 명세서에 개시된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 갖는 배열체들이 임의의 적합한 전자 디바이스 내에 포함될 수 있다. 도 4 내지 도 7은 본 명세서에 개시된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 디바이스들 및 컴포넌트들의 다양한 예들을 도시한다.
도 4a 및 도 4b는 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 웨이퍼(2000) 및 다이들(2002)의 상면도들이다. 일부 실시예들에서, 다이들(2002)은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 IC 패키지 내에 포함될 수 있다. 예를 들어, 다이들(2002) 중 임의의 것은 도 5에 도시된 IC 패키지(2200) 내의 다이들(2256) 중 임의의 것으로서 역할을 할 수 있다. 웨이퍼(2000)는 반도체 재료로 구성될 수 있고, 웨이퍼(2000)의 표면 상에 형성된 IC 구조체들을 갖는 하나 이상의 다이(2002)를 포함할 수 있다. 다이들(2002) 각각은 임의의 적합한 IC(예를 들어, 본 명세서에 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함하는 IC들)를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 후에(예를 들어, 본 명세서에 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 나노리본 트랜지스터들(예를 들어, 도 1 내지 도 3을 참조하여 설명된 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들의 임의의 실시예)의 하나 이상의 층의 제조 후에), 웨이퍼(2000)는 다이들(2002) 각각이 반도체 제품의 개별 "칩들"을 제공하기 위해 서로로부터 분리되는 싱귤레이션(singulation) 프로세스를 거칠 수 있다. 특히, 본 명세서에 개시된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함하는 디바이스들은 웨이퍼(2000)의 형태(예를 들어, 싱귤레이션되지 않음) 또는 다이(2002)의 형태(예를 들어, 싱귤레이션됨)를 취할 수 있다. 다이(2002)는 전기 신호들을 다양한 메모리 셀들, 트랜지스터들, 커패시터들뿐만 아니라, 임의의 다른 IC 컴포넌트들에 라우팅하는 지원 회로를 포함할 수 있다. 일부 실시예들에서, 웨이퍼(2000) 또는 다이(2002)는 메모리 디바이스(예를 들어, SRAM 디바이스), 로직 디바이스(예를 들어, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 요소를 구현 또는 포함할 수 있다. 이 디바이스들 중 다수의 디바이스들은 단일 다이(2002) 상에 조합될 수 있다. 예를 들어, 다수의 메모리 디바이스들에 의해 형성되는 메모리 어레이는 메모리 디바이스들에 정보를 저장하거나 메모리 어레이에 저장된 명령어들을 실행하도록 구성되는 처리 디바이스(예를 들어, 도 7의 처리 디바이스(2402)) 또는 다른 로직과 동일한 다이(2002) 상에 형성될 수 있다.
도 5는 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있는 예시적인 IC 패키지(2200)의 측면, 단면도이다. 일부 실시예들에서, IC 패키지(2200)는 시스템-인-패키지(system-in-package, SiP)일 수 있다.
패키지 기판(2252)은 유전체 재료(예를 들어, 세라믹, 빌드업 필름(buildup film), 충전제 입자들을 내부에 갖는 에폭시 필름(epoxy film) 등)로 형성될 수 있고, 페이스(2272)와 페이스(2274) 사이, 또는 페이스(2272) 상의 상이한 위치들 사이, 및/또는 페이스(2274) 상의 상이한 위치들 사이의 유전체 재료를 통해 연장되는 전도성 경로들을 가질 수 있다.
패키지 기판(2252)은 패키지 기판(2252)을 통해 전도성 경로들(2262)에 결합되는 전도성 콘택들(2263)을 포함할 수 있어, 다이들(2256) 및/또는 인터포저(2257) 내의 회로가 전도성 콘택들(2264) 중 다양한 것들에(또는 도시되지 않은, 패키지 기판(2252) 내에 포함된 다른 디바이스들에) 전기적으로 결합할 수 있게 한다.
IC 패키지(2200)는 인터포저(2257)의 전도성 콘택들(2261), 제1-레벨 인터커넥트들(2265), 및 패키지 기판(2252)의 전도성 콘택들(2263)을 통해 패키지 기판(2252)에 결합된 인터포저(2257)를 포함할 수 있다. 도 5에 도시된 제1-레벨 인터커넥트들(2265)은 솔더 범프들(solder bumps)이지만, 임의의 적합한 제1-레벨 인터커넥트들(2265)이 사용될 수 있다. 일부 실시예들에서, 인터포저(2257)가 IC 패키지(2200) 내에 포함되지 않을 수 있으며; 그 대신에, 다이들(2256)은 제1-레벨 인터커넥트들(2265)에 의해 페이스(2272)에서 전도성 콘택들(2263)에 직접 결합될 수 있다.
IC 패키지(2200)는 다이들(2256)의 전도성 콘택들(2254), 제1-레벨 인터커넥트들(2258), 및 인터포저(2257)의 전도성 콘택들(2260)을 통해 인터포저(2257)에 결합된 하나 이상의 다이(2256)를 포함할 수 있다. 전도성 콘택들(2260)은 인터포저(2257)를 통해 전도성 경로들(도시되지 않음)에 결합될 수 있어, 다이들(2256) 내의 회로가 전도성 콘택들(2261) 중 다양한 것들에(또는 도시되지 않은, 인터포저(2257) 내에 포함된 다른 디바이스들에) 전기적으로 결합될 수 있게 한다. 도 5에 도시된 제1-레벨 인터커넥트들(2258)은 솔더 범프들(solder bumps)이지만, 임의의 적합한 제1-레벨 인터커넥트들(2258)이 사용될 수 있다. 본 명세서에서 사용되는 바와 같이, "전도성 콘택"은 상이한 컴포넌트들 사이의 계면으로서 역할을 하는 전기 전도성 재료(예를 들어, 금속)의 일부분을 지칭할 수 있다; 전도성 콘택들은 컴포넌트의 표면 내에 리세싱되거나, 그와 동일 평면 상에 있거나, 그로부터 멀어지게 연장될 수 있으며, 임의의 적합한 형태(예를 들어, 전도성 패드 또는 소켓)를 취할 수 있다.
일부 실시예들에서, 언더필(underfill) 재료(2266)가 제1-레벨 인터커넥트들(2265) 주위의 인터포저(2257)와 패키지 기판(2252) 사이에 배치될 수 있고, 몰드 화합물(mold compound)(2268)이 다이들(2256) 및 인터포저(2257) 주위에 그리고 패키지 기판(2252)과 접촉하여 배치될 수 있다. 일부 실시예들에서, 언더필 재료(2266)는 몰드 화합물(2268)과 동일할 수 있다. 언더필 재료(2266) 및 몰드 화합물(2268)에 사용될 수 있는 예시적인 재료들은 적합한 경우 에폭시 몰드 재료들이다. 제2-레벨 인터커넥트들(2270)은 전도성 콘택들(2264)에 결합될 수 있다. 도 5에 도시된 제2-레벨 인터커넥트들(2270)은 (예를 들어, 볼 그리드 어레이 배열의 경우) 솔더 볼들(solder balls)이지만, 임의의 적합한 제2-레벨 인터커넥트들(2270)(예를 들어, 핀 그리드 어레이 배열(pin grid array arrangement)의 핀들 또는 랜드 그리드 어레이 배열(land grid array arrangement)의 랜드들)이 사용될 수 있다. 제2-레벨 인터커넥트들(2270)은, 본 기술분야에 알려진 바와 같이 그리고 도 6을 참조하여 아래에서 논의되는 바와 같이, IC 패키지(2200)를 회로 보드(예를 들어, 마더보드), 인터포저, 또는 다른 IC 패키지와 같은 다른 컴포넌트에 결합하기 위해 사용될 수 있다.
다이들(2256)은 본 명세서에서 논의된 다이(2002)의 실시예들 중 임의의 것의 형태를 취할 수 있다(예를 들어, 본 명세서에서 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 비평면 트랜지스터 배열체들의 실시예들 중 임의의 것을 포함할 수 있다). IC 패키지(2200)가 다수의 다이들(2256)을 포함하는 실시예들에서, IC 패키지(2200)는 멀티-칩 패키지(multi-chip package, MCP)로 지칭될 수 있다. 다이들(2256)은 임의의 원하는 기능성을 수행하는 회로를 포함할 수 있다. 예를 들어, 다이들(2256) 중 하나 이상은 로직 다이들(예를 들어, 실리콘-기반 다이들)일 수 있고, 다이들(2256) 중 하나 이상은 메모리 다이들(예를 들어, 고대역폭 메모리)일 수 있다. 일부 실시예들에서, 다이들(2256) 중 임의의 것은, 예를 들어, 앞서 논의된 바와 같은, 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있다; 일부 실시예들에서, 다이들(2256) 중 적어도 일부는 비대칭 게이트 인클로저들을 갖는 임의의 비평면 트랜지스터 배열체들을 포함하지 않을 수 있다.
도 5에 도시된 IC 패키지(2200)는 플립 칩 패키지일 수 있지만, 다른 패키지 아키텍처들이 사용될 수 있다. 예를 들어, IC 패키지(2200)는 내장된 웨이퍼-레벨 볼 그리드 어레이(embedded wafer-level ball grid array, eWLB) 패키지와 같은 볼 그리드 어레이(ball grid array, BGA) 패키지일 수 있다. 다른 예에서, IC 패키지(2200)는 웨이퍼-레벨 칩 스케일 패키지(wafer-level chip scale package, WLCSP) 또는 패널 팬-아웃(fan-out, FO) 패키지일 수 있다. 2개의 다이(2256)가 도 5의 IC 패키지(2200)에 도시되어 있지만, IC 패키지(2200)는 임의의 원하는 수의 다이들(2256)을 포함할 수 있다. IC 패키지(2200)는 패키지 기판(2252)의 제1 페이스(2272) 또는 제2 페이스(2274) 상에, 또는 인터포저(2257)의 어느 한 페이스 상에 배치되는 표면-실장(surface-mount) 저항기들, 커패시터들, 및 인덕터들과 같은 추가적인 수동 컴포넌트들을 포함할 수 있다. 더 일반적으로, IC 패키지(2200)는 본 기술분야에 알려진 임의의 다른 능동 또는 수동 컴포넌트들을 포함할 수 있다.
도 6은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 갖는 컴포넌트들을 포함할 수 있는 IC 디바이스 어셈블리(2300)의 단면 측면도이다. IC 디바이스 어셈블리(2300)는 회로 보드(2302)(예를 들어, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트를 포함한다. IC 디바이스 어셈블리(2300)는 회로 보드(2302)의 제1 페이스(2340) 및 회로 보드(2302)의 대향하는 제2 페이스(2342) 상에 배치된 컴포넌트들을 포함한다; 일반적으로, 컴포넌트들은 페이스들(2340 및 2342) 중 하나 또는 둘 다 상에 배치될 수 있다. 특히, IC 디바이스 어셈블리(2300)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체 중 임의의 것을 포함할 수 있으며; 예를 들어, IC 디바이스 어셈블리(2300)를 참조하여 아래에서 논의되는 IC 패키지들 중 임의의 것은 도 5를 참조하여 위에서 논의되는 IC 패키지(2200)의 실시예들 중 임의의 것의 형태를 취할 수 있다(예를 들어, 다이(2256) 상에 제공되는 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있다).
일부 실시예들에서, 회로 보드(2302)는 유전체 재료의 층들에 의해 서로로부터 분리되고 전기 전도성 비아들에 의해 상호접속되는 다수의 금속 층들을 포함하는 PCB일 수 있다. 금속 층들 중 임의의 하나 이상은 회로 보드(2302)에 결합된 컴포넌트들 사이에서 (선택적으로 다른 금속 층들과 함께) 전기 신호들을 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예들에서, 회로 보드(2302)는 비-PCB 기판일 수 있다.
도 6에 도시된 IC 디바이스 어셈블리(2300)는 결합 컴포넌트들(2316)에 의해 회로 보드(2302)의 제1 페이스(2340)에 결합된 패키지-온-인터포저 구조체(package-on-interposer structure)(2336)를 포함한다. 결합 컴포넌트들(2316)은 패키지-온-인터포저 구조체(2336)를 회로 보드(2302)에 전기적으로 및 기계적으로 결합할 수 있고, 솔더 볼들(예를 들어, 도 6에 도시된 바와 같음), 소켓의 암수 부분들, 접착제, 언더필 재료, 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 결합 구조체를 포함할 수 있다.
패키지-온-인터포저 구조체(2336)는 결합 컴포넌트들(2318)에 의해 인터포저(2304)에 결합된 IC 패키지(2320)를 포함할 수 있다. 결합 컴포넌트들(2318)은, 결합 컴포넌트들(2316)을 참조하여 앞서 논의된 형태들과 같은, 응용을 위한 임의의 적합한 형태를 취할 수 있다. IC 패키지(2320)는, 예를 들어, 다이(도 4b의 다이(2002)), IC 디바이스, 또는 임의의 다른 적합한 컴포넌트일 수 있거나 이들을 포함할 수 있다. 특히, IC 패키지(2320)는 본 명세서에 설명된 바와 같은 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함할 수 있다. 단일 IC 패키지(2320)가 도 6에 도시되어 있지만, 다수의 IC 패키지들이 인터포저(2304)에 결합될 수 있다; 사실상, 추가적인 인터포저들이 인터포저(2304)에 결합될 수 있다. 인터포저(2304)는 회로 보드(2302)와 IC 패키지(2320)를 브리지(bridge)하기 위해 사용되는 개재 기판을 제공할 수 있다. 일반적으로, 인터포저(2304)는 접속을 더 넓은 피치로 확산(spread)시키거나 접속을 상이한 접속으로 재라우팅(reroute)할 수 있다. 예를 들어, 인터포저(2304)는 IC 패키지(2320)(예를 들어, 다이)를, 회로 보드(2302)에 결합하기 위해 결합 컴포넌트들(2316)의 BGA에 결합할 수 있다. 도 6에 예시된 실시예에서, IC 패키지(2320)와 회로 보드(2302)는 인터포저(2304)의 대향 측면들에 부착된다; 다른 실시예들에서, IC 패키지(2320)와 회로 보드(2302)는 인터포저(2304)의 동일한 측면에 부착될 수 있다. 일부 실시예들에서, 3개 이상의 컴포넌트가 인터포저(2304)를 통해 상호접속될 수 있다.
인터포저(2304)는 에폭시 수지, 섬유유리-강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 일부 구현들에서, 인터포저(2304)는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 위에서 설명한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 연성 재료들로 형성될 수 있다. 인터포저(2304)는, 실리콘-관통 비아(through-silicon via, TSV)들(2306)을 포함하지만 이에 제한되지 않는, 비아들(2310) 및 금속 인터커넥트들(2308)을 포함할 수 있다. 인터포저(2304)는 수동 및 능동 디바이스들을 둘 다 포함하는 내장된 디바이스들(2314)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들(decoupling capacitors), 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 정전기 방전(electrostatic discharge, ESD) 보호 디바이스들, 및 메모리 디바이스들을 포함할 수 있지만, 이에 제한되지 않는다. RF(radio frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS(microelectromechanical systems) 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(2304) 상에 형성될 수 있다. 패키지-온-인터포저 구조체(2336)는 본 기술분야에 알려진 패키지-온-인터포저 구조체들 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(2300)는 결합 컴포넌트들(2322)에 의해 회로 보드(2302)의 제1 페이스(2340)에 결합된 IC 패키지(2324)를 포함할 수 있다. 결합 컴포넌트들(2322)은 결합 컴포넌트들(2316)을 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지(2324)는 IC 패키지(2320)를 참조하여 앞서 논의된 실시예들 중 임의의 것의 형태를 취할 수 있다.
도 6에 도시된 IC 디바이스 어셈블리(2300)는 결합 컴포넌트들(2328)에 의해 회로 보드(2302)의 제2 페이스(2342)에 결합된 패키지-온-패키지 구조체(package-on-package structure)(2334)를 포함한다. 패키지-온-패키지 구조체(2334)는 IC 패키지(2326)가 회로 보드(2302)와 IC 패키지(2332) 사이에 배치되도록 결합 컴포넌트들(2330)에 의해 함께 결합되는 IC 패키지(2326) 및 IC 패키지(2332)를 포함할 수 있다. 결합 컴포넌트들(2328 및 2330)은 위에서 논의된 결합 컴포넌트들(2316)의 실시예들 중 임의의 것의 형태를 취할 수 있고, IC 패키지들(2326 및 2332)은 위에서 논의된 IC 패키지(2320)의 실시예들 중 임의의 것의 형태를 취할 수 있다. 패키지-온-패키지 구조체(2334)는 본 기술분야에 알려진 패키지-온-패키지 구조체들 중 임의의 것에 따라 구성될 수 있다.
도 7은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 갖는 하나 이상의 컴포넌트를 포함할 수 있는 예시적인 컴퓨팅 디바이스(2400)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(2400)의 컴포넌트들 중 임의의 적합한 것들은 본 명세서에 개시된 실시예들 중 임의의 것에 따른 비대칭 게이트 인클로저들을 갖는 하나 이상의 비평면 트랜지스터 배열체를 포함하는 다이(예를 들어, 도 4b에 도시된 다이(2002))를 포함할 수 있다. 컴퓨팅 디바이스(2400)의 컴포넌트들 중 임의의 것은 (예를 들어, 도 5에 도시된 바와 같은) IC 패키지(2200)를 포함할 수 있다. 컴퓨팅 디바이스(2400)의 컴포넌트들 중 임의의 것은 (예를 들어, 도 6에 도시된 바와 같은) IC 디바이스 어셈블리(2300)를 포함할 수 있다.
도 7에서는 다수의 컴포넌트들이 컴퓨팅 디바이스(2400)에 포함된 것으로서 도시되어 있지만, 이 컴포넌트들 중 임의의 하나 이상은, 응용을 위해 적합한 경우, 생략되거나 중복될 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(2400)에 포함된 컴포넌트들의 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예들에서, 이러한 컴포넌트들 중 일부 또는 전부는 단일 SoC 다이 상에 제조된다.
추가적으로, 다양한 실시예들에서, 컴퓨팅 디바이스(2400)는 도 7에 도시된 컴포넌트들 중 하나 이상을 포함하지 않을 수 있지만, 컴퓨팅 디바이스(2400)는 하나 이상의 컴포넌트에 결합하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(2400)는 디스플레이 디바이스(2406)를 포함하지 않을 수 있지만, 디스플레이 디바이스(2406)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 다른 예들의 세트에서, 컴퓨팅 디바이스(2400)는 오디오 입력 디바이스(2418) 또는 오디오 출력 디바이스(2408)를 포함하지 않을 수 있지만, 오디오 입력 디바이스(2418) 또는 오디오 출력 디바이스(2408)가 결합될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터들 및 지원 회로)를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 처리 디바이스(2402)(예를 들어, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "처리 디바이스" 또는 "프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다. 처리 디바이스(2402)는 하나 이상의 디지털 신호 프로세서(DSP), ASIC(application-specific IC), 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 암호프로세서(cryptoprocessor)(하드웨어 내에서 암호화 알고리즘들을 실행하는 특수화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 처리 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(2400)는 메모리(2404)를 포함할 수 있고, 메모리(2404) 자체는 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 고체 상태 메모리, 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예들에서, 메모리(2404)는 처리 디바이스(2402)와 다이를 공유하는 메모리를 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(2400)는 통신 칩(2412)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2412)은 컴퓨팅 디바이스(2400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신들을 관리하도록 구성될 수 있다. "무선"이라는 용어 및 그 파생어들은, 비고체 매체(nonsolid medium)를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다.
통신 칩(2412)은 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 보정), 임의의 보정들, 업데이트들, 및/또는 개정들과 함께 롱 텀 에볼루션(Long-Term Evolution)(LTE) 프로젝트(예를 들어, 진보된 LTE 프로젝트, UMB(ultramobile broadband) 프로젝트("3GPP2"로도 지칭됨) 등)를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하지만 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(Broadband Wireless Access) 네트워크들은, IEEE 802.16 표준들에 대한 적합성 및 상호운용성 테스트들을 통과하는 제품들에 대한 증명서 마크이고, 마이크로파 액세스를 위한 전세계 상호운용성(Worldwide Interoperability for Microwave Access)을 나타내는 두문자어인, WiMAX 네트워크들로서 일반적으로 지칭된다. 통신 칩(2412)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2412)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(2412)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 및 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(2412)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다. 컴퓨팅 디바이스(2400)는 무선 통신들을 용이하게 하기 위해 및/또는 (AM 또는 FM 라디오 송신들과 같은) 다른 무선 통신들을 수신하기 위해 안테나(2422)를 포함할 수 있다.
일부 실시예들에서, 통신 칩(2412)은, 전기, 광학, 또는 임의의 다른 적합한 통신 프로토콜들(예를 들어, 이더넷)과 같은 유선 통신들을 관리할 수 있다. 위에 언급된 바와 같이, 통신 칩(2412)은 다수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩(2412)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩(2412)은 GPS(global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO, 또는 다른 것들과 같은 장거리 무선 통신들에 전용될 수 있다. 일부 실시예들에서, 제1 통신 칩(2412)은 무선 통신들에 전용될 수 있고, 제2 통신 칩(2412)은 유선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(2400)는 배터리/전력 회로(2414)를 포함할 수 있다. 배터리/전력 회로(2414)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리들 또는 커패시터들) 및/또는 컴퓨팅 디바이스(2400)의 컴포넌트들을 컴퓨팅 디바이스(2400)와 분리된 에너지 소스(예를 들어, AC 라인 전력)에 결합하기 위한 회로를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 디스플레이 디바이스(2406)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(2406)는, 예를 들어, 헤드-업 디스플레이(heads-up display), 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이, 또는 평판 디스플레이와 같은 임의의 시각적 표시기들(visual indicators)을 포함할 수 있다.
컴퓨팅 디바이스(2400)는 오디오 출력 디바이스(2408)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(2408)는, 예를 들어, 스피커들, 헤드셋들, 또는 이어버드들과 같은, 청각적 표시기(audible indicator)를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 오디오 입력 디바이스(2418)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(2418)는 마이크로폰들, 마이크로폰 어레이들, 또는 디지털 기기들(예를 들어, MIDI(musical instrument digital interface) 출력을 갖는 기기들)과 같은, 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 GPS 디바이스(2416)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(2416)는 위성-기반 시스템과 통신할 수 있고 본 기술분야에 알려진 바와 같이 컴퓨팅 디바이스(2400)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(2400)는 다른 출력 디바이스(2410)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(2410)의 예들은 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스들에 정보를 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 다른 입력 디바이스(2420)(또는 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(2420)의 예들은 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스와 같은 커서 제어 디바이스, 스타일러스, 터치패드, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 RFID(radio frequency identification) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(2400)는 핸드헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, PDA(personal digital assistant), 울트라모바일 개인용 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워크화된 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은, 임의의 원하는 폼 팩터를 가질 수 있다. 일부 실시예들에서, 컴퓨팅 디바이스(2400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
선택 예들
다음의 단락들은 본 명세서에 개시된 실시예들의 다양한 예들을 제공한다.
다음의 예들에서, "제1 페이스 부분" 및 "제2 페이스 부분"이라는 용어들은 나노리본의 제1 페이스 및 제2 페이스 각각 상의 게이트 스택의 부분들 사이를 구별하기 위한 것이다.
예 1은 지지 구조체(예를 들어, 본 명세서에서 설명되는 202, 예를 들어, 기판, 칩, 또는 웨이퍼) 및 채널 재료(예를 들어, 본 명세서에서 설명되는 204, 예를 들어, 반도체 채널 재료)를 포함하는 트랜지스터 배열체를 제공한다. 채널 재료는 지지 구조체에 대향하는(즉, 그에 평행한) 제1 페이스(예를 들어, 본 명세서에서 설명되는 222-1), 제1 페이스에 대향하는 제2 페이스(예를 들어, 본 명세서에서 설명되는 222-2), 지지 구조체에 실질적으로 수직인 제1 측벽(예를 들어, 본 명세서에서 설명되는 224-1), 및 제1 측벽에 대향하는 제2 측벽(예를 들어, 본 명세서에서 설명되는 224-2)을 갖는 나노리본으로서 형상화된다. 이러한 트랜지스터 배열체에서, 나노리본은 지지 구조체에 실질적으로 평행한 방향으로 연장된다. 이와 관련하여, "나노리본"이라는 용어는 지지 구조체에 평행한 긴 축을 갖는, 나노리본 또는 나노와이어와 같은 가늘고 긴 구조체를 지칭한다. 트랜지스터 배열체는 나노리본의 일부분 위에 제공되는 게이트 스택을 추가로 포함한다. 게이트 스택은 지지 구조체에 그리고 나노리본의 긴 축에 실질적으로 수직인 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 지지 구조체에 그리고 나노리본의 긴 축에 실질적으로 수직인 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 나노리본의 제1 페이스의 섹션의 적어도 일부분(예를 들어, 그의 전부) 위에(예를 들어, 그와 접촉하여) 제공된 제1 페이스 부분(예를 들어, 본 명세서에서 설명되는 232-1)을 포함하고, 제2 평면은 제1 평면으로부터 거리(252)에 있다. 게이트 스택은 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 나노리본의 제2 페이스의 섹션의 적어도 일부분(예를 들어, 그의 전부) 위에(예를 들어, 그와 접촉하여) 제공된 제2 페이스 부분(예를 들어, 본 명세서에서 설명되는 232-2)을 추가로 포함한다. 게이트 스택은 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 지지 구조체에 그리고 나노리본의 긴 축에 실질적으로 수직인 제3 평면(예를 들어, 본 명세서에서 설명되는 242-3) 사이의 나노리본의 제1 측벽의 섹션의 적어도 일부분(예를 들어, 그의 전부) 위에(예를 들어, 그와 접촉하여) 제공된 필러 부분(예를 들어, 본 명세서에서 설명되는 234-1)을 또한 포함하고, 제3 평면은 제1 평면과 제2 평면 사이에 있고, 예를 들어, 제3 평면은 제1 평면으로부터 거리(254)에 있다. 이러한 트랜지스터 배열체에서, 게이트 스택의 어떠한 부분도 제3 평면(예를 들어, 본 명세서에서 설명되는 242-3)과 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 나노리본의 제1 측벽의 섹션 위에 제공되지 않는다.
예 2는 예 1에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택의 어떠한 부분도 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 나노리본의 제2 측벽의 섹션 위에 제공되지 않는다.
예 3은 예 1 또는 예 2에 따른 트랜지스터 배열체를 제공하며, 제1 평면과 제3 평면 사이의 거리는 그 안의 모든 값들 및 범위들을 포함하여 제1 평면과 제2 평면 사이의 거리의 절반 미만이고, 예를 들어, 제1 평면과 제2 평면 사이의 거리의 약 0.4 미만 또는 약 0.33 미만이다.
예 4는 선행 예들 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택의 상기 제1 페이스 부분(예를 들어, 본 명세서에서 설명되는 232-1)이 그 위에 제공되는 상기 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 상기 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 상기 나노리본의 제1 페이스의 섹션의 부분(예를 들어, 그의 전부)은 상기 지지 구조체에 실질적으로 수직이고 상기 나노리본의 긴 축에 실질적으로 평행한 제1 측벽 평면(예를 들어, 본 명세서에서 설명되는 244-1)과 상기 지지 구조체에 실질적으로 수직이고 상기 나노리본의 긴 축에 실질적으로 평행한 제2 측벽 평면(예를 들어, 본 명세서에서 설명되는 244-2) 사이에 있고, 상기 제2 측벽 평면은 상기 제1 측벽 평면으로부터 거리(256)에 있다.
예 5는 예 4에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택의 상기 제2 페이스 부분(예를 들어, 본 명세서에서 설명되는 232-2)이 그 위에 제공되는 상기 제1 평면(예를 들어, 본 명세서에서 설명되는 242-1)과 상기 제2 평면(예를 들어, 본 명세서에서 설명되는 242-2) 사이의 상기 나노리본의 제2 페이스의 섹션의 부분(예를 들어, 그의 전부)은 상기 제1 측벽 평면(예를 들어, 본 명세서에서 설명되는 244-1)과 상기 제2 측벽 평면(예를 들어, 본 명세서에서 설명되는 244-2) 사이에 있다.
예 6은 선행 예들 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택은 게이트 전극 재료를 포함한다.
예 7은 예 6에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택의 상기 필러 부분의 게이트 전극 재료는 상기 게이트 스택의 상기 제1 페이스 부분의 게이트 전극 재료와 연속적이다.
예 8은 예 6 또는 예 7에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택의 상기 필러 부분의 게이트 전극 재료는 상기 게이트 스택의 상기 제2 페이스 부분의 게이트 전극 재료와 연속적이다.
예 9는 예 6 내지 예 8 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택은 게이트 유전체 재료를 추가로 포함하고, 상기 게이트 유전체 재료는 상기 게이트 전극 재료와 상기 채널 재료 사이에 있다.
예 10은 예 6 내지 예 9 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 스택은 강유전 재료를 추가로 포함하고, 상기 강유전 재료는 상기 게이트 전극 재료와 상기 채널 재료 사이에 있다.
예 11은 예 10에 따른 트랜지스터 배열체를 제공하며, 상기 강유전 재료는 하프늄, 지르코늄, 및 산소를 포함하는 재료(예를 들어, 하프늄 지르코늄 산화물), 실리콘, 하프늄, 및 산소를 포함하는 재료(예를 들어, 실리콘-도핑된 하프늄 산화물), 게르마늄, 하프늄, 및 산소를 포함하는 재료(예를 들어, 게르마늄-도핑된 하프늄 산화물), 알루미늄, 하프늄, 및 산소를 포함하는 재료(예를 들어, 알루미늄-도핑된 하프늄 산화물), 및 이트륨, 하프늄, 및 산소를 포함하는 재료(예를 들어, 이트륨-도핑된 하프늄 산화물) 중 하나 이상을 포함한다.
예 12는 예 6 내지 예 8 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 게이트 전극 재료는 상기 채널 재료와 접촉한다.
예 13은 트랜지스터 배열체를 제공하며, 이 트랜지스터 배열체는 채널 재료의 구조체 - 상기 구조체는 최상부 페이스 및 측벽을 가짐 - ; 게이트 스택을 갖는 트랜지스터를 포함하고, 상기 게이트 스택은 상기 구조체의 최상부 페이스 위의 페이스 부분, 및 상기 구조체의 측벽 위의 필러 부분을 포함하고, 상기 트랜지스터의 소스 영역과 드레인 영역(둘 다 상기 게이트 스택의 양 측 상에서 상기 채널 재료의 구조체 내에 제공됨) 사이의 라인의 방향에서 측정될 때, 상기 필러 부분의 치수가 상기 페이스 부분의 치수보다 작다.
예 14는 예 13에 따른 트랜지스터 배열체를 제공하며, 상기 필러 부분의 치수는 상기 페이스 부분의 치수보다 2배 초과로 더 작다.
예 15는 예 13 또는 예 14에 따른 트랜지스터 배열체를 제공하며, 상기 페이스 부분의 게이트 전극 재료는 상기 필러 부분의 게이트 전극 재료와 전기적으로 연속적이다.
예 16은 예 13 내지 예 15 중 어느 하나에 따른 트랜지스터 배열체를 제공하며, 상기 구조체는 제1 구조체(예를 들어, 나노리본(204-1))이고, 상기 채널 재료는 제1 채널 재료이고, 상기 게이트 스택은 제1 게이트 스택이고, 상기 페이스 부분은 제1 페이스 부분이고, 상기 필러 부분은 제1 필러 부분(예를 들어, 필러 부분(234-1))이고, 상기 트랜지스터 배열체는 제2 채널 재료의 제2 구조체(예를 들어, 나노리본(204-2))를 추가로 포함하고, 상기 제2 구조체는 최상부 페이스 및 측벽을 갖고, 상기 트랜지스터 배열체는 제2 게이트 스택을 갖는 제2 트랜지스터를 추가로 포함하고, 상기 제2 게이트 스택은 상기 제2 구조체의 최상부 페이스 위의 제2 페이스 부분, 및 상기 제2 구조체의 측벽 위의 제2 필러 부분(예를 들어, 필러 부분(234-2))을 포함한다. 이러한 트랜지스터 배열체에서, 상기 제2 트랜지스터의 소스 영역과 드레인 영역(둘 다 상기 제2 게이트 스택의 양 측 상에서 상기 제2 채널 재료의 제2 구조체 내에 제공됨) 사이의 라인의 방향에서 측정될 때, 상기 제2 필러 부분의 치수는 상기 제2 페이스 부분의 치수보다 작다. 또한, 상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리(예를 들어, 거리(260))는 상기 제1 필러 부분과 상기 제2 구조체 사이의 거리(예를 들어, 거리(262)와 거리(264) 사이의 차이) 이상이다.
예 17은 예 16에 따른 트랜지스터 배열체를 제공하며, 상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리(예를 들어, 거리(262))보다 작다.
예 18은 예 16 또는 예 17에 따른 트랜지스터 배열체를 제공하며, 상기 제1 필러 부분의 일부분은 상기 제2 페이스 부분의 일부분에 대향하고/하거나, 상기 제2 필러 부분의 일부분은 상기 제1 페이스 부분의 일부분에 대향한다.
예 19는 트랜지스터 배열체를 제조하는 방법을 제공한다. 이 방법은 제1 채널 재료의 제1 구조체를 제공하는 단계; 제2 채널 재료의 제2 구조체를 제공하는 단계 - 상기 제1 및 제2 구조체들 각각은 최상부 페이스 및 측벽을 가짐 - ; 및 제1 게이트 스택을 포함하는 제1 트랜지스터를 제공하는 단계 - 상기 제1 게이트 스택은 상기 제1 구조체의 최상부 페이스 위의 제1 페이스 부분, 및 상기 제1 구조체의 측벽 위의 제1 필러 부분을 포함함 - 를 포함한다. 이 방법은 제2 게이트 스택을 포함하는 제2 트랜지스터를 제공하는 단계를 추가로 포함하고, 상기 제2 게이트 스택은 상기 제2 구조체의 최상부 페이스 위의 제2 페이스 부분, 및 상기 제2 구조체의 측벽 위의 제2 필러 부분을 포함한다. 이러한 방법에서, 상기 제1 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 제1 필러 부분의 치수는 상기 제1 페이스 부분의 치수보다 작고, 상기 제2 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 제2 필러 부분의 치수는 상기 제2 페이스 부분의 치수보다 작다.
예 20은 예 19에 따른 방법을 제공하며, 상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리(예를 들어, 거리(262))보다 작다.
예 21은 IC 다이 및 상기 IC 다이에 결합된 추가의 IC 컴포넌트를 포함하는 IC 패키지를 제공한다. 상기 IC 다이는 선행 예들 중 어느 하나에 따른 하나 이상의 트랜지스터 배열체를 포함한다(예를 들어, 각각의 트랜지스터 배열체는 예 1 내지 예 18 중 어느 하나에 따른 트랜지스터 배열체일 수 있고/있거나 예 19 내지 예 20 중 어느 하나의 방법에 따라 형성될 수 있다).
예 22는 예 21에 따른 IC 패키지를 제공하며, 상기 추가의 컴포넌트는 패키지 기판, 가요성 기판, 또는 인터포저 중 하나이다.
예 23은 예 21 또는 예 22에 따른 IC 패키지를 제공하며, 상기 추가의 컴포넌트는 하나 이상의 제1 레벨 인터커넥트를 통해 상기 IC 다이에 결합된다.
예 24는 예 23에 따른 IC 패키지를 제공하며, 상기 하나 이상의 제1 레벨 인터커넥트는 하나 이상의 솔더 범프, 솔더 포스트, 또는 본드 와이어를 포함한다.
예 25는 컴퓨팅 디바이스를 제공하며, 이 컴퓨팅 디바이스는 회로 보드; 및 상기 회로 보드에 결합된 IC 다이를 포함하고, 상기 IC 다이는 선행 예들 중 어느 하나에 따른 하나 이상의 트랜지스터 배열체(예를 들어, 각각의 트랜지스터 배열체는 예 1 내지 예 18 중 어느 하나에 따른 트랜지스터 배열체일 수 있고/있거나 예 19 내지 예 20 중 어느 하나의 방법에 따라 형성될 수 있음), 및 선행 예들 중 어느 하나에 따른 IC 패키지(예를 들어, 예 21 내지 예 24 중 어느 하나에 따른 IC 패키지) 중 하나 이상을 포함한다.
예 26은 예 25에 따른 컴퓨팅 디바이스를 제공하며, 상기 컴퓨팅 디바이스는 웨어러블 컴퓨팅 디바이스(예를 들어, 스마트 시계) 또는 핸드헬드 컴퓨팅 디바이스(예를 들어, 모바일폰)이다.
예 27은 예 25 또는 예 26에 따른 컴퓨팅 디바이스를 제공하며, 상기 컴퓨팅 디바이스는 서버 프로세서이다.
예 28은 예 25 또는 예 26에 따른 컴퓨팅 디바이스를 제공하며, 상기 컴퓨팅 디바이스는 마더보드이다.
예 29는 예 25 내지 예 28 중 어느 하나에 따른 컴퓨팅 디바이스를 제공하며, 상기 컴퓨팅 디바이스는 하나 이상의 통신 칩 및 안테나를 추가로 포함한다.
요약서에 설명된 것을 포함하여, 본 개시내용의 예시된 구현들의 상기한 설명은, 본 개시내용을 개시된 정확한 형태들로 제한하거나 총망라하는 것으로 의도되지 않는다. 본 개시내용의 특정 구현들 및 본 개시내용에 대한 예들이 예시의 목적으로 본 명세서에 설명되어 있지만, 관련 기술분야의 통상의 기술자들이라면 인식할 수 있는 바와 같이, 본 개시내용의 범위 내에서 다양한 등가의 수정들이 가능하다. 이러한 수정들은 전술한 상세한 설명에 비추어 본 개시내용에 대해 행해질 수 있다.

Claims (20)

  1. 트랜지스터 배열체(transistor arrangement)로서,
    지지 구조체;
    상기 지지 구조체에 대향하는 제1 페이스(face), 상기 제1 페이스에 대향하는 제2 페이스, 상기 지지 구조체에 실질적으로 수직인 제1 측벽, 및 상기 제1 측벽에 대향하는 제2 측벽을 갖는 나노리본으로서 형상화되는 채널 재료; 및
    상기 나노리본의 일부분 위의 게이트 스택
    을 포함하고,
    상기 게이트 스택은:
    상기 지지 구조체에 그리고 상기 나노리본의 긴 축에 실질적으로 수직인 제1 평면과 상기 지지 구조체에 그리고 상기 나노리본의 긴 축에 실질적으로 수직인 제2 평면 사이의 상기 나노리본의 제1 페이스의 섹션의 적어도 일부분 위의 제1 페이스 부분,
    상기 제1 평면과 상기 제2 평면 사이의 상기 나노리본의 제2 페이스의 섹션의 적어도 일부분 위의 제2 페이스 부분, 및
    상기 제1 평면과 상기 지지 구조체에 그리고 상기 나노리본의 긴 축에 실질적으로 수직인 제3 평면 사이의 상기 나노리본의 제1 측벽의 섹션의 적어도 일부분 위의 필러 부분(pillar portion)을 포함하고,
    상기 게이트 스택의 어떠한 부분도 상기 제3 평면과 상기 제2 평면 사이의 상기 나노리본의 제1 측벽의 섹션 위에 있지 않은, 트랜지스터 배열체.
  2. 제1항에 있어서, 상기 게이트 스택의 어떠한 부분도 상기 제1 평면과 상기 제2 평면 사이의 상기 나노리본의 제2 측벽의 섹션 위에 있지 않은, 트랜지스터 배열체.
  3. 제1항에 있어서, 상기 제1 평면과 상기 제3 평면 사이의 거리는 상기 제1 평면과 상기 제2 평면 사이의 거리의 절반 미만인, 트랜지스터 배열체.
  4. 제1항에 있어서, 상기 게이트 스택의 상기 제1 페이스 부분이 그 위에 있는 상기 제1 평면과 상기 제2 평면 사이의 상기 나노리본의 제1 페이스의 섹션의 부분은 상기 지지 구조체에 실질적으로 수직이고 상기 나노리본의 긴 축에 실질적으로 평행한 제1 측벽 평면과 상기 지지 구조체에 실질적으로 수직이고 상기 나노리본의 긴 축에 실질적으로 평행한 제2 측벽 평면 사이에 있는, 트랜지스터 배열체.
  5. 제4항에 있어서, 상기 게이트 스택의 상기 제2 페이스 부분이 그 위에 있는 상기 제1 평면과 상기 제2 평면 사이의 상기 나노리본의 제2 페이스의 섹션의 부분은 상기 제1 측벽 평면과 상기 제2 측벽 평면 사이에 있는, 트랜지스터 배열체.
  6. 제1항에 있어서, 상기 게이트 스택은 게이트 전극 재료를 포함하는, 트랜지스터 배열체.
  7. 제6항에 있어서, 상기 게이트 스택의 상기 필러 부분의 게이트 전극 재료는 상기 게이트 스택의 상기 제1 페이스 부분의 게이트 전극 재료와 연속적인, 트랜지스터 배열체.
  8. 제6항에 있어서, 상기 게이트 스택의 상기 필러 부분의 게이트 전극 재료는 상기 게이트 스택의 상기 제2 페이스 부분의 게이트 전극 재료와 연속적인, 트랜지스터 배열체.
  9. 제6항에 있어서, 상기 게이트 스택은 게이트 유전체 재료를 추가로 포함하고, 상기 게이트 유전체 재료는 상기 게이트 전극 재료와 상기 채널 재료 사이에 있는, 트랜지스터 배열체.
  10. 제6항에 있어서, 상기 게이트 스택은 강유전 재료를 추가로 포함하고, 상기 강유전 재료는 상기 게이트 전극 재료와 상기 채널 재료 사이에 있는, 트랜지스터 배열체.
  11. 제10항에 있어서, 상기 강유전 재료는:
    하프늄, 지르코늄, 및 산소를 포함하는 재료,
    실리콘, 하프늄, 및 산소를 포함하는 재료,
    게르마늄, 하프늄, 및 산소를 포함하는 재료,
    알루미늄, 하프늄, 및 산소를 포함하는 재료, 및
    이트륨, 하프늄, 및 산소를 포함하는 재료 중 하나 이상을 포함하는, 트랜지스터 배열체.
  12. 제6항에 있어서, 상기 게이트 전극 재료는 상기 채널 재료와 접촉하는, 트랜지스터 배열체.
  13. 트랜지스터 배열체(transistor arrangement)로서,
    채널 재료의 구조체 - 상기 구조체는 최상부 페이스 및 측벽을 가짐 - ;
    게이트 스택을 갖는 트랜지스터
    를 포함하고,
    상기 게이트 스택은:
    상기 구조체의 최상부 페이스 위의 페이스 부분, 및
    상기 구조체의 측벽 위의 필러 부분을 포함하고,
    상기 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 필러 부분의 치수는 상기 페이스 부분의 치수보다 작은, 트랜지스터 배열체.
  14. 제13항에 있어서, 상기 필러 부분의 치수는 상기 페이스 부분의 치수보다 2배 초과로 더 작은, 트랜지스터 배열체.
  15. 제13항에 있어서, 상기 페이스 부분의 게이트 전극 재료는 상기 필러 부분의 게이트 전극 재료와 전기적으로 연속적인, 트랜지스터 배열체.
  16. 제13항에 있어서,
    상기 구조체는 제1 구조체이고,
    상기 채널 재료는 제1 채널 재료이고,
    상기 게이트 스택은 제1 게이트 스택이고,
    상기 페이스 부분은 제1 페이스 부분이고,
    상기 필러 부분은 제1 필러 부분이고,
    상기 트랜지스터 배열체는 제2 채널 재료의 제2 구조체를 추가로 포함하고, 상기 제2 구조체는 최상부 페이스 및 측벽을 갖고,
    상기 트랜지스터 배열체는 제2 게이트 스택을 갖는 제2 트랜지스터를 추가로 포함하고, 상기 제2 게이트 스택은 상기 제2 구조체의 최상부 페이스 위의 제2 페이스 부분, 및 상기 제2 구조체의 측벽 위의 제2 필러 부분을 포함하고,
    상기 제2 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 제2 필러 부분의 치수는 상기 제2 페이스 부분의 치수보다 작고,
    상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리는 상기 제1 필러 부분과 상기 제2 구조체 사이의 거리 이상인, 트랜지스터 배열체.
  17. 제16항에 있어서, 상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리보다 작은, 트랜지스터 배열체.
  18. 제16항에 있어서,
    상기 제1 필러 부분의 일부분은 상기 제2 페이스 부분의 일부분에 대향하거나, 또는
    상기 제2 필러 부분의 일부분은 상기 제1 페이스 부분의 일부분에 대향하는, 트랜지스터 배열체.
  19. 트랜지스터 배열체를 제조하는 방법으로서,
    제1 채널 재료의 제1 구조체를 제공하는 단계;
    제2 채널 재료의 제2 구조체를 제공하는 단계 - 상기 제1 및 제2 구조체들 각각은 최상부 페이스 및 측벽을 가짐 - ;
    제1 게이트 스택을 포함하는 제1 트랜지스터를 제공하는 단계 - 상기 제1 게이트 스택은:
    상기 제1 구조체의 최상부 페이스 위의 제1 페이스 부분, 및
    상기 제1 구조체의 측벽 위의 제1 필러 부분을 포함함 - ; 및
    제2 게이트 스택을 포함하는 제2 트랜지스터를 제공하는 단계 - 상기 제2 게이트 스택은:
    상기 제2 구조체의 최상부 페이스 위의 제2 페이스 부분, 및
    상기 제2 구조체의 측벽 위의 제2 필러 부분을 포함함 -
    를 포함하고,
    상기 제1 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 제1 필러 부분의 치수는 상기 제1 페이스 부분의 치수보다 작고,
    상기 제2 트랜지스터의 소스 영역과 드레인 영역 사이의 라인의 방향에서 측정될 때, 상기 제2 필러 부분의 치수는 상기 제2 페이스 부분의 치수보다 작은, 방법.
  20. 제19항에 있어서, 상기 제1 필러 부분 및 상기 제2 필러 부분의 2개의 가장 가까운 지점 사이의 거리는 상기 제1 구조체와 상기 제2 구조체 사이의 거리보다 작은, 방법.
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