KR20210135386A - Display apparatus and manufacturing the same - Google Patents

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KR20210135386A
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electrode
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insulating layer
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KR1020200053386A
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김슬기
김현
윤갑수
이광수
최승하
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삼성디스플레이 주식회사
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Abstract

The present invention relates to a display device for preventing damage to the surface of an insulation layer on which a pixel electrode is placed, and a manufacturing method thereof. The display device includes: a substrate including a display area and a peripheral area surrounding the display area; a thin film transistor placed on the substrate, corresponding to the display area; a pad part placed on the substrate, corresponding to the peripheral area; a first insulation layer including a first part placed on the thin film transistor, and a second part extended from the first part, and exposing the pad part; and a light emitting element placed on the first part of the first insulation layer, and electrically connected with the thin film transistor. An upper side of the first insulation layer has a step between the first part and the second part.

Description

디스플레이 장치 및 그 제조 방법{Display apparatus and manufacturing the same}Display apparatus and manufacturing method thereof

본 발명은 디스플레이 장치 및 그 제조 방법에 관한 것으로서, 더 상세하게는 화소전극이 배치되는 절연층의 표면 손상을 방지하는 디스플레이 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a display device and a method for manufacturing the same, and more particularly, to a display device for preventing damage to the surface of an insulating layer on which a pixel electrode is disposed, and a method for manufacturing the same.

디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.A display device is a device that visually displays data. The display device is sometimes used as a display unit of a small product such as a mobile phone, or is used as a display unit of a large product such as a television.

디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광소자를 포함하며, 예컨대 유기발광 디스플레이 장치의 경우 유기발광다이오드(OLED)를 발광소자로 포함한다. 일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.The display device includes a plurality of pixels that receive an electrical signal and emit light in order to display an image to the outside. Each pixel includes a light emitting device. For example, in the case of an organic light emitting display device, an organic light emitting diode (OLED) is included as a light emitting device. In general, an organic light emitting display device operates by forming a thin film transistor and an organic light emitting diode on a substrate, and the organic light emitting diode emits light by itself.

최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.Recently, as the use of the display device is diversified, various designs for improving the quality of the display device are being attempted.

그러나 이러한 종래의 디스플레이 장치 및 그 제조 방법에는, 화소전극이 배치되는 절연층의 표면 거칠기가 증가하는 등의 문제점이 존재하였다.However, such a conventional display device and its manufacturing method have problems such as an increase in the surface roughness of the insulating layer on which the pixel electrode is disposed.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 화소전극이 배치되는 절연층의 표면 손상을 방지하는 디스플레이 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to solve various problems including the above problems, and an object of the present invention is to provide a display device that prevents damage to the surface of an insulating layer on which a pixel electrode is disposed, and a method for manufacturing the same. However, these problems are exemplary, and the scope of the present invention is not limited thereto.

본 발명의 일 관점에 따르면, 표시영역 및 상기 표시영역을 둘러싼 주변영역을 포함하는 기판; 상기 표시영역에 대응하는 상기 기판 상에 배치되는 박막트랜지스터; 상기 주변영역에 대응하는 상기 기판 상에 배치되는 패드부; 상기 박막트랜지스터 상에 배치된 제1 부분과, 상기 제1 부분으로부터 연장된 제2 부분을 포함하고, 상기 패드부를 노출하는 제1 절연층; 및 상기 제1 절연층의 상기 제1 부분 상에 배치되고, 상기 박막트랜지스터와 전기적으로 연결되는 발광소자;를 구비하고, 상기 제1 절연층의 상면은 상기 제1 부분과 상기 제2 부분 사이의 단차를 갖는 디스플레이 장치가 제공된다.According to one aspect of the present invention, there is provided a substrate comprising: a substrate including a display area and a peripheral area surrounding the display area; a thin film transistor disposed on the substrate corresponding to the display area; a pad portion disposed on the substrate corresponding to the peripheral region; a first insulating layer including a first portion disposed on the thin film transistor and a second portion extending from the first portion and exposing the pad portion; and a light emitting device disposed on the first part of the first insulating layer and electrically connected to the thin film transistor, wherein an upper surface of the first insulating layer is disposed between the first part and the second part. A display device having a step difference is provided.

일 예에 따르면, 상기 기판으로부터 상기 제1 부분의 상면까지의 수직거리는 상기 기판으로부터 상기 제2 부분의 상면까지의 수직거리보다 멀 수 있다.According to an example, the vertical distance from the substrate to the top surface of the first part may be greater than the vertical distance from the substrate to the top surface of the second part.

일 예에 따르면, 상기 주변영역에 배치되고, 상기 제1 절연층과 동일 물질을 포함하는 제2 절연층을 더 포함하고, 상기 패드부는, 패드 전극 및 상기 패드 전극 상에 배치되고, 상기 패드 전극과 적어도 일부 접촉하는 패드 연결전극을 포함하고, 상기 제2 절연층은 상기 패드 전극과 상기 패드 연결전극 사이에 배치되고, 상기 패드 연결전극과 적어도 일부 중첩할 수 있다.According to an example, the second insulating layer is disposed in the peripheral region, and further includes a second insulating layer including the same material as the first insulating layer, wherein the pad part is disposed on the pad electrode and the pad electrode, and the pad electrode and a pad connection electrode at least partially in contact with the pad connection electrode, wherein the second insulating layer is disposed between the pad electrode and the pad connection electrode, and at least partially overlaps the pad connection electrode.

일 예에 따르면, 상기 패드 연결전극과 중첩된 상기 제2 절연층의 표면은 경사를 가질 수 있다.According to an example, the surface of the second insulating layer overlapping the pad connection electrode may have a slope.

일 예에 따르면, 상기 제2 절연층과 상기 패드 전극 사이에 배치되고, 상기 패드 전극을 일부 노출하는 콘택홀을 갖는 제3 절연층을 더 포함하고, 상기 패드 연결전극의 일부는 상기 콘택홀 내에서 상기 패드 전극과 접촉될 수 있다.According to an example, the display device further includes a third insulating layer disposed between the second insulating layer and the pad electrode and having a contact hole partially exposing the pad electrode, wherein a part of the pad connection electrode is in the contact hole. may be in contact with the pad electrode.

일 예에 따르면, 일 방향을 따르는 상기 패드 연결전극의 너비는 상기 콘택홀에 의해 노출된 상기 패드 전극의 너비보다 넓을 수 있다.According to an example, a width of the pad connection electrode along one direction may be wider than a width of the pad electrode exposed by the contact hole.

일 예에 따르면, 상기 패드부는, 상기 패드 전극과 상기 패드 연결전극 사이에 배치되는 패드 보호층을 더 포함할 수 있다.According to an example, the pad part may further include a pad protection layer disposed between the pad electrode and the pad connection electrode.

일 예에 따르면, 상기 발광소자는 화소전극, 중간층 및 대향전극을 포함하고, 상기 패드 연결전극은 상기 화소전극의 적어도 일부와 동일 물질을 포함할 수 있다.According to an example, the light emitting device may include a pixel electrode, an intermediate layer, and a counter electrode, and the pad connection electrode may include the same material as at least a portion of the pixel electrode.

일 예에 따르면, 상기 화소전극은 삼중막을 가지며 상기 패드 연결전극은 단일막을 가질 수 있다.According to an example, the pixel electrode may have a triple layer and the pad connection electrode may have a single layer.

일 예에 따르면, 상기 화소전극은 상기 제1 부분에만 중첩되도록 배치될 수 있다.According to an example, the pixel electrode may be disposed to overlap only the first portion.

본 발명의 다른 관점에 따르면, 표시영역 및 상기 표시영역을 둘러싼 주변영역을 포함한 기판을 준비하는 단계; 상기 표시영역 상에 박막트랜지스터를 형성하는 단계; 상기 주변영역 상에 패드 전극을 형성하는 단계; 상기 박막트랜지스터 및 상기 패드 전극을 덮도록 무기 보호층 및 제1 절연층을 형성하는 단계; 제1 마스크를 이용하여 상기 제1 절연층을 패턴화하는 단계; 상기 제1 절연층을 이용하여 상기 무기 보호층에 상기 박막트랜지스터를 일부 노출하는 제1 콘택홀 및 상기 패드 전극을 일부 노출하는 제2 콘택홀을 형성하는 단계; 상기 제1 절연층의 제1 부분 상에, 상기 제1 콘택홀을 통해 상기 박막트랜지스터와 전기적으로 연결되는 화소전극층을 형성하는 단계; 상기 화소전극층 상에 제1 포토레지스트패턴을 형성하는 단계; 상기 제1 포토레지스트패턴을 이용하여 상기 화소전극층을 식각하는 단계; 상기 제1 포토레지스트패턴을 이용하여 상기 제1 절연층의 상기 제1 부분에서 연장된 제2 부분을 일부 식각하는 단계를 포함하는 디스플레이 장치의 제조 방법이 제공된다.According to another aspect of the present invention, there is provided a method comprising: preparing a substrate including a display area and a peripheral area surrounding the display area; forming a thin film transistor on the display area; forming a pad electrode on the peripheral region; forming an inorganic protective layer and a first insulating layer to cover the thin film transistor and the pad electrode; patterning the first insulating layer using a first mask; forming a first contact hole partially exposing the thin film transistor and a second contact hole partially exposing the pad electrode in the inorganic protective layer using the first insulating layer; forming a pixel electrode layer electrically connected to the thin film transistor through the first contact hole on a first portion of the first insulating layer; forming a first photoresist pattern on the pixel electrode layer; etching the pixel electrode layer using the first photoresist pattern; There is provided a method of manufacturing a display device, including partially etching a second portion of the first insulating layer extending from the first portion using the first photoresist pattern.

일 예에 따르면, 상기 제1 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다.According to an example, the first mask may be a half-tone mask or a slit mask.

일 예에 따르면, 상기 제2 콘택홀을 통해 상기 패드 전극과 전기적으로 연결되는 패드 연결전극을 형성하는 단계; 상기 패드 연결전극 상에 제2 포토레지스트패턴을 형성하는 단계; 및 상기 제2 포토레지스트패턴을 이용하여 상기 패드 연결전극을 식각하는 단계를 더 포함할 수 있다.According to an example, forming a pad connection electrode electrically connected to the pad electrode through the second contact hole; forming a second photoresist pattern on the pad connection electrode; and etching the pad connection electrode using the second photoresist pattern.

일 예에 따르면, 상기 제2 포토레지스트패턴을 이용하여 상기 주변영역에 대응하는 상기 제1 절연층의 제3 부분을 일부 식각하는 단계를 더 포함할 수 있다.The method may further include partially etching a third portion of the first insulating layer corresponding to the peripheral region using the second photoresist pattern.

일 예에 따르면, 상기 제2 포토레지스트패턴을 제거하는 단계를 더 포함하고, 상기 제2 포토레지스트패턴을 제거하는 단계 및 상기 제3 부분을 일부 식각하는 단계는 동시에 이루어질 수 있다.In one example, the method further includes removing the second photoresist pattern, and removing the second photoresist pattern and partially etching the third portion may be performed simultaneously.

일 예에 따르면, 상기 제1 절연층의 상기 제3 부분 중 식각된 부분을 제외한 나머지 부분의 표면은 경사를 가질 수 있다.According to an example, a surface of the third portion of the first insulating layer other than the etched portion may have a slope.

일 예에 따르면, 상기 제1 포토레지스트패턴을 형성하는 단계와 상기 제2 포토레지스트패턴을 형성하는 단계는 제2 마스크를 이용하여 동시에 이루어질 수 있다.According to an example, the forming of the first photoresist pattern and the forming of the second photoresist pattern may be simultaneously performed using a second mask.

일 예에 따르면, 상기 제2 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다.According to an example, the second mask may be a half-tone mask or a slit mask.

일 예에 따르면, 상기 제1 포토레지스트패턴의 두께는 상기 제2 포토레지스트패턴의 두께보다 두꺼울 수 있다.According to an example, a thickness of the first photoresist pattern may be thicker than a thickness of the second photoresist pattern.

일 예에 따르면, 상기 패드 연결전극은 삼중막으로 형성되고, 상기 패드 연결전극의 삼중막 중 상기 패드 전극에 인접한 막을 제외한 나머지 두 개의 막을 제거하는 단계를 더 포함할 수 있다.According to an example, the pad connection electrode is formed of a triple layer, and the method may further include removing the remaining two layers from among the triple layers of the pad connection electrode except for a layer adjacent to the pad electrode.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.Other aspects, features and advantages other than those described above will become apparent from the following detailed description, claims and drawings for carrying out the invention.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 화소전극이 배치되는 절연층의 표면 손상을 방지하는 디스플레이 장치 및 그 제조 방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to an embodiment of the present invention made as described above, it is possible to implement a display device and a method of manufacturing the same for preventing damage to the surface of the insulating layer on which the pixel electrode is disposed. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시하는 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 패널의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.1 is a plan view schematically illustrating a display device according to an embodiment of the present invention.
2 is a plan view schematically illustrating a display panel according to an embodiment of the present invention.
3 is an equivalent circuit diagram schematically illustrating one pixel of a display panel according to an embodiment of the present invention.
4 is a cross-sectional view schematically illustrating a display device according to an embodiment of the present invention.
5A is a cross-sectional view schematically illustrating a display device according to an embodiment of the present invention.
5B is a cross-sectional view schematically illustrating a display device according to an embodiment of the present invention.
6A to 6G are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention.
7A to 7G are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.Since the present invention can apply various transformations and can have various embodiments, specific embodiments are illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and a method of achieving them, will become apparent with reference to the embodiments described below in detail in conjunction with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when described with reference to the drawings, the same or corresponding components are given the same reference numerals, and the overlapping description thereof will be omitted. .

이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.In the following embodiments, terms such as first, second, etc. are used for the purpose of distinguishing one component from another, not in a limiting sense.

이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.In the following embodiments, the singular expression includes the plural expression unless the context clearly dictates otherwise.

이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.In the following embodiments, terms such as include or have means that the features or components described in the specification are present, and do not exclude in advance the possibility that one or more other features or components will be added. .

이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.In the following embodiments, when it is said that a part of a film, region, component, etc. is on or on another part, other films, regions, components, etc. are interposed therebetween as well as directly on the other part. Including cases where

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In the drawings, the size of the components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily indicated for convenience of description, the present invention is not necessarily limited to the illustrated bar.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.Where certain embodiments are otherwise feasible, a specific process sequence may be performed different from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order opposite to the order described.

본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.As used herein, "A and/or B" refers to A, B, or A and B. And, "at least one of A and B" represents the case of A, B, or A and B.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.In the following embodiments, when a film, region, or component is connected, when the film, region, or component is directly connected, or/and in the middle of another film, region, or component Including cases where they are interposed and indirectly connected. For example, in the present specification, when it is said that a film, region, component, etc. are electrically connected, when the film, region, component, etc. are directly electrically connected, and/or another film, region, component, etc. is interposed therebetween. to indicate an indirect electrical connection.

x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.The x-axis, y-axis, and z-axis are not limited to three axes on a Cartesian coordinate system, and may be interpreted in a broad sense including them. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.

도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 평면도이다.1 is a plan view schematically illustrating a display device according to an embodiment of the present invention.

도 1을 참조하면, 디스플레이 장치(1)는 이미지를 표시하는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다. 물론 디스플레이 장치(1)는 기판(100)을 포함하기에, 기판(100)이 그러한 표시영역(DA) 및 주변영역(PA)을 갖는다고 할 수도 있다.Referring to FIG. 1 , the display device 1 includes a display area DA displaying an image and a peripheral area PA disposed around the display area DA. The display device 1 may provide an image to the outside by using light emitted from the display area DA. Of course, since the display device 1 includes the substrate 100 , it may be said that the substrate 100 has such a display area DA and a peripheral area PA.

기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.The substrate 100 may be made of various materials such as glass, metal, or plastic. According to an embodiment, the substrate 100 may include a flexible material. Here, the flexible material refers to a substrate that can be bent, bent, and folded or rolled. The substrate 100 made of such a flexible material may be made of ultra-thin glass, metal, or plastic.

기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.In the display area DA of the substrate 100 , pixels PX having various display elements such as organic light-emitting diodes (OLEDs) may be disposed. The pixels PX are configured in plurality, and the plurality of pixels PX may be arranged in various forms such as a stripe arrangement, a pentile arrangement, and a mosaic arrangement to implement an image.

표시영역(DA)을 평면 형상으로 볼 때, 상기 표시영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.When the display area DA is viewed in a planar shape, the display area DA may have a rectangular shape as shown in FIG. 1 . As another embodiment, the display area DA may be provided in a polygonal shape such as a triangle, a pentagon, or a hexagon, or a circular shape, an oval shape, or an irregular shape.

기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.The peripheral area PA of the substrate 100 is an area disposed around the display area DA, and may be an area in which no image is displayed. In the peripheral area PA, various wirings that transmit electrical signals to be applied to the display area DA, and pads to which a printed circuit board or a driver IC chip is attached may be located.

도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시하는 평면도이다.2 is a plan view schematically illustrating a display panel according to an embodiment of the present invention.

도 2를 참조하면, 디스플레이 패널(10)은 표시영역(DA) 및 주변영역(PA)을 포함하며, 표시영역(DA)에 배치된 복수의 화소(PX)들을 포함한다. 복수의 화소(PX)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색(R) 부화소, 녹색(G) 부화소 및 청색(B) 부화소 중 하나일 수 있다. 표시영역(DA)은 봉지부재(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.Referring to FIG. 2 , the display panel 10 includes a display area DA and a peripheral area PA, and includes a plurality of pixels PX disposed in the display area DA. Each of the plurality of pixels PX may include a display element such as an organic light emitting diode (OLED). Each pixel PX may emit, for example, red, green, blue, or white light through the organic light emitting diode OLED. Hereinafter, in the present specification, each pixel PX means a sub-pixel emitting light of a different color, and each pixel PX is, for example, a red (R) sub-pixel, a green (G) sub-pixel and It may be one of the blue (B) sub-pixels. The display area DA may be covered with an encapsulation member (not shown) to be protected from external air or moisture.

각 화소(PX)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 게이트구동회로(130), 제2 게이트구동회로(140), 패드부(PAD), 데이터구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.Each pixel PX may be electrically connected to external circuits disposed in the peripheral area PA. In the peripheral area PA, the first gate driving circuit 130 , the second gate driving circuit 140 , the pad part PAD, the data driving circuit 150 , the first power supply wiring 160 , and the second power supply are provided. A wiring 170 may be disposed.

제1 게이트구동회로(130) 및 제2 게이트구동회로(140)는 각각 스캔구동회로 및 발광제어구동회로를 포함할 수 있다. 제1 게이트구동회로(130) 및 제2 게이트구동회로(140)에 포함된 스캔구동회로는 스캔라인(SL)을 통해 각 화소(PX)에 스캔신호를 제공할 수 있다. 또한, 제1 게이트구동회로(130) 및 제2 게이트구동회로(140)에 포함된 발광제어구동회로는 발광제어선(EL)을 통해 각 화소(PX)에 발광제어 신호를 제공할 수 있다.The first gate driving circuit 130 and the second gate driving circuit 140 may include a scan driving circuit and a light emission control driving circuit, respectively. The scan driving circuit included in the first gate driving circuit 130 and the second gate driving circuit 140 may provide a scan signal to each pixel PX through the scan line SL. In addition, the emission control driving circuit included in the first gate driving circuit 130 and the second gate driving circuit 140 may provide the emission control signal to each pixel PX through the emission control line EL.

제2 게이트구동회로(140)는 표시영역(DA)을 사이에 두고 제1 게이트구동회로(130)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(PX)들 중 일부는 제1 게이트구동회로(130)와 전기적으로 연결될 수 있고, 나머지는 제2 게이트구동회로(140)에 연결될 수 있다. 다른 실시예로, 제2 게이트구동회로(140)는 생략될 수 있다.The second gate driving circuit 140 may be disposed in parallel with the first gate driving circuit 130 with the display area DA interposed therebetween. Some of the pixels PXs disposed in the display area DA may be electrically connected to the first gate driving circuit 130 , and others may be connected to the second gate driving circuit 140 . In another embodiment, the second gate driving circuit 140 may be omitted.

패드부(PAD)는 기판(100)의 일 측에 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자부(PCB-P)는 디스플레이 패널(10)의 패드부(PAD)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.The pad part PAD may be disposed on one side of the substrate 100 . The pad part PAD may be exposed without being covered by the insulating layer to be electrically connected to the printed circuit board PCB. The terminal part PCB-P of the printed circuit board PCB may be electrically connected to the pad part PAD of the display panel 10 . The printed circuit board (PCB) transmits a signal or power from a control unit (not shown) to the display panel 10 .

제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 게이트구동회로(130, 140)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원전압을 제공할 수 있다. 제1 전원전압은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공되고, 제2 전원전압은 제2 전원공급배선(170)과 연결된 각 화소(PX)의 대향전극(230, 후술할 도 4 참조)에 제공될 수 있다.The control signal generated by the controller may be transmitted to the first and second gate driving circuits 130 and 140 through the printed circuit board (PCB), respectively. The controller may provide the first and second power voltages to the first and second power supply wires 160 and 170 through the first and second connection wires 161 and 171 , respectively. The first power voltage is provided to each pixel PX through the driving voltage line PL connected to the first power supply line 160 , and the second power voltage is applied to each pixel PX connected to the second power supply line 170 . ) may be provided on the counter electrode 230 (refer to FIG. 4 to be described later).

데이터구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터구동회로(150)의 데이터신호는 패드부(PAD)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(PX)에 제공될 수 있다. 도 2는 데이터구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터구동회로(150)는 패드부(PAD)와 제1 전원공급배선(160) 사이에 배치될 수 있다.The data driving circuit 150 is electrically connected to the data line DL. The data signal of the data driving circuit 150 may be provided to each pixel PX through the connection wiring 151 connected to the pad part PAD and the data line DL connected to the connection wiring 151 . 2 illustrates that the data driving circuit 150 is disposed on the printed circuit board (PCB), in another embodiment, the data driving circuit 150 may be disposed on the substrate 100 . For example, the data driving circuit 150 may be disposed between the pad part PAD and the first power supply line 160 .

제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.The first power supply wiring 160 may include a first sub wiring 162 and a second sub wiring 163 extending in parallel along the x-direction with the display area DA interposed therebetween. The second power supply wiring 170 may partially surround the display area DA in a loop shape with one side open.

도 3은 본 발명의 일 실시예에 따른 디스플레이 패널의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.3 is an equivalent circuit diagram schematically illustrating one pixel of a display panel according to an embodiment of the present invention.

도 3을 참조하면, 각 화소(PX)는 스캔라인(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.Referring to FIG. 3 , each pixel PX includes a pixel circuit PC connected to a scan line SL and a data line DL and an organic light emitting diode OLED connected to the pixel circuit PC.

화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.The pixel circuit PC includes a driving TFT (T1), a switching TFT (T2), and a storage capacitor (Cst). The switching thin film transistor T2 is connected to the scan line SL and the data line DL, and the data signal ( Dm) to the driving thin film transistor T1.

스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.The storage capacitor Cst is connected to the switching thin film transistor T2 and the driving voltage line PL, and corresponds to the difference between the voltage received from the switching thin film transistor T2 and the driving voltage ELVDD supplied to the driving voltage line PL. store the voltage

구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.The driving thin film transistor T1 is connected to the driving voltage line PL and the storage capacitor Cst, and a driving current flowing from the driving voltage line PL to the organic light emitting diode OLED in response to the voltage value stored in the storage capacitor Cst. can control The organic light emitting diode (OLED) may emit light having a predetermined luminance by a driving current.

도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다.In FIG. 3 , a case in which the pixel circuit PC includes two thin film transistors and one storage capacitor has been described, but the present invention is not limited thereto. For example, the pixel circuit PC may include three or more thin film transistors and/or two or more storage capacitors. In an embodiment, the pixel circuit PC may include seven thin film transistors and one storage capacitor.

도 4는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다.4 is a cross-sectional view schematically illustrating a display device according to an embodiment of the present invention.

도 4를 참조하면, 디스플레이 장치(1, 도 1 참조)는 표시영역(DA)에 대응하는 기판(100) 상에 배치되는 박막트랜지스터(TFT) 및 주변영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함한다. 박막트랜지스터(TFT) 상에 배치되며 패드부(PAD)를 노출시키는 절연층으로서 평탄화층(117)을 포함하고, 평탄화층(117)은 제1 부분(117a) 및 제1 부분(117a)으로부터 일 측으로 연장된 제2 부분(117b)를 포함한다. 이 때, 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(step, ST)를 가질 수 있다.Referring to FIG. 4 , the display device 1 (see FIG. 1 ) includes a thin film transistor TFT disposed on the substrate 100 corresponding to the display area DA and the substrate 100 corresponding to the peripheral area PA. and a pad part PAD disposed thereon. It is disposed on the thin film transistor TFT and includes a planarization layer 117 as an insulating layer exposing the pad part PAD, and the planarization layer 117 is formed from the first part 117a and the first part 117a. and a second portion 117b extending laterally. In this case, the top surface of the planarization layer 117 may have a step ST between the first part 117a and the second part 117b.

이하, 도 4를 참조하여 디스플레이 장치(1)에 포함된 구성을 적층 구조에 따라 보다 구체적으로 설명한다.Hereinafter, a configuration included in the display device 1 will be described in more detail according to a stacked structure with reference to FIG. 4 .

기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.The substrate 100 may include a glass material, a ceramic material, a metal material, or a material having flexible or bendable properties. When the substrate 100 has a flexible or bendable characteristic, the substrate 100 may include polyethersulfone, polyacrylate, polyetherimide, polyethylene naphthalate, or polyethylene. Polymer resins such as polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate or cellulose acetate propionate may include

기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.The substrate 100 may have a single-layer or multi-layer structure of the above material, and may further include an inorganic layer in the case of a multi-layer structure. In some embodiments, the substrate 100 may have an organic/inorganic/organic structure.

버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.The buffer layer 111 may reduce or block penetration of foreign substances, moisture, or external air from the lower portion of the substrate 100 , and may provide a flat surface on the substrate 100 . The buffer layer 111 may include an inorganic material such as an oxide or a nitride, an organic material, or an organic/inorganic composite, and may have a single-layer or multi-layer structure of an inorganic material and an organic material.

기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층(A)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.A barrier layer (not shown) may be further included between the substrate 100 and the buffer layer 111 . The barrier layer may serve to prevent or minimize the penetration of impurities from the substrate 100 or the like into the semiconductor layer (A). The barrier layer may include an inorganic material such as an oxide or nitride, an organic material, or an organic/inorganic composite, and may have a single-layer or multi-layer structure of an inorganic material and an organic material.

버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 산화물 반도체 물질을 포함할 수 있다. 반도체층(A)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.A semiconductor layer A may be disposed on the buffer layer 111 . The semiconductor layer (A) may include an oxide semiconductor material. The semiconductor layer (A) is, for example, indium (In), gallium (Ga), stanium (Sn), zirconium (Zr), vanadium (V), hafnium (Hf), cadmium (Cd), germanium (Ge), chromium It may include an oxide of at least one material selected from the group consisting of (Cr), titanium (Ti), aluminum (Al), cesium (Cs), cerium (Ce), and zinc (Zn).

일 예로, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.For example, the semiconductor layer A may be an ITZO (InSnZnO) semiconductor layer, an IGZO (InGaZnO) semiconductor layer, or the like. Oxide semiconductor has a wide band gap (about 3.1 eV), high carrier mobility, and low leakage current, so the voltage drop is not large even if the driving time is long. The advantage is that there is not much change.

반도체층(A)은 채널영역(C)과 채널영역(C)의 일 측 및 타 측에 각각 배치된 소스영역(S)과 드레인영역(D)을 포함할 수 있다. 반도체층(A)은 단층 또는 다층으로 구성될 수 있다.The semiconductor layer A may include a channel region C and a source region S and a drain region D disposed on one side and the other side of the channel region C, respectively. The semiconductor layer (A) may be composed of a single layer or multiple layers.

기판(100)과 버퍼층(111) 사이에는 도전층(BML)이 배치될 수 있다. 도전층(BML)은 반도체층(A)의 채널영역(C)에 중첩되도록 배치될 수 있다. 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 도전층(BML)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.A conductive layer BML may be disposed between the substrate 100 and the buffer layer 111 . The conductive layer BML may be disposed to overlap the channel region C of the semiconductor layer A. The conductive layer BML may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), and the like, and may be formed as a multi-layer or a single layer including the above material. have. For example, the conductive layer BML may have a multilayer structure of Ti/Al/Ti.

도전층(BML)은 산화물 반도체 물질을 포함하는 반도체층(A)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 반도체층(A)은 광에 취약한 특성을 갖기 때문에, 도전층(BML)은 기판(100) 측에서 입사되는 외부 광에 의해 반도체층(A)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 박막트랜지스터(TFT)의 소자 특성이 변화하는 것을 방지할 수 있다. 또한, 도전층(BML)은 드레인영역(D)에 연결될 수 있다. 도 4에서는 도전층(BML)이 드레인영역(D)에 연결되는 것으로 도시하고 있으나, 도전층(BML)은 소스영역(S)에 연결될 수도 있다.The conductive layer BML may be disposed to overlap the semiconductor layer A including an oxide semiconductor material. Since the semiconductor layer (A) including the oxide semiconductor material has a property that is vulnerable to light, the conductive layer (BML) causes a photocurrent in the semiconductor layer (A) by external light incident from the substrate 100 side to cause the oxide It is possible to prevent a change in device characteristics of a thin film transistor (TFT) including a semiconductor material. Also, the conductive layer BML may be connected to the drain region D. Although the conductive layer BML is illustrated as being connected to the drain region D in FIG. 4 , the conductive layer BML may be connected to the source region S.

반도체층(A) 상에는 게이트절연층(113)이 배치될 수 있다. 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.A gate insulating layer 113 may be disposed on the semiconductor layer (A). The gate insulating layer 113 is silicon oxide (SiO 2 ), silicon nitride (SiN x ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O) 5 ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO 2 ), and the like.

도 4에 도시된 것처럼, 게이트절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝될 수 있다. 즉, 게이트절연층(113)은 소스영역(S)과 드레인영역(D)을 노출시키도록 패터닝될 수 있다.As shown in FIG. 4 , the gate insulating layer 113 may be patterned to overlap a portion of the semiconductor layer (A). That is, the gate insulating layer 113 may be patterned to expose the source region S and the drain region D. Referring to FIG.

게이트절연층(113)과 반도체층(A)이 중첩되는 영역은 채널영역(C)으로 이해될 수 있다. 소스영역(S)과 드레인영역(D)은 플라즈마 처리 등에 의한 도체화 과정을 거치는데, 이때 반도체층(A)에서 게이트절연층(113)과 중첩된 부분(즉, 채널영역(C))은 플라즈마 처리에 노출되지 않아 소스영역(S)과 드레인영역(D)과는 다른 성질을 갖게 된다. 즉, 반도체층(A)에 플라즈마 처리 시 게이트절연층(113) 상부에 위치하는 게이트전극(G)을 셀프 얼라인(self align) 마스크로 사용함으로써, 게이트절연층(113)과 중첩하는 위치에 플라즈마 처리되지 않는 채널영역(C)이 형성되고, 채널영역(C)의 양측에는 각각 플라즈마 처리된 소스영역(S)과 드레인영역(D)이 형성될 수 있다.A region where the gate insulating layer 113 and the semiconductor layer A overlap may be understood as a channel region C. Referring to FIG. The source region (S) and the drain region (D) undergo a conductive process by plasma treatment, etc. At this time, the portion overlapping the gate insulating layer 113 in the semiconductor layer (A) (that is, the channel region (C)) is Since it is not exposed to plasma treatment, it has properties different from those of the source region S and the drain region D. That is, when the semiconductor layer (A) is plasma-treated, the gate electrode (G) positioned on the gate insulating layer (113) is used as a self-aligning mask, so that the semiconductor layer (A) overlaps the gate insulating layer (113). A channel region C that is not plasma-treated may be formed, and a plasma-treated source region S and a drain region D may be formed on both sides of the channel region C, respectively.

다른 실시예로, 게이트절연층(113)은 반도체층(A)의 일부와 중첩되도록 패터닝되지 않고, 반도체층(A)을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.In another embodiment, the gate insulating layer 113 may not be patterned to overlap a portion of the semiconductor layer A, but may be disposed on the entire surface of the substrate 100 to cover the semiconductor layer A.

게이트절연층(113) 상에는 반도체층(A)과 적어도 일부 중첩되도록 게이트전극(G)이 배치될 수 있다. 또한, 게이트절연층(113) 상에는 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE)이 배치될 수 있다. 게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.The gate electrode G may be disposed on the gate insulating layer 113 to at least partially overlap the semiconductor layer A. In addition, the first electrode CE1 of the storage capacitor Cst and the auxiliary pad electrode SPE may be disposed on the gate insulating layer 113 . The gate electrode G, the first electrode CE1 of the storage capacitor Cst, and the auxiliary pad electrode SPE are formed of aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), and magnesium (Mg). , gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W) , copper (Cu) may be formed as a single layer or multiple layers of one or more metals selected from the group consisting of .

일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 4에 도시한 바와 같이 박막트랜지스터(TFT)와 중첩되지 않고, 따로 존재할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩될 수 있다. 예컨대, 박막트랜지스터(TFT)의 게이트전극(G)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다.In one embodiment, the storage capacitor Cst is provided with the first electrode CE1 and the second electrode CE2 , does not overlap the thin film transistor TFT as shown in FIG. 4 , and may exist separately. . Alternatively, the storage capacitor Cst may overlap the thin film transistor TFT. For example, the gate electrode G of the thin film transistor TFT may function as the first electrode CE1 of the storage capacitor Cst.

반도체층(A), 게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE)을 덮도록 층간절연층(115)이 구비될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다.An interlayer insulating layer 115 may be provided to cover the semiconductor layer A, the gate electrode G, the first electrode CE1 of the storage capacitor Cst, and the auxiliary pad electrode SPE. The interlayer insulating layer 115 is silicon oxide (SiO 2 ), silicon nitride (SiN X ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O) 5 ), hafnium oxide (HfO 2 ) or zinc oxide (ZnO 2 ) and the like.

층간절연층(115) 상부에는 소스전극, 드레인전극, 데이터라인(미도시), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 등이 배치될 수 있다.A source electrode, a drain electrode, a data line (not shown), a second electrode CE2 of the storage capacitor Cst, a pad electrode PE, and the like may be disposed on the interlayer insulating layer 115 .

소스전극, 드레인전극, 데이터라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극, 드레인전극, 데이터라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 다른 예로, 소스전극, 드레인전극, 데이터라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 Ti/Cu의 다층 구조로 이루어질 수 있다.The source electrode, the drain electrode, the data line, and the second electrode CE2 and the pad electrode PE of the storage capacitor Cst include molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), etc. It may include a conductive material, and may be formed as a multi-layer or a single layer including the above material. For example, the source electrode, the drain electrode, the data line, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE may have a multilayer structure of Ti/Al/Ti. As another example, the source electrode, the drain electrode, the data line, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE may have a Ti/Cu multilayer structure.

소스전극 및 드레인전극은 콘택홀을 통해서 반도체층(A)의 소스영역(S) 또는 드레인영역(D)에 접속될 수 있다. 또한, 버퍼층(111) 및 층간절연층(115)에 형성된 콘택홀을 통해서 도전층(BML)과 반도체층(A)의 소스영역(S) 또는 드레인영역(D)은 연결될 수 있다.The source electrode and the drain electrode may be connected to the source region S or the drain region D of the semiconductor layer A through a contact hole. Also, the conductive layer BML and the source region S or the drain region D of the semiconductor layer A may be connected to each other through contact holes formed in the buffer layer 111 and the interlayer insulating layer 115 .

스토리지 커패시터(Cst)의 제2 전극(CE2)은 층간절연층(115)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 층간절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.The second electrode CE2 of the storage capacitor Cst overlaps the first electrode CE1 with the interlayer insulating layer 115 interposed therebetween to form a capacitance. In this case, the interlayer insulating layer 115 may function as a dielectric layer of the storage capacitor Cst.

패드 전극(PE)은 층간절연층(115)에 형성된 콘택홀을 통해서 보조 패드전극(SPE)에 접속될 수 있다. 도 4에서는 패드 전극(PE)과 보조 패드전극(SPE)을 연결하는 콘택홀을 3개로 도시하고 있으나, 그 이상 또는 그 이하일 수도 있다. 또한, 도 4에서는 보조 패드전극(SPE)을 도시하고 있으나, 보조 패드전극(SPE)은 생략될 수 있다.The pad electrode PE may be connected to the auxiliary pad electrode SPE through a contact hole formed in the interlayer insulating layer 115 . Although FIG. 4 shows three contact holes connecting the pad electrode PE and the auxiliary pad electrode SPE, the number may be larger or smaller. In addition, although the auxiliary pad electrode SPE is illustrated in FIG. 4 , the auxiliary pad electrode SPE may be omitted.

소스전극, 드레인전극 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 상에 전극 보호층(EPL)이 배치되고, 패드 전극(PE) 상에는 패드 보호층(PPL)이 배치될 수 있다.The electrode protection layer EPL may be disposed on the source electrode, the drain electrode, and the second electrode CE2 of the storage capacitor Cst, and the pad protection layer PPL may be disposed on the pad electrode PE.

전극 보호층(EPL) 및 패드 보호층(PPL)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.The electrode protective layer EPL and the pad protective layer PPL include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium oxide (In 2 ). O 3 It may include at least one selected from the group consisting of indium oxide), indium gallium oxide (IGO), and aluminum zinc oxide (AZO).

소스전극, 드레인전극, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 전극 보호층(EPL) 및 패드 보호층(PPL)과 함께 패터닝될 수 있다. 이를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 패터닝하기 위한 별도의 마스크가 필요하지 않으므로 마스크 수가 감소할 수 있다.The source electrode, the drain electrode, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE may be patterned together with the electrode protection layer EPL and the pad protection layer PPL. Accordingly, since a separate mask for patterning the electrode protective layer EPL and the pad protective layer PPL is not required, the number of masks may be reduced.

소스전극, 드레인전극, 데이터라인, 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 무기 보호층(PVX)으로 커버될 수 있다. 무기 보호층(PVX)은 무기 재료로 이루어진 무기 절연막일 수 있다. 무기 재료로는 폴리실록산, 실리콘 질화물, 실리콘 산화물, 실리콘산질화물 등이 이용될 수 있다. 또한, 무기 보호층(PVX)은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층(PVX)은 층간절연층(115) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.The source electrode, the drain electrode, the data line, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE may be covered with the inorganic protective layer PVX. The inorganic protective layer PVX may be an inorganic insulating layer made of an inorganic material. As the inorganic material, polysiloxane, silicon nitride, silicon oxide, silicon oxynitride, or the like may be used. In addition, the inorganic protective layer PVX may be a single layer or a multilayer layer of silicon nitride (SiN X ) and silicon oxide (SiO X ). The inorganic protective layer PVX may be introduced to cover and protect some wirings disposed on the interlayer insulating layer 115 .

소스전극, 드레인전극, 데이터라인 및 스토리지 커패시터(Cst)의 제2 전극(CE2)을 덮도록 평탄화층(117)이 배치되며, 평탄화층(117)은 박막트랜지스터(TFT)와 화소전극(210)을 연결하기 위한 콘택홀을 포함한다.A planarization layer 117 is disposed to cover the source electrode, the drain electrode, the data line, and the second electrode CE2 of the storage capacitor Cst, and the planarization layer 117 includes a thin film transistor TFT and a pixel electrode 210 . It includes a contact hole for connecting the .

평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.The planarization layer 117 may be formed as a single layer or a multi-layer film made of an organic material, and provides a flat top surface. The planarization layer 117 is a general purpose polymer such as Benzocyclobutene (BCB), polyimide, HMDSO (Hexamethyldisiloxane), Polymethylmethacrylate (PMMA), or Polystyrene (PS), a polymer derivative having a phenolic group, and an acrylic polymer , imide-based polymers, arylether-based polymers, amide-based polymers, fluorine-based polymers, p-xylene-based polymers, vinyl alcohol-based polymers, and blends thereof.

평탄화층(117)은 박막트랜지스터(TFT) 상에 배치된 제1 부분(117a)과 제1 부분(117a)으로부터 일 측으로 연장된 제2 부분(117b)을 포함할 수 있다. 이 때, 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 즉, 기판(100)으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)와 기판(100)으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)는 상이할 수 있다. 일 예로, 도 4에 도시된 것처럼, 기판(100)으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)는 기판(100)으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)보다 멀 수 있다.The planarization layer 117 may include a first portion 117a disposed on the thin film transistor TFT and a second portion 117b extending to one side from the first portion 117a. In this case, the top surface of the planarization layer 117 may have a step ST between the first part 117a and the second part 117b. That is, the vertical distance d1 from the substrate 100 to the top surface of the first part 117a and the vertical distance d2 from the substrate 100 to the top surface of the second part 117b may be different. For example, as shown in FIG. 4 , the vertical distance d1 from the substrate 100 to the top surface of the first part 117a is the vertical distance d2 from the substrate 100 to the top surface of the second part 117b. ) can be farther away.

평탄화층(117)은 패드부(PAD)를 노출하도록 배치될 수 있다. 즉, 평탄화층(117)은 주변영역(PA)에 배치되지 않으며, 패드부(PAD)와 중첩되지 않을 수 있다.The planarization layer 117 may be disposed to expose the pad portion PAD. That is, the planarization layer 117 may not be disposed in the peripheral area PA and may not overlap the pad portion PAD.

비교예로, 디스플레이 패널 외곽 영역에 평탄화층이 잔존하여 배치될 수 있다. 이러한 경우, 디스플레이 외곽부의 잔류된 평탄화층은 외부로부터의 투습 경로로 작용할 수 있으며, 발광소자 열화 등의 신뢰성 문제를 유발할 위험이 있다.As a comparative example, the planarization layer may remain in an outer region of the display panel to be disposed. In this case, the remaining planarization layer in the outer portion of the display may act as a moisture permeation path from the outside, and there is a risk of causing reliability problems such as deterioration of the light emitting device.

평탄화층(117) 상에는 발광소자(200)가 배치된다. 발광소자(200)는 화소전극(210), 유기발광층을 포함하는 중간층(220) 및 대향전극(230)을 포함한다.The light emitting device 200 is disposed on the planarization layer 117 . The light emitting device 200 includes a pixel electrode 210 , an intermediate layer 220 including an organic light emitting layer, and a counter electrode 230 .

화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 도 4에 도시된 것처럼, 화소전극(210)은 삼중막을 가질 수 있다. 일 예로, 화소전극(210)의 삼중막은 ITO/Ag/ITO로 구비될 수 있다.The pixel electrode 210 may be a (semi)transmissive electrode or a reflective electrode. In some embodiments, the pixel electrode 210 includes a reflective layer formed of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, and a compound thereof, and a transparent or translucent electrode layer formed on the reflective layer. can do. The transparent or translucent electrode layer includes indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 ; indium oxide), and indium gallium. At least one selected from the group consisting of indium gallium oxide (IGO) and aluminum zinc oxide (AZO) may be included. In some embodiments, as shown in FIG. 4 , the pixel electrode 210 may have a triple layer. For example, the triple layer of the pixel electrode 210 may be formed of ITO/Ag/ITO.

일 실시예에 있어서, 화소전극(210)은 평탄화층(117)의 제1 부분(117a)에만 중첩하도록 배치될 수 있다. 평탄화층(117)의 상면은 제1 부분(117a)과 제1 부분(117a)으로부터 연장된 제2 부분(117b) 사이의 단차(ST)를 가질 수 있음은 전술하였다. 도 4에 도시된 것처럼, 주변영역(PA) 측으로 연장된 제2 부분(117b)뿐만 아니라 표시영역(DA) 측으로 연장된 평탄화층(117)의 제2 부분(117b)과 제1 부분(117a) 사이에도 단차(ST)가 형성될 수 있다. 즉, 제1 부분(117a)은 평탄화층(117) 중 기판(100)으로부터 평탄화층(117)의 상면까지의 수직거리가 상대적으로 먼 부분에 해당하며, 이러한 제1 부분(117a)의 상부에 화소전극(210)이 배치될 수 있다.In an embodiment, the pixel electrode 210 may be disposed to overlap only the first portion 117a of the planarization layer 117 . It has been described above that the upper surface of the planarization layer 117 may have a step ST between the first portion 117a and the second portion 117b extending from the first portion 117a. As shown in FIG. 4 , the second part 117b and the first part 117a of the planarization layer 117 extended toward the display area DA as well as the second part 117b extending toward the peripheral area PA. A step ST may also be formed therebetween. That is, the first portion 117a corresponds to a portion of the planarization layer 117 in which the vertical distance from the substrate 100 to the upper surface of the planarization layer 117 is relatively long, and is located on the upper portion of the first portion 117a. A pixel electrode 210 may be disposed.

평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.A pixel defining layer 119 may be disposed on the planarization layer 117 . In addition, the pixel defining layer 119 prevents arcs from occurring at the edge of the pixel electrode 210 by increasing the distance between the edge of the pixel electrode 210 and the counter electrode 230 on the pixel electrode 210 . may play a role in preventing

화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.The pixel defining layer 119 is made of one or more organic insulating materials selected from the group consisting of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin, and may be formed by spin coating or the like.

중간층(220)은 화소정의막(119)에 의해 형성된 개구 내에 배치되며, 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.The intermediate layer 220 is disposed in the opening formed by the pixel defining layer 119 and may include an organic light emitting layer. The organic light emitting layer may include an organic material including a fluorescent or phosphorescent material emitting red, green, blue, or white light. The organic light emitting layer may be a low molecular weight organic material or a high molecular weight organic material, and below and above the organic light emitting layer, a hole transport layer (HTL), a hole injection layer (HIL), an electron transport layer (ETL; electron transport layer) and A functional layer such as an electron injection layer (EIL) may be optionally further disposed.

대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 발광소자(200)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.The counter electrode 230 may be a light-transmitting electrode or a reflective electrode. In some embodiments, the counter electrode 230 may be a transparent or translucent electrode, and is formed of a metal thin film having a small work function including Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, and compounds thereof. can be formed. In addition, a transparent conductive oxide (TCO) layer such as ITO, IZO, ZnO, or In 2 O 3 may be further disposed on the metal thin film. The counter electrode 230 is disposed over the display area DA, and may be disposed on the intermediate layer 220 and the pixel defining layer 119 . The counter electrode 230 may be integrally formed in the plurality of light emitting devices 200 to correspond to the plurality of pixel electrodes 210 .

이러한 유기발광소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 이러한 봉지층은 제1 무기봉지층, 유기봉지층 및 제2 무기봉지층을 포함할 수 있다.Since these organic light emitting devices may be easily damaged by moisture or oxygen from the outside, an encapsulation layer (not shown) may cover the organic light emitting devices to protect them. The encapsulation layer may include a first inorganic encapsulation layer, an organic encapsulation layer, and a second inorganic encapsulation layer.

도 5a 및 도 5b는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 단면도이다. 도 5a 및 도 5b에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.5A and 5B are cross-sectional views schematically illustrating a display device according to an embodiment of the present invention. In FIGS. 5A and 5B , the same reference numerals as those of FIG. 4 refer to the same members, and a redundant description thereof will be omitted.

도 5a를 참조하면, 디스플레이 장치(1)는 표시영역(DA)에 대응하는 기판(100) 상에 배치되는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst), 주변영역(PA)에 대응하는 기판(100) 상에 배치되는 패드부(PAD)를 포함한다.Referring to FIG. 5A , the display device 1 includes a thin film transistor TFT and a storage capacitor Cst disposed on a substrate 100 corresponding to the display area DA, and a substrate corresponding to the peripheral area PA. 100 ) and includes a pad part PAD disposed on it.

도 4와 다르게 도 5a에 도시된 것처럼, 패드 전극(PE) 상에 패드 연결전극(PCE)이 배치될 수 있다. 패드 연결전극(PCE)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 패드 연결전극(PCE)은 화소전극(210)의 적어도 일부와 동일 물질을 포함할 수 있다. 일 실시예에 있어서, 화소전극(210)은 삼중막을 가지며 패드 연결전극(PCE)은 단일막을 가질 수 있다. 일 예로, 화소전극(210)의 삼중막은 ITO/Ag/ITO로 구비될 수 있으며, 패드 연결전극(PCE)의 단일막은 ITO로 구비될 수 있다.Unlike FIG. 4 , as shown in FIG. 5A , the pad connection electrode PCE may be disposed on the pad electrode PE. The pad connection electrode PCE includes indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 ; indium oxide), At least one selected from the group consisting of indium gallium oxide (IGO) and aluminum zinc oxide (AZO) may be included. The pad connection electrode PCE may include the same material as at least a portion of the pixel electrode 210 . In an embodiment, the pixel electrode 210 may have a triple layer and the pad connection electrode PCE may have a single layer. For example, the triple layer of the pixel electrode 210 may be made of ITO/Ag/ITO, and the single layer of the pad connection electrode PCE may be made of ITO.

패드 연결전극(PCE)은 패드 전극(PE)과 적어도 일부 접촉할 수 있다. 무기 보호층(PVX)에는 패드 전극(PE)의 적어도 일부를 노출하는 콘택홀(CNT)이 형성되고, 패드 연결전극(PCE)의 일부는 상기 콘택홀(CNT) 내에서 패드 전극(PE)과 접촉될 수 있다. 일 실시예에 있어서, 도 5a에 도시된 것처럼, 일 방향을 따르는 패드 연결전극(PCE)의 너비(W2)는 콘택홀(CNT)에 의해 노출된 패드 전극(PE)의 너비(W1)보다 넓을 수 있다.The pad connection electrode PCE may at least partially contact the pad electrode PE. A contact hole CNT exposing at least a portion of the pad electrode PE is formed in the inorganic protective layer PVX, and a portion of the pad connection electrode PCE is formed with the pad electrode PE in the contact hole CNT. can be contacted. In one embodiment, as shown in FIG. 5A , the width W2 of the pad connection electrode PCE along one direction may be wider than the width W1 of the pad electrode PE exposed by the contact hole CNT. can

도 2에서 서술한 바와 같이 패드부(PAD)와 인쇄회로기판(PCB)의 단자부(PCB-P)는 전기적으로 연결될 수 있다. 이러한 경우, 패드부(PAD)와 단자부(PCB-P)의 접촉 너비가 콘택홀(CNT)에 의해 노출된 패드 전극(PE)의 너비(W1)에서 패드 연결전극(PCE)의 너비(W2)로 증가한다. 즉, 패드부(PAD)와 단자부(PCB-P)가 접촉될 수 있는 면적이 증가한다. 따라서, 패드부(PAD)와 단자부(PCB-P)의 접촉 불량이 감소할 수 있으며, 디스플레이 장치(1) 구동 시 불량 발생의 위험이 감소할 수 있다.As described in FIG. 2 , the pad part PAD and the terminal part PCB-P of the printed circuit board PCB may be electrically connected. In this case, the contact width between the pad part PAD and the terminal part PCB-P is the width W1 of the pad electrode PE exposed by the contact hole CNT to the width W2 of the pad connection electrode PCE. increases to That is, a contact area between the pad part PAD and the terminal part PCB-P increases. Accordingly, a contact defect between the pad part PAD and the terminal part PCB-P may be reduced, and the risk of occurrence of a defect when the display device 1 is driven may be reduced.

주변영역(PA)에 대응하는 무기 보호층(PVX) 상에 배치되고, 평탄화층(117)과 동일 물질을 포함하는 절연층(118)을 더 포함할 수 있다.The insulating layer 118 may further include an insulating layer 118 disposed on the inorganic protective layer PVX corresponding to the peripheral area PA and including the same material as the planarization layer 117 .

절연층(118)은 패드 전극(PE)과 패드 연결전극(PCE) 사이에 배치될 수 있으며, 패드 연결전극(PCE)과 적어도 일부 중첩할 수 있다. 패드 연결전극(PCE)과 중첩된 절연층(118)의 표면은 경사를 가질 수 있다. 기판(100)과 평행한 무기 보호층(PVX)의 표면과 절연층(118)의 표면은 일정한 각도를 가질 수 있다. 또한, 절연층(118)과 중첩된 패드 연결전극(PCE)의 표면도 절연층(118)을 따라 경사를 가질 수 있다.The insulating layer 118 may be disposed between the pad electrode PE and the pad connection electrode PCE, and may at least partially overlap the pad connection electrode PCE. The surface of the insulating layer 118 overlapping the pad connection electrode PCE may have a slope. The surface of the inorganic protective layer PVX parallel to the substrate 100 and the surface of the insulating layer 118 may have a predetermined angle. In addition, the surface of the pad connection electrode PCE overlapping the insulating layer 118 may also have an inclination along the insulating layer 118 .

도 5a에는 전극 보호층(EPL) 및 패드 보호층(PPL)이 생략되어 있으나, 도 4에서 서술한 바와 같이 도 5b를 참조하면, 패드부(PAD)는 패드 전극(PE)과 패드 연결전극(PCE) 사이에 배치되는 패드 보호층(PPL)을 더 포함할 수 있다. 또한, 소스전극, 드레인전극 및 스토리지 커패시터(Cst)의 제2 전극(CE2) 상에 전극 보호층(EPL)이 배치될 수 있다.Although the electrode protective layer EPL and the pad protective layer PPL are omitted in FIG. 5A , as described in FIG. 4 , referring to FIG. 5B , the pad part PAD includes the pad electrode PE and the pad connection electrode ( It may further include a pad protective layer (PPL) disposed between the PCE). Also, an electrode protection layer EPL may be disposed on the source electrode, the drain electrode, and the second electrode CE2 of the storage capacitor Cst.

지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.So far, only the display device has been mainly described, but the present invention is not limited thereto. For example, it will be said that a display device manufacturing method for manufacturing such a display device also falls within the scope of the present invention.

도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 4를 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 6a 내지 도 6g에 있어서, 도 4와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.6A to 6G are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention. Specifically, it is a cross-sectional view sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention based on FIG. 4 . In FIGS. 6A to 6G , the same reference numerals as those of FIG. 4 refer to the same members, and a redundant description thereof will be omitted.

도 6a를 참조하면, 먼저 기판(100) 상에 도전층(BML), 버퍼층(111), 반도체층(A), 게이트절연층(113), 게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 제2 전극(CE2), 보조 패드전극(SPE), 층간절연층(115), 전극층(E), 패드 전극(PE), 전극 보호층(EPL), 패드 보호층(PPL) 및 무기 보호층(PVX)을 순차적으로 형성한다.Referring to FIG. 6A , first, a conductive layer (BML), a buffer layer (111), a semiconductor layer (A), a gate insulating layer (113), a gate electrode (G), and a storage capacitor (Cst) are formed on a substrate 100 . First electrode CE1 and second electrode CE2, auxiliary pad electrode SPE, interlayer insulating layer 115, electrode layer E, pad electrode PE, electrode protective layer EPL, pad protective layer PPL ) and an inorganic protective layer (PVX) are sequentially formed.

도전층(BML)은 예비-도전층(미도시)을 패터닝하여 형성할 수 있다. 예비-도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.The conductive layer BML may be formed by patterning a pre-conductive layer (not shown). The pre-conductive layer may include a conductive material including molybdenum (Mo), aluminum (Al), copper (Cu), titanium (Ti), and the like, and may be formed as a multi-layer or a single layer including the above material. .

버퍼층(111)은 실리콘산화물(SiO2) 또는 질화실리콘(SiNX)으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition, CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있다.The buffer layer 111 may be made of silicon oxide (SiO 2 ) or silicon nitride (SiN X ), and may be formed by a deposition method such as Chemical Vapor Deposition (CVD) or sputtering.

버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 예비-반도체층(미도시)을 패터닝하여 형성할 수 있다. 예비-반도체층은 산화물 반도체로 형성될 수 있으며, 화학기상증착법으로 증착될 수 있다.A semiconductor layer A may be disposed on the buffer layer 111 . The semiconductor layer (A) may be formed by patterning a pre-semiconductor layer (not shown). The pre-semiconductor layer may be formed of an oxide semiconductor, and may be deposited by chemical vapor deposition.

반도체층(A) 상에 게이트절연층(113) 및 게이트전극(G)이 배치되며, 버퍼층(111) 상에 게이트절연층(113), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE)이 배치될 수 있다.The gate insulating layer 113 and the gate electrode G are disposed on the semiconductor layer A, the gate insulating layer 113 on the buffer layer 111, the first electrode CE1 of the storage capacitor Cst, and the auxiliary A pad electrode SPE may be disposed.

게이트절연층(113), 게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE)은 예비-게이트절연층(미도시) 및 예비-금속층(미도시)을 패터닝하여 형성할 수 있다.The gate insulating layer 113 , the gate electrode G, the first electrode CE1 of the storage capacitor Cst, and the auxiliary pad electrode SPE include a pre-gate insulating layer (not shown) and a pre-metal layer (not shown). It can be formed by patterning.

예비-게이트절연층은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등으로 구비될 수 있고, 화학기상증착법(Chemical Vapor Deposition: CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.The pre-gate insulating layer is silicon oxide (SiO 2 ), silicon nitride (SiN X ), silicon oxynitride (SiON), aluminum oxide (Al 2 O 3 ), titanium oxide (TiO 2 ), tantalum oxide (Ta 2 O 5 ) ), hafnium oxide (HfO 2 ), or zinc oxide (ZnO 2 ), etc., may be provided, and may be formed by a deposition method such as Chemical Vapor Deposition (CVD), sputtering, or the like. do not limit

예비-금속층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 구비될 수 있고, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.The pre-metal layer is aluminum (Al), platinum (Pt), palladium (Pd), silver (Ag), magnesium (Mg), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), chromium One or more metals selected from (Cr), lithium (Li), calcium (Ca), molybdenum (Mo), titanium (Ti), tungsten (W), and copper (Cu) may be provided in a single layer or in multiple layers, and a chemical vapor phase Vapor deposition, plasma enhanced CVD (PECVD), low pressure CVD (LPCVD), physical vapor deposition (PVD), sputtering, atomic layer deposition (ALD), etc. It can be formed by a deposition method of, but is not limited thereto.

예비-게이트절연층을 패터닝 시 플라즈마 처리를 하며 게이트전극(G)과 중첩되지 않고 노출된 반도체층(A)의 일부분은 플라즈마 처리에 의한 도체화 과정을 거치게 된다. 그 결과 플라즈마 처리 시 노출된 소스영역(S)과 드레인영역(D)은 도체화되며, 게이트전극(G)과 중첩된 채널영역(C)은 소스영역(S) 및 드레인영역(D)과는 다른 성질을 갖게 된다.When the pre-gate insulating layer is patterned, plasma treatment is performed, and a portion of the semiconductor layer (A) exposed without overlapping with the gate electrode (G) is subjected to a conductorization process by plasma treatment. As a result, the source region (S) and the drain region (D) exposed during plasma treatment become conductors, and the channel region (C) overlapping the gate electrode (G) is separated from the source region (S) and the drain region (D). have different properties.

게이트전극(G), 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 보조 패드전극(SPE) 상에 층간절연층(115)을 형성한다. 층간절연층(115)을 형성한 뒤, 층간절연층(115)을 관통하며 도전층(BML), 반도체층(A) 및 보조 패드전극(SPE)의 일부를 각각 노출하는 콘택홀들을 형성한다.An interlayer insulating layer 115 is formed on the gate electrode G, the first electrode CE1 of the storage capacitor Cst, and the auxiliary pad electrode SPE. After the interlayer insulating layer 115 is formed, contact holes passing through the interlayer insulating layer 115 and exposing portions of the conductive layer BML, the semiconductor layer A, and the auxiliary pad electrode SPE, respectively are formed.

층간절연층(115) 상에 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)을 형성한다. 또한, 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 상에 전극 보호층(EPL) 및 패드 보호층(PPL)을 형성한다. 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2), 패드 전극(PE), 전극 보호층(EPL) 및 패드 보호층(PPL)은 층간절연층(115) 상면 전체에 예비-전극층(미도시) 및 예비-보호층(미도시)을 순차적으로 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 즉, 전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE)은 전극 보호층(EPL) 및 패드 보호층(PPL)과 함께 패터닝될 수 있다. 이를 통해 전극 보호층(EPL) 및 패드 보호층(PPL)을 패터닝하기 위한 별도의 마스크가 필요하지 않으므로 마스크 수가 감소할 수 있다.An electrode layer E, a second electrode CE2 of the storage capacitor Cst, and a pad electrode PE are formed on the interlayer insulating layer 115 . In addition, an electrode protection layer EPL and a pad protection layer PPL are formed on the electrode layer E, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE. The electrode layer E, the second electrode CE2 of the storage capacitor Cst, the pad electrode PE, the electrode protective layer EPL, and the pad protective layer PPL are pre-electrode layers on the entire upper surface of the interlayer insulating layer 115 . (not shown) and a pre-protection layer (not shown) are sequentially deposited, and may be formed through a mask process and an etching process. That is, the electrode layer E, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE may be patterned together with the electrode protection layer EPL and the pad protection layer PPL. Accordingly, since a separate mask for patterning the electrode protective layer EPL and the pad protective layer PPL is not required, the number of masks may be reduced.

전극층(E), 스토리지 커패시터(Cst)의 제2 전극(CE2) 및 패드 전극(PE) 상에 무기 보호층(PVX)을 형성한다. 무기 보호층(PVX)은 무기 재료로 이루어진 무기 절연막일 수 있으며, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.An inorganic protective layer PVX is formed on the electrode layer E, the second electrode CE2 of the storage capacitor Cst, and the pad electrode PE. The inorganic protective layer (PVX) may be an inorganic insulating film made of an inorganic material, and may include chemical vapor deposition, plasma enhanced CVD (PECVD), low pressure CVD (LPCVD), physical vapor deposition, PVD), sputtering, atomic layer deposition (ALD), etc. may be formed by a deposition method, but is not limited thereto.

도 6b를 참조하면, 무기 보호층(PVX) 상에 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 평탄화층(117)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.Referring to FIG. 6B , a planarization layer 117 may be disposed on the inorganic protective layer PVX. The planarization layer 117 may be formed as a single layer or a multilayer film made of an organic material or an inorganic material. After forming the planarization layer 117 , chemical mechanical polishing may be performed to provide a flat top surface.

평탄화층(117)은 포지티브(Positive)형 포토레지스트를 포함할 수 있으며, 평탄화층(117)은 포지티브형 포토레지스트액(미도시)을 무기 보호층(PVX) 상에 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포함으로써 형성될 수 있다. 평탄화층(117)이 무기 보호층(PVX)의 상면에 도포하기 이전에 평탄화층(117)이 도포될 무기 보호층(PVX)의 상면을 연마(polishing)하는 공정을 추가적으로 실시할 수 있다.The planarization layer 117 may include a positive photoresist, and the planarization layer 117 may be formed by spin-coating a positive photoresist solution (not shown) on the inorganic protective layer PVX. , can be formed by applying various methods such as spraying or immersion. A process of polishing the upper surface of the inorganic protective layer PVX to which the planarization layer 117 is to be applied may be additionally performed before the planarization layer 117 is applied to the upper surface of the inorganic protective layer PVX.

평탄화층(117) 상에 제1 마스크(M1)를 배치할 수 있다. 제1 마스크(M1)는 영역별로 평탄화층(117)에 가해지는 노광량을 조절할 수 있다. 예를 들면, 제1 마스크(M1)의 제4 영역(AR4)은 제1 마스크(M1)의 제2 영역(AR2) 및 제5 영역(AR5)보다 평탄화층(117)에 가해지는 노광(light exposure)량을 작게 조절할 수 있다. 또한, 제1 마스크(M1)의 제6 영역(AR6)은 제1 마스크(M1)의 제2 영역(AR2) 및 제5 영역(AR5)보다 평탄화층(117)에 가해지는 노광량을 작게 조절할 수 있다. 일 예로, 제1 마스크(M1)는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다. 일부 실시예에서, 제1 마스크(M1)의 제1 영역(AR1) 및 제3 영역(AR3)은 평탄화층(117)에 노광이 되지 않도록 차폐할 수 있다.A first mask M1 may be disposed on the planarization layer 117 . The first mask M1 may control the amount of exposure applied to the planarization layer 117 for each area. For example, the fourth area AR4 of the first mask M1 is exposed to light applied to the planarization layer 117 rather than the second area AR2 and the fifth area AR5 of the first mask M1 . exposure) can be adjusted small. In addition, in the sixth area AR6 of the first mask M1 , the exposure amount applied to the planarization layer 117 may be adjusted to be smaller than that of the second area AR2 and the fifth area AR5 of the first mask M1 . have. For example, the first mask M1 may be a half-tone mask or a slit mask. In some embodiments, the first area AR1 and the third area AR3 of the first mask M1 may be shielded from exposure to the planarization layer 117 .

제1 마스크(M1)를 통해 영역별로 상이한 노광량으로 평탄화층(117)을 노광할 수 있으며, 현상 공정(developing)을 통해 평탄화층(117)의 일부를 제거할 수 있다. 노광량에 따라 제거되는 평탄화층(117)의 양이 상이하므로 영역별로 상이한 두께를 가진 평탄화층(117)을 한 번에 형성할 수 있다. 즉, 도 6c에 도시된 것처럼, 표시영역(DA)에 대응하는 평탄화층(117)의 두께는 주변영역(PA)에 대응하는 평탄화층(117)의 두께보다 두꺼울 수 있다. 그 다음, 평탄화층(117)의 경화 건조 공정을 통해 무기 보호층(PVX)과의 접착도를 증가시킬 수 있다. 이 때, 경화 건조 공정은 열처리 공정을 포함할 수 있다.The planarization layer 117 may be exposed at a different exposure amount for each region through the first mask M1 , and a part of the planarization layer 117 may be removed through a developing process. Since the amount of the planarization layer 117 removed according to the exposure amount is different, the planarization layer 117 having a different thickness for each area may be formed at once. That is, as shown in FIG. 6C , the thickness of the planarization layer 117 corresponding to the display area DA may be greater than the thickness of the planarization layer 117 corresponding to the peripheral area PA. Then, the degree of adhesion to the inorganic protective layer PVX may be increased through a curing and drying process of the planarization layer 117 . In this case, the curing and drying process may include a heat treatment process.

도 6b에서는 평탄화층(117)이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 평탄화층(117)은 네거티브(negative)형 포토레지스트를 포함할 수도 있다. 이러한 경우, 평탄화층(117)이 포지티브형 포토레지스트를 포함할 때와 반대로 평탄화층(117)에 가해지는 노광량이 많을수록 현상 공정 후 잔존하는 평탄화층(117)의 두께가 두껍게 된다.In FIG. 6B , the planarization layer 117 includes a positive photoresist as an example, but the planarization layer 117 may include a negative photoresist. In this case, as opposed to when the planarization layer 117 includes a positive photoresist, the greater the exposure amount applied to the planarization layer 117, the thicker the planarization layer 117 remaining after the development process.

도 6c 및 도 6d를 참조하면, 패턴화된 평탄화층(117)을 이용하여 무기 보호층(PVX)에 전극층(E)을 일부 노출하는 제1 콘택홀(CNT1) 및 패드 전극(PE)을 일부 노출하는 제2 콘택홀(CNT2)을 형성한다. 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)은 무기 보호층(PVX)을 일부 식각하는 식각 공정을 통해 형성된다. 일 예로, 무기 보호층(PVX)을 일부 식각하는 식각 공정은 건식 식각(dry etch)일 수 있다. 도 6d에 도시하지는 않았지만 평탄화층(117)의 일부도 함께 제거되어 전반적으로 평탄화층(117)의 두께가 감소할 수도 있다.6C and 6D , the first contact hole CNT1 and the pad electrode PE partially exposing the electrode layer E to the inorganic protective layer PVX are partially formed using the patterned planarization layer 117 . The exposed second contact hole CNT2 is formed. The first contact hole CNT1 and the second contact hole CNT2 are formed through an etching process of partially etching the inorganic protective layer PVX. For example, the etching process for partially etching the inorganic passivation layer (PVX) may be dry etching. Although not shown in FIG. 6D , a portion of the planarization layer 117 may also be removed to reduce the overall thickness of the planarization layer 117 .

도 6e를 참조하면, 평탄화층(117) 상부에 화소전극(210)을 형성한다. 화소전극(210)은 예비-화소전극층(210', 도 7b 참조)을 패터닝하여 형성할 수 있다. 평탄화층(117) 상면 전체에 예비-화소전극층(210')을 증착하며, 예비-화소전극층(210') 상에 포토레지스트패턴(PR)을 형성한 후, 포토레지스트패턴(PR)을 이용하여 예비-화소전극층(210')을 식각할 수 있다. 즉, 화소전극(210)은 예비-화소전극층(210')을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.Referring to FIG. 6E , the pixel electrode 210 is formed on the planarization layer 117 . The pixel electrode 210 may be formed by patterning the pre-pixel electrode layer 210 ′ (refer to FIG. 7B ). A pre-pixel electrode layer 210' is deposited on the entire top surface of the planarization layer 117, a photoresist pattern PR is formed on the pre-pixel electrode layer 210', and then the photoresist pattern PR is used to The pre-pixel electrode layer 210 ′ may be etched. That is, the pixel electrode 210 may be formed by depositing the pre-pixel electrode layer 210 ′ and performing a mask process and an etching process. For example, the etching process may be wet etching.

평탄화층(117)에는 전극층(E)을 일부 노출하는 제3 콘택홀(CNT3)이 형성된 바, 화소전극(210)은 제1 콘택홀(CNT1) 및 제3 콘택홀(CNT3)을 통해 박막트랜지스터(TFT)와 연결될 수 있다.A third contact hole CNT3 exposing a portion of the electrode layer E is formed in the planarization layer 117 , and the pixel electrode 210 is a thin film transistor through the first contact hole CNT1 and the third contact hole CNT3 . (TFT) can be connected.

화소전극(210)을 형성한 후, 포토레지스트패턴(PR)을 제거하지 않고, 포토레지스트패턴(PR)을 이용하여 주변영역(PA)의 평탄화층(117)을 제거하기 위한 식각 공정을 진행할 수 있다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.After the pixel electrode 210 is formed, an etching process for removing the planarization layer 117 of the peripheral area PA may be performed using the photoresist pattern PR without removing the photoresist pattern PR. have. For example, the etching process may be dry etching.

도 6f를 참조하면, 평탄화층(117)의 제1 부분(117a)은 식각 공정 시 포토레지스트패턴(PR)에 의해 보호된 부분에 해당하고, 평탄화층(117)의 제2 부분(117b)은 식각 공정 시 포토레지스트패턴(PR)에 의해 보호되지 못한 부분에 해당함을 알 수 있다. 포토레지스트패턴(PR)에 의해 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 즉, 기판(100)으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)는 기판(100)으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)보다 멀 수 있다. 또한, 식각 공정에 의해 포토레지스트패턴(PR)의 일부가 식각되어 포토레지스트패턴(PR)의 두께(t)도 얇아질 수 있다.Referring to FIG. 6F , the first portion 117a of the planarization layer 117 corresponds to a portion protected by the photoresist pattern PR during the etching process, and the second portion 117b of the planarization layer 117 is It can be seen that the etching process corresponds to a portion not protected by the photoresist pattern PR. Due to the photoresist pattern PR, the top surface of the planarization layer 117 may have a step ST between the first portion 117a and the second portion 117b. That is, the vertical distance d1 from the substrate 100 to the top surface of the first part 117a may be greater than the vertical distance d2 from the substrate 100 to the top surface of the second part 117b. In addition, a portion of the photoresist pattern PR may be etched by the etching process to reduce the thickness t of the photoresist pattern PR.

한편, 도 6e에 도시된 바와 같이 화소전극(210)은 포토레지스트패턴(PR)을 식각 마스크로 이용하여 형성되고, 도 6f에 도시된 바와 같이 평탄화층(117)의 제1 부분(117a)도 포토레지스트패턴(PR)을 식각 마스크로 이용하여 형성되므로, 화소전극(210)의 평면 형상과 제1 부분(117a)의 평면 형상은 모두 포토레지스트패턴(PR)의 평면 형상과 실질적으로 대응된다. 또한, 도 6f에 도시된 바와 같이, 화소전극(210)의 에지와 제1 부분(117a)의 측벽 역시 서로 대응된다.Meanwhile, as shown in FIG. 6E , the pixel electrode 210 is formed using the photoresist pattern PR as an etch mask, and as shown in FIG. 6F , the first portion 117a of the planarization layer 117 is also shown. Since the photoresist pattern PR is used as an etch mask, both the planar shape of the pixel electrode 210 and the planar shape of the first portion 117a substantially correspond to the planar shape of the photoresist pattern PR. Also, as shown in FIG. 6F , the edge of the pixel electrode 210 and the sidewall of the first portion 117a also correspond to each other.

비교예로, 화소전극 형성하기 전 주변영역의 평탄화층을 제거하기 위한 식각 공정을 진행할 수 있다. 평탄화층의 표면에 이물질이 존재하는 경우, 식각 공정시 이물질이 존재한 부분과 존재하지 않은 부분 사이에 단차가 형성될 수 있다. 단차가 형성된 평탄화층의 표면에 발광소자가 배치되면 화소전극과 대향전극 간 단선(short)을 유발하여 디스플레이 패널에 암점(dark spot)이 발생할 수 있다. 또한, 식각 공정 시 평탄화층의 표면이 보호되지 않으므로 평탄화층의 표면 거칠기가 증가할 수 있다. 거칠기가 증가된 평탄화층의 표면에 화소전극이 배치되면, 외부 광에 의한 반사도 저하가 발생할 수 있으며, 발광 효율이 감소할 수 있다.As a comparative example, an etching process for removing the planarization layer in the peripheral area before forming the pixel electrode may be performed. When a foreign material is present on the surface of the planarization layer, a step may be formed between a portion in which the foreign material is present and a portion in which the foreign material is not present during the etching process. If the light emitting device is disposed on the surface of the planarization layer having the step, a short circuit may be caused between the pixel electrode and the counter electrode, and thus a dark spot may be generated on the display panel. In addition, since the surface of the planarization layer is not protected during the etching process, the surface roughness of the planarization layer may increase. When the pixel electrode is disposed on the surface of the planarization layer having increased roughness, reflectivity may be reduced due to external light, and luminous efficiency may be reduced.

다만, 본 발명의 일 실시예와 같이 화소전극(210)을 형성한 후 포토레지스트패턴(PR)을 제거하지 않고, 주변영역(PA)의 평탄화층(117)을 제거하기 위한 식각 공정을 진행할 수 있다. 이러한 경우, 포토레지스트패턴(PR)에 의해 화소전극(210)이 배치된 평탄화층(117)의 표면이 보호될 수 있다. 따라서, 평탄화층(117)의 표면 이물질에 의한 단차가 형성되지 않으며, 평탄화층(117)의 표면 거칠기가 증가하지도 않는다. 즉, 디스플레이 패널에 암점이 발생하지 않으며, 외부 광에 의한 반사도 저하가 발생하지 않아 발광 효율이 감소하지 않는다. 또한, 식각 공정에 의해 주변영역(PA)에 잔존하는 평탄화층(117)이 없으므로 외부로부터의 투습 경로가 차단되어 발광소자 열화 등의 신뢰성 문제를 유발할 위험이 감소한다.However, after forming the pixel electrode 210 as in the embodiment of the present invention, the etching process for removing the planarization layer 117 of the peripheral area PA may be performed without removing the photoresist pattern PR. have. In this case, the surface of the planarization layer 117 on which the pixel electrode 210 is disposed may be protected by the photoresist pattern PR. Accordingly, no step is formed due to foreign substances on the surface of the planarization layer 117 , and the surface roughness of the planarization layer 117 does not increase. That is, dark spots do not occur on the display panel, and reflectivity due to external light does not decrease, so that luminous efficiency does not decrease. In addition, since there is no planarization layer 117 remaining in the peripheral area PA by the etching process, the moisture permeation path from the outside is blocked, thereby reducing the risk of causing reliability problems such as deterioration of the light emitting device.

도 6g를 참조하면, 포토레지스트패턴(PR)을 제거한 다음 평탄화층(117) 상면 전체에 화소전극(210)의 가장자리를 덮으며 중앙부를 노출하는 개구를 구비한 화소정의막(119)을 형성한다. 화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.Referring to FIG. 6G , after removing the photoresist pattern PR, a pixel defining layer 119 is formed on the entire upper surface of the planarization layer 117 to cover the edge of the pixel electrode 210 and have an opening exposing the central portion. . The pixel defining layer 119 is made of one or more organic insulating materials selected from the group consisting of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin, and may be formed by spin coating or the like.

화소전극(210) 상에 즉, 화소정의막(119)의 개구 내부에 중간층(220)을 형성한다. 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(220)은 진공증착의 방법, 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.The intermediate layer 220 is formed on the pixel electrode 210 , that is, inside the opening of the pixel defining layer 119 . The intermediate layer 220 may include a low-molecular or high-molecular material. The intermediate layer 220 may be formed by vacuum deposition, screen printing or inkjet printing, laser induced thermal imaging (LITI), or the like.

발광소자(200)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.The intermediate layer 220 of the light emitting device 200 may include an organic light emitting layer. The organic light emitting layer may include an organic material including a fluorescent or phosphorescent material emitting red, green, blue, or white light. The organic light emitting layer may be a low molecular weight organic material or a high molecular weight organic material, and below and above the organic light emitting layer, a hole transport layer (HTL), a hole injection layer (HIL), an electron transport layer (ETL; electron transport layer) and A functional layer such as an electron injection layer (EIL) may be optionally further disposed. The intermediate layer 220 may be disposed to correspond to each of the plurality of pixel electrodes 210 . However, the present invention is not limited thereto. Various modifications are possible for the intermediate layer 220 to include a layer that is integrated across the plurality of pixel electrodes 210 .

그 다음, 복수의 발광소자(200)에 대응하도록 대향전극(230)을 형성한다. 대향전극(230)은 오픈 마스크를 통해서 기판(100)의 표시영역(DA)을 덮도록 형성될 수 있다. 대향전극(230)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.Next, the counter electrode 230 is formed to correspond to the plurality of light emitting devices 200 . The counter electrode 230 may be formed to cover the display area DA of the substrate 100 through an open mask. The counter electrode 230 may be formed by chemical vapor deposition, plasma enhanced CVD (PECVD), low pressure CVD (LPCVD), physical vapor deposition (PVD), sputtering, or atomic layer deposition. It may be formed by a deposition method such as (atomic layer deposition, ALD).

도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 5a를 기초로 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 7a 내지 도 7g에 있어서, 도 6a 내지 도 6g와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복 설명은 생략한다.7A to 7G are cross-sectional views sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention. Specifically, it is a cross-sectional view sequentially illustrating a method of manufacturing a display device according to an embodiment of the present invention based on FIG. 5A . In FIGS. 7A to 7G , the same reference numerals as those of FIGS. 6A to 6G refer to the same members, and a redundant description thereof will be omitted.

도 7a를 참조하면, 도 6b에서 서술한 바와 같이 제1 마스크(M1)를 통해 영역별로 상이한 노광량으로 평탄화층(117)을 노광할 수 있으며, 현상 공정을 통해 평탄화층(117)의 일부를 제거할 수 있다. 노광량에 따라 제거되는 평탄화층(117)의 양이 상이하므로 영역별로 상이한 두께를 가진 평탄화층(117)을 한 번에 형성할 수 있다. 즉, 평탄화층(117)을 패턴화할 수 있다. 패턴화된 평탄화층(117)을 이용하여 무기 보호층(PVX)에 전극층(E)을 일부 노출하는 제1 콘택홀(CNT1) 및 패드 전극(PE)을 일부 노출하는 제2 콘택홀(CNT2)을 형성할 수 있다.Referring to FIG. 7A , as described in FIG. 6B , the planarization layer 117 may be exposed at a different exposure amount for each area through the first mask M1 , and a part of the planarization layer 117 is removed through a developing process. can do. Since the amount of the planarization layer 117 removed according to the exposure amount is different, the planarization layer 117 having a different thickness for each area may be formed at once. That is, the planarization layer 117 may be patterned. The first contact hole CNT1 partially exposing the electrode layer E to the inorganic protective layer PVX using the patterned planarization layer 117 and the second contact hole CNT2 partially exposing the pad electrode PE. can form.

도 7b를 참조하면, 평탄화층(117) 상에 예비-화소전극층(210') 및 포토레지스트층(PR')을 순차적으로 형성한다.Referring to FIG. 7B , a pre-pixel electrode layer 210 ′ and a photoresist layer PR′ are sequentially formed on the planarization layer 117 .

포토레지스트층(PR')은 포지티브(Positive)형 포토레지스트를 포함할 수 있으며, 포토레지스트층(PR')은 포지티브형 포토레지스트액(미도시)을 예비-화소전극층(210') 상에 스핀 코팅(Spin-coating), 스프레이 또는 담금 등의 다양한 방법으로 도포함으로써 형성될 수 있다.The photoresist layer PR′ may include a positive type photoresist, and the photoresist layer PR′ spins a positive type photoresist solution (not shown) on the pre-pixel electrode layer 210′. It may be formed by applying various methods such as spin-coating, spraying, or dipping.

포토레지스트층(PR') 상에 제2 마스크(M2)를 배치할 수 있다. 제2 마스크(M2)는 영역별로 포토레지스트층(PR')에 가해지는 노광량을 조절할 수 있다. 예를 들면, 제2 마스크(M2)의 제4 영역(AR4)은 제2 마스크(M2)의 제1 영역(AR1), 제3 영역(AR3) 및 제5 영역(AR5)보다 포토레지스트층(PR')에 가해지는 노광량을 작게 조절할 수 있다. 일 예로, 제2 마스크(M2)는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)일 수 있다. 일부 실시예에서, 제2 마스크(M2)의 제2 영역(AR2)은 포토레지스트층(PR')에 노광이 되지 않도록 차폐할 수 있다.A second mask M2 may be disposed on the photoresist layer PR′. The second mask M2 may control the amount of exposure applied to the photoresist layer PR′ for each region. For example, the fourth region AR4 of the second mask M2 has a photoresist layer ( more than the first region AR1 , the third region AR3 , and the fifth region AR5 ) of the second mask M2 . The amount of exposure applied to PR') can be adjusted to be small. For example, the second mask M2 may be a half-tone mask or a slit mask. In some embodiments, the second area AR2 of the second mask M2 may be shielded from exposure to the photoresist layer PR′.

제2 마스크(M2)를 통해 영역별로 상이한 노광량으로 포토레지스트층(PR')을 노광할 수 있으며, 현상 공정을 통해 포토레지스트층(PR')의 일부를 제거할 수 있다. 노광량에 따라 제거되는 포토레지스트층(PR')의 양이 상이하므로 영역별로 상이한 두께를 가진 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 한 번에 형성할 수 있다. 즉, 도 7c에 도시된 것처럼, 표시영역(DA)에 대응하는 제1 포토레지스트패턴(PR1)의 두께(t1)는 주변영역(PA)에 대응하는 제2 포토레지스트패턴(PR2)의 두께(t2)보다 두꺼울 수 있다.The photoresist layer PR′ may be exposed at a different exposure amount for each region through the second mask M2 , and a portion of the photoresist layer PR′ may be removed through a developing process. Since the amount of the photoresist layer PR′ removed according to the exposure amount is different, the first photoresist pattern PR1 and the second photoresist pattern PR2 having different thicknesses for each area may be formed at once. That is, as shown in FIG. 7C , the thickness t1 of the first photoresist pattern PR1 corresponding to the display area DA is equal to the thickness (t1) of the second photoresist pattern PR2 corresponding to the peripheral area PA. t2) may be thicker.

도 7b에서는 포토레지스트층(PR')이 포지티브형 포토레지스트를 포함하는 것을 예로 들었으나, 포토레지스트층(PR')은 네거티브형 포토레지스트를 포함할 수도 있다. 이러한 경우, 포토레지스트층(PR')이 포지티브형 포토레지스트를 포함할 때와 반대로 포토레지스트층(PR')에 가해지는 노광량이 많을수록 현상 공정 후 잔존하는 포토레지스트층(PR')의 두께가 두껍게 된다.In FIG. 7B , the photoresist layer PR′ includes a positive photoresist as an example, but the photoresist layer PR′ may include a negative photoresist. In this case, as opposed to when the photoresist layer PR′ includes a positive photoresist, the greater the exposure amount applied to the photoresist layer PR′, the thicker the photoresist layer PR′ remaining after the development process becomes. do.

도 7c 및 도 7d를 참조하면, 평탄화층(117) 상부에 화소전극(210) 및 패드 연결전극(PCE)을 형성한다. 화소전극(210) 및 패드 연결전극(PCE)은 예비-화소전극층(210')을 패터닝하여 형성할 수 있다. 평탄화층(117) 상면 전체에 예비-화소전극층(210')을 증착하며, 예비-화소전극층(210') 상에 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 형성한다. 이 때, 제1 포토레지스트패턴(PR1)은 표시영역(DA)에 배치되고, 제2 포토레지스트패턴(PR2)은 주변영역(PA)에 배치된다.7C and 7D , the pixel electrode 210 and the pad connection electrode PCE are formed on the planarization layer 117 . The pixel electrode 210 and the pad connection electrode PCE may be formed by patterning the pre-pixel electrode layer 210 ′. A pre-pixel electrode layer 210 ′ is deposited on the entire top surface of the planarization layer 117 , and a first photoresist pattern PR1 and a second photoresist pattern PR2 are formed on the pre-pixel electrode layer 210 ′. . In this case, the first photoresist pattern PR1 is disposed in the display area DA, and the second photoresist pattern PR2 is disposed in the peripheral area PA.

그 다음, 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 이용하여 예비-화소전극층(210')을 각각 식각하여 화소전극(210) 및 패드 연결전극(PCE)을 형성한다. 즉, 화소전극(210) 및 패드 연결전극(PCE)은 예비-화소전극층(210')을 증착하고, 마스크 공정, 식각 공정을 통해서 형성될 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.Next, the pre-pixel electrode layer 210 ′ is etched using the first photoresist pattern PR1 and the second photoresist pattern PR2 , respectively, to form the pixel electrode 210 and the pad connection electrode PCE. . That is, the pixel electrode 210 and the pad connection electrode PCE may be formed by depositing the pre-pixel electrode layer 210 ′ and performing a mask process and an etching process. For example, the etching process may be wet etching.

화소전극(210) 및 패드 연결전극(PCE)을 형성한 후, 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 제거하지 않고, 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 이용하여 주변영역(PA)의 평탄화층(117)을 제거하기 위한 식각 공정을 진행한다. 일 예로, 식각 공정은 건식 식각(dry etch)일 수 있다.After forming the pixel electrode 210 and the pad connection electrode PCE, the first photoresist pattern PR1 and the second photoresist pattern PR1 and the second photoresist pattern PR2 are not removed without removing the first photoresist pattern PR1 and the second photoresist pattern PR2. An etching process is performed to remove the planarization layer 117 in the peripheral area PA using the photoresist pattern PR2 . For example, the etching process may be dry etching.

도 7e를 참조하면, 평탄화층(117)의 제1 부분(117a)은 식각 공정 시 제1 포토레지스트패턴(PR1)에 의해 보호된 부분에 해당하고, 평탄화층(117)의 제2 부분(117b)은 식각 공정 시 제1 포토레지스트패턴(PR1) 또는 제2 포토레지스트패턴(PR2)에 의해 보호되지 못한 부분에 해당함을 알 수 있다. 제1 포토레지스트패턴(PR1)에 의해 평탄화층(117)의 상면은 제1 부분(117a)과 제2 부분(117b) 사이의 단차(ST)를 가질 수 있다. 즉, 기판(100)으로부터 제1 부분(117a)의 상면까지의 수직거리(d1)는 기판(100)으로부터 제2 부분(117b)의 상면까지의 수직거리(d2)보다 멀 수 있다. 또한, 식각 공정에 의해 제1 포토레지스트패턴(PR1)의 일부가 식각되어 제1 포토레지스트패턴(PR1)의 두께(t1)도 얇아질 수 있다.Referring to FIG. 7E , the first portion 117a of the planarization layer 117 corresponds to a portion protected by the first photoresist pattern PR1 during the etching process, and the second portion 117b of the planarization layer 117 . ) corresponds to a portion not protected by the first photoresist pattern PR1 or the second photoresist pattern PR2 during the etching process. Due to the first photoresist pattern PR1 , the top surface of the planarization layer 117 may have a step ST between the first portion 117a and the second portion 117b . That is, the vertical distance d1 from the substrate 100 to the top surface of the first part 117a may be greater than the vertical distance d2 from the substrate 100 to the top surface of the second part 117b. Also, a portion of the first photoresist pattern PR1 may be etched by the etching process, so that the thickness t1 of the first photoresist pattern PR1 may be reduced.

주변영역(PA)에 대응하는 평탄화층(117)의 제3 부분(117c) 중 제2 포토레지스트패턴(PR2)에 의해 보호되지 못한 부분은 제거된다. 이와 다르게 주변영역(PA)에 대응하는 평탄화층(117)의 제3 부분(117c) 중 제2 포토레지스트패턴(PR2)에 의해 보호된 부분은 잔존한다. 또한, 도 7e에 도시된 것처럼, 식각 공정 시 제2 포토레지스트패턴(PR2)은 전부 식각되어 제거될 수도 있다. 즉, 평탄화층(117)의 제3 부분(117c)을 일부 식각하는 단계와 제2 포토레지스트패턴(PR2)을 제거하는 단계는 동시에 이루어질 수 있다.A portion not protected by the second photoresist pattern PR2 among the third portions 117c of the planarization layer 117 corresponding to the peripheral area PA is removed. Unlike this, a portion protected by the second photoresist pattern PR2 among the third portions 117c of the planarization layer 117 corresponding to the peripheral area PA remains. Also, as illustrated in FIG. 7E , the second photoresist pattern PR2 may be completely etched away during the etching process. That is, the step of partially etching the third portion 117c of the planarization layer 117 and the step of removing the second photoresist pattern PR2 may be simultaneously performed.

비교예로, 화소전극 형성하기 전 주변영역의 평탄화층을 제거하기 위한 식각 공정을 진행할 수 있다. 평탄화층의 표면에 이물질이 존재하는 경우, 식각 공정시 이물질이 존재한 부분과 존재하지 않은 부분 사이에 단차가 형성될 수 있다. 단차가 형성된 평탄화층의 표면에 발광소자가 배치되면 화소전극과 대향전극 간 단선(short)을 유발하여 디스플레이 패널에 암점(dark spot)이 발생할 수 있다. 또한, 식각 공정 시 평탄화층의 표면이 보호되지 않으므로 평탄화층의 표면 거칠기가 증가할 수 있다. 거칠기가 증가된 평탄화층의 표면에 화소전극이 배치되면, 외부 광에 의한 반사도 저하가 발생할 수 있으며, 발광 효율이 감소할 수 있다.As a comparative example, an etching process for removing the planarization layer in the peripheral area before forming the pixel electrode may be performed. When a foreign material is present on the surface of the planarization layer, a step may be formed between a portion in which the foreign material is present and a portion in which the foreign material is not present during the etching process. If the light emitting device is disposed on the surface of the planarization layer having the step, a short circuit may be caused between the pixel electrode and the counter electrode, and thus a dark spot may be generated on the display panel. In addition, since the surface of the planarization layer is not protected during the etching process, the surface roughness of the planarization layer may increase. When the pixel electrode is disposed on the surface of the planarization layer having increased roughness, reflectivity may be reduced due to external light, and luminous efficiency may be reduced.

다만, 본 발명의 일 실시예와 같이 화소전극(210)을 형성한 후 제1 포토레지스트패턴(PR1) 및 제2 포토레지스트패턴(PR2)을 제거하지 않고, 주변영역(PA)의 평탄화층(117)을 제거하기 위한 식각 공정을 진행할 수 있다. 이러한 경우, 제1 포토레지스트패턴(PR1)에 의해 화소전극(210)이 배치된 평탄화층(117)의 표면이 보호될 수 있다. 따라서, 평탄화층(117)의 표면 이물질에 의한 단차가 형성되지 않으며, 평탄화층(117)의 표면 거칠기가 증가하지도 않는다. 즉, 디스플레이 패널에 암점이 발생하지 않으며, 외부 광에 의한 반사도 저하가 발생하지 않아 발광 효율이 감소하지 않는다. 또한, 식각 공정에 의해 주변영역(PA)에 잔존하는 평탄화층(117)이 없으므로 외부로부터의 투습 경로가 차단되어 발광소자 열화 등의 신뢰성 문제를 유발할 위험이 감소한다.However, as in the embodiment of the present invention, after the pixel electrode 210 is formed, the first photoresist pattern PR1 and the second photoresist pattern PR2 are not removed, and the planarization layer ( 117) may be removed by an etching process. In this case, the surface of the planarization layer 117 on which the pixel electrode 210 is disposed may be protected by the first photoresist pattern PR1 . Accordingly, no step is formed due to foreign substances on the surface of the planarization layer 117 , and the surface roughness of the planarization layer 117 does not increase. That is, dark spots do not occur on the display panel, and reflectivity due to external light does not decrease, so that luminous efficiency does not decrease. In addition, since there is no planarization layer 117 remaining in the peripheral area PA by the etching process, the moisture permeation path from the outside is blocked, thereby reducing the risk of causing reliability problems such as deterioration of the light emitting device.

그 다음, 제1 포토레지스트패턴(PR1)을 제거하지 않은 상태에서 식각 공정을 진행할 수 있다. 일 예로, 식각 공정은 습식 식각(wet etch)일 수 있다.Next, the etching process may be performed without removing the first photoresist pattern PR1 . For example, the etching process may be wet etching.

도 7f를 참조하면, 식각 공정을 통해 삼중막으로 형성되었던 패드 연결전극(PCE)은 패드 전극(PE)에 인접한 막을 제외한 나머지 두 개의 막이 제거될 수 있다. 패드 연결전극(PCE)은 단일막이 될 수 있다.Referring to FIG. 7F , in the pad connection electrode PCE formed as a triple layer through an etching process, the remaining two layers other than the layer adjacent to the pad electrode PE may be removed. The pad connection electrode PCE may be a single layer.

비교예로, 패드 연결전극을 삼중막으로 유지할 수 있다. 패드 연결전극이 삼중막인 경우, ITO/Ag/ITO로 형성될 수 있다. 패드 연결전극은 절연층에 의해 덮이지 않고 노출될 수 있다. 이러한 경우, 반응속도가 높은 은(Ag)이 노출되게 되어 이웃 전극과 단선될 위험이 있다.As a comparative example, the pad connection electrode may be maintained as a triple layer. When the pad connection electrode is a triple layer, it may be formed of ITO/Ag/ITO. The pad connection electrode may be exposed without being covered by the insulating layer. In this case, silver (Ag), which has a high reaction rate, is exposed, and there is a risk of being disconnected from the neighboring electrode.

다만, 본 발명의 일 실시예와 같이 패드 연결전극(PCE)의 삼중막 중 두 개의 막을 제거하는 경우, 노출된 패드 연결전극(PCE)에는 ITO만이 존재하게 되고, 이웃 전극과 단선될 위험이 사라지게 된다.However, when removing two of the triple layers of the pad connection electrode PCE as in an embodiment of the present invention, only ITO is present in the exposed pad connection electrode PCE, and the risk of disconnection with the neighboring electrode disappears. do.

일 실시예에 있어서, 도 7f에 도시된 것처럼, 일 방향을 따르는 패드 연결전극(PCE)의 너비(W2)는 제2 콘택홀(CNT2)에 의해 노출된 패드 전극(PE)의 너비(W1)보다 넓을 수 있다. 이러한 경우, 도 5a에서 서술한 바와 같이 패드부(PAD)와 단자부(PCB-P)가 접촉될 수 있는 면적이 증가한다. 따라서, 패드부(PAD)와 단자부(PCB-P)의 접촉 불량이 감소할 수 있으며, 디스플레이 장치(1) 구동 시 불량 발생의 위험이 감소할 수 있다.In one embodiment, as shown in FIG. 7F , the width W2 of the pad connection electrode PCE along one direction is the width W1 of the pad electrode PE exposed by the second contact hole CNT2 . could be wider. In this case, as described with reference to FIG. 5A , a contact area between the pad part PAD and the terminal part PCB-P is increased. Accordingly, a contact defect between the pad part PAD and the terminal part PCB-P may be reduced, and the risk of occurrence of a defect when the display device 1 is driven may be reduced.

도 7g를 참조하면, 제1 포토레지스트패턴(PR1)을 제거한 다음 평탄화층(117) 상면 전체에 화소전극(210)의 가장자리를 덮으며 중앙부를 노출하는 개구를 구비한 화소정의막(119)을 형성한다. 화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.Referring to FIG. 7G , after removing the first photoresist pattern PR1 , a pixel defining layer 119 having an opening exposing the central portion while covering the edges of the pixel electrode 210 is formed on the entire upper surface of the planarization layer 117 . to form The pixel defining layer 119 is made of one or more organic insulating materials selected from the group consisting of polyimide, polyamide, acrylic resin, benzocyclobutene, and phenol resin, and may be formed by spin coating or the like.

화소전극(210) 상에 즉, 화소정의막(119)의 개구 내부에 중간층(220)을 형성한다. 중간층(220)은 저분자 또는 고분자 물질을 포함할 수 있다. 중간층(220)은 진공증착의 방법, 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.The intermediate layer 220 is formed on the pixel electrode 210 , that is, inside the opening of the pixel defining layer 119 . The intermediate layer 220 may include a low-molecular or high-molecular material. The intermediate layer 220 may be formed by vacuum deposition, screen printing or inkjet printing, laser induced thermal imaging (LITI), or the like.

발광소자(200)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.The intermediate layer 220 of the light emitting device 200 may include an organic light emitting layer. The organic light emitting layer may include an organic material including a fluorescent or phosphorescent material emitting red, green, blue, or white light. The organic light emitting layer may be a low molecular weight organic material or a high molecular weight organic material, and below and above the organic light emitting layer, a hole transport layer (HTL), a hole injection layer (HIL), an electron transport layer (ETL; electron transport layer) and A functional layer such as an electron injection layer (EIL) may be optionally further disposed. The intermediate layer 220 may be disposed to correspond to each of the plurality of pixel electrodes 210 . However, the present invention is not limited thereto. Various modifications are possible for the intermediate layer 220 to include a layer that is integrated across the plurality of pixel electrodes 210 .

그 다음, 복수의 발광소자(200)에 대응하도록 대향전극(230)을 형성한다. 대향전극(230)은 오픈 마스크를 통해서 기판(100)의 표시영역(DA)을 덮도록 형성될 수 있다. 대향전극(230)은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.Next, the counter electrode 230 is formed to correspond to the plurality of light emitting devices 200 . The counter electrode 230 may be formed to cover the display area DA of the substrate 100 through an open mask. The counter electrode 230 may be formed by chemical vapor deposition, plasma enhanced CVD (PECVD), low pressure CVD (LPCVD), physical vapor deposition (PVD), sputtering, or atomic layer deposition. It may be formed by a deposition method such as (atomic layer deposition, ALD).

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiment shown in the drawings, which is merely exemplary, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

1: 디스플레이 장치
10: 디스플레이 패널
100: 기판
117a: 제1 부분
117b: 제2 부분
117c: 제3 부분
117: 평탄화층
118: 절연층
119: 화소정의막
M1: 제1 마스크
M2: 제2 마스크
ST: 단차1: display device
10: display panel
100: substrate
117a: first part
117b: second part
117c: third part
117: planarization layer
118: insulating layer
119: pixel defining layer
M1: first mask
M2: second mask
ST: step

Claims (20)

표시영역 및 상기 표시영역을 둘러싼 주변영역을 포함하는 기판;
상기 표시영역에 대응하는 상기 기판 상에 배치되는 박막트랜지스터;
상기 주변영역에 대응하는 상기 기판 상에 배치되는 패드부;
상기 박막트랜지스터 상에 배치된 제1 부분과, 상기 제1 부분으로부터 연장된 제2 부분을 포함하고, 상기 패드부를 노출하는 제1 절연층; 및
상기 제1 절연층의 상기 제1 부분 상에 배치되고, 상기 박막트랜지스터와 전기적으로 연결되는 발광소자;를 구비하고,
상기 제1 절연층의 상면은 상기 제1 부분과 상기 제2 부분 사이의 단차를 갖는 디스플레이 장치.a substrate including a display area and a peripheral area surrounding the display area;
a thin film transistor disposed on the substrate corresponding to the display area;
a pad portion disposed on the substrate corresponding to the peripheral region;
a first insulating layer including a first portion disposed on the thin film transistor and a second portion extending from the first portion and exposing the pad portion; and
a light emitting device disposed on the first portion of the first insulating layer and electrically connected to the thin film transistor;
A top surface of the first insulating layer has a step difference between the first portion and the second portion. 제1 항에 있어서,
상기 기판으로부터 상기 제1 부분의 상면까지의 수직거리는 상기 기판으로부터 상기 제2 부분의 상면까지의 수직거리보다 먼 디스플레이 장치.According to claim 1,
A vertical distance from the substrate to the top surface of the first part is greater than a vertical distance from the substrate to the top surface of the second part. 제1 항에 있어서,
상기 주변영역에 배치되고, 상기 제1 절연층과 동일 물질을 포함하는 제2 절연층을 더 포함하고,
상기 패드부는,
패드 전극 및 상기 패드 전극 상에 배치되고, 상기 패드 전극과 적어도 일부 접촉하는 패드 연결전극을 포함하고,
상기 제2 절연층은 상기 패드 전극과 상기 패드 연결전극 사이에 배치되고, 상기 패드 연결전극과 적어도 일부 중첩하는 디스플레이 장치.According to claim 1,
and a second insulating layer disposed in the peripheral region and comprising the same material as the first insulating layer,
The pad part,
a pad electrode and a pad connection electrode disposed on the pad electrode and at least partially in contact with the pad electrode;
The second insulating layer is disposed between the pad electrode and the pad connection electrode, and at least partially overlaps the pad connection electrode. 제3 항에 있어서,
상기 패드 연결전극과 중첩된 상기 제2 절연층의 표면은 경사를 갖는 디스플레이 장치.4. The method of claim 3,
A surface of the second insulating layer overlapping the pad connection electrode has a slope. 제3 항에 있어서,
상기 제2 절연층과 상기 패드 전극 사이에 배치되고, 상기 패드 전극을 일부 노출하는 콘택홀을 갖는 제3 절연층을 더 포함하고,
상기 패드 연결전극의 일부는 상기 콘택홀 내에서 상기 패드 전극과 접촉된 디스플레이 장치.4. The method of claim 3,
a third insulating layer disposed between the second insulating layer and the pad electrode and having a contact hole partially exposing the pad electrode;
A portion of the pad connection electrode is in contact with the pad electrode in the contact hole. 제5 항에 있어서,
일 방향을 따르는 상기 패드 연결전극의 너비는 상기 콘택홀에 의해 노출된 상기 패드 전극의 너비보다 넓은 디스플레이 장치.6. The method of claim 5,
A width of the pad connection electrode along one direction is wider than a width of the pad electrode exposed by the contact hole. 제3 항에 있어서,
상기 패드부는,
상기 패드 전극과 상기 패드 연결전극 사이에 배치되는 패드 보호층을 더 포함하는 디스플레이 장치.4. The method of claim 3,
The pad part,
The display device further comprising a pad protective layer disposed between the pad electrode and the pad connection electrode. 제3 항에 있어서,
상기 발광소자는 화소전극, 중간층 및 대향전극을 포함하고,
상기 패드 연결전극은 상기 화소전극의 적어도 일부와 동일 물질을 포함하는 디스플레이 장치.4. The method of claim 3,
The light emitting device includes a pixel electrode, an intermediate layer and a counter electrode,
The pad connection electrode includes at least a portion of the pixel electrode and the same material. 제8 항에 있어서,
상기 화소전극은 삼중막을 가지며 상기 패드 연결전극은 단일막을 갖는 디스플레이 장치.9. The method of claim 8,
The pixel electrode has a triple layer and the pad connection electrode has a single layer. 제8 항에 있어서,
상기 화소전극은 상기 제1 부분에만 중첩되도록 배치된 디스플레이 장치.9. The method of claim 8,
The pixel electrode is disposed to overlap only the first portion. 표시영역 및 상기 표시영역을 둘러싼 주변영역을 포함한 기판을 준비하는 단계;
상기 표시영역 상에 박막트랜지스터를 형성하는 단계;
상기 주변영역 상에 패드 전극을 형성하는 단계;
상기 박막트랜지스터 및 상기 패드 전극을 덮도록 무기 보호층 및 제1 절연층을 형성하는 단계;
제1 마스크를 이용하여 상기 제1 절연층을 패턴화하는 단계;
상기 제1 절연층을 이용하여 상기 무기 보호층에 상기 박막트랜지스터를 일부 노출하는 제1 콘택홀 및 상기 패드 전극을 일부 노출하는 제2 콘택홀을 형성하는 단계;
상기 제1 절연층의 제1 부분 상에, 상기 제1 콘택홀을 통해 상기 박막트랜지스터와 전기적으로 연결되는 화소전극층을 형성하는 단계;
상기 화소전극층 상에 제1 포토레지스트패턴을 형성하는 단계;
상기 제1 포토레지스트패턴을 이용하여 상기 화소전극층을 식각하는 단계;
상기 제1 포토레지스트패턴을 이용하여 상기 제1 절연층의 상기 제1 부분에서 연장된 제2 부분을 일부 식각하는 단계를 포함하는 디스플레이 장치의 제조 방법.preparing a substrate including a display area and a peripheral area surrounding the display area;
forming a thin film transistor on the display area;
forming a pad electrode on the peripheral region;
forming an inorganic protective layer and a first insulating layer to cover the thin film transistor and the pad electrode;
patterning the first insulating layer using a first mask;
forming a first contact hole partially exposing the thin film transistor and a second contact hole partially exposing the pad electrode in the inorganic protective layer using the first insulating layer;
forming a pixel electrode layer electrically connected to the thin film transistor through the first contact hole on a first portion of the first insulating layer;
forming a first photoresist pattern on the pixel electrode layer;
etching the pixel electrode layer using the first photoresist pattern;
and partially etching a second portion of the first insulating layer extending from the first portion using the first photoresist pattern. 제11 항에 있어서,
상기 제1 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)인 디스플레이 장치의 제조 방법.12. The method of claim 11,
The method of manufacturing a display device, wherein the first mask is a half-tone mask or a slit mask. 제11 항에 있어서,
상기 제2 콘택홀을 통해 상기 패드 전극과 전기적으로 연결되는 패드 연결전극을 형성하는 단계;
상기 패드 연결전극 상에 제2 포토레지스트패턴을 형성하는 단계; 및
상기 제2 포토레지스트패턴을 이용하여 상기 패드 연결전극을 식각하는 단계를 더 포함하는 디스플레이 장치의 제조 방법.12. The method of claim 11,
forming a pad connection electrode electrically connected to the pad electrode through the second contact hole;
forming a second photoresist pattern on the pad connection electrode; and
and etching the pad connection electrode using the second photoresist pattern. 제13 항에 있어서,
상기 제2 포토레지스트패턴을 이용하여 상기 주변영역에 대응하는 상기 제1 절연층의 제3 부분을 일부 식각하는 단계를 더 포함하는 디스플레이 장치의 제조 방법.14. The method of claim 13,
and partially etching a third portion of the first insulating layer corresponding to the peripheral region using the second photoresist pattern. 제14 항에 있어서,
상기 제2 포토레지스트패턴을 제거하는 단계를 더 포함하고,
상기 제2 포토레지스트패턴을 제거하는 단계 및 상기 제3 부분을 일부 식각하는 단계는 동시에 이루어지는 디스플레이 장치의 제조 방법.15. The method of claim 14,
Further comprising the step of removing the second photoresist pattern,
A method of manufacturing a display device in which the step of removing the second photoresist pattern and the step of partially etching the third portion are performed simultaneously. 제14 항에 있어서,
상기 제1 절연층의 상기 제3 부분 중 식각된 부분을 제외한 나머지 부분의 표면은 경사를 갖는 디스플레이 장치.15. The method of claim 14,
A surface of the third portion of the first insulating layer other than the etched portion has a slope. 제13 항에 있어서,
상기 제1 포토레지스트패턴을 형성하는 단계와 상기 제2 포토레지스트패턴을 형성하는 단계는 제2 마스크를 이용하여 동시에 이루어지는 디스플레이 장치의 제조 방법.14. The method of claim 13,
A method of manufacturing a display device wherein the forming of the first photoresist pattern and the forming of the second photoresist pattern are simultaneously performed using a second mask. 제17 항에 있어서,
상기 제2 마스크는 하프톤 마스크(half-tone mask) 또는 슬릿 마스크(slit mask)인 디스플레이 장치의 제조 방법.18. The method of claim 17,
The second mask is a half-tone mask or a slit mask. 제13 항에 있어서,
상기 제1 포토레지스트패턴의 두께는 상기 제2 포토레지스트패턴의 두께보다 두꺼운 디스플레이 장치의 제조 방법.14. The method of claim 13,
The thickness of the first photoresist pattern is thicker than the thickness of the second photoresist pattern. 제13 항에 있어서,
상기 패드 연결전극은 삼중막으로 형성되고,
상기 패드 연결전극의 삼중막 중 상기 패드 전극에 인접한 막을 제외한 나머지 두 개의 막을 제거하는 단계를 더 포함하는 디스플레이 장치의 제조 방법.14. The method of claim 13,
The pad connection electrode is formed of a triple film,
and removing the remaining two layers of the triple layer of the pad connection electrode except for the layer adjacent to the pad electrode.
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