KR20210134322A - 프로세서의 전력 라이센스 제어를 위한 시스템, 장치 및 방법 - Google Patents

프로세서의 전력 라이센스 제어를 위한 시스템, 장치 및 방법 Download PDF

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로버트 발렌타인
알렉산더 겐들러
쉬무엘 조벨
가브리 베르게르
이안 엠. 스테이너
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이얄 하다스
에도 하차모
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Abstract

일 실시예에서, 프로세서는 전류 보호 컨트롤러를 포함하고, 이 전류 보호 컨트롤러는: 실행 회로에 의한 하나 이상의 명령어의 실행 이전에 명령어 큐에 저장되는 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 수신하고; 대응하는 명령어 폭 정보 및 명령어 타입 정보에 기초하여 코어에 대한 전력 라이선스 레벨을 결정하고; 전력 라이선스 레벨에 대응하는 코어에 대한 라이선스에 대한 요청을 생성하고; 하나 이상의 명령어가 비-추론적일 때 요청을 전력 컨트롤러에 통신하고, 하나 이상의 명령어 중 적어도 하나가 추론적일 때 요청의 통신을 연기한다. 다른 실시예들이 설명되고 청구된다.

Description

프로세서의 전력 라이센스 제어를 위한 시스템, 장치 및 방법
실시예들은 프로세서의 전력 관리에 관한 것이다.
반도체 처리 및 로직 설계의 진보들은 집적 회로 디바이스들에 존재할 수 있는 로직의 양의 증가를 가능하게 해주었다. 그 결과, 컴퓨터 시스템 구성들은 시스템 내의 단일 또는 다중 집적 회로로부터, 개별 집적 회로들 상의 다중 하드웨어 스레드, 다중 코어, 다중 디바이스, 및/또는 완전한 시스템들로 진화했다. 추가로, 집적 회로들의 밀도가 증가함에 따라, (내장형 시스템으로부터 서버에 이르기까지의) 컴퓨팅 시스템들에 대한 전력 요건들도 급등했다. 또한, 소프트웨어 비효율성들(software inefficiencies) 및 그것의 하드웨어 요건들, 또한, 컴퓨팅 디바이스 에너지 소비의 증가를 야기했다. 사실, 일부 연구에 따르면, 컴퓨팅 디바이스들은 미국과 같은 국가의 전체 전력 공급의 상당히 큰 비율을 소비한다. 그 결과, 집적 회로들과 연관된 에너지 효율성 및 보존이 절대적으로 필요하다. 서버들, 데스크톱 컴퓨터들, 노트북들, UltrabookTM, 태블릿들, 모바일 폰들, 프로세서들, 내장형 시스템들 등이 (전형적인 컴퓨터, 자동차들 및 텔레비전들에 포함되는 것으로부터 생명공학에 이르기까지) 점점 더 많이 보급되어 감에 따라, 이러한 요구들은 증가할 것이다.
도 1은 본 발명의 실시예에 따른 시스템의 부분의 블록도이다.
도 2는 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 멀티-도메인 프로세서의 블록도이다.
도 4는 다중 코어를 포함하는 프로세서의 실시예이다.
도 5는 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도이다.
도 6은 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도이다.
도 7은 또 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도이다.
도 8은 또 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 프로세서의 블록도이다.
도 10은 본 발명의 실시예에 따른 대표적인 SoC의 블록도이다.
도 11은 본 발명의 실시예에 따른 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 사용될 수 있는 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 동작들을 수행하기 위한 집적 회로를 제조하기 위해 사용되는 IP 코어 개발 시스템을 예시하는 블록도이다.
도 17은 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 18은 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 19는 본 발명의 실시예에 따른 프로세서 코어의 블록도이다.
도 20은 프로세서의 레지스터 에일리어스 테이블(register alias table) 또는 다른 비순차적 엔진에 존재할 수 있는 구성 스토리지의 블록도이다.
도 21은 실시예에 따른 프로세서의 부분의 블록도이다.
도 22는 실시예에 따른 프로세서 전력 관리 기법의 흐름도이다.
도 23은 실시예에 따른 프로세서 전력 관리 기법의 다른 흐름도이다.
도 24는 본 발명의 다른 실시예에 따른 방법의 흐름도이다.
도 25는 본 발명의 다른 실시예에 따른 방법의 흐름도이다.
도 26은 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 27은 본 발명의 다른 실시예에 따른 방법의 흐름도이다.
다양한 실시예들에서, 프로세서는 프로세서 동작 동안, 이러한 에이전트들로부터 수신된 라이선스 승인들로부터의 요청들에 응답하여 처리 코어들 또는 다른 처리 회로들에 승인할 적절한 전력 라이선스 레벨들을 동적으로 결정하는 전력 관리 회로와 함께 구성된다. 일반적으로, 코어가 벡터 기반 명령어들과 같은 특정 와이드 명령어들을 포함하는 더 높은 전력 소비 명령어들을 만날 때 증가된 전력 라이선스 레벨들에 대한 요청들이 이루어질 수 있다. 실시예들은 벡터 폭들에 대한 메모리 액세스 명령어들을 포함하는 특정한 그러한 와이드 명령어들이 더 낮은 라이선스 레벨들에서 수행되게 하여, 더 높은 라이선스 레벨들에 대한 요청들의 수를 감소시킬 수 있다. 또한, 실시예들은 사실상 추론적인 명령어들에 대한 라이선스 승인들의 요청을 연기하도록 코어들을 구성할 수 있다. 이러한 방식으로, 일부 수의 더 높은 전력 라이선스들이 요청되지 않아서, 프로세서 성능에 대한 영향을 감소시킨다.
또한, 실시예들은 열 설계 전력(TDP) 레벨들과 같은 코어당 구성가능 전력 소비 레벨들을 추가로 제공할 수 있다. 이러한 방식으로, 하나 이상의 코어에 대한 작업부하들을 스케줄링하는 것과 관련하여, 작업부하의 전력 소비 성질의 표시가 스케줄러로부터 전력 컨트롤러로 식별될 수 있어 코어에 대한 구성가능 TDP 레벨이, 예를 들어, 더 낮은 레벨로 설정될 수 있게 한다. 이러한 방식으로, 보장된 동작 주파수에서 작업부하의 동작을 위한 주파수 라이선스의 사전-승인(pre-grant)이 발생할 수 있어, 코어와 전력 컨트롤러 사이의 라이선스 협상을 수행하는 오버헤드가 회피되어, 작업부하 실행의 레이턴시를 감소시킨다.
이하의 실시예들은 컴퓨팅 플랫폼들 또는 프로세서들에서와 같이, 특정 집적 회로들에서의 에너지 보존 및 에너지 효율성을 참조하여 설명되지만, 다른 실시예들은 다른 타입들의 집적 회로들 및 로직 디바이스들에 적용가능하다. 본 명세서에 설명되는 실시예들의 유사한 기법들 및 교시들은, 더 나은 에너지 효율성 및 에너지 보존으로부터 또한 이익을 얻을 수 있는 다른 타입들의 회로들 또는 반도체 디바이스들에 적용될 수 있다. 예를 들어, 개시된 실시예들은 임의의 특정 타입의 컴퓨터 시스템들에 제한되지 않는다. 즉, 개시된 실시예들은 서버 컴퓨터들(예를 들어, 타워, 랙, 블레이드, 마이크로-서버 등), 통신 시스템들, 저장 시스템들, 임의의 구성의 데스크톱 컴퓨터들, 랩톱, 노트북, 및 태블릿 컴퓨터들(2:1 태블릿들, 패블릿들 등을 포함함)의 범위에 이르는 많은 상이한 시스템 타입들에 사용될 수 있으며, 핸드헬드 디바이스들, SoC(systems on chip)들 및 내장형 애플리케이션들과 같은 다른 디바이스들에도 사용될 수 있다. 핸드헬드 디바이스들의 일부 예들은 스마트폰들과 같은 셀룰러 폰들, 인터넷 프로토콜 디바이스들, 디지털 카메라들, PDA(personal digital assistant)들, 및 핸드헬드 PC들을 포함한다. 내장형 애플리케이션들은 통상적으로 마이크로컨트롤러, DSP(Digital Signal Processor), 네트워크 컴퓨터들(NetPC), 셋톱 박스들, 네트워크 허브들, WAN(wide area network) 스위치들, 웨어러블(wearable) 디바이스들, 또는 아래 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다. 더욱이, 모바일 폰들, 스마트폰들 및 패블릿들과 같은 표준 음성 기능을 갖는 모바일 단말들에서, 및/또는 많은 웨어러블들, 태블릿들, 노트북들, 데스크톱들, 마이크로-서버들, 서버들 등과 같은 표준 무선 음성 기능 통신 능력이 없는 비-모바일 단말들에서 실시예들이 구현될 수 있다. 더욱이, 본 명세서에 설명된 장치들, 방법들, 및 시스템들은 물리적 컴퓨팅 디바이스들에 제한되지 않고, 에너지 보존 및 효율성을 위한 소프트웨어 최적화들에 또한 관련될 수 있다. 이하의 설명에서 쉽게 명백해지는 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 참조하든 간에) 본 명세서에 설명된 방법들, 장치들, 및 시스템들의 실시예들은 미국 경제의 큰 부분을 포함하는 제품들에서의 전력 보존 및 에너지 효율성을 위해 그런 것처럼, '그린 기술(green technology)' 미래에 필수적인 것이다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 시스템의 부분의 블록도가 도시된다. 도 1에 도시된 바와 같이, 시스템(100)은 도시된 대로 멀티코어 프로세서인 프로세서(110)를 포함하여, 다양한 컴포넌트들을 포함할 수 있다. 프로세서(110)는 외부 전압 레귤레이터(160)를 통해 전원(150)에 결합될 수 있는데, 외부 전압 레귤레이터는 제1 전압 변환을 수행하여 1차 조절된 전압(primary regulated voltage)을 프로세서(110)에 제공할 수 있다.
보이는 바와 같이, 프로세서(110)는 다중 코어(120a-120n)를 포함하는 단일 다이 프로세서일 수 있다. 또한, 각각의 코어는 1차 조절된 전압을 수신하고 IVR과 연관된 프로세서의 하나 이상의 에이전트에 제공될 동작 전압을 생성하는 통합된 전압 레귤레이터(IVR)(125a-125n)와 연관될 수 있다. 따라서, 각각의 개별 코어의 전압 및 이로 인한 전력 및 성능의 미세 제어를 가능하게 하는 IVR 구현이 제공될 수 있다. 이와 같이, 각각의 코어는 독립적인 전압 및 주파수에서 동작할 수 있어서, 큰 융통성을 가능하게 하고 전력 소비와 성능의 균형을 맞추는 폭넓은 기회들을 제공한다. 일부 실시예들에서, 다중 IVR의 사용은 개별 전력 평면들로의 컴포넌트들의 그룹화를 가능하게 하며, 따라서 전력이 IVR에 의해 조절되고 그룹 내의 해당 컴포넌트들에게만 공급된다. 전력 관리 동안, 하나의 IVR의 주어진 전력 평면은 프로세서가 특정 저전력 상태에 놓일 때 파워 다운 또는 파워 오프될 수 있는 반면, 또 다른 IVR의 다른 전력 평면은 활성인 채로 또는 완전히 전력 공급된 채로 유지된다.
도 1을 여전히 참조하면, 입/출력 인터페이스(132), 다른 인터페이스(134), 및 통합된 메모리 컨트롤러(136)를 포함하는 프로세서 내에 추가적인 컴포넌트들이 존재할 수 있다. 보이는 바와 같이, 이러한 컴포넌트들 각각은 다른 통합된 전압 레귤레이터(125x)에 의해 전력을 공급받을 수 있다. 일 실시예에서, 인터페이스(132)는 Intel® QPI(Quick Path Interconnect) 인터커넥트에 대한 동작을 가능하게 할 수 있는데, 이 인터커넥트는 물리 계층, 링크 계층, 및 프로토콜 계층을 포함하는 다중 계층을 포함하는 캐시 코히어런트 프로토콜(cache coherent protocol)로 PtP(Point-to-Point) 링크들을 제공한다. 다음으로, 인터페이스(134)는 PCIeTM(Peripheral Component Interconnect Express) 프로토콜을 통해 통신할 수 있다.
프로세서(110)에 대하여 전력 관리 동작들을 수행하는 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있는 PCU(Power Control Unit)(138)가 또한 도시된다. 보이는 바와 같이, PCU(138)는 디지털 인터페이스를 통해 외부 전압 레귤레이터(160)에 제어 정보를 제공하여 전압 레귤레이터로 하여금 적절한 조절된 전압을 생성하게 한다. PCU(138)는 또한 다른 디지털 인터페이스를 통해 IVR들(125)에 제어 정보를 제공하여 생성된 동작 전압을 제어하게 한다(또는 대응하는 IVR이 저전력 모드에서 디스에이블되게 한다). 다양한 실시예들에서, PCU(138)는 하드웨어-기반 전력 관리를 수행하기 위해 다양한 전력 관리 로직 유닛을 포함할 수 있다. 그러한 전력 관리는 (예를 들어, 다양한 프로세서 하드웨어에 의해, 그리고 이는 작업부하 및/또는 전력, 열 또는 다른 프로세서 제약들에 의해 트리거될 수 있음) 전체적으로 프로세서 제어될 수 있고 및/또는 전력 관리는 외부 소스들(플랫폼 또는 관리 전력 관리 소스 또는 시스템 소프트웨어와 같은 것)에 응답하여 수행될 수 있다.
또한, 도 1은 PCU(138)가 (마이크로컨트롤러로서 구현될 수 있는) 별개의 처리 엔진인 구현을 도시하지만, 일부 경우들에서 전용 전력 컨트롤러에 추가하여 또는 그 대신에, 각각의 코어는 전력 소비를 더 자율적으로 독립적으로 제어하기 위해 전력 제어 에이전트를 포함하거나 이와 연관될 수 있다는 것을 이해해야 한다. 일부 경우들에서, 계층적 전력 관리 아키텍처가 제공될 수 있고, PCU(138)는 코어들(120) 각각과 연관된 대응하는 전력 관리 에이전트들과 통신 상태에 있다.
PCU(138)에 포함된 하나의 전력 관리 로직 유닛은 라이선스 승인 회로일 수 있다. 이러한 라이선스 승인 회로는 전력 라이선스들에 대한 인입 요청들을 수신하고, 하나 이상의 예산에 적어도 부분적으로 기초하여, 주어진 전력 레벨에서의 실행을 위해 주어진 코어들(120)에 라이선스 승인들을 제공할 수 있다. 또한, 이 라이선스 승인 회로는 본 명세서에 설명된 바와 같이, 코어당 구성가능 TDP 값의 설정을 야기하는 스케줄링 정보에 기초하여, 작업부하의 주어진 코어(124) 실행에 대해 주파수 라이선스의 사전-승인을 추가로 제공할 수 있다.
예시의 편의를 위해 도시되지는 않았지만, 프로세서(110) 내에는 추가적인 제어 회로, 및 내부 메모리들, 예를 들어, 캐시 메모리 계층구조의 하나 이상의 레벨 등과 같은 다른 컴포넌트들과 같은 추가적인 컴포넌트들이 존재할 수 있음을 이해해야 한다. 더욱이, 도 1의 구현에서는 통합된 전압 레귤레이터와 함께 도시되지만, 실시예들이 이것에만 제한되는 것은 아니다.
본 명세서에 설명된 전력 관리 기법들은 OSPM(operating system (OS)-based power management) 메커니즘과 독립적이고 상보적일 수 있다는 점에 유의한다. 하나의 예시적인 OSPM 기법에 따르면, 프로세서는 다양한 성능 상태들 또는 레벨들에서, 소위 P 상태들, 즉 P0으로부터 PN까지 동작할 수 있다. 일반적으로, P1 성능 상태는 OS에 의해 요청될 수 있는 최고로 보장된 성능 상태에 대응할 수 있다. 본 명세서에 설명된 실시예들은 다양한 입력들 및 프로세서 동작 파라미터들에 기초하여, P1 성능 상태의 보장된 주파수에 대한 동적 변경들을 가능하게 할 수 있다. 이러한 P1 상태에 더하여, OS는 더 높은 성능 상태, 즉 P0 상태를 추가로 요청할 수 있다. 따라서, 이러한 P0 상태는 기회주의적(opportunistic) 또는 터보 모드 상태일 수 있는데, 여기서 전력 및/또는 열 예산을 쓸 수 있을 때, 프로세서 하드웨어는 프로세서 또는 그것의 적어도 부분들을 보장된 주파수보다 높은 주파수에서 동작하도록 구성할 수 있다. 많은 구현들에서, 프로세서는 P1 보장된 최대 주파수를 넘는 다중의 소위 빈 주파수(bin frequency)를 포함하여, 제조 동안 특정 프로세서에 퓨즈된 또는 다른 방식으로 기입된 바와 같은 그 특정 프로세서의 최대 피크 주파수까지 초과할 수 있다. 또한, 하나의 OSPM 메커니즘에 따르면, 프로세서는 다양한 전력 상태들 또는 레벨들에서 동작할 수 있다. 전력 상태들과 관련하여, OSPM 메커니즘은 일반적으로 C 상태들, C0, C1 내지 Cn 상태들로서 지칭되는 상이한 전력 소비 상태들을 특정할 수 있다. 코어가 활성일 때 그것은 C0 상태에서 실행되며, 코어가 유휴일 때 그것은 코어 논-제로 C-상태(예를 들어, C1-C6 상태들)라고도 지칭되는 코어 저 전력 상태에 놓일 수 있으며, 각각의 C 상태는 (C6이 C1보다 더 깊은 저전력 상태에 있고, 등등이 되도록) 저 전력 소비 레벨에 있다.
많은 상이한 타입의 전력 관리 기법들이 상이한 실시예들에서 개별적으로 또는 조합되어 사용될 수 있다는 점을 이해해야 한다. 대표적인 예들로서, 전력 컨트롤러는 하나 이상의 코어 또는 다른 프로세서 로직의 동작 전압 및/또는 동작 주파수가 동적으로 제어되어 특정 상황들에서의 전력 소비를 감소시키는 DVFS(dynamic voltage frequency scaling)의 몇몇 형태에 의해 프로세서가 전력 관리되도록 제어할 수 있다. 일례에서, DVFS는 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능한 Enhanced Intel SpeedStepTM 기술을 사용하여 수행되어 최저 전력 소비 레벨에서 최적 성능을 제공할 수 있다. 다른 예에서, 인텔 TurboBoostTM 기술을 사용하여 DVFS를 수행하여 하나 이상의 코어 또는 다른 계산 엔진들이 조건들(예를 들어, 작업부하 및 이용가능성)에 기초하여 보장된 동작 주파수보다 높게 동작하게 할 수 있다.
특정 예에서 사용될 수 있는 또 다른 전력 관리 기법은 상이한 계산 엔진들 간의 작업 부하들의 동적 스와핑(dynamic swapping)이다. 예를 들어, 프로세서는 상이한 전력 소비 레벨에서 동작하는 비대칭 코어들 또는 다른 처리 엔진들을 포함하여, 전력 제한된 상황에서, 하나 이상의 작업부하가 저 전력 코어 또는 다른 계산 엔진 상에서 실행되도록 동적으로 스위칭되도록 할 수 있다. 또 다른 예시적인 전력 관리 기법은 HDC(hardware duty cycling)이며, 이는 코어들 및/또는 다른 계산 엔진들이 듀티 사이클에 따라 주기적으로 인에이블 및 디스에이블되게 하여, 하나 이상의 코어가 듀티 사이클의 비활성 주기 동안 비활성화되고 듀티 사이클의 활성 주기 동안 활성화되도록 할 수 있다. 이 특정의 예들로 설명되어 있지만, 특정의 실시예들에서 많은 다른 전력 관리 기법들이 사용될 수 있다는 것을 이해해야 한다.
실시예들은 서버 프로세서들, 데스크톱 프로세서들, 모바일 프로세서들 등을 포함하는 다양한 시장들을 위한 프로세서들에서 구현될 수 있다. 이제 도 2를 참조하면, 본 발명의 실시예에 따른 프로세서의 블록도가 도시된다. 도 2에 도시된 바와 같이, 프로세서(200)는 복수의 코어(210a-210n)를 포함하는 멀티코어 프로세서일 수 있다. 일 실시예에서, 각각의 그러한 코어는, 독립적인 전력 도메인의 것일 수 있으며, 작업부하에 기초하여 활성 상태들 및/또는 최대 성능 상태들에 진입하고 이로부터 벗어나도록 구성될 수 있다. 다양한 코어들은 인터커넥트(215)를 통해 다양한 컴포넌트들을 포함하는 시스템 에이전트(220)에 결합될 수 있다. 보이는 바와 같이, 시스템 에이전트(220)는 최종 레벨 캐시일 수 있는 공유 캐시(230)를 포함할 수 있다. 또한, 시스템 에이전트는 예를 들어, 메모리 버스를 통해 시스템 메모리(도 2에는 도시되지 않음)와 통신하기 위한 통합된 메모리 컨트롤러(240)를 포함할 수 있다. 시스템 에이전트(220)는 또한 다양한 인터페이스들(250) 및 본 명세서에 설명된 전력 관리 기법들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(255)을 포함한다. 라이선스 승인 회로(258)는 비-추론 명령어 실행을 위한 라이선스 요청들에 기초하여 코어들(210)에 전력 라이선스들을 승인할 수 있다. 라이선스 승인 회로(258)는 본 명세서에 설명된 바와 같이, 코어당 구성가능 TDP 값에 기초하여 특정 작업부하의 실행을 위해 주어진 코어(210)에 보장된 동작 주파수에 대한 주파수 라이선스의 사전-승인을 추가로 제공할 수 있다.
또한, 인터페이스들(250a-250n)에 의해, 주변기기 디바이스들, 대용량 스토리지 등과 같은 다양한 오프-칩 컴포넌트들에의 접속이 이루어질 수 있다. 도 2의 실시예에서 이 특정 구현으로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다.
이제 도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 멀티-도메인 프로세서의 블록도가 도시된다. 도 3의 실시예에 도시된 바와 같이, 프로세서(300)는 다중 도메인을 포함한다. 구체적으로, 코어 도메인(310)은 복수의 코어(3100-310n)를 포함할 수 있고, 그래픽 도메인(320)은 하나 이상의 그래픽 엔진을 포함할 수 있고, 시스템 에이전트 도메인(350)이 추가로 존재할 수 있다. 일부 실시예들에서, 시스템 에이전트 도메인(350)은 코어 도메인과는 독립적인 주파수에서 실행될 수 있으며 또한 전력 제어 이벤트들 및 전력 관리를 다루기 위해 항상 전원이 켜져 있는 채로 남아있을 수 있어, 도메인들(310 및 320)이 고 전력 및 저 전력 상태들에 동적으로 진입하고 그로부터 벗어나게 제어될 수 있도록 한다. 도메인들(310 및 320) 각각은 상이한 전압 및/또는 전력에서 동작할 수 있다. 단지 3개의 도메인으로 도시되어 있기는 하지만, 본 발명의 범위는 이와 관련하여 제한되지는 않고, 다른 실시예들에서는 추가적인 도메인들이 존재할 수 있다는 점을 이해해야 한다는 것을 유의한다. 예를 들어, 각각 적어도 하나의 코어를 포함하는 다중 코어 도메인이 존재할 수 있다.
일반적으로, 각각의 코어(310)는 다양한 실행 유닛들 및 추가적인 처리 요소들에 더하여 저 레벨 캐시들을 추가로 포함할 수 있다. 다음으로, 다양한 코어들은 서로에게 그리고 LLC(last level cache)(3400-340n)인 복수의 유닛으로 형성되는 공유 캐시 메모리에 결합될 수 있다. 다양한 실시예들에서, LLC(340)는 코어들 및 그래픽 엔진 중에서뿐만 아니라 다양한 미디어 처리 회로 중에서 공유될 수 있다. 보이는 바와 같이, 링 인터커넥트(330)가 그렇게 코어들을 함께 결합하며, 또한 코어들, 그래픽 도메인(320), 및 시스템 에이전트 회로(350) 간의 접속을 제공한다. 일 실시예에서, 인터커넥트(330)는 코어 도메인의 일부일 수 있다. 그러나, 다른 실시예들에서, 링 인터커넥트는 그 자신의 도메인의 것일 수 있다.
추가로 보이는 바와 같이, 시스템 에이전트 도메인(350)은 연관된 디스플레이의 제어 및 그에 대한 인터페이스를 제공할 수 있는 디스플레이 컨트롤러(352)를 포함할 수 있다. 추가로 보이는 바와 같이, 시스템 에이전트 도메인(350)은 본 명세서에 설명된 전력 관리 기법들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(355)을 포함할 수 있다. 도시된 실시예에서, 전력 제어 유닛(355)은, 본 명세서에 설명된 바와 같이, 코어당 TDP 값들에 기초하여 작업부하 실행을 위한 주파수 라이선스들의 사전-승인들, 및 비-추론 명령어 실행에 대한 요청에 응답하여 전력 라이선스 승인들을 수행하는 라이선스 승인 회로(359)를 포함한다.
도 3에서 추가로 보이는 바와 같이, 프로세서(300)는 DRAM(dynamic random access memory)과 같은 시스템 메모리에 대한 인터페이스를 제공할 수 있는 IMC(integrated memory controller)(370)를 추가로 포함할 수 있다. 다중 인터페이스(3800-380n)는 프로세서와 다른 회로 간의 접속을 가능하게 하도록 존재할 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 DMI(direct media interface) 인터페이스뿐만 아니라 하나 이상의 PCIeTM 인터페이스가 제공될 수 있다. 또한, 추가적인 프로세서들 또는 다른 회로들과 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 QPI 인터페이스가 또한 제공될 수 있다. 도 3의 실시예에서 이런 하이 레벨로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
도 4를 참조하면, 다중 코어를 포함하는 프로세서의 실시예가 예시된다. 프로세서(400)는 마이크로프로세서, 내장형 프로세서(embedded processor), DSP(digital signal processor), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코프로세서, SoC(system on a chip), 또는 코드를 실행하기 위한 그 외의 디바이스와 같은 임의의 프로세서 또는 처리 디바이스를 포함한다. 일 실시예에서, 프로세서(400)는 비대칭 코어들 또는 대칭 코어들(예시된 실시예)을 포함할 수 있는 적어도 2개의 코어인 코어들(401 및 402)을 포함한다. 그러나, 프로세서(400)는 대칭이거나 비대칭일 수 있는 임의 개수의 처리 요소를 포함할 수 있다.
일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소들의 예들은 다음을 포함한다: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트(context), 컨텍스트 유닛, 논리적 프로세서(logical processor), 하드웨어 스레드, 코어, 및/또는, 실행 상태 또는 아키텍처 상태(architectural state)와 같은 프로세서의 상태를 보유할 수 있는 임의의 다른 요소. 다시 말해서, 일 실시예에서, 처리 요소는, 소프트웨어 스레드, 운영 체제, 애플리케이션과 같은 코드, 또는 그외의 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(physical processor)는 통상적으로, 잠재적으로 임의 수의 기타 처리 요소(코어들 또는 하드웨어 스레드들과 같은 것)를 포함하는 집적 회로를 지칭한다.
코어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치되는 로직을 지칭하며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 일부 전용의 실행 리소스들과 연관된다. 코어들과는 대조적으로, 하드웨어 스레드는 전형적으로, 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치되는 임의의 로직을 지칭하며, 여기서 독립적으로 유지된 아키텍처 상태들은 실행 리소스들에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 리소스들이 공유되고 다른 리소스들은 아키텍처 상태에 전용될 때, 하드웨어 스레드와 코어의 명명법 간의 경계가 중첩된다. 그럼에도 종종, 코어 및 하드웨어 스레드는 운영 체제에 의해 개별적인 논리적 프로세서들로서 보여지며, 여기서 운영 체제는 각각의 논리적 프로세서 상에서 동작들을 개별적으로 스케줄링할 수 있다.
물리적 프로세서(400)는, 도 4에 예시된 바와 같이, 2개의 코어인 코어들(401 및 402)을 포함한다. 여기서, 코어들(401 및 402)은 대칭 코어들, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직을 갖는 코어들로 간주된다. 또 다른 실시예에서, 코어(401)는 비순차적(out-of-order) 프로세서 코어를 포함하는 한편, 코어(402)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(401 및 402)은, 예컨대 원시 코어(native core), 소프트웨어 관리된 코어, 원시 ISA(Instruction Set Architecture)를 실행하도록 구성된 코어, 변환된 ISA를 실행하도록 구성된 코어, 공동 설계된 코어, 또는 기타 알려진 코어인 임의 타입의 코어로부터 개별적으로 선택될 수 있다. 또한, 이 논의에 추가하여, 코어(401)에 예시된 기능 유닛들이 이하에 더 상세하게 설명되는데, 이는 코어(402)의 유닛들도 유사한 방식으로 동작하기 때문이다.
묘사된 바와 같이, 코어(401)는 2개의 하드웨어 스레드(401a 및 401b)를 포함하는데, 이들은 하드웨어 스레드 슬롯들(401a 및 401b)이라고 또한 지칭될 수 있다. 그러므로, 운영 체제와 같은 소프트웨어 엔티티들은, 일 실시예에서, 프로세서(400)를 4개의 별개의 프로세서, 즉 병행적으로 4개의 소프트웨어 스레드를 실행할 수 있는 4개의 논리적 프로세서 또는 처리 요소로서 잠재적으로 볼 수 있다. 앞서 언급한 바와 같이, 제1 스레드는 아키텍처 상태 레지스터들(401a)과 연관되어 있고, 제2 스레드는 아키텍처 상태 레지스터들(401b)과 연관되어 있으며, 제3 스레드는 아키텍처 상태 레지스터들(402a)과 연관되어 있을 수 있고, 제4 스레드는 아키텍처 상태 레지스터들(402b)과 연관되어 있을 수 있다. 여기서, 아키텍처 상태 레지스터들(401a, 401b, 402a, 및 402b) 각각은, 앞서 설명한 바와 같이, 처리 요소들, 스레드 슬롯들, 또는 스레드 유닛들이라고 지칭할 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터들(401a)은 아키텍처 상태 레지스터들(401b)에 복제되고, 따라서 개별적 아키텍처 상태들/컨택스트들은 논리적 프로세서(401a) 및 논리적 프로세서(401b)를 위해 저장될 수 있다. 코어(401)에서, 할당기 및 리네이머 블록(allocator and renamer block)(430)에서의 명령어 포인터들과 리네이밍 로직과 같은 그 외의 더 작은 리소스들이 또한 스레드들(401a 및 401b)을 위해 복제될 수 있다. 리오더/리타이어먼트 유닛(reorder/retirement unit)(435)의 리오더 버퍼들, ILTB(420), 로드/스토어 버퍼들, 및 큐들과 같은 일부 리소스들은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 로우-레벨 데이터-캐쉬 및 데이터-TLB(415), 실행 유닛(들)(440), 및 비순차적 유닛(435)의 부분들과 같은 다른 리소스들은 잠재적으로 완전히 공유된다.
프로세서(400)는 종종, 완전히 공유되거나, 파티셔닝을 통해 공유되거나, 또는 처리 요소들에 의해/처리 요소들에 전용될 수 있는 다른 리소스들을 포함한다. 도 4에서, 프로세서의 예시적 논리적 유닛들/리소스들을 구비한 순전히 예시적인 프로세서의 실시예가 예시되어 있다. 프로세서는 이들 기능적 유닛들 중 임의의 것을 포함할 수 있거나 생략할 수 있을 뿐만 아니라 묘사되지 않은 임의의 기타 알려진 기능 유닛들, 로직, 또는 펌웨어를 포함할 수 있다는 것을 유의한다. 예시된 바와 같이, 코어(401)는 단순화된 대표적인 OOO(out-of-order) 프로세서 코어를 포함한다. 그러나 순차적 프로세서가 상이한 실시예들에서 활용될 수 있다. OOO 코어는 실행될/취해질 분기들을 예측하는 분기 타깃 버퍼(branch target buffer)(420) 및 명령어들을 위한 어드레스 변환 엔트리들(address translation entries)을 저장하는 I-TLB(Instruction-Translation Buffer)(420)를 포함한다.
코어(401)는 페치된 요소들을 디코딩하기 위해 페치 유닛(420)에 결합된 디코드 모듈(425)을 추가로 포함한다. 페치 로직은, 일 실시예에서, 제각기 스레드 슬롯들(401a, 401b)과 연관되는 개별 시퀀서들을 포함한다. 보통, 코어(401)는 프로세서(400) 상에서 실행가능한 명령어들을 정의하고/지정하는 제1 ISA와 연관된다. 종종 제1 ISA의 일부인 머신 코드 명령어들은, 수행될 명령어 또는 연산을 참조하는/지정하는 명령어의 일부(오피코드(opcode)라고 지칭함)를 포함한다. 디코드 로직(425)은 그의 오피코드들로부터의 이러한 명령어들을 인식하고 디코딩된 명령어들을 제1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인으로 넘겨주는 회로를 포함한다. 예를 들어, 일 실시예에서, 디코더들(425)은 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계 또는 구성되는 로직을 포함한다. 디코더들(425)에 의한 인식의 결과로, 아키텍처 또는 코어(401)는 적절한 명령어와 연관된 태스크들을 수행하기 위해 특정의 미리 정의된 액션들을 취한다. 본 명세서에 설명된 태스크들, 블록들, 동작들, 및 방법들 중 임의의 것이 단일 또는 다중 명령어에 응답하여 수행될 수 있다는 점에 유의하는 것이 중요하다; 그 중 일부는 새로운 또는 오래된 명령어들일 수 있다.
일례에서, 할당기 및 리네이머 블록(430)은 명령어 처리 결과들을 저장하는 레지스터 파일들과 같은 리소스들을 예약하는 할당기를 포함한다. 그러나, 스레드들(401a 및 401b)은 잠재적으로 비순차적 실행을 할 수 있고, 이 경우 할당기 및 리네이머 블록(430)은 또한 명령어 결과들을 추적하기 위한 리오더 버퍼들과 같은 그 외의 리소스들을 예약한다. 유닛(430)은 또한 프로그램/명령어 참조 레지스터들을 프로세서(400) 내부의 다른 레지스터들로 리네이밍하는 레지스터 리네이머를 포함할 수 있다. 리오더/리타이어먼트 유닛(435)은 비순차적 실행을 지원하고 또한 비순차적으로 실행되는 명령어들의 이후의 순차적 리타이어먼트를 지원하기 위해 위에 언급된 리오더 버퍼들, 로드 버퍼들, 및 스토어 버퍼들과 같은 컴포넌트들을 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(440)은 실행 유닛들 상의 명령어들/연산을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들어, 부동 소수점(floating point) 명령어는 이용가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트 상에 스케줄링된다. 실행 유닛들과 연관된 레지스터 파일들이 또한 정보 명령어 처리 결과들을 저장하기 위해 포함된다. 예시적인 실행 유닛들은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 스토어 실행 유닛, 및 그외의 공지된 실행 유닛들을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(450)는 실행 유닛(들)(440)에 결합된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태(memory coherency state)들에 유지되는 데이터 피연산자(data operand)들과 같은 최근에 사용된/연산된 요소들을 저장하기 위한 것이다. D-TLB는 최근의 가상/선형 대 물리적 어드레스 변환들을 저장하기 위한 것이다. 특정 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 분할하는 페이지 테이블 구조(page table structure)를 포함할 수 있다.
여기서, 코어들(401 및 402)은 최근 페치된 요소들을 캐싱하는 상위 레벨 또는 퍼더 아웃(further-out) 캐시(410)에 대한 액세스를 공유한다. 상위 레벨 또는 퍼더 아웃은 실행 유닛(들)으로부터 증가하거나 또는 더 멀어지는 캐시 레벨들을 지칭한다는 점에 유의한다. 일 실시예에서, 상위 레벨 캐시(410)는 제2 또는 제3 레벨 데이터 캐시와 같은 최종 레벨 데이터 캐시 - 프로세서(400)상의 메모리 계층구조에서의 최종 캐시 - 이다. 그러나, 상위 레벨 캐시(410)는, 이것이 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게 제한되지 않는다. 트레이스 캐시(trace cache) - 일종의 명령어 캐시 - 는 최근에 디코딩된 트레이스들을 저장하기 위해 디코더(425) 이후에 대신에 결합될 수 있다.
묘사된 구성에서, 프로세서(400)는 또한 본 발명의 실시예에 따라 전력 관리를 수행할 수 있는 전력 컨트롤러(460) 및 버스 인터페이스 모듈(405)을 포함한다. 이 시나리오에서, 버스 인터페이스(405)는 시스템 메모리 및 다른 컴포넌트들과 같은 프로세서(400) 외부의 디바이스들과 통신한다.
메모리 컨트롤러(470)는 하나 또는 많은 메모리와 같은 다른 디바이스들과 인터페이싱할 수 있다. 일례에서, 버스 인터페이스(405)는 메모리와 인터페이싱하기 위한 메모리 컨트롤러 및 그래픽 프로세서와 인터페이싱하기 위한 그래픽 컨트롤러와의 링 인터커넥트를 포함한다. SoC 환경에서, 네트워크 인터페이스, 코프로세서(coprocessor)들, 메모리, 그래픽 프로세서, 및 임의의 다른 알려진 컴퓨터 디바이스들/인터페이스와 같은 더욱 많은 디바이스들이 높은 기능성과 저 전력 소비를 가진 소형 폼 팩터를 제공하기 위해 단일 다이 또는 집적 회로 상에 집적될 수 있다.
이제 도 5를 참조하면, 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도가 도시된다. 도 5에 도시된 바와 같이, 프로세서 코어(500)는 다단계 파이프라인형 비순차적 프로세서일 수 있다. 코어(500)는 통합된 전압 레귤레이터 또는 외부 전압 레귤레이터로부터 수신될 수 있는 수신 동작 전압에 기초하여 다양한 전압들에서 동작할 수 있다.
도 5에서 보이는 바와 같이, 코어(500)는 실행될 명령어들을 페치하여 프로세서 파이프라인에서의 이후의 사용을 위해 이들을 준비하기 위해 사용될 수 있는 프론트 엔드 유닛들(510)을 포함한다. 예를 들어, 프론트 엔드 유닛들(510)은 페치 유닛(501), 명령어 캐시(503), 및 명령어 디코더(505)를 포함할 수 있다. 몇몇 구현들에서, 프론트 엔드 유닛들(510)은 마이크로코드 스토리지뿐만 아니라 마이크로 연산 스토리지와 함께 트레이스 캐시를 추가로 포함할 수 있다. 페치 유닛(501)은, 예를 들어, 메모리 또는 명령어 캐시(503)로부터 매크로 명령어들을 페치하고, 이들을 프리미티브(primitive)들, 즉, 프로세서에 의한 실행을 위한 마이크로 연산들로 디코딩하기 위해 명령어 디코더(505)에 이들을 공급할 수 있다.
마이크로 명령어들을 수신하고 이들을 실행을 위해 준비하는데 사용될 수 있는 OOO(out-of-order) 엔진(515)이 프론트 엔드 유닛들(510)과 실행 유닛들(520) 간에 결합된다. 더 구체적으로, OOO 엔진(515)은 마이크로 명령어 흐름을 리오더링하고 실행에 필요한 각종 리소스들을 할당할 뿐만 아니라, 레지스터 파일(530) 및 확장된 레지스터 파일(535)과 같은 각종 레지스터 파일들 내의 스토리지 위치들 상으로의 논리적 레지스터들의 리네이밍을 제공하기 위해 각종 버퍼들을 포함할 수 있다. 레지스터 파일(530)은 정수 및 부동 소수점 연산들을 위한 별개의 레지스터 파일들을 포함할 수 있다. 확장된 레지스터 파일(535)은 벡터 크기 유닛들, 예를 들어, 레지스터당 256 또는 512 비트에 대한 저장을 제공할 수 있다. 구성, 제어, 및 추가 동작들의 목적들을 위해, MSR(machine specific register)들(538)의 세트가 또한 존재하고 코어(500) 내의 (그리고 코어 외부의) 다양한 로직에 액세스가능할 수 있다.
여러 특수 하드웨어 중에서도, 예를 들어, 다양한 정수, 부동 소수점, 및 SIMD(single instruction multiple data) 로직 유닛들을 포함하는 다양한 리소스들이 실행 유닛(520)에 존재할 수 있다. 예를 들어, 이러한 실행 유닛들은, 다른 실행 유닛들 중에서도, 하나 이상의 ALU(arithmetic logic unit)(522)와 하나 이상의 벡터 실행 유닛(524)을 포함할 수 있다.
실행 유닛들로부터의 결과들은 리타이어먼트 로직, 즉, 리오더 버퍼(ROB)(540)에 제공될 수 있다. 더 구체적으로, ROB(540)는 실행되는 명령어들과 연관된 정보를 수신하기 위한 다양한 어레이들 및 로직을 포함할 수 있다. 그 후 이 정보는, 명령어들이 유효하게 리타이어되어 프로세서의 아키텍처 상태에 커밋(commit)되는 데이터를 야기할 수 있는지를, 또는 명령어들의 적합한 리타이먼트를 막는 하나 이상의 예외가 발생했는지를 결정하기 위해 ROB(540)에 의해 검사된다. 물론, ROB(540)는 리타이어먼트와 연관된 다른 동작들을 다룰 수 있다.
도 5에 도시된 바와 같이, ROB(540)는, 일 실시예에서, 저 레벨 캐시(예를 들어, L1 캐시)일 수 있는 캐시(550)에 결합되지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 또한, 실행 유닛들(520)은 캐시(550)에 직접 결합될 수 있다. 캐시(550)로부터, 상위 레벨 캐시들, 시스템 메모리 등과의 데이터 통신이 발생할 수 있다. 도 5의 실시예에서 이런 하이 레벨로 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 도 5의 구현은 Intel® x86 ISA(instruction set architecture)의 것과 같은 비순차적 머신에 관한 것이지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 즉, 다른 실시예들은 순차적 프로세서, ARM 기반 프로세서와 같은 RISC(reduced instruction set computing) 프로세서, 또는 에뮬레이션 엔진 및 연관된 로직 회로를 통해 상이한 ISA의 명령어들 및 연산들을 에뮬레이팅할 수 있는 또 다른 타입의 ISA의 프로세서로 구현될 수 있다.
이제 도 6을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도가 도시된다. 도 6의 실시예에서, 코어(600)는 전력 소비를 감소시키도록 설계된 비교적 제한된 파이프라인 깊이를 갖는 Intel® AtomTM 기반 프로세서와 같은 상이한 마이크로-아키텍처의 저 전력 코어일 수 있다. 보이는 바와 같이, 코어(600)는 명령어 디코더(615)에 명령어들을 제공하도록 결합된 명령어 캐시(610)를 포함한다. 분기 예측기(605)가 명령어 캐시(610)에 결합될 수 있다. 명령어 캐시(610)는 또 다른 레벨의 캐시 메모리, 예를 들어, L2 캐시(도 6에는 예시의 용이함을 위해 도시되지 않음)에 추가로 결합될 수 있다는 점에 유의해야 한다. 다음으로, 명령어 디코더(615)는 저장 및 주어진 실행 파이프라인으로의 전달을 위해 발행 큐(620)에 디코딩된 명령어들을 제공한다. 마이크로코드 ROM(618)은 명령어 디코더(615)에 결합된다.
부동 소수점 파이프라인(630)은 128, 256 또는 512 비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 부동 소수점 레지스터 파일(632)을 포함한다. 파이프라인(630)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위한 명령어들을 스케줄링하기 위한 부동 소수점 스케줄러(634)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(635), 셔플 유닛(636), 및 부동 소수점 가산기(638)를 포함한다. 다음으로, 이러한 실행 유닛들에서 생성된 결과들은 버퍼들 및/또는 레지스터 파일(632)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이러한 몇몇 예시적인 실행 유닛으로 도시되어 있지만, 또 다른 실시예에서는 추가의 또는 상이한 부동 소수점 실행 유닛들이 존재할 수 있음을 이해해야 한다.
정수 파이프라인(640)이 또한 제공될 수 있다. 도시된 실시예에서, 파이프라인(640)은 128 또는 256비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 정수 레지스터 파일(642)을 포함한다. 파이프라인(640)은 파이프라인의 다중 실행 유닛 중 하나 상에서의 실행을 위해 명령어들을 스케줄링하는 정수 스케줄러(644)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(645), 시프터 유닛(646), 및 점프 실행 유닛(648)을 포함한다. 다음으로, 이러한 실행 유닛들에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(642)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이러한 몇몇 예시적인 실행 유닛들이 도시되어 있지만, 또 다른 실시예에서 추가의 또는 상이한 정수 실행 유닛들이 존재할 수 있음을 이해해야 한다.
메모리 실행 스케줄러(650)는 TLB(654)에 또한 결합되는 어드레스 생성 유닛(652)에서의 실행을 위해 메모리 동작들을 스케줄링할 수 있다. 보이는 바와 같이, 이들 구조는 L0 및/또는 L1 데이터 캐시일 수 있는 데이터 캐시(660)에 결합될 수 있는데, 이것은 L2 캐시 메모리를 포함하는 캐시 메모리 계층 구조의 추가 레벨들에 다음으로 결합된다.
비순차적 실행에 대한 지원을 제공하기 위해, 리오더 버퍼(680) 이외에, 비순차적으로 실행되는 명령어들을 순서대로의 리타이어먼트를 위해 리오더하도록 구성되는 할당기/리네이머(670)가 제공될 수 있다. 도 6의 예시에서 이러한 특정 파이프라인 아키텍처가 도시되었지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
도 5 및 도 6의 마이크로-아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의한다. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도가 도시되어 있다. 도 7에 예시된 바와 같이, 코어(700)는 매우 낮은 전력 소비 레벨에서 실행되는 다단계 순차적 파이프라인을 포함할 수 있다. 하나의 그러한 예로서, 프로세서(700)는 캘리포니아주, 서니베일의 ARM Holdings, LTD.에서 입수가능한 ARM Cortex A53 설계에 따른 마이크로-아키텍처를 가질 수 있다. 구현에서, 32 비트 및 64 비트 코드 둘 다를 실행하도록 구성되는 8 스테이지 파이프라인이 제공될 수 있다. 코어(700)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 ISA와 같은 주어진 ISA의 매크로 명령어들을 디코딩할 수 있는 디코드 유닛(715)에 이들을 제공하도록 구성되는 페치 유닛(710)을 포함한다. 또한, 큐(730)는 디코딩된 명령어들을 저장하기 위해 디코드 유닛(715)에 결합될 수 있다는 것을 추가로 유의한다. 디코딩된 명령어들은 발행 로직(725)에 제공되고, 여기서 디코딩된 명령어들은 다중 실행 유닛 중 주어진 하나에게 발행될 수 있다.
도 7을 더 참조하면, 발행 로직(725)은 다중 실행 유닛 중 하나에게 명령어들을 발행할 수 있다. 도시된 실시예에서, 이러한 실행 유닛들은 정수 유닛(735), 승산 유닛(740), 부동 소수점/벡터 유닛(750), 이중 발행 유닛(760), 및 로드/스토어 유닛(770)을 포함한다. 이러한 상이한 실행 유닛들의 결과들은 라이트백 유닛(780)에 제공될 수 있다. 예시를 용이하게 하기 위해 단일 라이트백 유닛이 도시되어 있지만, 일부 구현들에서는 개별 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 것을 이해해야 한다. 또한, 도 7에 도시된 각각의 유닛 및 로직은 하이 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다. 도 7에서와 같이 파이프라인을 갖는 하나 이상의 코어를 사용하여 설계된 프로세서는 모바일 디바이스들에서 서버 시스템들에 이르기까지 많은 상이한 최종 제품들로 구현될 수 있다.
도 8을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로-아키텍처의 블록도가 도시되어 있다. 도 8에 예시된 바와 같이, 코어(800)는 (도 7의 코어(700)보다 높은 전력 소비 레벨에서 발생할 수 있는) 매우 높은 성능 레벨들에서 실행되는 다단계 다발행 비순차적 파이프라인을 포함할 수 있다. 이러한 일례로서, 프로세서(800)는 ARM Cortex A57 설계에 따른 마이크로아키텍처를 가질 수 있다. 구현에서, 32 비트 및 64 비트 코드 둘 다를 실행하도록 구성되는 15(또는 그보다 큰) 단의 파이프라인이 제공될 수 있다. 또한, 파이프라인은 3개(또는 그보다 큰) 와이드(wide) 및 3개(또는 그보다 큰) 발행 동작을 제공할 수 있다. 코어(800)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 명령어 세트 아키텍처의 매크로 명령어들을 디코딩하고, 명령어들 내의 레지스터 참조들을 리네이밍하고, 명령어들을 (결국은) 선택된 실행 유닛에 디스패치할 수 있는 디코더/리네이머/디스패처(815)에 이들을 제공하도록 구성되는 페치 유닛(810)을 포함한다. 디코딩된 명령어들은 큐(825)에 저장될 수 있다. 도 8에서 예시의 용이함을 위해 단일 큐 구조가 도시되어 있지만, 다중의 상이한 타입의 실행 유닛 각각에 대해 개별 큐가 제공될 수 있다는 점을 이해해야 한다는 것을 유의한다.
또한, 도 8에는 발행 로직(830)이 도시되어 있으며, 이 발행 로직으로부터 큐(825)에 저장된 디코딩된 명령어들이 선택된 실행 유닛에 발행될 수 있다. 또한, 발행 로직(830)은 발행 로직(830)이 결합되는 다중의 상이한 타입의 실행 유닛 각각에 대한 개별적인 발행 로직을 갖는 특정 실시예에서 구현될 수 있다.
디코딩된 명령어들은 다중의 실행 유닛 중 주어진 하나에게 발행될 수 있다. 도시된 실시예에서, 이러한 실행 유닛들은 하나 이상의 정수 유닛(835), 승산 유닛(840), 부동 소수점/벡터 유닛(850), 분기 유닛(860), 및 로드/스토어 유닛(870)을 포함한다. 실시예에서, 부동 소수점/벡터 유닛(850)은 SIMD 또는 128 또는 256 비트의 벡터 데이터를 다루도록 구성될 수 있다. 또한, 부동 소수점/벡터 실행 유닛(850)은 IEEE-754 배정밀도 부동 소수점 연산(double precision floating-point operation)들을 수행할 수 있다. 이러한 상이한 실행 유닛들의 결과들은 라이트백 유닛(880)에 제공될 수 있다. 일부 구현들에서는, 별개의 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 점에 유의해야 한다. 또한, 도 8에 도시된 각각의 유닛들 및 로직은, 하이 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다.
도 7 및 도 8의 마이크로-아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이러한 코어들이 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의한다. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 5 내지 도 8 중 임의의 하나 이상에서와 같이 파이프라인들을 갖는 하나 이상의 코어를 사용하여 설계된 프로세서는 모바일 디바이스들로부터 서버 시스템들에 이르기까지의 많은 상이한 최종 제품들로 구현될 수 있다. 이제 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 프로세서의 블록도가 도시된다. 도 9의 실시예에서, 프로세서(900)는 독립적인 동작 전압 및 동작 주파수에서 동작하도록 각각이 제어될 수 있는 다중 도메인을 포함하는 SoC일 수 있다. 특정 예시적인 예로서, 프로세서(900)는 i3, i5, i7과 같은 Intel® Architecture CoreTM 기반 프로세서 또는 인텔사로부터 입수가능한 또 다른 그러한 프로세서일 수 있다. 그러나, 캘리포니아주 서니베일의 Advanced Micro Devices, Inc.(AMD)로부터 입수가능한 바와 같은 다른 저전력 프로세서들, ARM Holdings, Ltd. 또는 그의 피허가자로부터의 ARM 기반 설계 또는 캘리포니아주 서니베일의 MIPS Technologies, Inc. 또는 그들의 피허가자들 또는 사용자들로부터의 MIPS 기반 설계, 예로서 Apple A7 프로세서, Qualcomm Snapdragon 프로세서 또는 Texas Instruments OMAP 프로세서가 다른 실시예들에서 대신 존재할 수 있다. 이러한 SoC는 스마트폰, 태블릿 컴퓨터, 패블릿 컴퓨터, UltrabookTM 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스 또는 커넥티드 디바이스와 같은 저 전력 시스템에서 사용될 수 있다.
도 9에 도시된 하이 레벨 도면에서, 프로세서(900)는 복수의 코어 유닛(9100-910n)을 포함한다. 각각의 코어 유닛은 하나 이상의 프로세서 코어, 하나 이상의 캐시 메모리 및 다른 회로를 포함할 수 있다. 각각의 코어 유닛(910)은 하나 이상의 명령어 세트(예를 들어, 더 새로운 버전으로 추가된 일부 확장들을 갖는) x86 명령어 세트; MIPS 명령어 세트; (NEON과 같은 선택적 추가 확장들을 갖는) ARM 명령어 세트) 또는 다른 명령어 세트 또는 이들의 조합들을 지원할 수 있다. 코어 유닛들 중 일부는 (예를 들어, 상이한 설계의) 이종 리소스들일 수 있다는 점에 유의한다. 게다가, 각각의 그러한 코어는 실시예에서 공유 레벨(L2) 캐시 메모리일 수 있는 캐시 메모리(도시되지 않음)에 결합될 수 있다. 비휘발성 스토리지(930)는 다양한 프로그램 및 다른 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 이러한 스토리지는 마이크로코드, BIOS와 같은 부트 정보, 다른 시스템 소프트웨어 등의 적어도 부분들을 저장하기 위해 사용될 수 있다.
각각의 코어 유닛(910)은 프로세서의 추가 회로에 대한 접속을 가능하게 하기 위한 버스 인터페이스 유닛과 같은 인터페이스를 또한 포함할 수 있다. 실시예에서, 각각의 코어 유닛(910)은 다음으로 메모리 컨트롤러(935)에 결합되는 주 캐시 코히어런트 온-다이 인터커넥트로서 작용할 수 있는 코히어런트 패브릭에 결합된다. 다음으로, 메모리 컨트롤러(935)는 DRAM(도 9에서는 예시의 용이함을 위해 도시되지 않음)과 같은 메모리와의 통신들을 제어한다.
코어 유닛들에 더하여, 그래픽 처리를 수행하는 것은 물론이고, 가능하게는 그래픽 프로세서 상에서 범용 동작들(소위, GPGPU 동작)을 실행하기 위한 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 적어도 하나의 그래픽 유닛(920)을 포함하는 프로세서 내에 추가 처리 엔진들이 존재한다. 또한, 적어도 하나의 이미지 신호 프로세서(925)가 존재할 수 있다. 신호 프로세서(925)는 SoC의 내부에 있거나 오프-칩(off-chip)의 하나 이상의 캡처 디바이스로부터 수신되는 인입 이미지 데이터를 처리하도록 구성될 수 있다.
다른 가속도계들도 존재할 수 있다. 도 9의 예시에서, 비디오 코더(950)는 비디오 정보에 대한 인코딩 및 디코딩을 포함하는 코딩 동작들을 수행하여, 예를 들어, 고해상도 비디오 콘텐츠에 대한 하드웨어 가속 지원을 제공할 수 있다. 시스템의 내부 및 외부 디스플레이들에 대한 지원의 제공을 포함하는 디스플레이 동작들을 가속화하기 위해 디스플레이 컨트롤러(955)가 추가로 제공될 수 있다. 게다가, 보안 부트 동작들, 다양한 암호화 동작들 등과 같은 보안 동작들을 수행하기 위한 보안 프로세서(945)가 존재할 수 있다.
유닛들 각각은 본 명세서에 설명된 다양한 전력 관리 기법들을 수행하는 제어 로직을 포함할 수 있는 전력 관리자(940)를 통해 그의 전력 소비가 제어되게 할 수 있다.
일부 실시예들에서, SoC(900)는 다양한 주변기기 디바이스들이 결합될 수 있는 코히어런트 패브릭에 결합되는 논-코히어런트(non-coherent) 패브릭을 추가로 포함할 수 있다. 하나 이상의 인터페이스(960a-960d)는 하나 이상의 오프-칩 디바이스와의 통신을 가능하게 한다. 그러한 통신은 다른 타입의 통신 프로토콜 가운데서도 PCIeTM, GPIO, USB, I2C, UART, MIPI, SDIO, DDR, SPI, HDMI와 같은 다양한 통신 프로토콜을 통한 것일 수 있다. 도 9의 실시예에서 이러한 하이 레벨에서 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
이제 도 10을 참조하면, 대표적인 SoC의 블록도가 도시되어 있다. 도시된 실시예에서, SoC(1000)는 태블릿 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스와 같은 다른 저 전력 디바이스 또는 스마트폰에 통합하기 위해 최적화되도록 저 전력 동작을 위해 구성되는 멀티 코어 SoC일 수 있다. 일례로서, SoC(1000)는 보다 높은 전력 및/또는 저전력 코어들, 예를 들어, 비순차적 코어들 및 순차적 코어들의 조합과 같은 비대칭 또는 상이한 타입의 코어들을 사용하여 구현될 수 있다. 상이한 실시예들에서, 이러한 코어들은 Intel® ArchitectureTM코어 설계 또는 ARM 아키텍처 설계에 기초할 수 있다. 또 다른 실시예에서, Intel®과 ARM 코어들의 혼합이 주어진 SoC에서 구현될 수 있다.
도 10에서 보이는 바와 같이, SoC(1000)는 복수의 제1 코어(10120-10123)를 갖는 제1 코어 도메인(1010)을 포함한다. 일례에서, 이러한 코어들은 순차적 코어들과 같은 저 전력 코어들일 수 있다. 일 실시예에서, 이들 제1 코어는 ARM Cortex A53 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1010)의 캐시 메모리(1015)에 결합된다. 또한, SoC(1000)는 제2 코어 도메인(1020)을 포함한다. 도 10의 예시에서, 제2 코어 도메인(1020)은 복수의 제2 코어(10220-10223)를 갖는다. 일례에서, 이들 코어는 제1 코어들(1012)보다 전력 소비가 큰 코어들일 수 있다. 실시예에서, 제2 코어들은 비순차적 코어들일 수 있으며, 이것들은 ARM Cortex A57 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1020)의 캐시 메모리(1025)에 결합된다. 도 10에 도시된 예는 각각의 도메인에 4개의 코어를 포함하고 있지만, 다른 예들에서는 주어진 도메인에 더 많거나 더 적은 코어들이 제공될 수 있다는 점을 이해해야 한다는 것을 유의한다.
도 10을 더 참조하면, 예를 들어, 코어 도메인들(1010 및 1020)의 하나 이상의 코어에 의해 제공되는, 그래픽 작업부하들을 독립적으로 실행하도록 구성되는 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 그래픽 도메인(1030)도 제공된다. 일례로서, GPU 도메인(1030)은 그래픽 및 디스플레이 렌더링 동작들을 제공하는 것에 추가하여 다양한 화면 크기를 위한 디스플레이 지원을 제공하기 위해 사용될 수 있다.
보이는 바와 같이, 다양한 도메인들은, 실시예에서, 통합된 메모리 컨트롤러(1050)에 다음으로 결합되는 캐시 코히어런트 인터커넥트 패브릭일 수 있는 코히어런트 인터커넥트(1040)에 결합된다. 코히어런트 인터커넥트(1040)는, 일부 예들에서, L3 캐시와 같은 공유 캐시 메모리를 포함할 수 있다. 실시예에서, 메모리 컨트롤러(1050)는 DRAM(도 10에서는 예시의 용이함을 위해 도시되지 않음)의 다중 채널과 같은 오프-칩 메모리와의 다중의 통신 채널을 제공하는 다이렉트 메모리 컨트롤러일 수 있다.
다른 예들에서, 코어 도메인들의 수는 변할 수 있다. 예를 들어, 모바일 컴퓨팅 디바이스에 통합하기에 적합한 저 전력 SoC의 경우, 도 10에 도시된 바와 같은 제한된 수의 코어 도메인이 존재할 수 있다. 또한, 이러한 저 전력 SoC들에서, 고 전력 코어들을 포함하는 코어 도메인(1020)은 더 적은 수의 그러한 코어들을 가질 수 있다. 예를 들어, 일 구현에서, 2개의 코어(1022)는 감소된 전력 소비 레벨들에서의 동작을 가능하게 하도록 제공될 수 있다. 추가적으로, 상이한 코어 도메인들이 또한 인터럽트 컨트롤러에 결합되어 상이한 도메인들 간에 작업부하들을 동적으로 스와핑하는 것을 가능하게 할 수 있다.
또 다른 실시예들에서, SoC가 데스크톱들, 서버들, 고성능 컴퓨팅 시스템들, 기지국들 등과 같은 다른 컴퓨팅 디바이스들에 통합하기 위해 보다 높은 성능(및 전력) 레벨들로 스케일링될 수 있다는 점에서, 더 많은 수의 코어 도메인뿐만 아니라 추가적인 선택적 IP 로직이 존재할 수 있다. 하나의 그러한 예로서, 각각이 주어진 수의 비순차적 코어를 갖는 4개의 코어 도메인이 제공될 수 있다. 또한, 선택적 GPU 지원(이것은 예로서 GPGPU의 형태를 취할 수 있음)에 더하여, 특정 기능들(예를 들어, 웹 서빙, 네트워크 처리, 스위칭 등)에 대해 최적화된 하드웨어 지원을 제공하는 하나 이상의 가속기가 또한 제공될 수 있다. 또한, 이러한 가속기들을 오프-칩 컴포넌트들에 결합하기 위한 입/출력 인터페이스가 존재할 수 있다.
이제 도 11을 참조하면, 다른 예시적인 SoC의 블록도가 도시되어 있다. 도 11의 실시예에서, SoC(1100)는 멀티미디어 애플리케이션들, 통신 및 다른 기능들에 대해 높은 성능을 가능하게 하는 다양한 회로를 포함할 수 있다. 이와 같이, SoC(1100)는 스마트폰들, 태블릿 컴퓨터들, 스마트 TV들 등과 같은 매우 다양한 휴대용 및 기타 디바이스들에 통합하기에 적합하다. 도시된 예에서, SoC(1100)는 CPU(central processor unit) 도메인(1110)을 포함한다. 실시예에서, 복수의 개별 프로세서 코어가 CPU 도메인(1110)에 존재할 수 있다. 일례로서, CPU 도메인(1110)은 4개의 멀티스레드 코어를 갖는 쿼드 코어 프로세서일 수 있다. 이러한 프로세서들은 동종 또는 이종 프로세서들, 예를 들어, 저 전력 및 고 전력 프로세서 코어들의 혼합일 수 있다.
다음으로, 하나 이상의 GPU에서 진보된 그래픽 처리를 수행하여 그래픽을 다루고 API들을 계산하는 GPU 도메인(1120)이 제공된다. DSP 유닛(1130)은 멀티미디어 명령어들의 실행 동안 발생할 수 있는 진보된 계산들 이외에, 음악 재생, 오디오/비디오 등과 같은 저 전력 멀티미디어 애플리케이션을 다루기 위한 하나 이상의 저 전력 DSP를 제공할 수 있다. 다음으로, 통신 유닛(1140)은 셀룰러 통신들(3G/4G LTE를 포함함), BluetoothTM, IEEE 802.11 등과 같은 무선 로컬 영역 프로토콜들과 같은 다양한 무선 프로토콜들을 통해 접속성(connectivity)을 제공하기 위한 다양한 컴포넌트들을 포함할 수 있다.
또한, 멀티미디어 프로세서(1150)는 사용자 제스처들의 처리를 포함하여, 고해상도 비디오 및 오디오 콘텐츠의 캡처 및 재생을 수행하기 위해 사용될 수 있다. 센서 유닛(1160)은 주어진 플랫폼에 존재하는 다양한 오프-칩 센서들과 인터페이싱하기 위한 복수의 센서 및/또는 센서 컨트롤러를 포함할 수 있다. 이미지 신호 프로세서(1170)는 하나 이상의 개별 ISP를 구비하여 스틸 카메라 및 비디오 카메라를 포함하는 플랫폼의 하나 이상의 카메라로부터의 캡처된 콘텐츠에 관한 이미지 처리를 수행할 수 있다.
디스플레이 프로세서(1180)는 그러한 디스플레이 상에서의 재생을 위해 콘텐츠를 무선으로 통신하는 능력을 포함하여, 주어진 픽셀 밀도의 고해상도 디스플레이에의 접속에 대한 지원을 제공할 수 있다. 또한, 로케이션 유닛(1190)은 GPS 수신기로서 사용하여 획득된 매우 정확한 위치 설정 정보를 애플리케이션들에 제공하기 위해 다중 GPS 콘스텔레이션(constellation)에 대한 지원을 갖는 그러한 GPS 수신기를 포함할 수 있다. 도 11의 예에서는 이러한 특정 세트의 컴포넌트가 도시되었지만, 다양한 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 12를 참조하면, 실시예들이 사용될 수 있는 예시적인 시스템의 블록도가 도시되어 있다. 보이는 바와 같이, 시스템(1200)은 스마트폰 또는 다른 무선 통신기일 수 있다. 기저대역 프로세서(1205)는 시스템으로부터 송신되거나 시스템에 의해 수신되는 통신 신호에 대해 다양한 신호 처리를 수행하도록 구성된다. 다음으로, 기저대역 프로세서(1205)는 많은 잘 알려진 소셜 미디어 및 멀티미디어 앱들과 같은 사용자 애플리케이션들에 더하여 OS 및 다른 시스템 소프트웨어를 실행하는 시스템의 메인 CPU일 수 있는 애플리케이션 프로세서(1210)에 결합된다. 애플리케이션 프로세서(1210)는 디바이스에 대한 다양한 다른 컴퓨팅 동작들을 수행하고 본 명세서에 설명된 전력 관리 기법들을 수행하도록 추가로 구성될 수 있다.
다음으로, 애플리케이션 프로세서(1210)는 사용자 인터페이스/디스플레이(1220), 예를 들어, 터치 스크린 디스플레이에 결합될 수 있다. 게다가, 애플리케이션 프로세서(1210)는 비휘발성 메모리, 즉 플래시 메모리(1230) 및 시스템 메모리, 즉 DRAM(dynamic random access memory)(1235)을 포함하는 메모리 시스템에 결합될 수 있다. 추가로 보이는 바와 같이, 애플리케이션 프로세서(1210)는 또한 비디오 및/또는 스틸 이미지들을 기록할 수 있는 하나 이상의 이미지 캡처 디바이스와 같은 캡처 디바이스(1240)에 추가로 결합된다.
여전히 도 12를 참조하면, 가입자 아이덴티티 모듈 및 가능하게는 보안 저장 및 암호 프로세서를 포함하는 UICC(universal integrated circuit card)(1240)가 또한 애플리케이션 프로세서(1210)에 결합된다. 시스템(1200)은 애플리케이션 프로세서(1210)에 결합될 수 있는 보안 프로세서(1250)를 추가로 포함할 수 있다. 복수의 센서(1225)가 애플리케이션 프로세서(1210)에 결합되어 가속도계 및 다른 환경 정보와 같은 다양한 감지된 정보의 입력을 가능하게 할 수 있다. 오디오 출력 디바이스(1295)는 예를 들어, 음성 통신들, 오디오 데이터의 재생 또는 스트리밍 등의 형태로 사운드를 출력하기 위한 인터페이스를 제공할 수 있다.
추가로 예시되는 것처럼, NFC(near field communication) 안테나(1265)를 통해 NFC 근접 장(near field)으로 통신하는 NFC 비접촉 인터페이스(1260)가 제공된다. 도 12에는 별도의 안테나들이 도시되어 있지만, 일부 구현들에서, 하나의 안테나 또는 상이한 안테나들의 세트가 제공되어 다양한 무선 기능을 가능하게 할 수 있다는 점을 이해해야 한다.
PMIC(1215)가 플랫폼 레벨 전력 관리를 수행하기 위해 애플리케이션 프로세서(1210)에 결합된다. 이를 위해, PMIC(1215)는 원하는 대로 특정의 저 전력 상태들로 진입하기 위해 애플리케이션 프로세서(1210)에 전력 관리 요청을 발행할 수 있다. 더욱이, 플랫폼 제약들에 기초하여, PMIC(1215)는 또한 시스템(1200)의 다른 컴포넌트들의 전력 레벨을 제어할 수 있다.
통신이 송신 및 수신될 수 있게 하기 위해, 다양한 회로가 기저대역 프로세서(1205)와 안테나(1290) 사이에 결합될 수 있다. 구체적으로, RF(radio frequency) 송수신기(1270) 및 WLAN(wireless local area network) 송수신기(1275)가 존재할 수 있다. 일반적으로, RF 송수신기(1270)는 CDMA(code division multiple access), GSM(global system for mobile communication), LTE(long term evolution), 또는 다른 프로토콜에 따른 것과 같이 3G 또는 4G 무선 통신 프로토콜과 같은 주어진 무선 통신 프로토콜에 따라 무선 데이터 및 호출을 수신하고 송신하기 위해 사용될 수 있다. 또한, GPS 센서(1280)가 존재할 수 있다. 무선 신호들, 예를 들어, AM/FM 및 다른 신호들의 수신 또는 송신과 같은 다른 무선 통신이 또한 제공될 수 있다. 또한, WLAN 송수신기(1275)를 통해, 로컬 무선 통신이 또한 실현될 수 있다.
이제 도 13을 참조하면, 실시예들이 사용될 수 있는 또 다른 예시적인 시스템의 블록도가 도시되어 있다. 도 13의 예시에서, 시스템(1300)은 태블릿 컴퓨터, 2:1 태블릿, 패블릿 또는 다른 컨버터블 또는 독립형 태블릿 시스템과 같은 모바일 저 전력 시스템일 수 있다. 예시된 바와 같이, SoC(1310)가 존재하고, 디바이스를 위한 애플리케이션 프로세서로서 동작하고 본 명세서에 설명된 전력 관리 기법들을 수행하도록 구성될 수 있다.
다양한 디바이스들이 SoC(1310)에 결합될 수 있다. 도시된 예시에서, 메모리 서브시스템은 SoC(1310)에 결합되는 플래시 메모리(1340) 및 DRAM(1345)을 포함한다. 또한, 터치 패널(1320)이 SoC(1310)에 결합되어, 터치 패널(1320)의 디스플레이 상에 가상 키보드의 제공을 포함하는, 터치를 통한 디스플레이 능력 및 사용자 입력을 제공한다. 유선 네트워크 접속성을 제공하기 위해, SoC(1310)는 이더넷 인터페이스(1330)에 결합된다. 주변기기 허브(1325)가 SoC(1310)에 결합되어, 다양한 포트들 또는 다른 커넥터들 중 임의의 것에 의해 시스템(1300)에 결합될 수 있는 것과 같이, 다양한 주변기기 디바이스들과 인터페이싱할 수 있게 한다.
SoC(1310) 내의 내부 전력 관리 회로 및 기능성에 추가하여, PMIC(1380)가 SoC(1310)에 결합되어, 예를 들어, 시스템이 배터리(1390)에 의해 전력을 공급받는지 또는 AC 어댑터(1395)를 통해 AC 전력을 공급받는지에 기초하여, 플랫폼 기반 전력 관리를 제공한다. 이 전력 소스 기반 전력 관리에 추가하여, PMIC(1380)는 환경 및 사용 조건들에 기초하여 플랫폼 전력 관리 활동들을 추가로 수행할 수 있다. 또한, PMIC(1380)는 제어 및 상태 정보를 SoC(1310)에 통신하여 SoC(1310) 내에서 다양한 전력 관리 활동들을 야기할 수 있다.
여전히 도 13을 참조하면, 무선 능력들을 제공하기 위해, WLAN 유닛(1350)은 SoC(1310)에 그리고 다음으로 안테나(1355)에 결합된다. 다양한 구현에서, WLAN 유닛(1350)은 하나 이상의 무선 프로토콜에 따른 통신을 제공할 수 있다.
추가로 예시된 바와 같이, 복수의 센서(1360)가 SoC(1310)에 결합될 수 있다. 이러한 센서들은 사용자 제스처 센서들을 포함하여 다양한 가속도계, 환경 및 기타 센서들을 포함할 수 있다. 최종적으로, 오디오 코덱(1365)이 SoC(1310)에 결합되어 오디오 출력 디바이스(1370)에 인터페이스를 제공한다. 물론, 도 13에는 이 특별한 구현이 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 점을 이해해야 한다.
이제 도 14를 참조하면, 노트북, UltrabookTM 또는 다른 소형 폼 팩터 시스템과 같은 대표적인 컴퓨터 시스템의 블록도가 도시되어 있다. 프로세서(1410)는, 일 실시예에서, 마이크로프로세서, 멀티코어 프로세서, 멀티스레드 프로세서, 초 저전압 프로세서, 내장형 프로세서, 또는 기타 공지된 처리 요소를 포함한다. 예시된 구현에서, 프로세서(1410)는 시스템(1400)의 많은 다양한 컴포넌트들과의 통신을 위한 메인 처리 유닛 및 중앙 허브로서 역할한다. 일례로서, 프로세서(1400)는 SoC로서 구현된다.
프로세서(1410)는, 일 실시예에서, 시스템 메모리(1415)와 통신한다. 예시적인 예로서, 시스템 메모리(1415)는 주어진 양의 시스템 메모리를 제공하기 위해 다중의 메모리 디바이스 또는 모듈을 통해 구현된다.
데이터, 애플리케이션들, 하나 이상의 운영 체제 등과 같은 정보의 영구 저장을 제공하기 위해, 대용량 스토리지(1420)도 프로세서(1410)에 결합될 수 있다. 다양한 실시예들에서, 더 얇고 더 가벼운 시스템 설계를 가능하게 하는 것은 물론이고 시스템 반응성을 향상시키기 위해, 대용량 스토리지는 SSD를 통해 구현될 수 있거나, 또는 대용량 스토리지는 전력 차단 이벤트들 동안에 콘텍스트 상태와 기타 그런 정보의 비휘발성 저장을 가능하게 하여 시스템 활동들의 재개시 시에 빠른 기동이 이루어질 수 있도록 하는 SSD 캐시로서 역할하는 더 작은 용량의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 주로 구현될 수 있다. 도 14에 또한 도시된 바와 같이, 플래시 디바이스(1422)는, 예를 들어, SPI(serial peripheral interface)를 통해 프로세서(1410)에 결합될 수 있다. 이 플래시 디바이스는, BIOS(basic input/output software)뿐만 아니라 시스템의 다른 펌웨어를 포함하는 시스템 소프트웨어의 비휘발성 저장을 제공할 수 있다.
다양한 입/출력(I/O) 디바이스들이 시스템(1400) 내에 존재할 수 있다. 구체적으로, 도 14의 실시예에서, 터치 스크린(1425)을 추가로 제공하는 고해상도 LCD 또는 LED 패널일 수 있는 디스플레이(1424)가 도시되어 있다. 일 실시예에서, 디스플레이(1424)는 고성능 그래픽 인터커넥트로서 구현될 수 있는 디스플레이 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 터치스크린(1425)은 실시예에서, I2C 인터커넥트일 수 있는 또 다른 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 추가로 도시된 바와 같이, 터치스크린(1425)에 더하여, 터치를 통한 사용자 입력은 터치 패드(1430)를 통해서도 발생할 수 있으며, 이 터치 패드는 섀시 내에 구성될 수 있고 그리고 터치스크린(1425)과 동일한 I2C 인터커넥트에 또한 결합될 수 있다.
인지 컴퓨팅 및 다른 목적들을 위해, 다양한 센서들이 시스템 내에 존재할 수 있으며, 상이한 방식들로 프로세서(1410)에 결합될 수 있다. 특정 관성 및 환경 센서들은 센서 허브(1440)를 통해, 예를 들어, I2C 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 도시된 실시예에서, 이러한 센서들은, 가속도계(1441), ALS(ambient light sensor)(1442), 나침반(1443) 및 자이로스코프(1444)를 포함할 수 있다. 다른 환경 센서들은, 일부 실시예들에서, SMBus(system management bus) 버스를 통해 프로세서(1410)에 결합되는 하나 이상의 열 센서(1446)를 포함할 수 있다.
도 14에서 또한 보이는 바와 같이, 다양한 주변기기 디바이스들이 LPC(low pin count) 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도시된 실시예에서, 다양한 컴포넌트들이 내장형 컨트롤러(1435)를 통해 결합될 수 있다. 이러한 컴포넌트들은 키보드(1436)(예를 들어, PS2 인터페이스를 통해 결합됨), 팬(1437), 및 열 센서(1439)를 포함할 수 있다. 일부 실시예들에서, 터치 패드(1430)는 PS2 인터페이스를 통해 EC(1435)에도 결합될 수 있다. 또한, TPM(trusted platform module)(1438)과 같은 보안 프로세서가 또한 이 LPC 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다.
시스템(1400)은, 무선으로 하는 것을 포함하여, 다양한 방식으로 외부 디바이스들과 통신할 수 있다. 도 14에 도시된 실시예에서, 각각이 특정 무선 통신 프로토콜을 위해 구성된 무선 장치(radio)에 대응할 수 있는 다양한 무선 모듈들이 존재한다. 근접 장(near field)과 같은 근거리에서의 무선 통신을 위한 하나의 방식은, 일 실시예에서, SMBus를 통해 프로세서(1410)와 통신할 수 있는 NFC 유닛(1445)을 통해서일 수 있다. 이 NFC 유닛(1445)을 통해, 서로 매우 근접한 디바이스들이 통신할 수 있다는 점에 유의한다.
도 14에서 추가로 보이는 바와 같이, 추가적인 무선 유닛들이 WLAN 유닛(1450) 및 블루투스 유닛(1452)을 포함하는 다른 근거리 무선 엔진들을 포함할 수 있다. WLAN 유닛(1450)을 사용하여, Wi-FiTM 통신들이 실현될 수 있는 한편, 블루투스 유닛(1452)을 통해, 근거리 BluetoothTM 통신들이 발생할 수 있다. 이러한 유닛들은 주어진 링크를 통해 프로세서(1410)와 통신할 수 있다.
또한, 예를 들어, 셀룰러 또는 기타의 무선 광역 프로토콜에 따른 무선 광역 통신은 다음으로 SIM(subscriber identity module)(1457)에 결합될 수 있는 WWAN 유닛(1456)을 통해 발생할 수 있다. 또한, 로케이션 정보의 수신과 사용을 가능하게 하기 위해, GPS 모듈(1455)이 또한 존재할 수 있다. 도 14에 도시된 실시예에서, WWAN 유닛(1456) 및 카메라 모듈(1454)과 같은 통합된 캡처 디바이스가 주어진 링크를 통해 통신할 수 있다는 점에 유의한다.
통합된 카메라 모듈(1454)이 리드(lid)에 통합될 수 있다. 오디오 입력들 및 출력들을 제공하기 위해, HDA(high definition audio) 링크를 통해 프로세서(1410)에 결합될 수 있는 DSP(digital signal processor)(1460)를 통해 오디오 프로세서가 구현될 수 있다. 유사하게, DSP(1460)는 통합된 CODEC(coder/decoder) 및 증폭기(1462)와 통신할 수 있는데, 이것은 섀시 내에 구현될 수 있는 출력 스피커들(1463)에 다음으로 결합될 수 있다. 유사하게, 증폭기 및 CODEC(1462)는, 실시예에서 시스템 내의 다양한 동작들의 음성 활성화 제어를 가능케 하기 위해 고품질 오디오 입력들을 제공하는 (디지털 마이크로폰 어레이와 같은) 이중 어레이 마이크로폰들을 통해 구현될 수 있는 마이크로폰(1465)으로부터 오디오 입력들을 수신하도록 결합될 수 있다. 오디오 출력들은 증폭기/CODEC(1462)으로부터 헤드폰 잭(1464)으로 제공될 수 있다는 점에 또한 유의한다. 도 14의 실시예에서 이러한 특정 컴포넌트들로 도시되었지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 점을 이해해야 한다.
실시예들이 많은 상이한 시스템 타입들에서 구현될 수 있다. 이제 도 15를 참조하면, 본 발명의 실시예에 따른 시스템의 블록도가 도시되어 있다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트-투-포인트 인터커넥트 시스템이고, 포인트-투-포인트 인터커넥트(1550)를 통해 결합되는 제1 프로세서(1570) 및 제2 프로세서(1580)를 포함한다. 도 15에 도시된 바와 같이, 프로세서들(1570 및 1580) 각각은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1574a 및 1574b) 및 프로세서 코어들(1584a 및 1584b))을 포함하는 멀티코어 프로세서일 수 있으나, 잠재적으로 더 많은 코어들이 프로세서들에 존재할 수 있다. 프로세서들 각각은 프로세서 기반 전력 관리를 수행하기 위한 PCU(1575, 1585)를 포함할 수 있으며, 본 명세서에 설명된 바와 같이, 비-추론 명령어 실행에 대한 요청에 응답하여 전력 라이선스 승인들을 수행하기 위한 라이선스 승인 회로(1559), 및 코어당 TDP 값들에 기초한 작업부하 실행을 위한 주파수 라이선스들의 사전-승인들을 포함한다.
도 15를 여전히 참조하면, 제1 프로세서(1570)는 MCH(memory controller hub)(1572) 및 P-P(point-to-point) 인터페이스들(1576 및 1578)을 추가로 포함한다. 유사하게, 제2 프로세서(1580)는 MCH(1582) 및 P-P 인터페이스들(1586 및 1588)을 포함한다. 도 15에 도시된 바와 같이, MCH들(1572 및 1582)은 프로세서들을 각자의 메모리들, 즉, 메모리(1532) 및 메모리(1534)에 결합하는데, 이 메모리들은 각자의 프로세서들에 로컬로 소속되는 시스템 메모리(예를 들어, DRAM)의 부분들일 수 있다. 제1 프로세서(1570) 및 제2 프로세서(1580)는 P-P 인터커넥트들(1562 및 1564)을 통해 제각기 칩세트(1590)에 결합될 수 있다. 도 15에 도시된 바와 같이, 칩셋(1590)은 P-P 인터페이스들(1594 및 1598)을 포함한다.
게다가, 칩셋(1590)은 인터페이스(1592)를 포함하여 P-P 인터커넥트(1539)에 의해 고성능 그래픽 엔진(1538)과 칩셋(1590)을 결합한다. 다음으로, 칩셋(1590)은 인터페이스(1596)를 통해 제1 버스(1516)에 결합될 수 있다. 도 15에 도시된 바와 같이, 다양한 입/출력(I/O) 디바이스들(1514)이, 제1 버스(1516)를 제2 버스(1520)에 결합하는 버스 브리지(1518)와 함께, 제1 버스(1516)에 결합될 수 있다. 예를 들어, 일 실시예에서 키보드/마우스(1522), 통신 디바이스들(1526), 및 코드(1530)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 데이터 스토리지 유닛(1528)을 포함하는 다양한 디바이스들이 제2 버스(1520)에 결합될 수 있다. 또한, 오디오 I/O(1524)가 제2 버스(1520)에 결합될 수 있다. 실시예들은 스마트 셀룰러 전화, 태블릿 컴퓨터, 넷북, UltrabookTM 등과 같은 모바일 디바이스들을 포함하는 다른 타입들의 시스템들에 통합될 수 있다
도 16은 실시예에 따른 동작들을 수행하도록 집적 회로를 제조하기 위해 사용될 수 있는 IP 코어 개발 시스템(1600)을 예시하는 블록도이다. IP 코어 개발 시스템(1600)은 더 큰 설계에 통합될 수 있거나 또는 전체 집적 회로(예를 들어, SoC 집적 회로)를 구성하기 위해 사용될 수 있는 모듈형의 재사용가능한 설계들을 생성하기 위해 사용될 수 있다. 설계 설비(1630)는 고급 프로그래밍 언어(예를 들어, C/C++)로 IP 코어 설계의 소프트웨어 시뮬레이션(1610)을 생성할 수 있다. 소프트웨어 시뮬레이션(1610)은 IP 코어의 거동을 설계, 테스트, 및 검증하기 위해 사용될 수 있다. 그 후 RTL(register transfer level) 설계는 시뮬레이션 모델로부터 생성되거나 합성될 수 있다. RTL 설계(1615)는, 모델링된 디지털 신호들을 사용하여 수행되는 연관된 로직을 포함하여, 하드웨어 레지스터들 사이의 디지털 신호들의 흐름을 모델링하는 집적 회로 거동의 추상화이다. RTL 설계(1615)에 추가하여, 로직 레벨 또는 트랜지스터 레벨에서의 하위 레벨 설계들이 또한 생성, 설계, 또는 합성될 수 있다. 따라서, 초기 설계 및 시뮬레이션의 특정 세부 사항은 변할 수 있다.
RTL 설계(1615) 또는 등가물은 설계 설비에 의해, HDL(hardware description language), 또는 물리적 설계 데이터의 일부 다른 표현으로 되어 있을 수 있는 하드웨어 모델(1620)에 추가로 합성될 수 있다. HDL은 IP 코어 설계를 검증하기 위해 추가로 시뮬레이트되거나 테스트될 수 있다. IP 코어 설계는 비휘발성 메모리(1640)(예를 들어, 하드 디스크, 플래시 메모리, 또는 임의의 비휘발성 저장 매체)를 사용하여 제3자 제조 설비(1665)에 전달하기 위해 저장될 수 있다. 대안적으로, IP 코어 설계는 유선 접속(1650) 또는 무선 접속(1660)을 통해 (예를 들어, 인터넷을 통해) 송신될 수 있다. 이후 제조 설비(1665)는 IP 코어 설계에 적어도 부분적으로 기초하는 집적 회로를 제조할 수 있다. 제조된 집적 회로는 본 명세서에 설명된 적어도 하나의 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
도 17을 참조하면, 본 발명의 실시예에 따른 프로세서(1700)의 블록도가 도시된다. 프로세서(1700)는 복수의 코어(17020, 1702n), 및 선택적으로 적어도 하나의 다른 계산 요소(1712), 예를 들어, 그래픽 엔진을 포함할 수 있다. 코어(17020)에 도시된 바와 같이, 각각의 코어(1702i)(i=1, n)는 실행 회로(1704i), 비순차적(OOO) 회로(1706i), 카운터 회로(1708i), 및 전류 보호(IccP) 컨트롤러(1710i)를 포함할 수 있다. 예를 들어, 코어(17020)는 실행 유닛(17040), OOO 회로 유닛(17060), 카운터 회로(17080), 및 IccP 컨트롤러(17100)를 포함한다. 프로세서(1700)는 또한 합산 회로(1732) 및 결정 회로(1734)를 포함할 수 있는 전력 관리 유닛(PMU)(1730)을 포함한다.
동작 시에, 코어들(17020, . . . , 1702n) 각각 및 계산 요소(1712)는 각각의 IccP 라이선스 요청(17360, . . . , 1736n)을 발행할 수 있다. 각각의 라이선스 요청은 코어(1702i)의 각각의 IccP 컨트롤러(1710i)(예를 들어, 코어(17020)의 IccP 컨트롤러(17100))에 의해 결정될 수 있고, 라이선스 요청은 예를 들어, 각각의 실행 유닛(1704i)(예를 들어, 코어(17020)의 실행 유닛(17040))에 의해 지정된 시간 기간 동안 실행될 명령어들의 그룹의 전력 가중치들의 합에 기초할 수 있다. 전력 가중치들의 합은 카운터 로직(1708i)에 의해 결정될 수 있다. 예를 들어, 라이선스 요청의 크기, 예를 들어, 제1 시간 기간에 실행될 실행 큐 내의 명령어 그룹을 실행하기 위해 코어(1702i)에 이용가능한 최대 전류(Icc)의 크기는 명령어들의 그룹의 전력 가중치들의 합에 기초하여 결정될 수 있다. 특정의 명령어들이, 보다 큰 폭을 갖더라도, 그 명령어 폭의 다른 명령어들과 동일한 전력 소비를 초래하지 않는다는 것이 인식되기 때문에, 이 전력 가중치들의 합이 명령어들의 명령어 폭 및 명령어들의 타입에 적어도 부분적으로 기초할 수 있다는 것을 유의한다.
코어들 각각은 Icc의 상이한 레벨과 연관된 상이한 라이선스에 대해 PMU(1730)에 요청할 수 있다. PMU(1730)는 상이한 코어들의 라이선스 요청들을 고려할 수 있고 라이선스 요청들에 따라 액션들을 결정할 수 있다. 액션들은, 예를 들어, 라이선스에 따라 코어 주파수를 변경하는 것, 보호 대역 전압을 증가시키는 것, 또는 코어에 제공되는 전력을 제한하는 다른 메커니즘을 포함할 수 있다. PMU(1730)는 코어에 의해 요청된 라이선스에 따라, 보호 대역 전압을 상승시킬지, 일부 성능을 상실할지(예를 들어, 코어 주파수를 감소시킬지), 또는 다른 액션, 또는 이들의 조합을 결정할 수 있다. PMU(1730)는 그 후 각각의 코어/계산 요소(17020-1702n, 1712)에게 코어/계산 요소의 최대 예상 전류 인출(Icc)과 연관된 그 각자의 라이선스(17380, 17381, . . , 1738n)(도 17에서, 17380-17383)를 발행할 수 있다.
예를 들어, OOO 로직(17060)은 코어(17020)의 실행 유닛(17040)에 의해 제1 시간 기간 동안 실행될 실행 큐에 있는 제1 그룹 내의 명령어들을 식별할 수 있다. OOO 로직(17060)은 제1 그룹 내의 명령어들의 표시(예를 들어, 식별 리스트)를 카운터 로직(17080)에 제공할 수 있다. 카운터 로직(17080)은 제1 그룹 내의 명령어들 각각에 대한 대응하는 전력 가중치를 (예를 들어, 일 실시예에서 실행 로직(17040)에 의해 제공될 수 있는 룩업 테이블 또는 다른 데이터 스토리지를 통해) 결정할 수 있다. 각각의 전력 가중치는 대응하는 명령어 폭에 독립적인 각자의 값을 가질 수 있다. 카운터 로직(17080)은 제1 그룹에 대한 전력 가중치들의 합을 결정할 수 있다. 카운터 로직(17080)은 전력 가중치들의 합을 IccP 컨트롤러(17100)에 제공할 수 있고, IccP 컨트롤러는 전력 가중치들의 합에 기초하여, 코어의 요청된 최대 전류(Icc)와 연관되는 IccP 라이선스 요청(17360)을 결정할 수 있고, IccP 라이선스 요청(17360)을 PMU(1730)에 전송할 수 있다. 실시예들에서, IccP 컨트롤러(1710)는 본 명세서에서 더 설명되는 바와 같이 라이선스 요청의 기초를 형성하는 하나 이상의 명령어가 추론 명령어들인 것으로 결정될 때 그러한 라이선스 요청들의 전송을 연기할 수 있다는 점에 유의한다. 여하튼, 현재 전력 라이선스 레벨을 초과하는 전력 라이선스 레벨에 대한 수신된 라이선스 요청들에 응답하여, IccP 컨트롤러(1710)는 코어(1702) 내의 명령어들의 실행을 스로틀링하기 위해 스로틀 신호를 발행하도록 구성될 수 있다.
PMU(1730)는 코어들(17020, . . . , 1702n) 각각으로부터(그리고 선택적으로 계산 요소(1712)와 같은 하나 이상의 계산 요소로부터) 각각의 IccP 라이선스 요청을 수신할 수 있고, PMU(1730)는 합산 로직(1732)과 결정 로직(1734)의 조합을 통해 코어들 및/또는 계산 요소들 각각에 대한 각각의 라이선스를 결정할 수 있다. 예를 들어, 일 실시예에서, 합산 로직(1732)은 IccP 라이선스 요청들 각각의 전류 요청들을 합산할 수 있고, 결정 로직(1734)은 코어들/계산 요소의 요청된 Icc와 PMU(1730)의 총 전류 커패시티의 합에 기초하여 각각의 라이선스(17380-1738n)를 결정할 수 있다. PMU(1730)는 각각의 코어들(17020, . . . , 1702n)에 IccP 라이선스들(17380-1738n)을 발행할 수 있고, 또한 코어들(17020, . . . , 1702n)에 대한 전력 제어 파라미터들(17400-1740n)을 결정할 수 있다. 전력 제어 파라미터들은 각각의 코어/계산 요소에 대한 각각의 코어 주파수 및/또는 보호 대역 전압을 포함할 수 있다. (예를 들어, 예상보다 높은 전류 수요로 인해) 발행된 IccP 라이선스가 큐 내의 모든 명령어들의 전력 요건들을 수용하기에 충분하지 않은 경우, IccP 컨트롤러는 예를 들어, 코어들 중 하나 이상의 프런트 엔드에 처리량이 스로틀링될 것(예를 들어, 명령어들의 실행 레이트가 감소될 것)을 표시할 수 있고, 스로틀링된 코어의 각각의 IccP 컨트롤러는 또한 더 높은 Icc를 갖는 업데이트된 라이선스에 대한 요청을 발행할 수 있다. 실시예에서, 스로틀링 및 라이선스에 대한 요청은 큐 내의 제1 명령어가 실행되기 전에 발생할 수 있다.
도 18은 본 발명의 실시예에 따른 프로세서의 블록도이다. 프로세서(1800)는 복수의 코어(18021-1802N)를 포함한다. 코어(18021)는 카운터 로직(1820), IccP 컨트롤러(1840), 비순차적(OOO) 로직(1860) 및 실행 로직(1880)뿐만 아니라, 다른 컴포넌트들(도시되지 않음)을 포함한다. 동작 시에, 카운터 로직(1820)은 N 사이클의 윈도우 내의 각각의 사이클에 대해 실행 큐에서 실행될 각각의 명령어의 표시를 OOO(1860)로부터 수신할 수 있다. 카운터 로직(1820)은, 예를 들어, 사이클에서 실행될 각각의 명령어와 연관된 대응하는 전력 가중치의 검색, 및 사이클당 검색된 전력 가중치들의 가산에 의해, 사이클당 전력 가중치들의 합을 결정할 수 있다. 주어진 사이클에 대한 전력 가중치들의 합은 IccP 컨트롤러(1840)에 전송될 수 있고, IccP 컨트롤러는 각각의 사이클에 대한 전력 가중치들의 합을 복수의 빈 중 하나로 분류할 수 있고, 각각의 빈은 임계 레벨("T") 내의 전력 범위에 대응한다. 일례로서, 5개의 빈이 도시된다. 그러나, 다른 실시예들에서, 더 많은 빈들 또는 더 적은 빈들이 있을 수 있다. 도 18에 도시된 바와 같이, 빈들은 빈(1804)(임계값 1 이하), 빈(1806)(> T1 및 ≤ T2), 빈(1808)(> T2 및 ≤ T3), 빈(1810)(> T3 및 ≤ T4), 및 빈(1812)(> T4)이다. 사이클당 전력 가중치들의 합은 적절한 빈에 배치되고, 예를 들어, 적절한 빈과 연관된 카운트는 1만큼 증가된다. IccP 컨트롤러(1840)는 구성 레지스터(1850)에 존재하는 그러한 임계 정보에 액세스할 수 있으며, 구성 레지스터(1850)는 본 명세서에서 더 설명되는 바와 같이 상이한 명령어 폭들 및 타입들의 명령어들을 실행하는 데 이용가능한 상이한 레벨들의 라이선스들에 기초하여 이러한 임계값들을 생성하기 위해 사용될 수 있다는 점에 유의한다.
N 사이클의 전력 가중치들이 합산되고 합이 적절한 빈에 배치된 후에, 결과들은 로직(1814)에서 조합된다. 실시예에서, 각각의 빈에서의 합들의 카운트는 빈의 임계 레벨과 곱해질 수 있고, N 사이클에서 명령어들의 전력 측정치를 결정하기 위해 결과들이 합산될 수 있다. 즉, 각각의 합은 빈의 단일 카운트로서 취급될 수 있다. (예를 들어, 특정 빈에 놓인 3 합은 특정 빈에 대해 3의 카운트로서 취급될 수 있는 등) 실시예에서, A 합의 카운트는 빈(1804)(T1)에 있고, B 합의 카운트는 빈(1806)(T2)에 있고, C 합의 카운트는 빈(1808)(T3)에 있고, D 합의 카운트는 빈(1810)(T4)에 있고, E 합의 카운트는 빈(1812)(T5)에 있다고 결정될 수 있고, 전력 측정치는 다음과 같이 계산될 수 있다:
전력 측정치 = (T1)(A)+(T2)(B)+(T3)(C)+(T4)(D)+(T5)(E) (수학식 1).
전력 측정치는 라이선스 선택 회로(1816)에 전송될 수 있고, 라이선스 선택 회로는 전력 측정치에 기초하여 요청할 전류 보호(IccP) 라이선스의 크기를 결정할 수 있다. 라이선스 선택 회로(1816)는 전력 제어 유닛(PCU)(1860)에 전송될 대응하는 라이선스 요청(1818)을 생성할 수 있다.
또한, 도 18에 도시된 바와 같이, IccP 컨트롤러(1840)가 라이선스 요청의 레벨이 (비교기(1819)에서 결정된 바와 같은) 전류 라이선스 레벨 미만인 것으로 결정할 때, 본 명세서에서 설명된 바와 같이, 코어(1802) 내의 명령어 실행의 스로틀링을 야기하기 위해 스로틀 신호가 OOO(1860)에 전송될 수 있다.
이제 도 19를 참조하면, 본 발명의 일 실시예에 따른 프로세서 코어의 블록도가 도시된다. 도 19에 도시된 바와 같이, 코어(1900)는 주어진 멀티코어 프로세서 또는 다른 SoC 내의 다중 처리 코어 중 하나일 수 있다. 관련 부분에서, 코어(1900)는 명령어들의 폭들 및 타입들을 포함하는, 실행을 위해 할당된 명령어들을 식별하는 회로, 및 이러한 명령어들을 실행하는 실행 회로를 포함한다. 또한, 명령어들의 폭 및 타입에 적어도 부분적으로 기초하여 명령어들의 실행을 찾기 위한 적절한 전류 라이선스를 결정하기 위한 전류 보호 제어 회로가 존재한다. 또한, 이러한 컨트롤러는 추론 명령어들의 존재를 식별하고 이러한 명령어들이 비-추론적이 될 때까지 라이선스 요청들을 보류하기 위한 회로를 포함할 수 있다.
예시된 바와 같이, 코어(1900)는, 예컨대, uop들의 형태로, 할당을 위한 인입 명령어들을 수신할 수 있는, RAT(register alias table)(1910)를 포함한다. RAT(1910)는 (이러한 명령어들 중 적어도 일부의 폭에 기초하는 상이한 디폴트 라이선스 레벨들을 포함하는) 특정 명령어 타입들에 대한 디폴트 라이선스들에 관한 정보를 저장하는 하나 이상의 구성 레지스터(1915)를 포함할 수 있다. 할당된 명령어의 폭 및 타입, 및 구성 레지스터(1915) 내의 정보에 기초하여, 그 명령어에 대한 적절한 디폴트 라이선스 레벨이 결정될 수 있다. RAT(1910)는 이 디폴트 라이선스 레벨을 전류 보호 컨트롤러(1920)에 통신할 수 있다. 또한, 실행 회로(1930)(그 자체가 다양한 실행 로직들을 포함할 수 있음)는 사이클당 실행되는 명령어들의 상대적 가중치에 관한 정보를, 실행 회로가 카운터(1940)에 제공하는 사이클 가중치로서 통신할 수 있다. 다음으로, 가중된 카운트 정보가 카운터(1940)로부터 전류 보호 컨트롤러(1920)로 제공된다.
도 19에 추가로 예시된 바와 같이, 전류 보호 컨트롤러(1920)는 바이러스 검출 회로(1922), ICC 컨트롤러(1925), 및 스로틀 컨트롤러(1928)를 포함하는 구성 컴포넌트들을 포함한다. 카운터(1940)로부터 수신된 가중된 카운트 정보에 기초하여, 바이러스 검출 회로(1922)는 전력 바이러스가 식별될 때를 결정하고 증가된 전류에 대한 요청을 ICC 컨트롤러(1925)에 발행할 수 있다. 이 정보에 적어도 부분적으로 기초하여, ICC 컨트롤러(1925)는 전력 컨트롤러가 프로세서의 전력 컨트롤러(도 19의 예시의 편의를 위해 도시되지 않음)에 전송할 라이선스 요청을 발행할 수 있다.
그러나, 하나 이상의 명령어가 추론적인 것으로 결정될 때, ICC 컨트롤러(1925)는 라이선스 요청의 전송을 연기할 수 있는데, 그 이유는 그러한 하나 이상의 명령어가 실제로 실행되지 않는 것이 가능하기 때문이다. 이러한 하나 이상의 명령어의 추론적 성질은 스로틀 컨트롤러(1928)로부터 통신될 수 있다. 전류 라이선스 승인보다 큰 주어진 라이선스 레벨에 대한 요청에 응답하여, 스로틀 컨트롤러(1928)는 (ICC 컨트롤러(1925)로부터 수신된 스로틀 요청에 응답하여) 스로틀 신호를 발행할 수 있다는 점에 유의한다. 추가로 예시된 바와 같이, ICC 컨트롤러(1925)는, 예를 들어, 전력 컨트롤러로부터 라이선스 확인응답을 추가로 수신한다. 도 19의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 20을 참조하면, 프로세서의 레지스터 에일리어스 테이블 또는 다른 비순차적 엔진에 존재할 수 있는 구성 스토리지의 블록도가 도시된다. 도 20에 예시된 바와 같이, 구성 스토리지(2000)는 복수의 레지스터(20200-2020n)로 구현될 수 있다. 각각의 그러한 레지스터는 주어진 명령어(예를 들어, uop) 타입과 연관될 수 있고, 명령어의 주어진 폭과 각각 연관된 복수의 필드를 포함할 수 있다. 더 구체적으로, 도 20에 예시된 바와 같이, 각각의 구성 레지스터(2020)는 주어진 명령어(uop)를 식별하기 위한 타입 필드(2010)를 포함하는 복수의 필드 및 그 각각이 명령어의 주어진 비트 폭과 연관되는 복수의 폭 필드(2012, 2014, 2016, 및 2018)를 포함한다. 도 20의 실시예에 예시된 바와 같이, 더 구체적으로 이러한 비트 폭들은 64 비트 내지 512 비트의 범위이다. 각각의 구성 레지스터(2020) 내의 각각의 필드는 그 비트 폭의 명령어를 적절히 실행하기 위해 적합한 전류 소비 레벨에 대응하는 디폴트 라이선스 레벨을 저장하도록 구성된다. 보다 구체적으로, 각각의 필드는 명령어의 적절한 실행을 위해 요청될 수 있는 디폴트 라이선스 레벨에 대응하는 수치 값을 저장한다. 이러한 디폴트 라이선스 레벨들은 실제 전류 레벨보다는 단순히 (예를 들어, 도 20의 예에서 0-3의 스케일 상에서의) 수치 표현들일 수 있다는 점에 유의한다. 물론, 각각의 그러한 디폴트 라이선스 레벨은 주어진 실제 전류 레벨에 대응할 수 있다.
특정 와이드(wide) 명령어들(예를 들어, 로드 및 저장 명령어들)에 대해, 최고 라이선스 레벨보다 낮은 디폴트 라이선스 레벨이 사용될 수 있다는 점에 유의한다. 또한, 이러한 더 낮은 디폴트 라이선스 레벨에서, 특정 고전력 소비 uop들, 예를 들어, 512 비트 FMA(fused multiply add) uop들이 단일 실행 유닛에서 실행되는 것이 가능할 수 있다. 그러나, 최고의 전류 라이선스가 승인되지 않는 한, 다중의 그러한 실행 유닛은 전력을 공급받지 않을 수 있다.
이제 도 21을 참조하면, 일 실시예에 따른 프로세서의 부분의 블록도가 도시된다. 도 21에 도시된 바와 같이, ICCP 컨트롤러(2140)에 결합된 레지스터 에일리어스 테이블(2160)을 포함하는 코어(2100)의 부분이 도시된다. 추가로 보이는 바와 같이, RAT(2160)는 다중 FMA(fused multiply add) 실행 회로(21650-21651)에 결합된다. 본 명세서의 실시예들에서, 디폴트로 이러한 2개의 FMA 실행 회로(2165) 중 적어도 하나는 최고 전류 라이선스 승인의 부재 시에 전력 게이팅될 수 있다. 그에 따라, 최고의 전류 라이선스 레벨 승인이 수신될 때, RAT(2160)는 FMA 회로들(21650, 1) 둘 다가 활성화되게 하고 uop들(512b uop들을 포함함)을 둘 다의 실행 회로들(각각이 주어진 실행 포트와 연관됨)에 발행하게 할 수 있다.
이제 도 22를 참조하면, 실시예에 따른 프로세서 전력 관리 기법의 흐름도가 도시된다. 도 22에 도시된 바와 같이, 방법(2200)은 OOO 엔진(2210)(일반적으로 OOO(2210))에서, 그것이 현재 승인된 전류 라이선스 레벨보다 더 높은 전류 레벨을 소비하는 것인 명령어(예를 들어, uop)를 식별할 때 개시된다. 이와 같이, OOO(2210)는 증가된 전류 라이선스에 대한 요청을 MLC(2220)에 발행한다. 또한, 증가된 전류 라이선스 레벨에 대한 이 요청에 응답하여, OOO(2210) 및 MLC(2220)는 증가된 라이선스 레벨의 승인까지 연장되는 스로틀링 기간에 들어갈 수 있다는 점에 유의한다. MLC(2220)가 증가된 전류 레벨에 대한 이 요청을 수신할 때, MLC(2220)가 윈도우 동안의 명령어 실행에 관한 가중치 정보에 적어도 부분적으로 기초하여 요청할 적절한 라이선스 레벨을 결정하기 위해 평가 윈도우(예를 들어, 일 실시예에서 64 사이클)를 개시한다는 것에 유의한다.
이 윈도우의 끝에서, MLC(2220)는 적절한 전류 라이선스 레벨에 대한 라이선스 요청을 전력 제어 유닛(PCU)(2230)에 발행한다. 충분한 예산이 이용가능하다고 가정하면, PCU(2230)는 MLC(2220)에서 수신되는 라이선스를 승인한다. 다음으로, MLC(2220)는, 라이선스 요청(및 이제 승인)에 의해 추구되는 더 높은 전력 레벨의 것인 명령어들(예를 들어, uop들)을 포함하는 명령어들이 추가의 스로틀링 없이 발행 및 실행될 수 있도록, 스로틀 표시의 리셋과 함께, 그 라이선스 승인을 OOO(2210)에 포워딩한다.
유사하게, 도 23은 다른 실시예에 따른 프로세서 전력 관리 기법의 다른 흐름도를 도시한다. 도 23에서, 방법(2300)은 OOO 엔진(2310), MLC(2320) 및 PCU(2330) 사이에서 유사하게 진행한다. 이 방법에서, 방법(2200)에 비해, 사이클당 가중된 명령어들의 수가 더 높은 라이선스 레벨을 요청하는 데 사용될 수 있다. 다른 양태들에서, 방법(2300)은 방법(2200)에서와 같이 진행할 수 있다.
이제, 도 24를 참조하면, 본 발명의 다른 실시예에 따른 방법에 대한 흐름도가 도시된다. 더 구체적으로, 방법(2400)은 본 명세서에 설명된 바와 같은 라이선스 요청 및 승인 프로토콜에 적어도 부분적으로 기초하여 프로세서에서 전력 제어를 수행하기 위한 방법이다. 이와 같이, 방법(2400)은 코어 및 연관된 전력 컨트롤러 내의 전류 보호 회로에 의해 수행될 수 있고, 이와 같이 하드웨어 회로, 펌웨어, 소프트웨어 및/또는 이들의 조합에 의해 수행될 수 있다.
예시된 바와 같이, 방법(2400)은 할당에서 명령어를 수신함으로써 시작한다(블록 2405). 이러한 명령어는 레지스터 에일리어스 테이블과 같은 비순차적 엔진에서 수신될 수 있다. 이 명령어에 대한 전력 라이선스 레벨은 RAT의 하나 이상의 구성 레지스터 내에 구현될 수 있는 전력 라이선스 테이블에 대한 액세스에 기초하여 결정될 수 있다. 이어서, 다이아몬드 2415에서, 코어가 적어도 이 결정된 전력 라이선스 레벨에서 동작하고 있는지가 결정된다. 그렇다면, 명령어는 실행을 위해 주어진 실행 유닛에 제공된다(블록 2420).
그렇지 않고 코어가 요청된 전력 라이선스 레벨에서 동작하고 있지 않다고 결정되는 경우, 블록(2425)에서 코어 동작이 스로틀링될 수 있다. 그에 추가하여, 블록(2430)에서, 코어 활동을 분석하여 적절한 전력 라이선스 레벨을 결정하기 위해 평가 윈도우가 열릴 수 있다. 이 윈도우 동안, 활동 정보가 수집될 수 있다(블록 2435). 이러한 활동 정보는 각각의 사이클에서 실행되는 명령어들의 수 및 폭(및 타입)의 표시와 함께, 사이클 기준으로 획득될 수 있다. 다이아몬드 2440에서 윈도우가 완료되었다고 결정된 후(예시적인 실시예에서 64 사이클일 수 있음), 윈도우의 활동 정보에 기초하여 전력 라이선스 레벨이 결정될 수 있다(블록 2445). 예를 들어, 전류 보호 컨트롤러는, 예를 들어, 주어진 전력 라이선스 레벨과 각각 연관된 임계값들의 세트를 참조하여, 적절한 전력 레벨을 식별할 수 있다.
도 24를 계속 참조하면, 다음으로 (증가된 전력 라이선스 레벨을 트리거했던) 명령어가 추론적인지가 결정된다(다이아몬드 2450). 그렇다면, 다음으로 전류 스로틀 지속기간이 주어진 스로틀 임계값을 초과하는지가 결정된다(다이아몬드 2455). 그렇지 않다면, 전력 컨트롤러에 대한 라이선스 요청의 발행이 연기될 수 있다(블록 2460). 명령어가 더 이상 추론적이지 않거나 스로틀 지속기간이 임계 지속기간을 초과한다고 결정될 때, 블록 2470에서, 결정된 전력 라이선스 레벨에 대한 라이선스 요청이 전력 컨트롤러에 전송된다. (다이아몬드 2480에서) 이 라이선스 승인이 수신되는 것으로 결정될 때, 제어는 명령어가 실행을 위해 제공되는 블록 2420으로 넘어간다. 도 24의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제, 도 25를 참조하면, 본 발명의 다른 실시예에 따른 방법에 대한 흐름도가 도시된다. 도 25에 도시된 바와 같이, 방법(2500)은 코어 및 연관된 전력 컨트롤러 내의 전류 보호 회로에 의해 수행될 수 있고, 이와 같이 하드웨어 회로, 펌웨어, 소프트웨어 및/또는 이들의 조합에 의해 수행될 수 있다.
예시된 바와 같이, 방법(2500)은 할당에서 명령어(예를 들어, uop)를 수신함으로써 시작한다(블록 2505). 이러한 명령어는 레지스터 에일리어스 테이블 또는 다른 비순차적 엔진에서 수신될 수 있다. 다음으로, 다이아몬드 2510에서 명령어 폭이 (예시적인 실시예에서 64 비트일 수 있는) 제1 임계 폭을 갖는지가 결정된다. 그렇다면, 명령어는 제1 전력 레벨 명령어(예를 들어, 최저 전력 레벨 명령어)로서 식별될 수 있고, 따라서 최저 전력 라이선스 레벨이 이 명령어의 실행을 위해 충분하다(블록 2515). 대신에, 다이아몬드 2520에서 명령어 폭이 제2 임계 폭(실시예에서 128 비트일 수 있음)인 것으로 결정되는 경우, 다음으로 (다이아몬드 2525에서) 명령어가 산술 명령어인지가 결정된다. 그러한 경우, 명령어는 제2 전력 라이선스 레벨에 대응할 수 있는 제2 전력 레벨 명령어로서 식별된다(블록 2530). 그렇지 않고 명령어가 산술 명령어가 아닌 경우(예를 들어, 로드 또는 저장 명령어인 경우), 제어는 명령어가 제1 전력 레벨 명령어로서 식별될 수 있는 블록 2535로 넘어가고 따라서 최저 전력 라이선스 레벨이 이 명령어의 실행에 충분하다(블록 2535).
여전히 도 25를 참조하면, 제어는 명령어 폭이 제3 임계값 미만인지를 결정하기 위해 다이아몬드 2520로부터 다이아몬드 2540으로 넘어간다. 만일 그렇다면, 다음으로 (다이아몬드 2550에서) 명령어가 산술 명령어인지가 결정된다. 그렇지 않다면, 명령어는 제2 전력 라이선스 레벨에 대응하는 제2 전력 레벨 명령어로서 식별된다(블록 2560). 그렇지 않고 명령어가 산술 명령어인 경우, 제어는 명령어가 (제1 및 제2 전력 레벨들보다 큰) 제3 전력 레벨 명령어로서 식별될 수 있는 블록 2565로 넘어간다(블록 2565).
마지막으로, 명령어 폭이 제3 임계값을 초과하는 경우, 제어는 다이아몬드 2570으로 넘어가고, 명령어가 산술 명령어인지가 결정된다. 그렇다면, 명령어는 제4 최상위 레벨 명령어로서 식별된다(블록 2580). 그렇지 않고 명령어가 산술 명령어가 아닌 경우, 제어는 명령어가 제2 전력 레벨 명령어로서 식별될 수 있는 블록 2575로 넘어간다. 따라서, 실시예들에서, 명령어 폭 및 타입 둘 다는 적절한 전력 라이선스 레벨을 결정하는 데 고려되어, 더 낮은 전력 레벨들에서 그리고 감소된 레이턴시로 비-산술 와이드 명령어들을 실행하는 능력을 실현할 수 있는데, 그 이유는 이러한 명령어들에 대해 스로틀링 및 증가된 라이선스 협상이 회피될 수 있기 때문이다. 도 25의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
전술한 바와 같이, 코어 회로는 특정 명령어 타입들을 실행하기 전에 전력 라이선스 승인들을 요청할 수 있다. 이러한 배열은 비교적 적은 수의 높은 전력형 명령어들에 대해 높은 전력이 필요할 때 더 낮은 전력 동작을 허용하기에 적합하지만, 그러한 라이선스들을 찾는 데 일부 오버헤드 및 레이턴시가 발생할 수 있다(그리고, 이는 위에서 논의된 바와 같이, 적어도 특정 시간 기간들 동안 스로틀링을 초래할 수 있다). 이와 같이, 실시예들은, 작업부하가 높은 전력 소비 명령어들을 포함할 때에도, 보장된 동작 주파수에서 작업부하의 동작을 보장하기 위해 주파수 라이선스의 사전-승인으로서 작용하는 구성가능 열 설계 전력(TDP) 레벨로, (예를 들어, 코어당 기준으로) 비교적 미세한 입도(fine-grained) 레벨로, 프로세서를 추가로 구성할 수 있다. 또한, 이러한 배열로, 이러한 고전력 명령어들을 실제로 실행할 코어들만이 더 낮은 구성가능 TDP 값(및 따라서 대응하는 더 낮은 보장된 동작 주파수)을 제공받을 수 있어, 다른 코어들은 더 높은 구성가능 TDP 레벨들(및 따라서 더 높은 대응하는 보장된 동작 주파수들)에서 이러한 더 높은 전력 소비 명령어들이 없는 작업부하들을 실행할 수 있다.
즉, 프로세서에서 이용가능한 하나의 성능 상태는 P1 성능 상태라고도 지칭되는 보장된 성능 상태이며, 이는 다양한 작업 부하들로 일관된 성능을 보장하기 위해 보장된 동작 주파수를 제공한다. 그러나, 증가된 작업부하 수요들에 기초한 예외들은 이 결정론으로부터의 편차들을 야기하여, 지터 및 불규칙한 전력 관리 상태 변화들을 초래할 수 있다. 그러한 비-결정론에 대한 하나의 특정 예외는 특정 벡터 명령어들과 같은 고 전력형 계산 집약적 명령어들의 실행이다.
실시예들에서, 주어진 전력 예산에 기초하여, 변화하는 작업부하에 일관되고 결정적인 거동을 제공하기 위해, 구성가능 TDP 설정에 대한 코어당 구성 파라미터가 실현될 수 있다. 더 구체적으로, 실시예들은 스케줄러가 주어진 프로세서 코어 또는 다른 처리 회로에 대한 동적 구성가능 TDP 값의 저장을 가능하게 하는 정보를 제공할 수 있는 하나 이상의 구성 레지스터를 제공할 수 있다. 본 발명의 범위는 이와 관련하여 제한되지 않지만, 예들로서 그러한 스케줄러는 코어들 또는 다른 처리 회로들에 스케줄링될 작업부하들에 관한 정보를 갖는 운영 체제 스케줄러 및/또는 작업부하 스케줄러일 수 있다.
이러한 구성 레지스터들은, 코어가 이 구성가능 TDP 값을 준수함으로써 결정론적 방식으로 작업부하를 실행할 수 있게 하기 위해, 특정 코어에 대한 작업부하의 스케줄링 동안과 같이, 동적으로 스케줄링 정보에 적어도 부분적으로 기초하여 업데이트될 수 있다. 스케줄러는, 런타임 동안, 스케줄링 정보를 제공하여 이러한 구성 레지스터들에 대한 업데이트를 야기할 수 있다. 실시예에서, 구성 레지스터들은 하나 이상의 모델 특정 레지스터(MSR)로서 구현될 수 있다. 이러한 방식으로, 주파수 라이선스의 사전-승인은 주어진 코어 상의 주어진 작업부하의 실행 전에 발생할 수 있다. 그리고 스케줄러는 다음 작업부하에 대한 그러한 구성가능 TDP 값에 대한 변경을 동적으로 트리거링하여, 따라서 이 다음 작업부하에 대한 사전-승인 주파수 라이선스를 제공할 수 있다는 점에 유의한다. 실시예들에서, 이러한 코어당 구성가능 TDP 배열은 예를 들어, 주어진 CPUID 레지스터와 같은 프로세서 식별자 레지스터 내의 플래그 설정에 의해 스케줄러들 및 다른 엔티티들에 노출될 수 있다.
대조적으로, 전형적인 프로세서들에서, 예를 들어, BIOS(basic input/output system)에 의해, 시스템의 사전-부트 동안 설정되는 프로세서-와이드 단일 TDP 설정이 이용가능하다. 이러한 종래의 배열에서, 프로세서-와이드 단일 TDP 값에 대한 임의의 변경은 플랫폼의 리셋을 요구하며, 이는 바람직하지 않게 레이턴시 및 복잡성을 증가시킨다. 이러한 전형적인 배열들에서, 상이한 타입들의 애플리케이션들이 프로세서 상에서 실행되는 경우, 이러한 부트-타임 플랫폼-와이드 설정은, AVX(advanced vector extension) 명령어들(AVX2 및 AVX-512 등) 및 SSE(streaming SIMD extension) 명령어들과 같은 추가적인 ISA 명령어들 등을 포함하는 다양한 벡터 명령어들과 같은, 고-전력형 명령어들을 사용하는 다양한 애플리케이션들의 성능에 해로울 수 있다.
그 결과, 실시예들은 런타임 동안 코어당 주파수 라이선스 승인들에 의해 벡터-기반 및 비벡터-기반 명령어들 둘 다를 사용하는 이종 작업부하들에 대한 성능 개선들을 제공할 수 있다. 이러한 런타임 제어는 작업부하들에 기초한 사전-승인 주파수 라이선스들이 특정 코어 상에서 실행될 수 있게 하기 위해 스케줄러들에 노출된 하나 이상의 구성 레지스터를 사용하여 실현될 수 있다. 이러한 방식으로, 클라우드-기반 배치들에서 전형적일 수 있는 이종 작업부하들은 복잡한 실시간 작업부하들이 더 높은 성능 레벨들에서 비-실시간 작업부하들과 공존하는 것을 허용하는 방식으로 실행될 수 있다.
다양한 실시예들에서, 스케줄러들은 스케줄링 그룹에 존재하는 명령어들에 대한 주어진 전력 레벨의 형태로 스케줄링 정보를 제공할 수 있다. 이러한 전력 레벨 정보는 상이한 형태들을 취할 수 있지만, 일부 경우들에서, 스케줄링 그룹에 존재하는 명령어의 타입 및 폭에 따라, 스케줄러는 다중의 이러한 전력 레벨의 하나 이상의 전력 레벨을 PCU 또는 다른 전력 컨트롤러에 제공할 수 있다. 다음으로, 스케줄러가 이 스케줄링 그룹을 포함하는 작업부하가 실행될 하나 이상의 코어의 표시를 추가로 제공할 수 있기 때문에, 전력 컨트롤러는 스케줄링 그룹에 대한 명령어들에 대한 최대 전력 레벨을 주어진 구성가능 TDP 값에 매핑할 수 있고, 전력 컨트롤러가 그것을 코어당 구성 레지스터에 저장할 수 있다. 그 다음, 전력 컨트롤러는 구성가능 TDP 값에 적어도 부분적으로 기초하여 보장된 동작 주파수를 결정할 수 있다. 이러한 방식으로, 스케줄링된 명령어들은 명령어들의 실행 동안 전력 라이선스 협상들에 대한 필요 없이 실행될 수 있고, 또한 스로틀링 또는 다른 조건을 회피하도록 선택되는 보장된 동작 주파수에서 동작할 수 있다.
아래의 표 1은 특정 타입들의 명령어들과 연관될 수 있는 전력 레벨들의 예시적인 세트를 나타낸다. 보이는 바와 같이, 상이한 전력 레벨들 각각은 특정 타입 및 폭의 명령어들과 연관될 수 있다. 이와 같이, 스케줄러는 스케줄링 그룹의 최대 전력 소비 명령어를 식별하고, 일 실시예에서, 스케줄링 그룹이 실행될 코어(들)의 표시와 함께, 대응하는 전력 레벨을 스케줄링 정보로서 제공할 수 있다.
표 1
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또한, 실시예들은 코어당 주파수 레벨 승인들을 제공함으로써 더 높은 성능 및 더 양호한 와트당 성능 능력을 실현할 수 있다. 또한, 전력 절감은 실행되고 있는 주어진 작업부하에 기초하여 코어당 레벨에서 실현될 수 있다. 실시예들은 또한 클라우드 오케스트레이터가 그러한 구성가능성에 적합한 특정 작업부하들을 배치하기 위한 온-디맨드(on-demand) 주파수 라이선스 승인 능력들을 갖는 타깃 플랫폼을 식별할 수 있게 하는 인터페이스를 제공한다. 본 발명의 범위는 이와 관련하여 한정되지 않지만, 그러한 작업부하들은 소프트웨어 정의(software defined) 네트워킹 작업부하들, 다른 통신 기반 작업부하들, 및 재정적 작업부하들, 고성능 컴퓨팅 등을 포함하는 다른 작업부하들을 포함할 수 있다. 예들로서, 실시예들은 상이한 구성가능 TDP 값들에서 동작하는 상이한 코어들에 대한 무선 네트워킹 작업부하의 상이한 계층들의 스케줄링을 가능하게 할 수 있다. 예를 들어, 이러한 작업부하의 물리 계층(L1) 부분은 높은 전력 소비 명령어들을 포함할 수 있고, 따라서 작업부하의 상위 계층 부분들이 스케줄링되는 다른 코어보다 더 낮은 TDP 값들로 동작하는 코어들로 스케줄링될 수 있다.
실시예들에서, 기본 보장된(base guaranteed) 동작 주파수는 구성가능한 코어 TDP 능력들에 의해 비교적 더 높게 유지될 수 있다. 즉, 전체 컴퓨팅 플랫폼이 제1 TDP 레벨로 설정되어, 다양한 코어들 또는 다른 처리 유닛들이 제1 P1 동작 주파수에서 동작하는 것을 야기할 수 있지만, AVX 작업부하들과 같은 더 높은 전류 소비 작업부하들을 실행할 하나 이상의 다른 코어는 제2의 더 낮은 TDP 레벨로 구성될 수 있다. 그 결과, 이러한 코어들은 제1 P1 동작 주파수보다 낮은 제2 P1 동작 주파수에서 동작한다. 따라서, 전체 프로세서를 이러한 제2의 더 낮은 TDP 레벨(및 제2 P1 동작 주파수)로 제한하는 대신에 개선된 성능이 실현될 수 있다. 본 명세서에서 설명되는 실시예들은 벡터 명령어들의 존재에 기초하여 사전-승인 라이선스 요청들에 기초할 수 있지만, 더 높은 전력을 소비하는 다른 작업부하들이 유사하게 스케줄러로 하여금 그러한 작업부하들을 실행하기 위해 하나 이상의 코어에 대해 더 낮은 구성된 TDP 값을 요청하게 할 수 있다는 것을 이해해야 한다.
이제 도 26을 참조하면, 본 발명의 실시예에 따른 프로세서의 블록도가 도시된다. 도 26에 도시된 바와 같이, 프로세서(2600)는 멀티코어 프로세서 또는 다른 타입의 SoC일 수 있다. 예시된 바와 같이, 프로세서(2600)는 복수의 코어(26100-2610n)를 포함한다. 상이한 구현들에서, 코어들(2610)은 동종 코어들일 수 있는 반면, 다른 경우들에서 코어들 중 적어도 일부는 서로에 대해 이종일 수 있다. 어쨌든, 그 자체가 프로세서(2600) 내에서 실행될 수 있는 스케줄러(2620)는 작업부하들을 코어들(2610)에 제공한다. 그리고 본 명세서의 실시예들에서, 스케줄러(2620)는 코어당 기준으로 구성가능 TDP 정보의 설정을 가능하게 하기 위해, 작업부하의 전력 소비 성질에 관한 스케줄링 정보를 추가로 제공할 수 있다. 이러한 방식으로, 실시예들은 코어들(2610) 상에서 실행되는 주어진 작업부하들이 결정론적 방식으로 수행되는 것을 보장할 수 있다. 즉, 작업부하가 실행되는 주어진 코어(2610)에 대해 구성가능 TDP 값을 설정하는 것에 의해, 결정론적 성능이 실현된다. 이는 따라서, 선택된 코어(2610)가, 작업부하의 실질적 결정론적 실행을 제공하기 위해 이 보장된 동작 주파수로부터의 스로틀링 또는 기타의 섭동 없이, 보장된 동작 주파수에서 동작하기 때문이다.
이를 위해, 도 26에 추가로 예시된 바와 같이, 스케줄러(2620)는 코어당 스케줄링 정보를 PCU(2630)에 제공한다. 이러한 정보는 위의 표 1에 도시된 것과 같은 전력 레벨들을 포함하거나 그에 기초할 수 있다. 예시된 바와 같이, PCU(2630)는 복수의 구성 레지스터(26320-2632n)를 포함한다. 더 구체적으로, 구성 레지스터들(2632)은 코어당 기준으로 제공될 수 있으며, 그 각각은 스케줄러(2620)로부터 수신된 스케줄링 정보에 적어도 부분적으로 기초하여 PCU에 의해 결정된 구성가능 TDP 값을 저장한다. 도 26에 추가로 도시된 바와 같이, PCU(2630)는 또한 사전-승인 주파수 라이선스 계산기(2635)를 포함한다. 실시예들에서, 주파수 계산기(2635)는, 주어진 구성가능 TDP 값 및 다른 동작 파라미터들, 테이블 정보 등에 적어도 부분적으로 기초하여, 특정 작업부하를 실행할 코어(2610)에 대한 보장된 동작 주파수를 결정할 수 있다. 따라서, 작업부하에서의 명령어들의 전력 소비 성질에 관계없이, 이러한 작업부하는 임의의 스로틀링 또는 다른 섭동 없이 코어들(2610) 상에서 실행되어, 적절한 보장된 동작 전압 및 주파수에서 결정론적 동작을 허용할 수 있다.
구체적인 예로서, 프로세서가 150와트의 공칭 TDP 레벨로 구성된다고 가정한다. 그리고, 프로세서에 대한 구성 정보에 기초하여, 이 공칭 TDP 레벨로, 이 TDP 예산 내에서 동작이 발생하는 것을 허용하는 보장된 동작 주파수는 제1 보장된 동작 주파수, 예를 들어, 2.4GHz에 있을 수 있다. 그러나, 이러한 동작 레벨에서, 작업부하가 상당한 수의 높은 전력 소비 명령어를 포함한다면, 열 한계, 전력 한계, 전류 한계 또는 다른 환경 조건 중 하나 이상에 직면할 수 있고, 이는 스로틀링 상황이 발생하게 하여, 이 보장된 동작 주파수를 감소시킬 것이다.
그 대신에, 실시예에서, 스케줄러가 작업부하가 고전력 소비 명령어들을 포함한다고 결정할 때, 스케줄러는 공칭 TDP 값보다 낮은 코어당 구성가능 TDP 값으로의 하나 이상의 구성 레지스터(2632)에서의 설정을 가능하게 하기 위해 스케줄링 정보를 PCU(2630)에 전달한다. 그리고 다음으로, 사전-승인 라이선스 주파수 계산기(2635)는 더 낮은 레벨, 예를 들어, 2.2GHz에서 보장된 동작 주파수를 결정할 수 있다. 이러한 동작 주파수 레벨에서, 작업부하는 임의의 타입의 한계에 도달하지 않고 동작할 수 있어, 스로틀링을 회피하고 결정론적 동작을 보장한다. 도 26의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
도 27은 본 발명의 다른 실시예에 따른 방법의 흐름도이다. 보다 구체적으로는, 방법(2700)은 실시예에 따른 코어당 구성가능 TDP 제어를 수행하는 방법이다. 이와 같이, 방법(2700)은 하드웨어, 펌웨어, 소프트웨어 및/또는 이들의 조합에 의해 수행될 수 있다. 예시된 바와 같이, 방법(2700)은 코어당 구성가능 TDP 능력을 머신 특정 레지스터로서 노출시킴으로써 시작한다(블록 2710). 예를 들어, CPUID 레지스터는 그러한 제어를 위한 프로세서의 능력을 식별하기 위해 주어진 필드의 플래그를 설정할 수 있다.
제어는 다음으로 공칭 TDP 레벨이 컴퓨팅 플랫폼에 대해 구성될 수 있는 블록 2720으로 넘어간다. 일례로서, BIOS 또는 다른 펌웨어는 이 공칭 레벨을 설정할 수 있다. 다음으로, 제어는 블록 2730으로 넘어가고, 여기서 컴퓨팅 플랫폼은 부트 환경에 진입하고, 여기서 공칭 TDP 레벨은 예를 들어, OS에 의해 설정될 수 있다. 이 지점에서, 플랫폼은 정상 동작을 위해 준비된다.
그에 따라, 블록 2740에서, 스케줄러는 주어진 작업부하에 대한 스케줄링 정보를 수신(또는 다르게는 식별)할 수 있다. 실시예에서, 이 스케줄링 정보는 작업부하에서의 명령어들에 관한 전력 소비 정보를 포함할 수 있다. 예를 들어, 작업부하가 와이드 벡터 명령어들과 같은 상당한 수의 고전력 소비 명령어를 포함하는 경우, 스케줄링 정보는 위의 표 1에 도시된 바와 같이 고전력 레벨을 식별할 수 있다. 다음으로, 블록 2750에서, 스케줄러는 작업부하를 스케줄링할 하나 이상의 코어를 결정할 수 있다. 예를 들어, 이종 코어들의 경우에, 스케줄러는 작업부하의 특정 명령어들을 실행하기 위한 코어의 능력에 적어도 부분적으로 기초하여 작업부하를 실행할 하나 이상의 코어를 결정할 수 있다. 예를 들어, 벡터 기반 명령어들의 경우에, 벡터 실행 유닛을 갖는 하나 이상의 코어가 선택될 수 있다.
다음으로, 블록 2760에서, 스케줄러는 스케줄링 정보를 전력 컨트롤러에 전송할 수 있다. 스케줄링 정보는 전력 레벨뿐만 아니라 작업부하가 실행될 하나 이상의 코어의 표시를 포함할 수 있다. 제어는 다음으로 PCU가 적어도 하나의 구성 레지스터에 저장하기 위한 코어당 구성가능 TDP 값을 설정할 수 있는 블록 2770으로 넘어간다. 전술한 바와 같이, PCU 내의 사전-승인 라이선스 주파수 계산기는 이러한 구성가능 TDP 값에 적어도 부분적으로 기초하여 예컨대 하나 이상의 코어에 대한 적절한 보장된 동작 주파수를 선택할 수 있다는 점에 유의한다. 마지막으로, 블록 2780에서, 스케줄러는 실행을 위해 결정된 하나 이상의 코어에 작업부하를 할당할 수 있다. 그 후, 스케줄링 루프는 다른 작업부하의 스케줄링을 위해 블록 2740으로 다시 진행할 수 있다. 도 27의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
아래의 예들은 추가 실시예들과 관련된다.
일례에서, 프로세서는 복수의 코어를 포함하고, 복수의 코어 중 적어도 일부는 실행 회로 및 전류 보호 컨트롤러를 포함한다. 전류 보호 컨트롤러는: 명령어 큐에 저장된 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 실행 회로에 의한 하나 이상의 명령어의 실행 전에 수신하고; 대응하는 명령어 폭 정보 및 명령어 타입 정보에 기초하여 코어에 대한 전력 라이선스 레벨을 결정하고; 전력 라이선스 레벨에 대응하는 코어에 대한 라이선스에 대한 요청을 생성하고; 하나 이상의 명령어가 비-추론적일 때 요청을 전력 컨트롤러에 통신하고, 하나 이상의 명령어 중 적어도 하나가 추론적일 때 요청의 통신을 연기하도록 구성될 수 있다. 프로세서는 요청에 응답하여 전류 보호 컨트롤러에 라이선스를 승인하기 위해 복수의 코어에 결합된 전력 컨트롤러를 추가로 포함할 수 있다.
일례에서, 프로세서는 명령어들을 저장하기 위한 레지스터 에일리어스 테이블을 추가로 포함하고, 레지스터 에일리어스 테이블은 복수의 명령어에 대한 디폴트 전력 라이선스 정보를 저장하기 위한 복수의 구성 레지스터를 포함하고, 레지스터 에일리어스 테이블은 제1 명령어에 대한 디폴트 전력 라이선스 레벨을 전류 보호 컨트롤러에 전송한다.
일례에서, 복수의 구성 레지스터 각각은 명령어 타입과 연관되고, 명령어 폭과 각각 연관되고 명령어 타입 및 명령어 폭에 대한 디폴트 프로세서 라이선스 레벨을 저장하는 복수의 필드를 포함한다.
일례에서, 레지스터 에일리어스 테이블은 제1 단일 곱셈-누산(fused multiply-add) 회로 및 제2 단일 곱셈-누산 회로에 결합되고, 여기서 적어도 제2 단일 곱셈-누산 회로는 코어가 최고 레벨을 갖는 라이선스 승인을 수신하지 않는 한 게이팅될 것이다.
일례에서, 레지스터 에일리어스 테이블은 코어가 최고 레벨을 갖는 전력 라이선스 승인을 수신할 때 제2 단일 곱셈-누산 회로가 활성화되게 하는 것이다.
일례에서, 전류 보호 컨트롤러는, 제1 명령어에 대한 디폴트 전력 라이선스 레벨이 코어에 대한 현재 전력 라이선스 레벨을 초과한다는 결정에 응답하여, 하나 이상의 명령어의 실행을 스로틀링하기 위해 레지스터 에일리어스 테이블에 스로틀 신호를 전송하는 스로틀 컨트롤러를 추가로 포함한다.
일례에서, 전류 보호 회로는 스로틀 실행의 스로틀 지속기간이 임계 지속기간을 초과할 때 연기된 요청을 통신하는 것이다.
일례에서, 전류 보호 회로는 적어도 하나의 추론 명령어의 리타이어먼트에 응답하여 연기된 요청을 통신하는 것이다.
일례에서, 전류 보호 컨트롤러는 하나 이상의 벡터 메모리 액세스 명령어에 대한 제1 레벨의 전력 라이선스 레벨을 갖는 라이선스 요청을 생성하고, 하나 이상의 벡터 산술 명령어에 대한 제2 레벨의 전력 라이선스 레벨을 갖는 라이선스 요청을 생성하는 것이고, 제2 레벨은 제1 레벨보다 크다.
일례에서, 실행 회로는 스로틀링 없이, 코어에 대한 현재 전력 라이선스 레벨에 관계없이 하나 이상의 512비트 메모리 액세스 명령어를 실행하는 것이다.
다른 예에서, 방법은 다음을 포함한다: 프로세서의 전력 컨트롤러에서, 스케줄러로부터, 하나 이상의 벡터 명령어를 포함하는 제1 작업부하 및 제1 작업부하가 스케줄링되는 프로세서의 복수의 코어 중 제1 코어와 연관된 전력 레벨을 식별하기 위한 스케줄링 정보를 수신하는 단계; 스케줄링 정보에 기초하여, 전력 컨트롤러에 의해, 제1 코어와 연관된 제1 구성 레지스터를 제1 TDP 값으로 설정하여 제1 TDP 값에 따라 동작하도록 제1 코어를 구성하는 단계- 제1 TDP 값은 복수의 코어 중 다른 코어들과 연관된 TDP 값들에 독립적임 -; 및 제1 작업부하가 제1 TDP 값에 기초하여 제1 보장된 동작 주파수에서 제1 코어 상에서 결정론적으로 실행되게 하는 단계.
일례에서, 방법은 다음을 추가로 포함한다: 전력 컨트롤러에서, 스케줄러로부터, 제2 작업부하 및 제2 작업부하가 스케줄링되는 프로세서의 복수의 코어 중 제2 코어와 연관된 전력 레벨을 식별하기 위한 제2 스케줄링 정보를 수신하는 단계; 스케줄링 정보에 기초하여, 전력 컨트롤러에 의해, 제2 코어와 연관된 제2 구성 레지스터를 제2 TDP 값으로 설정하여 제2 TDP 값에 따라 동작하도록 제2 코어를 구성하는 단계- 제2 TDP 값은 제1 TDP 값보다 큼 -; 및 제2 작업부하가 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 제2 코어 상에서 결정론적으로 실행되게 하는 단계.
일례에서, 방법은 다음을 추가로 포함한다: 프로세서의 단일 부트 동안, 제1 구성 레지스터를 제2 TDP 값으로 동적으로 리셋하여 제2 TDP 값에 따라 동작하도록 제1 코어를 구성하는 단계; 및 제3 작업부하가 제2 보장된 동작 주파수에서 제1 코어 상에서 결정론적으로 실행되게 하는 단계.
일례에서, 방법은 식별 스토리지의 플래그를 통해 코어당 구성가능 TDP 값들을 저장할 복수의 구성 레지스터의 존재를 결정하는 단계를 추가로 포함한다.
일례에서, 방법은 시스템의 사전-부트 환경 동안, 복수의 구성 레지스터를 공칭 TDP 값으로 설정하는 단계를 추가로 포함한다.
일례에서, 방법은 복수의 코어 중 적어도 하나의 다른 코어가 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 동작하는 것인 한편 제1 코어가 제1 보장된 동작 주파수에서 동작하게 하기 위해, 복수의 코어에 의해 실행될 작업부하들에 기초하여, 복수의 구성 레지스터 중 적어도 일부를 독립적인 TDP 값들로 독립적으로 업데이트하는 단계를 추가로 포함한다.
일례에서, 제1 TDP 값은 제1 코어가 제1 코어의 스로틀링 없이 제1 작업부하를 실행할 수 있게 하기 위해, 제1 보장된 동작 주파수에 대한 주파수 라이선스의 사전-승인을 포함한다.
다른 예에서, 명령어들을 포함하는 컴퓨터 판독가능 매체는 위의 예들 중 임의의 것의 방법을 수행하는 것이다.
추가 예에서, 데이터를 포함하는 컴퓨터 판독가능 매체는 위의 예들 중 임의의 하나의 방법을 수행하기 위한 적어도 하나의 집적 회로를 제조하기 위해 적어도 하나의 머신에 의해 사용되는 것이다.
또 다른 예에서, 장치는 위의 예들 중 임의의 하나의 방법을 수행하기 위한 수단을 포함한다.
다른 예에서, 시스템은 프로세서 및 프로세서에 결합된 동적 랜덤 액세스 메모리를 포함한다. 프로세서는 복수의 코어 및 복수의 구성 레지스터- 그 각각은 복수의 코어 중 하나에 대한 구성가능 TDP 값을 저장함 -를 포함하고, 복수의 구성 레지스터는 시스템의 단일 부트 동안 업데이트 가능하다. 프로세서는 복수의 코어에 결합된 전력 컨트롤러를 추가로 포함하고, 전력 컨트롤러는 하나 이상의 벡터 명령어를 포함하는 제1 작업부하 및 제1 작업부하가 스케줄링되는 복수의 코어 중 제1 코어와 연관된 전력 레벨을 식별하기 위한 스케줄링 정보를 수신하고, 스케줄링 정보에 기초하여, 복수의 구성 레지스터 중 제1 구성 레지스터를 제1 TDP 값으로 설정하여 제1 TDP 값에 따라 동작하도록 제1 코어를 구성하는 한편, 복수의 구성 레지스터 중 하나 이상의 다른 구성 레지스터는 공칭 TDP 값을 저장하는 것이고; 제1 코어가 제1 TDP 값에 기초하여 제1 보장된 동작 주파수에서 제1 작업부하를 실행하게 하는 것이다.
일례에서, 제1 코어는 전류 보호 컨트롤러를 포함하고, 이 전류 보호 컨트롤러는: 하나 이상의 명령어의 실행 이전에 명령어 큐에 저장되는 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 수신하고; 대응하는 명령어 폭 정보 및 명령어 타입 정보에 기초하여 코어에 대한 전력 라이선스 레벨을 결정하고; 전력 라이선스 레벨에 대응하는 제1 코어에 대한 라이선스에 대한 요청을 생성하고; 하나 이상의 명령어가 비-추론적일 때 요청을 전력 컨트롤러에 통신하고, 하나 이상의 명령어 중 적어도 하나가 추론적일 때 요청의 통신을 연기한다.
일례에서, 전력 컨트롤러는, 제1 코어에 의한 제1 작업부하의 실행과 동시에, 제2 작업부하 및 제2 작업부하가 스케줄링되는 복수의 코어 중 제2 코어와 연관된 전력 레벨을 식별하기 위한 제2 스케줄링 정보를 수신하고; 제2 스케줄링 정보에 기초하여, 복수의 구성 레지스터 중 제2 구성 레지스터를 제2 TDP 값으로 설정하여 제2 TDP 값에 따라 동작하도록 제2 코어를 구성하고; 제2 코어가 제2 TDP 값에 기초하여 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 제2 작업부하를 실행하게 하는 것이다.
위의 예들의 다양한 조합들이 가능하다는 것을 이해해야 한다.
"회로(circuit)" 및 "회로(circuitry)"라는 용어들은 본 명세서에서 교환가능하게 사용된다는 점에 유의한다. 본 명세서에서 사용되는 바와 같이, 이러한 용어들 및 용어 "로직"은 단독으로 또는 임의의 조합, 아날로그 회로, 디지털 회로, 하드 유선 회로, 프로그래머블 회로, 프로세서 회로, 마이크로컨트롤러 회로, 하드웨어 로직 회로, 상태 머신 회로, 및/또는 임의의 다른 타입의 물리적 하드웨어 컴포넌트를 지칭하기 위해 사용된다. 실시예들은 많은 상이한 타입의 시스템에서 사용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스는 본 명세서에서 설명된 다양한 방법들 및 기법들을 수행하도록 구성될 수 있다. 물론, 본 발명의 범위는 통신 디바이스로 한정되지 않고, 대신에 다른 실시예들은 명령어들을 처리하기 위한 다른 타입의 장치, 또는 컴퓨팅 디바이스 상에서 실행되는 것에 응답하여 해당 디바이스가 본 명세서에 설명된 방법들 및 기법들 중 하나 이상을 수행하게 하는 명령어들을 포함하는 하나 이상의 머신 판독가능 매체와 관한 것일 수 있다.
실시예들은 코드로 구현될 수 있으며, 명령어들을 수행하도록 시스템을 프로그램하기 위해 사용될 수 있는 명령어들을 저장한 비일시적 저장 매체 상에 저장될 수 있다. 실시예들은 또한 데이터로 구현될 수 있고, 적어도 하나의 머신에 의해 사용된다면, 적어도 하나의 머신으로 하여금 하나 이상의 동작을 수행하도록 적어도 하나의 집적 회로를 제조하게 하는 비일시적 저장 매체 상에 저장될 수 있다. 또 다른 실시예들은 SoC 또는 다른 프로세서로 제조될 때 하나 이상의 동작을 수행하도록 SoC 또는 다른 프로세서를 구성하는 정보를 포함하는 컴퓨터 판독가능 저장 매체로 구현될 수 있다. 저장 매체는, 플로피 디스크들, 광학 디스크들, SSD들(solid state drives), CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritables) 및 광자기 디스크들을 포함하는 임의의 타입의 디스크, ROM들(read-only memories), DRAM들(dynamic random access memories), SRAM들(static random access memories)과 같은 RAM들(random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리들, EEPROM들(electrically erasable programmable read-only memories), 자기 또는 광학 카드들과 같은 반도체 디바이스들, 또는 전자 명령어들을 저장하는데 적합한 임의의 다른 타입의 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 관련 기술분야의 통상의 기술자라면 그것으로부터의 다수의 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상과 범위에 속하는 모든 이러한 수정과 변형을 포함한다.

Claims (26)

  1. 프로세서로서:
    복수의 코어; 및
    전력 컨트롤러를 포함하고,
    상기 복수의 코어 중 적어도 일부는:
    실행 회로; 및
    전류 보호 컨트롤러를 포함하고, 상기 전류 보호 컨트롤러는:
    명령어 큐에 저장된 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 상기 실행 회로에 의한 상기 하나 이상의 명령어의 실행 전에 수신하고;
    대응하는 상기 명령어 폭 정보 및 상기 명령어 타입 정보에 기초하여 상기 코어에 대한 전력 라이선스 레벨을 결정하고;
    상기 전력 라이선스 레벨에 대응하는 상기 코어에 대한 라이선스에 대한 요청을 생성하고;
    상기 하나 이상의 명령어가 비-추론적일 때 상기 요청을 전력 컨트롤러에 통신하고, 상기 하나 이상의 명령어 중 적어도 하나가 추론적일 때 상기 요청의 통신을 연기하고;
    상기 전력 컨트롤러는 상기 복수의 코어에 결합되어 상기 요청에 응답하여 상기 전류 보호 컨트롤러에 상기 라이선스를 승인하는 프로세서.
  2. 제1항에 있어서,
    상기 명령어를 저장하기 위한 레지스터 에일리어스 테이블(register alias table)을 추가로 포함하고, 상기 레지스터 에일리어스 테이블은 복수의 명령어에 대한 디폴트 전력 라이선스 정보를 저장하기 위한 복수의 구성 레지스터를 포함하고, 상기 레지스터 에일리어스 테이블은 제1 명령어에 대한 디폴트 전력 라이선스 레벨을 상기 전류 보호 컨트롤러에 전송하는, 프로세서.
  3. 제2항에 있어서,
    상기 복수의 구성 레지스터 각각은 명령어 타입과 연관되고, 명령어 폭과 각각 연관되고 상기 명령어 타입 및 상기 명령어 폭에 대한 디폴트 프로세서 라이선스 레벨을 저장하는 복수의 필드를 포함하는, 프로세서.
  4. 제2항에 있어서,
    상기 레지스터 에일리어스 테이블은 제1 단일 곱셈-누산(fused multiply-add) 회로 및 제2 단일 곱셈-누산 회로에 결합되고, 적어도 상기 제2 단일 곱셈-누산 회로는 상기 코어가 최고 레벨을 갖는 상기 라이선스 승인을 수신하지 않는 한 게이팅될 것인, 프로세서.
  5. 제4항에 있어서,
    상기 레지스터 에일리어스 테이블은 상기 코어가 최고 레벨을 갖는 상기 전력 라이선스 승인을 수신할 때 상기 제2 단일 곱셈-누산 회로가 활성화되게 하는 것인, 프로세서.
  6. 제2항에 있어서,
    상기 전류 보호 컨트롤러는, 상기 제1 명령어에 대한 상기 디폴트 전력 라이선스 레벨이 상기 코어에 대한 현재 전력 라이선스 레벨을 초과한다는 결정에 응답하여, 상기 하나 이상의 명령어의 실행을 스로틀링하기 위해 상기 레지스터 에일리어스 테이블에 스로틀 신호를 전송하는 스로틀 컨트롤러를 추가로 포함하는, 프로세서.
  7. 제6항에 있어서,
    상기 전류 보호 회로는 상기 스로틀 실행의 스로틀 지속기간이 임계 지속기간을 초과할 때 상기 연기된 요청을 통신하는 것인, 프로세서.
  8. 제1항에 있어서,
    상기 전류 보호 회로는 상기 적어도 하나의 추론 명령어의 리타이어먼트에 응답하여 상기 연기된 요청을 통신하는 것인, 프로세서.
  9. 제1항에 있어서,
    상기 전류 보호 컨트롤러는 하나 이상의 벡터 메모리 액세스 명령어하나 이상의 벡터 산술 명령어벨을 갖는 상기 라이선스 요청을 생성하고, 하나 이상의 벡터 산술 명령어에 대한 제2 레벨의 상기 전력 라이선스 레벨을 갖는 라이선스 요청을 생성하는 것이고, 상기 제2 레벨은 상기 제1 레벨보다 큰, 프로세서.
  10. 제1항에 있어서,
    상기 실행 회로는 스로틀링 없이, 상기 코어에 대한 현재 전력 라이선스 레벨에 관계없이 하나 이상의 512비트 메모리 액세스 명령어를 실행하는 것인, 프로세서.
  11. 방법으로서,
    프로세서의 전력 컨트롤러에서, 스케줄러로부터, 하나 이상의 벡터 명령어를 포함하는 제1 작업부하 및 상기 제1 작업부하가 스케줄링되는 상기 프로세서의 복수의 코어 중 제1 코어와 연관된 전력 레벨을 식별하기 위한 스케줄링 정보를 수신하는 단계;
    상기 스케줄링 정보에 기초하여, 상기 전력 컨트롤러에 의해, 상기 제1 코어와 연관된 제1 구성 레지스터를 제1 열 설계 전력(thermal design power)(TDP) 값으로 설정하여 상기 제1 TDP 값에 따라 동작하도록 상기 제1 코어를 구성하는 단계- 상기 제1 TDP 값은 상기 복수의 코어 중 다른 코어들과 연관된 TDP 값들에 독립적임 -; 및
    상기 제1 작업부하가 상기 제1 TDP 값에 기초하여 제1 보장된 동작 주파수에서 상기 제1 코어 상에서 결정론적으로 실행되게 하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 전력 컨트롤러에서, 상기 스케줄러로부터, 제2 작업부하 및 상기 제2 작업부하가 스케줄링되는 상기 프로세서의 상기 복수의 코어 중 제2 코어와 연관된 전력 레벨을 식별하기 위한 제2 스케줄링 정보를 수신하는 단계;
    상기 스케줄링 정보에 기초하여, 상기 전력 컨트롤러에 의해, 상기 제2 코어와 연관된 제2 구성 레지스터를 제2 TDP 값으로 설정하여 상기 제2 TDP 값에 따라 동작하도록 상기 제2 코어를 구성하는 단계- 상기 제2 TDP 값은 상기 제1 TDP 값보다 큼 -; 및
    상기 제2 작업부하가 상기 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 상기 제2 코어 상에서 결정론적으로 실행되게 하는 단계를 추가로 포함하는 방법.
  13. 제12항에 있어서,
    상기 프로세서의 단일 부트 동안, 상기 제1 구성 레지스터를 상기 제2 TDP 값으로 동적으로 리셋하여 상기 제2 TDP 값에 따라 동작하도록 상기 제1 코어를 구성하는 단계; 및
    제3 작업부하가 상기 제2 보장된 동작 주파수에서 상기 제1 코어 상에서 결정론적으로 실행되게 하는 단계를 추가로 포함하는 방법.
  14. 제11항에 있어서,
    식별 스토리지의 플래그를 통해 코어당 구성가능 TDP 값들을 저장할 복수의 구성 레지스터의 존재를 결정하는 단계를 추가로 포함하는 방법.
  15. 제14항에 있어서,
    시스템의 사전-부트 환경 동안, 상기 복수의 구성 레지스터를 공칭 TDP 값으로 설정하는 단계를 추가로 포함하는 방법.
  16. 제15항에 있어서,
    상기 복수의 코어 중 적어도 하나의 다른 코어가 상기 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 동작하는 것인 한편 상기 제1 코어가 상기 제1 보장된 동작 주파수에서 동작하게 하기 위해, 상기 복수의 코어에 의해 실행될 작업부하들에 기초하여, 상기 복수의 구성 레지스터 중 적어도 일부를 독립적인 TDP 값들로 독립적으로 업데이트하는 단계를 추가로 포함하는 방법.
  17. 제11항에 있어서,
    상기 제1 TDP 값은 상기 제1 코어가 상기 제1 코어의 스로틀링 없이 상기 제1 작업부하를 실행할 수 있게 하기 위해, 상기 제1 보장된 동작 주파수에 대한 주파수 라이선스의 사전-승인을 포함하는, 방법.
  18. 컴퓨터 판독가능 명령어들을 포함하는 컴퓨터 판독가능 저장 매체로서,
    상기 명령어들이 실행될 때, 제11항 내지 제17항 중 어느 한 항에 따른 방법을 구현하는 컴퓨터 판독가능 저장 매체.
  19. 장치로서,
    제11항 내지 제17항 중 어느 한 항에 따른 방법을 수행하는 수단을 포함하는 장치.
  20. 시스템으로서:
    프로세서; 및
    상기 프로세서에 결합된 동적 랜덤 액세스 메모리를 포함하고,
    상기 프로세서는:
    복수의 코어;
    복수의 구성 레지스터- 그 각각은 상기 복수의 코어 중 하나에 대한 구성가능 열 설계 전력(TDP) 값을 저장하고, 상기 복수의 구성 레지스터는 상기 시스템의 단일 부트 동안 업데이트 가능함 -; 및
    상기 복수의 코어에 결합된 전력 컨트롤러- 상기 전력 컨트롤러는 하나 이상의 벡터 명령어를 포함하는 제1 작업부하 및 상기 제1 작업부하가 스케줄링되는 상기 복수의 코어 중 제1 코어와 연관된 전력 레벨을 식별하기 위한 스케줄링 정보를 수신하고, 상기 스케줄링 정보에 기초하여, 상기 복수의 구성 레지스터 중 제1 구성 레지스터를 제1 TDP 값으로 설정하여 상기 제1 TDP 값에 따라 동작하도록 상기 제1 코어를 구성하는 한편, 상기 복수의 구성 레지스터 중 하나 이상의 다른 구성 레지스터는 공칭 TDP 값을 저장하는 것이고; 상기 제1 코어가 상기 제1 TDP 값에 기초하여 제1 보장된 동작 주파수에서 상기 제1 작업부하를 실행하게 하는 것임 -를 포함하는 시스템.
  21. 제20항에 있어서,
    상기 제1 코어는:
    전류 보호 컨트롤러를 포함하고, 상기 전류 보호 컨트롤러는:
    명령어 큐에 저장된 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 상기 하나 이상의 명령어의 실행 전에 수신하고;
    대응하는 상기 명령어 폭 정보 및 상기 명령어 타입 정보에 기초하여 상기 코어에 대한 전력 라이선스 레벨을 결정하고;
    상기 전력 라이선스 레벨에 대응하는 상기 제1 코어에 대한 라이선스에 대한 요청을 생성하고;
    상기 하나 이상의 명령어가 비-추론적일 때 상기 요청을 상기 전력 컨트롤러에 통신하고, 상기 하나 이상의 명령어 중 적어도 하나가 추론적일 때 상기 요청의 통신을 연기하는, 시스템.
  22. 제20항에 있어서,
    상기 전력 컨트롤러는, 상기 제1 코어에 의한 상기 제1 작업부하의 실행과 동시에,
    제2 작업부하 및 상기 제2 작업부하가 스케줄링되는 상기 복수의 코어 중 제2 코어와 연관된 전력 레벨을 식별하기 위한 제2 스케줄링 정보를 수신하고;
    상기 제2 스케줄링 정보에 기초하여, 상기 복수의 구성 레지스터 중 제2 구성 레지스터를 제2 TDP 값으로 설정하여 상기 제2 TDP 값에 따라 동작하도록 상기 제2 코어를 구성하고; 상기 제2 코어가 상기 제2 TDP 값에 기초하여 상기 제1 보장된 동작 주파수보다 큰 제2 보장된 동작 주파수에서 상기 제2 작업부하를 실행하게 하는 것인, 시스템.
  23. 장치로서,
    복수의 코어 수단; 및
    전력 제어 수단을 포함하고,
    상기 복수의 코어 수단의 적어도 일부는:
    실행 수단; 및
    전류 보호 제어 수단을 포함하고, 상기 전류 보호 제어 수단은:
    명령어 큐에 저장된 하나 이상의 명령어와 연관되는 명령어 폭 정보 및 명령어 타입 정보를 상기 실행 수단에 의한 상기 하나 이상의 명령어의 실행 전에 수신하고;
    대응하는 상기 명령어 폭 정보 및 상기 명령어 타입 정보에 기초하여 상기 코어 수단에 대한 전력 라이선스 레벨을 결정하고;
    상기 전력 라이선스 레벨에 대응하는 상기 코어 수단에 대한 라이선스에 대한 요청을 생성하고;
    상기 하나 이상의 명령어가 비-추론적일 때 상기 요청을 전력 제어 수단에 통신하고, 상기 하나 이상의 명령어 중 적어도 하나가 추론적일 때 상기 요청의 통신을 연기하고;
    상기 전력 제어 수단은 상기 복수의 코어 수단에 결합되어 상기 요청에 응답하여 상기 전류 보호 제어 수단에 상기 라이선스를 승인하는 장치.
  24. 제23항에 있어서,
    상기 명령어들을 저장하기 위한 레지스터 에일리어스 테이블 수단을 추가로 포함하고, 상기 레지스터 에일리어스 테이블 수단은 복수의 명령어에 대한 디폴트 전력 라이선스 정보를 저장하기 위한 복수의 구성 레지스터를 포함하고, 상기 레지스터 에일리어스 테이블 수단은 제1 명령어에 대한 디폴트 전력 라이선스 레벨을 상기 전류 보호 제어 수단에 전송하는, 장치.
  25. 제24항에 있어서,
    상기 복수의 구성 레지스터 각각은 명령어 타입과 연관되고, 명령어 폭과 각각 연관되고 상기 명령어 타입 및 상기 명령어 폭에 대한 디폴트 라이선스 레벨을 저장하는 복수의 필드를 포함하는, 장치.
  26. 제23항에 있어서,
    상기 레지스터 에일리어스 테이블 수단은 제1 단일 곱셈-누산(fused multiply-add) 수단 및 제2 단일 곱셈-누산 수단에 결합되고, 적어도 상기 제2 단일 곱셈-누산 수단은 상기 코어 수단이 최고 레벨을 갖는 상기 라이선스 승인을 수신하지 않는 한 게이팅될 것인, 장치.
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