KR20210132264A - Operation method of nonvolatile memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 불휘발성 메모리 장치의 동작 방법에 관한 것이다. The present invention relates to a semiconductor memory, and more particularly, to a method of operating a nonvolatile memory device.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.Semiconductor memories, such as SRAM, DRAM, etc., are volatile memory devices that lose their stored data when the power supply is cut off, flash memory devices, PRAM, MRAM, RRAM, FRAM, etc. It is classified as a volatile memory device.
플래시 메모리는 대용량 저장 매체로서 널리 사용된다. 플래시 메모리는 소거 전압을 사용하여 메모리 셀들의 문턱 전압을 낮춤으로써 메모리 블록들을 소거할 수 있다. 플래시 메모리의 소거 상태에 따라 플래시 메모리 셀들에 프로그램된 데이터의 신뢰성이 달라질 수 있다. 즉, 플래시 메모리의 소거 상태를 검증하기 위한 수단이 요구된다.Flash memory is widely used as a mass storage medium. The flash memory may erase the memory blocks by using the erase voltage to lower the threshold voltage of the memory cells. Reliability of data programmed in flash memory cells may vary according to an erase state of the flash memory. That is, a means for verifying the erase state of the flash memory is required.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법을 제공하는데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of operating a nonvolatile memory device having improved reliability.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록을 포함할 수 있다. 상기 불휘발성 메모리 장치의 동작 방법은 제0 소거 전압을 사용하여 상기 메모리 블록에 대한 소거 동작을 수행하는 단계; 제0 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 블록 검증 동작을 수행하는 단계; 상기 블록 검증 동작의 결과가 패스인 경우, 상기 제0 소거 검증 전압과 다른 제1 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 델타 검증 동작을 수행하는 단계; 및 상기 블록 검증 동작의 결과 또는 상기 델타 검증 동작의 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함할 수 있다. 상기 복수의 워드라인들은 복수의 워드라인 그룹들로 분할될 수 있다. 상기 델타 검증 동작은 상기 제1 소거 검증 전압을 사용하여 상기 복수의 워드라인 그룹들에 각각 대응하는 복수의 델타 카운팅 값들을 생성하는 단계; 상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하는 단계; 및 상기 델타 값 및 제1 기준 값을 비교하는 단계를 포함할 수 있다.A nonvolatile memory device according to an embodiment of the present invention may include a memory block connected to a plurality of word lines. The method of operating the nonvolatile memory device may include: performing an erase operation on the memory block using a zeroth erase voltage; performing a block verify operation on the memory block using a zeroth erase verify voltage; performing a delta verify operation on the memory block using a first erase verify voltage different from the zeroth erase verify voltage when a result of the block verify operation is a pass; and outputting information on an erase result of the memory block based on a result of the block verify operation or a result of the delta verify operation. The plurality of word lines may be divided into a plurality of word line groups. The delta verification operation may include generating a plurality of delta counting values respectively corresponding to the plurality of word line groups by using the first erase verification voltage; generating a delta value based on the plurality of delta counting values; and comparing the delta value and the first reference value.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록을 포함할 수 있다. 상기 불휘발성 메모리 장치의 동작 방법은 상기 메모리 블록에 대한 소거 동작을 수행하는 단계; 제0 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 블록 검증 동작을 수행하는 단계; 상기 블록 검증 동작의 결과가 패스인 경우, 제1 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 부분 검증 동작을 수행하는 단계; 상기 부분 검증 동작의 결과가 패스인 경우, 상기 제0 및 제1 소거 검증 전압들과 다른 제2 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 델타 검증 동작을 수행하는 단계; 및 상기 블록 검증 동작의 상기 결과, 상기 부분 검증 동작의 상기 결과, 또는 상기 델타 검증 동작의 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함할 수 있다. 상기 블록 검증 동작은 상기 제0 소거 검증 전압을 사용하여 블록 단위로 블록 카운팅 값을 생성하고, 상기 블록 카운팅 값을 제1 기준 값과 비교하는 동작을 가리킬 수 있다. 상기 부분 검증 동작은 상기 제1 소거 검증 전압을 사용하여 워드라인 그룹 단위로 복수의 부분 카운팅 값들 생성하고, 상기 복수의 부분 카운팅 값들 각각을 제2 기준 값과 비교하는 동작을 가리킬 수 있다. 상기 델타 검증 동작은 상기 제2 소거 검증 전압을 사용하여 상기 워드라인 그룹 단위로 생성된 복수의 델타 카운팅 값들을 생성하고, 상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하고, 상기 델타 값을 제3 기준 값과 비교하는 동작을 가리킬 수 있다.A nonvolatile memory device according to an embodiment of the present invention may include a memory block connected to a plurality of word lines. The method of operating the nonvolatile memory device includes: performing an erase operation on the memory block; performing a block verify operation on the memory block using a zeroth erase verify voltage; performing a partial verification operation on the memory block using a first erase verification voltage when a result of the block verification operation is a pass; performing a delta verification operation on the memory block using a second erase verification voltage different from the zeroth and first erase verification voltages when a result of the partial verification operation is a pass; and outputting information on an erase result of the memory block based on the result of the block verify operation, the result of the partial verify operation, or the result of the delta verify operation. The block verification operation may refer to an operation of generating a block counting value in units of blocks using the 0th erase verification voltage and comparing the block counting value with a first reference value. The partial verification operation may refer to an operation of generating a plurality of partial counting values for each word line group using the first erase verification voltage and comparing each of the plurality of partial counting values with a second reference value. In the delta verification operation, a plurality of delta counting values generated in units of the word line group are generated using the second erase verification voltage, a delta value is generated based on the plurality of delta counting values, and the delta value is It may refer to an operation of comparing with the third reference value.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 워드라인 그룹들로 분할되는 복수의 워드라인들과 연결된 메모리 블록을 포함할 수 있다. 상기 불휘발성 메모리 장치의 소거 검증 방법은 제1 소거 검증 전압을 사용하여, 상기 복수의 워드라인 그룹들에 각각 대응하는 복수의 델타 카운팅 값들을 생성하는 단계; 상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하는 단계; 상기 델타 값을 제1 기준 값과 비교하는 단계; 및 상기 비교 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함할 수 있다. A nonvolatile memory device according to an embodiment of the present invention may include a memory block connected to a plurality of word lines divided into a plurality of word line groups. The erase verification method of the nonvolatile memory device may include generating a plurality of delta counting values respectively corresponding to the plurality of word line groups by using a first erase verification voltage; generating a delta value based on the plurality of delta counting values; comparing the delta value to a first reference value; and outputting information on an erase result of the memory block based on the comparison result.
본 발명에 따르면, 불휘발성 메모리 장치는 메모리 블록에 대한 소거시, 워드라인 그룹 단위의 페일 비트들의 차이를 기반으로 메모리 블록에 대한 소프트 결함을 검출할 수 있다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치의 동작 방법이 제공된다. According to the present invention, when the memory block is erased, the nonvolatile memory device may detect a soft defect in the memory block based on a difference in fail bits in units of word line groups. Accordingly, a method of operating a nonvolatile memory device having improved reliability is provided.
도 1은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4a는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)을 예시적으로 보여주는 회로도이다.
도 4b는 도 4a의 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면이다.
도 5는 도 3의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다.
도 6은 도 4a의 메모리 블록에 포함된 메모리 셀들의 문턱 전압 산포를 예시적으로 보여주는 산포도이다.
도 7은 도 5의 S110 단계, 즉, 블록 검증 동작을 예시적으로 보여주는 순서도이다.
도 8a 내지 도 8c는 도 7의 순서도의 블록 검증 동작을 설명하기 위한 도면들이다.
도 9는 도 5의 S120 단계의 동작, 즉, 부분 검증 동작을 예시적으로 보여주는 순서도이다.
도 10a 및 도 10b는 도 9의 부분 검증 동작을 설명하기 위한 도면들이다.
도 11은 도 5의 S130 단계의 동작, 즉, 델타 검증 동작을 예시적으로 보여주는 블록도이다.
도 12a 및 도 12b는 도 11의 순서도에 따른 델타 검증 동작을 설명하기 위한 도면들이다.
도 13a는 도 11 내지 도 12c를 참조하여 설명된 델타 검증 동작을 수행하도록 구성된, 불휘발성 메모리 장치의 소거 델타 검증 로직 회로를 예시적으로 보여주는 블록도이다.
도 13b는 도 13a의 델타 연산기를 예시적으로 보여주는 블록도이다.
도 14는 도 3의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 15는 도 3의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다.
도 16은 도 15의 S340 단계의 동작, 즉, 워드라인 검증 동작을 예시적으로 보여주는 순서도이다.
도 17a 및 도 17b는 도 16의 순서도에 따른 워드라인 검증 동작을 설명하기 위한 도면들이다.
도 18은 도 15의 S340 단계의 워드라인 검증 동작을 예시적으로 보여주는 순서도이다.
도 19는 도 3의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다.
도 20 및 도 21은 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면들이다
도 22a 및 도 22b는 도 3의 메모리 셀 어레이에 포함된 메모리 블록을 예시적으로 보여주는 도면들이다.
도 23a 및 도 23b는 도 22a의 제1 멀티 스택 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면들이다.
도 24는 도 2의 메모리 컨트롤러의 예시적인 동작을 보여주는 순서도이다.
도 25는 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 26은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다.
도 27은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템을 예시적으로 보여주는 블록도이다.
도 28은 본 발명에 따른 스토리지 시스템이 적용된 전자 장치를 예시적으로 보여주는 블록도이다.1 is a block diagram exemplarily showing a storage device according to an embodiment of the present invention.
FIG. 2 is a block diagram exemplarily illustrating the memory controller of FIG. 1 .
FIG. 3 is a block diagram exemplarily illustrating the nonvolatile memory device of FIG. 1 .
FIG. 4A is a circuit diagram exemplarily illustrating one memory block BLK of a plurality of memory blocks included in the memory cell array of FIG. 3 .
FIG. 4B is a diagram for explaining a word line group for the memory block of FIG. 4A.
5 is a flowchart illustrating an erase operation of the nonvolatile memory device of FIG. 3 .
FIG. 6 is a distribution diagram exemplarily illustrating a threshold voltage distribution of memory cells included in the memory block of FIG. 4A .
7 is a flowchart exemplarily illustrating step S110 of FIG. 5 , that is, a block verification operation.
8A to 8C are diagrams for explaining a block verification operation of the flowchart of FIG. 7 .
9 is a flowchart exemplarily illustrating the operation of step S120 of FIG. 5 , that is, a partial verification operation.
10A and 10B are diagrams for explaining the partial verification operation of FIG. 9 .
11 is a block diagram exemplarily illustrating the operation of step S130 of FIG. 5 , that is, the delta verification operation.
12A and 12B are diagrams for explaining a delta verification operation according to the flowchart of FIG. 11 .
13A is a block diagram illustrating an erase delta verification logic circuit of a nonvolatile memory device configured to perform the delta verification operation described with reference to FIGS. 11 to 12C .
13B is a block diagram exemplarily showing the delta operator of FIG. 13A .
14 is a flowchart exemplarily illustrating an operation of the nonvolatile memory device of FIG. 3 .
15 is a flowchart illustrating an operation of the nonvolatile memory device of FIG. 3 .
16 is a flowchart exemplarily illustrating the operation of step S340 of FIG. 15 , that is, the word line verification operation.
17A and 17B are diagrams for explaining a word line verification operation according to the flowchart of FIG. 16 .
18 is a flowchart exemplarily illustrating a word line verification operation in step S340 of FIG. 15 .
19 is a flowchart illustrating an exemplary operation of the nonvolatile memory device of FIG. 3 .
20 and 21 are diagrams for explaining a word line group for a memory block.
22A and 22B are diagrams exemplarily illustrating memory blocks included in the memory cell array of FIG. 3 .
23A and 23B are diagrams for explaining a word line group for the first multi-stack memory block of FIG. 22A.
24 is a flowchart illustrating an exemplary operation of the memory controller of FIG. 2 .
25 is a block diagram exemplarily illustrating a storage device according to an embodiment of the present invention.
26 is a block diagram exemplarily showing a test system according to an embodiment of the present invention.
27 is a block diagram illustrating an SSD system to which a nonvolatile memory device according to the present invention is applied.
28 is a block diagram illustrating an electronic device to which a storage system according to the present invention is applied.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.Hereinafter, embodiments of the present invention will be described clearly and in detail to the extent that those skilled in the art can easily practice the present invention.
도 1은 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 메모리 컨트롤러(110)는 외부 장치(예를 들어, 외부 호스트 장치, CPU, AP 등)의 요청 또는 제어에 따라, 불휘발성 메모리 장치(120)에 데이터를 저장하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터를 읽을 수 있다. 1 is a block diagram exemplarily showing a storage device according to an embodiment of the present invention. Referring to FIG. 1 , the
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 데이터를 저장하거나 또는 저장된 데이터를 메모리 컨트롤러(110)로 제공할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 낸드 플래시 메모리 장치일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.The
불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함할 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 또는 자체적으로 복수의 메모리 블록들에 대한 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행할 수 있다. 소거 동작은 ISPE(increment step pulse erase) 방식을 기반으로 수행될 수 있다. 예를 들어, 소거 동작은 복수의 소거 루프들을 포함할 수 있다. 복수의 소거 루프들 각각은 선택된 메모리 블록의 메모리 셀들의 문턱 전압 산포를 낮추는 소거 단계(erase step) 및 선택된 메모리 블록의 메모리 셀들의 소거 상태를 검증하는 검증 단계(verify step)를 포함할 수 있다. 복수의 소거 루프들이 모두 수행된 이후에, 검증 단계에서 선택된 메모리 블록에 대한 소거 동작이 페일인 것으로 판별된 경우, 불휘발성 메모리 장치(120)는 소거 페일인 메모리 블록에 대한 정보를 메모리 컨트롤러(110)로 제공할 수 있다. 메모리 컨트롤러(110)는 소거 페일인 메모리 블록에 대한 정보를 기반으로 소거 페일인 메모리 블록을 배드 블록으로 관리할 수 있다. The
예시적인 실시 예에서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 소거 델타 검증 로직 회로(121)를 포함할 수 있다. 예를 들어, 선택된 메모리 블록에 대한 소거 동작시, 미리 정해진 소거 검증 전압에 의한 검증 결과가 패스인 것으로 판별되더라도, 선택된 메모리 블록의 특정 워드라인에 대한 소프트 결함(soft defect)이 발생할 수 있다. 특정 워드라인에 대한 소프트 결함은 특정 워드라인에 저장된 데이터에 대한 에러를 유발할 수 있다. 즉, 특정 워드라인에 대한 소프트 결함이 발생한 경우, 데이터 신뢰성이 저하될 수 있다.In an exemplary embodiment, the
소거 델타 검증 로직 회로(121)는 선택된 메모리 블록에 대한 델타 검증(delta verification)을 수행함으로써, 선택된 메모리 블록의 특정 워드라인에 대한 소프트 결함을 검증할 수 있다. 특정 워드라인에 대한 소프트 결함이 발생한 것으로 판별된 경우, 특정 워드라인을 포함하는 메모리 블록(즉, 선택된 메모리 블록)에 대한 소거 동작은 페일인 것으로 판별될 수 있다. The erase delta
예시적인 실시 예에서, 델타 검증은 선택된 메모리 블록의 복수의 워드라인에 대한 워드라인 그룹 단위의 페일 비트 수의 차이를 비교함으로써, 특정 워드라인에 대한 소프트 결함을 검증하는 검증 동작을 가리킬 수 있다. 소거 델타 검증 로직 회로(121)의 구성 및 델타 검증의 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.In an exemplary embodiment, the delta verification may refer to a verification operation of verifying a soft defect for a specific word line by comparing a difference in the number of fail bits per word line group for a plurality of word lines of a selected memory block. The configuration of the erase delta
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거 동작시, 선택된 메모리 블록에 대한 델타 검증을 수행할 수 있다. 이 경우, 종래의 소거 검증 동작을 통해 패스인 것으로 판별된 메모리 블록에서 특정 워드라인에 대한 소프트 결함이 발생하더라도, 델타 검증을 통해 소프트 결함이 검증 또는 검출될 수 있기 때문에, 불휘발성 메모리 장치(120)의 신뢰성이 향상될 수 있다.As described above, the
도 2는 도 1의 메모리 컨트롤러를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 프로세서(111), 메모리(112), 에러 정정 코드 엔진(ECC; error correction code engine)(113), 불휘발성 메모리 관리자(114), 호스트 인터페이스 회로(115), 및 플래시 인터페이스 회로(116)를 포함할 수 있다.FIG. 2 is a block diagram exemplarily illustrating the memory controller of FIG. 1 . 1 and 2 , the
프로세서(111)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. 메모리(112)는 메모리 컨트롤러(110)의 동작 메모리, 버퍼 메모리, 또는 시스템 메모리로서 사용될 수 있다. 예시적인 실시 예에서, 메모리(112)는 SRAM, DRAM 등과 같은 휘발성 메모리일 수 있다. 프로세서(111)는 메모리(112)에 저장된 정보를 처리하거나 또는 메모리(112)에 저장된 다양한 펌웨어 또는 프로그램 코드들을 실행할 수 있다.The
ECC 엔진(113)은 불휘발성 메모리 장치(120)로부터 읽어진 데이터의 에러를 검출 및 정정하도록 구성될 수 있다. 예를 들어, ECC 엔진(113)은 불휘발성 메모리 장치(120)에 저장될 데이터에 대한 에러 정정 코드를 생성할 수 있다. 생성된 에러 정정 코드는 대응하는 데이터와 함께 불휘발성 메모리 장치(120)에 저장될 수 있다. 이후에, 불휘발성 메모리 장치(120)로부터 에러 정정 코드 및 대응하는 데이터가 읽어질 수 있고, ECC 엔진(113)은 에러 정정 코드를 사용하여 불휘발성 메모리 장치(120)로부터 읽어진 데이터에 대한 에러를 정정하도록 구성될 수 있다. 예시적인 실시 예에서, ECC 엔진(113)은 미리 정해진 크기의 에러 정정 능력을 가질 수 있다.The
불휘발성 메모리 관리자(114)는 불휘발성 메모리 장치(120)에 대한 다양한 관리 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(114)는 불휘발성 메모리 장치(120)의 물리적 어드레스 및 저장된 데이터에 대한 논리적 어드레스 사이의 매핑 정보를 관리하는 맵핑 테이블 관리 동작, 불휘발성 메모리 장치(120)의 배드 블록을 관리하는 배드 블록 관리 동작, 불휘발성 메모리 장치(120)의 마모도를 관리하는 웨어 레벨링 동작, 불휘발성 메모리 장치(120)의 자유 메모리 블록들을 확보하는 가비지 콜렉션 동작 등과 같은 다양한 유지 관리 동작을 수행할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 관리자(114)는 불휘발성 메모리 장치(120)에 대한 유지 관리 동작을 수행하도록 구성된 플래시 변환 계층(FTL; flash translation layer)일 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 관리자(114)는 소프트웨어, 펌웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 소프트웨어 또는 펌웨어 형태로 구현된 불휘발성 메모리 관리자(114)는 메모리(112)에 저장될 수 있고, 메모리(112)에 저장된 불휘발성 메모리 관리자(114)는 프로세서(111)에 의해 실행될 수 있다.The
메모리 컨트롤러(110)는 호스트 인터페이스 회로(115)를 통해 외부 호스트(external host)와 통신할 수 있다. 호스트 인터페이스 회로(115)는 미리 정해진 인터페이스 규약을 기반으로 구현될 수 있다. 예시적인 실시 예에서, 미리 정해진 인터페이스 규약은 PCI-express(Peripheral Component Interconnect express) 인터페이스, NVMe(nonvolatile memory express) 인터페이스, SATA(Serial ATA) 인터페이스, SAS(Serial Attached SCSI) 인터페이스, UFS(Universal Flash Storage) 인터페이스 등과 같은 다양한 인터페이스 규약들 중 적어도 하나를 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. The
메모리 컨트롤러(110)는 플래시 인터페이스 회로(116)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적인 실시 예에서, 플래시 인터페이스 회로(116)는 낸드 인터페이스, 토글 인터페이스, 또는 ONFI 인터페이스를 기반으로 구현될 수 있다. 예시적인 실시 예에서, 플래시 인터페이스 회로(116)는 불휘발성 메모리 장치(122)에 포함된 복수의 불휘발성 메모리들 각각을 제어하도록 구성된 플래시 메모리 컨트롤러(미도시)(FMC; flash memory controller)를 포함할 수 있다. The
도 3은 도 1의 불휘발성 메모리 장치를 예시적으로 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 소거 델타 검증 로직 회로(121), 메모리 셀 어레이(122), 어드레스 디코더(123), 페이지 버퍼(124), 입출력 회로(125), 및 제어 로직 및 전압 발생 회로(126)를 포함할 수 있다. FIG. 3 is a block diagram exemplarily illustrating the nonvolatile memory device of FIG. 1 . 1 and 3 , the
소거 델타 검증 로직 회로(121)는 소거를 위해 선택된 메모리 블록에 대한 델타 검증을 수행하도록 구성될 수 있다. 소거 델타 검증 로직 회로(121)의 델타 검증 동작 및 구성은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.The erase delta
메모리 셀 어레이(122)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 메모리 블록의 구성은 도 4를 참조하여 더욱 상세하게 설명된다. The
어드레스 디코더(123)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(122)와 연결될 수 있다. 어드레스 디코더(123)는 메모리 컨트롤러(110)로부터 수신된 어드레스(ADDR)를 디코딩하고, 디코딩 결과를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 제어할 수 있다. The
페이지 버퍼(124)는 비트라인들(BL)을 통해 메모리 셀 어레이(122)와 연결될 수 있다. 페이지 버퍼(124)는 비트라인들(BL)을 통해 메모리 셀 어레이(122)의 메모리 셀들에 저장된 데이터를 임시 저장할 수 있다. 또는 페이지 버퍼(124)는 입출력 회로(125)로부터 데이터 라인(DL)을 통해 수신된 데이터를 기반으로 비트라인들(BL)의 레벨을 제어할 수 있다. The
입출력 회로(125)는 데이터 라인(DL)을 통해 페이지 버퍼(124)로부터 데이터를 수신하고, 수신된 데이터를 메모리 컨트롤러(110)로 전달할 수 있다. 또는 입출력 회로(125)는 메모리 컨트롤러(110)로부터 수신된 데이터를 데이터 라인(DL)을 통해 페이지 버퍼(124)로 전달할 수 있다.The input/
제어 로직 및 전압 발생 회로(126)(이하에서 “제어 로직 회로”라 칭함.)는 메모리 컨트롤러(110)로부터의 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여, 불휘발성 메모리 장치(120)의 구성 요소들을 제어할 수 있다. 제어 로직 회로(126)는 불휘발성 메모리 장치(120)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 회로(126)는 복수의 프로그램 전압들, 복수의 프로그램 검증 전압들, 복수의 읽기 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들 등과 같은 다양한 전압들을 생성할 수 있다. 이하에서, 설명되는 다양한 전압들(예를 들어, 소거 전압 또는 소거 검증 전압 등)은 제어 로직 회로(126)에 의해 의해 생성되고, 어드레스 디코더(123)를 통해 대응하는 워드라인으로 제공되거나 또는 불휘발성 메모리 장치(120)가 형성되는 기판으로 제공될 수 있다. The control logic and voltage generation circuit 126 (hereinafter, referred to as a “control logic circuit”) responds to the command CMD and the control signal CTRL from the
도 4a는 도 3의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 하나의 메모리 블록(BLK)을 예시적으로 보여주는 회로도이다. 도 4a를 참조하여 하나의 메모리 블록(BLK)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 메모리 셀 어레이(121)에 포함된 복수의 메모리 블록들은 도 4a의 메모리 블록(BLK)과 동일하거나 또는 유사한 구조를 가질 수 있다. 도 3 및 도 4a를 참조하면, 메모리 블록(BLK)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 행 방향(Row Direction) 및 열 방향(Column Direction)으로 배열될 수 있다.FIG. 4A is a circuit diagram exemplarily illustrating one memory block BLK of a plurality of memory blocks included in the memory cell array of FIG. 3 . Although one memory block BLK is described with reference to FIG. 4A , the scope of the present invention is not limited thereto. The plurality of memory blocks included in the
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면(예를 들어, 반도체 기판(미도시))과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다. Cell strings positioned in the same column among the plurality of cell strings CS11, CS12, CS21, and CS22 may be connected to the same bit line. For example, the cell strings CS11 and CS21 may be connected to the first bit line BL1 , and the cell strings CS12 and CS22 may be connected to the second bit line BL2 . Each of the plurality of cell strings CS11 , CS12 , CS21 , and CS22 may include a plurality of cell transistors. Each of the plurality of cell transistors may be a charge trap flash (CTF) memory cell, but the scope of the present invention is not limited thereto. The plurality of cell transistors may be stacked in a height direction that is perpendicular to a plane (eg, a semiconductor substrate (not shown)) formed by the row direction and the column direction.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC8), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공 또는 연결될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공 또는 연결될 수 있다. 예시적인 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC8) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC8) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.The plurality of cell transistors may be connected in series between a corresponding bit line (eg, BL1 or BL2 ) and a common source line CSL. For example, the plurality of cell transistors may include string select transistors SSTb and SSTa, dummy memory cells DMC1 and DMC2, memory cells MC1 to MC8, and ground select transistors GSTa and GSTb. have. The series-connected string select transistors SSTb and SSTa may be provided or connected between the series-connected memory cells MC1 to MC8 and a corresponding bit line (eg, BL1 or BL2). The series-connected ground select transistors GSTa and GSTb may be provided or connected between the series-connected memory cells MC1 to MC8 and the common source line CSL. In an exemplary embodiment, a second dummy memory cell DMC2 may be provided between the series-connected string select transistors SSTb and SSTa and the series-connected memory cells MC1 to MC8, and the series-connected memory cells MC1 to MC1 to A first dummy memory cell DMC1 may be provided between MC8 and the series-connected ground select transistors GSTb and GSTa.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC8) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 내지 제8 메모리 셀들(MC3~MC8) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제3 내지 제8 워드라인들(WL3~WL8)을 각각 공유할 수 있다.Memory cells located at the same height among the memory cells MC1 to MC8 of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the same word line. For example, the first memory cells MC1 of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may be positioned at the same height from the substrate (not shown) and connect the first word line WL1 to each other. can share The second memory cells MC2 of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may be positioned at the same height from the substrate (not shown) and may share the second word line WL2. . Similarly, each of the third to eighth memory cells MC3 to MC8 of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may be positioned at the same height from the substrate (not shown), and the third to third memory cells MC3 to MC8 may be positioned at the same height from the substrate (not shown). Eight word lines WL3 to WL8 may be shared, respectively.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다. Among the dummy memory cells DMC1 and DMC2 of each of the plurality of cell strings CS11, CS12, CS21, and CS22, the dummy memory cells located at the same height may share the same dummy word line. For example, the first dummy memory cells DMC1 of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the first dummy word line DWL1, and the plurality of cell strings CS11 The second dummy memory cells DMC2 of each of , CS12 , CS21 , and CS22 may share a second dummy word line DWL2 .
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTa, SSTb) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL2a)과 연결될 수 있다.Among the string select transistors SSTa and SSTb of each of the cell strings CS11, CS12, CS21, and CS22, string select transistors located in the same row and the same height may be connected to the same string select line. For example, the string select transistors SSTb of the cell strings CS11 and CS12 may be connected to the string select line SSL1b, and the string select transistors SSTa of the cell strings CS11 and CS12 may be It may be connected to the selection line SSL1a. The string select transistors SSTb of the cell strings CS21 and CS22 may be connected to the string select line SSL2b, and the string select transistors SSTa of the cell strings CS21 and CS22 are connected to the string select line SSL2a. ) can be associated with
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SSTb, SSTa) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인을 공유할 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb, SSTa)은 제1 스트링 선택 라인과 다른 제2 스트링 선택 라인을 공유할 수 있다. Although not shown in the drawing, the string select transistors located in the same row among the string select transistors SSTb and SSTa of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the same string select line. have. For example, the string select transistors SSTb and SSTa of the cell strings CS11 and CS12 may share a first string select line, and the string select transistors SSTb, SSTa) may share a second string selection line different from the first string selection line.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GSL2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSLa)은 접지 선택 라인(GST2a)과 연결될 수 있다.Among the ground selection transistors GSTb and GSTa of each of the cell strings CS11, CS12, CS21, and CS22, the ground selection transistors located in the same row and the same height may be connected to the same ground selection line. For example, the ground select transistors GSTb of the cell strings CS11 and CS12 may be connected to the ground select line GSL1b, and the ground select transistors GSLa of the cell strings CS11 and CS12 may be grounded. It may be connected to the selection line GST1a. The ground selection transistors GSTb of the cell strings CS21 and CS22 may be connected to the ground selection line GSL2b, and the ground selection transistors GSLa of the cell strings CS21 and CS22 may be connected to the ground selection line GST2a. ) can be associated with
비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GSTb, GSTa) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.Although not shown in the drawings, the ground selection transistors GST1b and GST1a of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the same ground selection line with each other. Alternatively, the ground selection transistors of the same height among the ground selection transistors GSTb and GSTa of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the same ground selection line. Alternatively, the ground selection transistors located in the same row among the ground selection transistors GSTb and GSTa of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may share the same ground selection line.
예시적인 실시 예에서, 비록 도면에 도시되지는 않았으나, 메모리 블록(BLK)의 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 소거 제어 트랜지스터(ECT)를 더 포함할 수 있다. 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 소거 제어 트랜지스터(ECT)는 기판으로부터 동일한 높이에 위치할 수 있고, 동일한 소거 제어 라인(ECL)과 연결될 수 있다. 예를 들어, 소거 제어 트랜지스터(ECT)는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각에서, 공통 소스 라인(CSL) 및 접지 선택 트랜지스터(GSTa) 사이에 위치할 수 있다. 또는 소거 제어 트랜지스터(ECT)는 비트라인들(BL1, BL2) 및 스트링 선택 트랜지스터들(SSTb) 사이에 위치할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. In an exemplary embodiment, although not shown in the drawings, each of the plurality of cell strings CS11 , CS12 , CS21 , and CS22 of the memory block BLK may further include an erase control transistor ECT. The erase control transistor ECT of each of the plurality of cell strings CS11, CS12, CS21, and CS22 may be positioned at the same height from the substrate and may be connected to the same erase control line ECL. have. For example, the erase control transistor ECT may be positioned between the common source line CSL and the ground selection transistor GSTa in each of the plurality of cell strings CS11 , CS12 , CS21 , and CS22 . Alternatively, the erase control transistor ECT may be positioned between the bit lines BL1 and BL2 and the string select transistors SSTb. However, the scope of the present invention is not limited thereto.
예시적인 실시 예에서, 도 4a에 도시된 메모리 블록(BLK)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소될 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링을 구성하는 행들 및 열들의 개수가 증가 또는 감소될 수 있다. 또한, 메모리 블록(BLK)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 메모리 블록(BLK)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.In an exemplary embodiment, the memory block BLK illustrated in FIG. 4A is exemplary, and the number of cell strings may be increased or decreased, and the number of rows and columns constituting the cell string may vary according to the number of cell strings. may be increased or decreased. Also, the number of cell transistors GST, MC, DMC, SST, etc. of the memory block BLK may be increased or decreased, respectively, and the height of the memory block BLK may increase or decrease according to the number of cell transistors. can do. Also, the number of lines (GSL, WL, DWL, SSL, etc.) connected to the cell transistors may be increased or decreased according to the number of cell transistors.
도 4b는 도 4a의 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면이다. 이하에서, 본 발명이 기술적 사상을 용이하게 설명하기 위하여, “워드라인 그룹(wordline group)”의 용어가 사용된다. 하나의 워드라인 그룹은 복수의 하나의 메모리 블록과 연결된 적어도 두 개의 워드라인들을 포함할 수 있다. FIG. 4B is a diagram for explaining a word line group for the memory block of FIG. 4A. Hereinafter, in order to easily describe the technical idea of the present invention, the term “wordline group” is used. One word line group may include at least two word lines connected to a plurality of memory blocks.
예를 들어, 도 4b를 참조하면, 메모리 블록(BLK)은 제1 내지 제8 워드라인들(WL1~WL8)을 포함할 수 있다. 제1 내지 제8 워드라인들(WL1~WL8)은 제1 내지 제4 워드라인 그룹들(WG1~WG4)로 분할될 수 있다. 예를 들어, 제1 워드라인 그룹(WG1)은 제1 및 제5 워드라인들(WL1, WL5)을 포함할 수 있고, 제2 워드라인 그룹(WG2)은 제2 및 제6 워드라인들(WL2, WL6)을 포함할 수 있고, 제3 워드라인 그룹(WG3)은 제3 및 제7 워드라인들(WL3, WL7)을 포함할 수 있고, 제4 워드라인 그룹(WG4)은 제4 및 제8 워드라인들(WL4, WL8)을 포함할 수 있다. 이하에서 설명되는 부분 검증 동작(partial verification operation) 또는 델타 검증 동작(delta verification operation)에서, 제1 내지 제8 워드라인들(WL1~WL8)은 워드라인 그룹 단위로 제어될 수 있다.For example, referring to FIG. 4B , the memory block BLK may include first to eighth word lines WL1 to WL8. The first to eighth word lines WL1 to WL8 may be divided into first to fourth word line groups WG1 to WG4 . For example, the first word line group WG1 may include first and fifth word lines WL1 and WL5 , and the second word line group WG2 includes second and sixth word lines ( WG2 ). may include WL2 and WL6 , the third word line group WG3 may include third and seventh word lines WL3 and WL7 , and the fourth word line group WG4 may include fourth and seventh word lines WL3 and WL7 . It may include eighth word lines WL4 and WL8. In a partial verification operation or a delta verification operation to be described below, the first to eighth word lines WL1 to WL8 may be controlled in units of word line groups.
도 5는 도 3의 불휘발성 메모리 장치의 소거 동작을 예시적으로 보여주는 순서도이다. 설명의 편의를 위하여, 불휘발성 메모리 장치(120)는 하나의 메모리 블록(이하에서, 선택된 메모리 블록이라 칭함.)에 대한 소거 동작을 수행하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)는 워드라인 단위, 서브 블록 단위, 메모리 블록 단위, 슈퍼 블록 단위 등과 같이 다양한 단위로 소거 동작을 수행할 수 있다.5 is a flowchart illustrating an erase operation of the nonvolatile memory device of FIG. 3 . For convenience of description, it is assumed that the
이하에서, 소거를 위해 선택된 메모리 블록은 도 4a 및 도 4b를 참조하여 설명된 메모리 블록(BLK)인 것으로 가정한다. 예를 들어, 선택된 메모리 블록(BLK)은 제1 내지 제8 워드라인들(WL1~WL8)을 포함하거나 또는 그것들과 연결될 수 있다. 제1 내지 제8 워드라인들(WL1~WL8)은 도 4b를 참조하여 설명된 바와 같이 제1 내지 제4 워드라인 그룹들(WG1~WG4)로 구분될 수 있다. Hereinafter, it is assumed that the memory block selected for erasing is the memory block BLK described with reference to FIGS. 4A and 4B . For example, the selected memory block BLK may include or be connected to the first to eighth word lines WL1 to WL8. The first to eighth word lines WL1 to WL8 may be divided into first to fourth word line groups WG1 to WG4 as described with reference to FIG. 4B .
이하에서, 도면의 간결성 및 설명의 편의를 위하여, S100 단계의 소거 동작, S110 단계의 블록 검증 동작(BV), S120 단계의 부분 검증 동작(PV), 및 S130 단계의 델타 검증 동작(DV)이 별개의 동작들로 구분되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 선택된 메모리 블록에 대한 소거는 ISPE(Incremental Step Pulse Erase) 방식을 기반으로 수행될 수 있다. ISPE 방식에 따른 1회의 소거는 복수의 소거 루프들을 포함할 수 있다. 복수의 소거 루프들 각각은 소거 동작 및 검증 동작을 포함할 수 있다. 이 때 소거 동작은 S100 단계의 소거 동작을 포함할 수 있고, 검증 동작은 S110 단계의 블록 검증 동작(BV), S120 단계의 부분 검증 동작(PV), 또는 S130 단계의 델타 검증 동작(DV)을 포함할 수 있다. 즉, S110 단계, S120 단계, 또는 S130 단계의 검증 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 미리 정해진 소거 루프 횟수만큼 S100 단계의 소거 동작을 다시 수행할 수 있다. Hereinafter, for the sake of brevity and convenience of description, the erase operation of step S100, the block verification operation (BV) of step S110, the partial verification operation (PV) of step S120, and the delta verification operation (DV) of step S130 are performed. Although separated into separate operations, the scope of the present invention is not limited thereto. For example, erasing of the selected memory block may be performed based on an incremental step pulse erase (ISPE) method. One erase according to the ISPE method may include a plurality of erase loops. Each of the plurality of erase loops may include an erase operation and a verify operation. In this case, the erase operation may include the erase operation of step S100, and the verification operation includes the block verification operation (BV) of step S110, the partial verification operation (PV) of step S120, or the delta verification operation (DV) of step S130. may include That is, when the verification result of step S110 , S120 , or S130 is FAIL, the
이하에서, 설명의 편의를 위하여, S110 단계, S120 단계, 또는 S130 단계의 검증 결과가 페일(FAIL)인 것은 미리 정해진 횟수의 소거 루프들이 모두 수행된 이후에 최종 검증 결과가 페일(FAIL)인 것을 의미할 수 있다. 즉, 이하에서, S110 단계, S120 단계, 또는 S130 단계의 검증 결과가 페일(FAIL)인 경우, S100 단계의 소거 동작이 재 수행되지 않는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 앞서 설명된 바와 같이, 미리 정해진 소거 루프 횟수만큼, S100 단계의 소거 동작이 재수행될 수 있다. 소거 루프가 진행됨에 따라, 소거 동작에서 사용되는 소거 전압의 크기가 단계적으로 증가할 수 있다. 상술된 내용들은 단순히 본 발명의 기술적 사상을 용이하게 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되지 않음이 이해될 것이다. Hereinafter, for convenience of explanation, the fact that the verification result of step S110, S120, or S130 is FAIL means that the final verification result is FAIL after a predetermined number of erase loops are all performed. can mean That is, hereinafter, when the verification result of step S110, step S120, or step S130 is FAIL, it is assumed that the erase operation of step S100 is not performed again. However, the scope of the present invention is not limited thereto, and as described above, the erase operation in step S100 may be re-performed for a predetermined number of erase loops. As the erase loop progresses, the level of the erase voltage used in the erase operation may increase in stages. It will be understood that the above contents are merely for easily explaining the technical spirit of the present invention, and the scope of the present invention is not limited thereto.
도 3 내지 도 5를 참조하면, S100 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)에 대한 소거 동작을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 기판(미도시)으로 소거 전압을 인가함으로써, 선택된 메모리 블록(BLK)에 대한 소거 동작을 수행할 수 있다. 예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터의 선택된 메모리 블록에 대한 프로그램 커맨드에 응답하여 S100 단계의 소거 동작을 수행할 수 있다. 또는 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터의 소거 커맨드(예를 들어, Trim 커맨드, sanitize 커맨드 등)에 응답하여, S100 단계의 소거 동작을 수행할 수 있다. 3 to 5 , in step S100 , the
S110 단계에서, 불휘발성 메모리 장치(120)는 블록 검증(BV; block verification operation)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 선택된 메모리 블록과 연결된 워드라인들로 제0 소거 검증 전압(EV0)을 인가하여, 선택된 메모리 블록들에 포함된 메모리 셀들의 문턱 전압 산포 또는 소거 상태를 검증할 수 있다. 블록 검증 동작(BV)은 도 7 내지 도 8c를 참조하여 더욱 상세하게 설명된다.In operation S110 , the
블록 검증 동작(BV)의 결과가 페일(FAIL)인 경우, S142 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거가 페일(FAIL)인 것으로 결정할 수 있다. When the result of the block verify operation BV is FAIL, in step S142 , the
블록 검증 동작(BV)의 결과가 패스(PASS)인 경우, S120 단계에서, 불휘발성 메모리 장치(120)는 부분 검증 동작(PV; partial verification operation)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는, 제0 소거 검증 전압(EV0)을 사용하여, 복수의 워드라인 그룹들 각각에 대한 페일 비트 수를 카운트하고, 카운트된 페일 비트 수들 각각을 기준 값과 비교할 수 있다. 부분 검증 동작(PV)은 도 9 내지 도 10b를 참조하여 더욱 상세하게 설명된다.When the result of the block verification operation BV is PASS, in step S120 , the
부분 검증 동작(PV)의 결과가 페일(FAIL)인 경우, S142 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거가 페일(FAIL)인 것으로 결정할 수 있다. When the result of the partial verification operation PV is FAIL, in operation S142 , the
부분 검증 동작(PV)의 결과가 패스(PASS)인 경우, S130 단계에서, 불휘발성 메모리 장치(120)는 델타 검증 동작(DV; delta verification operation)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 제1 소거 검증 전압(EV1)을 사용하여, 복수의 워드라인 그룹들 각각에 대한 페일 비트 수를 카운팅할 수 있다. 불휘발성 메모리 장치(120)는 카운팅된 페일 비트 수들의 차이 또는 분포를 기반으로, 패스 또는 페일 여부를 결정할 수 있다. 예시적인 실시 예에서, 델타 검증 동작(DV)에서 사용되는 제1 소거 검증 전압(EV1)의 레벨은 블록 검증 동작(BV) 또는 부분 검증 동작(PV)에서 사용되는 제0 소거 검증 전압(EV0)보다 낮을 수 있다. 예시적인 실시 예에서, 델타 검증 동작(DV)을 통해 선택된 메모리 블록에 소프트 결함을 갖는 워드라인이 포함되었는지 판별될 수 있다. 델타 검증 동작(DV)은 도 11 내지 도 13b를 참조하여 더욱 상세하게 설명된다.When the result of the partial verification operation PV is PASS, in step S130 , the
델타 검증 동작(DV)의 결과가 페일(FAIL)인 경우, S142 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거가 페일(FAIL)인 것으로 결정할 수 있다.When the result of the delta verification operation DV is FAIL, in step S142 , the
델타 검증 동작(DV)의 결과가 패스(PASS)인 경우(즉, 블록 검증 동작(BV), 부분 검증 동작(PV), 및 델타 검증 동작(DV)의 결과들이 모두 패스(PASS)인 경우), S141 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거가 패스(PASS)인 것으로 결정할 수 있다.When the result of the delta verification operation (DV) is PASS (that is, when the results of the block verify operation (BV), the partial verification operation (PV), and the delta verification operation (DV) are all PASS) , S141 , the
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거의 결과(즉, 패스 또는 페일 여부)에 대한 정보를 메모리 컨트롤러(110)로 제공할 수 있다. 또는 선택된 메모리 블록에 대한 소거의 결과가 패스인 경우, 불휘발성 메모리 장치(120)는 추가적인 후속 동작(예를 들어, 소거 패스된 메모리 블록에 대한 프로그램 동작)을 수행할 수 있다.In an exemplary embodiment, the
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 델타 검증 동작(DV)을 수행함으로써, 선택된 메모리 블록에, 소프트 결함을 갖는 워드라인이 포함되었는지 검출할 수 있다. 따라서, 불휘발성 메모리 장치(120)의 신뢰성이 향상될 수 있다.As described above, the
이하의 도면들을 참조하여, 불휘발성 메모리 장치(120)의 블록 검증 동작(BV), 부분 검증 동작(PV), 및 델타 검증 동작(DV)이 좀 더 상세하게 설명된다.The block verify operation BV, the partial verify operation PV, and the delta verify operation DV of the
도 6은 도 4a의 메모리 블록에 포함된 메모리 셀들의 문턱 전압 산포를 예시적으로 보여주는 산포도이다. 도 6의 산포도들의 가로축들은 메모리 셀의 문턱 전압을 가리키고, 세로축들은 메모리 셀들의 개수를 가리킨다. 도 6을 참조하여, 도 5의 S100 단계, 즉, 소거 동작이 설명된다. 설명의 편의를 위하여, 메모리 블록(BLK)은 선택된 메모리 블록이고, 메모리 블록(BLK)에 포함된 메모리 셀들 각각은 셀 당 3-비트를 저장하도록 구성된 TLC(Triple Level Cell)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각은 셀 당 적어도 2-비트 이상을 저장하도록 구성된 멀티 레벨 메모리 셀일 수 있다.FIG. 6 is a distribution diagram exemplarily illustrating a threshold voltage distribution of memory cells included in the memory block of FIG. 4A . In the scatter plots of FIG. 6 , horizontal axes indicate threshold voltages of memory cells, and vertical axes indicate the number of memory cells. Referring to FIG. 6 , step S100 of FIG. 5 , that is, an erase operation will be described. For convenience of description, it is assumed that the memory block BLK is a selected memory block, and each of the memory cells included in the memory block BLK is a triple level cell (TLC) configured to store 3-bits per cell. However, the scope of the present invention is not limited thereto, and each of the memory cells may be a multi-level memory cell configured to store at least two or more bits per cell.
도 4a 및 도 6을 참조하면, 메모리 블록(BLK)의 메모리 셀들은 각각 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 대응하는 하나의 상태를 가질 수 있다. 메모리 블록(BLK)에 대한 소거 동작시, 메모리 블록(BLK)의 메모리 셀들은 소거 상태(E)의 문턱 전압 산포를 갖도록 소거될 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 메모리 블록(BLK)이 위치한 기판으로 소거 전압을 인가하고, 메모리 블록(BLK)과 연결된 워드라인들로 워드라인 소거 전압(예를 들어, 0V)을 인가함으로써, 메모리 블록(BLK)에 대한 소거 동작을 수행할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 동작은 다양한 방식을 통해 수행될 수 있다.4A and 6 , the memory cells of the memory block BLK may each have an erase state E and a corresponding one of the first to seventh program states P1 to P7 . During an erase operation on the memory block BLK, the memory cells of the memory block BLK may be erased to have a threshold voltage distribution of the erase state E. For example, the
예시적인 실시 예에서, 소거 상태(E)의 문턱 전압 산포의 상한 값은 제0 소거 검증 전압(EV0)보다 낮을 수 있다. 예시적인 실시 예에서, 제0 소거 검증 전압(EV0)은 불휘발성 메모리 장치(120)의 물리적 특성, EOL(end of life) 특성 등을 기반으로 미리 정해진 레벨일 수 있다. 제0 소거 검증 전압(EV0)은 도 8a를 참조하여 더욱 상세하게 설명된다. In an exemplary embodiment, the upper limit of the threshold voltage distribution of the erase state E may be lower than the zeroth erase verification voltage EV0. In an exemplary embodiment, the zeroth erase verification voltage EV0 may be a predetermined level based on physical characteristics, end of life (EOL) characteristics, and the like of the
도 7은 도 5의 S110 단계, 즉, 블록 검증 동작을 예시적으로 보여주는 순서도이다. 도 3 내지 도 7을 참조하면, S110 단계의 블록 검증 동작(BV)은 S111 단계 내지 S113 단계의 동작들을 포함할 수 있다.7 is a flowchart exemplarily illustrating step S110 of FIG. 5 , that is, a block verification operation. 3 to 7 , the block verification operation BV of step S110 may include the operations of steps S111 through S113.
S111 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)의 워드라인들(WL1~WL8)로 제0 소거 검증 전압(EV0)을 인가할 수 있다. In operation S111 , the
S112 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)으로부터 페일 비트들을 카운팅하여, 메모리 블록에 대한 페일 비트 카운팅 값(이하에서, 간략한 표현을 위해, “블록 카운팅 값”이라 칭함.)(CV_B)을 생성할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 메모리 블록(BLK)의 메모리 셀들이 정상적으로 소거된 경우(즉, 메모리 셀들이 소거 상태(E)를 갖는 경우), 메모리 셀들의 문턱 전압들은 제0 소거 검증 전압(EV0)보다 낮을 것이다.In step S112 , the
반면에, 메모리 블록(BLK)의 메모리 셀들이 정상적으로 소거되지 않은경우(즉, 메모리 셀들이 소거 상태(E)를 갖지 않거나, 또는 소거 상태(E)의 문턱 전압 산포보다 높은 문턱 전압을 갖거나, 또는 제0 소거 검증 전압(EV0)보다 높은 문턱 전압을 갖는 경우), 특정 메모리 셀들의 문턱 전압들은 제0 소거 검증 전압(EV0)보다 높을 수 있다. 이 경우, 제0 소거 전압(EV0)보다 높은 문턱 전압을 갖는 메모리 셀들은 제0 소거 전압(EV0)에 의해 턴-온되지 않을 수 있다. 이 때, 불휘발성 메모리 장치(120)는 턴-온되지 않은 메모리 셀들의 개수(또는 턴-온되지 않음 메모리 셀들과 대응되는 비트라인들의 개수)를 기반으로 메모리 블록(BLK)에 대한 페일 비트 수를 카운팅하여 블록 카운팅 값(CV_B)을 생성할 수 있다.On the other hand, when the memory cells of the memory block BLK are not normally erased (ie, the memory cells do not have the erase state E, or have a threshold voltage higher than the threshold voltage distribution of the erase state E, Alternatively, when the threshold voltage is higher than the zeroth erase verification voltage EV0), the threshold voltages of specific memory cells may be higher than the zeroth erase verification voltage EV0. In this case, memory cells having threshold voltages higher than the zeroth erase voltage EV0 may not be turned on by the zeroth erase voltage EV0. In this case, the
S113 단계에서, 불휘발성 메모리 장치(120)는 블록 카운팅 값(CV_B)을 제1 기준 값(REF1)과 비교할 수 있다. 예시적인 실시 예에서, 제1 기준 값(REF1)은 도 2를 참조하여 설명된 ECC 엔진(113)의 에러 정정 능력에 대응하는 값일 수 있다. 또는 제1 기준 값(REF1)은 별도의 에러 정정 동작 또는 데이터 복원 동작을 통해 복복원 가능한 에러 개수에 대응하는 값일 수 있다. In operation S113 , the
즉, 블록 카운팅 값(CV_B)이 제1 기준 값(REF1)보다 크거나 같다는 것은 메모리 블록(BLK)에 저장된 데이터 또는 이후에 프로그램될 데이터에서 제1 기준 값(REF1)보다 많은 에러가 발생할 수 있음을 의미한다. 즉, 블록 카운팅 값(CV_B)이 제1 기준 값(REF1)보다 크거나 같은 경우, 메모리 블록(BLK)에 대한 블록 검증 동작(BV)의 결과는 페일인 것으로 판별될 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 S142 단계의 동작을 수행한다.That is, if the block counting value CV_B is greater than or equal to the first reference value REF1, more errors than the first reference value REF1 may occur in data stored in the memory block BLK or data to be programmed later. means That is, when the block counting value CV_B is greater than or equal to the first reference value REF1 , it may be determined that the result of the block verify operation BV on the memory block BLK is fail. In this case, the
블록 카운팅 값(CV_B)이 제1 기준 값(REF1)보다 작다는 것은 메모리 블록(BLK)에 저장된 데이터 또는 이후에 프로그램될 데이터에서 제1 기준 값(REF1)보다 많은 에러가 발생할 확률이 낮음을 의미한다. 즉, 블록 카운팅 값(CV_B)이 제1 기준 값(REF1)보다 작은 경우, 메모리 블록(BLK)에 대한 블록 검증 동작의 결과는 패스인 것으로 판별될 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 S120 단계의 동작을 수행할 수 있다. The fact that the block counting value CV_B is smaller than the first reference value REF1 means that the probability of generating more errors than the first reference value REF1 in data stored in the memory block BLK or data to be programmed thereafter is low. do. That is, when the block counting value CV_B is less than the first reference value REF1 , the result of the block verify operation on the memory block BLK may be determined to be a pass. In this case, the
도 8a 내지 도 8c는 도 7의 순서도의 블록 검증 동작을 설명하기 위한 도면들이다. 도면의 간결성을 위해, 메모리 블록(BLK)의 메모리 셀들의 소거 상태(E)에 대한 산포도들이 도시된다. 설명의 편의를 위하여, “”의 참조 기호들이 사용된다. “X_B”는 참조 기호(X)에 대응하는 구성 요소가 메모리 블록에 대응하는 것을 의미한다. 예를 들어, “”의 참조 기호는 메모리 블록(BLK)에 포함된 메모리 셀들의 소거 상태(E)를 지칭할 수 있다. 그러나 이러한 설명들은 본 발명의 구성을 설명하기 위한 단순 예시들이며, 본 발명의 범위가 이에 한정되는 것은 아니다.8A to 8C are diagrams for explaining a block verification operation of the flowchart of FIG. 7 . For brevity of the drawing, scatter diagrams for the erase state E of the memory cells of the memory block BLK are shown. For convenience of description, reference signs of “” are used. “X_B” means that a component corresponding to the reference symbol X corresponds to a memory block. For example, a reference symbol of “ ” may indicate an erase state E of memory cells included in the memory block BLK. However, these descriptions are merely examples for explaining the configuration of the present invention, and the scope of the present invention is not limited thereto.
먼저 도 8a를 참조하면, 불휘발성 메모리 장치(120)의 수명이 경과(예를 들어, 프로그램 및 소거 사이클 횟수가 증가)함에 따라, 메모리 블록(BLK)의 소거 상태에 대응하는 문턱 전압 산포가 변할 수 있다. 예를 들어, 초기 상태의 메모리 블록(BLK)의 메모리 셀들은 블록 소거 상태(E_B0')를 가질 수 있고, EOL(End of Life) 상태의 메모리 블록(BLK)의 메모리 셀들은 블록 소거 상태(E_B0')를 가질 수 있다. E_B0의 문턱 전압 산포의 폭은 △V_B0일 수 있고, E_B0'의 문턱 전압 산포의 폭은 △V_B0'일 수 있다. 이 때, △V_B0'는 △V_B0보다 넓을 수 있다. 즉, 불휘발성 메모리 장치(120)의 수명이 경과함에 따라, 메모리 셀들의 문턱 전압 산포가 넓게 퍼질 수 있다.First, referring to FIG. 8A , as the lifetime of the
예시적인 실시 예에서, 블록 검증 동작(BV)에서 사용되는 제0 소거 검증 전압(EV0)은 불휘발성 메모리 장치(120)의 EOL 상태를 고려하여 결정될 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 제0 소거 검증 전압(EV0)은 EOL 상태의 메모리 블록(BLK)의 블록 소거 상태(E_B0')의 문턱 전압 산포의 상한 값을 기반으로 결정될 수 있다.In an exemplary embodiment, the zeroth erase verification voltage EV0 used in the block verify operation BV may be determined in consideration of the EOL state of the
이는 EOL 상태의 메모리 블록(BLK)이 배드 블록으로 결정되는 것을 방지하기 위함일 수 있다. 예를 들어, 소거 검증 전압이 초기 상태의 메모리 블록의 블록 소거 상태(E_B0)를 기반으로 결정되는 경우, EOL 상태의 메모리 블록에 대한 블록 검증 동작은 페일일 것이다. 즉, EOL 상태의 메모리 블록이 정상 블록으로 사용될 수 있음에도 불구하고, 소거 검증 전압이 초기 상태의 메모리 블록의 블록 소거 상태(E_B0)를 기반으로 결정됨으로써, EOL 상태의 메모리 블록이 배드 블록으로 관리될 수 있다. 이 경우, 불휘발성 메모리 장치(120)의 활용성(utility) 또는 수명이 단축될 수 있다. 따라서, 제0 소거 검증 전압(EV0)은 불휘발성 메모리 장치(120)의 EOL 상태를 고려하여 결정됨으로써, 불휘발성 메모리 장치(120)의 활용성(utility) 또는 수명이 유지 또는 향상될 수 있다.This may be to prevent the memory block BLK in the EOL state from being determined as a bad block. For example, when the erase verify voltage is determined based on the block erase state E_B0 of the memory block in the initial state, the block verify operation for the memory block in the EOL state will fail. That is, even though the memory block in the EOL state can be used as a normal block, the erase verification voltage is determined based on the block erase state E_B0 of the memory block in the initial state, so that the memory block in the EOL state can be managed as a bad block. can In this case, the utility or lifespan of the
다음으로, 도 8b를 참조하면, 메모리 블록(BLK)에 대한 블록 검증시, 메모리 블록(BLK)과 연결된 복수의 워드라인들(WL1~WL8)로 제0 소거 검증 전압(EV0)이 인가될 수 있다. 이 때, 앞서 설명된 바와 같이, 특정 메모리 셀의 문턱 전압이 제0 소거 검증 전압(EV0)보다 높은 경우, 특정 메모리 셀은 턴-오프될 것이다. 특정 메로리 셀의 문턱 전압이 제0 소거 검증 전압(EV0)보다 높은 것은, 특정 메모리 셀로부터 페일 비트가 발생하거나 또는 발생할 가능성이 높음을 의미할 수 있다. 불휘발성 메모리 장치(120)는 턴-오프된 특정 메모리 셀들의 개수 또는 턴-오프된 특정 메모리 셀들과 대응하는 비트 라인들의 개수를 카운팅하여, 블록 카운팅 값(CV_B)을 생성할 수 있다. Next, referring to FIG. 8B , during block verification of the memory block BLK, the zeroth erase verification voltage EV0 may be applied to the plurality of word lines WL1 to WL8 connected to the memory block BLK. have. In this case, as described above, when the threshold voltage of the specific memory cell is higher than the zeroth erase verification voltage EV0, the specific memory cell is turned off. When the threshold voltage of the specific memory cell is higher than the zeroth erase verification voltage EV0, it may mean that a fail bit occurs or is highly likely to occur from the specific memory cell. The
다음으로, 도 8c를 참조하면, 제1 내지 제3 메모리 블록들(BLK1~BLK3)에 대한 블록 소거 상태들(E_B1~E_B3)이 도시된다. 제1 메모리 블록(BLK1)의 메모리 셀들은 제1 블록 소거 상태(E_B1)를 가질 수 있다. 이 때, 제1 블록 소거 상태(E_B1)의 문턱 전압 산포의 폭은 △V_B1일 수 있고, 상한 값은 제0 소거 검증 전압(EV0)보다 낮을 수 있다. 즉, 제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV)에서, 제1 메모리 블록(BLK1)에 대한 페일 비트가 카운팅되지 않을 수 있으며, 이 경우, 제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV)의 결과는 패스인 것으로 판별될 수 있다.Next, referring to FIG. 8C , block erase states E_B1 to E_B3 of the first to third memory blocks BLK1 to BLK3 are illustrated. Memory cells of the first memory block BLK1 may have a first block erase state E_B1 . In this case, the width of the threshold voltage distribution of the first block erase state E_B1 may be ΔV_B1 , and the upper limit value may be lower than the zeroth erase verification voltage EV0 . That is, in the block verify operation BV for the first memory block BLK1 , the fail bit for the first memory block BLK1 may not be counted. In this case, the block for the first memory block BLK1 A result of the verify operation BV may be determined to be a pass.
제2 메모리 블록(BLK2)의 메모리 셀들은 제2 블록 소거 상태(E_B2)를 가질 수 있다. 이 때, 제2 블록 소거 상태(E_B2)의 문턱 전압 산포의 폭은 △V_B2일 수 있고, 상한 값은 제0 소거 검증 전압(EV0)보다 높을 수 있다. 제2 메모리 블록(BLK2)에 대한 블록 검증 동작(BV)에서, 제2 메모리 블록(BLK2)에 대한 페일 비트 수는 제2 블록 카운팅 값(CV_B2)일 수 있다. 예시적인 실시 예에서, 제2 블록 카운팅 값(CV2)은 제2 메모리 블록(BLK2)의 메모리 셀들 중 제0 소거 검증 전압(EV0)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수와 대응될 수 있다. 제2 블록 카운팅 값(CV_B2)은 제1 기준 값(REF1)보다 작을 수 있다. 이는 제2 메모리 블록(BLK2)의 메모리 셀들에서 발생한 에러들이 ECC 엔진(123) 또는 다른 에러 정정 동작을 통해 치유될 수 있음을 의미할 수 있다. 이 경우, 제2 메모리 블록(BLK2)에 대한 블록 검증 동작(BV)의 결과는 패스인 것으로 판별될 수 있다.Memory cells of the second memory block BLK2 may have a second block erase state E_B2 . In this case, the width of the threshold voltage distribution of the second block erase state E_B2 may be ΔV_B2 , and the upper limit value may be higher than the zeroth erase verification voltage EV0 . In the block verify operation BV for the second memory block BLK2 , the number of fail bits for the second memory block BLK2 may be the second block counting value CV_B2 . In an exemplary embodiment, the second block counting value CV2 may correspond to the number of memory cells having a threshold voltage higher than the zeroth erase verification voltage EV0 among the memory cells of the second memory block BLK2 . The second block counting value CV_B2 may be smaller than the first reference value REF1 . This may mean that errors occurring in the memory cells of the second memory block BLK2 may be corrected through the
제3 메모리 블록(BLK3)의 메모리 셀들은 제3 블록 소거 상태(E_B3)를 가질 수 있다. 이 때, 제3 블록 소거 상태(E_B3)의 문턱 전압 산포의 폭은 △V_B3일 수 있고, 상한 값은 제0 소거 검증 전압(EV0)보다 높을 수 있다. 제3 메모리 블록(BLK3)에 대한 블록 검증 동작(BV)에서, 제3 메모리 블록(BLK3)에 대한 페일 비트 수는 제3 블록 카운팅 값(CV_B3)일 수 있다. 이 때, 제3 블록 카운팅 값(CV_B3)은 제1 기준 값(REF1)보다 클 수 있다. 이는 제3 메모리 블록(BLK3)의 메모리 셀들에서 발생한 에러들이 ECC 엔진(123) 또는 다른 에러 정정 동작을 통해 치유될 수 없음을 의미할 수 있다. 이 경우, 제3 메모리 블록(BLK3)에 대한 블록 검증 동작(BV)의 결과는 페일인 것으로 판별될 수 있다.Memory cells of the third memory block BLK3 may have a third block erase state E_B3 . In this case, the width of the threshold voltage distribution of the third block erase state E_B3 may be ΔV_B3 , and the upper limit value may be higher than the zeroth erase verification voltage EV0 . In the block verify operation BV for the third memory block BLK3 , the number of fail bits for the third memory block BLK3 may be the third block counting value CV_B3 . In this case, the third block counting value CV_B3 may be greater than the first reference value REF1 . This may mean that errors occurring in the memory cells of the third memory block BLK3 cannot be corrected through the
상술된 바와 같이, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)에 대한 소거 동작(즉, 선택된 메모리 블록(BLK)의 메모리 셀들의 문턱 전압을 낮추는 동작)을 수행한 이후에, 선택된 메모리 블록(BLK)에 블록 검증 동작(BV)을 수행할 수 있다. 블록 검증 동작(BV)의 결과가 페일(FAIL)인 경우, 선택된 메모리 블록(BLK)에 대한 소거가 페일인 것으로 판별되거나, 선택된 메모리 블록(BLK)은 메모리 컨트롤러(110)에 의해 배드 블록으로 관리될 수 있다.As described above, the
블록 검증 동작(BV)의 결과가 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 이하의 도 9 내지 도 10b를 참조하여 설명되는 부분 검증 동작(PV)을 수행할 수 있다.When the result of the block verify operation BV is PASS, the
도 9는 도 5의 S120 단계의 동작, 즉, 부분 검증 동작을 예시적으로 보여주는 순서도이다. 도 10a 및 도 10b는 도 9의 부분 검증 동작을 설명하기 위한 도면들이다. 도 5 및 도 9 내지 도 10b를 참조하면, S110 단계의 블록 검증 동작(BV)의 결과가 패스(PASS)인 경우, S120 단계의 부분 검증 동작(PV)이 수행될 수 있다. S120 단계의 부분 검증 동작(PV)은 S121 단계 내지 S126 단계의 동작들을 포함할 수 있다.9 is a flowchart exemplarily illustrating the operation of step S120 of FIG. 5 , that is, a partial verification operation. 10A and 10B are diagrams for explaining the partial verification operation of FIG. 9 . 5 and 9 to 10B , when the result of the block verification operation BV of step S110 is PASS, the partial verification operation PV of step S120 may be performed. The partial verification operation PV of step S120 may include the operations of steps S121 to S126.
S121 단계에서, 변수(k)가 1로 설정될 수 있다. 예시적인 실시 예에서, 변수(k)는 워드라인 그룹에 대한 페일 비트 카운팅에 대한 반복을 설명하기 위해 사용되며, 본 발명의 범위를 제한하지 않는다.In step S121 , the variable k may be set to 1. In an exemplary embodiment, the variable k is used to describe the repetition of fail bit counting for a wordline group, and does not limit the scope of the present invention.
S122 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)의 워드라인 그룹들 중 제k 워드라인 그룹의 워드라인들로 제0 소거 검증 전압(EV0)을 인가하고, 나머지 워드라인 그룹들의 워드라인들로 패스 전압(VPASS)을 인가할 수 있다. S123 단계에서, 불휘발성 메모리 장치(120)는 페일 비트 수를 카운팅하여, 제k 워드라인 그룹에 대한 페일 비트 카운팅 값(이하에서, 설명의 편의를 위해, 제k 부분 카운팅 값”이라 칭함.)(CV_Pk)을 생성할 수 있다. In operation S122 , the
예를 들어, 도 10a에 도시된 바와 같이, 불휘발성 메모리 장치(120)는 제1 워드라인 그룹(WG1)의 워드라인들(즉, WL1, WL5)로 제0 소거 검증 전압(EV0)을 인가할 수 있고, 나머지 워드라인 그룹들(WG2, WG3, WG4)의 워드라인들(WL2, WL3, WL4, WL6, WL7, WL8)로 패스 전압(VPASS)을 인가할 수 있다.For example, as shown in FIG. 10A , the
패스 전압(VPASS)은 메모리 셀들의 상태(즉, 소거 상태 또는 프로그램 상태)와 무관하게, 메모리 셀들을 턴-온시킬 수 있는 고 전압일 수 있다. 즉, 패스 전압(VPASS)에 의해, 나머지 워드라인 그룹들(WG2, WG3, WG4)의 워드라인들(WL2, WL3, WL4, WL6, WL7, WL8)과 연결된 메모리 셀들은 턴-온될 것이다. 반면에, 제1 워드라인 그룹(WG1)의 워드라인들(즉, WL1, WL5)과 연결된 메모리 셀들 중 제0 소거 검증 전압(EV0)보다 높은 문턱 전압을 갖는 메모리 셀들은 턴-오프될 것이다. 불휘발성 메모리 장치(120)는 제1 워드라인 그룹(WG1)의 워드라인들(즉, WL1, WL5)과 연결된 메모리 셀들 중 턴-오프된 메모리 셀들 또는 턴-오프된 메모리 셀들과 대응하는 비트라인들을 기반으로 제1 부분 카운팅 값(CV_P1)을 생성할 수 있다. The pass voltage VPASS may be a high voltage capable of turning on the memory cells regardless of their state (ie, an erase state or a program state). That is, the memory cells connected to the word lines WL2, WL3, WL4, WL6, WL7, and WL8 of the remaining word line groups WG2, WG3, and WG4 may be turned on by the pass voltage VPASS. On the other hand, among the memory cells connected to the word lines (ie, WL1 and WL5) of the first word line group WG1 , the memory cells having a threshold voltage higher than the zeroth erase verification voltage EV0 are turned off. The
즉, 제k 부분 카운팅 값(CV_Pk)은 제k 워드라인 그룹의 워드라인들과 연결된 메모리 셀들 중, 제0 소거 검증 전압(EV0)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수 또는 제0 소거 검증 전압(EV0)보다 높은 문턱 전압을 갖는 메모리 셀들과 연관된 비트라인들의 개수에 대응할 수 있다. That is, the kth partial counting value CV_Pk is the number of memory cells having a higher threshold voltage than the 0th erase verification voltage EV0 or the 0th erase verification voltage among the memory cells connected to the wordlines of the kth word line group. It may correspond to the number of bit lines associated with memory cells having a threshold voltage higher than (EV0).
이하에서, 설명의 편의를 위하여, 부분 검증 동작(PV)에서 사용되는 소거 검증 전압은 제0 소거 검증 전압(EV0)(즉, 블록 검증 동작(BV)에서 사용되는 소거 검증 전압)인 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 부분 검증 동작(PV)에서 사용되는 소거 검증 전압은 제0 소거 검증 전압(EV0)과 같거나 또는 작을 수 있다. Hereinafter, for convenience of explanation, it will be described that the erase verification voltage used in the partial verification operation PV is the zeroth erase verification voltage EV0 (ie, the erase verification voltage used in the block verification operation BV). , the scope of the present invention is not limited thereto. For example, the erase verify voltage used in the partial verify operation PV may be equal to or less than the zeroth erase verify voltage EV0.
S124 단계에서, 불휘발성 메모리 장치(120)는 제k 부분 카운팅 값(CV_Pk)과 제2 기준 값(REF2)을 비교할 수 있다. 예시적인 실시 예에서, 제2 기준 값(REF2)은 도 7을 참조하여 설명된 블록 검증 동작(BV)에서 사용되는 제1 기준 값(REF1)보다 작을 수 있다. 예시적인 실시 예에서, 제2 기준 값(REF2)은 ECC 엔진(123) 또는 다른 에러 정정 동작의 에러 정정 능령에 대응하는 값일 수 있다.In operation S124 , the
즉, 제k 부분 카운팅 값(CV_Pk)이 제2 기준 값(REF2)보다 크거나 같다는 것은, 제k 워드라인 그룹의 워드라인들과 연결된 메모리 셀들로부터 읽어진 데이터에 대한 에러가 ECC 엔진(123) 또는 다른 에러 정정 동작에 의해 치유되지 않을 수 있음을 의미할 수 있다. 이 경우, 부분 검증 동작(PV)의 결과는 페일(FAIL)인 것으로 판별되며, 불휘발성 메모리 장치(120)는 S142 단계의 동작을 수행할 수 있다. That is, when the k-th partial counting value CV_Pk is greater than or equal to the second reference value REF2, an error with respect to data read from memory cells connected to the word lines of the k-th word line group occurs in the
반면에, 제k 부분 카운팅 값(CV_Pk)이 제2 기준 값(REF2)보다 작다는 것은, k 워드라인 그룹의 워드라인들과 연결된 메모리 셀들로부터 읽어진 데이터에 대한 에러가 발생하지 않거나 또는, 발생된 에러가 ECC 엔진(123) 또는 다른 에러 정정 동작에 의해 치유되지 않을 수 있음을 의미할 수 있다. 이 경우, 불휘발성 메모리 장치(120)는 S125 단계의 동작을 수행할 수 있다.On the other hand, when the k-th partial counting value CV_Pk is smaller than the second reference value REF2, an error does not occur with respect to data read from memory cells connected to the word lines of the k word line group or occurs This may mean that the error may not be corrected by the
S125 단계에서, 변수(k)가 최대인지 판별된다. 변수(k)가 최대가 아닌 경우, S126 단계에서, 변수(k)는 1만큼 증가한다. 이후에, 불휘발성 메모리 장치(120)는 S122 단계의 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)의 모든 워드라인 그룹들 각각에 대한 부분 검증 동작(PV)을 반복 수행할 수 있다. 모든 워드라인 그룹들 각각에 대한 부분 검증 동작(PV)의 결과가 모두 패스(PASS)인 경우(즉, S125 단계에서, Yes인 경우), 선택된 메모리 블록(BLK)에 대한 부분 검증 동작(PV)은 패스(PASS)인 것으로 판별되고, 불휘발성 메모리 장치(120)는 S130 단계의 동작을 수행할 수 있다. In step S125, it is determined whether the variable k is the maximum. If the variable k is not the maximum, in step S126, the variable k is increased by one. Thereafter, the
좀 더 상세한 예로서, 도 10b에 도시된 바와 같이, 제2 메모리 블록(BLK2)의 메모리 셀들은 제2 블록 소거 상태(E_B2)를 가질 수 있고, 블록 검증 동작(BV)을 통해 생성된 제2 블록 카운팅 값(CV_B2)은 제1 기준 값(REF1)보다 작을 수 있다. 즉, 제2 메모리 블록(BLK2)은, 블록 검증 동작(BV)에서 패스된 메모리 블록일 수 있다.As a more detailed example, as shown in FIG. 10B , the memory cells of the second memory block BLK2 may have a second block erase state E_B2 , and the second memory cells generated through the block verify operation BV may be in the second block erase state E_B2 . The block counting value CV_B2 may be smaller than the first reference value REF1. That is, the second memory block BLK2 may be a memory block passed in the block verify operation BV.
앞서 설명된 바와 같이, 불휘발성 메모리 장치(120)는 블록 검증 동작(BV)에서 패스된 제2 메모리 블록(BLK2)에 대한 부분 검증 동작(PV)을 수행할 수 있다. 예를 들어, 제2 메모리 블록(BLK2)의 제1 워드라인 그룹(WG1)에 대응하는 메모리 셀들은 제1 그룹 소거 상태(E_G1)를 가질 수 있고, 제2 워드라인 그룹(WG2)에 대응하는 메모리 셀들은 제2 그룹 소거 상태(E_G2)를 가질 수 있고, 제3 워드라인 그룹(WG3)에 대응하는 메모리 셀들은 제3 그룹 소거 상태(E_G3)를 가질 수 있고, 제4 워드라인 그룹(WG4)에 대응하는 메모리 셀들은 제4 그룹 소거 상태(E_G4)를 가질 수 있다. 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4) 각각의 문턱 전압 산포의 폭은 △V_G1, △V_G2, △V_G3, 및 △V_G14일 수 있다. As described above, the
불휘발성 메모리 장치(120)는 제0 소거 검증 전압(EV0)을 사용하여, 제2 메모리 블록(BLK2)의 제1 워드라인 그룹(WG1)에 대한 페일 비트를 카운팅하여, 제1 부분 카운팅 값(CV_P1)을 생성할 수 있고, 제3 워드라인 그룹(WG3)에 페일 비트를 카운팅하여, 제3 부분 카운팅 값(CV_P3)을 생성할 수 있다. 제2 및 제4 그룹 소거 상태들(E_G2, E_G4)의 문턱 전압 산포의 상한 값은 제0 소거 검증 전압(EV0)보다 낮기 때문에, 제2 및 제4 워드라인 그룹들(WG2, WG4)에 대한 페일 비트는 카운팅되지 않을 수 있다.The
이 때, 제1 부분 카운팅 값(CV_P1)은 제2 기준 값(REF2)보다 작을 수 있다. 즉, 제1 워드라인 그룹(WG1)에 대응하는 메모리 셀들 중 문턱 전압이 제0 소거 검증 전압(EV0)보다 높은 페일 메모리 셀이 존재하나, 페일 메모리 셀로 인한 에러가 ECC 엔진(123) 또는 다른 에러 정정 동작에 의해 치유될 수 있다. 반면에, 제3 부분 카운팅 값(CV_P3)은 제2 기준 값(REF2)보다 클 수 있다. 즉, 제1 워드라인 그룹(WG1)에 대응하는 메모리 셀들 중 문턱 전압이 제0 소거 검증 전압(EV0)보다 높은 페일 메모리 셀로 인한 에러는 ECC 엔진(123) 또는 다른 에러 정정 동작에 의해 치유되지 않을 수 있다. 불휘발성 메모리 장치(120)는, 제3 부분 카운팅 값(CV_P3)이 제2 기준 값(REF2)보다 큰 것에 응답하여, 제3 워드라인 그룹(WG3)에서 하드 결함(hard defect)이 발생한 것을 검출할 수 있다. 불휘발성 메모리 장치(120)는 하드 결함이 발생한 워드라인 그룹이 포함된 메모리 블록(즉, BLK2)에 대한 부분 검증 동작(PV)을 페일(FAIL)로서 결정할 수 있다.In this case, the first partial counting value CV_P1 may be smaller than the second reference value REF2. That is, among the memory cells corresponding to the first word line group WG1 , there is a fail memory cell having a threshold voltage higher than the zeroth erase verification voltage EV0 , but an error due to the fail memory cell is caused by the
예시적인 실시 예에서, 메모리 블록, 워드라인 그룹, 또는 워드라인에 대한 하드 결함(hard defect)은 제0 소거 검증 전압(EV0)을 기반으로 검출된 페일 비트의 수가 기준 값(예를 들어, REF1, REF2 등)보다 큰 경우를 가리킨다. 즉, 특정 메모리 블록, 특정 워드라인 그룹, 또는 특정 워드라인에서 하드 결함이 발생한 경우, 특정 메모리 블록, 특정 워드라인 그룹, 또는 특정 워드라인에 저장된 데이터에서 에러가 발생할 수 있으며, 발생된 에러는 다른 에러 정정 수단에 의해 정정되지 않을 수 있다. 상술된 바와 같이, 불휘발성 메모리 장치(120)는 블록 검증 동작(BV) 또는 부분 검증 동작(PV)을 통해 메모리 블록 또는 특정 워드라인 그룹에 대한 하드 결함을 검출하고, 검출된 하드 결함을 기반으로 대응하는 메모리 블록에 대한 소거를 페일(FAIL)로서 결정할 수 있다.In an exemplary embodiment, the number of failed bits detected based on the zeroth erase verification voltage EV0 is a reference value (eg, REF1 ) for a hard defect for a memory block, a word line group, or a word line. , REF2, etc.). That is, when a hard defect occurs in a specific memory block, a specific word line group, or a specific word line, an error may occur in data stored in a specific memory block, a specific word line group, or a specific word line, and the generated error is It may not be corrected by the error correction means. As described above, the
부분 검증 동작(PV)의 결과가 패스(PASS)인 것으로 결정된 경우, 불휘발성 메모리 장치(120)는 이하의 도 11 내지 도 13b를 참조하여 설명되는 델타 검증 동작(DV)을 수행할 수 있다.When it is determined that the result of the partial verification operation PV is PASS, the
도 11은 도 5의 S130 단계의 동작, 즉, 델타 검증 동작을 예시적으로 보여주는 블록도이다. 도 12a 및 도 12b는 도 11의 순서도에 따른 델타 검증 동작을 설명하기 위한 도면들이다. 도 5 및 도 11 내지 도 12c를 참조하면, S120 단계의 부분 검증 동작(PV)이 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 S130 단계의 델타 검증 동작(DV)을 수행할 수 있다. S130 단계의 델타 검증 동작(DV)은 S131 단계 내지 S137 단계의 동작들을 포함할 수 있다.11 is a block diagram exemplarily illustrating the operation of step S130 of FIG. 5 , that is, the delta verification operation. 12A and 12B are diagrams for explaining a delta verification operation according to the flowchart of FIG. 11 . 5 and 11 to 12C , when the partial verification operation PV of step S120 is PASS, the
S131 단계에서, 변수(k)가 1로 설정된다. 변수(k)는 워드라인 그룹에 대한 페일 비트 카운팅에 대한 반복을 설명하기 위해 사용되며, 본 발명의 범위를 제한하지 않는다.In step S131, the variable k is set to 1. The variable k is used to describe the iteration for fail bit counting for a group of word lines, and does not limit the scope of the present invention.
S132 단계에서, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)의 워드라인 그룹들 중 제k 워드라인 그룹의 워드라인들로 제1 소거 검증 전압(EV1)을 인가하고, 나머지 워드라인 그룹들의 워드라인들로 패스 전압(VPASS)을 인가할 수 있다. S133 단계에서, 불휘발성 메모리 장치(120)는 페일 비트 수를 카운팅하여, 제k 워드라인 그룹에 대한 페일 비트 카운팅 값(이하에서, 설명의 편의를 위해, 제k 델타 카운팅 값”이라 칭함.)(CV_Dk)을 생성할 수 있다. In operation S132 , the
예시적인 실시 예에서, 델타 검증 동작(DV)의 S132 단계 및 S133 단계의 동작들은 도 9 내지 도 10b를 참조하여 설명된 부분 검증 동작(PV)의 S122 단계 및 S123 단계와 비교하여, 소거 검증 전압이 다르다는 점을 제외하면, 다른 동작 방법들은 유사하므로, 이에 대한 설명은 생략된다. 예시적인 실시 예에서, 델타 검증 동작(DV)에서 사용되는 제1 소거 검증 전압(EV1)은 부분 검증 동작(PV)에서 사용되는 제0 소거 검증 전압(EV0)보다 낮을 수 있다. In an exemplary embodiment, the operations of steps S132 and S133 of the delta verification operation DV are compared with steps S122 and S123 of the partial verification operation PV described with reference to FIGS. 9 to 10B , and the erase verification voltage Except for this difference, since other operating methods are similar, a description thereof will be omitted. In an exemplary embodiment, the first erase verification voltage EV1 used in the delta verification operation DV may be lower than the zeroth erase verification voltage EV0 used in the partial verification operation PV.
S134 단계에서, 변수(k)가 최대인지 판별된다. 변수(k)가 최대가 아닌 경우, S135 단계에서, 변수(k)는 1만큼 증가한다. 이후에 불휘발성 메모리 장치(120)는 S132 단계를 수행한다. 즉, 불휘발성 메모리 장치(120)는 제1 소거 검증 전압(EV1)을 사용하여, 선택된 메모리 블록(BLK)의 워드라인 그룹들 각각에 대한 델타 카운팅 값을 생성할 수 있다.In step S134, it is determined whether the variable k is maximum. If the variable k is not the maximum, in step S135, the variable k is increased by one. Thereafter, the
S134 단계의 판별 결과가 변수(k)가 최대임을 가리키는 경우, S136 단계에서, 불휘발성 메모리 장치(120)는 생성된 델타 카운팅 값들(CV_Ds)을 기반으로 델타 값(DLT)을 생성할 수 있다. 예를 들어, 델타 값(DLT)은 생성된 델타 카운팅 값들(CV_Ds) 사이의 차이, 분포, 또는 분산을 가리킬 수 있다. 또는, 델타 값(DLT)은 생성된 델타 카운팅 값들(CV_Ds) 중 최대 값 및 최소 값 사이의 차이를 가리킬 수 있다. 또는, 델타 값(DLT)은 생성된 델타 카운팅 값들(CV_Ds) 중 최대 값 및 중간 값 사이의 차이를 가리킬 수 있다. 델타 값(DLT)은 생성된 델타 카운팅 값들(CV_Ds) 중 최대 값 및 평균 값 사이의 차이를 가리킬 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.When the determination result of step S134 indicates that the variable k is the maximum, in step S136 , the
S137 단계에서, 불휘발성 메모리 장치(120)는 델타 값(DLT)을 제3 기준 값(REF3)과 비교할 수 있다. 델타 값(DLT)이 제3 기준 값(REF3)보다 크거나 같은 경우, 불휘발성 메모리 장치(120)는 S142 단계의 동작을 수행할 수 있다. 즉, 델타 값(DLT)이 제3 기준 값(REF3)보다 크거나 같은 경우, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)에 대한 소거를 페일(FAIL)로서 결정할 수 있다.In operation S137 , the
델타 값(DLT)이 제3 기준 값(REF3)보다 작은 경우, 불휘발성 메모리 장치(120)는 S141 단계의 동작을 수행할 수 있다. 즉, 델타 값(DLT)이 제3 기준 값(REF3)보다 작은 경우, 불휘발성 메모리 장치(120)는 선택된 메모리 블록(BLK)에 대한 소거를 패스(PASS)로서 결정할 수 있다.When the delta value DLT is less than the third reference value REF3 , the
예를 들어, 도 12a에 도시된 바와 같이, 제1 메모리 블록(BLK1)의 메모리 셀들은 제1 블록 소거 상태(E_B1)를 가질 수 있다. 이 때, 제1 블록 소거 상태(E_B1)의 문턱 전압 산포의 폭은 △V_B1일 수 있고, 문턱 전압 산호의 상한 값은 제0 소거 검증 전압(EV0)보다 낮을 수 있다. 즉, 제1 메모리 블록(BLK)에 대한 블록 검증 동작(BV)의 결과는 패스(PASS)일 수 있다.For example, as shown in FIG. 12A , the memory cells of the first memory block BLK1 may have a first block erase state E_B1 . In this case, the width of the threshold voltage distribution of the first block erase state E_B1 may be ΔV_B1 , and the upper limit value of the threshold voltage coral may be lower than the zeroth erase verification voltage EV0 . That is, the result of the block verify operation BV on the first memory block BLK may be a PASS.
제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV)의 결과가 패스(PASS)이므로, 앞서 설명된 바와 같이, 제1 메모리 블록(BLK1)에 대한 부분 검증 동작(PV)이 수행될 수 있다. 이 때, 도 12a에 도시된 바와 같이, 제1 메모리 블록(BLK1)의 제1 내지 제4 워드라인 그룹들(WG1~WG4)은 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4)를 각각 가질 수 있다. 도 12a에 도시된 바와 같이, 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4)의 문턱 전압 산포들의 상한 값들은 모두 제0 소거 검증 전압(EV0)보다 낮기 때문에, 제1 메모리 블록(BLK1)에 대한 부분 검증 동작(PV)의 결과는 패스(PASS)일 수 있다. Since the result of the block verify operation BV for the first memory block BLK1 is a pass, as described above, the partial verification operation PV for the first memory block BLK1 may be performed. . At this time, as shown in FIG. 12A , the first to fourth word line groups WG1 to WG4 of the first memory block BLK1 may set the first to fourth group erase states E_G1 to E_G4 respectively. can have As illustrated in FIG. 12A , upper limit values of threshold voltage distributions of the first to fourth group erase states E_G1 to E_G4 are all lower than the zeroth erase verification voltage EV0, so that the first memory block BLK1 A result of the partial verification operation PV for ? may be a PASS.
이 때, 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4)의 문턱 전압 산포들의 폭들은 △V_G1, △V_G2, △V_G3, 및 △V_G4일 수 있다. 도 12a에 도시된 바와 같이, △V_G3의 너비는 다른 폭들(△V_G1, △V_G2, 및 △V_G4)보다 상대적으로 더 넓을 수 있다. 이 경우, △V_G3의 너비를 갖는 제3 그룹 소거 상태(E_G3)에 대응하는 제3 워드라인 그룹(WG3)에서 소프트 결함(soft defect)이 발생할 수 있다. 소프트 결함은 앞서 설명된 하드 결함과 달리, 불휘발성 메모리 장치(120)의 물리적 특성 및 EOL 상태를 기반으로 미리 결정된 제0 소거 검증 전압(EV0)에 의해 검출되지 않는 결함을 가리킬 수 있다. 즉, 도 12a에 도시된 바와 같이, 제3 워드라인 그룹(WG3)에서 소프트 결함(soft defect)이 존재하나, 제0 소거 검증 전압(EV0)에 의해 페일 비트들이 카운팅되지 않을 수 있다. In this case, the widths of the threshold voltage distributions of the first to fourth group erase states E_G1 to E_G4 may be ΔV_G1, ΔV_G2, ΔV_G3, and ΔV_G4. As shown in FIG. 12A , the width of ΔV_G3 may be relatively wider than the other widths ΔV_G1 , ΔV_G2 , and ΔV_G4 . In this case, a soft defect may occur in the third word line group WG3 corresponding to the third group erase state E_G3 having a width of ΔV_G3 . Unlike the hard defect described above, the soft defect may refer to a defect that is not detected by the 0th erase verification voltage EV0 determined in advance based on the physical characteristics and the EOL state of the
특정 워드라인 그룹, 또는 특정 워드라인과 연관된 특정 메모리 셀들에서 소프트 결함이 발생한 경우(다시 말해서, 특정 메모리 셀의 소거 상태의 문턱 전압 산포가 다른 메모리 셀들의 소거 상태의 문턱 전압 산포보다 상대적으로 넓은 경우), 특정 메모리 셀에 대한 에러가 유발될 수 있다. 이러한 에러는 ECC 엔진에 의해 치유되지 않을 수 있다. 이는 동일한 메모리 블록에 대한 프로그램 동작 또는 읽기 동작이 유사한 파라미터들을 통해 수행되기 때문에, 특정 워드라인 그룹 또는 특정 워드라인에서의 소거 상태의 문턱 전압 산포의 편차가 다른 것들보다 상대적으로 큰 경우, 특정 워드라인 그룹 또는 특정 워드라인에 저장된 데이터에서 다수의 에러가 유발될 수 있기 때문이다.When a soft defect occurs in a specific word line group or specific memory cells associated with a specific word line (that is, when the threshold voltage distribution of the erase state of the specific memory cell is relatively wider than the threshold voltage distribution of the erase state of other memory cells) ), an error for a specific memory cell may be induced. These errors may not be cured by the ECC engine. Since a program operation or a read operation for the same memory block is performed through similar parameters, when the deviation of the threshold voltage distribution of an erase state in a specific word line group or a specific word line is relatively larger than others, a specific word line This is because multiple errors may be induced in data stored in a group or a specific word line.
본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 델타 검증 동작(DV)을 수행하여, 선택된 메모리 블록(BLK)에서 발생한 소프트 결함(soft defect)을 검출할 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV) 및 부분 검증 동작(PV)의 결과들이 모두 패스(PASS)일 수 있다. 도 12b에 도시된 제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV) 및 부분 검증 동작(PV)은 도 12a를 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 이 경우, 불휘발성 메모리 장치(120)는 제1 메모리 블록(BLK1)에 대한 델타 검증 동작(DV)을 수행할 수 있다.The
불휘발성 메모리 장치(120)는 제1 메모리 블록(BLK1)의 제1 워드라인 그룹(WG1)으로 제1 소거 검증 전압(EV1)을 인가하고, 나머지 워드라인 그룹들(WG2, WG3, WG4)로 패스 전압(VPASS)을 인가함으로써, 제1 워드라인 그룹(WG1)에 대한 페일 비트를 카운팅하여, 제1 델타 카운팅 값(CV_P1)을 생성할 수 있다. 제1 델타 카운팅 값(CV_P1)은 제1 워드라인 그룹(WG1)에 대응하는 메모리 셀들 중 제1 소거 검증 전압(EV1)보다 높은 문턱 전압을 갖는 메모리 셀들의 개수 또는 그 메모리 셀들과 대응하는 비트라인들의 개수에 대응할 수 있다. The
불휘발성 메모리 장치(120)는 제1 워드라인 그룹(WG1)에 대한 동작과 유사하게, 제2 내지 제4 워드라인 그룹들(WG2, WG4) 각각에 대한 델타 카운팅 값들을 생성할 수 있다. 도 12b의 실시 예에서, 제3 워드라인 그룹(WG3)에 대하여 제3 델타 카운팅 값(CV_D3)이 생성될 수 있다. 제2 및 제4 워드라인 그룹들(WG2, WG4)에 대응하는 제2 및 제4 그룹 소거 상태들(E_G2, E_G4)의 문턱 전압 산포의 상한 값들은 모두 제1 소거 검증 전압(EV1)보다 낮기 때문에, 제2 및 제4 워드라인 그룹들(WG2, WG4)에 대한 델타 카운팅 값들은 카운팅되지 않을 수 있다. The
불휘발성 메모리 장치(120)는 생성된 카운팅 값들(CV_D1, CV_D3)을 기반으로 델타 값(DLT)를 생성할 수 있다. 앞서 설명된 바와 같이, 델타 값(DTL)은 카운팅 값들(CV_D1, CV_D3)의 다양한 조합에 의해 생성된 값일 수 있다. 설명의 편의를 위하여, 델타 값(DLT)은 카운팅 값들(CV_D1, CV_D3)의 최대값 및 최소 값의 차이인 것으로 가정한다.The
이 경우, 델타 값(DLT)은 “CV_D3 - CV_D1”일 수 있으며, 연산된 델타 값(DLT)이 제3 기준 값(REF3)보다 클 수 있다. 델타 값(DLT)이 제3 기준 값(REF3)보다 크다는 것은, 선택된 메모리 블록(BLK)의 복수의 워드라인들 그룹들 중 특정 워드라인 그룹의 문턱 전압 산포가 다른 워드라인 그룹들의 문턱 전압 산포보다 넓다는 것을 의미할 수 있다. 이는 특정 워드라인 그룹에서 소프트 결함(soft defect)이 발생했음을 의미할 수 있다. 도 12b의 실시 예에서는, 제3 워드라인 그룹(WG3)에서 소프트 결함(soft defect)이 발생한 예가 도시된다. 예시적인 실시 예에서, 소프트 결함(soft defect)는 불휘발성 메모리 장치(120)의 초기 상태에서 발생할 수 있다. In this case, the delta value DLT may be “CV_D3 - CV_D1”, and the calculated delta value DLT may be greater than the third reference value REF3. The fact that the delta value DLT is greater than the third reference value REF3 means that the threshold voltage distribution of a specific word line group among the plurality of word line groups of the selected memory block BLK is greater than the threshold voltage distribution of other word line groups. It can mean wide. This may mean that a soft defect has occurred in a specific word line group. In the embodiment of FIG. 12B , an example in which a soft defect occurs in the third word line group WG3 is illustrated. In an exemplary embodiment, a soft defect may occur in an initial state of the
예시적인 실시 예에서, 워드라인 그룹들 각각에 대한 델타 카운팅 값들이 검출되더라도, 델타 값(DLT)이 제3 기준 값(REF3)보다 작은 경우, 소프트 결함이 없는 것으로 판별될 수 있다. 예를 들어, 도 12c에 도시된 바와 같이, 델타 검증 동작(DV)에서, 제1 워드라인 그룹(WG1)에 대하여 제1 델타 카운팅 값(CV_D1')이 생성될 수 있고, 제2 워드라인 그룹(WG2)에 대하여 제2 델타 카운팅 값(CV_D2')이 생성될 수 있고, 제3 워드라인 그룹(WG3)에 대하여 제3 델타 카운팅 값(CV_D3')이 생성될 수 있고, 제4 워드라인 그룹(WG4)에 대하여 제4 델타 카운팅 값(CV_D4')이 생성될 수 있다. 도 12b의 실시 예와 비교하여, 도 12c의 실시 예에서는, 모든 워드라인 그룹들(WG1~WG4)에서 제1 내지 제4 델타 카운팅 값들(CV_D1'~CV_D4')이 카운팅되었으나, 제1 내지 제4 델타 카운팅 값들(CV_D1'~CV_D4')에 기반된 델타 값(DTL)이 제3 기준 값(REF3)보다 작기 때문에, 소프트 결함(soft defect)이 없는 것으로 판별될 수 있다. 즉, 도 12c의 실시 예에서는, 델타 검증 동작(DV)의 결과가 패스(PASS)인 것으로 판별될 수 있다.In an exemplary embodiment, even if delta counting values for each of the word line groups are detected, when the delta value DLT is less than the third reference value REF3, it may be determined that there is no soft defect. For example, as shown in FIG. 12C , in the delta verification operation DV, a first delta counting value CV_D1 ′ may be generated for the first wordline group WG1 and the second wordline group WG1 . A second delta counting value CV_D2' may be generated for WG2, a third delta counting value CV_D3' may be generated for a third wordline group WG3, and a fourth wordline group A fourth delta counting value (CV_D4') may be generated for (WG4). Compared to the embodiment of FIG. 12B , in the embodiment of FIG. 12C , first to fourth delta counting values CV_D1 ′ to CV_D4 ′ were counted in all word line groups WG1 to WG4 , but the first to fourth Since the delta value DTL based on the 4 delta counting values CV_D1' to CV_D4' is less than the third reference value REF3, it may be determined that there is no soft defect. That is, in the embodiment of FIG. 12C , it may be determined that the result of the delta verification operation DV is PASS.
이는, 선택된 메모리 블록의 워드라인 그룹들의 소거 상태들 전체가 전반적으로 넓게 형성되었기 때문에, 선택된 메모리 블록에 대한 다양한 동작 파라미터들이 동일하게 적용됨으로써, 메모리 블록에서 발생하는 에러가 감소될 수 있기 때문이다. 다시 말해서, 도 12b와 같이 특정 워드라인 그룹의 소거 상태의 문턱 전압 산포가 다른 워드라인 그룹들의 문턱 전압 산포보다 넓은 경우, 소프트 결함으로 인해 에러가 다수 발생하는 반면에, 도 12c와 같이 모든 워드라인 그룹들의 문턱 전압 산포가 전체적으로 넓게 형성된 경우, 다른 동작 파라미터들을 조절함으로써, 에러가 상대적으로 덜 발생할 수 있다. 결과적으로, 델타 값(DTL)이 제3 기준 값(REF3)보다 작은 경우, 선택된 메모리 블록으로부터 발생된 에러들은 치유 가능한 에러들일 수 있다. This is because, since all erase states of the word line groups of the selected memory block are broadly formed, various operation parameters for the selected memory block are equally applied, thereby reducing errors occurring in the memory block. In other words, when the threshold voltage distribution of the erase state of a specific word line group is wider than the threshold voltage distribution of other word line groups as shown in FIG. 12B , many errors occur due to soft defects, whereas all word lines as shown in FIG. 12C When the threshold voltage distribution of the groups is formed widely as a whole, by adjusting other operating parameters, an error may occur relatively less. As a result, when the delta value DTL is smaller than the third reference value REF3 , errors generated from the selected memory block may be recoverable errors.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는, 물리적 특성 및 EOL 상태 등을 기반으로 사전에 결정된 제0 소거 검증 전압(EV0) 보다 낮은 제1 소거 검증 전압(EV1)을 사용하여, 워드라인 그룹들 각각에 대한 델타 카운팅 값들을 생성하고, 생성된 델타 카운팅 값들의 차이, 분산, 또는 분포 등에 기반된 델타 값(DLT)을 기반으로 메모리 블록에서 발생한 소프트 결함을 검출할 수 있다. 델타 검증 동작(DV)을 통해 특정 메모리 블록에서 소프트 결함이 검출된 경우, 특정 메모리 블록에 대한 소거는 페일(FAIL)인 것으로 결정되거나 또는 메모리 컨트롤러(110)에 의해 배드 블록으로서 관리될 수 있다.As described above, in the
도 13a는 도 11 내지 도 12c를 참조하여 설명된 델타 검증 동작을 수행하도록 구성된, 불휘발성 메모리 장치의 소거 델타 검증 로직 회로를 예시적으로 보여주는 블록도이다. 도 13b는 도 13a의 델타 연산기를 예시적으로 보여주는 블록도이다.13A is a block diagram illustrating an erase delta verification logic circuit of a nonvolatile memory device configured to perform the delta verification operation described with reference to FIGS. 11 to 12C . 13B is a block diagram exemplarily showing the delta operator of FIG. 13A .
도 13a 및 도 13b를 참조하면, 소거 델타 검증 로직 회로(121)는 페일 비트 카운터(121a), 델타 연산기(121b), 및 비교기(121c)를 포함할 수 있다. 페일 비트 카운터(121a)는 워드라인 그룹 단위로 페일 비트를 카운트하여, 델타 카운팅 값들(CV_Ds)을 생성할 수 있다. 13A and 13B , the erase delta
델타 연산기(121b)는 페일 비트 카운터(121a)에 의해 생성된 델타 카운팅 값들(CV_Ds)을 기반으로, 델타 값(DLT)을 생성할 수 있다. 예를 들어, 도 13b에 도시된 바와 같이, 델타 연산기(121b)는 최대 값 선택부 및 비교 값 선택부를 포함할 수 있다. The
최대 값 선택부는 델타 카운팅 값들(CV_Ds) 중 최대 값(MAX)을 선택하여 출력할 수 있다. 비교 값 생성부는 델타 카운팅 값들(CV_Ds)을 기반으로 비교 값(CMPV)을 생성할 수 있다. 예시적인 실시 예에서, 비교 값(CMPV)은 델타 카운팅 값들(CV_Ds) 중 최소 값, 중간 값, 또는 다른 특정 값(예를 들어, 두 번째로 큰 값 등)을 가리킬 수 있다. 또는 비교 값(CMPV)은 델타 카운팅 값들(CV_Ds)의 평균 값을 가리킬 수 있다. 최대 값(MAX) 및 비교 값(CMPV)의 차이는 델타 값(DLT)으로서 출력될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 델타 값(DLT)은 델타 카운팅 값들(CV_Ds) 사이의 차이, 분포, 또는 분산 등을 나타내는 다양한 값들로서 연산될 수 있다.The maximum value selector may select and output the maximum value MAX from among the delta counting values CV_Ds. The comparison value generator may generate the comparison value CMPV based on the delta counting values CV_Ds. In an exemplary embodiment, the comparison value CMPV may indicate a minimum value, a median value, or another specific value (eg, a second largest value, etc.) among the delta counting values CV_Ds. Alternatively, the comparison value CMPV may indicate an average value of the delta counting values CV_Ds. The difference between the maximum value MAX and the comparison value CMPV may be output as a delta value DLT. However, the scope of the present invention is not limited thereto, and the delta value DLT may be calculated as various values indicating a difference, distribution, or variance between the delta counted values CV_Ds.
비교기(121c)는 델타 값(DLT) 및 제3 기준 값(REF3)을 비교하고, 비교 결과로서 패스(PASS) 또는 페일(FAIL)에 대한 정보를 출력할 수 있다. 예를 들어, 델타 값(DTL)이 제3 기준 값(REF3)보다 작다는 것은 선택된 메모리 블록에서 소프트 결함이 존재하지 않음을 의미할 수 있다. 이 경우, 비교기(121c)는 패스(PASS)에 대한 정보를 출력할 수 있다. 반면에, 델타 값(DTL)이 제3 기준 값(REF3)보다 크거나 같다는 것은 선택된 메모리 블록에서 소프트 결함이 존재하는 것을 의미할 수 있다. 이 경우, 비교기(121c)는 페일(FAIL)에 대한 정보를 출력할 수 있다.The
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는, 델타 검증 동작(DV)을 통해, 소거 대상이 되는 선택된 메모리 블록의 소프트 결함을 검출할 수 있다. 불휘발성 메모리 장치(120)는 델타 검증 동작(DV)을 수행하도록 구성된 소거 델타 검증 로직 회로(121)를 포함할 수 있다. 즉, 델타 검증 동작(DV)을 수행하도록 구성된 하드웨어 구성이 불휘발성 메모리 장치(120)에 온-칩 형태로 내장될 수 있으며, 이에 따라, 향상된 신뢰성을 갖는 불휘발성 메모리 장치가 제공된다.As described above, the
도 14는 도 3의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 3 및 도 14를 참조하면, 불휘발성 메모리 장치(120)는 S200 단계 및 S210 단계의 동작들을 수행할 수 있다. S200 단계 및 S210 단계의 동작들은 도 5의 S100 단계 및 S110 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.14 is a flowchart exemplarily illustrating an operation of the nonvolatile memory device of FIG. 3 . For convenience of description, detailed descriptions of the above-described components are omitted. 3 and 14 , the
S210 단계의 동작의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 S242 단계의 동작을 수행할 수 있다. S210 단계의 동작의 결과가 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 S230 단계의 동작을 수행할 수 있다. S230 단계의 동작의 결과가 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 S241 단계의 동작을 수행할 수 있다. S230 단계, S241 단계, 및 S242 단계의 동작들은 도 5의 S130 단계, S141 단계, 및 S142 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다. When the result of the operation of step S210 is FAIL, the
도 14의 실시 예는, 도 5의 실시 예와 달리, 부분 검증 동작(PV)이 생략된다. 예를 들어, 도 14의 실시 예에 따르면, 불휘발성 메모리 장치(120)는 블록 검증 동작(BV)의 결과가 패스(PASS)인 경우, 델타 검증 동작(DV)을 수행할 수 있다. 즉, 부분 검증 동작(PV)이 생략됨으로써, 소거 검증을 위한 시간이 단축될 수 있다. 도 14의 실시 예는, 부분 검증 동작(PV)이 생략된다는 점을 제외하면 도 5의 실시 예와 유사하므로, 이에 대한 상세한 설명은 생략된다. In the embodiment of FIG. 14 , unlike the embodiment of FIG. 5 , the partial verification operation PV is omitted. For example, according to the embodiment of FIG. 14 , when the result of the block verify operation BV is PASS, the
예시적인 실시 예에서, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 블록 검증 동작(BV)을 생략하고, 부분 검증 동작(PV) 및 델타 검증 동작(DV)을 수행하도록 구성될 수 있다. 즉, 불휘발성 메모리 장치(120)는 소거 동작 이후에, 부분 검증 동작(PV)을 수행하고, 부분 검증 동작(PV)의 결과에 따라 델타 검증 동작(DV)을 수행하도록 구성될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. In an exemplary embodiment, the
도 15는 도 3의 불휘발성 메모리 장치의 동작을 예시적으로 보여주는 순서도이다. 도 3 및 도 15를 참조하면, 불휘발성 메모리 장치(120)는 S300 단계, S310 단계, S320 단계, S330 단계, S340 단계, S351 단계, 및 S352 단계의 동작들을 수행할 수 있다. S300 단계, S310 단계, S320 단계, S330 단계, S351 단계, 및 S352 단계의 동작들은 도 5의 S100 단계, S110 단계, S120 단계, S130 단계, S141 단계, 및 S142 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.15 is a flowchart illustrating an operation of the nonvolatile memory device of FIG. 3 . 3 and 15 , the
도 15의 순서도에 따르면, 델타 검증 동작(DV)의 결과가 페일(FAIL)인 경우, S340 단계에서, 불휘발성 메모리 장치(120)는 워드라인 검증 동작(WV)을 수행할 수 있다. 워드라인 검증 동작(WV)은 델타 검증 동작(DV)에서 소프트 결함이 존재하는 것으로 판별된 워드라인 그룹의 워드라인들 각각에 대한 페일 비트들을 검출하고 검증하는 동작을 가리킬 수 있다. 워드라인 검증 동작(WV)의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 S352 단계의 동작을 수행하고, 워드라인 검증 동작(WV)의 결과가 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 S352 단계의 동작을 수행할 수 있다. 즉, 델타 검증 동작(DV)의 결과가 페일(FAIL)이더라도, 워드라인 검증 동작(WV)의 결과에 따라 선택된 메모리 블록에 대한 소거가 패스로 결정될 수 있다. 워드라인 검증 동작(WV)은 도 16 내지 도 18을 참조하여 더욱 상세하게 설명된다.According to the flowchart of FIG. 15 , when the result of the delta verification operation DV is FAIL, in step S340 , the
도 16은 도 15의 S340 단계의 동작, 즉, 워드라인 검증 동작을 예시적으로 보여주는 순서도이다. 도 3, 도 15, 및 도 16을 참조하면, S330 단계의 델타 검증 동작(DV)의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 워드라인 검증 동작(WV), 예를 들어, S340a 단계의 동작을 수행할 수 있다. S340a 단계의 동작은 S341a 단계, S342a 단계, S343a 단계, S344a 단계, S345a 단계, 및 S346a 단계의 동작들을 포함할 수 있다.16 is a flowchart exemplarily illustrating the operation of step S340 of FIG. 15 , that is, the word line verification operation. 3, 15, and 16 , when the result of the delta verification operation DV in step S330 is FAIL, the
S341a 단계에서, 불휘발성 메모리 장치(120)는 페일인 워드라인 그룹, 즉, 델타 검증 동작(DV)에서 소프트 결함을 포함하는 것으로 판별된 워드라인 그룹의 워드라인들 중 하나를 선택할 수 있다.In operation S341a, the
S342a 단계에서, 불휘발성 메모리 장치(120)는 선택된 하나의 워드라인으로 제1 소거 검증 전압(EV1)을 인가하고, 나머지 워드라인들로 패스 전압(VPASS)을 인가할 수 있다. 이하에서, 설명의 편의를 위하여, 제1 소거 검증 전압(EV1)(즉, 델타 검증 동작(DV)에서 사용되는 소거 검증 전압)을 사용하여 워드라인 검증 동작(WV)이 수행되는 것으로 설명되나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 워드라인 검증 동작(WV)에서 사용되는 소거 검증 전압은 제0 소거 검증 전압(EV0)보다 낮을 수 있고, 제1 소거 검증 전압(EV1)과 다를 수 있다. In operation S342a, the
S343a 단계에서, 불휘발성 메모리 장치(120)는 선택된 하나의 워드라인에 대한 페일 비트를 카운팅하여, 선택된 하나의 워드라인에 대한 카운팅 값(이하에서, 설명의 편의를 위해, “워드라인 카운팅 값”이라 칭함.)(CV_W)를 생성할 수 있다.In step S343a, the
S344a 단게에서, 불휘발성 메모리 장치(120)는 생성된 워드라인 카운팅 값(CV_W)를 제4 기준 값(REF4)과 비교할 수 있다. In step S344a, the
워드라인 카운팅 값(CV_W)이 제4 기준 값(REF4)보다 크거나 같은 경우, 불휘발성 메모리 장치(120)는 S352 단계의 동작을 수행할 수 있다. 즉, 워드라인 카운팅 값(CV_W)이 제4 기준 값(REF4)보다 크거나 같은 경우, 워드라인 검증 동작(WV)이 페일인 것으로 판별된다.When the word line counting value CV_W is greater than or equal to the fourth reference value REF4 , the
워드라인 카운팅 값(CV_W)이 제4 기준 값(REF4)보다 작은 경우, S345a 단계에서, 불휘발성 메모리 장치(120)는 페일인 워드라인 그룹에 포함된 모든 워드라인들이 선택되었는지 판별할 수 있다. 선택되지 않은 워드라인이 남은 경우, S346a 단계에서, 불휘발성 메모리 장치(120)는 페일인 워드라인 그룹의 워드라인들 중 다음 워드라인을 선택하고, S342a 단계의 동작을 수행할 수 있다. When the word line counting value CV_W is smaller than the fourth reference value REF4 , in operation S345a , the
페일인 워드라인 그룹에 포함된 모든 워드라인들이 선택된 경우, 불휘발성 메모리 장치(120)는 S351a 단계의 동작을 수행할 수 있다. 즉, 페일인 워드라인 그룹에 포함된 모든 워드라인들이 선택된 경우, 워드라인 검증 동작(WV)이 패스(PASS)인 것으로 판별된다.When all the word lines included in the fail-in word line group are selected, the
도 17a 및 도 17b는 도 16의 순서도에 따른 워드라인 검증 동작을 설명하기 위한 도면들이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 17a 및 도 17b를 참조하면, 제1 메모리 블록(BLK1)의 메모리 셀들은 제1 블록 소거 상태(E_B1)를 가질 수 있고, 제1 메모리 블록(BLK1)의 제1 내지 제4 워드라인 그룹들(WG1~WG4)은 각각 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4)을 가질 수 있다. 제1 블록 소거 상태(E_B1) 및 제1 내지 제4 그룹 소거 상태들(E_G1~E_G4)은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다. 앞서 설명된 바와 같이, 제1 메모리 블록(BLK1)에 대한 블록 검증 동작(BV) 및 부분 검증 동작(PV)의 결과들은 모두 패스(PASS)일 수 있고, 델타 검증 동작(DV)의 결과는 페일(FAIL)일 수 있다. 17A and 17B are diagrams for explaining a word line verification operation according to the flowchart of FIG. 16 . For convenience of description, detailed descriptions of the above-described components are omitted. Referring to FIGS. 17A and 17B , the memory cells of the first memory block BLK1 may have a first block erase state E_B1 , and first to fourth word line groups of the first memory block BLK1 . Each of WG1 to WG4 may have first to fourth group erase states E_G1 to E_G4. Since the first block erase state E_B1 and the first to fourth group erase states E_G1 to E_G4 have been described above, a detailed description thereof will be omitted. As described above, the results of the block verify operation BV and the partial verify operation PV of the first memory block BLK1 may both be PASS, and the result of the delta verify operation DV is fail. (FAIL).
이 경우, 불휘발성 메모리 장치(120)는 소프트 결함(soft defect)을 갖는 것으로 판별된 제3 워드라인 그룹(WG3)에 대한 워드라인 검증 동작(WV)을 수행할 수 있다. 예를 들어, 도 4b를 참조하여 설명된 바와 같이, 제3 워드라인 그룹(WG3)은 제3 및 제7 워드라인들(WL3, WL7)을 포함할 수 있다. 불휘발성 메모리 장치(120)는 제3 워드라인(WL3)으로 제1 소거 검증 전압(EV1)을 인가하고, 나머지 워드라인들로 패스 전압(VPASS)을 인가함으로써, 제3 워드라인(WL3)과 연결된 메모리 셀들 중 제1 소거 검증 전압(EV1)보다 높은 문턱 전압 산포를 갖는 메모리 셀들의 개수(즉, 페일 비트들)을 카운팅할 수 있다. 유사한 방식으로, 불휘발성 메모리 장치(120)는 제7 워드라인(WL7)에 대한 페일 비트들을 카운팅할 수 있다.In this case, the
제3 워드라인(WL3)의 메모리 셀들은 제3 워드라인 소거 상태(E_W3)를 가질 수 있고, 제7 워드라인(WL7)의 메모리 셀들은 제7 워드라인 소거 상태(E_W7)를 가질 수 있다. 제3 및 제7 워드라인 소거 상태들(E_W3, E_W7)의 문턱 전압 산포들의 폭들은 △V_W3 및 △V_W7일 수 있다. Memory cells of the third word line WL3 may have a third word line erased state E_W3 , and memory cells of the seventh word line WL7 may have a seventh word line erased state E_W7 . Widths of threshold voltage distributions of the third and seventh word line erase states E_W3 and E_W7 may be ΔV_W3 and ΔV_W7.
이 때, 도 17a의 실시 예에서는, 워드라인 검증 동작(WV)을 통해, 제3 워드라인(WL3)에 대한 페일 비트는 카운팅되지 않을 수 있고(즉, 제3 워드라인 소거 상태(E_W3)의 상한 값이 제1 소거 검증 전압(EV1)보다 낮음), 제7 워드라인(WL7)에 대한 페일 비트는 제7 워드라인 카운팅 값(CV_W7)으로서 카운팅될 수 있다. 이 때, 도 17a에 도시된 바와 같이, 제7 워드라인 카운팅 값(CV_W7)은 제4 기준 값(REF4)보다 클 수 있다. 이는 제7 워드라인(WL7)에 대한 소프트 결함이 발생한 것을 의미할 수 있다. 이에 따라, 불휘발성 메모리 장치(120)는 워드라인 검증 동작(WV)의 결과를 페일(FAIL)로 결정할 수 있다.In this case, in the embodiment of FIG. 17A , the fail bit for the third word line WL3 may not be counted (ie, the third word line erase state E_W3) through the word line verify operation WV. The upper limit value is lower than the first erase verification voltage EV1 ) and the fail bit for the seventh word line WL7 may be counted as the seventh word line counting value CV_W7 . At this time, as shown in FIG. 17A , the seventh word line counting value CV_W7 may be greater than the fourth reference value REF4 . This may mean that a soft defect has occurred on the seventh word line WL7. Accordingly, the
반면에, 도 17b의 실시 예에서는, 제3 및 제7 워드라인들(WL3, WL7)에 대한 페일 비트는 제3 및 제7 워드라인 카운팅 값들(CV_W3, CV_W7)으로서 카운팅될 수 있다. 이 때, 도 17b에 도시된 바와 같이, 제3 및 제7 워드라인 카운팅 값들(CV_W3, CV_W7)은 모두 제4 기준 값(REF4)보다 작을 수 있다. 이는 델타 검증 동작(DV)에서 제3 워드라인 그룹(WG3)에 대한 페일 비트들이 제3 및 제7 워드라인들(WL3, WL7)로 각각 분산되기 때문일 수 있다. 즉, 델타 검증 동작(DV)에서, 특정 워드라인 그룹이 소프트 결함을 갖는 것으로 판별되더라도, 특정 워드라인 그룹에 포함된 복수의 워드라인들 각각에 대해서는 소프트 결함이 발생하지 않을 수 있다. 이 경우, 각 워드라인의 메모리 셀들에 저장된 데이터는 에러를 유발하지 않거나 또는 발생된 에러가 다양한 에러 정정 동작을 통해 정정될 수 있기 때문에, 특정 메모리 블록은 정상 블록으로 사용될 수 있다.On the other hand, in the embodiment of FIG. 17B , the fail bits for the third and seventh word lines WL3 and WL7 may be counted as third and seventh word line counting values CV_W3 and CV_W7. In this case, as shown in FIG. 17B , both of the third and seventh word line counting values CV_W3 and CV_W7 may be smaller than the fourth reference value REF4. This may be because fail bits for the third word line group WG3 are distributed to the third and seventh word lines WL3 and WL7, respectively, in the delta verification operation DV. That is, in the delta verification operation DV, even if a specific word line group is determined to have a soft defect, a soft defect may not occur in each of the plurality of word lines included in the specific word line group. In this case, since the data stored in the memory cells of each word line does not cause an error or the generated error can be corrected through various error correction operations, a specific memory block can be used as a normal block.
예시적인 실시 예에서, 앞서 설명된 부분 검증 동작(PV)은, 제0 소거 검증 전압(EV0)을 사용하여, 선택된 메모리 블록에 대하여, 워드라인 그룹 단위로 페일 비트 수를 비교하는 동작이나, 도 16 내지 도 17b를 참조하여 설명된 워드라인 검증 동작(WV)은, 제1 소거 검증 전압(EV1)을 사용하여, 소프트 결함을 갖는 것으로 판별된 워드라인 그룹에 대하여, 워드라인 단위로 페일 비트 수를 비교하는 동작일 수 있다.In an exemplary embodiment, the partial verification operation PV described above is an operation of comparing the number of fail bits in units of word line groups with respect to the selected memory block using the zeroth erase verification voltage EV0, or FIG. In the word line verify operation WV described with reference to FIGS. 16 to 17B , the number of fail bits per word line for a word line group determined to have a soft defect using the first erase verify voltage EV1 . may be an operation to compare .
도 18은 도 15의 S340 단계의 워드라인 검증 동작을 예시적으로 보여주는 순서도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 3, 도 15, 및 도 18을 참조하면, S330 단계의 델타 검증 동작(DV)의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 워드라인 검증 동작(WV), 예를 들어, S340b 단계의 동작을 수행할 수 있다. S340b 단계의 동작은 S341b 단계, S342b 단계, S343b 단계, S344b 단계, S345b 단계, S346b, 및 S347b 단계의 동작들을 포함할 수 있다.18 is a flowchart exemplarily illustrating a word line verification operation in step S340 of FIG. 15 . For convenience of description, detailed descriptions of the above-described components are omitted. 3, 15, and 18 , when the result of the delta verification operation DV in step S330 is FAIL, the
불휘발성 메모리 장치(120)는 S341b 단계 내지 S343b 단계의 동작들을 수행할 수 있다. S341b 단계 내지 S343b 단계의 동작들은 도 16의 S341a 단계 내지 S343a 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.The
S344b 단계에서, 불휘발성 메모리 장치(120)는 페일인 워드라인 그룹에 포함된 모든 워드라인들이 선택되었는지 판별할 수 있다. 선택되지 않은 워드라인이 남은 경우, S345b 단계에서, 불휘발성 메모리 장치(120)는 페일인 워드라인 그룹의 워드라인들 중 다음 워드라인을 선택하고, S342b 단계의 동작을 수행할 수 있다.In operation S344b, the
페일인 워드라인 그룹에 포함된 모든 워드라인들이 선택된 경우, S346b 단계에서, 불휘발성 메모리 장치(120)는 워드라인 카운팅 값들을 기반으로, 델타 값(DLT_W)(설명의 편의를 위해 워드라인 델타 값이라 칭함.)을 연산할 수 있다. 앞서 설명된 델타 값과 유사하게, 워드라인 델타 값(DLT_W)은 워드라인 카운팅 값들 사이의 차이, 분포, 또는 분산을 가리키는 값일 수 있다. 예를 들어, 워드라인 델타 값(DLT_W)은 워드라인 카운팅 값들 중 최대 값과 최소 값의 차이, 최대 값과 중간 값의 차이, 또는 최대 값과 평균 값의 차이 등을 가리킬 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. When all the word lines included in the fail-in word line group are selected, in step S346b, the
S347b 단계에서, 불휘발성 메모리 장치(120)는 델타 값(DLT) 및 제5 기준 값(REF5)을 비교할 수 있다. 델타 값(DLT)이 제5 기준 값(REF5)보다 크거나 같은 경우, 불휘발성 메모리 장치(120)는 S352 단계의 동작을 수행할 수 있다. 즉, 델타 값(DLT)이 제5 기준 값(REF5)보다 크거나 같은 경우, 워드라인 검증 동작(WV)의 결과는 페일(FAIL)(즉, 특정 워드라인에 소프트 결함이 존재함.)인 것으로 판별될 수 있다. 델타 값(DLT)이 제5 기준 값(REF5)보다 작은 경우, 불휘발성 메모리 장치(120)는 S351 단계의 동작을 수행할 수 있다. 즉, 델타 값(DLT)이 제5 기준 값(REF5)보다 크거나 같은 경우, 워드라인 검증 동작(WV)의 결과는 패스(PASS)인 것으로 판별될 수 있다.In operation S347b, the
예시적인 실시 예에서, 도 16을 참조하여 설명된 워드라인 검증 동작(WV)은, 검증 대상이 소프트 결함을 갖는 것으로 판별된 특정 워드라인 그룹인 점, 검증 단위가 워드라인 단위인 점을 제외하면, 앞서 설명된 델타 검증 동작(DV)과 유사할 수 있으므로, 이에 대한 상세한 설명은 생략된다. 예시적인 실시 예에서, 도 18의 순서도에 따른 워드라인 검증 동작(WV)은 도 13a 및 도 13b를 참조하여 설명된 소거 델타 검증 로직 회로(121)에 의해 수행될 수 있다.In an exemplary embodiment, the word line verification operation WV described with reference to FIG. 16 is performed except that the verification target is a specific word line group determined to have a soft defect, and the verification unit is a word line unit. , since it may be similar to the delta verification operation (DV) described above, a detailed description thereof will be omitted. In an exemplary embodiment, the word line verify operation WV according to the flowchart of FIG. 18 may be performed by the erase delta verify
도 19는 도 3의 불휘발성 메모리 장치의 예시적인 동작을 보여주는 순서도이다. 설명의 편의를 위하여, 앞서 설명된 구성 요소들에 대한 상세한 설명은 생략된다. 도 3 및 도 19를 참조하면, 불휘발성 메모리 장치(120)는 S400 단계 내지 S430 단계의 동작들을 수행할 수 있다. S400 단계, S410 단계, 및 S430 단계의 동작들은 도 14의 S200 단계, S210 단계, 및 S230 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.19 is a flowchart illustrating an exemplary operation of the nonvolatile memory device of FIG. 3 . For convenience of description, detailed descriptions of the above-described components are omitted. 3 and 19 , the
S430 단계의 델타 검증 동작(DV)의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 S440 단계의 워드라인 검증 동작(WV)을 수행할 수 있다. S430 단계의 델타 검증 동작의 결과가 패스(PASS)이거나 또는 S440 단계의 워드라인 검증 동작(WV)의 결과가 패스(PASS)인 경우, 불휘발성 메모리 장치(120)는 S451 단계의 동작을 수행할 수 있다. S410 단계의 블록 검증 동작(BV)의 결과가 페일(FAIL)이거나 또는 S440 단계의 워드라인 검증 동작(WV)의 결과가 페일(FAIL)인 경우, 불휘발성 메모리 장치(120)는 S452 단계의 동작을 수행할 수 있다. S440 단계, S451 단계, 및 S452 단계의 동작들은 도 15의 S340 단계, S351 단계, 및 S352 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.When the result of the delta verification operation DV of step S430 is FAIL, the
도 19의 순서도에 따른 동작은 도 15의 순서도에 따른 동작과 비교하여, 부분 검증 동작(PV)이 생략된 동작일 수 있다. 이는 도 14를 참조하여 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다. The operation according to the flowchart of FIG. 19 may be an operation in which the partial verification operation PV is omitted as compared with the operation according to the flowchart of FIG. 15 . Since this is similar to that described with reference to FIG. 14 , a detailed description thereof will be omitted.
상술된 바와 같이, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(120)는 선택된 메모리 블록에 대한 소거에서, 블록 검증 동작(BV) 또는 부분 검증 동작(PV)을 통해 메모리 블록에 대한 하드 결함(hard defect)을 검출하고, 델타 검증 동작(DV) 또는 워드라인 검증 동작(WV)을 통해 메모리 블록에 대한 소프트 결함(soft defect)을 검출할 수 있다. 이 때, 델타 검증 동작(DV) 또는 워드라인 검증 동작(WV)에서 사용되는 제1 소거 검증 전압(EV1)은 블록 검증 동작(BV) 또는 부분 검증 동작(PV)에서 사용되는 제0 소거 검증 전압(EV0)보다 낮을 수 있다. 따라서, 불휘발성 메모리 장치(120)의 초기 동작에서 또는 특정 조건에서 발생할 수 있는 메모리 블록에 대한 소프트 결함 또는 하나의 워드라인에 대한 소프트 결함이 검출될 수 있기 때문에, 불휘발성 메모리 장치(120)의 신뢰성이 향상될 수 있다. As described above, in the
상술된 실시 예들은 본 발명의 기술적 사상을 용이하게 설명하기 위한 예시적인 것들이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 선택된 메모리 블록에 대한 소거 패스 또는 페일 여부는 본 발명의 실시 예에 따른 다양한 검증 동작들(예를 들어, 블록 검증 동작, 부분 검증 동작, 델타 검증 동작, 또는 워드라인 검증 동작 등)의 결과에 따라 다양한 방식으로 결정될 수 있다. 또는, 본 발명의 실시 예에 따른 다양한 검증 동작들의 순서는 도시된 실시 예들과 다르게 다양한 방식으로 변형될 수 있다.The above-described embodiments are exemplary for easily explaining the technical spirit of the present invention, and the scope of the present invention is not limited thereto. For example, whether an erase pass or fail for the selected memory block is determined by various verification operations (eg, a block verification operation, a partial verification operation, a delta verification operation, a word line verification operation, etc.) according to an embodiment of the present invention. can be determined in various ways depending on the result of Alternatively, the order of various verification operations according to an embodiment of the present invention may be modified in various ways different from the illustrated embodiments.
도 20 및 도 21은 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면들이다. 도 4b를 참조하여 설명된 워드라인 그룹들(WG1~WG4)은 복수의 워드라인들(WL1~WL8)을 핑거 타입 또는 교차 형태로 구분한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 하나의 워드라인 그룹은 인접한 복수의 워드라인들을 포함하도록 구성될 수 있다. 좀 더 상세한 예로서, 도 20에 도시된 바와 같이, 메모리 블록(BLK)은 제1 내지 제8 워드라인들(WL1~WL8)을 포함할 수 있다. 제1 내지 제8 워드라인들(WL1~WL8)은 기판(미도시)으로부터 순차적으로 적층된 구조를 가질 수 있다.20 and 21 are diagrams for explaining a word line group for a memory block. The word line groups WG1 to WG4 described with reference to FIG. 4B divide the plurality of word lines WL1 to WL8 into a finger type or a cross type. However, the scope of the present invention is not limited thereto. For example, one word line group may be configured to include a plurality of adjacent word lines. As a more detailed example, as shown in FIG. 20 , the memory block BLK may include first to eighth word lines WL1 to WL8. The first to eighth word lines WL1 to WL8 may have a structure in which they are sequentially stacked from a substrate (not shown).
제1 및 제2 워드라인들(WL1, WL2)은 제1 워드라인 그룹(WG1)을 형성할 수 있고, 제3 및 제4 워드라인들(WL3, WL4)은 제2 워드라인 그룹(WG2)을 형성할 수 있고, 제1 및 제2 워드라인들(WL5, WL6)은 제3 워드라인 그룹(WG3)을 형성할 수 있고, 제1 및 제2 워드라인들(WL7, WL8)은 제4 워드라인 그룹(WG4)을 형성할 수 있다. 제1 및 제2 워드라인들(WL1, WL2)은 서로 인접할 수 있고, 제3 및 제4 워드라인들(WL3, WL4)은 서로 인접할 수 있고, 제5 및 제6 워드라인들(WL5, WL6)은 서로 인접할 수 있고, 제7 및 제8 워드라인들(WL7, WL8)은 서로 인접할 수 있다.The first and second word lines WL1 and WL2 may form a first word line group WG1 , and the third and fourth word lines WL3 and WL4 may form a second word line group WG2 . may form, the first and second word lines WL5 and WL6 may form a third word line group WG3 , and the first and second word lines WL7 and WL8 may form a fourth A word line group WG4 may be formed. The first and second word lines WL1 and WL2 may be adjacent to each other, the third and fourth word lines WL3 and WL4 may be adjacent to each other, and the fifth and sixth word lines WL5 may be adjacent to each other. , WL6 may be adjacent to each other, and the seventh and eighth word lines WL7 and WL8 may be adjacent to each other.
또는, 워드라인 그룹들은 다양한 방식으로 복수의 워드라인들과 대응될 수 있다. 예를 들어, 도 21에 도시된 바와 같이, 제1 내지 제8 워드라인들(WL1~WL8)은 어드레스 디코더(121)와 연결될 수 있다. 어드레스 디코더(121)는 제어 로직 회로(126)(도 3 참조)의 제어에 따라, 복수의 워드라인들(WL1~WL8)을 다양한 방식으로 복수의 워드라인 그룹들(WG1~WG4)로 구분 또는 분할할 수 있다. Alternatively, the word line groups may correspond to the plurality of word lines in various ways. For example, as shown in FIG. 21 , the first to eighth word lines WL1 to WL8 may be connected to the
예시적인 실시 예에서, 델타 검증 동작(DV) 또는 워드라인 검증 동작(WV)에서 사용되는 제1 소거 검증 전압(EV1)의 레벨은 워드라인 그룹들에 대한 분할 방식, 또는 워드라인 그룹의 물리적 위치(예를 들어, 워드라인 그룹에 포함된 워드라인들 중 가장 낮은 워드라인의 기판으로부터의 높이), 워드라인 그룹의 물리적 특성에 따라 다양하게 변형될 수 있다.In an exemplary embodiment, the level of the first erase verify voltage EV1 used in the delta verify operation DV or the word line verify operation WV is determined by a division method for word line groups or a physical location of the word line group. (For example, the height from the substrate of the lowest word line among the word lines included in the word line group) may be variously modified according to the physical characteristics of the word line group.
예시적인 실시 예에서, 델타 검증 동작(DV) 또는 워드라인 검증 동작(WV)에서 사용되는 제1 소거 검증 전압(EV1)의 레벨은 불휘발성 메모리 장치(120) 또는 선택된 메모리 블록에 대한 프로그램/소거 사이클 횟수, 불휘발성 메모리 장치(120)의 온도 등과 같은 다양한 특성에 따라 다양하게 변형될 수 있다.In an exemplary embodiment, the level of the first erase verification voltage EV1 used in the delta verification operation DV or the word line verification operation WV is the program/erase program for the
도 22a 및 도 22b는 도 3의 메모리 셀 어레이에 포함된 메모리 블록을 예시적으로 보여주는 도면들이다. 예시적인 실시 예에서, 도 22a 및 도 22b를 참조하여, 멀티 스택 구조를 갖는 메모리 블록들(BLK-MS1, BLK-MS2)이 설명된다. 22A and 22B are diagrams exemplarily illustrating memory blocks included in the memory cell array of FIG. 3 . In an exemplary embodiment, the memory blocks BLK-MS1 and BLK-MS2 having a multi-stack structure will be described with reference to FIGS. 22A and 22B .
도 22a를 참조하면, 제1 멀티 스택 메모리 블록(BLK-MS1)은 기판(SUB)과 수직한 방향으로 적층된 제1 메모리 구조체(STR1) 및 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 3차원 메모리 셀 구조체일 수 있다. 제1 메모리 구조체(STR1)는 접지 선택 라인(GSL), 더미 워드라인(DWL11), 및 복수의 워드라인들(WL11~WL14)을 포함할 수 있고, 접지 선택 라인(GSL), 더미 워드라인(DWL11), 및 복수의 워드라인들(WL11~WL14)은 기판(SUB)과 수직한 방향으로 적층될 수 있다. 제1 메모리 구조체(STR1)은 접지 선택 라인(GSL), 더미 워드라인(DWL11), 및 복수의 워드라인들(WL11~WL14)을 관통하는 제1 필라(PL1)를 포함할 수 있다. Referring to FIG. 22A , the first multi-stack memory block BLK-MS1 may include a first memory structure STR1 and a second memory structure STR2 stacked in a direction perpendicular to the substrate SUB. Each of the first and second memory structures STR1 and STR2 may be a 3D memory cell structure including memory cells stacked in a direction perpendicular to a substrate. The first memory structure STR1 may include a ground select line GSL, a dummy word line DWL11, and a plurality of word lines WL11 to WL14, and a ground select line GSL and a dummy word line DWL11) and the plurality of word lines WL11 to WL14 may be stacked in a direction perpendicular to the substrate SUB. The first memory structure STR1 may include a ground selection line GSL, a dummy word line DWL11, and a first pillar PL1 passing through the plurality of word lines WL11 to WL14.
제2 메모리 구조체(STR2)는 제1 메모리 구조체(STR1)의 상부에 적층될 수 있다. 제2 메모리 구조체(STR2)는 복수의 워드라인들(WL21~WL24), 더미 워드라인(DWL21), 및 스트링 선택 라인(SSL)을 포함할 수 있고, 복수의 워드라인들(WL21~WL24), 더미 워드라인(DWL21), 및 스트링 선택 라인(SSL)은 기판(SUB)과 수직한 방향으로 적층될 수 있다. 제2 메모리 구조체(STR2)는 복수의 워드라인들(WL21~WL24), 더미 워드라인(DWL21), 및 스트링 선택 라인(SSL)을 관통하는 제2 필라(PL2)를 포함할 수 있다. 제1 메모리 구조체(STR1)의 제1 필라(PL1) 및 제2 메모리 구조체(STR2)의 제2 필라(PL2)는 서로 전기적으로 연결될 수 있다. The second memory structure STR2 may be stacked on the first memory structure STR1 . The second memory structure STR2 may include a plurality of word lines WL21 to WL24, a dummy word line DWL21, and a string selection line SSL, and a plurality of word lines WL21 to WL24; The dummy word line DWL21 and the string selection line SSL may be stacked in a direction perpendicular to the substrate SUB. The second memory structure STR2 may include a plurality of word lines WL21 to WL24 , a dummy word line DWL21 , and a second pillar PL2 passing through the string selection line SSL. The first pillar PL1 of the first memory structure STR1 and the second pillar PL2 of the second memory structure STR2 may be electrically connected to each other.
제2 메모리 구조체(STR2)의 상부에 비트라인(BL)(또는 비트라인 패드)이 형성될 수 있고, 비트라인(BL)은 제2 메모리 구조체(STR2)의 제2 필라(PL2)와 전기적으로 연결될 수 있다. A bit line BL (or a bit line pad) may be formed on the second memory structure STR2 , and the bit line BL is electrically connected to the second pillar PL2 of the second memory structure STR2 . can be connected
다음으로, 도 22b를 참조하면, 제2 멀티 스택 메모리 블록(BLK-MS2)은 기판(SUB)과 수직한 방향으로 적층된 제1 메모리 구조체(STR1) 및 제2 메모리 구조체(STR2)를 포함할 수 있다. 제1 및 제2 메모리 구조체들(STR1, STR2) 각각은 기판과 수직한 방향으로 적층된 메모리 셀들을 포함하는 3차원 메모리 셀 구조체일 수 있다. 제1 메모리 구조체(STR1)는 접지 선택 라인(GSL), 및 복수의 워드라인들(WL11~WL14), 및 스트링 선택 라인(SSL)을 포함할 수 있고, 접지 선택 라인(GSL), 복수의 워드라인들(WL11~WL14), 및 은 기판(SUB)과 수직한 방향으로 적층될 수 있다. 제2 메모리 구조체(STR2)는 스트링 선택 라인(SSL), 및 복수의 워드라인들(WL21~WL24), 및 접지 선택 라인(GSL)을 포함할 수 있고, 스트링 선택 라인(SSL), 및 복수의 워드라인들(WL21~WL24), 및 접지 선택 라인(GSL)은 기판(SUB)과 수직한 방향으로 적층될 수 있다. Next, referring to FIG. 22B , the second multi-stack memory block BLK-MS2 may include a first memory structure STR1 and a second memory structure STR2 stacked in a direction perpendicular to the substrate SUB. can Each of the first and second memory structures STR1 and STR2 may be a 3D memory cell structure including memory cells stacked in a direction perpendicular to a substrate. The first memory structure STR1 may include a ground selection line GSL, a plurality of word lines WL11 to WL14, and a string selection line SSL, and a ground selection line GSL and a plurality of words. The lines WL11 to WL14 and the silver substrate SUB may be stacked in a vertical direction. The second memory structure STR2 may include a string select line SSL, a plurality of word lines WL21 to WL24, and a ground select line GSL, the string select line SSL, and a plurality of The word lines WL21 to WL24 and the ground selection line GSL may be stacked in a direction perpendicular to the substrate SUB.
제1 메모리 구조체(STR1)의 상부에 비트라인이 제공될 수 있고, 비트라인의 상부에 제2 메모리 구조체(STR2)가 제공될 수 있다. 즉, 도 22a의 제1 멀티 스택 메모리 블록(BLK-MS1)과 달리, 도 22b의 제2 멀티 스택 메모리 블록(BLK-MS2)에서는, 비트라인이 제1 및 제2 메모리 구조체들(STR1, STR2) 사이에 제공될 수 있다.A bit line may be provided on an upper portion of the first memory structure STR1 , and a second memory structure STR2 may be provided on an upper portion of the bit line. That is, unlike the first multi-stack memory block BLK-MS1 of FIG. 22A , in the second multi-stack memory block BLK-MS2 of FIG. 22B , the bit line includes the first and second memory structures STR1 and STR2 . ) can be provided between
상술된 멀티 스택 메모리 블록들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 22a 및 도 22b의 멀티 스택 메모리 블록들(BLK-MS1, BLK-MS2)은 2단 적층 구조를 갖는 것으로 도시되나, 본 발명의 범위가 이에 한정되는 것은 아니며, n개의 메모리 구조체들(단, n은 2보다 큰 정수)이 기판과 수직한 방향으로 적층된 구조를 가질 수 있다. The above-described multi-stack memory blocks are exemplary, and the scope of the present invention is not limited thereto. For example, the multi-stack memory blocks BLK-MS1 and BLK-MS2 of FIGS. 22A and 22B are illustrated as having a two-layer stacking structure, but the scope of the present invention is not limited thereto, and n memory structures (provided that n is an integer greater than 2) may have a structure in which they are stacked in a direction perpendicular to the substrate.
또는, 멀티 스택 메모리 블록에 포함된 복수의 메모리 구조체들 각각의 워드라인들의 개수, 스트링 선택 라인들의 개수, 접지 선택 라인들의 개수는 다양하게 변형될 수 있다.Alternatively, the number of word lines, the number of string selection lines, and the number of ground selection lines of each of the plurality of memory structures included in the multi-stack memory block may be variously modified.
도 23a 및 도 23b는 도 22a의 제1 멀티 스택 메모리 블록에 대한 워드라인 그룹을 설명하기 위한 도면들이다. 설명의 편의를 위하여, 제1 멀티 스택 메모리 블록(BLK-MS1)을 기준으로 제1 내지 제4 워드라인 그룹들(WG1~WG4)에 대한 분할이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.23A and 23B are diagrams for explaining a word line group for the first multi-stack memory block of FIG. 22A. For convenience of explanation, division of the first to fourth word line groups WG1 to WG4 is described based on the first multi-stack memory block BLK-MS1, but the scope of the present invention is not limited thereto. no.
도 22a, 도 23a, 도 23b를 참조하면, 제1 멀티 스택 메모리 블록(BLK-MS1)은 제1 및 제2 메모리 구조체들(STR1, STR2)을 포함할 수 있고, 제1 메모리 구조체(STR1)는 복수의 워드라인들(WL11~WL14)을 포함할 수 있고, 제2 메모리 구조체(STR2)는 복수의 워드라인들(WL21~WL24)을 포함할 수 있다. 22A, 23A, and 23B , the first multi-stack memory block BLK-MS1 may include first and second memory structures STR1 and STR2, and the first memory structure STR1 may include a plurality of word lines WL11 to WL14, and the second memory structure STR2 may include a plurality of word lines WL21 to WL24.
복수의 워드라인 그룹들(WG1~WG4) 각각은 동일한 메모리 구조체의 워드라인들을 그룹핑하도록 구성될 수 있다. 예를 들어, 도 23a에 도시된 바와 같이, 제1 워드라인 그룹(WG1)은 제1 메모리 구조체(SRT1)의 워드라인들(WL11, WL13)을 포함할 수 있고, 제2 워드라인 그룹(WG2)은 제1 메모리 구조체(STR1)의 워드라인들(WL12, WL14)을 포함할 수 있다. 제3 워드라인 그룹(WG3)은 제2 메모리 구조체(STR2)의 워드라인들(WL21, WL23)을 포함할 수 있고, 제4 워드라인 그룹(WG4)은 제2 메모리 구조체(STR2)의 워드라인들(WL22, WL24)을 포함할 수 있다.Each of the plurality of word line groups WG1 to WG4 may be configured to group word lines of the same memory structure. For example, as shown in FIG. 23A , the first word line group WG1 may include the word lines WL11 and WL13 of the first memory structure SRT1 and the second word line group WG2 ) may include word lines WL12 and WL14 of the first memory structure STR1 . The third word line group WG3 may include the word lines WL21 and WL23 of the second memory structure STR2 , and the fourth word line group WG4 is a word line of the second memory structure STR2 . These may include WL22 and WL24.
또는 복수의 워드라인 그룹들(WG1~WG4)은 각 메모리 구조체에서 동일한 높이의 워드라인들을 그룹핑하도록 구성될 수 있다. 예를 들어, 제1 메모리 구조체(STR1)의 하부로부터 워드라인(WL11)의 높이는, 제2 메모리 구조체(STR2)의 하부로부터의 워드라인(WL21)의 높이와 같을 수 있다. 이 때, 도 23b에 도시된 바와 같이, 제1 메모리 구조체(STR1)의 워드라인(WL11) 및 제2 메모리 구조체(STR2)의 워드라인(WL21)은 제1 워드라인 그룹(WG1)에 포함될 수 있다. 마찬가지로, 각 메모리 구조체에서 동일한 높이에 위치한 워드라인들(WL12/WL22, WL13/WL23, WL14/WL24)은 각각 제2 내지 제4 워드라인 그룹들(WG2~WG4)에 포함될 수 있다.Alternatively, the plurality of word line groups WG1 to WG4 may be configured to group word lines having the same height in each memory structure. For example, the height of the word line WL11 from the bottom of the first memory structure STR1 may be the same as the height of the word line WL21 from the bottom of the second memory structure STR2 . At this time, as shown in FIG. 23B , the word line WL11 of the first memory structure STR1 and the word line WL21 of the second memory structure STR2 may be included in the first word line group WG1 . have. Similarly, the word lines WL12/WL22, WL13/WL23, and WL14/WL24 positioned at the same height in each memory structure may be included in the second to fourth word line groups WG2 to WG4, respectively.
상술된 멀티 스택 메모리 블록의 구조 및 워드라인 그룹들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.The structure and word line groups of the multi-stack memory block described above are exemplary, and the scope of the present invention is not limited thereto.
예시적인 실시 예에서, 상술된 바와 같이 멀티 스택 구조를 갖는 메모리 블록들에 대하여, 다양한 방식을 기반으로 워드라인 그룹들이 결정될 수 있고, 불휘발성 메모리 장치는 다양한 방식을 기반으로 결정된 워드라인 그룹들을 기반으로 도 1 내지 도 19를 참조하여 설명된 델타 검증 동작을 수행하도록 구성될 수 있다. In an exemplary embodiment, for the memory blocks having the multi-stack structure as described above, word line groups may be determined based on various methods, and the nonvolatile memory device may be determined based on the word line groups determined based on various methods. may be configured to perform the delta verification operation described with reference to FIGS. 1 to 19 .
도 24는 도 2의 메모리 컨트롤러의 예시적인 동작을 보여주는 순서도이다. 도 2 및 도 24를 참조하면, S1100 단계에서, 메모리 컨트롤러(110)는 소거 페일에 대한 정보를 수신할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 도 1 내지 도 23b를 참조하여 설명된 방법을 기반으로, 소거 동작 및 소거 검증 동작(예를 들어, 블록 검증 동작(BV), 부분 검증 동작(PV), 델타 검증 동작(DV), 또는 워드라인 검증 동작(WV))을 수행할 수 있다. 검증 동작에서, 소거 페일이 발생한 경우, 불휘발성 메모리 장치(120)는 소거 페일이 발생한 메모리 블록에 대한 정보를 메모리 컨트롤러(110)로 제공할 수 있다. 24 is a flowchart illustrating an exemplary operation of the memory controller of FIG. 2 . 2 and 24 , in step S1100 , the
S1200 단계에서, 메모리 컨트롤러(110)는 수신된 정보에 대응하는 메모리 블록을 배드 블록으로 관리할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 소거 페일이 발생한 메모리 블록을 배드 블록으로 관리하고, 배드 블록으로 관리되는 메모리 블록에 대한 맵핑 정보를 다른 정상 블록으로 교체할 수 있다. 예시적인 실시 예에서, 상술된 배드 블록 관리 동작은 도 2를 참조하여 설명된 불휘발성 메모리 관리자(124)(또는 FTL)에 의해 수행될 수 있다.In operation S1200 , the
도 25는 본 발명의 실시 예에 따른 저장 장치를 예시적으로 보여주는 블록도이다. 도 25를 참조하면, 저장 장치(200)는 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)를 포함할 수 있다. 도 1 내지 도 23b를 참조하여 설명된 소거 검증 방식은 불휘발성 메모리 장치(120)에 의해 수행되거나 또는 불휘발성 메모리 장치(120)에 온-칩 형태로 구현된 소거 델타 검증 로직 회로(121)에 의해 수행될 수 있다.25 is a block diagram exemplarily illustrating a storage device according to an embodiment of the present invention. Referring to FIG. 25 , the
반면에 도 25의 실시 예에서는, 불휘발성 메모리 장치(220) 대신에, 메모리 컨트롤러(210)가 델타 검증 동작(DV)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(220)는 메모리 컨트롤러(210)의 제어에 따라 델타 검증 동작(DV)을 수행할 수 있다. 이 때, 불휘발성 메모리 장치(220)는 도 1 내지 도 23b를 참조하여 설명된 델타 검증 동작(DV) 중 워드라인 그룹들 각각에 대한 델타 카운팅 값을 메모리 컨트롤러(210)로 제공할 수 있다. 메모리 컨트롤러(210)는 델타 카운팅 값을 기반으로 앞서 설명된 바와 같이, 델타 값(DLT)을 산출하고, 산출된 델타 값(DTL)을 기반으로 선택된 메모리 블록에서 소프트 결함이 발생했는지 판별할 수 있다. 예시적인 실시 예에서, 상술된 메모리 컨트롤러(210)의 델타 검증 동작(DV)은 메모리 컨트롤러(210)에 포함된 소거 검증 델타 로직(210)에 의해 수행될 수 있다. 소거 검증 델타 로직(210)은 소프트웨어, 펌웨어, 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다.On the other hand, in the embodiment of FIG. 25 , the
도 26은 본 발명의 실시 예에 따른 테스트 시스템을 예시적으로 보여주는 블록도이다. 도 26을 참조하면, 테스트 시스템(1000)은 테스트 장치(1100) 및 불휘발성 메모리 장치(1200)를 포함할 수 있다. 테스트 장치(1100)는 불휘발성 메모리 장치(1200)에 대한 다양한 테스트 동작을 수행할 수 있다. 예시적인 실시 예에서, 테스트 장치(1100)는 소거 델타 검증 로직(1110)을 포함할 수 있다. 소거 델타 검증 로직(1110)은 도 1 내지 도 25를 참조하여 설명된 델타 검증 동작을 수행하도록 구성될 수 있다. 즉, 테스트 장치(1100)는 불휘발성 메모리 장치(1200)에 대한 델타 검증 동작을 수행하여, 불휘발성 메모리 장치(1200)의 특정 메모리 블록 또는 특정 워드라인 그룹 또는 특정 워드라인에서 발생한 소프트 결함(soft defect)을 검출하도록 구성될 수 있다.26 is a block diagram exemplarily showing a test system according to an embodiment of the present invention. Referring to FIG. 26 , the
도 27은 본 발명에 따른 불휘발성 메모리 장치가 적용된 SSD 시스템을 예시적으로 보여주는 블록도이다. 도 27을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 스토리지 장치(2200)를 포함한다. 스토리지 장치(2200)는 신호 커넥터(2201)를 통해 호스트(2100)와 신호(SIG)를 주고받고, 전원 커넥터(2202)를 통해 전원(PWR)을 입력 받을 수 있다. 스토리지 장치(2200)는 SSD(Solid State Drive) 컨트롤러(2210), 복수의 불휘발성 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함할 수 있다. 27 is a block diagram illustrating an SSD system to which a nonvolatile memory device according to the present invention is applied. Referring to FIG. 27 , the
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 불휘발성 메모리들(2221~222n)을 제어할 수 있다. 복수의 불휘발성 메모리들(2221~222n)은 SSD 컨트롤러(2210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD(2200)의 전원을 제공할 수 있다. 버퍼 메모리(2240)는 스토리지 장치(2200)의 버퍼 메모리로서 사용될 수 있다. 예시적인 실시 예에서, 복수의 불휘발성 메모리들(2221~222n) 각각은 도 1 내지 도 25를 참조하여 설명된 델타 검증 동작을 수행하거나 또는 델타 검증 동작을 수행하도록 구성된 소거 델타 검증 로직 회로를 포함할 수 있다. 또는 SSD 컨트롤러(2210)는 도 1 내지 도 25를 참조하여 설명된 바와 같은 델타 검증 동작을 복수의 불휘발성 메모리들(2221~222n) 각각에 대하여 수행하거나 또는 델타 검증 동작을 수행하도록 구성된 소거 델타 검증 로직 회로를 포함할 수 있다.The
도 28은 본 발명에 따른 스토리지 시스템이 적용된 전자 장치를 예시적으로 보여주는 블록도이다. 도 28을 참조하면, 전자 장치(3000)는 메인 프로세서(3100), 터치 패널(3200), 터치 구동 회로(3202), 디스플레이 패널(3300), 디스플레이 구동 회로(3302), 시스템 메모리(3400), 스토리지 장치(3500), 오디오 처리기(3600), 통신 블록(3700), 및 이미지 처리기(3800)를 포함할 수 있다. 예시적인 실시 예에서, 전자 장치(3000)는 개인용 컴퓨터, 랩탑 컴퓨터, 서버, 워크스테이션, 이동식 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 디지털 카메라, 스마트폰, 태블릿 컴퓨터, 웨어러블(Wearable) 장치 등과 같은 다양한 전자 장치 중 하나일 수 있다.28 is a block diagram illustrating an electronic device to which a storage system according to the present invention is applied. Referring to FIG. 28 , the
메인 프로세서(3100)는 전자 장치(3000)의 전반적인 동작들을 제어할 수 있다. 메인 프로세서(3100)는 전자 장치(3000)의 구성 요소들의 동작들을 제어/관리할 수 있다. 메인 프로세서(3100)는 전자 장치(3000)를 동작시키기 위해 다양한 연산을 처리할 수 있다. 터치 패널(3200)은 터치 구동 회로(3202)의 제어에 따라 사용자로부터의 터치 입력을 감지하도록 구성될 수 있다. 디스플레이 패널(3300)은 디스플레이 구동 회로(3302)의 제어에 따라 영상 정보를 표시하도록 구성될 수 있다. The
시스템 메모리(3400)는 전자 장치(3000)의 동작에 이용되는 데이터를 저장할 수 있다. 예로서, 시스템 메모리(3400)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리, 및/또는 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.The
스토리지 장치(3500)는 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 스토리지 장치(3500)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 다양한 불휘발성 메모리 중 적어도 하나를 포함할 수 있다. 예로서, 스토리지 장치(3500)는 전자 장치(3000)의 내장 메모리 및/또는 착탈식 메모리를 포함할 수 있다. 예시적인 실시 예에서, 스토리지 장치(3500)는 불휘발성 메모리를 포함할 수 있고, 불휘발성 메모리에 대한 델타 검증 동작을 수행할 수 있다. The
오디오 처리기(3600)는 오디오 신호 처리기(3610)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(3600)는 마이크(3620)를 통해 오디오 입력을 수신하거나, 스피커(3630)를 통해 오디오 출력을 제공할 수 있다. 통신 블록(3700)은 안테나(3710)를 통해 외부 장치/시스템과 신호를 교환할 수 있다. 통신 블록(3700)의 송수신기(3720) 및 MODEM(Modulator/Demodulator, 2730)은 LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), Bluetooth, NFC(Near Field Communication), Wi-Fi(Wireless Fidelity), RFID(Radio Frequency Identification) 등과 같은 다양한 무선 통신 규약 중 적어도 하나에 따라, 외부 장치/시스템과 교환되는 신호를 처리할 수 있다. 이미지 처리기(3800)는 렌즈(3810)를 통해 광을 수신할 수 있다. 이미지 처리기(3800)에 포함되는 이미지 장치(3820) 및 이미지 신호 처리기(3830)는 수신된 광에 기초하여, 외부 객체에 관한 이미지 정보를 생성할 수 있다.The
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above are specific embodiments for carrying out the present invention. The present invention will include not only the above-described embodiments, but also simple design changes or easily changeable embodiments. In addition, the present invention will include techniques that can be easily modified and implemented using the embodiments. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the claims described below as well as the claims and equivalents of the present invention.
Claims (20)
제0 소거 전압을 사용하여 상기 메모리 블록에 대한 소거 동작을 수행하는 단계;
제0 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 블록 검증 동작을 수행하는 단계;
상기 블록 검증 동작의 결과가 패스인 경우, 상기 제0 소거 검증 전압과 다른 제1 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 델타 검증 동작을 수행하는 단계; 및
상기 블록 검증 동작의 결과 또는 상기 델타 검증 동작의 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함하고,
상기 복수의 워드라인들은 복수의 워드라인 그룹들로 분할되고,
상기 델타 검증 동작은:
상기 제1 소거 검증 전압을 사용하여 상기 복수의 워드라인 그룹들에 각각 대응하는 복수의 델타 카운팅 값들을 생성하는 단계;
상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하는 단계; 및
상기 델타 값 및 제1 기준 값을 비교하는 단계를 포함하는 동작 방법.A method of operating a nonvolatile memory device including a memory block connected to a plurality of word lines, the method comprising:
performing an erase operation on the memory block using a zeroth erase voltage;
performing a block verify operation on the memory block using a zeroth erase verify voltage;
performing a delta verify operation on the memory block using a first erase verify voltage different from the zeroth erase verify voltage when a result of the block verify operation is a pass; and
outputting information on an erase result of the memory block based on a result of the block verify operation or a result of the delta verify operation,
The plurality of word lines are divided into a plurality of word line groups,
The delta verification operation is:
generating a plurality of delta counting values respectively corresponding to the plurality of word line groups by using the first erase verify voltage;
generating a delta value based on the plurality of delta counting values; and
and comparing the delta value and a first reference value.
상기 제1 소거 검증 전압은 상기 제0 소거 검증 전압보다 낮은 동작 방법.The method of claim 1,
The first erase verify voltage is lower than the zeroth erase verify voltage.
상기 제0 소거 검증 전압은 상기 메모리 블록의 EOL(End of Life) 상태를 기반으로 결정되는 동작 방법.The method of claim 1,
The zeroth erase verification voltage is determined based on an end of life (EOL) state of the memory block.
상기 블록 검증 동작은:
상기 제0 소거 검증 전압을 사용하여, 상기 메모리 블록의 메모리 셀들 중 상기 제0 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수와 대응되는 블록 카운팅 값을 생성하는 단계; 및
상기 블록 카운팅 값을 제2 기준 값과 비교하는 단계를 포함하고,
상기 블록 카운팅 값이 상기 제2 기준 값보다 작은 경우, 상기 블록 검증 동작의 상기 결과가 패스인 것으로 결정되는 동작 방법.The method of claim 1,
The block verification operation is:
generating a block counting value corresponding to the number of memory cells having a threshold voltage higher than the zeroth erase verification voltage among the memory cells of the memory block by using the zeroth erase verification voltage; and
comparing the block counting value with a second reference value;
and when the block counting value is less than the second reference value, it is determined that the result of the block verify operation is a pass.
상기 복수의 델타 카운팅 값들 각각은, 상기 복수의 워드라인 그룹들 중 대응하는 워드라인 그룹에 포함된 메모리 셀들 중 상기 제1 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수와 대응되는 동작 방법.The method of claim 1,
Each of the plurality of delta counting values corresponds to the number of memory cells having a threshold voltage higher than the first erase verification voltage among memory cells included in a corresponding word line group among the plurality of word line groups.
상기 델타 값은 상기 복수의 델타 카운팅 값들을 기반으로 생성된 비교 값과 상기 복수의 델타 카운팅들 값 중 최대 값 사이의 차이를 가리키고,
상기 비교 값은 상기 복수의 델타 카운팅 값들의 최소 값, 중간 값, 평균 값, 또는 N 번째(단, N은 2보다 크거나 같고, 상기 복수의 델타 카운팅 값들의 개수보다 작음.)로 큰 값 중 하나인 동작 방법.The method of claim 1,
The delta value indicates a difference between a comparison value generated based on the plurality of delta counting values and a maximum value among the plurality of delta counting values,
The comparison value is a minimum value, a median value, an average value, or an Nth largest value of the plurality of delta counting values, where N is greater than or equal to 2 and less than the number of the plurality of delta counting values. One way to work.
상기 델타 값이 상기 제1 기준 값보다 크거나 같은 경우, 상기 메모리 블록에 대한 상기 소거 결과는 페일인 것으로 결정되고,
상기 델타 값이 상기 제1 기준 값보다 작은 경우, 상기 메모리 블록에 대한 상기 소거 결과는 패스인 것으로 결정되는 동작 방법.The method of claim 1,
If the delta value is greater than or equal to the first reference value, it is determined that the erase result for the memory block is a fail;
and when the delta value is less than the first reference value, it is determined that the erase result for the memory block is a pass.
상기 블록 검증 동작의 결과가 패스인 경우, 상기 제2 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 부분 검증 동작을 수행하는 단계를 더 포함하고,
상기 블록 검증 동작의 상기 결과 및 상기 부분 검증 동작의 결과가 모두 패스인 경우, 상기 메모리 블록에 대한 델타 검증 동작이 수행되는 동작 방법.The method of claim 1,
performing a partial verification operation on the memory block using the second erase verification voltage when a result of the block verification operation is a pass;
When the result of the block verify operation and the result of the partial verify operation are both pass, the delta verify operation is performed on the memory block.
상기 부분 검증 동작은:
상기 제2 소거 검증 전압을 사용하여 상기 워드라인 그룹들에 각각 대응하는 복수의 부분 카운팅 값들을 생성하는 단계; 및
상기 복수의 부분 카운팅 값들 각각을 제3 기준 값과 비교하는 단계를 포함하고,
상기 복수의 부분 카운팅 값들 각각이 모두 상기 제3 기준 값보다 작은 경우, 상기 부분 검증 동작의 상기 결과가 패스인 것으로 결정되는 동작 방법.9. The method of claim 8,
The partial verification operation is:
generating a plurality of partial counting values respectively corresponding to the word line groups by using the second erase verification voltage; and
comparing each of the plurality of partial counting values with a third reference value;
and when each of the plurality of partial counting values is less than the third reference value, it is determined that the result of the partial verification operation is a pass.
상기 델타 검증 동작의 상기 결과가 페일인 경우, 상기 제4 소거 검증 전압을 사용하여 상기 복수의 워드라인 그룹들 중 하나의 워드라인 그룹에 대한 워드라인 검증 동작을 수행하는 단계를 더 포함하고,
상기 메모리 블록에 대한 상기 소거 결과는 상기 블록 검증 동작의 상기 결과, 상기 델타 검증 동작의 상기 결과, 및 상기 워드라인 검증 동작의 결과를 기반으로 결정되는 동작 방법.The method of claim 1,
If the result of the delta verify operation is a fail, performing a word line verify operation on one word line group among the plurality of word line groups using the fourth erase verify voltage;
The erase result of the memory block is determined based on the result of the block verify operation, the result of the delta verify operation, and the result of the word line verify operation.
상기 하나의 워드라인 그룹은 상기 복수의 델타 카운팅 값들 중 최대 값에 대응하는 워드라인 그룹인 동작 방법.11. The method of claim 10,
The one word line group is a word line group corresponding to a maximum value among the plurality of delta counting values.
상기 워드라인 검증 동작은:
상기 제4 소거 검증 전압을 사용하여, 상기 하나의 워드라인 그룹에 포함된 워드라인들에 각각 대응하는 복수의 워드라인 카운팅 값을 생성하는 단계; 및
상기 복수의 워드라인 카운팅 값들 각각을 제4 기준 값과 비교하는 단계를 포함하고,
상기 복수의 워드라인 카운팅 값들 각각이 모두 상기 제4 기준 값보다 작은 경우, 상기 워드라인 검증 동작의 상기 결과가 패스인 것으로 결정되는 동작 방법.11. The method of claim 10,
The word line verification operation includes:
generating a plurality of word line counting values respectively corresponding to the word lines included in the one word line group by using the fourth erase verification voltage; and
comparing each of the plurality of wordline counting values with a fourth reference value;
When each of the plurality of wordline counting values is less than the fourth reference value, it is determined that the result of the wordline verification operation is a pass.
상기 워드라인 검증 동작은:
상기 제4 소거 검증 전압을 사용하여, 상기 하나의 워드라인 그룹에 포함된 워드라인들에 각각 대응하는 복수의 워드라인 카운팅 값을 생성하는 단계;
상기 복수의 워드라인 카운팅 값을 기반으로 워드라인 델타 값을 생성하는 단계; 및
상기 워드라인 델타 값 및 제5 기준 값을 비교하는 단계를 포함하고,
상기 워드라인 델타 값이 상기 제5 기준 값보다 작은 경우, 상기 워드라인 검증 동작의 상기 결과가 패스인 것으로 결정되는 동작 방법.11. The method of claim 10,
The word line verification operation includes:
generating a plurality of word line counting values respectively corresponding to the word lines included in the one word line group by using the fourth erase verification voltage;
generating a wordline delta value based on the plurality of wordline counting values; and
comparing the wordline delta value and a fifth reference value;
and when the wordline delta value is less than the fifth reference value, it is determined that the result of the wordline verify operation is a pass.
상기 블록 검증 동작의 상기 결과가 페일인 경우, 상기 소거 동작이 미리 정해진 횟수만큼 수행되는지 판별하는 단계; 및
상기 소거 동작이 미리 정해진 횟수만큼 수행되지 않은 경우, 상기 제0 소거 전압보다 높은 제1 소거 전압을 사용하여 상기 소거 동작을 재수행하는 단계를 더 포함하는 동작 방법.The method of claim 1,
determining whether the erase operation is performed a predetermined number of times when the result of the block verify operation is a fail; and
and re-performing the erase operation using a first erase voltage higher than the zeroth erase voltage when the erase operation is not performed a predetermined number of times.
상기 메모리 블록에 대한 소거 결과가 패스인 경우, 상기 메모리 블록에 대한 프로그램 동작을 수행하는 단계를 더 포함하는 동작 방법.The method of claim 1,
and performing a program operation on the memory block when an erase result of the memory block is a pass.
상기 메모리 블록에 대한 소거 동작을 수행하는 단계;
제0 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 블록 검증 동작을 수행하는 단계;
상기 블록 검증 동작의 결과가 패스인 경우, 제1 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 부분 검증 동작을 수행하는 단계;
상기 부분 검증 동작의 결과가 패스인 경우, 상기 제0 및 제1 소거 검증 전압들과 다른 제2 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 델타 검증 동작을 수행하는 단계; 및
상기 블록 검증 동작의 상기 결과, 상기 부분 검증 동작의 상기 결과, 또는 상기 델타 검증 동작의 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함하고,
상기 블록 검증 동작은 상기 제0 소거 검증 전압을 사용하여 블록 단위로 블록 카운팅 값을 생성하고, 상기 블록 카운팅 값을 제1 기준 값과 비교하는 동작을 가리키고,
상기 부분 검증 동작은 상기 제1 소거 검증 전압을 사용하여 워드라인 그룹 단위로 복수의 부분 카운팅 값들 생성하고, 상기 복수의 부분 카운팅 값들 각각을 제2 기준 값과 비교하는 동작을 가리키고,
상기 델타 검증 동작은 상기 제2 소거 검증 전압을 사용하여 상기 워드라인 그룹 단위로 생성된 복수의 델타 카운팅 값들을 생성하고, 상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하고, 상기 델타 값을 제3 기준 값과 비교하는 동작을 가리키는 동작 방법.A method of operating a nonvolatile memory device including a memory block connected to a plurality of word lines, the method comprising:
performing an erase operation on the memory block;
performing a block verify operation on the memory block using a zeroth erase verify voltage;
performing a partial verification operation on the memory block using a first erase verification voltage when a result of the block verification operation is a pass;
performing a delta verification operation on the memory block using a second erase verification voltage different from the zeroth and first erase verification voltages when a result of the partial verification operation is a pass; and
outputting information on an erase result of the memory block based on the result of the block verify operation, the result of the partial verify operation, or the result of the delta verify operation,
The block verification operation refers to an operation of generating a block counting value in block units using the 0th erase verification voltage and comparing the block counting value with a first reference value,
The partial verification operation refers to an operation of generating a plurality of partial counting values for each word line group by using the first erase verification voltage and comparing each of the plurality of partial counting values with a second reference value;
In the delta verification operation, a plurality of delta counting values generated in units of the word line group are generated using the second erase verification voltage, a delta value is generated based on the plurality of delta counting values, and the delta value is A method of operation indicating an operation of comparing with a third reference value.
상기 복수의 워드라인은 제1 내지 제4 워드라인 그룹들로 분할되고,
상기 제1 워드라인 그룹은 상기 복수의 워드라인들 중 제1 워드라인들을 포함하고, 상기 제2 워드라인 그룹은 상기 복수의 워드라인들 중 제2 워드라인들을 포함하고, 상기 제3 워드라인 그룹은 상기 복수의 워드라인들 중 제3 워드라인들을 포함하고, 상기 제4 워드라인 그룹은 상기 복수의 워드라인들 중 제4 워드라인들을 포함하는 동작 방법.17. The method of claim 16,
The plurality of word lines are divided into first to fourth word line groups,
The first word line group includes first word lines among the plurality of word lines, the second word line group includes second word lines among the plurality of word lines, and the third word line group includes third wordlines among the plurality of wordlines, and the fourth wordline group includes fourth wordlines among the plurality of wordlines.
상기 복수의 델타 카운팅 값들은 제1 내지 제4 델타 카운팅 값들을 포함하고,
상기 델타 검증 동작은:
상기 제1 워드라인들로 상기 제2 소거 검증 전압을 인가하여, 상기 제1 워드라인들과 연결된 메모리 셀들 중 상기 제2 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 상기 제1 델타 카운팅 값을 생성하는 단계;
상기 제2 워드라인들로 상기 제2 소거 검증 전압을 인가하여, 상기 제2 워드라인들과 연결된 메모리 셀들 중 상기 제2 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 상기 제2 델타 카운팅 값을 생성하는 단계;
상기 제3 워드라인들로 상기 제2 소거 검증 전압을 인가하여, 상기 제3 워드라인들과 연결된 메모리 셀들 중 상기 제2 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 상기 제3 델타 카운팅 값을 생성하는 단계;
상기 제4 워드라인들로 상기 제2 소거 검증 전압을 인가하여, 상기 제4 워드라인들과 연결된 메모리 셀들 중 상기 제2 소거 검증 전압보다 높은 문턱 전압을 갖는 메모리 셀들의 개수에 대응하는 상기 제4 델타 카운팅 값을 생성하는 단계;
상기 제1 내지 제4 델타 카운팅 값들에 기반된 비교 값 및 상기 제1 내지 제4 델타 카운팅 값들의 최대 값의 차이를 기반으로 상기 델타 값을 생성하는 단계; 및
상기 델타 값 및 상기 제3 기준 값을 비교하는 단계를 포함하고,
상기 비교 값은 상기 복수의 델타 카운팅 값들의 최소 값, 중간 값, 평균 값, 또는 N 번째(단, N은 2보다 크거나 같고, 상기 복수의 델타 카운팅 값들의 개수보다 작음.)로 큰 값 중 하나이고,
상기 델타 값이 상기 제3 기준 값보다 큰 경우, 상기 델타 검증 동작의 상기 결과는 페일인 것으로 결정되는 동작 방법.18. The method of claim 17,
The plurality of delta counting values include first to fourth delta counting values,
The delta verification operation is:
By applying the second erase verification voltage to the first word lines, the first memory cells connected to the first word lines corresponding to the number of memory cells having a threshold voltage higher than the second erase verification voltage generating a delta counting value;
The second erase verification voltage is applied to the second word lines to correspond to the number of memory cells having a threshold voltage higher than the second erase verification voltage among the memory cells connected to the second word lines. generating a delta counting value;
The third erase verification voltage is applied to the third word lines to correspond to the number of memory cells connected to the third word lines having a threshold voltage higher than the second erase verification voltage. generating a delta counting value;
The fourth erase verification voltage is applied to the fourth word lines to correspond to the number of memory cells connected to the fourth word lines having a threshold voltage higher than the second erase verification voltage. generating a delta counting value;
generating the delta value based on a difference between a comparison value based on the first to fourth delta counting values and a maximum value of the first to fourth delta counting values; and
comparing the delta value and the third reference value;
The comparison value is a minimum value, a median value, an average value, or an Nth largest value of the plurality of delta counting values, where N is greater than or equal to 2 and less than the number of the plurality of delta counting values. is one,
and if the delta value is greater than the third reference value, it is determined that the result of the delta verify operation is a fail.
제1 소거 검증 전압을 사용하여, 상기 복수의 워드라인 그룹들에 각각 대응하는 복수의 델타 카운팅 값들을 생성하는 단계;
상기 복수의 델타 카운팅 값들을 기반으로 델타 값을 생성하는 단계;
상기 델타 값을 제1 기준 값과 비교하는 단계; 및
상기 비교 결과를 기반으로 상기 메모리 블록에 대한 소거 결과에 대한 정보를 출력하는 단계를 포함하는 동작 방법.An erase verification method of a nonvolatile memory device comprising a memory block connected to a plurality of word lines divided into a plurality of word line groups, the method comprising:
generating a plurality of delta counting values respectively corresponding to the plurality of word line groups by using a first erase verify voltage;
generating a delta value based on the plurality of delta counting values;
comparing the delta value to a first reference value; and
and outputting information on an erase result of the memory block based on the comparison result.
상기 복수의 델타 카운팅 값들을 생성하기 이전에:
제1 소거 전압을 사용하여, 상기 메모리 블록에 대한 소거 동작을 수행하는 단계; 및
제0 소거 검증 전압을 사용하여 상기 메모리 블록에 대한 블록 검증 동작을 수행하는 단계를 포함하고,
상기 제0 소거 전압은 상기 제1 소거 전압보다 높고,
상기 블록 검증 동작의 결과가 패스인 경우, 상기 복수의 델타 카운팅 값들을 생성하는 단계가 수행되는 동작 방법.
20. The method of claim 19,
Before generating the plurality of delta counting values:
performing an erase operation on the memory block using a first erase voltage; and
performing a block verify operation on the memory block using a zeroth erase verify voltage;
the zeroth erase voltage is higher than the first erase voltage;
and generating the plurality of delta counting values when a result of the block verify operation is a pass.
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2020
- 2020-04-24 KR KR1020200049865A patent/KR20210132264A/en unknown
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