KR20210121999A - Semiconductor device - Google Patents

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KR20210121999A
KR20210121999A KR1020200080050A KR20200080050A KR20210121999A KR 20210121999 A KR20210121999 A KR 20210121999A KR 1020200080050 A KR1020200080050 A KR 1020200080050A KR 20200080050 A KR20200080050 A KR 20200080050A KR 20210121999 A KR20210121999 A KR 20210121999A
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conductive
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silicon
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신중원
이연진
이인영
최지민
한정훈
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삼성전자주식회사
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Abstract

The present invention provides a semiconductor element. According to embodiments, the semiconductor element includes: a semiconductor substrate; a conductive pad provided on the first surface of the semiconductor substrate; a protective layer provided on the first surface of the semiconductor substrate and having a first opening exposing the conductive pad; an organic insulating layer provided on the protective layer and having a second opening; and a bump structure provided on the conductive pad and in the first and second openings. The organic insulating layer includes a material different from the protective layer. The second opening may be connected to the first opening to expose the protective layer, and the bump structure may include a pillar pattern physically coming in contact with the protective layer and the organic insulating layer.

Description

반도체 소자 {Semiconductor device}semiconductor device

본 발명은 반도체 소자, 보다 구체적으로 범프 구조체를 포함하는 반도체 소자에 관한 것이다. The present invention relates to a semiconductor device, and more particularly, to a semiconductor device comprising a bump structure.

반도체 소자의 전극 단자의 다(多)핀(pin)화, 좁은 피치(pitch)화가 급속히 진행되고 있다. 이에 따라, 반도체 소자의 소형화에 대한 연구가 증가되고 있다. 반도체 소자는 다른 전자 소자 또는 인쇄회로기판과 전기적으로 연결되기 위해 솔더볼이나 범프와 같은 전기적 연결 단자를 갖는 것이 일반적이다. 반도체 소자의 연결 단자들은 높은 신뢰성을 가질 것이 요구되고 있다. BACKGROUND ART [0002] Multi-pin and narrow pitch of electrode terminals of semiconductor devices are rapidly progressing. Accordingly, research on miniaturization of semiconductor devices is increasing. A semiconductor device generally has an electrical connection terminal such as a solder ball or a bump to be electrically connected to another electronic device or a printed circuit board. Connection terminals of semiconductor devices are required to have high reliability.

본 발명이 해결하고자 하는 과제는 내구성 및 신뢰성이 향상된 반도체 소자의 범프 구조체를 제공하는 것에 있다. An object of the present invention is to provide a bump structure of a semiconductor device with improved durability and reliability.

본 발명은 반도체 소자에 관한 것이다. 본 발명의 개념에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판의 제1 면 상에 제공된 도전 패드; 상기 반도체 기판의 상기 제1 면 상에 제공되고, 상기 도전 패드를 노출시키는 제1 오프닝을 갖는 보호층; 상기 보호층 상에 제공되고, 제2 오프닝을 갖는 유기 절연층; 및 상기 도전 패드 상에 및 상기 제1 및 제2 오프닝들 내에 제공된 범프 구조체를 포함하고, 상기 유기 절연층은 상기 보호층과 다른 물질을 포함하고, 상기 제2 오프닝은 상기 제1 오프닝과 연결되어, 상기 보호층을 노출시키고, 그리고 상기 범프 구조체는 상기 보호층 및 상기 유기 절연층과 물리적으로 접촉하는 필라 패턴을 포함할 수 있다. The present invention relates to a semiconductor device. A semiconductor device according to a concept of the present invention includes a semiconductor substrate; a conductive pad provided on the first surface of the semiconductor substrate; a protective layer provided on the first surface of the semiconductor substrate and having a first opening exposing the conductive pad; an organic insulating layer provided on the passivation layer and having a second opening; and a bump structure provided on the conductive pad and in the first and second openings, wherein the organic insulating layer comprises a material different from that of the protective layer, the second opening being connected to the first opening; , exposing the passivation layer, and the bump structure may include a pillar pattern in physical contact with the passivation layer and the organic insulating layer.

본 발명의 개념에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판의 제1 면 상에 제공된 도전 패드; 상기 반도체 기판의 상기 제1 면 상에 제공되며, 상기 도전 패드를 노출시키는 실리콘 함유막; 상기 실리콘 함유막 상에 배치되고, 상기 실리콘 함유막 및 상기 도전 패드를 노출시키는 폴리머층; 상기 도전 패드 상에 배치되고, 상기 실리콘 함유막 및 상기 폴리머층과 접촉하는 필라 패턴; 및 상기 필라 패턴 상에 배치된 솔더 패턴을 포함할 수 있다. A semiconductor device according to a concept of the present invention includes a semiconductor substrate; a conductive pad provided on the first surface of the semiconductor substrate; a silicon-containing film provided on the first surface of the semiconductor substrate and exposing the conductive pad; a polymer layer disposed on the silicon-containing layer and exposing the silicon-containing layer and the conductive pad; a pillar pattern disposed on the conductive pad and in contact with the silicon-containing layer and the polymer layer; and a solder pattern disposed on the pillar pattern.

본 발명의 개념에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판 상에 제공된 회로층; 상기 회로층 상에 배치된 도전 패드; 상기 도전 패드 상에 제공되고, 제1 오프닝을 갖는 실리콘 함유막; 상기 실리콘 함유막 상에 제공되고, 제2 오프닝을 갖는 폴리머층; 및 상기 도전 패드 상에 배치되고, 상기 도전 패드와 접속하는 범프 구조체를 포함할 수 있다. 상기 회로층은: 상기 반도체 기판의 제1 면 상의 집적 회로; 상기 반도체 기판의 상기 제1 면 상에서 상기 집적 회로를 덮는 절연층; 및 상기 절연층 내에서 상기 집적 회로와 접속하는 배선 구조체를 포함하고, 상기 배선 구조체는 배선 패턴 및 비아 패턴을 포함할 수 있다. 상기 제1 오프닝은 상기 도전 패드 및 상기 실리콘 함유막의 내측벽을 노출시키고, 상기 제2 오프닝은 상기 제1 오프닝과 연결되어, 상기 실리콘 함유막의 상면을 노출시킬 수 있다. 상기 범프 구조체는: 상기 제1 오프닝 및 상기 제2 오프닝 내에 제공되고, 상기 도전 패드, 상기 실리콘 함유막의 상기 내측벽과 상기 노출된 상면, 및 상기 폴리머층의 내측벽 및 상면과 접촉하는 필라 패턴; 및 상기 필라 패턴 상에 제공된 솔더 패턴을 포함하고, 상기 필라 패턴은: 상기 도전 패턴과 접촉하는 씨드 패턴; 및 상기 씨드 패턴 상의 도전 패턴을 포함할 수 있다. A semiconductor device according to a concept of the present invention includes a semiconductor substrate; a circuit layer provided on the semiconductor substrate; a conductive pad disposed on the circuit layer; a silicon-containing film provided on the conductive pad and having a first opening; a polymer layer provided on the silicon-containing film and having a second opening; and a bump structure disposed on the conductive pad and connected to the conductive pad. The circuit layer comprises: an integrated circuit on the first side of the semiconductor substrate; an insulating layer covering the integrated circuit on the first side of the semiconductor substrate; and a wiring structure connected to the integrated circuit in the insulating layer, wherein the wiring structure may include a wiring pattern and a via pattern. The first opening may expose the conductive pad and inner walls of the silicon-containing layer, and the second opening may be connected to the first opening to expose a top surface of the silicon-containing layer. The bump structure may include: a pillar pattern provided in the first opening and the second opening and in contact with the conductive pad, the inner wall and the exposed upper surface of the silicon-containing film, and the inner wall and upper surface of the polymer layer; and a solder pattern provided on the pillar pattern, wherein the pillar pattern includes: a seed pattern in contact with the conductive pattern; and a conductive pattern on the seed pattern.

본 발명에 따르면, 범프 구조체는 보호층 및 유기 절연층과 물리적으로 접촉할 수 있다. 범프 구조체가 유기 절연층과 접촉하여, 범프 구조체에 가해지는 스트레스가 유기 절연층에 의해 완충될 수 있다. 범프 구조체가 보호층과 접촉하여, 범프 구조체가 회로층에 안정적으로 고정될 수 있다. 이에 따라, 범프 구조체 및 이를 포함하는 반도체 소자는 향상된 신뢰성 및 내구성을 가질 수 있다.According to the present invention, the bump structure may be in physical contact with the protective layer and the organic insulating layer. Since the bump structure is in contact with the organic insulating layer, stress applied to the bump structure may be buffered by the organic insulating layer. Since the bump structure is in contact with the protective layer, the bump structure can be stably fixed to the circuit layer. Accordingly, the bump structure and the semiconductor device including the same may have improved reliability and durability.

도 1a는 실시예들에 따른 반도체 소자를 도시한 단면이다.
도 1b는 실시예들에 따른 반도체 소자의 필라 패턴의 배치를 설명하기 위한 평면도이다.
도 1c는 도 1a의 Ⅰ영역을 확대 도시한 도면으로, 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다.
도 2a는 실시예들에 따른 반도체 소자의 범프 구조체를 설명하기 위한 도면이다.
도 2b는 실시예들에 따른 반도체 소자의 범프 구조체를 설명하기 위한 도면이다.
도 2c는 실시예들에 따른 반도체 소자의 보호층을 설명하기 위한 도면이다.
도 2d는 실시예들에 따른 반도체 소자의 보호층을 설명하기 위한 도면이다.
도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다.
도 4b는 도 4a의 Ⅳ영역을 확대 도시하였다.1A is a cross-sectional view illustrating a semiconductor device according to example embodiments.
1B is a plan view illustrating an arrangement of pillar patterns of a semiconductor device according to example embodiments;
FIG. 1C is an enlarged view of region I of FIG. 1A, and corresponds to a cross-section taken along line II-III of FIG. 1B.
2A is a diagram for describing a bump structure of a semiconductor device according to example embodiments.
2B is a view for explaining a bump structure of a semiconductor device according to example embodiments.
2C is a view for explaining a protective layer of a semiconductor device according to example embodiments.
2D is a view for explaining a protective layer of a semiconductor device according to example embodiments.
3 is a cross-sectional view illustrating a semiconductor package according to example embodiments.
4A is a cross-sectional view illustrating a semiconductor package according to example embodiments.
FIG. 4B is an enlarged view of area IV of FIG. 4A .

본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.In this specification, the same reference numerals may refer to the same elements throughout.

본 발명의 개념에 따른 반도체 소자 및 그 제조 방법을 설명한다.A semiconductor device and a method for manufacturing the same according to the concept of the present invention will be described.

도 1a는 실시예들에 따른 반도체 소자를 도시한 단면이다. 도 1b는 실시예들에 따른 반도체 소자의 필라 패턴의 배치를 설명하기 위한 평면도이다. 도 1c는 도 1a의 Ⅰ영역을 확대 도시한 도면으로, 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다.1A is a cross-sectional view illustrating a semiconductor device according to example embodiments. 1B is a plan view illustrating an arrangement of pillar patterns of a semiconductor device according to example embodiments; FIG. 1C is an enlarged view of region I of FIG. 1A, and corresponds to a cross-section taken along line II-III of FIG. 1B.

도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 소자(100)는 기판, 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 및 범프 구조체(160)를 포함할 수 있다. 반도체 소자(100)는 반도체칩일 수 있다. 예를 들어, 반도체 소자(100)는 메모리칩, 로직칩, 또는 버퍼칩일 수 있다. 기판은 반도체 기판(110)일 수 있다. 반도체 기판(110)은 예를 들어, 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 반도체 기판(110)은 서로 대향하는 제1 면(110a) 및 제2 면(110b)을 가질 수 있다. 1A, 1B, and 1C , the semiconductor device 100 includes a substrate, a circuit layer 120, a conductive pad 130, a protective layer 140, an organic insulating layer 150, and a bump structure ( 160) may be included. The semiconductor device 100 may be a semiconductor chip. For example, the semiconductor device 100 may be a memory chip, a logic chip, or a buffer chip. The substrate may be a semiconductor substrate 110 . The semiconductor substrate 110 may include, for example, a semiconductor material such as silicon, germanium, or silicon-germanium. The semiconductor substrate 110 may have a first surface 110a and a second surface 110b that face each other.

회로층(120)은 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 회로층(120)은 도 1c와 같이 절연층(121), 집적 회로들(125), 및 배선 구조체(127)를 포함할 수 있다. 집적 회로들(125)은 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 집적 회로들(125)은 예를 들어, 트랜지스터들을 포함할 수 있다. 절연층(121)은 반도체 기판(110)의 제1 면(110a) 상에 제공되며, 집적 회로들(125)을 덮을 수 있다. 간소화를 위해 도시하지 않았으나, 절연층(121)은 적층된 복수의 층들을 포함할 수 있다. 절연층(121)은 실리콘 함유 물질을 포함할 수 있다. 예를 들어, 절연층(121)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트를 포함할 수 있다. 배선 구조체(127)는 절연층(121) 내에 제공될 수 있다. 배선 구조체(127)는 집적 회로들(125)과 전기적으로 연결될 수 있다. 본 명세서에서 반도체 소자(100)와 전기적으로 연결된다는 것은 반도체 소자(100)의 집적 회로들(125)와 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 전기적으로 연결된다는 것은 연결된다/접속한다는 것은 상기 구성 요소들의 직접적인 연결/접속 또는 다른 도전 구성요소를 통한 간접적인 연결/접속을 포함한다. 배선 구조체(127)는 배선 패턴 및 상기 배선 패턴과 연결된 비아 패턴을 포함할 수 있다. 배선 패턴은 반도체 기판(110)의 제1 면(110a)과 나란한 방향으로 연장되는 장축을 가질 수 있다. 배선 패턴은 절연층(121)의 층들 사이에 개재될 수 있다. 비아 패턴의 장축은 반도체 기판(110)의 제1 면(110a)과 교차하는 방향과 나란할 수 있다. 비아 패턴은 절연층(121)의 층들 중 적어도 하나 내에 제공될 수 있다. 비아 패턴은 복수의 배선 패턴들 사이에서 배선 패턴들과 접속할 수 있다. 배선 패턴들 각각의 너비는 대응되는 비아 패턴의 너비보다 작을 수 있다. 이 때, 대응되는 비아 패턴은 상기 배선 패턴들과 직접 연결될 수 있다. 배선 구조체(127)는 알루미늄 또는 구리와 같은 금속을 포함할 수 있다. The circuit layer 120 may be provided on the first surface 110a of the semiconductor substrate 110 . The circuit layer 120 may include an insulating layer 121 , integrated circuits 125 , and a wiring structure 127 as shown in FIG. 1C . The integrated circuits 125 may be provided on the first surface 110a of the semiconductor substrate 110 . The integrated circuits 125 may include, for example, transistors. The insulating layer 121 is provided on the first surface 110a of the semiconductor substrate 110 and may cover the integrated circuits 125 . Although not illustrated for simplicity, the insulating layer 121 may include a plurality of stacked layers. The insulating layer 121 may include a silicon-containing material. For example, the insulating layer 121 may include silicon oxide, silicon nitride, silicon oxynitride, and/or tetraethyl orthosilicate. The wiring structure 127 may be provided in the insulating layer 121 . The interconnection structure 127 may be electrically connected to the integrated circuits 125 . In this specification, being electrically connected to the semiconductor device 100 may mean being electrically connected to the integrated circuits 125 of the semiconductor device 100 . When two components are electrically connected, being connected/connecting includes direct connection/connection of the components or indirect connection/connection through another conductive component. The wiring structure 127 may include a wiring pattern and a via pattern connected to the wiring pattern. The wiring pattern may have a long axis extending in a direction parallel to the first surface 110a of the semiconductor substrate 110 . The wiring pattern may be interposed between the layers of the insulating layer 121 . A long axis of the via pattern may be parallel to a direction crossing the first surface 110a of the semiconductor substrate 110 . The via pattern may be provided in at least one of the layers of the insulating layer 121 . The via pattern may be connected to the wiring patterns between the plurality of wiring patterns. A width of each of the wiring patterns may be smaller than a width of a corresponding via pattern. In this case, the corresponding via pattern may be directly connected to the wiring patterns. The interconnection structure 127 may include a metal such as aluminum or copper.

도전 패드(130)는 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 본 명세서에서, 어떤 구성 요소가 다른 구성 요소상에 있다고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성 요소가 개재될 수도 있다. 예를 들어, 도전 패드(130)는 회로층(120) 상에 제공될 수 있다. 도전 패드(130)는 배선 구조체(127)를 통해 집적 회로들(125)과 전기적으로 연결될 수 있다. 도전 패드(130)는 칩 패드일 수 있다. 도전 패드(130)는 알루미늄과 같은 금속을 포함할 수 있다. 도시되지 않았으나, 패드 씨드막이 도전 패드(130) 및 회로층(120) 사이에 더 개재될 수 있다. 상기 패드 씨드막을 사용하여 도전 패드(130)가 형성될 수 있다. 도전 패드(130)은 엣지 부분 및 센터 부분을 포함할 수 있다. 도전 패드(130)의 엣지 부분은 평면적 관점에서 센터 부분을 둘러싸을 수 있다. 도전 패드(130)의 엣지 부분은 도전 패드(130)의 측벽 및 상기 측벽에 인접한 부분을 포함할 수 있다. The conductive pad 130 may be provided on the first surface 110a of the semiconductor substrate 110 . In this specification, when a component is referred to as being on another component, it may be directly formed on the other component or a third component may be interposed therebetween. For example, the conductive pad 130 may be provided on the circuit layer 120 . The conductive pad 130 may be electrically connected to the integrated circuits 125 through the wiring structure 127 . The conductive pad 130 may be a chip pad. The conductive pad 130 may include a metal such as aluminum. Although not shown, a pad seed layer may be further interposed between the conductive pad 130 and the circuit layer 120 . The conductive pad 130 may be formed using the pad seed layer. The conductive pad 130 may include an edge portion and a center portion. The edge portion of the conductive pad 130 may surround the center portion in a plan view. The edge portion of the conductive pad 130 may include a sidewall of the conductive pad 130 and a portion adjacent to the sidewall.

보호층(140)이 반도체 기판(110)의 제1 면(110a) 상에 제공될 수 있다. 보호층(140)은 회로층(120)을 덮을 수 있다. 보호층(140)은 제1 보호층(141) 및 제2 보호층(142)을 포함할 수 있다. 제1 보호층(141)은 회로층(120) 상에 배치되며, 절연층(121)의 상면 및 도전 패드(130)의 측벽 및 엣지 부분을 덮을 수 있다. 제1 보호층(141)은 실리콘 함유 절연 물질을 포함할 수 있다. 제1 보호층(141)은 예를 들어, 실리콘 산화물 및/또는 테트라에틸 오소실리케이트를 포함할 수 있다. 다만, 제1 보호층(141)은 질소를 포함하지 않을 수 있다. 제2 보호층(142)은 제1 보호층(141) 상에 배치될 수 있다. 제2 보호막은 절연 특성을 가질 수 있다. 제2 보호층(142)은 실리콘 함유막일 수 있다. 제2 보호층(142)은 제1 보호층(141)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 보호층(142)에 포함된 실리콘 함유 절연 물질은 제1 보호층(141)에 포함된 실리콘 함유 절연 물질과 다를 수 있다. 제2 보호층(142)은 실리콘 및 질소를 포함할 수 있다. 제2 보호층(142)은 예를 들어, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 및/또는 실리콘 탄화 산화질화물을 포함할 수 있다. 보호층(140)은 제1 오프닝(149)을 가지고, 제1 오프닝(149)은 도전 패드(130)의 상면을 노출시킬 수 있다. 제1 오프닝(149)은 제1 보호층(141) 및 제2 보호층(142)을 관통할 수 있다. 제1 오프닝(149)은 제1 보호층(141)의 내측벽(141c)과 제2 보호층(142)의 내측벽(142c)을 노출시킬 수 있다. 제2 보호층(142)의 내측벽(142c)은 제1 보호층(141)의 내측벽(141c)과 공면(coplanar)일 수 있다. 제1 오프닝(149)의 너비(W1)는 도전 패드(130)의 너비보다 더 작을 수 있다. 예를 들어, 제1 오프닝(149)의 너비(W1)는 5μm 이상이고 10μm 미만일 수 있다. 이 때, 제1 오프닝(149)의 너비(W1)는 제1 오프닝(149)의 바닥면에서의 너비(W1)를 의미할 수 있다. 제1 오프닝(149)의 바닥면은 도전 패드(130)의 노출된 상면에 해당할 수 있다. 예를 들어, 보호층(140)은 도전 패드(130)의 센터 부분의 상면을 노출시킬 수 있다. 도 1b와 같이 제1 오프닝(149)은 평면적 관점에서 원형의 형상을 가질 수 있다.The protective layer 140 may be provided on the first surface 110a of the semiconductor substrate 110 . The protective layer 140 may cover the circuit layer 120 . The passivation layer 140 may include a first passivation layer 141 and a second passivation layer 142 . The first passivation layer 141 may be disposed on the circuit layer 120 and may cover an upper surface of the insulating layer 121 and sidewalls and edge portions of the conductive pad 130 . The first passivation layer 141 may include a silicon-containing insulating material. The first passivation layer 141 may include, for example, silicon oxide and/or tetraethyl orthosilicate. However, the first passivation layer 141 may not contain nitrogen. The second passivation layer 142 may be disposed on the first passivation layer 141 . The second passivation layer may have an insulating property. The second passivation layer 142 may be a silicon-containing layer. The second passivation layer 142 may include a material different from that of the first passivation layer 141 . For example, the silicon-containing insulating material included in the second passivation layer 142 may be different from the silicon-containing insulating material included in the first passivation layer 141 . The second passivation layer 142 may include silicon and nitrogen. The second protective layer 142 may include, for example, silicon nitride, silicon oxynitride, silicon carbon nitride, and/or silicon carbon oxynitride. The protective layer 140 may have a first opening 149 , and the first opening 149 may expose a top surface of the conductive pad 130 . The first opening 149 may pass through the first passivation layer 141 and the second passivation layer 142 . The first opening 149 may expose the inner wall 141c of the first passivation layer 141 and the inner wall 142c of the second passivation layer 142 . The inner wall 142c of the second passivation layer 142 may be coplanar with the inner wall 141c of the first passivation layer 141 . A width W1 of the first opening 149 may be smaller than a width of the conductive pad 130 . For example, the width W1 of the first opening 149 may be 5 μm or more and less than 10 μm. In this case, the width W1 of the first opening 149 may mean the width W1 of the bottom surface of the first opening 149 . A bottom surface of the first opening 149 may correspond to an exposed top surface of the conductive pad 130 . For example, the protective layer 140 may expose a top surface of the center portion of the conductive pad 130 . As shown in FIG. 1B , the first opening 149 may have a circular shape in a plan view.

유기 절연층(150)이 보호층(140)의 상면 상에 배치될 수 있다. 예를 들어, 유기 절연층(150)은 제2 보호층(142)의 상면을 덮을 수 있다. 명세서에서, 별도의 언급이 없는 한, 보호층(140)의 상면은 제2 보호층(142)의 상면을 지시할 수 있다. 유기 절연층(150)은 제2 오프닝(159)을 가질 수 있다. 제2 오프닝(159)은 유기 절연층(150)의 서로 대향되는 상면(150a) 및 하면을 관통할 수 있다. 제2 오프닝(159)은 제1 오프닝(149)과 평면적 관점에서 오버랩될 수 있다. 제2 오프닝(159)은 제1 오프닝(149)과 연결될 수 있다. 도 1b와 같이 제2 오프닝(159)은 평면적 관점에서 원형의 형상을 가질 수 있다. 제2 오프닝(159)의 직경은 제1 오프닝(149)의 직경보다 더 클 수 있다. 제2 오프닝(159)의 너비(W2)는 제1 오프닝(149)의 너비(W1)보다 더 클 수 있다. 예를 들어, 제2 오프닝(159)의 너비(W2)는 10μm 이상이고 20μm 미만일 수 있다. 이 때, 제2 오프닝(159)의 너비(W2)는 유기 절연층(150)의 바닥면에서 측정될 수 있다. 유기 절연층(150)의 바닥면은 보호층(140)과 접촉할 수 있다. 제2 오프닝(159)은 보호층(140)의 상면 및 유기 절연층(150)의 내측벽(150c)을 노출시킬 수 있다. 유기 절연층(150)의 내측벽(150c)은 제2 보호층(142)의 내측벽(142c)과 정렬되지 않을 수 있다. 보호층(140)의 내측벽과 노출된 상면 및 유기 절연층(150)의 내측벽(150c)과 상면(150a)은 단차진 구조를 가질 수 있다. 유기 절연층(150)은 폴리머층일 수 있다. 유기 절연층(150)은 예를 들어, 폴리 이미드를 포함할 수 있다. 상기 폴리 이미드는 감광성 폴리 이미드를 포함할 수 있다.The organic insulating layer 150 may be disposed on the upper surface of the passivation layer 140 . For example, the organic insulating layer 150 may cover the upper surface of the second passivation layer 142 . In the specification, unless otherwise stated, the upper surface of the passivation layer 140 may indicate the upper surface of the second passivation layer 142 . The organic insulating layer 150 may have a second opening 159 . The second opening 159 may pass through the top surface 150a and the bottom surface of the organic insulating layer 150 that are opposed to each other. The second opening 159 may overlap the first opening 149 in plan view. The second opening 159 may be connected to the first opening 149 . As shown in FIG. 1B , the second opening 159 may have a circular shape in a plan view. A diameter of the second opening 159 may be greater than a diameter of the first opening 149 . The width W2 of the second opening 159 may be greater than the width W1 of the first opening 149 . For example, the width W2 of the second opening 159 may be 10 μm or more and less than 20 μm. In this case, the width W2 of the second opening 159 may be measured from the bottom surface of the organic insulating layer 150 . A bottom surface of the organic insulating layer 150 may contact the passivation layer 140 . The second opening 159 may expose the upper surface of the passivation layer 140 and the inner wall 150c of the organic insulating layer 150 . The inner wall 150c of the organic insulating layer 150 may not be aligned with the inner wall 142c of the second passivation layer 142 . The inner wall and the exposed upper surface of the protective layer 140 and the inner wall 150c and the upper surface 150a of the organic insulating layer 150 may have a stepped structure. The organic insulating layer 150 may be a polymer layer. The organic insulating layer 150 may include, for example, polyimide. The polyimide may include a photosensitive polyimide.

범프 구조체(160)가 도전 패드(130)의 상면 상에 배치되어, 도전 패드(130)와 접속할 수 있다. 범프 구조체(160)는 필라 패턴(161) 및 솔더 패턴(165)을 포함할 수 있다. 필라 패턴(161)은 도전 패드(130)의 상면 상에 및 제1 오프닝(149) 및 제2 오프닝(159) 내에 제공될 수 있다. 필라 패턴(161)은 제1 오프닝(149) 및 제2 오프닝(159)을 채울 수 있다. 도 1b와 같이 필라 패턴(161)은 평면적 관점에서 원형의 형상을 가질 수 있다. 필라 패턴(161)의 직경은 제2 오프닝(159)의 직경보다 더 클 수 있다. 필라 패턴(161)의 너비(W3)는 제2 오프닝(159)의 너비(W2)보다 더 클 수 있다. 예를 들어, 필라 패턴(161)의 너비(W3)는 20μm 이상이고 70μm 이하일 수 있다. 이 때, 필라 패턴(161)의 너비(W3)는 필라 패턴(161)의 상면(161a)에서의 너비를 의미할 수 있다. 다만, 유기 절연층(150)의 상면(150a) 상의 필라 패턴(161)의 측벽은 유기 절연층(150)의 상면(150a)에 대해 실질적으로 수직할 수 있다. 이에 따라, 유기 절연층(150)의 상면(150a)보다 높은 레벨에서, 필라 패턴(161)은 실질적으로 균일한 너비를 가질 수 있다. 필라 패턴(161)의 너비(W3)가 제2 오프닝(159)의 너비(W2)보다 더 크므로 필라 패턴(161)은 유기 절연층(150)의 상면(150a)을 덮을 수 있다.The bump structure 160 may be disposed on the upper surface of the conductive pad 130 to be connected to the conductive pad 130 . The bump structure 160 may include a pillar pattern 161 and a solder pattern 165 . The pillar pattern 161 may be provided on the upper surface of the conductive pad 130 and in the first opening 149 and the second opening 159 . The pillar pattern 161 may fill the first opening 149 and the second opening 159 . As shown in FIG. 1B , the pillar pattern 161 may have a circular shape in a plan view. A diameter of the pillar pattern 161 may be greater than a diameter of the second opening 159 . The width W3 of the pillar pattern 161 may be greater than the width W2 of the second opening 159 . For example, the width W3 of the pillar pattern 161 may be 20 μm or more and 70 μm or less. In this case, the width W3 of the pillar pattern 161 may mean a width on the upper surface 161a of the pillar pattern 161 . However, the sidewall of the pillar pattern 161 on the top surface 150a of the organic insulating layer 150 may be substantially perpendicular to the top surface 150a of the organic insulating layer 150 . Accordingly, at a level higher than the upper surface 150a of the organic insulating layer 150 , the pillar pattern 161 may have a substantially uniform width. Since the width W3 of the pillar pattern 161 is greater than the width W2 of the second opening 159 , the pillar pattern 161 may cover the upper surface 150a of the organic insulating layer 150 .

필라 패턴(161)의 상면(161a)은 실질적으로 편평(flat)할 수 있다. 어떤 면이 편평하다는 것은 의도적인 단차, 돌출부, 및 함몰부를 형성을 배제하는 것으로, 공정상 발생할 수 있는 오차를 포함할 수 있다. 필라 패턴(161)의 상면(161a)은 반도체 기판(110)의 제1 면(110a)과 평행할 수 있다. 필라 패턴(161)의 하면(161b)은 상면과 대향될 수 있다. 보호층(140) 및 유기 절연층(150)에 의해 필라 패턴(161)의 하면(161b)은 단차를 가질 수 있다. 예를 들어, 필라 패턴(161)의 하면(161b)은 제1 하면(161x), 제2 하면(161y), 및 제3 하면(161z)을 포함할 수 있다. 필라 패턴(161)의 제1 하면(161x)은 도전 패드(130)와 접촉할 수 있다. 필라 패턴(161)의 제2 하면(161y)은 제1 하면(161x)보다 더 높은 레벨에 배치될 수 있다. 필라 패턴(161)의 제2 하면(161y)은 보호층(140)의 상면과 접촉할 수 있다. 필라 패턴(161)의 제3 하면(161z)은 제2 하면(161y)보다 더 높은 레벨에 배치될 수 있다. 필라 패턴(161)의 제3 하면(161z)은 유기 절연층(150)의 상면(150a)과 접촉할 수 있다. 본 명세서에서 레벨은 수직적 레벨을 의미할 수 있고, 수직적은 반도체 기판(110)의 제1 면(110a)에 수직한 것을 의미할 수 있다. 두 면들 사이의 레벨 차이는 반도체 기판(110)의 제1 면(110a)과 수직한 방향에서 측정될 수 있다.The upper surface 161a of the pillar pattern 161 may be substantially flat. A flat surface excludes intentionally forming steps, protrusions, and depressions, and may include errors that may occur in the process. The upper surface 161a of the pillar pattern 161 may be parallel to the first surface 110a of the semiconductor substrate 110 . The lower surface 161b of the pillar pattern 161 may face the upper surface. The lower surface 161b of the pillar pattern 161 may have a step difference due to the protective layer 140 and the organic insulating layer 150 . For example, the lower surface 161b of the pillar pattern 161 may include a first lower surface 161x, a second lower surface 161y, and a third lower surface 161z. The first lower surface 161x of the pillar pattern 161 may contact the conductive pad 130 . The second lower surface 161y of the pillar pattern 161 may be disposed at a higher level than the first lower surface 161x. The second lower surface 161y of the pillar pattern 161 may contact the upper surface of the passivation layer 140 . The third lower surface 161z of the pillar pattern 161 may be disposed at a higher level than the second lower surface 161y. The third lower surface 161z of the pillar pattern 161 may contact the upper surface 150a of the organic insulating layer 150 . In this specification, a level may mean a vertical level, and may mean a vertical level perpendicular to the first surface 110a of the semiconductor substrate 110 . The level difference between the two surfaces may be measured in a direction perpendicular to the first surface 110a of the semiconductor substrate 110 .

제2 보호층(142)은 접착층으로 기능할 수 있다. 필라 패턴(161)이 제2 보호층(142)과 접촉하므로, 필라 패턴(161)이 절연층(121) 및 제1 보호층(141)에 안정적으로 부착될 수 있다. 예를 들어, 필라 패턴(161) 및 제2 보호층(142) 사이의 결합력은 필라 패턴(161) 및 최상부 절연층(121) 사이의 결합력보다 더 클 수 있다. 필라 패턴(161) 및 제2 보호층(142) 사이의 결합력은 필라 패턴(161) 및 제1 보호층(141) 사이의 결합력보다 더 클 수 있다.The second protective layer 142 may function as an adhesive layer. Since the pillar pattern 161 contacts the second passivation layer 142 , the pillar pattern 161 may be stably attached to the insulating layer 121 and the first passivation layer 141 . For example, the bonding force between the pillar pattern 161 and the second passivation layer 142 may be greater than the bonding force between the pillar pattern 161 and the uppermost insulating layer 121 . The bonding force between the pillar pattern 161 and the second passivation layer 142 may be greater than the bonding force between the pillar pattern 161 and the first passivation layer 141 .

유기 절연층(150)은 제2 보호층(142)보다 더 소프트할 수 있다. 유기 절연층(150)은 비교적 낮은 경도(hardness)를 가질 수 있다. 예를 들어, 유기 절연층(150)의 경도는 제2 보호층(142)의 경도보다 더 작을 수 있다. 이에 따라, 범프 구조체(160)에 가해지는 스트레스가 유기 절연층(150)에 의해 완충될 수 있다. 스트레스는 물리적 스트레스일 수 있다. 예를 들어, 상기 스트레스는 실장 공정에서 범프 구조체(160)에 가해지는 압력일 수 있다. 필라 패턴(161) 및 유기 절연층(150)의 접촉 면적은 필라 패턴(161) 및 제2 보호층(142)의 접촉 면적보다 더 클 수 있다. 이에 따라, 범프 구조체(160)에 가해지는 스트레스가 더욱 감소될 수 있다. 이에 따라, 반도체 소자(100)의 실장 공정에서 필라 패턴(161)의 손상이 방지될 수 있다. 필라 패턴(161) 및 유기 절연층(150)의 접촉 면적은 필라 패턴(161)과 유기 절연층(150)의 내측벽(150c)의 접촉 면적 및 필라 패턴(161)과 유기 절연층(150)의 상면(150a)의 접촉 면적을 포함할 수 있다. 필라 패턴(161) 및 제2 보호층(142)의 접촉 면적은 필라 패턴(161)과 제2 보호층(142)의 내측벽(142c)의 접촉 면적 및 필라 패턴(161)과 제2 보호층(142)의 상면의 접촉 면적을 포함할 수 있다. The organic insulating layer 150 may be softer than the second passivation layer 142 . The organic insulating layer 150 may have a relatively low hardness. For example, the hardness of the organic insulating layer 150 may be smaller than that of the second passivation layer 142 . Accordingly, the stress applied to the bump structure 160 may be buffered by the organic insulating layer 150 . The stress may be physical stress. For example, the stress may be a pressure applied to the bump structure 160 in a mounting process. A contact area between the pillar pattern 161 and the organic insulating layer 150 may be larger than a contact area between the pillar pattern 161 and the second passivation layer 142 . Accordingly, the stress applied to the bump structure 160 may be further reduced. Accordingly, damage to the pillar pattern 161 may be prevented in the mounting process of the semiconductor device 100 . The contact area between the pillar pattern 161 and the organic insulating layer 150 is the contact area between the pillar pattern 161 and the inner wall 150c of the organic insulating layer 150 and the pillar pattern 161 and the organic insulating layer 150 . may include a contact area of the upper surface 150a of The contact area between the pillar pattern 161 and the second passivation layer 142 is the contact area between the pillar pattern 161 and the inner wall 142c of the second passivation layer 142 and the contact area between the pillar pattern 161 and the second passivation layer. The contact area of the upper surface of 142 may be included.

필라 패턴(161)은 씨드 패턴(162) 및 도전 패턴(163)을 포함할 수 있다. 씨드 패턴(162)은 도전 패드(130)의 상면 상에 배치되고 보호층(140) 및 유기 절연층(150) 상으로 연장될 수 있다. 씨드 패턴(162)은 도전 패드(130)의 노출된 상면, 보호층(140)의 내측벽과 상면, 및 유기 절연층(150)의 내측벽(150c)과 상면(150a)을 콘포말하게 덮을 수 있다. 씨드 패턴(162)은 도전 패드(130)의 노출된 상면, 보호층(140)의 내측벽과 상면, 및 유기 절연층(150)의 내측벽(150c)과 상면(150a)과 물리적을 접촉할 수 있다. 본 명세서에서, 별도의 언급이 없는 한 보호층(140)의 내측벽은 제1 보호층(141)의 내측벽(141c) 및 제2 보호층(142)의 내측벽(142c)을 포함할 수 있다. 씨드 패턴(162)은 예를 들어, 티타늄 및 구리 중에서 적어도 하나를 포함할 수 있다. 필라 패턴(161)의 하면(161b)은 씨드 패턴(162)의 하면을 의미할 수 있다. 도전 패턴(163)은 씨드 패턴(162) 상에 형성될 수 있다. 도전 패턴(163)은 구리, 니켈, 또는 이들의 합금과 같은 금속을 포함할 수 있다. 도전 패턴(163)은 씨드 패턴(162)을 전극으로 사용한 전기 도금 공정에 의해 형성될 수 있다. 씨드 패턴(162)은 도전 패턴(163)의 상부 측벽(163c)을 노출시킬 수 있다. 이 때, 도전 패드(130)의 상부 측벽(163c)은 유기 절연층(150)의 상면(150a)보다 더 높은 레벨에 제공될 수 있다. 필라 패턴(161)의 상면(161a)은 도전 패턴(163)의 상면을 의미할 수 있다. The pillar pattern 161 may include a seed pattern 162 and a conductive pattern 163 . The seed pattern 162 may be disposed on the upper surface of the conductive pad 130 and may extend onto the passivation layer 140 and the organic insulating layer 150 . The seed pattern 162 conforms to the exposed upper surface of the conductive pad 130 , the inner wall and upper surface of the protective layer 140 , and the inner wall 150c and upper surface 150a of the organic insulating layer 150 . can The seed pattern 162 may be in physical contact with the exposed upper surface of the conductive pad 130 , the inner wall and upper surface of the protective layer 140 , and the inner wall 150c and upper surface 150a of the organic insulating layer 150 . can In this specification, unless otherwise stated, the inner wall of the protective layer 140 may include the inner wall 141c of the first protective layer 141 and the inner wall 142c of the second protective layer 142 . have. The seed pattern 162 may include, for example, at least one of titanium and copper. The lower surface 161b of the pillar pattern 161 may mean the lower surface of the seed pattern 162 . The conductive pattern 163 may be formed on the seed pattern 162 . The conductive pattern 163 may include a metal such as copper, nickel, or an alloy thereof. The conductive pattern 163 may be formed by an electroplating process using the seed pattern 162 as an electrode. The seed pattern 162 may expose the upper sidewall 163c of the conductive pattern 163 . In this case, the upper sidewall 163c of the conductive pad 130 may be provided at a higher level than the upper surface 150a of the organic insulating layer 150 . The upper surface 161a of the pillar pattern 161 may refer to the upper surface of the conductive pattern 163 .

솔더 패턴(165)은 필라 패턴(161)의 상면(161a) 상에 배치되어, 필라 패턴(161)과 전기적으로 연결될 수 있다. 솔더 패턴(165)은 필라 패턴(161)과 다른 물질을 포함할 수 있다. 예를 들어, 솔더 패턴(165)은 주석(Sn), 은(Ag), 아연(Zn), 납(Pb), 및/또는 이들의 합금을 포함할 수 있다. The solder pattern 165 may be disposed on the upper surface 161a of the pillar pattern 161 to be electrically connected to the pillar pattern 161 . The solder pattern 165 may include a material different from that of the pillar pattern 161 . For example, the solder pattern 165 may include tin (Sn), silver (Ag), zinc (Zn), lead (Pb), and/or an alloy thereof.

도 1c, 도 2a 내지 도 2d, 및 도 4b를 제외한 도면들의 필라 패턴(161)의 도시에 있어서, 간소화를 위해 씨드 패턴(162) 및 도전 패턴(163)을 구분하여 도시하지 않는다. 그러나, 본 발명이 필라 패턴(161)이 씨드 패턴(162) 및 도전 패턴(163)을 포함하는 점을 배제하는 것은 아니다. 또한, 도 1c, 도 2a 내지 도 2d, 및 도 4b를 제외한 도면에 있어서, 편의를 위해 절연층(121), 집적 회로들(125), 및 배선 구조체(127)를 생략하였으나, 본 발명이 절연층(121), 집적 회로들(125), 및 배선 구조체(127)를 배제하는 것은 아니다. In the drawings of the pillar patterns 161 except for FIGS. 1C, 2A to 2D, and 4B, the seed pattern 162 and the conductive pattern 163 are not separately illustrated for simplicity. However, the present invention does not exclude that the pillar pattern 161 includes the seed pattern 162 and the conductive pattern 163 . In addition, in the drawings except for FIGS. 1C, 2A to 2D, and 4B, the insulating layer 121, the integrated circuits 125, and the wiring structure 127 are omitted for convenience, but the present invention provides insulation The layer 121 , the integrated circuits 125 , and the interconnection structure 127 are not excluded.

도 2a는 실시예들에 따른 반도체 소자의 범프 구조체를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 1a 및 도 1b를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 2A is a view for explaining a bump structure of a semiconductor device according to embodiments, and corresponds to an enlarged view of region I of FIG. 1A and a cross-section taken along line II-III of FIG. 1B. Hereinafter, reference is made to FIGS. 1A and 1B together, and content overlapping with those described above will be omitted.

도 2a를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 씨드 패턴(162), 도전 패턴(163), 및 솔더 패턴(165)을 포함할 수 있다. 씨드 패턴(162), 도전 패턴(163), 및 솔더 패턴(165)은 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 도전 패턴(163)은 제1 도전부(1631), 제2 도전부(1632), 및 제3 도전부(1633)를 포함할 수 있다. 제1 도전부(1631)는 도전 패턴(163)의 하부에 해당할 수 있다. 제1 도전부(1631)는 씨드 패턴(162)을 덮을 수 있다. 제1 도전부(1631)는 제1 오프닝(149) 및 제2 오프닝(159) 내에 제공되고, 유기 절연층(150)의 상면(150a) 상에 배치될 수 있다. 제1 도전부(1631)의 상면은 유기 절연층(150)의 상면(150a)보다 더 높은 레벨에 배치될 수 있다. 제1 도전부(1631)의 상면은 실질적으로 편평(flat)할 수 있다. 제1 도전부(1631)는 제1 금속을 포함할 수 있다. 제1 금속은 예를 들어 구리일 수 있다. Referring to FIG. 2A , the semiconductor device includes a semiconductor substrate 110 , a circuit layer 120 , a conductive pad 130 , a protective layer 140 , an organic insulating layer 150 , a seed pattern 162 , and a conductive pattern 163 . ), and a solder pattern 165 . The seed pattern 162 , the conductive pattern 163 , and the solder pattern 165 may be substantially the same as described above with reference to FIGS. 1A to 1C . However, the conductive pattern 163 may include a first conductive part 1631 , a second conductive part 1632 , and a third conductive part 1633 . The first conductive portion 1631 may correspond to a lower portion of the conductive pattern 163 . The first conductive part 1631 may cover the seed pattern 162 . The first conductive part 1631 may be provided in the first opening 149 and the second opening 159 , and may be disposed on the top surface 150a of the organic insulating layer 150 . The upper surface of the first conductive part 1631 may be disposed at a higher level than the upper surface 150a of the organic insulating layer 150 . A top surface of the first conductive part 1631 may be substantially flat. The first conductive part 1631 may include a first metal. The first metal may be, for example, copper.

제2 도전부(1632)가 제1 도전부(1631) 상에 배치될 수 있다. 제2 도전부(1632)는 씨드 패턴(162)과 이격될 수 있다. 제2 도전부(1632)는 제1 금속과 다른 제2 금속을 포함할 수 있다. 제2 금속은 예를 들어, 니켈일 수 있다. 제2 도전부(1632)의 상면은 실질적으로 편평(flat)할 수 있다.The second conductive part 1632 may be disposed on the first conductive part 1631 . The second conductive part 1632 may be spaced apart from the seed pattern 162 . The second conductive part 1632 may include a second metal different from the first metal. The second metal may be, for example, nickel. A top surface of the second conductive part 1632 may be substantially flat.

제3 도전부(1633)가 제2 도전부(1632) 상에 배치될 수 있다. 제2 도전부(1632)는 제1 도전부(1631) 및 제3 도전부(1633) 사이에 개재될 수 있다. 제3 도전부(1633)는 제1 금속을 포함할 수 있다. 즉, 제3 도전부(1633)는 제1 도전부(1631)와 동일한 금속을 포함할 수 있다. 실시예들에 따르면, 도전 패턴(163)이 제1 내지 제3 도전부들(1631, 1632, 1633)을 포함하여, 도전 패턴(163)의 특성이 조절될 수 있다. A third conductive part 1633 may be disposed on the second conductive part 1632 . The second conductive part 1632 may be interposed between the first conductive part 1631 and the third conductive part 1633 . The third conductive part 1633 may include a first metal. That is, the third conductive part 1633 may include the same metal as the first conductive part 1631 . In some embodiments, the conductive pattern 163 may include the first to third conductive portions 1631 , 1632 , and 1633 , so that characteristics of the conductive pattern 163 may be adjusted.

도 2b는 실시예들에 따른 반도체 소자의 범프 구조체를 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 1a 및 도 1b를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다. FIG. 2B is a view for explaining a bump structure of a semiconductor device according to embodiments, and corresponds to an enlarged view of region I of FIG. 1A and a cross-section taken along line II-III of FIG. 1B. Hereinafter, reference is made to FIGS. 1A and 1B together, and content overlapping with those described above will be omitted.

도 2b를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 씨드 패턴(162), 도전 패턴(163), 및 솔더 패턴(165)을 포함할 수 있다. 씨드 패턴(162), 도전 패턴(163), 및 솔더 패턴(165)은 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 씨드 패턴(162)은 도전 패턴(163)의 상부 측벽(163c) 상으로 연장되어, 도전 패턴(163)의 상부 측벽(163c)을 덮을 수 있다. 씨드 패턴(162)의 최상부면은 도전 패턴(163)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 다른 예로, 도전 패턴(163)은 도 2a에서 설명한 바와 같은 제1 내지 제3 도전부들(1631, 1632, 1633)을 포함할 수 있다. Referring to FIG. 2B , the semiconductor device includes a semiconductor substrate 110 , a circuit layer 120 , a conductive pad 130 , a protective layer 140 , an organic insulating layer 150 , a seed pattern 162 , and a conductive pattern 163 . ), and a solder pattern 165 . The seed pattern 162 , the conductive pattern 163 , and the solder pattern 165 may be substantially the same as described above with reference to FIGS. 1A to 1C . However, the seed pattern 162 may extend on the upper sidewall 163c of the conductive pattern 163 to cover the upper sidewall 163c of the conductive pattern 163 . The top surface of the seed pattern 162 may be disposed at substantially the same level as the top surface of the conductive pattern 163 . As another example, the conductive pattern 163 may include the first to third conductive portions 1631 , 1632 , and 1633 as described with reference to FIG. 2A .

도 2a 및 도 2b의 실시들에 있어서, 반도체 기판(110), 회로층(120), 절연층(121), 및 유기 절연층(150)은 앞서 도 1a 내지 도 1c에서 설명한 바와 실질적으로 동일할 수 있다. In the embodiments of FIGS. 2A and 2B , the semiconductor substrate 110 , the circuit layer 120 , the insulating layer 121 , and the organic insulating layer 150 may be substantially the same as described above with reference to FIGS. 1A to 1C . can

도 2c는 실시예들에 따른 반도체 소자의 보호층을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 1a 및 도 1b를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다.FIG. 2C is a view for explaining a protective layer of a semiconductor device according to embodiments, and corresponds to an enlarged view of region I of FIG. 1A and a cross-section taken along line II-III of FIG. 1B. Hereinafter, reference is made to FIGS. 1A and 1B together, and content overlapping with those described above will be omitted.

도 2c를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 및 범프 구조체(160)를 포함할 수 있다. 보호층(140)은 단일층으로 형성될 수 있다. 예를 들어, 보호층(140)은 제2 보호층(142)을 포함하되, 도 1c에서 설명한 제1 보호층(141)을 포함하지 않을 수 있다. 제2 보호층(142)은 회로층(120)의 상면 및 유기 절연층(150)의 하면과 물리적으로 접촉할 수 있다. 제2 보호층(142)은 도전 패드(130)와 접촉할 수 있다. 예를 들어, 제2 보호층(142)은 도전 패드(130)의 측벽 및 엣지 부분의 상면과 물리적으로 접촉할 수 있다. 도전 패드(130)는 제2 보호층(142) 내에 배치될 수 있다. 제2 보호층(142)은 앞서 설명한 바와 같은 실리콘 함유막일 수 있다. 제2 보호층(142)은 실리콘 및 질소를 포함할 수 있다. 제2 보호층(142)은 예를 들어, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화질화물, 및/또는 실리콘 탄화 산화질화물을 포함할 수 있다. 실시예들에 따르면, 필라 패턴(161) 및 제2 보호층(142) 사이의 접촉 면적이 증가되어, 필라 패턴(161)이 절연층(121)에 보다 안정적으로 부착될 수 있다.Referring to FIG. 2C , the semiconductor device may include a semiconductor substrate 110 , a circuit layer 120 , a conductive pad 130 , a protective layer 140 , an organic insulating layer 150 , and a bump structure 160 . have. The protective layer 140 may be formed as a single layer. For example, the passivation layer 140 may include the second passivation layer 142 but may not include the first passivation layer 141 described with reference to FIG. 1C . The second passivation layer 142 may be in physical contact with the upper surface of the circuit layer 120 and the lower surface of the organic insulating layer 150 . The second passivation layer 142 may contact the conductive pad 130 . For example, the second passivation layer 142 may be in physical contact with a sidewall of the conductive pad 130 and an upper surface of an edge portion. The conductive pad 130 may be disposed in the second passivation layer 142 . The second passivation layer 142 may be a silicon-containing layer as described above. The second passivation layer 142 may include silicon and nitrogen. The second passivation layer 142 may include, for example, silicon nitride, silicon oxynitride, silicon carbon nitride, and/or silicon carbon oxynitride. In some embodiments, the contact area between the pillar pattern 161 and the second passivation layer 142 is increased, so that the pillar pattern 161 may be more stably attached to the insulating layer 121 .

도 2d는 실시예들에 따른 반도체 소자의 보호층을 설명하기 위한 도면으로, 도 1a의 Ⅰ영역을 확대 도시한 도면 및 도 1b의 Ⅱ-Ⅲ선을 따라 자른 단면에 대응된다. 이하, 도 1a 및 도 1b를 함께 참조하며, 앞서 설명한 바와 중복되는 내용은 생략한다.FIG. 2D is a view for explaining a protective layer of a semiconductor device according to embodiments, and corresponds to an enlarged view of region I of FIG. 1A and a cross-section taken along line II-III of FIG. 1B. Hereinafter, reference is made to FIGS. 1A and 1B together, and content overlapping with those described above will be omitted.

도 2d를 참조하면, 반도체 소자는 반도체 기판(110), 회로층(120), 도전 패드(130), 제1 보호층(141), 제2 보호층(142), 유기 절연층(150), 및 범프 구조체(160)를 포함할 수 있다. 제1 및 제2 보호층들(141, 142)은 앞서 도 1a 내지 도 1c에서 설명한 바와 유사할 수 있다. 다만, 제2 보호층(142)은 제1 보호층(141)의 상면 상에 제공되고, 제1 보호층(141)의 내측벽(141c)을 덮을 수 있다. 제2 보호층(142)은 도전 패드(130)의 상면의 일부와 접촉할 수 있다. 제1 오프닝(149)은 제2 보호층(142)의 내측벽(142c)을 노출시키되, 제1 보호층(141)을 노출시키지 않을 수 있다. Referring to FIG. 2D , the semiconductor device includes a semiconductor substrate 110 , a circuit layer 120 , a conductive pad 130 , a first protective layer 141 , a second protective layer 142 , an organic insulating layer 150 , and a bump structure 160 . The first and second passivation layers 141 and 142 may be similar to those described above with reference to FIGS. 1A to 1C . However, the second passivation layer 142 may be provided on the upper surface of the first passivation layer 141 and cover the inner wall 141c of the first passivation layer 141 . The second passivation layer 142 may contact a portion of the upper surface of the conductive pad 130 . The first opening 149 may expose the inner wall 142c of the second passivation layer 142 , but may not expose the first passivation layer 141 .

필라 패턴(161)은 제1 오프닝(149) 및 제2 오프닝(159) 내에 제공되어, 제1 보호층(141)의 내측벽(141c)과 상면 및 유기 절연층(150)의 내측벽 및 상면과 접촉할 수 있다. 제2 보호층(142)이 제1 보호층(141)의 내측벽(141c) 상으로 연장되므로, 필라 패턴(161) 및 제2 보호층(142)의 접촉 면적이 증가될 수 있다. 이에 따라, 필라 패턴(161)이 제2 보호층(142)에 의해 제1 보호층(141)에 더 안정적으로 고정될 수 있다. 필라 패턴(161)은 제1 보호층(141)의 내측벽(141c)과 이격될 수 있다.The pillar pattern 161 is provided in the first opening 149 and the second opening 159 , and the inner wall 141c and upper surface of the first passivation layer 141 and the inner wall and upper surface of the organic insulating layer 150 . can come into contact with Since the second passivation layer 142 extends on the inner wall 141c of the first passivation layer 141 , a contact area between the pillar pattern 161 and the second passivation layer 142 may be increased. Accordingly, the pillar pattern 161 may be more stably fixed to the first passivation layer 141 by the second passivation layer 142 . The pillar pattern 161 may be spaced apart from the inner wall 141c of the first passivation layer 141 .

도 2c 및 도 2d에 있어서, 반도체 기판(110), 회로층(120), 유기 절연층(150), 및 범프 구조체(160)는 앞서 도 1a 내지 도 1c의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 범프 구조체(160)는 도 2a의 예 또는 도 2b의 예에서 설명한 바와 동일할 수 있다. In FIGS. 2C and 2D , the semiconductor substrate 110 , the circuit layer 120 , the organic insulating layer 150 , and the bump structure 160 may be substantially the same as described in the example of FIGS. 1A to 1C . have. As another example, the bump structure 160 may be the same as described in the example of FIG. 2A or the example of FIG. 2B .

이하, 본 발명의 개념에 따른 반도체 소자를 포함하는 반도체 패키지에 대해여 설명한다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.Hereinafter, a semiconductor package including a semiconductor device according to the concept of the present invention will be described. Hereinafter, content overlapping with the above description will be omitted.

도 3은 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 3 is a cross-sectional view illustrating a semiconductor package according to example embodiments.

도 3을 참조하면, 반도체 패키지(1)는 패키지 기판(900), 반도체 소자(100), 및 몰딩막(200)을 포함할 수 있다. 패키지 기판(900)은 대향하는 상면 및 하면을 가질 수 있다. 패키지 기판(900)은 절연 베이스층(910), 기판 패드(920), 및 내부 배선(930)을 포함할 수 있다. 절연 베이스층(910)은 단일층 또는 복수의 층들을 포함할 수 있다. 기판 패드(920)는 패키지 기판(900)의 상면 상에 노출될 수 있다. 내부 배선(930)은 절연 베이스층(910) 내에 배치되고, 기판 패드(920)와 접속할 수 있다. 절연 베이스층(910) 내의 실선은 내부 배선(930)을 모식적으로 도시한 것이다. 본 명세서에서 패키지 기판(900)과 전기적으로 연결된다는 것은 내부 배선(930)과 전기적으로 연결되는 것을 의미할 수 있다. 기판 패드(920) 및 내부 배선(930)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 일 예로, 패키지 기판(900)은 회로 패턴을 갖는 인쇄 회로 기판(PCB)일 수 있다. 다른 예로, 재배선층이 패키지 기판(900)으로 사용될 수 있다. 재배선 기판이 패키지 기판(900)으로 사용되는 경우, 절연 베이스층(910)은 감광성 폴리머를 포함할 수 있다. 재배선 기판이 패키지 기판(900)으로 사용되는 경우, 내부 배선(930)은 씨드층 및 상기 씨드층 상의 금속층을 포함할 수 있다.Referring to FIG. 3 , the semiconductor package 1 may include a package substrate 900 , a semiconductor device 100 , and a molding layer 200 . The package substrate 900 may have opposing upper and lower surfaces. The package substrate 900 may include an insulating base layer 910 , a substrate pad 920 , and an internal wiring 930 . The insulating base layer 910 may include a single layer or a plurality of layers. The substrate pad 920 may be exposed on the top surface of the package substrate 900 . The internal wiring 930 may be disposed in the insulating base layer 910 and may be connected to the substrate pad 920 . The solid line in the insulating base layer 910 schematically shows the internal wiring 930 . In this specification, being electrically connected to the package substrate 900 may mean being electrically connected to the internal wiring 930 . The substrate pad 920 and the internal wiring 930 may include a metal such as copper, aluminum, tungsten, and/or titanium. For example, the package substrate 900 may be a printed circuit board (PCB) having a circuit pattern. As another example, the redistribution layer may be used as the package substrate 900 . When the redistribution substrate is used as the package substrate 900 , the insulating base layer 910 may include a photosensitive polymer. When the redistribution substrate is used as the package substrate 900 , the internal wiring 930 may include a seed layer and a metal layer on the seed layer.

외부 단자(950)는 패키지 기판(900)의 하면 상에 제공되고, 내부 배선(930)과 접속할 수 있다. 외부의 전기적 신호들은 외부 단자(950)를 통해 내부 배선(930)으로 전달될 수 있다. 외부 단자(950)는 솔더볼을 포함할 수 있다. 외부 단자(950)는 솔더 물질과 같은 금속을 포함할 수 있다. The external terminal 950 may be provided on the lower surface of the package substrate 900 and may be connected to the internal wiring 930 . External electrical signals may be transmitted to the internal wiring 930 through the external terminal 950 . The external terminal 950 may include a solder ball. The external terminal 950 may include a metal such as a solder material.

반도체 소자(100)가 패키지 기판(900) 상에 실장될 수 있다. 반도체 소자(100)의 범프 구조체(160)가 패키지 기판(900)을 향하도록, 반도체 소자(100)가 패키지 기판(900) 상에 배치될 수 있다. 범프 구조체(160)는 기판 패드(920)와 정렬될 수 있다. 범프 구조체(160)는 기판 패드(920)와 접촉할 수 있다. 반도체 소자(100)를 실장하는 것은 범프 구조체(160)의 본딩 공정을 수행하는 것을 포함할 수 있다. 본딩 공정은 솔더링 공정일 수 있다. 예를 들어, 솔더링 공정은 범프 구조체(160)를 열처리하는 것을 포함할 수 있다. 상기 열처리는 솔더 패턴(165)의 녹는 점 이상의 온도에서 수행될 시 있다. 이 때, 범프 구조체(160)에 압력과 같은 외력이 더 가해질 수 있다. 필라 패턴(161)이 유기 절연층(150)과 접촉하므로, 본딩 공정에서 필라 패턴(161)에 가해지는 스트레스가 유기 절연층(150)에 의해 완충될 수 있다. 이에 따라, 솔더링 공정 동안, 필라 패턴(161)의 손상이 방지될 수 있다. 상기 본딩 공정에 의해 솔더 패턴(165)이 기판 패드(920)에 본딩되므로, 반도체 소자(100)의 집적 회로들이 범프 구조체(160)를 통해 패키지 기판(900)과 전기적으로 연결될 수 있다. The semiconductor device 100 may be mounted on the package substrate 900 . The semiconductor device 100 may be disposed on the package substrate 900 such that the bump structure 160 of the semiconductor device 100 faces the package substrate 900 . The bump structure 160 may be aligned with the substrate pad 920 . The bump structure 160 may contact the substrate pad 920 . Mounting the semiconductor device 100 may include performing a bonding process of the bump structure 160 . The bonding process may be a soldering process. For example, the soldering process may include heat-treating the bump structure 160 . The heat treatment may be performed at a temperature higher than the melting point of the solder pattern 165 . At this time, an external force such as pressure may be further applied to the bump structure 160 . Since the pillar pattern 161 is in contact with the organic insulating layer 150 , the stress applied to the pillar pattern 161 in the bonding process may be buffered by the organic insulating layer 150 . Accordingly, damage to the pillar pattern 161 may be prevented during the soldering process. Since the solder pattern 165 is bonded to the substrate pad 920 by the bonding process, the integrated circuits of the semiconductor device 100 may be electrically connected to the package substrate 900 through the bump structure 160 .

몰딩막(200)이 패키지 기판(900)의 상면 상에 제공될 수 있다. 몰딩막(200)은 반도체 소자(100)의 상면 및 측벽을 덮을 수 있다. 도시된 바와 달리, 몰딩막(200)은 반도체 소자(100)의 측벽을 덮되, 상면을 노출시킬 수 있다. 몰딩막(200)은 패키지 기판(900) 및 반도체 소자(100) 사이의 갭 영역으로 연장되어, 범프 구조체(160)를 밀봉할 수 있다. 다른 예로, 언더필막(미도시)이 패키지 기판(900) 및 반도체 소자(100) 사이의 갭 영역에 더 제공될 수 있다. 몰딩막(200)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.The molding film 200 may be provided on the top surface of the package substrate 900 . The molding layer 200 may cover the top surface and sidewalls of the semiconductor device 100 . Unlike the drawing, the molding layer 200 may cover the sidewall of the semiconductor device 100 and expose the top surface. The molding layer 200 may extend to a gap region between the package substrate 900 and the semiconductor device 100 to seal the bump structure 160 . As another example, an underfill layer (not shown) may be further provided in a gap region between the package substrate 900 and the semiconductor device 100 . The molding layer 200 may include an insulating polymer such as an epoxy-based molding compound.

도 4a는 실시예들에 따른 반도체 패키지를 도시한 단면도이다. 도 4b는 도 4a의 Ⅳ영역을 확대 도시하였다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 4A is a cross-sectional view illustrating a semiconductor package according to example embodiments. FIG. 4B is an enlarged view of area IV of FIG. 4A . Hereinafter, content overlapping with the above description will be omitted.

도 4a 및 도 4b를 참조하면, 반도체 패키지(1A)는 패키지 기판(900), 인터포저 기판(800), 및 칩 스택(1000)을 포함할 수 있다. 패키지 기판(900)은 도 3에서 설명한 바와 실질적으로 동일할 수 있다. 복수의 외부 단자들(950)이 패키지 기판(900)의 하면 상에 제공될 수 있다. 4A and 4B , the semiconductor package 1A may include a package substrate 900 , an interposer substrate 800 , and a chip stack 1000 . The package substrate 900 may be substantially the same as described with reference to FIG. 3 . A plurality of external terminals 950 may be provided on the lower surface of the package substrate 900 .

인터포저 기판(800)이 패키지 기판(900) 상에 배치될 수 있다. 인터포저 기판(800)은 금속 패드(820) 및 금속 배선(830)을 포함할 수 있다. 금속 패드(820)는 인터포저 기판(800)의 상면 상에 노출될 수 있다. 금속 배선(830)은 인터포저 기판(800) 내에 제공되며, 금속 패드(820)와 접속할 수 있다. 본 명세서에서 인터포저 기판(800)과 전기적으로 연결된다는 것은 금속 배선(830)과 전기적으로 연결되는 것을 의미할 수 있다. 금속 패드(820) 및 금속 배선(830)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 인터포저 범프(850)가 패키지 기판(900) 및 인터포저 기판(800) 사이에 개재되어, 패키지 기판(900) 및 인터포저 기판(800)과 접속할 수 있다. 예를 들어, 인터포저 범프(850)는 기판 패드(920) 및 금속 배선(830)과 접속할 수 있다. 인터포저 범프(850)는 솔더볼을 포함할 수 있다. 인터포저 범프(850)는 솔더 물질과 같은 금속을 포함할 수 있다.The interposer substrate 800 may be disposed on the package substrate 900 . The interposer substrate 800 may include a metal pad 820 and a metal wire 830 . The metal pad 820 may be exposed on the top surface of the interposer substrate 800 . The metal wiring 830 is provided in the interposer substrate 800 and may be connected to the metal pad 820 . In this specification, being electrically connected to the interposer substrate 800 may mean electrically connected to the metal wiring 830 . The metal pad 820 and the metal wiring 830 may include a metal such as copper, aluminum, tungsten, and/or titanium. The interposer bump 850 may be interposed between the package substrate 900 and the interposer substrate 800 to be connected to the package substrate 900 and the interposer substrate 800 . For example, the interposer bump 850 may be connected to the substrate pad 920 and the metal wire 830 . The interposer bump 850 may include a solder ball. The interposer bump 850 may include a metal, such as a solder material.

칩 스택(1000)이 인터포저 기판(800)의 상면 상에 실장될 수 있다. 칩 스택(1000)은 제1 반도체칩(300) 및 복수의 반도체 소자들(100)을 포함할 수 있다. 제1 반도체칩(300)은 인터포저 기판(800)의 상면 상에 실장될 수 있다. 제1 반도체칩(300)은 로직칩, 버퍼칩, 및 시스템 온 칩 중에서 어느 하나일 수 있다. 예를 들어, 제1 반도체칩(300)의 집적 회로들(미도시)은 로직 회로들을 포함하고, 제1 반도체칩(300)은 로직 칩으로 기능할 수 있다. 제1 반도체칩(300)은 베이스 기판(310), 회로 패턴(330), 도전 관통 전극(380), 및 상부 도전 패드(370)를 포함할 수 있다. 베이스 기판(310)은 반도체 기판일 수 있다. 회로 패턴(330) 내에 집적 회로들이 제공될 수 있다. 상부 도전 패드(370)는 제1 반도체칩(300)의 상면 상에 배치될 수 있다. 도전 관통 전극(380)은 베이스 기판(310) 내에 제공되며, 상부 도전 패드(370)와 접속할 수 있다. 제1 본딩 범프(350)가 패키지 기판(900) 및 제1 반도체칩(300) 사이에 개재되어, 패키지 기판(900) 및 제1 반도체칩(300)과 전기적으로 연결될 수 있다. 본 명세서에서, 반도체칩과 전기적으로 연결은 반도체칩의 집적 회로들과 전기적 연결을 의미할 수 있다. 예를 들어, 제1 본딩 범프(350)는 제1 반도체칩(300)의 집적 회로들과 전기적으로 연결될 수 있다. 제1 본딩 범프(350)는 솔더볼 및 필라 중에서 적어도 하나를 포함할 수 있다. 제1 본딩 범프(350)는 솔더 물질과 같은 금속을 포함할 수 있다. 제1 본딩 범프(350)는 복수 개로 제공되고, 적어도 하나의 제1 본딩 범프(350)는 도전 관통 전극(380)과 전기적으로 연결될 수 있다. The chip stack 1000 may be mounted on the upper surface of the interposer substrate 800 . The chip stack 1000 may include a first semiconductor chip 300 and a plurality of semiconductor devices 100 . The first semiconductor chip 300 may be mounted on the upper surface of the interposer substrate 800 . The first semiconductor chip 300 may be any one of a logic chip, a buffer chip, and a system-on-chip. For example, integrated circuits (not shown) of the first semiconductor chip 300 may include logic circuits, and the first semiconductor chip 300 may function as a logic chip. The first semiconductor chip 300 may include a base substrate 310 , a circuit pattern 330 , a conductive through electrode 380 , and an upper conductive pad 370 . The base substrate 310 may be a semiconductor substrate. Integrated circuits may be provided in the circuit pattern 330 . The upper conductive pad 370 may be disposed on the upper surface of the first semiconductor chip 300 . The conductive through electrode 380 is provided in the base substrate 310 and may be connected to the upper conductive pad 370 . The first bonding bump 350 may be interposed between the package substrate 900 and the first semiconductor chip 300 to be electrically connected to the package substrate 900 and the first semiconductor chip 300 . In this specification, the electrical connection with the semiconductor chip may mean electrical connection with the integrated circuits of the semiconductor chip. For example, the first bonding bump 350 may be electrically connected to the integrated circuits of the first semiconductor chip 300 . The first bonding bump 350 may include at least one of a solder ball and a pillar. The first bonding bump 350 may include a metal such as a solder material. A plurality of first bonding bumps 350 may be provided, and at least one first bonding bump 350 may be electrically connected to the conductive through electrode 380 .

반도체 소자들(100)은 제1 반도체칩(300) 상에 적층될 수 있다. 반도체 소자들(100)은 제1 반도체칩(300)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 반도체 소자들(100)은 메모리칩들일 수 있다. 상기 메모리칩들은 고대역 메모리(High Bandwidth Memory, HBM) 칩을 포함할 수 있다. 반도체 소자(100) 각각은 반도체 기판(110), 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 및 범프 구조체(160)를 포함할 수 있다. 반도체 기판(110), 회로층(120), 도전 패드(130), 보호층(140), 유기 절연층(150), 및 범프 구조체(160)는 도 1a 내지 도 1c의 예에서 설명한 바와 실질적으로 동일할 수 있다. 다른 예로, 범프 구조체(160)는 도 2a의 예 또는 도 2b의 예에서 설명한 바와 실질적으로 동일할 수 있다. 또 다른 예로, 보호층(140)은 도 2c의 예 또는 도 2d의 예에서 설명한 바와 실질적으로 동일할 수 있다. The semiconductor devices 100 may be stacked on the first semiconductor chip 300 . The semiconductor devices 100 may be different types of semiconductor chips from the first semiconductor chip 300 . For example, the semiconductor devices 100 may be memory chips. The memory chips may include a high bandwidth memory (HBM) chip. Each of the semiconductor devices 100 may include a semiconductor substrate 110 , a circuit layer 120 , a conductive pad 130 , a protective layer 140 , an organic insulating layer 150 , and a bump structure 160 . The semiconductor substrate 110 , the circuit layer 120 , the conductive pad 130 , the protective layer 140 , the organic insulating layer 150 , and the bump structure 160 are substantially as described in the examples of FIGS. 1A to 1C . may be the same. As another example, the bump structure 160 may be substantially the same as described in the example of FIG. 2A or the example of FIG. 2B . As another example, the protective layer 140 may be substantially the same as described in the example of FIG. 2C or the example of FIG. 2D .

반도체 소자들(100) 각각은 관통 전극(180) 및 상부 패드(170)를 더 포함할 수 있다. 상부 패드(170)는 각 반도체 소자(100)의 상면 상에 배치될 수 있다. 관통 전극(180)은 반도체 기판(110) 내에 배치될 수 있다. 관통 전극(180)의 상단은 상부 패드(170)와 접속할 수 있다. 관통 전극(180)의 하단은 도 4b와 같이 배선 구조체(127)를 통해 집적 회로들(125) 및 도전 패드(130) 중 적어도 하나와 접속할 수 있다. 이에 따라, 상부 패드(170)가 관통 전극(180)을 통해 집적 회로들(125) 및 도전 패드(130) 중 적어도 하나와 접속할 수 있다. 다만, 최상부 반도체 소자(100)는 관통 전극(180) 및 상부 패드(170)를 포함하지 않을 수 있다. Each of the semiconductor devices 100 may further include a through electrode 180 and an upper pad 170 . The upper pad 170 may be disposed on the upper surface of each semiconductor device 100 . The through electrode 180 may be disposed in the semiconductor substrate 110 . An upper end of the through electrode 180 may be connected to the upper pad 170 . A lower end of the through electrode 180 may be connected to at least one of the integrated circuits 125 and the conductive pad 130 through the wiring structure 127 as shown in FIG. 4B . Accordingly, the upper pad 170 may be connected to at least one of the integrated circuits 125 and the conductive pad 130 through the through electrode 180 . However, the uppermost semiconductor device 100 may not include the through electrode 180 and the upper pad 170 .

반도체 소자들(100)은 서로 이웃한 하부 반도체 소자(100) 및 상부 반도체 소자(100) 포함할 수 있다. 여기에서, 상부 반도체 소자(100)는 하부 반도체 소자(100)의 상면 상에 배치될 수 있다. 상부 반도체 소자(100)의 범프 구조체(160)는 하부 반도체 소자(100)의 상부 패드(170)와 접속할 수 있다. 이에 따라, 복수의 반도체 소자들(100)이 서로 전기적으로 연결될 수 있다. 최하부 반도체 소자(100)의 범프 구조체(160)는 제1 반도체칩(300)의 상부 도전 패드(370)와 접속할 수 있다. 이에 따라, 반도체 소자들(100)이 패키지 기판(900)과 전기적으로 연결될 수 있다. The semiconductor devices 100 may include a lower semiconductor device 100 and an upper semiconductor device 100 adjacent to each other. Here, the upper semiconductor device 100 may be disposed on the upper surface of the lower semiconductor device 100 . The bump structure 160 of the upper semiconductor device 100 may be connected to the upper pad 170 of the lower semiconductor device 100 . Accordingly, the plurality of semiconductor devices 100 may be electrically connected to each other. The bump structure 160 of the lowermost semiconductor device 100 may be connected to the upper conductive pad 370 of the first semiconductor chip 300 . Accordingly, the semiconductor devices 100 may be electrically connected to the package substrate 900 .

도 4a와 같이, 반도체 소자들(100) 각각은 복수의 범프 구조체들(160)을 포함하고, 상기 복수의 범프 구조체들(160)의 피치(P1)는 미세할 수 있다. 예를 들어, 복수의 범프 구조체들(160)의 피치(P1)는 복수의 인터포저 범프들(850)의 피치(P2) 및 외부 단자들(950)의 피치(P3)보다 작을 수 있다. 어떤 구성 요소들의 피치는 상기 구성 요소들이 반복하여 배치되는 주기일 수 있다. As shown in FIG. 4A , each of the semiconductor devices 100 includes a plurality of bump structures 160 , and the pitch P1 of the plurality of bump structures 160 may be fine. For example, the pitch P1 of the plurality of bump structures 160 may be smaller than the pitch P2 of the plurality of interposer bumps 850 and the pitch P3 of the external terminals 950 . The pitch of certain components may be a period in which the components are repeatedly arranged.

반도체 패키지(1A)는 제2 반도체칩(400)을 더 포함할 수 있다. 제2 반도체칩(400)이 인터포저 기판(800)의 상면 상에 실장될 수 있다. 제2 반도체칩(400)은 제1 반도체칩(300)과 옆으로 이격 배치될 수 있다. 제2 반도체칩(400)은 제1 반도체칩(300) 및 반도체 소자들(100)과 다른 종류의 반도체칩일 수 있다. 제2 반도체칩(400)은 중앙처리장치(CPU, Central Processing Unit) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다. 제2 본딩 범프(450)가 제2 반도체칩(400)의 칩 패드(430) 및 대응되는 금속 패드(820) 사이에 제공될 수 있다. 제2 본딩 범프(450)는 솔더볼 및 필라 중에서 적어도 하나를 포함할 수 있다. 제2 본딩 범프(450)는 솔더 물질과 같은 금속을 포함할 수 있다. 제2 본딩 범프(450)는 복수 개로 제공될 수 있다. 복수의 제2 본딩 범프들의 피치는 외부 단자들(950)의 피치(P3)보다 작을 수 있다. 제2 반도체칩(400)은 제2 본딩 범프들(450) 및 인터포저 기판(800)의 금속 배선(830)을 통해 제1 반도체칩(300) 또는 반도체 소자들(100)과 전기적으로 연결될 수 있다.The semiconductor package 1A may further include a second semiconductor chip 400 . The second semiconductor chip 400 may be mounted on the upper surface of the interposer substrate 800 . The second semiconductor chip 400 may be laterally spaced apart from the first semiconductor chip 300 . The second semiconductor chip 400 may be a semiconductor chip different from that of the first semiconductor chip 300 and the semiconductor devices 100 . The second semiconductor chip 400 may include a central processing unit (CPU) or a graphics processing unit (GPU). A second bonding bump 450 may be provided between the chip pad 430 of the second semiconductor chip 400 and the corresponding metal pad 820 . The second bonding bump 450 may include at least one of a solder ball and a pillar. The second bonding bump 450 may include a metal such as a solder material. A plurality of second bonding bumps 450 may be provided. A pitch of the plurality of second bonding bumps may be smaller than a pitch P3 of the external terminals 950 . The second semiconductor chip 400 may be electrically connected to the first semiconductor chip 300 or the semiconductor devices 100 through the second bonding bumps 450 and the metal wiring 830 of the interposer substrate 800 . have.

반도체 패키지(1A)는 제1 언더필 패턴(710), 제2 언더필 패턴(720), 및 제3 언더필 패턴(730) 중에서 적어도 하나를 더 포함할 수 있다. 제1 언더필 패턴(710)은 인터포저 기판(800)과 제1 반도체칩(300) 사이의 제1 갭 영역에 제공되어, 제1 본딩 범프(350)를 밀봉할 수 있다. 제1 언더필 패턴(710)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필 패턴들(720)은 반도체 소자들(100) 사이의 제2 갭 영역들에 각각 제공되어, 대응되는 범프 구조체(160)를 밀봉할 수 있다. 제2 언더필 패턴들(720)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제3 언더필 패턴(730)은 인터포저 기판(800)과 제2 반도체칩(400) 사이의 제2 갭 영역에 제공되어, 제2 본딩 범프(450)를 밀봉할 수 있다. 제3 언더필 패턴(730)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.The semiconductor package 1A may further include at least one of a first underfill pattern 710 , a second underfill pattern 720 , and a third underfill pattern 730 . The first underfill pattern 710 may be provided in a first gap region between the interposer substrate 800 and the first semiconductor chip 300 to seal the first bonding bump 350 . The first underfill pattern 710 may include an insulating polymer such as an epoxy-based polymer. The second underfill patterns 720 may be respectively provided in the second gap regions between the semiconductor devices 100 to seal the corresponding bump structure 160 . The second underfill patterns 720 may include an insulating polymer such as an epoxy-based polymer. The third underfill pattern 730 may be provided in the second gap region between the interposer substrate 800 and the second semiconductor chip 400 to seal the second bonding bump 450 . The third underfill pattern 730 may include an insulating polymer such as an epoxy-based polymer.

반도체 패키지(1A)는 몰딩막(미도시)를 더 포함할 수 있다. 몰딩막은 인터포저 기판의 상면 상에서 칩 스택(1000) 및 제2 반도체칩(400)을 덮을 수 있다. The semiconductor package 1A may further include a molding layer (not shown). The molding layer may cover the chip stack 1000 and the second semiconductor chip 400 on the upper surface of the interposer substrate.

이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다. The above detailed description of the invention is not intended to limit the invention to the disclosed embodiments, and can be used in various other combinations, changes, and environments without departing from the spirit of the invention. The appended claims should be construed to include other embodiments as well.

Claims (20)

반도체 기판;
상기 반도체 기판의 제1 면 상에 제공된 도전 패드;
상기 반도체 기판의 상기 제1 면 상에 제공되고, 상기 도전 패드를 노출시키는 제1 오프닝을 갖는 보호층;
상기 보호층 상에 제공되고, 제2 오프닝을 갖는 유기 절연층; 및
상기 도전 패드 상에 및 상기 제1 및 제2 오프닝들 내에 제공된 범프 구조체를 포함하고,
상기 유기 절연층은 상기 보호층과 다른 물질을 포함하고,
상기 제2 오프닝은 상기 제1 오프닝과 연결되어, 상기 보호층을 노출시키고, 그리고
상기 범프 구조체는 상기 보호층 및 상기 유기 절연층과 물리적으로 접촉하는 필라 패턴을 포함하는 반도체 소자.
semiconductor substrate;
a conductive pad provided on the first surface of the semiconductor substrate;
a protective layer provided on the first surface of the semiconductor substrate and having a first opening exposing the conductive pad;
an organic insulating layer provided on the passivation layer and having a second opening; and
a bump structure provided on the conductive pad and in the first and second openings;
The organic insulating layer includes a material different from the protective layer,
the second opening is connected to the first opening to expose the protective layer, and
The bump structure includes a pillar pattern in physical contact with the passivation layer and the organic insulating layer.
 제 1항에 있어서,
상기 범프 구조체는 상기 필라 패턴 상의 솔더 패턴을 더 포함하는 반도체 소자.
The method of claim 1,
The bump structure may further include a solder pattern on the pillar pattern.
 제 1항에 있어서,
상기 필라 패턴은 상기 도전 패드와 접촉하고, 상기 유기 절연층의 상면 상으로 연장된 반도체 소자.
The method of claim 1,
The pillar pattern is in contact with the conductive pad and extends on an upper surface of the organic insulating layer.
 제 1항에 있어서,
상기 필라 패턴의 너비는 상기 제2 오프닝의 너비보다 더 크고,
상기 제2 오프닝의 상기 너비는 상기 제1 오프닝의 너비보다 더 큰 반도체 소자.
The method of claim 1,
a width of the pillar pattern is greater than a width of the second opening;
The width of the second opening is greater than a width of the first opening.
 제 4항에 있어서,
상기 필라 패턴의 상기 너비는 20μm이상 70μm 이하이고,
상기 제2 오프닝의 상기 너비는 10μm 이상 20μm 미만이고,
상기 제1 오프닝의 상기 너비는 5μm 이상 10μm 미만인 반도체 소자.
5. The method of claim 4,
The width of the pillar pattern is 20 μm or more and 70 μm or less,
The width of the second opening is 10 μm or more and less than 20 μm,
The width of the first opening is 5 μm or more and less than 10 μm.
 제 1항에 있어서,
상기 필라 패턴의 상면은 편평한(flat) 반도체 소자.
The method of claim 1,
A top surface of the pillar pattern is a flat (flat) semiconductor device.
 제 1항에 있어서,
상기 필라 패턴은 씨드 패턴 및 상기 씨드 패턴 상의 도전 패턴을 포함하는 반도체 소자.
The method of claim 1,
The pillar pattern includes a seed pattern and a conductive pattern on the seed pattern.
 제 7항에 있어서,
상기 도전 패턴은:
상기 씨드 패턴 상에 배치된 제1 도전부;
상기 제1 도전부 상에 배치된 제2 도전부; 및
상기 제2 도전부 상에 배치된 제3 도전부를 포함하는 반도체 소자
8. The method of claim 7,
The conductive pattern is:
a first conductive part disposed on the seed pattern;
a second conductive part disposed on the first conductive part; and
A semiconductor device including a third conductive part disposed on the second conductive part
 제 8항에 있어서,
상기 제1 도전부의 상면은 상기 유기 절연층의 상면보다 높은 레벨에 배치된 반도체 소자.
9. The method of claim 8,
A top surface of the first conductive part is disposed at a level higher than a top surface of the organic insulating layer.
 제 8항에 있어서,
상기 제3 도전부는 상기 제1 도전부와 동일한 물질을 포함하고,
상기 제2 도전부는 상기 제1 도전부 및 상기 제3 도전부와 다른 물질을 포함하는 반도체 소자.
9. The method of claim 8,
The third conductive part includes the same material as the first conductive part,
The second conductive part includes a material different from that of the first conductive part and the third conductive part.
 제 1항에 있어서,
상기 보호층은 실리콘 함유막을 포함하는 반도체 소자.
The method of claim 1,
The protective layer is a semiconductor device including a silicon-containing layer.
 제 1항에 있어서,
상기 보호층은:
제1 보호층; 및
상기 제1 보호층 상에 배치되고, 상기 제1 보호층과 다른 물질을 포함하는 제2 보호층을 포함하되,
상기 제2 보호층의 내측벽은 상기 제1 보호층의 내측벽과 공면(coplanar)이고, 상기 제2 보호층의 상기 내측벽은 상기 필라 패턴과 접촉하는 반도체 소자.
The method of claim 1,
The protective layer comprises:
a first protective layer; and
a second passivation layer disposed on the first passivation layer and comprising a material different from that of the first passivation layer;
The inner wall of the second passivation layer is coplanar with the inner wall of the first passivation layer, and the inner wall of the second passivation layer is in contact with the pillar pattern.
 반도체 기판;
상기 반도체 기판의 제1 면 상에 제공된 도전 패드;
상기 반도체 기판의 상기 제1 면 상에 제공되며, 상기 도전 패드를 노출시키는 실리콘 함유막;
상기 실리콘 함유막 상에 배치되고, 상기 실리콘 함유막 및 상기 도전 패드를 노출시키는 폴리머층;
상기 도전 패드 상에 배치되고, 상기 실리콘 함유막 및 상기 폴리머층과 접촉하는 필라 패턴; 및
상기 필라 패턴 상에 배치된 솔더 패턴을 포함하는 반도체 소자.
semiconductor substrate;
a conductive pad provided on the first surface of the semiconductor substrate;
a silicon-containing film provided on the first surface of the semiconductor substrate and exposing the conductive pad;
a polymer layer disposed on the silicon-containing layer and exposing the silicon-containing layer and the conductive pad;
a pillar pattern disposed on the conductive pad and in contact with the silicon-containing layer and the polymer layer; and
A semiconductor device comprising a solder pattern disposed on the pillar pattern.
 제 13항에 있어서,
상기 폴리머층은 상기 실리콘 함유막의 상면을 노출시키고,
상기 필라 패턴은 상기 실리콘 함유막의 상기 노출된 상면 및 상기 폴리머층의 상면과 접촉하는 반도체 소자.
14. The method of claim 13,
The polymer layer exposes the upper surface of the silicon-containing film,
The pillar pattern is in contact with the exposed upper surface of the silicon-containing layer and the upper surface of the polymer layer.
 제 13항에 있어서,
상기 필라 패턴은 상기 실리콘 함유막의 내측벽 및 상기 폴리머층의 내측벽과 접촉하고,
상기 폴리머층의 내측벽은 상기 실리콘 함유막의 내측벽과 정렬되지 않는 반도체 소자.
14. The method of claim 13,
the pillar pattern is in contact with an inner wall of the silicon-containing film and an inner wall of the polymer layer;
The inner wall of the polymer layer is not aligned with the inner wall of the silicon-containing film.
 제 13항에 있어서,
상기 필라 패턴은 씨드 패턴 및 상기 씨드 패턴 상의 도전 패턴을 포함하고,
상기 씨드 패턴은 상기 도전 패드의 노출된 상면, 상기 실리콘 함유막의 내측벽과 상면, 및 상기 폴리머층의 내측벽과 상면을 덮는 반도체 소자.
14. The method of claim 13,
The pillar pattern includes a seed pattern and a conductive pattern on the seed pattern,
The seed pattern covers the exposed top surface of the conductive pad, the inner wall and the upper surface of the silicon-containing layer, and the inner wall and the upper surface of the polymer layer.
 제 13항에 있어서,
상기 필라 패턴 및 상기 폴리머층의 접촉 면적은 상기 필라 패턴 및 상기 실리콘 함유막의 접촉 면적보다 더 큰 반도체 소자.
14. The method of claim 13,
A contact area between the pillar pattern and the polymer layer is larger than a contact area between the pillar pattern and the silicon-containing layer.
 제 13항에 있어서,
상기 실리콘 함유막은 실리콘 및 질소를 포함하고,
상기 폴리머층은 감광성 폴리 이미드를 포함하는 반도체 소자.
14. The method of claim 13,
The silicon-containing film includes silicon and nitrogen,
The polymer layer is a semiconductor device comprising a photosensitive polyimide.
 반도체 기판;
상기 반도체 기판 상에 제공된 회로층;
상기 회로층 상에 배치된 도전 패드;
상기 도전 패드 상에 제공되고, 제1 오프닝을 갖는 실리콘 함유막;
상기 실리콘 함유막 상에 제공되고, 제2 오프닝을 갖는 폴리머층; 및
상기 도전 패드 상에 배치되고, 상기 도전 패드와 접속하는 범프 구조체를 포함하고,
상기 회로층은:
상기 반도체 기판의 제1 면 상의 집적 회로;
상기 반도체 기판의 상기 제1 면 상에서 상기 집적 회로를 덮는 절연층; 및
상기 절연층 내에서 상기 집적 회로와 접속하는 배선 구조체를 포함하고, 상기 배선 구조체는 배선 패턴 및 비아 패턴을 포함하고,
상기 제1 오프닝은 상기 도전 패드 및 상기 실리콘 함유막의 내측벽을 노출시키고,
상기 제2 오프닝은 상기 제1 오프닝과 연결되어, 상기 실리콘 함유막의 상면을 노출시키고,
상기 범프 구조체는:
상기 제1 오프닝 및 상기 제2 오프닝 내에 제공되고, 상기 도전 패드, 상기 실리콘 함유막의 상기 내측벽과 상기 노출된 상면, 및 상기 폴리머층의 내측벽 및 상면과 접촉하는 필라 패턴; 및
상기 필라 패턴 상에 제공된 솔더 패턴을 포함하고,
상기 필라 패턴은:
상기 도전 패턴과 접촉하는 씨드 패턴; 및
상기 씨드 패턴 상의 도전 패턴을 포함하는 반도체 소자.
semiconductor substrate;
a circuit layer provided on the semiconductor substrate;
a conductive pad disposed on the circuit layer;
a silicon-containing film provided on the conductive pad and having a first opening;
a polymer layer provided on the silicon-containing film and having a second opening; and
a bump structure disposed on the conductive pad and connected to the conductive pad;
The circuit layer comprises:
an integrated circuit on the first side of the semiconductor substrate;
an insulating layer covering the integrated circuit on the first side of the semiconductor substrate; and
and a wiring structure connected to the integrated circuit in the insulating layer, wherein the wiring structure includes a wiring pattern and a via pattern,
The first opening exposes the conductive pad and the inner wall of the silicon-containing film,
The second opening is connected to the first opening to expose a top surface of the silicon-containing film,
The bump structure comprises:
a pillar pattern provided in the first opening and the second opening and in contact with the conductive pad, the inner wall and the exposed upper surface of the silicon-containing layer, and the inner wall and upper surface of the polymer layer; and
including a solder pattern provided on the pillar pattern;
The pillar pattern is:
a seed pattern in contact with the conductive pattern; and
A semiconductor device comprising a conductive pattern on the seed pattern.
 제 19항에 있어서,
상기 도전 패턴은:
상기 씨드 패턴 상에 배치되고, 제1 금속을 포함하는 제1 도전부;
상기 제1 도전부 상에 배치되고, 제2 금속을 포함하는 제2 도전부; 및
상기 제2 도전부 상에 배치되고, 상기 제1 금속을 포함하는 제3 도전부를 포함하고, 상기 제2 금속은 상기 제1 금속과 다른 반도체 소자. 20. The method of claim 19,
The conductive pattern is:
a first conductive part disposed on the seed pattern and including a first metal;
a second conductive part disposed on the first conductive part and including a second metal; and
A semiconductor device disposed on the second conductive part and including a third conductive part including the first metal, wherein the second metal is different from the first metal.
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