KR20210118279A - 1,200V trench Si insulated gate bipolar transistor - Google Patents

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KR20210118279A KR1020200033884A KR20200033884A KR20210118279A KR 20210118279 A KR20210118279 A KR 20210118279A KR 1020200033884 A KR1020200033884 A KR 1020200033884A KR 20200033884 A KR20200033884 A KR 20200033884A KR 20210118279 A KR20210118279 A KR 20210118279A
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Abstract

The present invention relates to a power semiconductor. A trench silicon insulated gate bipolar transistor (IGBT) includes: a first conductivity type drift layer doped with a first conductivity type impurity; a second conductivity type base region formed toward the inside from the upper surface of the first conductivity type drift layer, and having at least a portion doped with a second conductivity type impurity forming a channel; a trench gate to form the channel by an applied voltage formed toward the inside from the upper surface of the first conductivity type drift layer, and disposed on a side thereof with the second conductive type base, in which the trench gate is electrically insulated from the first conductivity type drift layer and the second conductivity type base by a gate insulating layer; a first conductivity type emitter region formed in the second conductivity type base, spaced apart from the trench gate, and doped with the first conductivity type impurity in a second conductivity type emitter region doped with the second conductivity type impurity and between the side surface of the trench gate and the second conductivity type emitter region; a field stop layer doped with a first conductivity type impurity under the first conductivity type drift layer; and a second conductivity type collector layer formed under the field stop layer. Accordingly, the power semiconductor with improved electrical characteristics is provided.

Description

1,200 V급 트렌치 실리콘 IGBT{1,200V trench Si insulated gate bipolar transistor}1,200V trench silicon IGBT {1,200V trench Si insulated gate bipolar transistor}

본 발명은 전력 반도체에 관한 것이다.The present invention relates to a power semiconductor.

IGBT(Insulated gate bipolar transistor)는 전기적 전도 능력이 뛰어난 소자이며, 큰 전력을 처리하기 위해 설계된 스위칭 소자이다. 전력 반도체는, 높은 항복 전압과 온-상태 전압 강하, 스위칭 속도, 높은 신뢰성의 요구사항을 필요로 한다. 일반적으로 N형 드리프트 영역의 농도를 낮추게 되면 항복 전압은 증가한다. 하지만 온-저항과 같은 기타 특성들이 감소하게 되므로 설계의 최적화 및 구조 변경을 통해 항복전압특성과 온-상태 전압강하 특성을 개선시켜야 한다.Insulated gate bipolar transistor (IGBT) is a device with excellent electrical conductivity and is a switching device designed to handle a large amount of power. Power semiconductors require high breakdown voltage, on-state voltage drop, switching speed, and high reliability. In general, when the concentration of the N-type drift region is lowered, the breakdown voltage increases. However, since other characteristics such as on-resistance are reduced, breakdown voltage characteristics and on-state voltage drop characteristics must be improved through design optimization and structural changes.

신재생에너지 발전, 전기자동차, 철도 등에 사용될 1,200V급 IGBT의 최적화를 통해 전기적 특성이 향상된 전력 반도체를 제공하고자 한다.We aim to provide a power semiconductor with improved electrical characteristics through the optimization of 1,200V class IGBTs to be used in renewable energy generation, electric vehicles, and railways.

본 발명의 일측면에 따르면, 트렌치 실리콘 IGBT가 제공된다. 트렌치 실리콘IGBT는, 제1 도전형 불순물로 도핑된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 상면으로부터 내부를 향해 형성되며, 적어도 일부 영역이 채널을 형성하는 제2 도전형 불순물로 도핑된 제2 도전형 베이스 영역, 상기 제1 도전형 드리프트층의 상면으로부터 내부를 향해 형성되어, 상기 제2 도전형 베이스가 그 측면에 배치되며, 인가된 전압에 의해 상기 채널을 형성하도록 하는 트렌치 게이트-여기서 상기 트렌치 게이트는, 게이트 절연막에 의해 상기 제1 도전형 드리프트층 및 상기 제2 도전형 베이스와 전기적으로 절연됨, 상기 제2 도전형 베이스 내에 형성되며, 상기 트렌치 게이트로부터 이격되어 상기 제2 도전형 불순물로 도핑된 제2 도전형 에미터 영역 및 상기 트렌치 게이트의 측면과 상기 제2 도전형 에미터 영역 사이에 상기 제1 도전형 불순물로 도핑된 제1 도전형 에미터 영역, 상기 제1 도전형 드리프트층의 하부에 제1 도전형 불순물로 도핑된 필드 스탑층 및 상기 필드 스탑층의 하부에 형성된 제2 도전형 컬렉터층을 포함하되, 셀 피치는 2.5 ㎛로, 상기 트렌치 게이트의 폭과 상기 제2 도전형 베이스 영역의 폭 사이의 비는 6:19일 수 있다.According to one aspect of the present invention, a trench silicon IGBT is provided. The trench silicon IGBT includes a first conductivity type drift layer doped with a first conductivity type impurity, and is formed from an upper surface of the first conductivity type drift layer toward the inside, and at least a portion of the second conductivity type impurity forms a channel. A doped second conductivity-type base region is formed from the upper surface of the first conductivity-type drift layer toward the inside, the second conductivity-type base is disposed on its side surface, and a trench is formed to form the channel by an applied voltage gate, wherein the trench gate is formed in the second conductivity type base, electrically insulated from the first conductivity type drift layer and the second conductivity type base by a gate insulating film, and is spaced apart from the trench gate a second conductivity type emitter region doped with a second conductivity type impurity; a first conductivity type emitter region doped with the first conductivity type impurity between a side surface of the trench gate and the second conductivity type emitter region; A field stop layer doped with a first conductivity type impurity under the first conductivity type drift layer and a second conductivity type collector layer formed under the field stop layer, wherein the cell pitch is 2.5 μm, and the width of the trench gate is A ratio between the width of the second conductivity type base region and the width of the second conductivity type base region may be 6:19.

일 실시예로, 상기 제2 도전형 베이스 영역에 주입된 제2 도전형 불순물의 주입량은, 3.5×1011 cm-2 내지 1×1014 cm-2일 수 있다.In an embodiment, the implantation amount of the second conductivity type impurities implanted into the second conductivity type base region may be 3.5×10 11 cm −2 to 1×10 14 cm −2 .

일 실시예로, 상기 필드 스탑층에 주입된 제1 도전형 불순물의 주입량은, 1×1013 cm-2 내지 1×1014 cm-2 일 수 있다.In an embodiment, the implantation amount of the first conductivity type impurity implanted into the field stop layer may be 1×10 13 cm −2 to 1×10 14 cm −2 .

일 실시예로, 상기 제2 도전형 컬렉터층에 주입된 제2 도전형 불순물의 주입량은, 1×1015 cm-2 내지 1×1017 cm-2 일 수 있다.In an embodiment, the implantation amount of the second conductivity type impurity implanted into the second conductivity type collector layer may be 1×10 15 cm −2 to 1×10 17 cm −2 .

본 발명의 실시예에 따른 트렌치 IGBT는 향상된 전기적 특성을 나타낸다.A trench IGBT according to an embodiment of the present invention exhibits improved electrical properties.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 트렌치 실리콘 IGBT를 예시적으로 도시한 단면도이다.
도 2는 일반적인 공정 파라미터를 적용한 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.
도 3은 제2 도전형 베이스의 변경된 불순물 농도에 따른 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.
도 4는 필드 스탑층 및 제2 도전형 컬렉터층의 변경된 불순물 농도에 따른 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention is described with reference to the embodiments shown in the accompanying drawings. For ease of understanding, like elements have been assigned like reference numerals throughout the accompanying drawings. The configuration shown in the accompanying drawings is merely an exemplary embodiment for explaining the present invention, and is not intended to limit the scope of the present invention.
1 is a cross-sectional view illustrating a trench silicon IGBT according to an embodiment of the present invention.
2 is a graph showing electrical characteristics of a trench silicon IGBT having a small cell pitch to which general process parameters are applied.
3 is a graph illustrating electrical characteristics of a trench silicon IGBT having a small cell pitch according to a changed impurity concentration of a second conductivity type base.
4 is a graph illustrating electrical characteristics of a trench silicon IGBT having a small cell pitch according to a changed impurity concentration of a field stop layer and a second conductivity type collector layer.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Since the present invention can have various changes and can have various embodiments, specific embodiments are illustrated in the drawings and will be described in detail through the detailed description. However, this is not intended to limit the present invention to specific embodiments, and it should be understood to include all modifications, equivalents and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the present application are only used to describe specific embodiments, and are not intended to limit the present invention. The singular expression includes the plural expression unless the context clearly dictates otherwise. In the present application, terms such as “comprise” or “have” are intended to designate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, but one or more other features It should be understood that this does not preclude the existence or addition of numbers, steps, operations, components, parts, or combinations thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.When an element, such as a layer, region, or substrate, is described as being “on” or extending “onto” another element, that element may be directly on or extending directly over the other element and , or an intermediate intervening element may exist. On the other hand, when an element is referred to as being “directly on” or extending “directly onto” another element, the other intermediate elements are absent. Also, when an element is described as being “connected” or “coupled” to another element, that element may be directly connected or coupled directly to the other element, or intervening elements may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, the other intermediate element is absent.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.“below” or “above” or “upper” or “lower” or “horizontal” or “lateral” or “vertical” Relative terms such as "vertical" may be used herein to describe the relationship of one element, layer or region to another element, layer or region as shown in the figures. It should be understood that these terms are intended to encompass other orientations of the device in addition to the orientation depicted in the drawings.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하지만, 본 발명의 기술적 사상이 전력용 MOSFET 등 여러 형태의 반도체 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the related drawings. However, in the following description, the insulated gate bipolar transistor (IGBT) will be mainly described, but it is natural that the technical idea of the present invention can be applied and expanded to various types of semiconductor devices such as power MOSFETs in the same or similar manner.

도 1은 본 발명의 일 실시예에 따른 트렌치 실리콘 IGBT를 예시적으로 도시한 단면도이다.1 is a cross-sectional view illustrating a trench silicon IGBT according to an embodiment of the present invention.

도 1을 참조하면, IGBT 소자는 전하가 이동하는 제1 드리프트층(100), 제2 도전형 베이스 영역(110), 제2 도전형 에미터 영역(120), 제1 도전형 에미터 영역(130), 트렌치 게이트(140), 게이트 절연막(150), 필드 스탑층(160), 제2 도전형 컬렉터층(170), 및 컬렉터층(180)을 포함할 수 있다. IGBT 소자의 셀 피치 Wcell은 약 2.5 ㎛일 수 있다. 여기서, 제1 도전형은 N형 불순물로 도핑되며, 제2 도전형은 P형 불순물로 도핑될 수 있으나, 그 반대로 도핑될 수도 있음은 물론이다.Referring to FIG. 1 , the IGBT device includes a first drift layer 100 through which charges move, a second conductivity type base region 110 , a second conductivity type emitter region 120 , and a first conductivity type emitter region ( 130 , a trench gate 140 , a gate insulating layer 150 , a field stop layer 160 , a second conductivity type collector layer 170 , and a collector layer 180 . The cell pitch W cell of the IGBT device may be about 2.5 μm. Here, the first conductivity type may be doped with an N-type impurity, and the second conductivity type may be doped with a P-type impurity, but vice versa.

실리콘 웨이퍼상에 제1 도전형 드리프트층(100)이 형성된다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되어 형성된다. Wcell/2가 1.25 ㎛인 필드 스탑 IGBT의 항복전압은, 20% 마진율을 고려하여 1,440 V로 설정되었다. 이를 위해, 제1 도전형 드리프트층(100)의 비저항은, 10 ∼200 Ω·cm로 변화시켰다. 1,440 V의 항복전압에 최대한 가까운 비저항을 약 60 Ω·cm로 설정한 후, 제1 도전형 드리프트층(100)의 두께는 100 ~ 140 ㎛으로 변화시켰다. 이에 의해, 제1 도전형 드리프트층(100)의 두께 Ddrift는 약 140 ㎛로 설정하였다. 이 때 항복전압은 약 1,478 V이다.A first conductivity type drift layer 100 is formed on a silicon wafer. The first conductivity type drift layer 100 is formed by doping with a first conductivity type impurity. The breakdown voltage of the field stop IGBT with W cell /2 of 1.25 μm was set to 1,440 V in consideration of the 20% margin. For this purpose, the resistivity of the first conductivity type drift layer 100 was changed to 10 to 200 Ω·cm. After setting the specific resistance as close as possible to the breakdown voltage of 1,440 V to about 60 Ω·cm, the thickness of the first conductivity type drift layer 100 was changed to 100 to 140 μm. Accordingly, the thickness D drift of the first conductivity type drift layer 100 was set to about 140 μm. At this time, the breakdown voltage is about 1,478 V.

제2 도전형 베이스 영역(110)는 제1 도전형 드리프트층(100)의 상부에 형성된다. 제2 도전형 베이스 영역(110)는 제1 도전형 드리프트층(100)의 상면으로부터 내부로 연장되게 형성되며, 측면 방향으로 게이트 절연막(540)까지 연장된다. 예를 들어, 제2 도전형 베이스 영역(110)의 피치 Wp+는 약 0.95 ㎛이며, 주입된 제2 도전형 불순물 농도는 약 5.8e17 cm-3일 수 있다. 제2 도전형 베이스 영역(110) 형성시, 이온 주입 에너지는 약 80 keV이고, 약 1,000 ℃에서 약 300분간 진행되었다. 제2 도전형 베이스 영역(110)는 상대적으로 낮은 농도로 제2 도전형 불순물을 제1 도전형 드리프트층(100)의 상부에 이온 주입하여 형성될 수 있다. 제2 도전형 불순물의 도스에 따라 IGBT 소자의 문턱 전압 Vth가 결정된다. 도 1에 도시된 작은 셀 피치를 갖는 트렌치 실리콘 IGBT에서, 문턱 전압 Vth은 약 6 V로 설정되었다.The second conductivity type base region 110 is formed on the first conductivity type drift layer 100 . The second conductivity type base region 110 is formed to extend inwardly from the top surface of the first conductivity type drift layer 100 , and extends to the gate insulating layer 540 in the lateral direction. For example, the pitch W p+ of the second conductivity type base region 110 may be about 0.95 μm, and the implanted second conductivity type impurity concentration may be about 5.8e17 cm −3 . When the second conductivity type base region 110 was formed, the ion implantation energy was about 80 keV, and was performed at about 1,000° C. for about 300 minutes. The second conductivity-type base region 110 may be formed by ion-implanting second conductivity-type impurities into the upper portion of the first conductivity-type drift layer 100 at a relatively low concentration. The threshold voltage Vth of the IGBT device is determined according to the dose of the second conductivity type impurity. In the trench silicon IGBT with a small cell pitch shown in Fig. 1, the threshold voltage Vth was set to about 6V.

제2 도전형 에미터 영역(120) 및 제1 도전형 에미터 영역(130)은 제2 도전형 베이스 영역(110) 내에 형성된다. 제2 도전형 에미터 영역(120)은 트렌치 게이트(140)로부터 이격되어 형성되며, 제1 도전형 에미터 영역(130)은, 게이트 절연막(150)과 제2 도전형 에미터 영역(120) 사이에 형성된다. 제2 도전형 에미터 영역(120)에 주입된 제2 도전형 불순물 농도는, 약 1.0E19 cm-3이며, 제1 도전형 에미터 영역(130)에 주입된 제1 도전형 불순물 농도는, 약 7.7E19 cm-3일 수 있다. 제2 도전형 에미터 영역(120) 형성시, 이온 주입 에너지는 약 50KeV이며, 제1 도전형 에미터 영역(130) 형성시 이온 주입 에너지는 약 100KeV이다. 제2 도전형 에미터 영역(120)은, 상대적으로 높은 농도로 제2 도전형 불순물을 제2 도전형 베이스 영역(110)의 상면에 이온 주입하여 형성될 수 있으며, 제1 도전형 에미터 영역(130)은 상대적으로 높은 농도로 제1 도전형 불순물을 제2 도전형 베이스 영역(110)의 상면에 이온 주입하여 형성될 수 있다. 이온 주입에 의해서, 제2 도전형 에미터 영역(120) 및 제1 도전형 에미터 영역(130)은, 제2 도전형 베이스 영역(110)의 상면으로부터 내부를 향해 연장되게 형성되며, 제1 도전형 에미터 영역(130)은, 측면 방향으로 게이트 산화막(150)까지 연장된다. 즉, 게이트 산화막(150)의 일측면에 접한 제1 도전형 에미터 영역(130) 및 제2 도전형 베이스 영역(110)은, 제1 도전형 드리프트층(100)으로 전하가 이동하는 채널로 작용한다.The second conductivity type emitter region 120 and the first conductivity type emitter region 130 are formed in the second conductivity type base region 110 . The second conductivity type emitter region 120 is formed to be spaced apart from the trench gate 140 , and the first conductivity type emitter region 130 includes the gate insulating layer 150 and the second conductivity type emitter region 120 . formed between The concentration of the second conductivity type impurity implanted into the second conductivity type emitter region 120 is about 1.0E19 cm −3 , and the concentration of the first conductivity type impurity implanted into the first conductivity type emitter region 130 is, It can be about 7.7E19 cm -3 . When the second conductivity type emitter region 120 is formed, the ion implantation energy is about 50 KeV, and when the first conductivity type emitter region 130 is formed, the ion implantation energy is about 100 KeV. The second conductivity type emitter region 120 may be formed by ion implantation of a second conductivity type impurity into the upper surface of the second conductivity type base region 110 at a relatively high concentration, and the first conductivity type emitter region The region 130 may be formed by ion-implanting the first conductivity-type impurity into the upper surface of the second conductivity-type base region 110 at a relatively high concentration. By ion implantation, the second conductivity type emitter region 120 and the first conductivity type emitter region 130 are formed to extend inwardly from the upper surface of the second conductivity type base region 110 , and the first The conductive emitter region 130 extends to the gate oxide layer 150 in the lateral direction. That is, the first conductivity type emitter region 130 and the second conductivity type base region 110 in contact with one side of the gate oxide film 150 are channels through which charges move to the first conductivity type drift layer 100 . works

트렌치 게이트(140)는 게이트 절연막(150)에 의해 소자의 다른 영역들로부터 절연된다. 트렌치 게이트(140)는 소자의 상면으로부터 제2 도전형 베이스 영역(110)를 관통하여 제1 도전형 드리프트층(100)까지 연장되게 형성되며, 내부는 금속 또는 폴리 실리콘 등으로 충진된다. 예를 들어, 트렌치 게이트(140)의 상면으로부터 하면까지의 두께 Dgate는 약 2.0 ㎛이고, 트렌치 게이트(140)의 피치 Wgate는 약 0.3 ㎛일 수 있다. 게이트 절연막(150)은, 트렌치 게이트(140)를 제1 도전형 드리프트층(100), 제2 도전형 베이스 영역(110), 및 제1 도전형 에미터 영역(130)으로부터 전기적으로 절연시킨다. The trench gate 140 is insulated from other regions of the device by the gate insulating layer 150 . The trench gate 140 is formed to extend from the top surface of the device through the second conductivity type base region 110 to the first conductivity type drift layer 100, and is filled with metal or polysilicon. For example, the thickness D gate from the top to the bottom of the trench gate 140 may be about 2.0 μm, and the pitch W gate of the trench gate 140 may be about 0.3 μm. The gate insulating layer 150 electrically insulates the trench gate 140 from the first conductivity type drift layer 100 , the second conductivity type base region 110 , and the first conductivity type emitter region 130 .

필드 스탑층(160)은 제1 도전형 드리프트층(100)의 하부에 형성된다. 필드 스탑층(160)은, 제1 도전형 불순물을 후면 공정을 통해 도핑하여 형성될 수 있다. 예를 들어, 필드 스탑층(160)에 주입된 제1 도전형 불순물 농도는, 약 3.3e17 cm-3일 수 있다. 이 때 이온 주입 에너지는 약 120 keV일 수 있다.The field stop layer 160 is formed under the first conductivity type drift layer 100 . The field stop layer 160 may be formed by doping a first conductivity type impurity through a rear surface process. For example, the concentration of the first conductivity type impurity implanted into the field stop layer 160 may be about 3.3e17 cm -3 . In this case, the ion implantation energy may be about 120 keV.

제2 도전형 컬렉터층(170)은 필드 스탑층(160)의 하부에 형성된다. 제2 도전형 컬렉터층(170)은, 제2 도전형 불술문을 후면 공정을 통해 도핑하여 형성될 수 있다. 예를 들어, 제2 도전형 컬렉터층(170)에 주입된 제2 도전형 불순물 농도는, 약 5.2e19 cm-3일 수 있다. 이 때 이온 주입 에너지는 약 120 keV일 수 있다.The second conductivity type collector layer 170 is formed under the field stop layer 160 . The second conductivity type collector layer 170 may be formed by doping the second conductivity type non-word gate through a rear surface process. For example, the concentration of the second conductivity type impurity implanted into the second conductivity type collector layer 170 may be about 5.2e19 cm −3 . In this case, the ion implantation energy may be about 120 keV.

컬렉터(180) 및 에미터(미도시)는, 전도성 물질, 예를 들어, 금속 또는 합금으로 형성된다. 컬렉터(180)는 제2 도전형 컬렉터층(170)의 하부에 형성되며, 에미터는 제2 도전형 에미터 영역(120) 및 제1 도전형 에미터 영역(130) 상부에 형성된다.The collector 180 and the emitter (not shown) are formed of a conductive material, for example, a metal or an alloy. The collector 180 is formed under the second conductivity type collector layer 170 , and the emitter is formed on the second conductivity type emitter region 120 and the first conductivity type emitter region 130 .

상술한 IGBT 소자의 온 상태에서, 트렌치 게이트(140)의 측면, 정확히는, 게이트 산화막(150)을 따라 채널이 제2 도전형 베이스 영역(110) 내에 형성되어 제1 도전형 에미터 영역(130)-제2 도전형 베이스 영역(110)-제1 도전형 드리프트층(100)-컬렉터(180)으로 전류가 흐르게 된다. 상술한 IGBT 소자의 오프 상태에서, 제1 도전형 드리프트층(100)-제2 도전형 베이스(120)-제1 도전형 에미터 영역(130)간 NPN 접합에 의한 결핍 영역이 생성되어 채널이 차단된다.In the on-state of the above-described IGBT device, a channel is formed in the second conductivity type base region 110 along the side surface of the trench gate 140 , precisely along the gate oxide film 150 , and the first conductivity type emitter region 130 . - A current flows through the second conductivity type base region 110 - the first conductivity type drift layer 100 - the collector 180. In the off-state of the above-described IGBT device, a depletion region is generated by NPN junction between the first conductivity type drift layer 100 , the second conductivity type base 120 , and the first conductivity type emitter region 130 , so that a channel is formed. is blocked

도 2는 일반적인 공정 파라미터를 적용한 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.2 is a graph showing electrical characteristics of a trench silicon IGBT having a small cell pitch to which general process parameters are applied.

도 2에 도시된 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 물리적 치수는 도 1에서 설명한 치수와 동일하다. 한편, 공정 파라미터 중 제2 도전형 베이스 영역(110)의 제2 도전형 불순물 농도는, 약 1.8e17 cm-3로, 제2 도전형 에미터(120)의 제2 도전형 불순물 농도는, 약 8.7e18 cm-3로, 제1 도전형 에미터(130)의 제1 도전형 불순물 농도는, 약 8.0e19 cm-3로, 필드 스탑층(160)의 제1 도전형 불순물 농도는, 약 2.4e17 cm-3로, 제2 도전형 컬렉터층(170)의 제2 도전형 불순물 농도는, 약 3.8e18 cm-3로 설정되었다. 상술한 공정 파라미터로 제작된 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 문턱전압은 약 2.5 V이고, 항복전압 약 1,478 V이며, 온-상태 전압강하는 약 1.67 V이다.The physical dimensions of the trench silicon IGBT with small cell pitch shown in FIG. 2 are the same as those described in FIG. 1 . Meanwhile, among the process parameters, the second conductivity type impurity concentration of the second conductivity type base region 110 is about 1.8e17 cm −3 , and the second conductivity type impurity concentration of the second conductivity type emitter 120 is about 8.7e18 cm -3 , the first conductivity-type impurity concentration of the first conductivity-type emitter 130 is about 8.0e19 cm -3 , and the first conductivity-type impurity concentration of the field stop layer 160 is about 2.4 At e17 cm -3 , the second conductivity type impurity concentration of the second conductivity type collector layer 170 was set to about 3.8e18 cm −3 . The threshold voltage of the trench silicon IGBT having a small cell pitch fabricated with the above process parameters is about 2.5 V, the breakdown voltage is about 1,478 V, and the on-state voltage drop is about 1.67 V.

도 3은 제2 도전형 베이스의 변경된 불순물 농도에 따른 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.3 is a graph illustrating electrical characteristics of a trench silicon IGBT having a small cell pitch according to a changed impurity concentration of a second conductivity type base.

작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 문턱전압을 6 V급으로 증가시키기 위해, 채널이 생성되는 제2 도전형 베이스 영역(110)에 대해서 공정 파라미터를 변화시키면서 공정을 진행하였다. 먼저, 제2 도전형 베이스 영역(110)을 깊게 형성하기 위해, 이온 주입 에너지를 약 20 KeV ∼ 약 110 KeV로 변화시켰다. 약 30 KeV이하의 이온 주입 에너지로 제2 도전형 불순물을 주입하면, 제2 도전형 베이스 영역(110)이 제1 도전형 에미터 영역(130)에 흡수되어, 채널이 형성되지 않는다. 또한, 문턱전압은 약 1.8 V ∼약 3.8 V로 차이가 크지 않았다. 따라서, 이후 공정에서는 이온 주입 에너지를 약 80 KeV로 고정하여 진행하였다. 불순물 주입 후 활성화는, 약 1,000℃에서 150∼분으로 드라이브 인 시간에 대한 진행하였는데, 시간에 따른 문턱전압의 변화는 약 2.6 V ∼약 2.8 V로 차이가 없었다. 따라서, 이후 공정에서는 드라이브 인 시간을 300분으로 고정하여 진행하였다. 이후, 제2 도전형 불순물의 주입량을 약3.5×1011 cm-2 ∼ 1×1015 cm-2로 변화시키면서 공정을 진행하였다. 제2 도전형 불순물의 주입량이 약 1×1014 cm-2 이상이면, 제2 도전형 에미터 영역(120)의 제2 도전형 불순물 농도와 유사해지기 시작한다. 이로 인해, 제1 도전형 에미터 영역(130) 하부에 채널이 형성되지 않는다. 따라서, 제2 도전형 에미터 영역(120)에 주입할 수 있는 제2 도전형 불순물의 최대 주입량은 7.51×1013 cm-2로 설정하여 진행한 결과, 도시된 바와 같이, 문턱전압이 도 2에 도시된 경우의 약 2.5 V에서 약 5.92 V로 상승하는 것을 확인할 수 있었다. 한편, 항복전압은 약 1,494 V로 측정되어, 충분한 마진이 확보되었음을 알 수 있다. 또한 온상태 전압강하는 1.75 V로 측정되어, 2 V이하의 우수한 특성을 가짐을 알 수 있다.In order to increase the threshold voltage of the trench silicon IGBT having a small cell pitch to a level of 6 V, a process was performed while changing the process parameters for the second conductivity type base region 110 in which the channel was created. First, in order to deeply form the second conductivity type base region 110 , the ion implantation energy was changed from about 20 KeV to about 110 KeV. When the second conductivity type impurities are implanted with an ion implantation energy of about 30 KeV or less, the second conductivity type base region 110 is absorbed into the first conductivity type emitter region 130 , and a channel is not formed. In addition, the threshold voltage was about 1.8 V to about 3.8 V, and the difference was not large. Therefore, in the subsequent process, the ion implantation energy was fixed at about 80 KeV. Activation after impurity implantation was carried out for a drive-in time of 150 min at about 1,000°C, and there was no difference in the threshold voltage change with time from about 2.6 V to about 2.8 V. Therefore, in the subsequent process, the drive-in time was fixed to 300 minutes. Thereafter, the process was performed while changing the implantation amount of the second conductivity type impurity to about 3.5×10 11 cm −2 to 1×10 15 cm −2 . When the implantation amount of the second conductivity type impurity is about 1×10 14 cm −2 or more, the concentration of the second conductivity type impurity of the second conductivity type emitter region 120 starts to become similar. Accordingly, a channel is not formed under the first conductivity type emitter region 130 . Therefore, the maximum implantable amount of the second conductivity type impurities that can be implanted into the second conductivity type emitter region 120 is set to 7.51×10 13 cm −2 . As a result, as shown in FIG. 2 , the threshold voltage is It was confirmed that it rose from about 2.5 V to about 5.92 V in the case shown in Fig. On the other hand, the breakdown voltage is measured to be about 1,494 V, it can be seen that a sufficient margin is secured. In addition, the on-state voltage drop is measured as 1.75 V, indicating that it has excellent characteristics of 2 V or less.

도 4는 필드 스탑층 및 제2 도전형 컬렉터층의 변경된 불순물 농도에 따른 작은 셀 피치를 갖는 트렌치 실리콘 IGBT의 전기적 특성을 나타낸 그래프이다.4 is a graph illustrating electrical characteristics of a trench silicon IGBT having a small cell pitch according to a changed impurity concentration of a field stop layer and a second conductivity type collector layer.

도 3에서 설명한 제2 도전형 베이스 영역(110)에 대한 공정 파라미터를 고정한 상태에서, 작은 셀 피치를 갖는 트렌치 실리콘 IGBT 하단 특성 확인을 위해 필드 스탑층(160)과 제2 도전형 컬랙터층(170)에 대한 공정 파라미터를 변화시키면서 공정을 진행하였다. 필드 스탑층(160)의 불순물 주입량을 약 1×1013 ∼약 1×1014 cm-2로 변화시키면서 공정을 진행하였다. 이 때, 항복전압은 약 1,494 V ∼약 1,620 V이며, 온상태 전압강하는 약 1.7 V ∼약 2.4 V로 측정되어, 주입량이 증가할수록 항복전압 및 온상태 전압 강하가 증가함을 확인하였다. 한편, 온도를 약 400 ℃∼약1,150 ℃로 변화시키면서 공정을 진행하였다. 온도가 1,000 ℃이상부터 주입된 불순물의 확산이 상대적으로 커짐을 확인할 수 있었다. 이때 항복전압은 약 1,535 V, 온 상태 전압강하 값은 약1.59 V로 각각 측정되었다. 한편, 제2 도전형 컬렉터층(170)의 불순물 주입량을, 약 1×1013 ∼ 1×1017 cm-2로 변화시키면서 공정을 진행하였다. 제2 도전형 컬렉터층(170)의 불순물 주입량을, 약 1×1015 cm-2이상으로 임플란트했을 때 문턱전압은 6.5 V로 증가하였다. 제2 도전형 컬렉터층(170)의 불순물 주입량을, 약 1×1016 cm-2으로 한 경우에, 항복전압은 약 1,442 V이며, 온 상태 전압강하는 약 1.31V로 측정되었다. In the state where the process parameters for the second conductivity type base region 110 described in FIG. 3 are fixed, the field stop layer 160 and the second conductivity type collector layer 170 are used to confirm the characteristics of the bottom of the trench silicon IGBT having a small cell pitch. ), the process was carried out while changing the process parameters. The process was performed while changing the impurity implantation amount of the field stop layer 160 from about 1×10 13 to about 1×10 14 cm −2 . At this time, the breakdown voltage was about 1,494 V to about 1,620 V, and the on-state voltage drop was measured to be about 1.7 V to about 2.4 V, confirming that the breakdown voltage and the on-state voltage drop increased as the injection amount increased. On the other hand, the process was carried out while changing the temperature to about 400 ℃ to about 1,150 ℃. It was confirmed that the diffusion of the implanted impurities was relatively large from a temperature of 1,000 °C or higher. At this time, the breakdown voltage was measured to be about 1,535 V, and the on-state voltage drop value was measured to be about 1.59 V, respectively. On the other hand, the process was carried out while changing the impurity implantation amount of the second conductivity type collector layer 170 to about 1×10 13 to 1×10 17 cm −2 . When the impurity implantation amount of the second conductivity type collector layer 170 is about 1×10 15 cm −2 or more, the threshold voltage is increased to 6.5 V. When the impurity implantation amount of the second conductivity type collector layer 170 was about 1×10 16 cm −2 , the breakdown voltage was about 1,442 V, and the on-state voltage drop was measured to be about 1.31 V.

셀 피치를 2.5 ㎛로 줄인 트렌치 실리콘 IGBT를 최적화 설계하는데 있어서, 문턱전압은 제2 도전형 베이스 영역(110)의 깊이와 농도에 직결되는 것을 확인되었다. 한편, 항복전압은 웨이퍼 전체 두께 및 비저항도에 의해 결정되며, 특히, 필드 스탑 IGBT의 경우, 필드 스탑층의 불순물 주입량에 직결된다. 또한, 온 상태 전압강하 특성은 제2 도전형 컬렉터층(170)의 불순물 주입량에 따른 영향을 주로 받는 것을 확인할 수 있었다. It was confirmed that the threshold voltage is directly related to the depth and concentration of the second conductivity-type base region 110 in the optimal design of the trench silicon IGBT with the cell pitch reduced to 2.5 μm. Meanwhile, the breakdown voltage is determined by the overall thickness of the wafer and the resistivity, and in particular, in the case of a field stop IGBT, it is directly related to the implantation amount of the impurity of the field stop layer. In addition, it was confirmed that the on-state voltage drop characteristic is mainly affected by the amount of impurity implanted into the second conductivity-type collector layer 170 .

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The above description of the present invention is for illustration, and those of ordinary skill in the art to which the present invention pertains can understand that it can be easily modified into other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention. .

Claims (4)

제1 도전형 불순물로 도핑된 제1 도전형 드리프트층;
상기 제1 도전형 드리프트층의 상면으로부터 내부를 향해 형성되며, 적어도 일부 영역이 채널을 형성하는 제2 도전형 불순물로 도핑된 제2 도전형 베이스 영역;
상기 제1 도전형 드리프트층의 상면으로부터 내부를 향해 형성되어, 상기 제2 도전형 베이스가 그 측면에 배치되며, 인가된 전압에 의해 상기 채널을 형성하도록 하는 트렌치 게이트-여기서 상기 트렌치 게이트는, 게이트 절연막에 의해 상기 제1 도전형 드리프트층 및 상기 제2 도전형 베이스와 전기적으로 절연됨;
상기 제2 도전형 베이스 내에 형성되며, 상기 트렌치 게이트로부터 이격되어 상기 제2 도전형 불순물로 도핑된 제2 도전형 에미터 영역 및 상기 트렌치 게이트의 측면과 상기 제2 도전형 에미터 영역 사이에 상기 제1 도전형 불순물로 도핑된 제1 도전형 에미터 영역;
상기 제1 도전형 드리프트층의 하부에 제1 도전형 불순물로 도핑된 필드 스탑층; 및
상기 필드 스탑층의 하부에 형성된 제2 도전형 컬렉터층을 포함하되,
셀 피치는 2.5 ㎛로, 상기 트렌치 게이트의 폭과 상기 제2 도전형 베이스 영역의 폭 사이의 비는 6:19인, 트렌치 실리콘 IGBT.a first conductivity type drift layer doped with a first conductivity type impurity;
a second conductivity-type base region formed from an upper surface of the first conductivity-type drift layer toward the inside and doped with a second conductivity-type impurity in which at least a portion of the region is doped with a second conductivity-type impurity;
A trench gate formed from the top surface of the first conductivity type drift layer toward the inside, the second conductivity type base being disposed on a side thereof, and forming the channel by an applied voltage, wherein the trench gate is a gate electrically insulated from the first conductivity type drift layer and the second conductivity type base by an insulating film;
a second conductivity type emitter region formed in the second conductivity type base and spaced apart from the trench gate and doped with the second conductivity type impurity; and a side surface of the trench gate and the second conductivity type emitter region a first conductivity type emitter region doped with a first conductivity type impurity;
a field stop layer doped with a first conductivity type impurity under the first conductivity type drift layer; and
a second conductivity-type collector layer formed under the field stop layer;
a cell pitch of 2.5 μm, and a ratio between the width of the trench gate and the width of the second conductivity type base region is 6:19. 청구항 1에 있어서, 상기 제2 도전형 베이스 영역에 주입된 제2 도전형 불순물의 주입량은, 3.5×1011 cm-2 내지 1×1014 cm-2인, 트렌치 실리콘 IGBT.The trench silicon IGBT according to claim 1, wherein an implantation amount of the second conductivity type impurity implanted into the second conductivity type base region is 3.5×10 11 cm −2 to 1×10 14 cm −2 . 청구항 1에 있어서, 상기 필드 스탑층에 주입된 제1 도전형 불순물의 주입량은, 1×1013 cm-2 내지 1×1014 cm-2인, 트렌치 실리콘 IGBT.The trench silicon IGBT according to claim 1, wherein the implantation amount of the first conductivity type impurity implanted into the field stop layer is 1×10 13 cm −2 to 1×10 14 cm −2 . 청구항 1에 있어서, 상기 제2 도전형 컬렉터층에 주입된 제2 도전형 불순물의 주입량은, 1×1015 cm-2 내지 1×1017 cm-2인, 트렌치 실리콘 IGBT.
The trench silicon IGBT according to claim 1, wherein an implantation amount of the second conductivity type impurity implanted into the second conductivity type collector layer is 1×10 15 cm −2 to 1×10 17 cm −2 .
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