KR20210103398A

KR20210103398A - 전력 변환기 제어를 위한 온-타임 연장

Info

Publication number: KR20210103398A
Application number: KR1020210008295A
Authority: KR
Inventors: 로버트 에릭 페슬러; 윌리엄 이. 레이더 3세; 야쇼바르단 알. 포틀라팔리
Original assignee: 실라나 아시아 피티이 리미티드
Priority date: 2020-02-13
Filing date: 2021-01-20
Publication date: 2021-08-23
Also published as: TW202131613A

Abstract

전력 트랜지스터는 일정하게 유지되는 온-타임 및 가변적인 오프-타임으로 온 및 오프가 스위칭된다. 오프-타임이 최소 제한 오프-타임보다 큰 임계값 미만인 것으로 검출될 때, 온-타임이 연장된다. 그 다음 전력 트랜지스터는 일정하게 유지되는 연장된 온-타임 및 가변적인 오프-타임으로 온 및 오프가 스위칭된다.

Description

전력 변환기 제어를 위한 온-타임 연장{EXTENDING ON-TIME FOR POWER CONVERTER CONTROL}

관련 출원들

본 출원은 2020년 12월 15일에 출원된, "Extending On-Time for Power Converter Control(전력 변환기를 위한 온-타임 연장)"이라는 명칭의 미국 정규 특허 출원 제17/247,536호의 우선권을 주장하며, 이는 2020년 2월 13일에 출원된, "Extending On-Time for Power Converter Control(전력 변환기를 위한 온-타임 연장)"이라는 명칭의 미국 가 특허 출원 제62/976,171호의 우선권을 주장하며, 양자는 이에 의해 모든 목적을 위해 참고로 통합된다.

전력 변환기들은 일반적으로 수신되는 입력 전압(Vin)으로부터 조절된 출력 전압(Vout)을 생성한다. 빠르게 변하는 부하 과도 프로파일들 및 광범위한 입력 전압(Vin) 및 출력 전압(Vout)을 갖는 복잡한 전력 분배 네트워크들에 걸쳐 다양한 부하들이 구동되어야 하는 USB-PD(Universal Serial Bus - Power Delivery, 범용 직렬 버스 - 전력 전달)와 같은 애플리케이션들에서, 일정한 온-타임 제어 아키텍처가 비교적 간단한 보상으로 빠른 부하 과도 응답을 이루는 데 유용할 수 있다. 일정한 온-타임 아키텍처들은 일반적으로 온-타임을 온-타임과 가변 오프-타임의 합으로 나눈 값으로 결정되는 듀티 사이클을 갖는다. 오프-타임의 최저값은 일반적으로 오프-타임 동안 내리는 임의의 결정들이 올바른 결정을 내리는 데 적절하게 안정된 제어 신호 및 충분한 시간을 갖도록 하는 데 요구되는 최소 오프-타임에 의해 제한된다. 따라서, 최소 오프-타임과 일정한 온-타임은 듀티 사이클을 최대로 만들며, 이는 임의의 소정의 입력 전압(Vin)에 대해 조절될 수 있는 최대 출력 전압(Vout)을 제한한다. 그에 따라, 최소 오프-타임은 일부 애플리케이션들에서 적절한 전압 조절에 잠재적인 문제들을 일으키므로, 오프-타임의 변동으로 인해 다른 잠재적인 문제들 중에서도 특히, 오프-타임 동안 올바른 결정을 내리는 데 부적절한 제어 안정성 또는 불충분한 시간을 초래할 위험이 있는 오프-타임이 최소값 아래로 떨어지지 않아야 한다.

개선된 전자 회로 또는 방법은 일반적으로 일정하게 유지되는 온-타임 및 가변적인 오프-타임으로 스위칭 온 및 오프되는 전력 트랜지스터를 포함한다. 상기 오프-타임이 최소 제한 오프-타임보다 큰 임계값 미만인 것으로 검출될 때, 상기 온-타임이 연장된다. 그 다음 상기 전력 트랜지스터는 일정하게 유지되는 상기 연장된 온-타임 및 가변적인 상기 오프-타임으로 스위칭 온 및 오프된다.

일부 실시 예들에서, 상기 오프-타임이 상기 임계값 미만인 것으로 반복적으로 검출될 때, 상기 온-타임은 반복적으로 연장된다. 일부 실시 예들에서, 상기 오프-타임은 상기 최소 제한 오프-타임 이후 미리 결정된 제한 시간 내에 온-타임 시작 신호(상기 온-타임의 시작을 나타내는)가 발생함을 검출함으로써 상기 임계값 미만인 것으로 검출된다. 일부 실시 예들에서, 상기 미리 결정된 제한 시간 이후 제2 미리 결정된 제한 시간 내에 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임은 유지되고, 상기 제2 미리 결정된 제한 시간 이후 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임은 감소된다. 일부 실시 예들에서, 상기 전력 트랜지스터를 스위칭 온 및 오프하는 스위칭 신호(예를 들어, PWM 신호)의 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 임계값 미만임을 검출 시 상기 온-타임은 연장된다. 일부 실시 예들에서, 상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 제2 임계값(상기 제2 임계값은 상기 제1 임계값보다 큼)을 초과함을 검출하는 것에 응답하여 상기 연장된 온-타임은 감소된다.

도 1은 일부 실시 예들에 따라, 펄스 폭 변조(PWM) 신호 연장 기능들을 갖는 전력 변환기의 간략화된 개략도이다.
도 2는 일부 실시 예들에 따라, 도 1에 도시된 전력 변환기의 PWM 신호 연장 기능들의 동작을 도시하는 간략화된 타이밍도들을 도시한다.
도 3은 일부 실시 예들에 따라, 도 1에 도시된 전력 변환기에 사용하기 위한 PWM 제어 및 연장 회로의 간략화된 개략도이다.

도 1은 부하 회로(101)에 전기 전력을 제공하기 위한 것으로서, 온-타임을 일정하게 유지하고 오프-타임을 변화시킴으로써 PWM(펄스 폭 변조) 신호(스위칭 신호)를 생성하는 PWM 연장 회로(102)(즉, PWM 신호 생성기)를 갖는 전력 변환기(100)의 간략화된 개략도를 도시한다. 또한, PWM 제어 및 연장 회로(102)는 PWM 신호의 오프-타임이 허용되는 최소 오프-타임에 가까워질 때, 그러나 오프-타임이 최소 오프-타임에 도달하거나 그 아래로 떨어지기 전에 이의 온-타임을 연장시킴으로써, 오프-타임도 증가될 수 있게 한다. 그에 따라, PWM 제어 및 연장 회로(102)가 PWM 신호의 온-타임을 연장시키는 지점과 허용 가능한 최소 오프-타임 사이에 안전 버퍼가 존재한다. 이러한 특징은 그러한 안전 버퍼를 포함하지 않고, 대신에 오프-타임이 최소 오프-타임에 도달할 때까지 온-타임을 연장시키지 않는 종래 기술 시스템과 구별된다. 본 개시 내용에서의 안전 버퍼는 오프-타임이 의도치 않게 최소 오프-타임에 도달하거나 그 아래로 떨어지는 것을 방지하기 때문에, 다른 잠재적인 문제들 중에서도 특히, 오프-타임 동안 올바른 결정을 내리는 데 부적절한 제어 안정성 또는 불충분한 시간과 관련된 모든 잠재적 문제들이 방지된다.

PWM 제어 및 연장 회로(102)에 더하여, 전력 변환기(100)는 간략화를 위해 도시되지 않은 다른 구성요소들 중에서도 특히, 일반적으로 제어 스위치(103), 동기식 스위치(104), 출력 인덕터(105), 출력 커패시터(106), 구동 회로(107), PWM 비교기(초기 PWM 신호 생성기)(108), 피드백 에러 증폭기(109) 및 전압 램프 신호원(110)을 포함한다. 대안적으로, 일부 실시 예들에서, 구성요소들(102-110)에 대해 여기에 설명된 동일한 기능들을 일반적으로 수행하는 데 상이한 구성요소들 또는 구성요소들의 조합들이 사용될 수도 있다.

일부 실시 예에서, 제어 스위치(103)(즉, 상측 스위치(high-side switch)) 및 동기식 스위치(104)(즉, 하측 스위치(low-side switch))는 소스, 드레인 및 게이트를 갖는 MOSFET(금속-산화물-반도체 전계 효과 트랜지스터) 디바이스들, 이를테면 도시된 바와 같이 NMOS 전력 트랜지스터 디바이스들이다. 제어 스위치(103) 및 동기식 스위치(104)는 입력 노드(Vin)와 접지 사이에 전기적으로 직렬로 연결되며, 제어 스위치(103)의 드레인은 입력 노드(Vin)에 전기적으로 연결되어 입력 전압(Vin)을 수신하고, 동기식 스위치(104)의 소스는 접지에 전기적으로 연결되며, 제어 스위치(103)의 소스는 동기식 스위치(104)의 드레인에 전기적으로 연결된다.

제어 스위치(103) 및 동기식 스위치(104)의 게이트들에는 구동 회로(107)가 전기적으로 연결된다. 그에 따라, 구동 회로(107)는 전력 변환기(100)에 대한 정상(또는 제1) 동작 모드 동안 제어 스위치(103) 및 동기식 스위치(104)를 턴 온 및 오프하는 상측 및 하측 게이트 구동 신호들(각각, HG 및 LG)을 생성하는 임의의 적절한 전자 회로이다. 일반적으로, 동기식 스위치(104)는 제어 스위치(103)가 온일 때 오프이고, 제어 스위치(103)는 동기식 스위치(104)가 턴 온될 때 오프되며, 둘 다 오프일 때 온/오프 전환 시간들 사이에 적절한 데드 타임이 있어 슈트-스루 전류(shoot-through current)를 방지한다. 또한, 동기식 스위치(104)는 일반적으로 출력 인덕터(105)의 전류가 음일 때 턴 온되지 않는다. 제어 스위치(103) 및 동기식 스위치(104)의 교호 온/오프 동작은 제어 스위치(103)의 소스와 동기식 스위치(104)의 드레인 사이에 있는 스위치 또는 페이즈 노드(111)에 스위칭 전류 및 스위칭 전압을 생성한다.

출력 인덕터(105)는 스위치 노드(111)에 전기적으로 연결되는 제1 노드 및 출력 노드(Vout)에 전기적으로 연결되는 제2 노드를 갖는다. 출력 커패시터(106)는 출력 노드(Vout)에 전기적으로 연결되는 제1 노드와 접지에 전기적으로 연결되는 제2 노드를 갖는다. 그에 따라, 스위칭 전류 및 스위칭 전압(스위치 노드(111)에서 생성되는)이 출력 필터(출력 인덕터(105) 및 출력 커패시터(106)를 포함하는)를 통해 인가되어 출력 전압(Vout)(출력 전류 포함)을 생성하여 부하 회로(101)에 전력을 공급하기 위해 입력 노드(Vin)로부터 출력 노드(Vout) 로 제어되는 방식으로 전력을 전달한다.

구동 회로(107)는 펄스 폭 변조(PWM) 제어 및 연장 회로(102)로부터 수신되는 PWM 신호에 따라 상측 및 하측 게이트 구동 신호들(HG 및 LG)을 생성한다. PWM 비교기(108)는 보상기 전압 신호(Vcomp)(PWM 비교기(108)의 양의 입력에서 수신되는) 및 전압 램프 신호(Vramp)(PWM 비교기(108)의 음의 입력에서 수신되는)에 응답하여 초기 PWM 신호 PWM-init을 생성한다. 전압 램프 신호(Vramp)는 전압 램프 신호원(110)에 의해 제공되거나 생성되는 주기적인 신호이다. 보상기 전압 신호(Vcomp)(오차 전압)는 피드백 오차 증폭기(109)에 의해 생성되고 주파수 보상기 또는 주파수 보상 구성요소들(도시되지 않음)에 의해 보상된다.

피드백 오차 증폭기(109)는 피드백 전압 신호(Vfb)(피드백 오차 증폭기(109)의 음의 입력에서 수신되는) 및 제1 기준 전압 신호(Vref1)(피드백 오차 증폭기(109)의 양의 입력에서 수신되는)에 기초하여 보상기 전압 신호(Vcomp)를 생성한다. 피드백 전압 신호(Vfb)는 출력 전압(Vout)이(또는 이에 기초하)거나 출력 전압(Vout)의 전압 레벨을 나타낸다. 예를 들어, 피드백 전압 신호(Vfb)는 전압 분배기(도시되지 않음)에 의해 출력 전압(Vout)으로부터 생성될 수 있다. 기준 전압(Vref1)은 출력 전압(Vout)의 목적하는 전압 레벨이다(또는 이를 나타낸다). 그에 따라, 보상기 전압 신호(Vcomp)는 피드백 오차 증폭기(109)에 의해 생성되어 피드백 전압 신호(Vfb)와 기준 전압 신호(Vref1) 간 차이의 레벨, 그리고 그에 따라, 출력 전압(Vout)과 출력 전압(Vout)의 목적하는 전압 레벨 간 차이의 레벨을 나타낸다. 다시 말해, 피드백 전압 신호(Vfb)의 전압 레벨이 기준 전압 신호(Vref1)와 크게 다르면(즉, 이들 간의 차이가 클수록) 보상기 전압 신호(Vcomp)의 전압 레벨이 커지고; 피드백 전압 신호(Vfb)의 전압 레벨이 기준 전압 신호(Vref1)에 가까울수록(즉, 이들 간의 차이가 작을수록) 보상 전압 신호(Vcomp)의 전압 레벨은 작아진다. 또한, 일부 실시 예에서, 보상기 전압 신호(Vcomp)는 제로 볼트로부터 안정기 또는 오프셋 전압량만큼 오프셋되거나 정규화되고, 전압 램프 신호(Vramp)의 생성은 안정기 전압량을 고려하여 PWM 비교기(108)에 대한 입력들이 제로가 아니도록 하는데, 이는 통상적인 비교기가 제로 볼트 부근에서 적절하게 동작하지 않을 수 있기 때문이다.

PWM 비교기(108)는 보상기 전압 신호(Vcomp)가 전압 램프 신호(Vramp)보다 크거나 높을 때 초기 PWM 신호(PWM-init)를 하이로 어서트(assert)하고 보상기 전압 신호(Vcomp)가 전압 램프 신호(Vramp)보다 작거나 낮을 때 초기 PWM 신호(PWM-init)를 로우로 디-어서트(de-assert)한다. PWM 제어 및 연장 회로(102)는 일반적으로 초기 PWM 신호(PWM-init)를 수신하고 그로부터 초기 PWM 신호(PWM-init)의 각 어서션으로 트리거되는 일정한 온-타임으로 PWM 신호를 생성한다. 오프-타임은 가변적이어서 PWM 신호의 듀티 사이클을 변화시키며, 이에 의해 출력 전압(Vout)을 조절한다. PWM 제어 및 연장 회로(102)가 일반적으로 PWM 신호의 오프-타임이 최소 제한 오프-타임보다 큰 제1 임계값 미만임을 검출할 때(즉, 안전 버퍼에 따라), PWM 제어 및 연장 회로(102)는 일반적으로 PWM 신호의 온-타임을 연장시키거나, 또는 증가시킨다. 달리 말하면, PWM 신호의 듀티 사이클이 최대값에 가까워질 때(그러나 그것이 최대값에 도달하기 전에), PWM 제어 및 연장 회로(102)는 PWM 신호의 온-타임을 연장함으로써, 듀티 사이클이 연장되지 않은 PWM 신호로 가능했던 것보다 훨씬 더 많이 증가할 수 있게 한다. (대안적으로, PWM 제어 및 연장 회로(102)는 오프-타임이 하한에 가까워지거나, 듀티 사이클이 상한에 가까워지거나, 주기가 하한에 가까워지거나, 입력 전압(Vin)과 출력 전압(Vout) 간 차이(Vin-Vout)가 하한에 가까워질 때 PWM 신호의 온-타임을 연장시킨다.) 그에 따라, 듀티 사이클 능력이 클수록 오프-타임 동안 올바른 결정을 내리는 데 적절한 제어 안정성 및 충분한 시간을 계속해서 유지하면서, 전력 변환기(100)가 더 높은 최대 전압 레벨에서 출력 전압(Vout)을 생성할 수 있다. 또한, PWM 제어 및 연장 회로(102)가 일반적으로 PWM 신호의 오프-타임이 제2 임계값(제1 임계값보다 큰)을 초과함을 검출할 때, PWM 제어 및 연장 회로(102)는 일반적으로 PWM 신호의 온-타임의 연장을 감소시킨다. 달리 말하면, PWM 신호의 듀티 사이클이 그것의 최대값보다 충분히 낮을 때, PWM 제어 및 연장 회로(102)는 PWM 신호의 온-타임의 연장을 감소시킴으로써, 듀티 사이클이 전력 변환기(100)의 정상적인 동작을 반영할 수 있게 한다. 뿐만 아니라, PWM 제어 및 연장 회로(102)의 동작은 일반적으로 보상기 전압 신호(Vcomp)가 포화되는 것을 방지한다.

뿐만 아니라, 일부 실시 예에서는, PWM 신호의 온-타임 연장의 증가 및 감소 양자가 정상 또는 최소 온-타임과 최대 연장된 온-타임 간의 점진적인 업/다운 단계들로 이루어진다. 또한, 제어를 유지하고 소음을 완화하기 위해서도, 점진적인 업/다운 단계들을 상대적으로 작게 만든다. 예를 들어, 최대 연장 온-타임이 정상 온-타임보다 40% 더 크고 온-타임이 정상 값과 최대 연장된 값 사이에 8개의 가능한 값들을 갖는 것이 목적으로 한다면, 온-타임은 정상(제1) 값으로부터 최대 연장된(제8) 값까지 7개의 점진적인 단계들로 증가 또는 감소될 수 있다. 이러한 예에서 점진적인 단계들의 크기가 동일하다면, 각 단계는 온-타임을 그것의 원래 정상 값의 약 5.7%씩 증가시키거나 감소시킨다. 최대 연장된 온-타임의 값 및 증분 수에 대한 다른 예들도 애플리케이션에 따라 적절하다. 뿐만 아니라, 각 점진적인 단계는 목적하거나 요구되는 바에 따라 동일한 크기이거나 상이한 크기들일 수 있다.

일부 실시 예들에서, 그것의 주기의 하이 레벨 부분(즉, 온-타임) 동안, PWM 신호는 일반적으로 구동 회로(107)가 상측 게이트 구동 신호를 HG로 어서트하게 하여 제어 스위치(103)를 턴 온 또는 활성화시키고 하측 게이트 구동 신호를 LG로 디-어서트하게 하여 동기식 스위치(104)를 턴 오프 또는 비활성화시킨다. 활성화된 제어 스위치(103)(및 비활성화된 동기식 스위치(104))는 일반적으로 스위칭 전류 및 스위칭 전압(스위치 노드(111)에서 생성되는)의 레벨을 증가시키며, 이는 최종적으로 출력 전압(Vout)의 레벨을 증가시킨다. 한편, 그것의 주기의 로우 레벨 부분(즉, 오프-타임) 동안, PWM 신호는 일반적으로 구동 회로(107)가 상측 게이트 구동 신호를 HG로 디-어서트하게 하여 제어 스위치(103)를 턴 오프 또는 비활성화시키고 하측 게이트 구동 신호를 LG로 어서트하게 하여 동기식 스위치(104)를 턴 온 또는 활성화시킨다. 활성화된 동기식 스위치(104)(및 비활성화된 제어 스위치(103))는 최종적으로 스위칭 전류 및 스위칭 전압(스위치 노드(111)에서 생성되는)의 레벨을 감소시키며, 이는 출력 전압(Vout)의 레벨을 감소시킨다.

그에 따라, 전력 변환기(100)에 대한 정상 동작 모드 동안, 출력 전압(Vout)의 전압 레벨이 목적하는 전압 레벨보다 더 크거나 더 높은 레벨로 증가할 때, 피드백 전압 신호(Vfb)와 기준 전압 신호(Vref1) 간 차이는 감소한다. 그 다음 보상기 전압 신호(Vcomp)의 전압 레벨이 감소하므로, 보상기 전압 신호(Vcomp)가 전압 램프 신호(Vramp)보다 높은 시간량이 감소하고 PWM 신호의 듀티 사이클이 감소한다. PWM 신호의 듀티 사이클이 감소하면 HG의 상측 게이트 드라이브 신호의 오프-타임의 지속 시간이 길어지고 LG의 하측 게이트 드라이브 신호의 온-타임의 지속 시간이 길어지므로, 제어 스위치(103)가 전체 시간 중 보다 더 짧은 시간량 동안 턴 온되게 되고, 동기식 스위치(104)는 보다 더 긴 시간량 동안 턴 온되게 된다. 제어 스위치(103)의 오프-타임이 길어지면(그리고 동기식 스위치(104)의 온-타임이 길어지면) 출력 전압(Vout)의 전압 레벨은 목적하는 전압 레벨로 다시 감소된다. 그에 따라, 출력 전압(Vout)이 목적하는 전압 레벨보다 높을 때, 보상기 전압 신호(Vcomp)의 전압 레벨이 감소하면 출력 전압(Vout)의 전압 레벨이 목적하는 전압 레벨로 다시 감소된다.

또한, 전력 변환기(100)에 대한 정상 동작 모드 동안, 출력 전압(Vout)의 전압 레벨이 목적하는 전압 레벨보다 더 작거나 더 낮은 레벨로 감소할 때, 피드백 전압 신호(Vfb)와 기준 전압 신호(Vref1) 간 차이는 증가한다. 그 다음 보상기 전압 신호(Vcomp)의 전압 레벨이 증가하므로, 보상기 전압 신호(Vcomp)가 전압 램프 신호(Vramp)보다 높은 시간량이 증가하고 PWM 신호의 듀티 사이클이 증가한다. PWM 신호의 듀티 사이클이 증가하면 HG의 상측 게이트 드라이브 신호의 오프-타임의 지속 시간이 짧아지고 LG의 하측 게이트 드라이브 신호의 온-타임의 지속 시간이 짧아지므로, 제어 스위치(103)가 전체 시간 중 보다 더 긴 시간량 동안 턴 온되게 되고, 동기식 스위치(104)는 보다 더 짧은 시간량 동안 턴 온되게 된다. 제어 스위치(103)의 오프-타임이 짧아지면(그리고 동기식 스위치(104)의 온-타임이 짧아지면) 출력 전압(Vout)의 전압 레벨은 목적하는 전압 레벨로 다시 증가된다. 그에 따라, 출력 전압(Vout)이 목적하는 전압 레벨보다 낮을 때, 보상기 전압 신호(Vcomp)의 전압 레벨이 증가하면 출력 전압(Vout)의 전압 레벨이 목적하는 전압 레벨로 다시 증가된다.

PWM 신호의 생성은 일반적으로 일정한 온-타임 기술들을 사용하여 수행되므로, 임의의 소정의 시간에 부하 회로(101)가 요구하는 전력 및 전압 레벨에 적절한 듀티 사이클로 PWM 신호를 생성하기 위해 오프-타임이 변경된다. PWM 제어 및 연장 회로(102)에 의해 온-타임이 연장될 때, PWM 신호는 여전히 일정한 온-타임 기술들을 사용하여 생성되지만, 연장된 온-타임을 갖는다. 이러한 방식으로, 온-타임을 연장하면 오프-타임이 정상적인 일정한 온-타임 작동 기술들에 의해 연장될 수 있으므로, 듀티 사이클은 온-타임을 연장한 직후 그 직전과 거의 동일하게 유지될 것이다 . 그에 따라, 출력 전압(Vout)의 전압 레벨 또한 온-타임을 연장한 직후 그 직전과 거의 동일하게 유지된다. 그러나, 결과적으로 오프-타임이 연장되면 오프-타임이 다시 감소되어, 듀티 사이클 및 출력 전압(Vout)이 온-타임을 연장하기 전 가능했던 것보다 더 높은 레벨들로 증가될 수 있다. 따라서, 온-타임의 연장은 부하 회로(101)의 동작 동안 요구될 수 있는 바에 따라, 출력 전압(Vout) 생성의 유연성을 높일 수 있다.

PWM 제어 및 연장 회로(102)의 예시적인 동작은 도 2에 도시된 간략화된 예시적인 타이밍도들에 의해 도시된다. 타이밍도들(201)은 일반적으로 온-타임의 연장을 증가시킬 필요 없이 감소시킬 수 있을 때 정상 동작 동안 PWM 제어 및 연장 회로(102)의 동작을 도시한다. 타이밍도들(202)은 일반적으로 온-타임의 연장을 증가시킬 필요가 없을 때 PWM 제어 및 연장 회로(102)의 동작을 도시한다. 타이밍도들(203)은 일반적으로 온-타임의 연장을 증가 또는 감소시킬 필요가 없을 때 PWM 제어 및 연장 회로(102)의 동작을 도시한다. 설명 및 예시를 위해, 타이밍도들은 PWM 제어 및 연장 회로(102) 내에서 명명된 신호들(또는 명명된 신호들에 기초하는 대안적인 신호들)의 이상적 버전들을 나타낼 수 있다. 또한, 타이밍도들에서 상승 및 하강 에지들, 하이 및 로우 신호들, 및 로직 1 및 로직 0 값들의 도시 및 설명은 일부 신호들에 대해 일부 실시 예들에서 반전될 수 있는 것으로 이해된다.

타이밍도들(201)은 초기 PWM 신호(PWM-init), PWM 신호, 최소 오프-타임 신호(Toffmin), 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)를 포함한다. 초기 PWM 신호(PWM-init) 및 PWM 신호의 주기는 치수 화살표(204)에 의해 도시된다. PWM 신호의 상승 에지는 도시된 주기의 시작 또는 종료 시 초기 PWM 신호(PWM-init)의 상승 에지에 의해 트리거된다. 초기 PWM 신호(PWM-init)는 상술한 바와 같이 PWM 비교기(108)의 동작에 따라 그것의 하강 에지에서 리셋된다. PWM 신호는 후술될 바와 같이 PWM 제어 및 연장 회로(102)에 의해 제공되는 일정한 온-타임에 의해 제어됨에 따라 그것의 하강 에지에서 리셋되고, 최소 오프-타임 신호(Toffmin)의 상승 에지를 트리거한다. 또한, 치수 화살표(205)에 의해 도시된 바와 같은 최소 오프-타임 신호(Toffmin)의 지속 시간은 PWM 신호에 대해 허용 가능한 최소 오프-타임을 나타낸다. 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)는 PWM 신호의 온-타임 연장을 증가 또는 감소 또는 일정하게 유지시킬 때를 검출하는 데 사용된다.

타이밍도들(201)에서, PWM 신호의 오프-타임은 치수 화살표(206)에 의해 도시된 바와 같이, 최소 오프-타임 신호(Toffmin)보다 커서 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk) 양자의 상승 에지들 이후 오프-타임의 종료가 일어나게 된다. 대안적으로는, 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)의 종료 이후에 다음 온-타임의 시작을 나타내는 신호가 발생한다. 이러한 상황에서, PWM 신호의 온-타임은 연장될 필요가 없으므로, PWM 제어 및 연장 회로(102)는 온-타임을 연장하지 않는다. 한편, 이러한 상황에서 현재 온-타임이 이미 연장된 경우, 온-타임 연장이 감소될 수 있으므로, PWM 제어 및 연장 회로(102)는 온-타임의 연장을 하나의 점진적인 단계씩 감소시킨다. 온-타임은 정상 또는 최소 온-타임보다 짧게 감소되지 않는다. 일부 실시 예에서, PWM 제어 및 연장 회로(102)는 온-타임 연장을 이러한 상황이 발견될 때 또는 주기마다 하나의 점진적인 단계씩 감소시킨다. 대안적으로, PWM 제어 및 연장 회로(102)는 온-타임 연장을 감소시키기 전 이러한 상황이 반복되는 미리 결정된 시간량 또는 미리 결정된 수의 연속 기간들 동안 대기함으로써, PWM 신호가 안정되도록 하며, 그에 따라 PWM 제어 및 연장 회로(102)는 그렇게 할 필요가 불확실할지도 모를 때 온-타임 연장을 감소시키지 않게 된다.

타이밍도들(202)은 다시 초기 PWM 신호(PWM-init), PWM 신호, 최소 오프-타임 신호(Toffmin), 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)를 포함한다. 타이밍도들(202)에서, PWM 신호의 오프-타임은 치수 화살표(207)에 의해 도시된 바와 같이, 카운트-업 클록 신호(CTUP-clk)의 지속 시간보다 짧아서 최소 오프-타임 신호(Toffmin)의 종료(즉, 하강 에지) 이후 카운트-업 클록 신호(CTUP-clk)의 종료(즉, 상승 에지) 이전 오프-타임의 종료가 일어나게 된다. 대안적으로는, 카운트-업 클록 신호(CTUP-clk)의 종료 이전에 다음 온-타임의 시작을 나타내는 신호가 발생한다. 그에 따라, 카운트-업 클록 신호(CTUP-clk)의 상승 에지는 치수 화살표들(208)에 의해 나타나는 바와 같이, 최소 제한 오프-타임보다 큰 제1 임계값을 나타낸다(즉, 안전 버퍼에 따라) . 이러한 상황에서, PWM 제어 및 연장 회로(102)는 PWM 신호의 온-타임을 하나의 점진적인 단계씩 연장시킨다. 온-타임은 최대 연장된 온-타임보다 길게 증가되지 않는다. 일부 실시 예에서, PWM 제어 및 연장 회로(102)는 온-타임 연장을 이러한 상황이 발견될 때 또는 주기마다 하나의 점진적인 단계씩 증가시킨다. 대안적으로, PWM 제어 및 연장 회로(102)는 온-타임 연장을 증가시키기 전 이러한 상황이 반복되는 미리 결정된 시간량 또는 미리 결정된 수의 연속 기간들 동안 대기함으로써, PWM 신호가 안정되도록 하며, 그에 따라 PWM 제어 및 연장 회로(102)는 그렇게 할 필요가 불확실할지도 모를 때 온-타임 연장을 증가시키지 않게 된다. (이러한 미리 결정된 시간량 또는 미리 결정된 연속 주기 수는 아래의 예에서 제시될 바와 같이 상술된 것과 동일할 수도 있고, 상술된 것보다 크거나 적을 수도 있다.) 또한, 카운트-업 클록 신호(CTUP-clk)의 상승 에지에 의해 표현되는 제1 임계값이 최소 오프-타임 신호(Toffmin)의 종료에 의해 표현되는 최소 제한 오프-타임보다 크기 때문에, PWM 제어 및 연장 회로(102)는 PWM 신호의 오프-타임이 잠재적으로 최소 오프-타임 아래로 떨어질 수 있기 전에 그것의 온-타임을 연장시키기 시작함으로써, 다른 잠재적인 문제들 중에서도 특히, 오프-타임 동안 올바른 결정을 내리는 데 부적절한 제어 안정성 또는 불충분한 시간과 관련된 모든 잠재적 문제들을 방지한다. 일부 실시 예들에서, 최소 오프-타임 신호(Toffmin)의 하강 에지와 카운트-업 클록 신호(CTUP-clk)의 상승 에지(즉, 안전 버퍼의 길이) 간의 차이는 치수 화살표들(208)로 나타나는 바와 같이, 약 5ns 내지 약 20ns이며, 이는 프로그래밍 가능할 수 있다.

타이밍도들(203)은 다시 초기 PWM 신호(PWM-init), PWM 신호, 최소 오프-타임 신호(Toffmin), 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)를 포함한다. 타이밍도들(203)에서, PWM 신호의 오프-타임은 치수 화살표(209)에 의해 도시된 바와 같이, 카운트-업 클록 신호(CTUP-clk)의 지속 시간보다 길고 카운트-다운 클록 신호(CTDN-clk)의 지속 시간보다 짧아서 카운트-업 클록 신호(CTUP-clk)의 종료(즉, 하강 에지) 이후 카운트-다운 클록 신호(CTDN-clk)의 종료(즉, 상승 에지) 이전 오프-타임의 종료가 일어나게 된다. 대안적으로는, 카운트-업 클록 신호(CTUP-clk)의 종료 이후 카운트-다운 클록 신호(CTDN-clk)의 종료 이전에 다음 온-타임의 시작을 나타내는 신호가 발생한다. 그에 따라, 카운트-다운 클록 신호(CTDN-clk)의 상승 에지는 치수 화살표들(210)에 의해 나타나는 바와 같이, 제1 임계값보다 큰 제2 임계값을 나타낸다. 이러한 상황에서, PWM 신호의 온-타임은 증가되거나 감소될 필요가 없으므로, PWM 제어 및 연장 회로(102)는 PWM 신호의 온-타임 연장을 변경하지 않는다. 제1 임계값에 더한 제2 임계값의 사용은 PWM 제어 및 연장 회로(102)가 온-타임 연장을 증가시키거나 감소시킬 지점들 사이의 약간의 히스테리시스를 제공한다. 일부 실시 예에서, 카운트-업 클록 신호(CTUP-clk)의 상승 에지와 카운트-다운 클록 신호(CTDN-clk)의 상승 에지 간의 차이는 치수 화살표들(210)에 의해 나타나는 바와 같이, 약 5ns이다.

PWM 제어 및 연장 회로(102)에 대한 간략화된 예시적인 회로가 도 3에 도시되어있다. 이러한 예에서, PWM 제어 및 연장 회로(102)는 일반적으로 간략화를 위해 도시되지 않은 다른 구성요소들 중에서 특히, D 플립플롭들(301-304), 로직 게이트(305), 카운트-오케이 로직(306), 주기 카운터(307), 카운트 클록 생성기(308), 고속-카운트 로직(309), 업/다운 카운터(310), 커패시터들(311-314), 스위치들(315-318), 전류원(319), 비교기(320) 및 SR 플립플롭(321)을 포함한다. 대안적으로, 일부 실시 예들에서, 구성요소들(301-321)에 대해 여기에 설명된 동일한 기능들을 일반적으로 수행하는 데 상이한 구성요소들 또는 구성요소들의 조합들이 사용될 수도 있다.

D 플립플롭들(301 및 302) 및 로직 게이트(305)는 PWM 신호, 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)에 응답하여 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)를 생성한다. D 플립플롭(301)은 D 입력에서 PWM 신호를 수신하고, 클록 입력에서 카운트-업 클록 신호(CTUP-clk)를 수신하며, Q 출력에서 카운트-업 신호(CTUP)를 출력한다. 이러한 구성에서, D 플립플롭(301)은 카운트-업 클록 신호(CTUP-clk)가 하이로 가며 PWM 신호가 이미 하이일 때 카운트-업 신호(CTUP)를 어서트(그리고 그렇지 않으면 카운트-업 신호(CTUP)를 디-어서트)함으로써, 예시적인 타이밍도들(202)에서 발생하는 바와 같이, PWM 신호의 온-타임이 가능하다면 연장되어야 할 수 있음을 나타낸다. 그에 따라, D 플립플롭(301)은 PWM 신호의 오프-타임이 최소 제한 오프-타임보다 큰 제1 임계값 미만일 때를 검출한다. (제1 임계값은 카운트-업 클록 신호(CTUP-clk)가 하이로 가는 것에 의해 나타난다.) 로직 게이트(305)(예를 들어, NOR 게이트)는 그것의 입력들에서 PWM 신호 및 카운트-업 신호(CTUP)를 수신하고 입력들이 둘 다 로우일 때 하이를 출력한다. D 플립플롭(302)은 D 입력에서 로직 게이트(305)의 출력을 수신하고, 클록 입력에서 카운트-다운 클록 신호(CTDN-clk)를 수신하며, Q 출력에서 카운트-다운 신호(CTDN)를 출력한다. 로직 게이트(305)를 갖는 이러한 구성에서, D 플립플롭(302)은 카운트-다운 클록 신호(CTDN-clk)가 하이로 가며 로직 게이트(305)의 출력이 이미 하이일 때 카운트-다운 신호(CTDN)를 어서트(그리고 그렇지 않으면 카운트-다운 신호(CTDN)를 디-어서트)함으로써, 예시적인 타이밍도들(201)에서 발생하는 바와 같이, PWM 신호의 온-타임의 연장이 가능하다면 감소되어야 할 수 있음을 나타낸다. 그에 따라, D 플립플롭(302)은 오프-타임이 제1 임계값보다 큰 제2 임계값을 초과할 때를 검출한다. (제2 임계값은 카운트-다운 클록 신호(CTDN-clk)가 하이로 가는 것에 의해 표기된다.)

또한, D 플립플롭(303)은 D 입력에서 카운트-업 신호(CTUP)를 수신하고, 클록 입력에서 최소 오프-타임 신호(Toffmin)를 수신하며, Q 출력에서 이전 카운트-업 신호(CTUP-P)를 출력 또는 어서트한다. 또한, D 플립플롭(304)은 D 입력에서 카운트-다운 신호(CTDN)를 수신하고, 클록 입력에서 최소 오프-타임 신호(Toffmin)를 수신하며, Q 출력에서 이전 카운트-다운 신호(CTDN-P)를 출력 또는 어서트한다. 그에 따라, 카운트-업 클록 신호(CTUP-clk) 및 카운트-다운 클록 신호(CTDN-clk)의 상승 에지들 이전에 최소 오프-타임 신호(Toffmin)가 발생하므로, D 플립플롭들(303 및 304)은 현재 주기에서 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)가 변경될 수 있기 전에 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)의 이전-주기 값들(즉, 어서트되거나 디-어서트된)을 각각, 이전 카운트-업 신호(CTUP-P) 및 이전 카운트-다운 신호(CTDN-P)로서 래칭한다. 그에 따라, 카운트-업 신호(CTUP)는 PWM 신호의 현재 주기에 대한 현재 카운트-업 신호이고, 이전 카운트-업 신호(CTUP-P)는 PWM 신호의 직전 주기에 대한 이전 카운트-업 신호이며, 카운트-다운 신호(CTDN)는 PWM 신호의 현재 주기에 대한 현재 카운트-다운 신호이며, 이전 카운트-다운 신호(CTDN-P)는 PWM 신호의 직전 주기에 대한 이전 카운트-다운 신호이다.

카운트-오케이 로직(306)은 카운트-업 신호(CTUP), 이전 카운트-업 신호(CTUP-P), 카운트-다운 신호(CTDN) 및 이전 카운트-다운 신호(CTDN-P)를 수신한다. (일부 실시 예들에서, 카운트-오케이 로직(306)은 또한 후술될 바와 같이 고속-카운트 신호(CT-고속)를 선택적으로 수신한다.) 카운트-업 신호(CTUP) 및 이전 카운트-업 신호(CTUP-P)가 둘 다 어서트되는 것에 응답하여, 또는 카운트-다운 신호(CTDN) 및 이전 카운트-다운 신호(CTDN-P)가 둘 다 어서트되는 것에 응답하여, 카운트-오케이 로직(306)은 그것의 출력에 카운트-오케이 신호(CT-OK)를 출력 또는 어서트한다. 한편, 이전 주기 이후 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)가 변했을 때 (카운트-업 신호(CTUP)가 이전 카운트-업 신호(CTUP-P)와 상이한 것 또는 카운트-다운 신호(CTDN)가 이전 카운트-다운 신호(CTDN-P)와 상이한 것에 의해 나타나는 바에 따라), 카운트-오케이 로직(306)은 그것의 출력에서 카운트-오케이 신호(CT-OK)를 디-어서트한다. 또한, 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)가 둘 다 어서트될 때(타이밍도들(203)에 의해 도시된 포화를 나타냄), 카운트-오케이 로직(306)은 그것의 출력에서 카운트-오케이 신호(CT-OK)를 디-어서트한다.

주기 카운터(307)는 카운트-오케이 신호(CT-OK) 및 최소 오프-타임 신호(Toffmin)를 수신하고 그것을 이용하여 그것의 출력으로서 주기-카운트(CT-주기)를 생성한다. 카운트-오케이 신호(CT-OK)가 어서트되는 한(즉, 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)가 이전 주기로부터 변하지 않는 한), 주기 카운터(307)는 최소 오프-타임 신호(Toffmin)의 어서션에 의해 나타나는 각 주기마다 그것의 출력 카운트를 증분시킨다. 이러한 방식으로, 주기 카운터(307)는 최대 카운트 값까지 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)가 이전 주기로부터 변하지 않는 연속 주기들의 수를 카운트한다. 주기 카운터(307)는 주기들의 카운트를 주기-카운트(CT-주기)로서 출력한다. 주기 카운터(307)는 특정 애플리케이션의 요건들에 따라, 적절한 임의의 연속 주기 수를 카운트하기 위해 주기-카운트(CT-주기)에 적절한 임의의 수의 카운트 비트들을 생성한다. 그에 따라, 최대 카운트 값은 미리 결정된 연속 주기 수를 나타낸다 또한, 카운트-오케이 신호(CT-OK)가 디-어서트될 때, (카운트-업 신호(CTUP) 및/또는 카운트-다운 신호(CTDN)가 이전 주기로부터 변하였음을 또는 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN) 둘 다가 디-어서트됨을 나타냄), 주기 카운터(307)는 그것의 카운트는 시작, 예를 들어, 제로로 리셋한다. 또한, 주기 카운터(307)는 주기-카운트(CT-주기)가 그것의 최대 카운트 값(즉, 카운트-업 신호(CTUP) 및/또는 카운트-다운 신호(CTDN)가 변하지 않는 미리 결정된 연속 주기 수)에 도달하는 주기에 후속하여 그것의 카운트를 주기에서의 시작으로 리셋한다.

클록 카운트 생성기(308)는 주기-카운트(CT-주기)를 수신하고 클록 카운트 신호(CT-clk)를 생성한다. (일부 실시 예들에서, 카운트 클록 생성기(308)는 또한 후술될 바와 같이 고속-카운트 신호(CT-고속)를 선택적으로 수신한다.) 주기 카운터(307)로부터의 주기-카운트(CT-주기)가 그것의 최대 카운트 값(미리 결정된 연속 주기 수의)에 도달하는 것에 응답하여, 클록 카운트 생성기(308)는 예를 들어, 주기의 절반 동안, 클록 카운트 신호(CT-clk)를 어서트한다. 다시 말해, 클록 카운트 생성기(308)는 주기 카운터(307)의 출력이 그것의 최대 카운트 값에 도달할 때를 검출하고 그에 응답하여 클록 카운트 신호(CT-clk)를 출력 또는 어서트한다. 그렇지 않으면, 클록 카운트 생성기(308)는 클록 카운트 신호(CT-clk)를 디-어서트되는 것으로 유지시킨다. 이러한 방식으로, 클록 카운트 생성기(308)는 카운트-업 신호(CTUP) 및/또는 카운트-다운 신호(CTDN)가 미리 결정된 수의 연속 주기들 전반에 걸쳐 그것들의 값들을 유지할 때마다 클록 카운트 신호(CT-clk)를 어서트한다, 즉, D 플립플롭(301 또는 302)은 미리 결정된 수의 연속 주기들 동안 카운트 업 또는 카운트 다운한다. 일부 실시 예들에서, 미리 결정된 연속 주기 수는 8 또는 9 주기들이다. 일부 실시 예들에서, 구성요소들(301-308) 및 클록 카운트 신호(CT-clk)의 동작들은 단지 오프-타임이 PWM 신호의 적어도 2-9 연속 주기들 동안 제1 임계값(카운트-업 신호(CTUP)에 의해 나타나는) 미만인 것으로 검출될 때 발생하는 PWM 신호의 온-타임 연장을 증가시킨다. 유사하게, 구성요소들(301-308) 및 클록 카운트 신호(CT-clk)의 동작들은 단지 오프-타임이 PWM 신호의 적어도 2-9 연속 주기들 동안 제2 임계값(카운트-다운 신호(CTDN)에 의해 나타나는)을 초과하는 것으로 검출될 때 발생하는 PWM 신호의 온-타임 연장을 감소시킨다.

업/다운 카운터(310)는 클록 카운트 신호(CT-clk) 및 카운트-업 신호(CTUP)를 수신하고 그것의 출력으로서 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 생성한다. 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값은 후술될 바와 같이, PWM 신호의 온-타임의 연장을 설정하는 데 사용된다. 도시된 예에서, 업/다운 카운터(310)는 3-비트 카운터이며, 이는 여덟 개의 온-타임 연장 상태들, 예를 들어, 연장되지 않은 정상 또는 최소 온-타임 및 일곱 개의 점진적인 연장된 온-타임들을 가능하게 한다. 그러나, 업/다운 카운터(310)에 의해 임의의 적절한 수의 연장 증분들 또는 상태들에 적절한 임의의 수의 비트들이 생성될 수 있다. 카운트-업 신호(CTUP)가 또한 어서트될 때 클록 카운트 신호(CT-clk)의 각 어서션은 카운트-업 신호(CTUP)가 미리 결정된 수의 연속 주기들 동안 어서트되게 유지되었다는, 즉, 주기 카운터(307)의 출력이 그것의 최대 카운트 값에 도달했다는 표시이다. 그에 따라, 카운트-업 신호(CTUP)가 또한 어서트되고 업/다운 카운터(310)가 그것의 최대값에 도달하지 않았을 때 클록 카운트 신호(CT-clk)의 각 어서션마다, 즉, 주기 카운터(307)의 출력이 그것의 최대 카운트 값에 도달하는 것에 응답하여, 업/다운 카운터(310)는 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 증분 또는 증가시킨다. 한편, 카운트-업 신호(CTUP)가 디-어서트될 때 클록 카운트 신호(CT-clk)의 각 어서션은 카운트-다운 신호(CTDN)가 미리 결정된 수의 연속 주기들 동안 어서트되게 유지되었다는 표시이다. 그에 따라, 카운트-업 신호(CTUP)가 디-어서트되고 업/다운 카운터(310)가 그것의 최소값에 도달하지 않았을 때 클록 카운트 신호(CT-clk)의 각 어서션마다, 업/다운 카운터(310)는 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 감분 또는 감소시킨다. 카운트-업 신호(CTUP)의 디-어서션은 이러한 방식으로 사용될 수 있는데, 예시적인 구현은 카운트-다운 신호(CTDN)가 어서트될 때 카운트-업 신호(CTUP)가 디-어서트되도록 하기 때문이나; 다만, 대안적인 실시 예들에서, 업/다운 카운터(310)는 또한 카운트-다운 신호(CTDN)를 수신할 수 있고, 그렇게 함으로써, 클록 카운트 신호(CT-clk)의 각 어서션마다 카운트-다운 신호(CTDN)가 어서트될 때 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 감분 또는 감소시킬 수 있다. 이러한 방식으로, 구성요소들(301-308)의 상술된 동작을 고려해볼 때, 미리 결정된 수의 연속 주기들 동안 타이밍도들(202)에 의해 도시된 상황이 발생(즉, PWM 제어 및 연장 회로(102)의 구성요소들(301-308)이 PWM 신호의 오프-타임이 최소 제한 오프-타임보다 큰 제1 임계값 미만임을 검출)할 때마다, 업/다운 카운터(310)는 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 최대 카운트 값까지 위로 증가 또는 증분시킬 것이다. 마찬가지로, 미리 결정된 수의 연속 주기들 동안 타이밍도들(201)에 의해 도시된 상황이 발생(즉, PWM 제어 및 연장 회로(102)의 구성요소들(301-308)이 PWM 신호의 오프-타임이 제1 임계값보다 큰 제2 임계값을 초과함을 검출)할 때마다, 업/다운 카운터(310)는 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 최소 카운트 값, 예를 들어, 제로까지 아래로 감소 또는 감분시킬 것이다. 또한, 타이밍도들(203)에 의해 도시된 상황이 발생(즉, PWM 제어 및 연장 회로(102)의 구성요소들(301-308)이 PWM 신호의 오프-타임이 제1 임계값 초과 제2 임계값 미만임을 검출)할 때마다, 업/다운 카운터(310)는 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 변경하지 않는다. 그에 따라, 일부 실시 예들에서, 구성요소들(301-308)은 PWM 신호의 오프-타임이 1) 제1 임계값 미만임을, 2) 제1 임계값 초과 제2 임계값 미만임을, 또는 3) 제2 임계값 초과임을 검출하는 오프-타임 검출 회로를 형성한다.

일부 실시 예들에서, 업/다운 카운터(310)는 또한 고속-카운트 신호(CT-고속), 불연속 도전 모드(DCM, discontinuous conduction mode) 신호, 및 과전류 보호(OCP, over current protection) 신호를 선택적으로 수신한다.

DCM 신호는 통상적인 방식으로 생성되고 전력 변환기(100)가 DCM 동작에 진입해야 함을 나타낸다. 일부 실시 예들에서, 전력 변환기(100)는 온-타임이 이미 연장되는 경우 DCM 동작에 진입하지 않을 것이며, 그렇게 함으로써, 연속 도전 모드(CCM, continuous conduction mode)와 DCM 동작 사이에서 왕복하여 스위칭될(즉, CCM/DCM 채터) 임의의 위험을 완화시킬 것이다. 그러나, 일부 실시 예들에서, DCM 신호는 업/다운 카운터(310)가 모든 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)을 하이 값으로 설정하게 하며, 그에 따라 전력 변환기(100)는 DCM 신호가 어서트되는 한 또는 DCM 동작 동안 최대 연장된 온-타임으로 동작하게 된다. DCM 동작으로부터의 종료(즉, DCM 신호의 디-어서션) 시, 온-타임 연장(즉, 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값)은 상술되 바와 같이 구성요소들(301-308)의 동작에 따라 단계적으로 낮아질 것이다(적절하다면). DCM으로부터 CCM으로 나갈 때, 온-타임 연장을 즉각적으로 전체를 감소시키는 대신 단계적으로 낮추면 DCM으로부터 CCM으로 부드럽게 전환할 수 있다.

OCP 신호는 통상적인 방식으로 트리거되고 전력 변환기(100)가 잠재적인 과전류 상황에 직면했음을 나타낸다. 일부 실시 예들에서, OCP 신호는 업/다운 카운터(310)가 그것의 현재 상태를 유지하게한다, 즉, OCP 신호가 어서트되는 한 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값은 변경되지 않는다 . 또한, 일부 실시 예에서, OCP 신호는 또한 주기 카운터(307)가 그것의 주기-카운트(CT-주기)를 리셋하도록 주기 카운터(307)에 제공된다.

고속-카운트 로직(309)은 온-타임 연장을 급격하게 증가시키는 것이 바람직한 상황을 검출하는 임의의 적절한 로직 회로를 나타낸다. 고속 카운트 로직(309)은 그러한 상황이 검출될 때 고속-카운트 신호(CT-고속)를 어서트하고 그렇지 않으면 고속-카운트 신호(CT-고속)를 디-어서트한다. 예를 들어, 일부 실시 예에서, 고속-카운트 로직(309)은 초기 PWM 신호(PWM-init), 카운트-업 신호(CTUP) 및 최소 오프-타임 신호(Toffmin)를 수신하고 최소 오프-타임 신호(Toffmin)가 로우로 가거나 디-어서트될 때 초기 PWM 신호(PWM-init) 및 카운트-업 신호(CTUP)가 어서트될 때 고속-카운트 신호(CT-고속)를 생성한다. 이러한 방식으로, 고속-카운트 로직(309)은 구성요소들(301-308 및 310)에 대해 상술된 동작에 의해 온-타임이 이미 적어도 하나의 증분만큼 연장되었을 때 전체 기간 동안 초기 PWM 신호(PWM-init)가 어서트된 상태 또는 로직 하이로 유지될 때 고속-카운트 신호(CT-고속)를 어서트한다. 고속 카운트 신호(CT-고속)의 다음의 예시 사용들 각각은 선택적인 것으로 여겨질 수 있다. 도 3에 도시된 예에서, 고속-카운트 신호(CT-고속)는 카운트-오케이 로직(306), 카운트 클록 생성기(308) 및 업/다운 카운터(310)에 의해 수신된다. 대안적인 실시 예들에서는, 이러한 구성요소들(306, 308 및 310) 중 전부가 아닌 하나 이상이 고속-카운트 신호(CT-고속)를 수신한다. 고속-카운트 신호(CT-고속)를 수신하는 이러한 구성요소들(306, 308 및 310) 각각에 대해, 고속-카운트 신호(CT-고속)의 어서션은 일반적으로 온-타임 연장을 보다 더 급격하게 증가시키기 위해 상술된 이들의 동작을 무시한다. 예를 들어, 카운트-오케이 로직(306)은 고속-카운트 신호(CT-고속)가 어서트될 때, 카운트-업 신호(CTUP), 이전 카운트-업 신호(CTUP-P), 및 이전 카운트-업 신호(CTUP-P)의 상태에 관계 없이 카운트-오케이 신호(CT-OK)를 어서트함으로써, 주기 카운터(307)가 카운트-업 신호(CTUP) 또는 카운트-다운 신호(CTDN)가 변하지 않았던 주기들 대신 매 주기마다 카운트하게 한다. 클록 카운트 생성기(308)는 고속-카운트 신호(CT-고속)가 어서트될 때, 주기-카운트(CT-주기)의 카운트에 관계 없이 클록 카운트 신호(CT-clk)를 어서트함으로써, 업/다운 카운터(310)가 매 주기마다 또는 상술된 미리 결정된 수의 연속 주기들보다 더 자주 그것의 카운트 값을 증분시키게 한다. 또한, 업/다운 카운터(310)는 고속-카운트 신호(CT-고속)가 어서트될 때, 클록 카운트 신호(CT-clk)가 어서트될 때와 관계 없이, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 하나보다 많은 점진적인 단계 또는 하나보다 많은 비트만큼 증분시킨다. 고속-카운트 로직(309) 및 고속-카운트 신호(CT-고속)의 상기한 예시적인 사용들 중 임의의 하나 이상은 전력 변환기(100) 및 PWM 제어 및 연장 회로(102)에 포함되어 요구될 때 온-타임 연장의 증가가 보다 더 급격하게 증가되게 할 수 있다. 또한, 일부 실시 예들에서, 고속-카운트 신호 또는 다른 유사한 신호는 고속 업 카운트와 고속 다운 카운트 사이에서 왕복하여 전환되는 것을 또한 방지하면서, 고속 방식으로 다시 카운트 다운하는 데 사용될 수 있다.

도 3에 도시된 예시적인 회로의 상기한 설명 중 일부는 온-타임 연장의 증가 및 감소를 급격하게 왕복하는 것을 방지하기 위해 PWM 신호의 온-타임 연장의 증가 또는 감소가 너무 빠르게 발생하지 않게 한다. 그러나, 일부 실시 예들에서는, 온-타임 연장을 급격하게 변경시키는 것이 항상 바람직할 수도 있다. 이러한 경우, D 플립플롭들(303 및 304), 카운트-오케이 로직(306), 주기 카운터(307), 클록 카운트 생성기(308) 및 고속-카운트 로직(309)의 동작들은 불필요할 수 있으므로, 이러한 구성요소들은 포함되지 않을 수도 있다. 대신, 카운트-업 신호(CTUP) 및 카운트-다운 신호(CTDN)는 업/다운 카운터(310)에 바로 제공될 수 있으며, 그에 따라 업/다운 카운터(310)는 이러한 신호들의 각 어서션마다 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값을 각각 증분 및 감분시킬 수 있게 된다.

커패시터들(311-314), 스위치들(315-318), 전류원(319), 비교기(320) 및 SR 플립플롭(321)은 초기 PWM 신호(PWM-init) 및 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)에 따라, 또는 이에 기초하여 PWM 신호의 생성을 제어한다. 커패시터들(311-314) 및 제1 스위치(315)는 전류원(319)과 접지(또는 기준 전압) 사이에 병렬로 전기적으로 연결된다. 또한, 스위치들(316-318) 각각은 커패시터들(312-314) 중 대응하는 커패시터와 접지 사이에 직렬로 전기적으로 연결된다. 제2, 제3 및 제4 스위치들(316, 317 및 318)의 제어 입력들은 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)에 대한 출력들에 전기적으로 연결되어, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)이 각각 스위치들(316, 317 및 318)의 제어 입력들에 제공되게 된다. 이에 의해, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2) 중 어느 하나가 하이이거나 로직 1일 때, 그 각각의 스위치(316-318)는 닫히고 대응하는 커패시터(312-314)는 전류원(319)과 접지 사이 회로로 연결되며; 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2) 중 어느 하나가 로우이거나 로직 0일 때, 그 각각의 스위치(316-318)는 열리고 대응하는 커패시터(312-314)는 회로에서 연결 해제된다. 대안적으로, 일부 실시 예들에서, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)은 전류원(319)에 제공되어 회로의 커패시턴스를 변경하는 대신 또는 그에 더하여, 그로부터 전류 출력의 레벨을 변경할 수도 있다.

전류원(319)과 구성요소들(311-315) 각각 사이의 노드(322)는 비교기(320)의 양의 입력에 전기적으로 연결된다. 제2 기준 전압(Vref2)은 비교기(320)의 음의 입력에 전기적으로 연결된다. 노드(322)의 전압 레벨(충전 전압(Vc))이 제2 기준 전압(Vref2)의 전압 레벨 위일 때, 비교기(320)는 그것의 출력을 어서트, 예를 들어, 하이로 가고; 충전 전압(Vc)이 제2 기준 전압(Vref2)의 전압 레벨 아래로 떨어질 때, 비교기(320)는 그것의 출력을 디-어서트, 예를 들어, 로우로 간다. 일부 실시 예들에서, 전류원(319)에 의한 전류 출력 및/또는 제2 기준 전압(Vref2)의 전압 레벨은 서로 다른 작동 조건들에서 일정한 주파수 동작과 유사한 회로 특성들을 달성하기 위해 입력 전압(Vin) 또는 출력 전압(Vout) 또는 다른 요인들에 기초할 수 있다. SR 플립플롭(321)은 R 입력에서 비교기(320)의 출력을 수신하고, S 입력에서 초기 PWM 신호(PWM-init)를 수신하며, Q 출력에서 PWM 신호를 생성한다. 그에 따라, SR 플립플롭(321)은 초기 PWM 신호(PWM-init)가 S 입력에서 어서트될 때 Q 출력의 PWM 신호를 어서트하고 비교기(320)의 출력이 R 입력에서 어서트될 때 Q 출력의 PWM 신호를 디-어서트한다.

제1 스위치(315)의 제어 입력은 비교기(320)의 출력에 전기적으로 연결된다. 그에 따라, 제1 스위치(315)가 비교기(320)의 디-어서트된 출력을 수신할 때, 제1 스위치(315)가 열림으로써, 전류원(319)이 제1 커패시터(311) 및 각각의 온-타임 연장 카운트 비트(Ext0, Ext1 및 Ext 2)에 따라 대응하는 스위치(316-318)에 의해 회로로 연결된 커패시터들(312-314) 중 어느 하나를 충전할 수 있게 한다. 한편, 제1 스위치(315)가 비교기(320)의 어서트된 출력을 수신할 때, 제1 스위치(315)는 닫힘으로써, 커패시터들(311-314)을 방전시킨다.

전력 변환기(100)의 정상 또는 연장되지 않은 동작 하에서, 즉, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값이 000일 때, 스위치들(316-318)은 열리며, 그에 따라 커패시터들(312-314) 중 어느 것도 회로로 연결되지 않게 된다. 이 경우, 제1 스위치(315)가 열릴 때, 단지 제1 커패시터(311)만 스위치(315)가 열릴 때 충전된다. 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값이 001b일 때에는, 커패시터(312)가 커패시터(311)와 병렬로 회로에 추가되므로, 스위치(315)가 열릴 때 이러한 커패시터들(311 및 312)이 둘 다 충전된다. 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값이 010b일 때에는, 커패시터(313)가 커패시터(311)와 병렬로 회로에 추가되므로, 스위치(315)가 열릴 때 이러한 커패시터들(311 및 313)이 둘 다 충전된다. 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 카운트 값이 011b일 때에는, 커패시터(312 및 313)가 커패시터(311)와 병렬로 회로에 추가되므로, 스위치(315)가 열릴 때 커패시터들(311-313)이 충전된다. 유사하게, 온-타임 연장 카운트 비트들(Ext0, Ext1 및 Ext 2)의 각 카운트 값을 이용하면, 커패시터들(311-314)의 상이한 조합이 회로에 포함된다. 커패시터들(311-314)의 각 상이한 조합은 충전 전압(Vc)을 상이한 상태로 생성하여, 충전 전압(Vc)은 상이한 시간에 제2 기준 전압(Vref2)에 도달하게 된다.

커패시터(311)의 커패시턴스는 충전 전압(Vc)이 최소 온-타임에 제2 기준 전압(Vref2)의 전압 레벨에 도달하게 하며, 그에 따라 최소 온-타임에 비교기(320)의 출력이 SR 플립플롭(321)을 리셋시키고, 그에 의해 PWM 신호를 리셋시키게 된다. 또한, 제1 추가 커패시터(312)의 커패시턴스는 그것이 하나의 점진적인 단계를 연장된 온-타임에 더하도록 하고, 제2 추가 커패시터(313)의 커패시턴스는 그것이 두 점진적인 단계들을 연장된 온-타임에 더하도록 하며, 제3 추가 커패시터(314)의 커패시턴스는 그것이 네 점진적인 단계들을 연장된 온-타임에 더하도록 한다. 그에 따라, 커패시터들(311 및 312)의 병렬로 조합된 커패시턴스는 충전 전압(Vc)이 최소 온-타임보다 제1 증분 단계 클 때 제2 기준 전압(Vref2)의 전압 레벨에 도달하게 하며, 그에 따라 PWM 신호가 제1 연장된 온-타임에 리셋되게 된다. 또한, 커패시터들(311 및 313)의 병렬로 조합된 커패시턴스는 충전 전압(Vc)이 최소 온-타임보다 제2 증분 단계 클 때 제2 기준 전압(Vref2)의 전압 레벨에 도달하게 하며, 그에 따라 PWM 신호가 제2 연장된 온-타임에 리셋되게 된다. 뿐만 아니라, 커패시터들(311-313)의 병렬로 조합된 커패시턴스는 충전 전압(Vc)이 최소 온-타임보다 제3 증분 단계 클 때 제2 기준 전압(Vref2)의 전압 레벨에 도달하게 하며, 그에 따라 PWM 신호가 제3 연장된 온-타임에 리셋되게 된다. 커패시터들(311-314)의 상이한 조합들의 단계적 진행은 세 개의 추가 커패시터들(312-314) 전부가 제1 커패시터(311)와 병렬로 조합되어 PWM 신호를 최대 연장되는 온-타임에서 리셋시킬 때까지 각 점진적인 단계로 계속된다. 이러한 과정의 역은 각 단계를 감분시켜 최소 온-타임으로 다시 낮추는 것을 제공한다. 그에 따라, 구성요소들(310-321)은 1) 구성요소들(301-308)이 (미리 결정된 수의 연속 주기들 동안) 오프-타임이 제1 임계값 미만임을 검출하는 것에 응답하여 온-타임을 연장시키고, 2) 구성요소들(301-308)이 (미리 결정된 수의 연속 주기들 동안) 오프-타임이 제2 임계값을 초과함을 검출하는 것에 응답하여 온-타임의 온-타임을 감소시키는 온-타임 조정 회로로서 역할한다.

상술된 회로 및 과정은 0.667 MHz, 1 MHz, 1.67 MHz 및 2 MHz의 스위칭 주파수들, 최소 제한 오프-타임보다 5ns, 10ns 및 20ns씩 큰 제1 임계값, 제1 임계값보다 5ns만큼 큰 제2 임계값, 및 약 24볼트의 입력 전압(Vin)을 사용하는 시뮬레이션 및 실험실 실시 예들에서 테스드되었다. 테스트 시뮬레이션은 최대 듀티 사이클이 약 1-2.7 퍼센트 포인트까지 안정적으로 증가하여 출력 전압(Vout)의 제어 또는 리플에 대한 과도한 부정적인 결과 없이 약 0.23-0.66볼트의 출력 전압(Vout)을 증가시킬 수 있음을 보여주었다.

개시된 발명의 실시 예들에 대한 참조가 상세하게 이루어졌으며, 이 중 하나 이상의 예가 첨부 도면들에 도시되어 있다. 각 예는 본 기술의 제한으로서가 아니라 본 기술의 설명으로 제공되었다. 실제로, 본 명세서가 본 발명의 구체적인 실시 예들에 대해 상세하게 설명되었지만, 해당 기술분야의 통상의 기술자들은 전술한 내용을 이해하면, 이러한 실시 예들의 대체 예들, 변경 예들 및 균등 예들을 쉽게 구상할 수 있는 것으로 이해될 것이다. 예를 들어, 일 실시 예의 일부로서 예시되거나 설명된 특징들은 다른 실시 예와 함께 사용되어 또 다른 실시 예를 초래할 수 있다. 그에 따라, 본 주제는 첨부된 청구항들 및 그것들의 균등물들의 범위 내에서 그러한 모든 수정 및 변경을 커버하는 것으로 의도된다. 본 발명에 대한 이러한 그리고 다른 수정 및 변경은 첨부된 청구항들에 더 구체적으로 제시되는 본 발명의 범위를 벗어나지 않고 해당 기술분야의 통상의 기술자들에 의해 실시될 수 있다. 뿐만 아니라, 해당 기술분야의 통상의 기술자들은 전술한 설명이 단지 예일 뿐이며, 본 발명을 제한하려는 의도가 아님을 이해할 것이다.

Claims

방법으로서,
일정하게 유지되는 온-타임 및 가변적인 오프-타임으로 전력 트랜지스터를 스위칭 온 및 오프하는 단계;
상기 오프-타임이 최소 제한 오프-타임보다 큰 임계값 미만임을 검출하는 단계;
상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 상기 온-타임을 연장시키는 단계; 및
일정하게 유지되는 연장된 온-타임 및 가변적인 상기 오프-타임으로 상기 전력 트랜지스터를 스위칭 온 및 오프하는 단계를 포함하는, 방법.
청구항 1에 있어서, 상기 임계값은 제1 임계값이며, 상기 방법은:
상기 오프-타임이 상기 제1 임계값보다 큰 제2 임계값을 초과함을 검출하는 단계; 및
상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 상기 연장된 온-타임을 감소시키는 단계를 더 포함하는, 방법.
청구항 1에 있어서,
상기 오프-타임이 상기 임계값 미만임을 반복적으로 검출하는 단계; 및
상기 오프-타임이 상기 임계값 미만인 것으로 검출될 때마다, 최대 연장되는 온-타임까지, 상기 온-타임의 상기 연장을 반복하는 단계를 더 포함하는, 방법.
청구항 1에 있어서,
상기 최소 제한 오프-타임 이후 미리 결정된 제한 시간 내에 상기 온-타임의 시작을 나타내는 온-타임 시작 신호가 발생함을 검출함으로써 상기 오프-타임이 상기 임계값 미만임을 검출하는 단계를 더 포함하는, 방법.
청구항 4에 있어서,
상기 미리 결정된 제한 시간 이후 제2 미리 결정된 제한 시간 내에 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임을 유지시키는 단계; 및
상기 제2 미리 결정된 제한 시간 이후 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임을 감소시키는 단계를 더 포함하는, 방법.
청구항 1에 있어서,
상기 전력 트랜지스터를 스위칭 온 및 오프하는 스위칭 신호의 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 임계값 미만임을 검출하는 단계를 더 포함하며;
이때:
상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 상기 온-타임의 상기 연장이 일어나는 것인, 방법.
청구항 6에 있어서, 상기 임계값은 제1 임계값이며, 상기 방법은:
상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 제2 임계값을 초과함을 검출하는 단계로서, 상기 제2 임계값은 상기 제1 임계값보다 큰, 상기 오프-타임이 제2 임계값을 초과함을 검출하는 단계; 및
상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 상기 연장된 온-타임을 감소시키는 단계를 더 포함하는, 방법.
청구항 1에 있어서,
상기 전력 트랜지스터를 스위칭 온 및 오프하는 스위칭 신호의 미리 결정된 수의 연속 주기들의 각 주기마다:
이전 주기 동안 상기 오프-타임이 상기 임계값 미만이었음을 검출하는 것에 응답하여 상기 이전 주기에 대한 이전 카운트-업 신호를 어서트(assert)하는 단계;
상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 현재 카운트-업 신호를 어서트하는 단계;
상기 이전 카운트-업 신호 및 상기 현재 카운트-업 신호 양자가 어서트되는 것에 응답하여 카운트-오케이 신호를 어서트하는 단계; 및
상기 카운트-오케이 신호가 어서트되는 것에 응답하여 주기 카운터의 출력을 증분시키는 단계;
상기 주기 카운터의 상기 출력이 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트됨을 검출하는 단계; 및
상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트됨을 검출하는 것에 응답하여 업/다운 카운터의 출력을 증분시키는 단계; 및
상기 업/다운 카운터의 상기 출력에 기초하여 상기 온-타임을 연장시키는 단계를 더 포함하는, 방법.
청구항 8에 있어서, 상기 임계값은 제1 임계값이며, 상기 방법은:
상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들의 각 주기마다:
상기 이전 주기 동안 상기 오프-타임이 제2 임계값을 초과했음을 검출하는 것에 응답하여 상기 이전 주기에 대한 이전 카운트-다운 신호를 어서트하는 단계로서, 상기 제2 임계값은 상기 제1 임계값보다 큰, 상기 이전 카운트-다운 신호를 어서트하는 단계;
상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 현재 카운트-다운 신호를 어서트하는 단계;
상기 이전 카운트-다운 신호 및 상기 현재 카운트-다운 신호 양자가 어서트되는 것에 응답하여 상기 카운트-오케이 신호를 어서트하는 단계; 및
상기 카운트-오케이 신호가 어서트되는 것에 응답하여 상기 주기 카운터의 상기 출력을 증분시키는 단계;
상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트되지 않음을 검출하는 단계;
상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트됨을 검출하는 것에 응답하여 상기 업/다운 카운터의 상기 출력을 감소시키는 단계; 및
상기 업/다운 카운터의 상기 출력에 기초하여 상기 연장된 온-타임을 감소시키는 단계를 더 포함하는, 방법.
청구항 9에 있어서,
상기 스위칭 신호의 상기 미리 결정된 수의 연속 주기들의 각 주기마다:
1) 상기 현재 카운트-업 신호가 상기 이전 카운트-업 신호와 상이한 것, 2) 상기 현재 카운트-다운 신호가 상기 이전 카운트-다운 신호와 상이한 것, 또는 3) 상기 현재 카운트-업 신호와 상기 현재 카운트-다운 신호 양자가 디-어서트(de-assert)되는 것에 응답하여 상기 카운트-오케이 신호를 디-어서트하는 단계; 및
상기 카운트-오케이 신호가 디-어서트되는 것에 응답하여 상기 주기 카운터의 상기 출력을 리셋시키는 단계를 더 포함하는, 방법.
전자 회로로서,
펄스 폭 변조(PWM) 신호에 의해 온-타임 동안 턴 온되고 오프-타임 동안 턴 오프는 전력 트랜지스터;
상기 온-타임을 일정하게 유지시키고 상기 오프-타임을 변화시킴으로써 상기 PWM 신호를 생성하는 PWM 신호 생성기;
상기 오프-타임이 최소 제한 오프-타임보다 큰 임계값 미만임을 검출하는 오프-타임 검출 회로;
상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 상기 온-타임을 연장시키는 온-타임 조정 회로를 포함하는, 전자 회로.
청구항 11에 있어서,
상기 임계값은 제1 임계값이고;
상기 오프-타임 검출 회로는 또한 상기 오프-타임이 상기 제1 임계값보다 큰 제2 임계값을 초과함을 검출하며;
상기 온-타임 조정 회로는 상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 상기 온-타임의 상기 연장을 감소시키는, 전자 회로.
청구항 11에 있어서,
상기 오프-타임 검출 회로는 상기 오프-타임이 상기 임계값 미만임을 반복적으로 검출하고;
상기 온-타임 조정 회로는 상기 오프-타임이 상기 임계값 미만인 것으로 검출될 때마다, 최대 연장되는 온-타임까지, 상기 온-타임을 반복적으로 연장시키는, 전자 회로.
청구항 11에 있어서,
상기 오프-타임 검출 회로는 상기 최소 제한 오프-타임 이후 미리 결정된 제한 시간 내에 상기 온-타임의 시작을 나타내는 온-타임 시작 신호가 발생함을 검출함으로써 상기 오프-타임이 상기 임계값 미만임을 검출하는, 전자 회로.
청구항 14에 있어서,
상기 온-타임 조정 회로는 상기 미리 결정된 제한 시간 이후 제2 미리 결정된 제한 시간 내에 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임을 유지시키고;
상기 온-타임 조정 회로는 상기 제2 미리 결정된 제한 시간 이후 상기 온-타임 시작 신호가 발생할 때 상기 연장된 온-타임을 감소시키는, 전자 회로.
청구항 11에 있어서,
상기 오프-타임 검출 회로는 상기 PWM 신호의 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 임계값 미만임을 검출하고;
상기 PWM 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 상기 온-타임을 연장시키는, 전자 회로.
청구항 16에 있어서,
상기 임계값은 제1 임계값이고;
상기 오프-타임 검출 회로는 상기 PWM 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 제2 임계값을 초과함을 검출하되, 상기 제2 임계값은 상기 제1 임계값보다 크고;
상기 온-타임 조정 회로는 상기 PWM 신호의 상기 미리 결정된 수의 연속 주기들 동안 상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 상기 연장된 온-타임을 감소시키는, 전자 회로.
청구항 11에 있어서,
상기 PWM 신호의 미리 결정된 수의 연속 주기들의 각 주기마다:
상기 오프-타임 검출 회로는 이전 주기 동안 상기 오프-타임이 상기 임계값 미만이었음을 검출하는 것에 응답하여 상기 이전 주기에 대한 이전 카운트-업 신호를 어서트하고;
상기 오프-타임 검출 회로는 상기 오프-타임이 상기 임계값 미만임을 검출하는 것에 응답하여 현재 카운트-업 신호를 어서트하고;
상기 오프-타임 검출 회로는 상기 이전 카운트-업 신호 및 상기 현재 카운트-업 신호 양자가 어서트되는 것에 응답하여 카운트-오케이 신호를 어서트하며;
상기 오프-타임 검출 회로는 상기 카운트-오케이 신호가 어서트되는 것에 응답하여 주기 카운터의 출력을 증분시키고;
상기 온-타임 조정 회로는 상기 주기 카운터의 상기 출력이 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트됨을 검출하고;
상기 온-타임 조정 회로는 상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트됨을 검출하는 것에 응답하여 업/다운 카운터의 출력을 증분시키며;
상기 온-타임 조정 회로는 상기 업/다운 카운터의 상기 출력에 기초하여 상기 온-타임을 연장시키는, 전자 회로.
청구항 18에 있어서,
상기 임계값은 제1 임계값이고;
상기 PWM 신호의 상기 미리 결정된 수의 연속 주기들의 각 주기마다:
상기 오프-타임 검출 회로는 상기 이전 주기 동안 상기 오프-타임이 제2 임계값을 초과했음을 검출하는 것에 응답하여 상기 이전 주기에 대한 이전 카운트-다운 신호를 어서트하되, 상기 제2 임계값은 상기 제1 임계값보다 크고;
상기 오프-타임 검출 회로는 상기 오프-타임이 상기 제2 임계값을 초과함을 검출하는 것에 응답하여 현재 카운트-다운 신호를 어서트하고;
상기 오프-타임 검출 회로는 상기 이전 카운트-다운 신호 및 상기 현재 카운트-다운 신호 양자가 어서트되는 것에 응답하여 상기 카운트-오케이 신호를 어서트하며;
상기 오프-타임 검출 회로는 상기 카운트-오케이 신호가 어서트되는 것에 응답하여 상기 주기 카운터의 상기 출력을 증분시키고;
상기 온-타임 조정 회로는 상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트되지 않음을 검출하고;
상기 온-타임 조정 회로는 상기 주기 카운터의 상기 출력이 상기 최대 카운트 값에 도달했음을 그리고 상기 현재 카운트-업 신호가 어서트되지 않음을 검출하는 것에 응답하여 상기 업/다운 카운터의 상기 출력을 감분시키며;
상기 온-타임 조정 회로는 상기 업/다운 카운터의 상기 출력에 기초하여 상기 연장된 온-타임을 감소시키는, 전자 회로.
청구항 19에 있어서,
상기 임계값은 제1 임계값이고;
상기 PWM 신호의 상기 미리 결정된 수의 연속 주기들의 각 주기마다:
상기 오프-타임 검출 회로는 1) 상기 현재 카운트-업 신호가 상기 이전 카운트-업 신호와 상이한 것, 2) 상기 현재 카운트-다운 신호가 상기 이전 카운트-다운 신호와 상이한 것, 또는 3) 상기 현재 카운트-업 신호와 상기 현재 카운트-다운 신호 양자가 디-어서트되는 것에 응답하여 상기 카운트-오케이 신호를 디-어서트하고;
상기 오프-타임 검출 회로는 상기 카운트-오케이 신호가 디-어서트되는 것에 응답하여 상기 주기 카운터의 상기 출력을 리셋시키는, 전자 회로.