KR20210090723A - 메모리 디바이스의 다중 레벨 시그널링을 위한 피드백 - Google Patents

메모리 디바이스의 다중 레벨 시그널링을 위한 피드백 Download PDF

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KR20210090723A
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Abstract

메모리 디바이스에서 다중 레벨 시그널링에 대한 피드백을 위한 방법, 시스템 및 디바이스가 설명된다. 메모리 디바이스는 DDR(Double Data Rate)을 사용하여 클록 신호와 동기화되는 펄스 진폭 변조(PAM: Pulse Amplitude Modulation) 시그널링(예컨대, PAM4)을 사용하여 호스트 디바이스와 정보를 통신할 수 있다. 메모리 디바이스는 클록 신호의 상승 에지와 연관된 샘플링 이벤트의 전압 레벨을 결정하기 위한 제1 회로 및 클록 신호의 하강 에지와 연관된 샘플링 이벤트의 전압 레벨을 결정하기 위한 제2 회로를 포함할 수 있다. 피드백 회로는 제1 회로와 연관된 피드백 신호를 수신하고 제2 회로로 입력되는 신호를 수정할 수 있다. 피드백 회로는 신호의 일부를 수신하고, 신호의 일부를 조정하기 위해 제1 제어 신호 및 제2 제어 신호를 수신하도록 구성된 래치 회로를 포함할 수 있다.

Description

메모리 디바이스의 다중 레벨 시그널링을 위한 피드백
(상호 참조)
본 특허 출원은 2019년 12월 14일자로, "메모리 디바이스의 다중 레벨 시그널링을 위한 피드백"이라는 명칭으로, 카림(Karim) 등에 의해 출원되고 그의 양수인에게 양도된 미국특허 출원 제16/220,755호의 우선권을 주장하며, 이는 참고로 본 명세서에 명시적으로 통합된다.
(기술 분야)
다음은 일반적으로 적어도 하나의 메모리 디바이스를 포함하는 시스템에 관한 것이며, 보다 구체적으로는, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는 데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스는 종종 로직 "1" 또는 로직 "0"으로 표시되는 두 가지 상태 중 하나를 저장한다. 다른 디바이스에서는, 2개 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에 저장된 적어도 하나의 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM: Random Access Memory), 읽기 전용 메모리(ROM: Read-Only Memory), 동적 RAM(DRAM: Dynamic RAM), 동기식 동적 RAM(SDRAM: Synchronization Dynamic RAM), 강유전체 램(FeRAM: Ferroelectric RAM), 마그네틱 램(MRAM: Magnetic RAM), 저항성 RAM(RRAM: resistive RAM), 플래시 메모리, 상 변화 메모리(PCM: phase change memory) 등 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예컨대, FeRAM은 외부 전원이 없는 경우에도 장기간 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 디바이스, 예컨대, DRAM은 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태가 손실될 수 있다.
메모리 디바이스와 통신하는 일부 신호는 심볼 간 간섭(ISI: inter-symbol interference)을 경험할 수 있다. 일부 예에서, ISI는 신호의 무결성을 악화시켜 신호에 인코딩된 데이터를 검출하기 어렵게 할 수 있다.
도 1은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 시스템의 예를 도시한다.
도 2는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 메모리 다이(memory die)의 예를 도시한다.
도 3은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로의 예를 도시한다.
도 4는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로의 예를 도시한다.
도 5는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로의 예를 도시한다.
도 6은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 래치 회로의 예를 도시한다.
도 7은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 래치 회로의 예를 도시한다.
도 8은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로의 예를 도시한다.
도 9는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 메모리 디바이스의 블록도를 도시한다.
도 10 및 도 11은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 방법(들)을 예시하는 흐름도를 도시한다.
일부 메모리 디바이스는, 메모리 디바이스에서 4단계 펄스 진폭 변조(PAM4: four-level Pulse Amplitude Modulation) 방식 기반의 결정 피드백 등화기(DFE: Decision Feedback Equalization)를 활용하여 호스트 디바이스와 통신하는 신호의 심볼 간 간섭(ISI: inter-symbol interference)을 줄일 수 있고, 이에 따라 신호의 무결성과 검출을 증가시킬 수 있다. 일부 경우에, 신호는 다중 레벨 신호(예컨대, PAM4 방식과 같은 3개 이상의 심볼을 포함하는 변조 방식을 사용하여 변조된 신호)의 예일 수 있다. 이러한 경우, ISI를 감소시키는 것은 펄스 응답의 진동을 감소시키고, 메모리 채널과 연관된 대역폭을 증가시킬 수 있다. 피드백 회로는 단일 종단 시그널링(single-ended signaling) 및 차동 시그널링(differential signaling) 모두를 위해 구현될 수 있다.
일부 메모리 디바이스는 다중 레벨 변조 방식과 함께 더블 데이터 레이트(DDR: double data rate) 타이밍 방식을 활용할 수 있다. 다중 레벨 변조 방식을 사용하여 변조되고 DDR 타이밍 방식을 사용하여 클로킹된 신호를 디코딩하기 위해, 메모리 디바이스는 입력 신호의 일부를 병렬로 처리하는 복수의 수신기를 포함할 수 있다. 예를 들어, 메모리 디바이스는 클록 신호의 상승 에지와 연관된 샘플링 이벤트 동안 수신된 심볼을 식별하는 제1 수신 회로, 및 클록 신호의 하강 에지와 연관된 샘플링 이벤트 동안 수신된 심볼을 식별하는 제2 수신 회로를 포함할 수 있다. 메모리 디바이스는 또한 다중 레벨 변조 방식을 사용하여 변조되고 DDR 타이밍 방식을 사용하여 클로킹되는 신호를 디코딩하도록 구성된, 수신기 내의 피드백을 용이하게 하도록 구성된 피드백 회로를 포함할 수 있다.
일부 경우에, 수신기의 래치 회로는 차동 신호의 전압 레벨을 기준 전압과 비교할 수 있다. 다중 레벨 변조 방식으로 변조된 신호를 용이하게 사용하기 위해, 래치 회로는 서로 다른 기준 전압에 대해 조정 가능한 개별 부분을 포함할 수 있다. 예를 들어, 래치 회로는 차동 신호의 제1 부분을 수신하도록 구성된 제1 스위칭 컴포넌트 및 차동 신호의 제2 부분을 수신하도록 구성된 제3 스위칭 컴포넌트를 포함할 수 있다. 래치 회로는 또한 차동 신호의 제1 부분을 조정하는 제1 제어 신호를 수신하도록 구성된 제2 스위칭 컴포넌트, 및 차동 신호의 제2 부분을 조정하는 제2 제어 신호를 수신하도록 구성된 제4 스위칭 컴포넌트를 포함할 수 있다.
본 발명의 피처는 메모리 시스템의 맥락에서 도 1 및 도 2에 처음으로 설명된다. 본 발명의 특징은 도 3 내지 도 8의 회로의 맥락에서 설명된다. 본 발명의 이들 및 다른 특징들은 도 9 내지 도 11을 참조하여 추가로 예시 및 설명되고, 이는 메모리 디바이스에서 다중 레벨 시그널링을 위한 피드백과 관련된 장치 다이어그램 및 흐름도를 포함한다.
도 1은 본원에 개시된 양태들에 따른 하나 이상의 메모리 디바이스를 이용하는 시스템(100)의 예를 나타낸다. 시스템(100)은 외부 메모리 제어기(105), 메모리 디바이스(110), 및 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결하는 복수의 채널(115)을 포함할 수 있다. 시스템(100)은 하나 이상의 메모리 디바이스를 포함할 수 있지만, 설명의 편의를 위해, 하나 이상의 메모리 디바이스는 단일 메모리 디바이스(110)로 설명될 수 있다.
시스템(100)은 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스 또는 그래픽 처리 디바이스와 같은 전자 디바이스의 양태를 포함할 수 있다. 시스템(100)은 휴대용 전자 디바이스의 예일 수 있다. 시스템(100)은 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷 연결 디바이스 등의 예일 수 있다. 메모리 디바이스(110)는 시스템(100)의 하나 이상의 다른 컴포넌트에 대한 데이터를 저장하도록 구성된 시스템의 컴포넌트일 수 있다. 일부 예에서, 시스템(100)은 기지국 또는 액세스 포인트(access point)를 사용하는 다른 시스템이나 디바이스와의 양방향 무선 통신을 위해 구성된다. 일부 예에서, 시스템(100)은 머신 타입 통신(MTC: machine-type communication), 머신간(M2M: machine-to-machine) 통신 또는 장치간(D2D: device-to-device) 통신이 가능할 수 있다.
시스템(100)의 적어도 일부는 호스트 디바이스의 예일 수 있다. 이와 같은 호스트 디바이스는 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스, 무선 디바이스, 그래픽 처리 디바이스, 컴퓨터, 랩톱 컴퓨터, 태블릿 컴퓨터, 스마트폰, 셀룰러 폰, 웨어러블 디바이스, 인터넷 연결 디바이스, 기타 고정식 또는 휴대용 전자 디바이스 등과 같은 프로세스를 실행하기 위해 메모리를 사용하는 디바이스의 예일 수 있다. 일부 경우에, 호스트 디바이스는 외부 메모리 제어기(105)의 기능을 구현하는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합을 지칭할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 호스트 또는 호스트 디바이스로 지칭될 수 있다. 일부 예에서, 시스템(100)은 그래픽 카드이다. 일부 경우에, 호스트 디바이스는 채널을 통해 하나 이상의 단일 종단 신호(single-ended signal)를 메모리 디바이스(110)와 통신할 수 있다.
일부 경우에, 메모리 디바이스(110)는 시스템(100)의 다른 컴포넌트와 통신하고, 잠재적으로 시스템(100)에 의해 사용되거나 참조될 물리적 메모리 어드레스/공간을 제공하도록 구성된 독립적인 디바이스 또는 컴포넌트일 수 있다. 일부 예에서, 메모리 디바이스(110)는 적어도 하나 또는 복수의 상이한 유형의 시스템(100)과 함께 작동하도록 구성될 수 있다. 시스템(100)의 컴포넌트와 메모리 디바이스(110) 간의 시그널링은 신호를 변조하기 위한 변조 방식, 신호를 전달하기 위한 서로 다른 핀 설계, 시스템(100)과 메모리 디바이스(110)의 개별 패키징, 시스템(100) 및 메모리 디바이스(110) 간의 클록 시그널링 및 동기화, 타이밍 규약, 및/또는 다른 요인을 지원하도록 작동될 수 있다.
메모리 디바이스(110)는 시스템(100)의 컴포넌트에 대한 데이터를 저장하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 시스템(100)에 대해 슬래이브형 디바이스(slave-type device)로 동작할 수 있다(예컨대, 외부 메모리 제어기(105)를 통해 시스템(100)에 의해 제공되는 명령에 응답하여 실행함). 이와 같은 명령은, 쓰기 동작을 위한 쓰기 명령, 읽기 동작을 위한 읽기 명령, 리프레시 동작을 위한 리프레시 명령, 또는 다른 명령과 같이, 액세스 동작을 위한 액세스 명령을 포함할 수 있다. 메모리 디바이스(110)는 데이터 저장을 위해 원하거나 지정된 용량을 지원하도록 둘 이상의 메모리 다이(160)(예컨대, 메모리 칩들)을 포함할 수 있다. 둘 이상의 메모리 다이를 포함하는 메모리 디바이스(110)는 멀티다이 메모리 또는 패키지(멀티칩 메모리 또는 패키지라고도 함)라고 지칭될 수 있다. 일부 경우에, 메모리 디바이스(110)는 채널을 통해 회로로 단일 종단 신호를 출력할 수 있다.
시스템(100)은 프로세서(120), 기본 입력/출력 시스템(BIOS: Basic Input/Output System) 컴포넌트(125), 하나 이상의 주변 컴포넌트(130) 및 입출력(I/O: input/output) 제어기(135)를 더 포함할 수 있다. 시스템(100)의 컴포넌트는 버스(140)를 사용하여 서로 전자 통신할 수 있다.
프로세서(120)는 시스템(100)의 적어도 일부를 제어하도록 구성될 수 있다. 프로세서(120)는 범용 프로세서, 디지털 신호 프로세서(DSP: digital signal processor), 주문형 집적 회로(ASIC: application-specific integrated circuit), 전계 프로그램 가능 게이트 어레이(FPGA: field-programmable gate array) 또는 기타 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트일 수 있거나, 또는 이들 유형의 컴포넌트의 조합일 수 있다. 이와 같은 경우에, 프로세서(120)는 다른 예들 중에서 중앙 처리 유닛(CPU: central processing unit), 그래픽 처리 유닛(GPU: graphics processing unit), 범용 GPU(GPGPU) 또는 시스템 온 칩(SoC: system on a chip)의 예일 수 있다.
BIOS 컴포넌트(125)는 시스템(100)의 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 있는, 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트일 수 있다. BIOS 컴포넌트(125)는 또한 프로세서(120)와 시스템(100)의 다양한 컴포넌트(예컨대, 주변 컴포넌트(130), I/O 제어기(135) 등) 사이에서 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(125)는 읽기 전용 메모리(ROM), 플래시 메모리 또는 기타 비휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
주변 컴포넌트(들)(130)는 임의의 입력 디바이스 또는 출력 장치, 또는 시스템(100)에 통합되거나 시스템(100)과 통합할 수 있는 그와 같은 디바이스에 대한 인터페이스일 수 있다. 예를 들어, 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB: universal serial bus) 제어기, 직렬 또는 병렬 포트, 또는 주변 컴포넌트 상호 연결(PCI: Peripheral Component Interconnect) 또는 가속 그래픽 포트(AGP: accelerated graphics port)와 같은 주변기기 카드 슬롯을 들 수 있다. 주변 컴포넌트(들)(130)은 당업자에 의해 주변기기로 이해되는 다른 컴포넌트일 수 있다.
I/O 제어기(135)는 프로세서(120)와 주변 컴포넌트(들)(130)나, 입력 디바이스(145) 또는 출력 장치(150) 사이의 데이터 통신을 관리할 수 있다. I/O 제어기(135)는 시스템(100)에 통합되지 않거나 이와 통합하지 않는 주변기기를 관리할 수 있다. 일부 경우에, I/O 제어기(135)는 외부 주변 컴포넌트에 대한 물리적 연결이나 포트를 나타낼 수 있다.
입력(145)은 시스템(100) 또는 그 컴포넌트에 정보, 신호 또는 데이터를 제공하는 시스템(100) 외부의 디바이스나 신호를 나타낼 수 있다. 여기에는 사용자 인터페이스 또는 다른 디바이스와의 인터페이스나 다른 디바이스간의 인터페이스가 포함될 수 있다. 일부 경우에, 입력(145)은 하나 이상의 주변 컴포넌트(130)를 통해 시스템(100)과 인터페이싱하는 주변기기일 수 있거나, I/O 제어기(135)에 의해 관리될 수 있다.
출력(150)은 시스템(100) 또는 이의 컴포넌트 중 임의의 것으로부터 출력을 수신하도록 구성된 시스템(100) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(150)의 예는 디스플레이, 오디오 스피커, 인쇄 장치 또는 인쇄 회로 기판상의 다른 프로세서 등을 포함할 수 있다. 일부 경우에, 출력(150)은 하나 이상의 주변 컴포넌트(130)를 통해 시스템(100)과 인터페이싱하는 주변기기일 수 있거나, I/O 제어기(135)에 의해 관리될 수 있다.
시스템(100)의 컴포넌트는 이들의 기능을 수행하도록 설계된 범용 또는 특수 목적 회로로 구성될 수 있다. 이것은 본원에 설명된 기능을 수행하도록 구성된 다양한 회로 요소, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 기타 능동 또는 수동 소자를 포함할 수 있다.
메모리 디바이스(110)는 디바이스 메모리 제어기(155) 및 하나 이상의 메모리 다이(160)를 포함할 수 있다. 각각의 메모리 다이(160)는 로컬 메모리 제어기(165)(예컨대, 로컬 메모리 제어기(165-a), 로컬 메모리 제어기(165-b) 및/또는 로컬 메모리 제어기(165-N)) 및 메모리 어레이(170)(예컨대, 메모리 어레이(170-a), 메모리 어레이(170-b) 및/또는 메모리 어레이(170-N))를 포함할 수 있다. 메모리 어레이(170)는 메모리 셀들의 집합(예컨대, 그리드(grid))일 수 있으며, 각각의 메모리 셀은 적어도 1비트의 디지털 데이터를 저장하도록 구성된다. 메모리 어레이(170) 및/또는 메모리 셀의 특징은 도 2를 참조하여 더 자세히 설명된다.
메모리 디바이스(110)는 2차원(2D) 메모리 셀 어레이의 예일 수 있거나, 3차원(3D) 메모리 셀 어레이의 예일 수 있다. 예를 들어, 2D 메모리 디바이스는 단일 메모리 다이(160)를 포함할 수 있다. 3D 메모리 디바이스는 2개 이상의 메모리 다이(160)(예컨대, 메모리 다이(160-a), 메모리 다이(160-b) 및/또는 임의 수량의 메모리 다이(160-N))를 포함할 수 있다. 3D 메모리 디바이스에서, 복수의 메모리 다이(160-N)는 서로의 위에 쌓일 수 있다. 일부 경우에, 3D 메모리 디바이스에서 메모리 다이(160-N)는 데크(deck), 레벨(level), 레이어(layer) 또는 다이(die)라고 지칭할 수 있다. 3D 메모리 디바이스에는 임의 수량의 적층 메모리 다이(160-N)(예컨대, 상위 2개, 상위 3개, 상위 4개, 상위 5개, 상위 6개, 상위 7개, 상위 8개)가 포함될 수 있다. 이것은 단일 2D 메모리 디바이스와 비교하여 기판 상에 위치할 수 있는 메모리 셀의 수량을 증가시킬 수 있으며, 이는 차례로 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 양쪽 모두를 수행할 수 있다. 일부 3D 메모리 디바이스에서, 다른 데크는 일부 데크가 워드 라인(word line), 디지트 라인(digit line) 및/또는 플레이트 라인(plate line) 중 적어도 하나를 공유할 수 있도록 적어도 하나의 공통 액세스 라인(common access line)을 공유할 수 있다.
디바이스 메모리 제어기(155)는 메모리 디바이스(110)의 동작을 제어하도록 구성된 회로나 컴포넌트를 포함할 수 있다. 이와 같이, 디바이스 메모리 제어기(155)는 메모리 디바이스(110)가 명령을 수행할 수 있도록 하는 하드웨어, 펌웨어 및 소프트웨어를 포함할 수 있으며, 메모리 디바이스(110)에 관한 명령, 데이터 또는 제어 정보를 수신, 전송 또는 실행하도록 구성될 수 있다. 디바이스 메모리 제어기(155)는 외부 메모리 제어기(105), 하나 이상의 메모리 다이(160) 또는 프로세서(120)와 통신하도록 구성될 수 있다. 일부 경우에, 메모리 디바이스(110)는 외부 메모리 제어기(105)로부터 데이터 및/또는 명령을 수신할 수 있다. 예를 들어, 메모리 디바이스(110)는 메모리 디바이스(110)가 시스템(100)의 컴포넌트(예컨대, 프로세서(120))를 대신하여 특정 데이터를 저장할 것이라는 것을 나타내는 쓰기 명령 또는 메모리 디바이스(110)가 메모리 다이(160)에 저장된 특정 데이터를 시스템(100)의 컴포넌트(예컨대, 프로세서(120))에 제공할 것이라는 것을 나타내는 읽기 명령을 수신할 수 있다. 일부 경우에, 디바이스 메모리 제어기(155)는 메모리 다이(160)의 로컬 메모리 제어기(165)와 함께 본원에 설명된 메모리 디바이스(110)의 동작을 제어할 수 있다. 디바이스 메모리 제어기(155) 및/또는 로컬 메모리 제어기(165)에 포함되는 컴포넌트의 예로는 외부 메모리 제어기(105)로부터 수신된 신호를 복조하는 수신기, 신호를 변조하고 그 신호를 외부 메모리 제어기(105)로 전송하기 위한 디코더, 로직, 디코더, 증폭기, 필터 등이 포함될 수 있다.
로컬 메모리 제어기(165)(예컨대, 메모리 다이(160)의 특정 위치)는 메모리 다이(160)의 동작을 제어하도록 구성될 수 있다. 또한, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신(예컨대, 데이터 및/또는 명령을 송수신)하도록 구성될 수 있다. 로컬 메모리 제어기(165)는, 본원에 설명된 바와 같이, 메모리 디바이스(110)의 동작을 제어하기 위해 디바이스 메모리 제어기(155)를 지원할 수 있다. 일부 경우에, 메모리 디바이스(110)는 디바이스 메모리 제어기(155)를 포함하지 않으며, 로컬 메모리 제어기(165) 또는 외부 메모리 제어기(105)가 본원에 설명된 다양한 기능을 수행할 수 있다. 이와 같이, 로컬 메모리 제어기(165)는 디바이스 메모리 제어기(155)와 통신하거나, 다른 로컬 메모리 제어기(165)와 통신하거나, 외부 메모리 제어기(105) 또는 프로세서(120)와 직접 통신하도록 구성될 수 있다.
외부 메모리 제어기(105)는 시스템(100)의 컴포넌트(예컨대, 프로세서(120))와 메모리 디바이스(110) 간의 정보, 데이터 및/또는 명령의 통신을 가능하게 하도록 구성될 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 컴포넌트와 메모리 디바이스(110) 사이의 연결부(liaison)로서의 역할을 하여, 시스템(100)의 컴포넌트가 메모리 디바이스의 동작의 상세를 알 필요가 없게 할 수 있다. 시스템(100)의 컴포넌트는 외부 메모리 제어기(105)가 만족하는 요청(예컨대, 읽기 명령 또는 쓰기 명령)을 외부 메모리 제어기(105)에 제공할 수 있다. 외부 메모리 제어기(105)는 시스템(100)의 컴포넌트와 메모리 디바이스(110) 사이에서 교환되는 통신을 변환 또는 변형할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 시스템 클록 신호를 생성하는 시스템 클록을 포함할 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 공통(소스) 데이터 클록 신호를 생성하는 공통 데이터 클록을 포함할 수 있다.
일부 경우에, 외부 메모리 제어기(105) 또는 시스템(100)의 다른 컴포넌트, 또는 본원에 설명된 그의 기능은 프로세서(120)에 의해 구현될 수 있다. 예를 들어, 외부 메모리 제어기(105)는 하드웨어, 펌웨어 또는 소프트웨어, 또는 프로세서(120) 또는 시스템(100)의 다른 컴포넌트에 의해 구현되는 이들의 일부 조합일 수 있다. 외부 메모리 제어기(105)가 메모리 디바이스(110)의 외부에 있는 것으로 도시되어 있지만, 일부 경우에, 외부 메모리 제어기(105) 또는 본원에 설명된 이의 기능은 메모리 디바이스(110)에 의해 구현될 수도 있다. 예를 들어, 외부 메모리 제어기(105)는 디바이스 메모리 제어기(155) 또는 하나 이상의 로컬 메모리 제어기(165)에 의해 구현되는 하드웨어, 펌웨어, 또는 소프트웨어 또는 이들의 일부 조합일 수 있다. 일부 경우에, 외부 메모리 제어기(105)는 프로세서(120) 및 메모리 디바이스(110)에 분산되어, 외부 메모리 제어기(105)의 일부가 프로세서(120)에 의해 구현되고, 다른 부분이 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 의해 구현될 수 있다. 마찬가지로, 일부 경우에, 본원의 디바이스 메모리 제어기(155) 또는 로컬 메모리 제어기(165)에 속하는 하나 이상의 기능은 일부 경우에, 외부 메모리 제어기(105)(프로세서(120)와는 별도로 또는 프로세서(120)에 포함됨)에 의해 수행될 수 있다.
시스템(100)의 컴포넌트는 복수의 채널(115)을 사용하여 메모리 디바이스(110)와 정보를 교환할 수 있다. 일부 예에서, 채널(115)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 간의 통신을 가능하게 할 수 있다. 각 채널(115)은 시스템(100)의 컴포넌트와 연관된 단자 사이에 하나 이상의 신호 경로 또는 전송 매체(예컨대, 전도체)를 포함할 수 있다. 예를 들어, 채널(115)은 외부 메모리 제어기(105)에 있는 하나 이상의 핀 또는 패드와 메모리 디바이스(110)에 있는 하나 이상의 핀 또는 패드를 포함하는 제1 단자를 포함할 수 있다. 핀은 시스템(100)의 디바이스의 전도성 입력 또는 출력 지점의 예일 수 있으며, 핀은 채널의 일부로 작동하도록 구성될 수 있다.
일부 경우에, 단자의 핀 또는 패드는 채널(115)의 신호 경로의 일부일 수 있다. 시스템(100)의 컴포넌트 내에서 신호를 라우팅하기 위해 추가 신호 경로가 채널의 단자와 연결될 수 있다. 예를 들어, 메모리 디바이스(110)는 채널(115)의 단자로부터 메모리 디바이스(110)의 다양한 컴포넌트(예컨대, 디바이스 메모리 제어기(155), 메모리 다이(160), 로컬 메모리 제어기(165), 메모리 어레이(170))로 신호를 라우팅하는 신호 경로(예컨대, 메모리 디바이스(110) 내부의 신호 경로 또는 메모리 다이(160) 내부와 같은 그 컴포넌트)를 포함할 수 있다.
채널(115)(및 관련 신호 경로 및 단자)은 특정 유형의 정보를 전달하는 데 전용될 수 있다. 일부 경우에, 채널(115)은 통합 채널일 수 있고, 그에 따라 복수의 개별 채널을 포함할 수 있다. 예를 들어, 데이터 채널(190)은 x4(예컨대, 4개의 신호 경로를 포함함), x8(예컨대, 8개의 신호 경로를 포함함), x16(16개의 신호 경로를 포함함) 등일 수 있다. 채널을 통해 전달되는 신호는 DDR 타이밍 방식을 사용할 수 있다. 예를 들어, 신호의 일부 심볼은 클록 신호의 상승 에지에 등록되고, 신호의 다른 심볼은 클록 신호의 하강 에지에 등록될 수 있다.
일부 경우에, 채널(115)은 하나 이상의 명령 및 어드레스(CA: command and address) 채널(186)을 포함할 수 있다. CA 채널(186)은 명령과 연관된 제어 정보(예컨대, 어드레스 정보)를 포함하는 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 명령을 전달하도록 구성될 수 있다. 예를 들어, CA 채널(186)은 원하는 데이터의 어드레스와 함께 읽기 명령을 포함할 수 있다. 일부 경우에, CA 채널(186)은 상승 클록 신호 에지 및/또는 하강 클록 신호 에지에 등록될 수 있다. 일부 경우에, CA 채널(186)은 8개 또는 9개의 신호 경로를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 클록 신호(CK) 채널(188)을 포함할 수 있다. CK 채널(188)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 하나 이상의 공통 클록 신호를 통신하도록 구성될 수 있다. 각각의 클록 신호는 하이 상태와 로우 상태 사이에서 진동하고, 외부 메모리 제어기(105)와 메모리 디바이스(110)의 동작을 조정하도록 구성될 수 있다. 일부 경우에, 클록 신호는 차동 출력(예컨대, CK_t 신호 및 CK_c 신호)일 수 있고, CK 채널(188)의 신호 경로는 이에 따라 구성될 수 있다. 일부 경우에, 클록 신호는 단일 종단(single ended)일 수 있다. 일부 경우에, 클록 신호는 1.5　GHz 신호일 수 있다. CK 채널(188)은 임의 수량의 신호 경로를 포함할 수 있다. 일부 경우에, 클록 신호(CK)(예컨대, CK_t 신호 및 CK_c 신호)는 메모리 디바이스(110)에 대한 명령 및 어드레싱 동작, 또는 메모리 디바이스(110)에 대한 다른 시스템 전체 동작을 위한 타이밍 기준(timing reference)을 제공할 수 있다. 따라서, 클록 신호(CK)는 제어 클록 신호(CK), 명령 클록 신호(CK) 또는 시스템 클록 신호(CK)로 다양하게 지칭될 수 있다. 시스템 클록 신호(CK)는 시스템 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 컴포넌트(예컨대, 발진기, 수정, 로직 게이트, 트랜지스터 등)를 포함할 수 있다.
일부 경우에, 채널(115)은 하나 이상의 데이터(DQ) 채널(190)을 포함할 수 있다. 데이터 채널(190)은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에 데이터 및/또는 제어 정보를 전달하도록 구성될 수 있다. 예를 들어, 데이터 채널(190)은 메모리 디바이스(110)에 기록될 정보(예컨대, 양방향) 또는 메모리 디바이스(110)로부터 판독된 정보를 전달할 수 있다. 데이터 채널(190)은 다양한 상이한 변조 방식(예컨대, 비제로복귀(NRZ: non-return-to-zero), PAM4)을 사용하여 변조될 수 있는 신호를 전달할 수 있다.
일부 경우에, 채널(115)은 다른 목적에 전용될 수 있는 하나 이상의 다른 채널(192)을 포함할 수 있다. 이들 다른 채널(192)은 임의 수량의 신호 경로를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 기록 클록 신호(WCK: write clock signal) 채널을 포함할 수 있다. WCK의 'W'는 명시적으로 "쓰기"를 의미할 수 있지만, 쓰기 클록 신호(WCK)(예컨대, WCK_t 신호 및 WCK_c 신호)는 일반적으로 메모리 디바이스(110)에 대한 액세스 동작을 위한 타이밍 기준(예컨대, 읽기 및 쓰기 동작에 대한 타이밍 기준)을 제공할 수 있다. 따라서, 쓰기 클록 신호(WCK)는 데이터 클록 신호(WCK)라고도 지칭될 수 있다. WCK 채널은 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 공통 데이터 클록 신호를 전달하도록 구성될 수 있다. 데이터 클록 신호는 외부 메모리 제어기(105)와 메모리 디바이스(110)의 액세스 동작(예컨대, 쓰기 동작 또는 읽기 동작)을 조정하도록 구성될 수 있다. 일부 경우에, 쓰기 클록 신호는 차동 출력(예컨대, WCK_t 신호 및 WCK_c 신호)일 수 있고, WCK 채널의 신호 경로는 그에 따라 구성될 수 있다. WCK 채널은 임의 수량의 신호 경로를 포함할 수 있다. 데이터 클록 신호(WCK)는 데이터 클록에 의해 생성될 수 있으며, 이는 하나 이상의 하드웨어 컴포넌트(예컨대, 발진기, 수정, 로직 게이트, 트랜지스터 등)를 포함할 수 있다.
일부 경우에, 다른 채널(192)은 하나 이상의 오류 검출 코드(EDC: error detection code) 채널을 포함할 수 있다. EDC 채널은 시스템 신뢰성을 향상시키기 위해 체크섬(checksum)과 같은 오류 검출 신호를 전달하도록 구성될 수 있다. EDC 채널은 임의 수량의 신호 경로를 포함할 수 있다.
채널(115)은 여러 가지의 상이한 아키텍처를 사용하여 외부 메모리 제어기(105)를 메모리 디바이스(110)와 연결시킬 수 있다. 다양한 아키텍처의 예는 버스, 포인트간 연결(point-to-point connection), 크로스바(crossbar), 실리콘 인터포저(silicon interposer)와 같은 고밀도 인터포저, 또는 유기 기판에 형성된 채널, 또는 이들의 일부 조합을 포함할 수 있다. 예를 들어, 일부 경우에, 신호 경로는 실리콘 인터포저 또는 유리 인터포저와 같은 고밀도 인터포저를 적어도 부분적으로 포함할 수 있다.
채널(115)을 통해 전달되는 신호는 여러 가지의 상이한 변조 방식을 사용하여 변조될 수 있다. 일부 경우에, 이진 심볼(또는 이진 레벨) 변조 방식이 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 전달되는 신호를 변조하는 데 사용될 수 있다. 이진 심볼 변조 방식은 M이 2인 M진(M-ary) 변조 방식의 예일 수 있다. 이진 심볼 변조 방식의 각 심볼은 1비트의 디지털 데이터를 나타내도록 구성될 수 있다(예컨대, 심볼은 로직 1 또는 로직 0을 나타낼 수 있음). 이진 심볼 변조 방식의 예는 NRZ, 단극 인코딩(unipolar encoding), 바이폴라 인코딩(bipolar encoding), 맨체스터 인코딩(Manchester encoding), 2개의 심볼을 갖는 PAM(예컨대, PAM2) 및/또는 기타를 포함하지만, 이것들로 한정되는 것은 아니다.
일부 경우에, 외부 메모리 제어기(105)와 메모리 디바이스(110) 사이에서 전달되는 신호를 변조하기 위해 다중 심볼(또는 다중 레벨) 변조 방식이 사용될 수 있다. 다중 심볼 변조 방식은 M이 3 이상인 M진(M-ary) 변조 방식의 예일 수 있다. 다중 심볼 변조 방식의 각 심볼은 2비트 이상의 디지털 데이터를 나타내도록 구성될 수 있다(예컨대, 심볼은 로직 00, 로직 01, 로직 10 또는 로직 11을 나타낼 수 있음). 다중 심볼 변조 방식의 예는 PAM4, PAM8 등, 직교 진폭 변조(QAM: Quadrature Amplitude Modulation), 4진 위상 시프트 키잉(QPSK: Quadrature Phase Shift Keying) 및/또는 기타를 포함하지만, 이것들로 한정되는 것은 아니다. 다중 심볼 신호 또는 PAM4 신호는 2개 이상의 비트 정보를 인코딩하기 위해 적어도 3개 레벨을 포함하는 변조 방식을 사용하여 변조된 신호일 수 있다. 다중 심볼 변조 방식 및 심볼은 대안적으로 비이진(non-binary), 다중 비트 또는 고차 변조 방식 및 심볼로 지칭될 수 있다.
일부 경우에, PAM4 변조 방식은 채널에서 데이터 전송 속도를 높일 수 있다. 일부 경우에, PAM4 변조 방식을 구현하는 것이 NRZ 변조 방식을 사용하는 것의 대안이 될 수 있다. 그러나, PAM4 시그널링에는 일부 심볼 간 간섭(inter-symbol interference)이 포함될 수 있다. 수신기는 심볼 간 간섭을 고려하도록 구성될 수 있다. 이와 같은 간섭 완화 동작은, DDR 타이밍 방식을 사용하여 시그널링할 때, 복잡할 수 있다. 이와 같은 예에서, 수신기는 3개 이상의 전압 레벨(예컨대, PAM4)을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 전압 레벨을 결정할 수 있는 제1 회로를 포함할 수 있다. 수신기의 제2 회로는 3개 이상의 전압 레벨(예컨대, PAM4)을 포함하는 변조 방식을 사용하여 변조된 신호의 제2 전압 레벨을 결정할 수 있다.
도 2는 본 발명의 다양한 예에 따른 메모리 다이(200)의 예를 도시한다. 메모리 다이(200)는 도 1을 참조하여 설명된 메모리 다이(160)의 예일 수 있다. 일부 경우에, 메모리 다이(200)는 메모리 칩, 메모리 디바이스 또는 전자 메모리 장치로 지칭될 수 있다. 메모리 다이(200)는 상이한 로직 상태를 저장하도록 프로그래밍 가능한 하나 이상의 메모리 셀(205)을 포함할 수 있다. 각각의 메모리 셀(205)은 2개 이상의 상태를 저장하도록 프로그래밍될 수 있다. 예를 들어, 메모리 셀(205)은 한 번에 1비트의 디지털 로직(예컨대, 로직 0 및 로직 1)을 저장하도록 구성될 수 있다. 일부 경우에, 단일 메모리 셀(205)(예컨대, 다중 레벨 메모리 셀)은 한 번에 2비트 이상의 디지트 로직(예컨대, 로직 00, 로직 01, 로직 10 또는 로직 11)을 저장하도록 구성될 수 있다.
메모리 셀(205)은 프로그램 가능 상태를 나타내는 전하를 커패시터에 저장할 수 있다. DRAM 아키텍처는 프로그래밍 가능 상태를 나타내는 전하를 저장하기 위해 유전 재료를 포함하는 커패시터를 포함할 수 있다. 다른 메모리 아키텍처에서는 다른 저장 디바이스 및 컴포넌트가 가능하다. 예를 들어, 비선형 유전 재료가 사용될 수 있다.
읽기 및 쓰기와 같은 동작은 워드 라인(210) 및/또는 디지트 라인(215)과 같은 액세스 라인을 활성화하거나 선택함으로써 메모리 셀(205)에서 수행될 수 있다. 일부 경우에, 디지트 라인(215)은 또한 비트 라인으로 지칭될 수 있다. 액세스 라인, 워드 라인 및 디지트 라인 또는 그 유사어에 대한 참조는 이해나 동작 손실없이 상호 교환할 수 있다. 워드 라인(210) 또는 디지트 라인(215)을 활성화하거나 선택하는 것은 각 라인에 전압을 인가하는 것을 포함할 수 있다.
메모리 다이(200)는 그리드형 패턴(grid-like pattern)으로 배열된 액세스 라인(예컨대, 워드 라인(210) 및 디지트 라인(215))을 포함할 수 있다. 메모리 셀(205)은 워드 라인(210)과 디지트 라인(215)의 교차점에 위치될 수 있다. 워드 라인(210) 및 디지트 라인(215)을 바이어싱함으로써(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함), 단일 메모리 셀(205)이 그들의 교차점에서 액세스될 수 있다.
메모리 셀(205)에의 액세싱은 로우(row) 디코더(220) 또는 컬럼(column) 디코더(225)를 통해 제어될 수 있다. 예를 들어, 로우 디코더(220)는 로컬 메모리 제어기(260)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 워드 라인(210)을 활성화할 수 있다. 컬럼 디코더(225)는 로컬 메모리 제어기(260)로부터 컬럼 어드레스를 수신하고, 수신된 컬럼 어드레스에 기초하여 디지트 라인(215)을 활성화할 수 있다. 예를 들어, 메모리 다이(200)는 WL_1 내지 WL_M으로 라벨링된 다중 워드 라인(210) 및 DL_1 내지 DL_N으로 라벨링된 다중 디지트 라인(215)을 포함할 수 있으며, 여기서, M 및 N은 메모리 어레이의 크기에 따라 다르다. 따라서, 워드 라인(210) 및 디지트 라인(215), 예컨대, WL_1 및 DL_3을 활성화함으로써, 그들의 교차점에 있는 메모리 셀(205)에 액세스할 수 있다. 2차원 또는 3차원 구성에서, 워드 라인(210)과 디지트 라인(215)의 교차는 메모리 셀(205)의 어드레스로 지칭될 수 있다.
메모리 셀(205)은 커패시터(230) 및 스위칭 컴포넌트(235)와 같은 로직 저장 컴포넌트를 포함할 수 있다. 커패시터(230)는 유전체 커패시터 또는 강유전체 커패시터의 예일 수 있다. 커패시터(230)의 제1 노드는 스위칭 컴포넌트(235)와 연결될 수 있고, 커패시터(230)의 제2 노드는 전압원(240)과 연결될 수 있다. 일부 경우에, 전압원(240)은 Vpl과 같은 셀 플레이트 기준 전압일 수 있거나, Vss와 같은 접지일 수 있다. 일부 경우에, 전압원(240)은 플레이트 라인 드라이버(plate line driver)와 연결된 플레이트 라인의 예일 수 있다. 스위칭 컴포넌트(235)는 트랜지스터 또는 2개의 컴포넌트 사이의 전자 통신을 선택적으로 확립하거나 해제하는 임의의 다른 유형의 스위치 디바이스의 예일 수 있다.
메모리 셀(205)을 선택하거나 선택 해제하는 것은 스위칭 컴포넌트(235)를 활성화 또는 비활성화함으로써 달성될 수 있다. 커패시터(230)는 스위칭 컴포넌트(235)를 사용하여 디지트 라인(215)과 전자 통신할 수 있다. 예를 들어, 커패시터(230)는, 스위칭 컴포넌트(235)가 비활성화될 때, 디지트 라인(215)으로부터 분리될 수 있고, 커패시터(230)는, 스위칭 컴포넌트(235)가 활성화될 때, 디지트 라인(215)과 연결될 수 있다. 일부 경우에, 스위칭 컴포넌트(235)는 트랜지스터이고 그 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있으며, 여기서, 트랜지스터 게이트와 트랜지스터 소스 사이의 전압차는 트랜지스터의 임계 전압보다 크거나 작을 수 있다. 일부 경우에, 스위칭 컴포넌트(235)는 p형 트랜지스터 또는 n형 트랜지스터일 수 있다. 워드 라인(210)은 스위칭 컴포넌트(235)의 게이트와 전자 통신할 수 있고, 워드 라인(210)에 인가되고 있는 전압에 기초하여 스위칭 컴포넌트(235)를 활성화/비활성화할 수 있다.
워드 라인(210)은 메모리 셀(205)에 대한 액세스 동작을 수행하는 데 사용되는, 메모리 셀(205)과 전자 통신하는 전도성 라인일 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 스위칭 컴포넌트(235)의 게이트와 전자 통신할 수 있고, 메모리 셀의 스위칭 컴포넌트(235)를 제어하도록 구성될 수 있다. 일부 아키텍처에서, 워드 라인(210)은 메모리 셀(205)의 커패시터 노드와 전자 통신할 수 있고, 메모리 셀(205)은 스위칭 컴포넌트를 포함하지 않을 수 있다.
디지트 라인(215)은 메모리 셀(205)을 감지 컴포넌트(245)와 연결하는 전도성 라인일 수 있다. 일부 아키텍처에서, 메모리 셀(205)은, 일부 액세스 동작 동안, 디지트 라인(215)과 선택적으로 연결될 수 있다. 예를 들어, 워드 라인(210) 및 메모리 셀(205)의 스위칭 컴포넌트(235)는 메모리 셀(205)의 커패시터(230) 및 디지트 라인(215)을 연결 및/또는 분리하도록 구성될 수 있다. 일부 아키텍처에서, 메모리 셀(205)은 디지트 라인(215)과 전자 통신(예컨대, 일정함)할 수 있다.
감지 컴포넌트(245)는 메모리 셀(205)의 커패시터(230)에 저장된 상태(예컨대, 전하)를 검출하고, 저장된 상태에 기초하여 메모리 셀(205)의 로직 상태를 결정하도록 구성될 수 있다. 일부 경우에, 메모리 셀(205)에 의해 저장된 전하는 매우 적을 수 있다. 이와 같이, 감지 컴포넌트(245)는 메모리 셀(205)에 의해 출력된 신호를 증폭하기 위해 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 증폭기는, 읽기 동작 동안, 디지트 라인(215)의 전하의 작은 변화를 검출할 수 있고, 검출된 전하에 기초하여, 로직 상태 0 또는 로직 상태 1에 대응하는 신호를 생성할 수 있다. 읽기 동작 동안, 메모리 셀(205)의 커패시터(230)는 신호를 그것의 대응하는 디지트 라인(215)에 출력(예컨대, 전하 방전)할 수 있다. 신호는 디지트 라인(215)의 전압을 변화시킬 수 있다. 감지 컴포넌트(245)는 디지트 라인(215)을 통해 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)(예컨대, 기준 전압)와 비교하도록 구성될 수 있다. 감지 컴포넌트(245)는 이 비교에 기초하여 메모리 셀(205)의 저장 상태를 결정할 수 있다. 예를 들어, 이진 시그널링에서, 디지트 라인(215)이 기준 신호(250)보다 더 높은 전압을 갖는 경우, 감지 컴포넌트(245)는 메모리 셀(205)의 저장 상태가 로직 1인 것으로 결정하고, 디지트 라인(215)이 기준 신호(250)보다 더 낮은 전압을 갖는 경우, 감지 컴포넌트(245)는 메모리 셀(205)의 저장 상태가 로직 0인 것으로 결정할 수 있다. 감지 컴포넌트(245)는 신호의 차이를 검출 및 증폭하기 위한 다양한 트랜지스터나 증폭기를 포함할 수 있다. 메모리 셀(205)의 검출된 로직 상태는 출력(255)으로서 컬럼 디코더(225)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(245)는 다른 컴포넌트(예컨대, 컬럼 디코더(225), 로우 디코더(220))의 일부일 수 있다. 일부 경우에, 감지 컴포넌트(245)는 로우 디코더(220) 또는 컬럼 디코더(225)와 전자 통신할 수 있다.
로컬 메모리 제어기(260)는 다양한 컴포넌트(예컨대, 로우 디코더(220), 컬럼 디코더(225) 및 감지 컴포넌트(245))를 통해 메모리 셀(205)의 동작을 제어할 수 있다. 로컬 메모리 제어기(260)는 도 1을 참조하여 설명된 로컬 메모리 제어기(165)의 예일 수 있다. 일부 경우에, 하나 이상의 로우 디코더(220), 컬럼 디코더(225) 및 감지 컴포넌트(245)는 로컬 메모리 제어기(260)와 함께 배치될 수 있다. 로컬 메모리 제어기(260)는 외부 메모리 제어기(105)(또는 도 1을 참조하여 설명된 디바이스 메모리 제어기(155))로부터 명령 및/또는 데이터를 수신하고, 명령 및/또는 데이터를 메모리 다이(200)에서 사용될 수 있는 정보로 변환하고, 메모리 다이(200)에서 하나 이상의 동작을 수행하고, 또한 하나 이상의 동작을 수행하는 것에 응답하여 메모리 다이(200)로부터 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))로 데이터를 전달하도록 구성될 수 있다. 로컬 메모리 제어기(260)는 대상 워드 라인(210) 및 대상 디지트 라인(215)을 활성화하기 위한 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 또한, 로컬 메모리 제어기(260)는 메모리 다이(200)의 동작 동안 사용되는 다양한 전압이나 전류를 생성 및 제어할 수 있다. 일반적으로, 본원에서 설명된 인가 전압이나 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고, 메모리 다이(200)의 동작에 대해 설명된 다양한 동작과 다를 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 쓰기 동작(예컨대, 프로그래밍 동작)을 수행하도록 구성될 수 있다. 쓰기 동작 동안, 메모리 다이(200)의 메모리 셀(205)은 원하는 로직 상태를 저장하도록 프로그래밍될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 쓰기 동작 동안 프로그래밍될 수 있다. 로컬 메모리 제어기(260)는 쓰기 동작을 수행할 대상 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 대상 메모리 셀(205)(예컨대, 대상 메모리 셀(205)의 어드레스)과 전자 통신하는 대상 워드 라인(210) 및 대상 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 대상 메모리 셀(205)에 액세스하기 위해 대상 워드 라인(210) 및 대상 디지트 라인(215)을 활성화할 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 로컬 메모리 제어기(260)는, 쓰기 동작 동안, 특정 신호(예컨대, 전압)를 디지트 라인(215)에 인가하여 메모리 셀(205)의 커패시터(230)에 특정 상태(예컨대, 전하)를 저장할 수 있으며, 이 특정 상태(예컨대, 전하)는 원하는 로직 상태를 나타낼 수 있다.
일부 경우에, 로컬 메모리 제어기(260)는 메모리 다이(200)의 하나 이상의 메모리 셀(205)에 대해 읽기 동작(예컨대, 감지 동작)을 수행하도록 구성될 수 있다. 읽기 동작 동안, 메모리 다이(200)의 메모리 셀(205)에 저장된 로직 상태가 결정될 수 있다. 일부 경우에, 복수의 메모리 셀(205)은 단일 읽기 동작 동안 감지될 수 있다. 로컬 메모리 제어기(260)는 읽기 동작을 수행할 대상 메모리 셀(205)을 식별할 수 있다. 로컬 메모리 제어기(260)는 대상 메모리 셀(205)(예컨대, 대상 메모리 셀(205)의 어드레스)과 전자 통신하는 대상 워드 라인(210) 및 대상 디지트 라인(215)을 식별할 수 있다. 로컬 메모리 제어기(260)는 대상 메모리 셀(205)에 액세스하기 위해 대상 워드 라인(210) 및 대상 디지트 라인(215)을 활성화할 수 있다(예컨대, 워드 라인(210) 또는 디지트 라인(215)에 전압을 인가함). 대상 메모리 셀(205)은 액세스 라인을 바이어싱하는 것에 응답하여 신호를 감지 컴포넌트(245)로 전송할 수 있다. 감지 컴포넌트(245)는 신호를 증폭할 수 있다. 로컬 메모리 제어기(260)는 감지 컴포넌트(245)를 파이어(fire)(예컨대, 감지 컴포넌트를 래치)함으로써 메모리 셀(205)로부터 수신된 신호를 기준 신호(250)와 비교할 수 있다. 이 비교에 기초하여, 감지 컴포넌트(245)는 메모리 셀(205)에 저장된 로직 상태를 결정할 수 있다. 로컬 메모리 제어기(260)는, 읽기 동작의 일부로서, 메모리 셀(205)에 저장된 로직 상태를 외부 메모리 제어기(105)(또는 디바이스 메모리 제어기(155))에 전달할 수 있다.
일부 메모리 아키텍처에서, 메모리 셀(205)에 액세스하는 것은 메모리 셀(205)에 저장된 로직 상태를 저하시키거나 파괴할 수 있다. 예를 들어, DRAM 아키텍처에서 수행되는 읽기 동작은 대상 메모리 셀의 커패시터를 부분적으로 또는 완전히 방전시킬 수 있다. 로컬 메모리 제어기(260)는 메모리 셀을 원래의 로직 상태로 되돌리기 위해 다시 쓰기 동작 또는 리프레시 동작을 수행할 수 있다. 로컬 메모리 제어기(260)는, 읽기 동작 후, 로직 상태를 대상 메모리 셀에 다시 쓰기를 할 수 있다. 일부 경우에, 다시 쓰기 동작은 읽기 동작의 일부로 간주될 수 있다. 추가적으로, 워드 라인(210)과 같은 단일 액세스 라인을 활성화하는 것은 그 액세스 라인과 전자 통신하는 일부 메모리 셀에 저장된 상태를 방해할 수 있다. 따라서, 다시 쓰기 동작 또는 리프레시 동작은 액세스되지 않았을 수 있는 하나 이상의 메모리 셀에 대해 수행될 수 있다.
메모리 다이(200)는 다중 레벨 변조 방식을 사용하여 변조되고 DDR 타이밍 방식을 사용하여 클로킹되는 시그널링을 사용하여 호스트 디바이스로부터 수신된 데이터를 저장하도록 구성될 수 있다. 이러한 상황에서, 메모리 디바이스는 피드백 회로를 사용하여 심볼 간 간섭(inter-symbol interference)을 완화하도록 구성될 수 있다.
도 3은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로(300)의 예를 도시한다. 회로(300)는 도 1 및 도 2를 참조하여 설명된 메모리 디바이스(110, 200)의 적어도 일부를 나타낼 수 있다. 회로(300)는 증폭기(310), 차동 증폭기(320-a), 차동 증폭기(320-b), 제1 회로(325-a) 및 제2 회로(325-b)를 포함할 수 있다. 제1 회로(325-a)는 피드백 회로(330-a), 래치 회로(340-a) 및 디코더(345-a)를 포함할 수 있다. 제2 회로(325-b)는 피드백 회로(330-b), 래치 회로(340-b) 및 디코더(345-b)를 포함할 수 있다. 회로(300)는 본 발명의 다른 양태들 중에서, 도 1 및 도 2를 참조하여 설명된 바와 같이, 피드백 회로에 의해 신호를 수정할 수 있는 회로의 예이다.
일부 예에서, 회로(300)는 DDR 타이밍 방식 및 다중 레벨 변조 방식(예컨대, PAM4)을 사용하는 시그널링을 지원할 수 있다. 이와 같은 경우에, 회로(300)는 채널을 통해 수신된 신호를 디코딩하기 위해 제1 회로(325-a) 및 제1 회로에 병렬인 제2 회로(325-b)를 포함할 수 있다. 일부 경우에, 제1 회로(325-a) 및 제2 회로(325-b)는 각각 등화 블록(equalization block)을 포함할 수 있다. 예를 들어, 등화 블록에는 연속 시간 선형 등화(CTLE: Continuous Time Linear Equalization), 수신기 피드 포워드 등화(Rx-FFE: Receiver Feed Forward Equalization) 또는 DFE가 포함될 수 있다. 일부 예에서, DFE는 반사 및 크로스토크 지배 채널(crosstalk dominated channel)(예컨대, 메모리 채널)에 사용될 수 있다.
증폭기(310)는 호스트 디바이스 또는 메모리 디바이스와 연결된 채널을 통해 신호(305)를 수신하도록 구성될 수 있다. 일부 예에서, 신호(305)는 단일 종단 신호(single-ended signal)일 수 있다. 증폭기(310)는 단일 종단 신호를 수신하는 것에 기초하여 차동 신호를 출력하도록 구성될 수 있다. 증폭기(310)는 신호(315-a)를 생성하여 차동 증폭기(320-a)로 출력하고, 신호(315-b)를 생성하여 차동 증폭기(320-b)로 출력할 수 있다. 신호(315-a) 및 신호(315-b)는 각각 차동 신호의 예일 수 있다. 일부 경우에, 신호(315-a) 및 신호(315-b)는 동일한 신호일 수 있다. 일부 경우에, 신호(315-a, 315-b)는 각각 다중 레벨 변조 방식(예컨대, PAM4)을 사용하여 변조될 수 있고, 채널을 통해 전달된 후에 ISI를 포함할 수 있다. 일부 예에서, 선형 드라이버는 차동 PAM4 신호를 생성할 수 있다.
증폭기(310)는 차동 증폭기(320-a)와 연결될 수 있다. 일부 경우에, 차동 증폭기(320-a)는 피드백 회로(330-a)와 연결될 수 있다. 피드백 회로(330-a)는 합산 회로(335-a) 및 가중치 회로(355-a)를 포함할 수 있다. 이와 같은 경우, 합산 회로(335-a)는 차동 증폭기(320-a)와 연결될 수 있다. 피드백 회로(330-a)는 래치 회로(340-a)와 연결될 수 있다. 예를 들어, 합산 회로(335-a)는 래치 회로(340-a)와 연결될 수 있다. 래치 회로(340-a)는 스트롱암 래치(strongARM latch)(예컨대, 강한 암 기반 차동 슬라이서(differential slicer))를 포함할 수 있다. 일부 예에서, 래치 회로(340-a)는 디코더(345-a)와 연결될 수 있다. 디코더(345-a)는 온도계 코드 디코더(thermometer code decoder)의 예일 수 있지만, 이것으로 한정되는 것은 아니다.
다른 예에서, 증폭기(310)는 차동 증폭기(320-b)와 연결될 수 있다. 일부 경우에, 차동 증폭기(320-b)는 피드백 회로(330-b)와 연결될 수 있다. 피드백 회로(330-b)는 합산 회로(335-b) 및 가중치 회로(355-b)를 포함할 수 있다. 이러한 경우에, 합산 회로(335-b)는 차동 증폭기(320-b)와 연결될 수 있다. 피드백 회로(330-b)는 래치 회로(340-b)와 연결될 수 있다. 예를 들어, 합산 회로(335-b)는 래치 회로(340-b)와 연결될 수 있다. 래치 회로(340-b)는 스트롱암 래치(예컨대, 강한 암 기반 차동 슬라이서)를 포함할 수 있다. 일부 예에서, 래치 회로(340-b)는 디코더(345-b)와 연결될 수 있다. 디코더(345-b)는 온도계 코드 디코더의 예일 수 있지만, 이것으로 한정되는 것은 아니다.
일부 경우에, 신호(315-a, 315-b)는 4개의 심볼을 포함하는 변조 방식을 사용하여 변조될 수 있으며, 여기서, 각 심볼은 전압 레벨로 표현될 수 있다. 예를 들어, 다중 레벨 변조 방식은 신호 레벨 L0, L1, L2, L3을 포함할 수 있다. 일부 예에서 신호(315-a, 315-b)는 하나 이상의 차동 신호일 수 있다. 차동 신호는 참 신호(true signal)(예컨대, P 신호) 및 보완 신호(complement signal)(예컨대, N 신호)를 포함할 수 있다. 일부 예에서, P 신호는 신호 레벨 L3에 있을 수 있고, 대응하는 N 신호는 신호 레벨 L0에 있을 수 있다. 다른 예에서, P 신호는 신호 레벨 L2에 있을 수 있고, 대응하는 N 신호는 신호 레벨 L1에 있을 수 있다. 일부 경우에, P 신호는 신호 레벨 L1에 있을 수 있고, 대응하는 N 신호는 신호 레벨 L2에 있을 수 있다. 일부 경우에, 신호(315-a, 315-b)는 12Gbps DDR PAM4 신호의 예일 수 있다.
일부 경우에, 차동 증폭기(320-a)는 제1 회로(325-a)의 입력과 연결될 수 있다. 예를 들어, 차동 증폭기(320-a)는 신호(315-a)를 수신할 수 있다. 제1 회로(325-a)는 특정 샘플링 이벤트에서 신호(315-a)의 심볼 또는 전압 레벨을 결정하도록 구성될 수 있다. 일부 경우에, 제1 회로(325-a)는 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트에 대한 신호의 제1 전압 레벨을 결정할 수 있다.
합산 회로(335-a)는 차동 증폭기(320-a)로부터 신호를 수신하고 해당 신호를 래치 회로(340-a)로 출력할 수 있다. 합산 회로(335-a)는 메인 신호(예컨대, 신호(315-a))와 피드백 신호(예컨대, 신호(350-b))를 합산하도록 구성된 합산 노드의 예일 수 있다. 래치 회로(340-a)는 신호를 하나 이상의 상이한 기준 전압과 비교할 수 있다. 예를 들어, 래치 회로(340-a)는 각각의 래치 회로가 신호를 상이한 기준 전압과 비교하는 하나 이상의 래치 회로를 포함할 수 있다. 래치 회로(340-a) 내의 래치 회로의 수량은 변조 방식에 포함된 심볼의 수에 기초할 수 있다. 예를 들어, PAM4 방식의 경우, 래치 회로(340-a)는 신호에 존재할 수 있는 모든 상이한 레벨을 구별하기 위해 3개의 래치 회로를 포함할 수 있다. 본원에서 더 상세히 설명되는 바와 같이, 래치 회로(340-a)는 신호를 기준 전압과 비교하는 것을 기초로 하여 피드백 신호(350-a)를 생성할 수 있다. 피드백 신호(350-a)는 차동 신호의 예일 수 있다.
피드백 신호(350-a)는 래치 회로(340-a)의 출력을 포함할 수 있다. 일부 예에서, 피드백 신호(350-a)는 하나 이상의 상이한 신호를 포함할 수 있다. 각 신호는 래치 회로(340-a)의 특정 래치 회로에 대해 출력될 수 있다. 일부 경우에, 피드백 신호의 각 신호는 2레벨 변조 방식(two-level modulation scheme)을 사용하여 변조되는 차동 신호의 예일 수 있다. 일부 경우에, 선택적 바이어싱 기술을 사용하여 2개의 서로 다른 전압 레벨에서 P 신호와 N 신호를 슬라이스할 수 있다. 예를 들어, 단일 래치는 P 신호를 제1 기준 전압과 비교하고 N 신호를 다른 기준 전압과 비교하도록 구성될 수 있다. 일부 경우에, 디코더(345-a)는 피드백 신호(350-a)를 래치 회로(340-a)로부터 수신할 수 있다. 예를 들어, 디코더(345-a)는 피드백 신호(350-a)에 기초하여 신호와 연관된 심볼을 결정할 수 있다.
일부 경우에, 차동 증폭기(320-b)는 제2 회로(325-b)의 입력과 연결될 수 있다. 예를 들어, 차동 증폭기(320-b)는 신호(315-b)를 수신할 수 있다. 제2 회로(325-b)는 특정 샘플링 이벤트에서 신호(315-b)의 심볼 또는 전압 레벨을 결정하도록 구성될 수 있다. 일부 경우에, 제2 회로(325-b)는 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트에 대한 신호의 제2 전압 레벨을 결정할 수 있다.
합산 회로(335-b)는 차동 증폭기(320-b)로부터 신호를 수신하고 해당 신호를 래치 회로(340-b)로 출력할 수 있다. 합산 회로(335-b)는 메인 신호(예컨대, 신호(315-b))와 피드백 신호(예컨대, 신호(350-a))를 합산하도록 구성된 합산 노드의 예일 수 있다. 래치 회로(340-b)는 신호를 하나 이상의 다른 기준 전압과 비교할 수 있다. 예를 들어, 래치 회로(340-b)는 각각의 래치 회로가 신호를 상이한 기준 전압과 비교하는 하나 이상의 래치 회로를 포함할 수 있다. 래치 회로(340-b) 내의 래치 회로의 수량은 변조 방식에 포함된 심볼의 수에 기초할 수 있다. 예를 들어, PAM4 방식의 경우, 래치 회로(340-b)는 신호에 존재할 수 있는 모든 상이한 레벨을 구별하기 위해 3개의 래치 회로를 포함할 수 있다. 본원에서 더 상세히 설명되는 바와 같이, 래치 회로(340-b)는 신호를 기준 전압과 비교하는 것을 기초로 하는 피드백 신호(350-b)를 생성할 수 있다. 피드백 신호(350-b)는 차동 신호의 예일 수 있다.
피드백 신호(350-b)는 래치 회로(340-b)의 출력을 포함할 수 있다. 일부 예에서, 피드백 신호(350-b)는 하나 이상의 상이한 신호를 포함할 수 있다. 각 신호는 래치 회로(340-b)의 특정 래치 회로에 대해 출력될 수 있다. 일부 경우에, 피드백 신호의 각 신호는 2레벨 변조 방식을 사용하여 변조되는 차동 신호의 예일 수 있다. 일부 경우에, 선택적 바이어싱 기술을 사용하여 2개의 서로 다른 전압 레벨에서 P 신호와 N 신호를 슬라이스할 수 있다. 예를 들어, 단일 래치는 P 신호를 제1 기준 전압과 비교하고 N 신호를 다른 기준 전압과 비교하도록 구성될 수 있다. 일부 경우에, 디코더(345-b)는 래치 회로(340-b)로부터 피드백 신호(350-b)를 수신할 수 있다. 예를 들어, 디코더(345-b)는 피드백 신호(350-b)에 기초하여 신호와 연관된 심볼을 결정할 수 있다.
회로(300)에 의해 수신된 신호는 어느 정도의 심볼 간 간섭을 포함할 수 있다. 피드백 회로(330-a, 330-b)는 심볼 간 간섭을 줄이거나 보정하여, 신호가 래칭 및 디코딩되기 전에 신호의 품질을 향상시키도록 구성될 수 있다. 피드백 회로(330-a, 330-b)는 제1 샘플링 이벤트의 출력을 취하고 그 정보를 제1 회로(325-a) 또는 제2 회로(325-b)에 피드백하여, 후속 샘플링 이벤트에서 신호 내의 심벌 간 간섭을 보상하도록 구성될 수 있다. 일부 예에서, 제1 회로(325-a)에 의해 결정된 신호의 전압 레벨은 피드백 회로(330-a)에 기초하여 신호가 이전 샘플링 이벤트의 출력에 기초하여 수정되게 한다. 예를 들어, 피드백 회로(330-a)는 제2 회로(325-b)의 출력(예컨대, 피드백 신호(350-b)) 및 제1 회로(325-a)의 입력(예컨대, 신호(315-a))과 연결될 수 있다. 피드백 회로(330-a)는 제2 회로(325-b) 및/또는 래치 회로(340-b)로부터 피드백 신호(350-b)를 수신할 수 있다. 피드백 신호(350-b)는 이전 샘플링 이벤트의 전압 레벨에 대한 정보를 나타낼 수 있다.
피드백 회로(330-a)는 피드백 신호(350-b)에 기초하여 제1 회로(325-a)로 입력되는 신호(315-a)를 수정할 수 있다. 이러한 경우, 피드백 회로(330-a)는 다중 레벨 신호를 등화할 수 있다. 예를 들어, 피드백 회로(330-a)는 가중치 회로(355-a)를 포함할 수 있다. 가중치 회로(355-a)는 신호에 다른 피드백 신호를 적용할 수 있다. 일부 경우에, 가중치 회로(355-a)는 피드백 파라미터에 따라 피드백 신호(350-b)에 가중치를 부여하는 하나 이상의 탭 회로(tap circuit)를 포함할 수 있다. 일부 예에서, 가중치 회로(355-a)는 탭 웨이트(tap weight)에 의해 피드백 신호(350-b)를 곱할 수 있다. 예를 들어, 가중치 회로(355-a)는 (예컨대, 피드백 신호(350-b)를 수신하기 위해) 합산 회로(335-a) 및 래치 회로(340-b)와 연결될 수 있다. 일부 경우에, 피드백 회로(330-a)는 지연 회로를 포함할 수 있다. 지연 회로는 적어도 하나의 샘플링 이벤트에서 피드백 신호를 지연시킬 수 있다. 일부 경우에, 지연 회로는 가중치 회로(355-a)와 연결될 수 있다. 피드백 회로(330-a)는 또한 풀 레이트 클록 아키텍처(full rate clock architecture)를 활용할 수 있다.
일부 예에서, 제2 회로(325-b)에 의해 결정된 신호의 전압 레벨은 피드백 회로(330-b)에 기초할 수 있으며, 이로 인해 신호가 이전 샘플링 이벤트의 출력에 기초하여 수정될 수 있다. 예를 들어, 피드백 회로(330-b)는 제1 회로(325-a)의 출력(예컨대, 피드백 신호(350-a)) 및 제2 회로(325-b)의 입력(예컨대, 신호(315-b))에 연결될 수 있다. 피드백 회로(330-b)는 제1 회로(325-a) 및/또는 래치 회로(340-a)로부터 피드백 신호(350-a)를 수신할 수 있다. 피드백 신호(350-a)는 이전 샘플링 이벤트의 전압 레벨에 대한 정보를 나타낼 수 있다.
피드백 회로(330-b)는 피드백 신호(350-a)에 기초하여 제2 회로(325-b)로 입력되는 신호(315-b)를 수정할 수 있다. 이러한 경우, 피드백 회로(330-b)는 다중 레벨 신호를 등화할 수 있다. 예를 들어, 피드백 회로(330-b)는 가중치 회로(355-b)를 포함할 수 있다. 가중치 회로(355-b)는 신호에 다른 피드백 신호를 적용할 수 있다. 일부 경우에, 가중치 회로(355-b)는 피드백 파라미터에 따라 피드백 신호(350-a)에 가중치를 부여하는 하나 이상의 탭 회로(tap circuit)를 포함할 수 있다. 일부 예에서, 가중치 회로(355-b)는 탭 웨이트(tap weight)에 의해 피드백 신호(350-a)를 곱할 수 있다. 예를 들어, 가중치 회로(355-b)는 (예컨대, 피드백 신호(350-a)를 수신하기 위해) 합산 회로(335-b) 및 래치 회로(340-a)와 연결될 수 있다. 일부 경우에, 피드백 회로(330-b)는 지연 회로를 포함할 수 있다. 지연 회로는 적어도 하나의 샘플링 이벤트에서 피드백 신호를 지연시킬 수 있다. 일부 경우에, 지연 회로는 가중치 회로(355-b)와 연결될 수 있다. 피드백 회로(330-b)는 또한 풀 레이트 클록 아키텍처(full rate clock architecture)를 활용할 수 있다.
도 4는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로(400)의 예를 도시한다. 회로(400)는 제1 회로(405-a) 및 제2 회로(405-b)를 포함할 수 있으며, 이는, 도 3을 참조하여 설명된 바와 같이, 각각 제1 회로(325-a) 및 제2 회로(325-b)의 예일 수 있다. 제1 회로(405-a) 및 제2 회로(405-b)는 채널을 통해 전달되는 신호로 변조된 심볼을 식별하도록 구성될 수 있다. 일부 경우에, 제1 회로(405-a)는 신호에서 심볼의 제1 서브세트(예컨대, 모든 인덱싱된 홀수 심볼)를 식별하도록 구성될 수 있고, 제2 회로(405-b)는 신호 내의 심볼의 제2 서브세트(예컨대, 모든 인덱싱된 짝수 심볼)를 식별하도록 구성될 수 있다. 제1 회로(405-a)는 피드백 회로(415-a), 래치 회로(425-a, 425-b, 425-c), 및 디코더(440-a)를 포함할 수 있고, 도 3을 참조하여 설명된 바와 같이, 각각 피드백 회로(330-a), 래치 회로(340-a) 및 디코더(345-a)의 예일 수 있다. 제2 회로(405-b)는 피드백 회로(415-b), 래치 회로(425-d, 425-e, 425-f), 및 디코더(440-b)를 포함할 수 있고, 도 3을 참조하여 설명된 바와 같이, 각각 피드백 회로(330-b), 래치 회로(340-b) 및 디코더(345-b)의 예일 수 있다.
피드백 회로(415-a)는 합산 회로(420-a) 및 가중치 회로(435-d, 435-e, 435-f)를 포함할 수 있으며, 이는, 도 3을 참조하여 설명된 바와 같이, 각각, 합산 회로(335-a) 및 가중치 회로(355-a)의 예일 수 있다. 피드백 회로(415-a)는 래치 회로(425-a, 425-b, 425-c)와 연결될 수 있다. 예를 들어, 합산 회로(420-a)는 각 래치 회로(425-a, 425-b, 425-c)와 연결될 수 있다. 각 래치 회로(425-a, 425-b, 425-c)는 스트롱암 래치(strongARM latch)의 예일 수 있다. 일부 예에서, 제1 회로(405-a)는 3개 미만의 래치 회로 또는 3개 초과의 래치 회로를 포함할 수 있다. 일부 예에서, 각각의 래치 회로(425-a, 425-b, 425-c)는 디코더(440-a)와 연결될 수 있다.
피드백 회로(415-b)는 합산 회로(420-b) 및 가중치 회로(435-a, 435-b, 435-c)를 포함할 수 있으며, 이는, 도 3을 참조하여 설명된 바와 같이, 각각, 합산 회로(335-b) 및 가중치 회로(355-b)의 예일 수 있다. 피드백 회로(415-b)는 래치 회로(425-d, 425-e, 425-f)와 연결될 수 있다. 예를 들어, 합산 회로(420-b)는 각 래치 회로(425-d, 425-e, 425-f)와 연결될 수 있다. 각 래치 회로(425-d, 425-e, 425-f)는 스트롱암 래치(strongARM latch)의 예일 수 있다. 일부 예에서, 제2 회로(405-b)는 3개 미만의 래치 회로 또는 3개 초과의 래치 회로를 포함할 수 있다. 일부 예에서, 도면 부호 425-d, 425-e, 425-f는 디코더(440-b)와 연결될 수 있다.
일부 경우에, 피드백 회로(415-a)는 신호(410-a)를 수신할 수 있고, 이는, 도 3을 참조하여 설명된 바와 같이, 신호(315-a)의 예일 수 있다. 신호(410-a)는 차동 신호의 예일 수 있다. 일부 경우에, 신호(410-a)는 신호의 제1 전압 레벨과 연관될 수 있다. 이러한 경우, 제1 회로(405-a)는 신호의 제1 전압 레벨을 결정할 수 있다. 일부 경우에, 제1 회로(405-a)는 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트에 대한 신호의 제1 전압 레벨을 결정할 수 있다.
일부 예에서, 합산 회로(420-a)는 신호(410-a)를 수신할 수 있고, 이 신호(410-a)를 래치 회로(425-a, 425-b, 425-c)로 출력할 수 있다. 신호(410-a)는 다중 레벨 변조 방식(예컨대, PAM4)을 사용하여 변조되는 참 신호(예컨대, P 신호) 및 보완 신호(예컨대, N 신호)를 포함하는 차동 신호의 예일 수 있다. 제1 회로(405-a)는 다중 레벨 변조 방식을 사용하여 변조된 신호를 디코딩하기 위해 하나 초과의 래치 회로(425)를 포함할 수 있다. 예를 들어, 래치 회로(425-a)는 신호를 제1 기준 전압과 비교할 수 있다. 이러한 경우, 래치 회로(425-a)는 동작 전압의 83%와 변조 방식의 최저 전압 레벨을 더한 전압 레벨로 설정된 P 신호와, 동작 전압의 17%와 변조 방식의 최저 전압 레벨을 더한 전압 레벨로 설정된 N 신호를 슬라이스할 수 있다. 동작 전압은 다중 레벨 변조 방식을 사용하여 변조된 신호의 전체 전압 스윙(full voltage swing)을 의미할 수 있다. 예를 들어, 최고 전압 레벨이 2V이고 최저 전압 레벨이 0.5V인 변조 방식은 동작 전압이 1.5V일 수 있다. 래치 회로(425-b)는 신호를 제1 기준 전압과 다른 제2 기준 전압과 비교할 수 있다. 예를 들어, 래치 회로(425-b)는 동작 전압의 50%와 변조 방식의 최저 전압 레벨을 더한 전압 레벨로 설정된 P 신호와 N 신호의 양쪽 모두를 슬라이스할 수 있다. 일부 경우에, 래치 회로(425-c)는 신호를 제1 및 제2 기준 전압과는 다른 제3 기준 전압과 비교할 수 있다. 예를 들어, 래치 회로(425-c)는 동작 전압의 17%와 변조 방식의 최저 전압 레벨을 더한 전압 레벨로 설정된 P 신호와, 동작 전압의 83%와 변조 방식의 최저 전압 레벨을 더한 전압 레벨로 설정된 N 신호를 슬라이스할 수 있다.
디코더(440-a)는 래치 회로(425)로부터 출력된 신호의 조합에 기초하여 신호에 표시된 심볼을 식별할 수 있다. 디코더(440-a)는 각각의 래치 회로로부터 피드백 신호를 수신할 수 있다. 예를 들어, 디코더(440-a)는 래치 회로(425-a)로부터 피드백 신호(430-a)를 수신하고, 피드백 신호(430-a)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다. 디코더(440-a)는 래치 회로(425-b)로부터 피드백 신호(430-b)를 수신하고, 피드백 신호(430-b)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다. 일부 경우에, 디코더(440-a)는 래치 회로(425-c)로부터 피드백 신호(430-c)를 수신하고, 피드백 신호(430-c)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다. 정보의 각 부분을 사용하여, 디코더(440-a)는 신호의 전압 레벨을 결정하도록 구성될 수 있다. 예를 들어, 디코더(440-a)는 온도계 코딩 기술(thermometer coding technique)을 사용하여 각 래치 회로(425-a, 425-b, 425-c)로부터 이진 출력의 신호 레벨을 디코딩할 수 있다. 일부 예에서, 온도계 코딩 기술은 표 1에 예시된 로직에 따라 구성될 수 있다.
P 신호
 N 신호
래치 회로 (425-a)
출력		 래치 회로 (425-b)
출력		 래치 회로 (425-c)
출력		 신호 (410-a) 레벨 래치 회로 (425-a)
출력		 래치 회로 (425-b)
출력		 래치 회로 (425-c)
출력		 신호 (410-a) 레벨
1 1 1 3 1 1 1 3
0 1 1 2 0 1 1 2
0 0 1 1 0 0 1 1
0 0 0 0 0 0 0 0
예를 들어, 래치 회로(425-a, 425-b, 425-c)는 각각 P 신호에 대해 '1'을 출력하고, P 신호에 대한 신호(410-a) 레벨은 '3'(예컨대, 신호 레벨 L3)일 수 있다. 일부 경우에, 래치 회로(425-a, 425-b, 425-c)에 대해 출력된 N 신호가 각각 '0'을 출력할 수 있는 경우, N 신호에 대한 신호(410-a) 레벨은 '0'(예컨대, 신호 레벨 L0)일 수 있다. 일부 예에서, 래치 회로(425-a)는 '0'을 출력할 수 있고, 래치 회로(425-b)는 '1’을 출력할 수 있고, 래치 회로(425-c)는 P 신호에 대해 '1'을 출력할 수 있으며, 신호(410-a) 레벨은 '2'일 수 있다. 일부 경우에, N 신호의 경우, 래치 회로(425-a)는 '1'을 출력할 수 있고, 래치 회로(425-b)는 '0'을 출력할 수 있고, 래치 회로(425-c)는 N 신호에 대해 '0'을 출력할 수 있으며, 신호(410-a) 레벨은 '1'일 수 있다. 일부 예에서, 신호(410-a)(예컨대, PAM4 신호)는 NRZ 비트로 디코딩될 수 있다.
일부 경우에, 각 래치 회로는 다른 피드백 신호를 생성할 수 있다. 예를 들어, 래치 회로(425-a)는 피드백 신호(430-a)를 생성할 수 있고, 피드백 신호(430-a)를 피드백 회로(415-b)로 전송할 수 있다. 일부 예에서, 래치 회로(425-b)는 피드백 신호(430-b)를 생성할 수 있고, 피드백 신호(430-b)를 피드백 회로(415-b)로 전송할 수 있다. 래치 회로(425-c)는 피드백 신호(430-c)를 생성할 수 있고, 피드백 신호(430-c)를 피드백 회로(415-b)로 전송할 수 있다. 각 피드백 신호(430-a, 430-b, 430-c)는 차동 신호의 예일 수 있다.
일부 예에서, 피드백 회로(415-b)의 각 가중치 회로는 피드백 신호가 입력 신호와 합산되기 전에 각 피드백 신호에 가중치를 부여하거나 이 신호를 수정할 수 있다. 예를 들어, 가중치 회로(435-a)는 피드백 신호(430-a)를 수신할 수 있고, 피드백 파라미터를 기초로 하여 피드백 신호(430-a)에 가중치 부여할 수 있다. 가중치 회로(435-b)는 피드백 신호(430-b)를 수신할 수 있고, 피드백 파라미터에 기초하여 피드백 신호(430-b)에 가중치 부여할 수 있다. 일부 예에서, 가중치 회로(435-c)는 피드백 신호(430-c)를 수신할 수 있고, 피드백 파라미터를 기초로 하여 피드백 신호(430-c)에 가중치 부여할 수 있다. 이러한 경우, 합산 회로(420-b)는 각 가중치 회로(435-a, 435-b, 435-c)로부터 각 피드백 신호를 수신할 수 있다.
피드백 회로(415-b)는 신호(410-b)를 수신할 수 있고, 이는, 도 3을 참조하여 설명된 바와 같이, 신호(315-b)의 예일 수 있다. 신호(410-b)는 차동 신호의 예일 수 있다. 일부 경우에, 신호(410-b)는 신호의 제2 전압 레벨과 연관될 수 있다. 이러한 경우, 제1 회로(405-b)는 신호의 제2 전압 레벨을 결정할 수 있다. 일부 경우에, 제1 회로(405-b)는 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트에 대한 신호의 제2 전압 레벨을 결정할 수 있다.
합산 회로(420-b)는 신호(410-b)를 수신할 수 있고, 이 신호(410-b)를 래치 회로(425-d, 425-e, 425-f)로 출력할 수 있다. 예를 들어, 래치 회로(425-d)는 신호를 제1 기준 전압과 비교할 수 있다. 래치 회로(425-e)는 신호를 제1 기준 전압과 다른 제2 기준 전압과 비교할 수 있다. 일부 경우에, 래치 회로(425-f)는 신호를 제1 및 제2 기준 전압과는 다른 제3 기준 전압과 비교할 수 있다.
디코더(440-b)는 래치 회로(425)로부터 출력된 신호의 조합에 기초하여 신호에 표시된 심볼을 식별할 수 있다. 디코더(440-b)는 각각의 래치 회로로부터 피드백 신호를 수신할 수 있다. 예를 들어, 디코더(440-b)는 래치 회로(425-d)로부터 피드백 신호(430-d)를 수신하고, 피드백 신호(430-d)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다. 디코더(440-b)는 래치 회로(425-e)로부터 피드백 신호(430-e)를 수신하고, 피드백 신호(430-e)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다. 일부 경우에, 디코더(440-b)는 래치 회로(425-f)로부터 피드백 신호(430-f)를 수신하고, 피드백 신호(430-f)에 기초하여 신호의 심볼과 연관된 일부 정보를 결정할 수 있다.
일부 경우에, 각 래치 회로는 다른 피드백 신호를 생성할 수 있다. 예를 들어, 래치 회로(425-d)는 피드백 신호(430-d)를 생성할 수 있고, 피드백 신호(430-d)를 피드백 회로(415-a)로 전송할 수 있다. 일부 예에서, 래치 회로(425-e)는 피드백 신호(430-e)를 생성할 수 있고, 피드백 신호(430-e)를 피드백 회로(415-a)로 전송할 수 있다. 래치 회로(425-f)는 피드백 신호(430-f)를 생성할 수 있고, 피드백 신호(430-f)를 피드백 회로(415-a)로 전송할 수 있다. 각 피드백 신호(430-d, 430-e, 430-f)는 차동 신호의 예일 수 있다.
일부 예에서, 피드백 회로(415-a)의 각 가중치 회로는 피드백 신호가 입력 신호와 합산되기 전에 각 피드백 신호에 가중치를 부여하거나 이 신호를 수정할 수 있다. 예를 들어, 가중치 회로(435-d)는 피드백 신호(430-d)를 수신할 수 있고, 피드백 파라미터를 기초로 하여 피드백 신호(430-d)에 가중치 부여할 수 있다. 가중치 회로(435-e)는 피드백 신호(430-e)를 수신할 수 있고, 피드백 파라미터에 기초하여 피드백 신호(430-e)에 가중치 부여할 수 있다. 일부 예에서, 가중치 회로(435-f)는 피드백 신호(430-f)를 수신할 수 있고, 피드백 파라미터를 기초로 하여 피드백 신호(430-f)에 가중치 부여할 수 있다. 이러한 경우, 합산 회로(420-a)는 각 가중치 회로(435-d, 435-e, 435-f)로부터 각 피드백 신호를 수신할 수 있다.
예를 들어, 신호의 제1 전압 레벨은 신호를 수정하는 피드백 회로(415-a)에 기초하여 제1 회로(405-a)에서 결정될 수 있다. 이러한 경우, 피드백 회로(415-a)는 제2 회로(405-b)의 출력(예컨대, 피드백 신호(430-d, 430-e, 430-f)) 및 제1 회로(405-a)의 입력(예컨대, 신호(410-a))과 연결될 수 있다. 피드백 신호(430-d, 430-e, 430-f)는 제2 샘플링 이벤트의 제2 전압 레벨에 대한 정보를 나타낼 수 있다.
일부 예에서, 제2 회로(405-b)에서 결정된 신호의 제2 전압 레벨은 신호를 수정하는 피드백 회로(415-b)에 기초할 수 있다. 예를 들어, 피드백 회로(415-b)는 제1 회로(405-a)의 출력(예컨대, 피드백 신호(430-a, 430-b, 430-c)) 및 제2 회로(405-b)의 입력(예컨대, 신호(410-b))과 연결될 수 있다. 피드백 신호(430-a, 430-b, 430-c)는 제1 샘플링 이벤트의 제1 전압 레벨에 대한 정보를 나타낼 수 있다.
도 5는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로(500)의 예를 도시한다. 회로(500)는 차동 증폭기(510), 피드백 회로(515) 및 래치 회로(525-a, 525-b, 525-c)를 포함할 수 있고, 이는 각각, 도 3 및 도 4를 참조하여 설명하는 바와 같이, 차동 증폭기, 피드백 회로 및 래치 회로의 예일 수 있다. 보다 구체적으로, 피드백 회로(515)는 도 3 및 도 4를 참조하여 설명된 피드백 회로(330-a, 330-b, 415-a, 415-b)의 예일 수 있고, 차동 증폭기(510)는 도 3을 참조하여 설명된 차동 증폭기(320-a, 320-b)의 예일 수 있다. 피드백 회로(515)는 합산 회로(520) 및 가중치 회로(530-a, 530-b, 530-c)를 포함할 수 있고, 이는 각각, 도 3 및 도 4를 참조하여 설명된 바와 같이, 합산 회로 및 가중치 회로의 예일 수 있다.
일부 경우에, 차동 증폭기(510)는 스위칭 컴포넌트(545-a, 545-b, 545-c) 및 전압원(540-a)을 포함할 수 있다. 스위칭 컴포넌트(545-a, 545-b)는 트랜지스터의 예일 수 있다. 스위칭 컴포넌트(545-a, 545-b)는 포화 모드에서 동작할 수 있고, 차동 이득을 얻을 수 있으며, 하이 및 로우 스위칭의 경우 출력 노드에서 유사한 등가 임피던스를 유지할 수 있다. 일부 경우에, 스위칭 컴포넌트(545-c)는 NMOS 트랜지스터의 예일 수 있다. 이러한 경우, 스위칭 컴포넌트(545-c)는 전압원(540-a)에 의해 공급되는 전압에서 바이어싱된 전류원의 예일 수 있다.
일부 예에서, 차동 증폭기(510)는 스위칭 컴포넌트(545-a)의 게이트에서는 P 신호를, 그리고 스위칭 컴포넌트(545-b)의 게이트에서는 N 신호를 수신할 수 있다. 그런 다음, 차동 증폭기(510)는 PAM4 차동 신호를 출력할 수 있다. 예를 들어, 차동 증폭기(510)는 차동 신호(505-a)(예컨대, P 신호)를 합산 회로(520)로 출력하고, 차동 신호(505-b)(예컨대, N 신호)를 합산 회로(520)로 출력할 수 있다. 이러한 경우, 차동 증폭기(510)는 피드백 회로(515) 앞에 구현될 수 있다. 일부 경우에, 차동 신호(505-a, 505-b)의 등화는 전류 모드 로직(CML: current mode logic)에서 구현될 수 있다. 차동 증폭기(510)는 또한 저항기(535-a, 535-b)를 포함할 수 있다.
일부 경우에, 하나 이상의 가중치 회로가 피드백 회로(515)에서 구현될 수 있다. 예를 들어, 피드백 회로는 가중치 회로(530-a, 530-b, 530-c)를 포함할 수 있다. 가중치 회로(530-a)는 스위칭 컴포넌트(545-e, 545-d, 545-f) 및 전압원(540-b)(예컨대, 바이어싱 전압)을 포함할 수 있다. 스위칭 컴포넌트(545-e, 545-d)는 트랜지스터의 예일 수 있다. 일부 예에서, 스위칭 컴포넌트(545-f)는 NMOS 트랜지스터의 예일 수 있다. 일부 경우에, 스위칭 컴포넌트(545-f)의 폭은 가중치 회로(530-a)를 통해 피드백 신호에 적용되는 가중치에 따라 달라질 수 있다. 스위칭 컴포넌트(545-e, 545-d)는 합산 회로(520)와 전자 통신할 수 있다.
각각의 가중치 회로(530-a, 530-b 또는 530-c)는 래치 회로(525-a, 525-b 또는 525-c)로부터 다른 피드백 신호를 증폭 또는 감쇠하도록 구성될 수 있다. 피드백 신호가 차동 신호인 경우, P 신호는 하나의 스위칭 컴포넌트(545)(예컨대, 스위칭 컴포넌트(545-e, 545-g 또는 545-j))의 게이트에 공급될 수 있고, N 신호는 다른 스위칭 컴포넌트(545)(예컨대, 스위칭 컴포넌트(545-d, 545-h 또는 545-k))의 게이트에 공급될 수 있다. 피드백 신호의 증폭 또는 감쇠는 전압원(540-a, 540-b 또는 540-c)의 값, 스위칭 컴포넌트(545-f, 545-i, 545-l) 또는 이들의 조합의 크기(예컨대, 풀다운 강도(pull-down strength) 또는 풀업 강도(pull-up strength))에 기초할 수 있다. 피드백 파라미터는 전압원(540-a, 540-b 또는 540-c)의 값을 변경하거나 스위칭 컴포넌트(545-f, 545-i 또는 545-l)의 값을 변경하거나, 또는 양쪽 모두를 변경하도록 구성될 수 있다. 일부 경우에, 각 가중치 회로(530-a, 530-b 또는 530-c)의 파라미터는 독립적으로 구성 가능할 수 있다. 다른 경우에, 각각의 가중치 회로(530-a, 530-b 또는 530-c)의 파라미터는 관련되거나 동일할 수 있다. 피드백 파라미터는 모드 레지스터에서 변경되거나 설정되는 값을 나타낼 수 있다.
일부 경우에, 가중치 회로(530-a)에서 수신된 피드백 신호는 신호(505-a, 505-b)에 추가되거나, 또는 합산 회로(520)에서 수신된 신호(505-a, 505-b)로부터 감산될 수 있다. 일부 예에서, 피드백 신호의 감산이 손실 채널(lossy channel)에서 사용될 수 있다. 일부 경우에, 펄스 응답(예컨대, 피드백 신호)의 분산으로 인해 클록 신호의 확장된 하강 에지가 발생할 수 있다. 일부 경우에, 피드백 회로(515)는 ISI를 감소시키고 비트 오류율(BER: bit error rate)을 개선할 수 있다. 예를 들어, 각 래치 회로(525-a, 525-b, 525-c)에서 출력되는 피드백을 사용하여 분산된 에너지를 차감함으로써 ISI를 감소시킬 수 있다. 피드백 신호는 각 래치 회로(525-a, 525-b, 525-c)의 입력에서 신호(505-a, 505-b)에 추가될 수 있다. 일부 경우에, 피드백 신호는 가중치 회로(530-b)의 전압원(540-c)에서 수신될 수 있다. 예를 들어, 피드백 신호는 가중치 회로(530-b)의 전압원(540-c)에서 수신될 수 있다. 일부 예에서, 그리고 본원에 개시된 예들에 따르면, BER이 감소될 수 있고, 그에 따라 신호 선명도가 향상될 수 있다. 예를 들어, 피드백 회로 구현의 결과를 나타내는 아이 다이어그램(eye diagram)은 피드백 회로의 구현없이 아이 다이어그램에 비해 더 높은 눈높이(eye height) 및 눈폭(eye width)을 나타낼 수 있다.
가중치 회로(530-b)는 스위칭 컴포넌트(545-i), 스위칭 컴포넌트(545-g, 545-h) 및 전압원(540-c)을 포함할 수 있다. 스위칭 컴포넌트(545-g, 545-h)는 트랜지스터의 예일 수 있다. 일부 예에서, 스위칭 컴포넌트(545-i)는 NMOS 트랜지스터의 예일 수 있다. 일부 경우에, 스위칭 컴포넌트(545-i)의 폭은 가중치 회로(530-b)를 통해 피드백 신호에 적용되는 가중치에 따라 달라질 수 있다. 스위칭 컴포넌트(545-g, 545-h)는 합산 회로(520)와 전자 통신할 수 있다. 일부 경우에, 가중치 회로(530-b)에서 수신된 피드백 신호는 신호(505-a, 505-b)에 추가되거나, 또는 합산 회로(520)에서 수신된 신호(505-a, 505-b)로부터 감산될 수 있다. 예를 들어, 피드백 신호는 가중치 회로(530-b)의 전압원(540-c)에서 수신될 수 있다.
일부 예에서, 가중치 회로(530-c)는 스위칭 컴포넌트(545-i), 스위칭 컴포넌트(545-j, 545-k) 및 전압원(540-d)을 포함할 수 있다. 스위칭 컴포넌트(545-j, 545-k)는 트랜지스터의 예일 수 있다. 일부 예에서, 스위칭 컴포넌트(545-i)는 NMOS 트랜지스터의 예일 수 있다. 일부 경우에, 스위칭 컴포넌트(545-i)의 폭은 가중치 회로(530-c)를 통해 피드백 신호에 적용되는 가중치에 따라 달라질 수 있다. 일부 경우에, 스위칭 컴포넌트(545-f, 545-i, 545-l)의 폭은 서로 동일할 수 있다.
스위칭 컴포넌트(545-j, 545-k)는 합산 회로(520)와 전자 통신할 수 있다. 일부 경우에, 가중치 회로(530-c)에서 수신된 피드백 신호는 신호(505-a, 505-b)에 추가되거나, 또는 합산 회로(520)에서 수신된 신호(505-a, 505-b)로부터 감산될 수 있다. 예를 들어, 피드백 신호는 가중치 회로(530-c)의 전압원(540-d)에서 수신될 수 있다.
일부 경우에, 래치 회로(525-a, 525-b, 525-c)는 합산 회로(520)로부터 신호를 수신할 수 있다. 예를 들어, 래치 회로(525-a)는 가중치 회로(530-a)에 제1 피드백 신호를 송신할 수 있고, 래치 회로(525-b)는 제1 피드백 신호와 다른 제2 피드백 신호를 가중치 회로(530-b)로 송신할 수 있으며, 래치 회로(525-c)는 제1 및 제2 피드백 신호와 다른 제3 피드백 신호를 가중치 회로(530-c)로 송신할 수 있다.
도 6은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 래치 회로(600)의 예를 도시한다. 래치 회로(600)는 도 4를 참조하여 설명된 래치 회로(425-a, 425-b, 425-c, 425-d, 425-e, 425-f)의 예일 수 있다. 래치 회로(600)는 신호의 전압 레벨을 기준 전압과 비교할 수 있다. 일부 예에서, 래치 회로(600)에서 수신된 신호는 PAM4 신호 및/또는 차동 신호일 수 있다.
래치 회로(600)는 제1 입력 회로(605-a)를 포함할 수 있다. 제1 입력 회로(605-a)는 합산 회로(335-a, 420-a 또는 520)로부터 P 신호 또는 N 신호를 수신하도록 구성될 수 있다. 예를 들어, 제1 입력 회로(605-a)는 스위칭 컴포넌트(610-a)(예컨대, 제1 스위칭 컴포넌트)를 포함할 수 있다. 일부 예에서, 스위칭 컴포넌트(610-a)는 NMOS 트랜지스터의 예일 수 있다. 스위칭 컴포넌트(610-a)는 스위칭 컴포넌트(610-a)의 게이트에서 제1 신호(615-a)를 수신할 수 있다. 제1 신호(615-a)는 도 3, 도 4 또는 도 5를 참조하여 설명된 합산 회로(335-a, 420-a 또는 520)로부터 출력되는 신호의 예일 수 있다. 제1 신호(615-a)는 차동 신호 및/또는 PAM4 신호의 예일 수 있다. 일부 예에서, 제1 신호(615-a)는 차동 PAM4 신호의 일부일 수 있다. 증폭기 회로(예컨대, 도 3을 참조하여 설명된 증폭기(310))는 제1 신호(615-a)를 제1 입력 회로(605-a)로 전송할 수 있다. 예를 들어, 제1 신호(615-a)는 스위칭 컴포넌트(610-a)의 게이트로 전송될 수 있다. 래치 회로(600)는 또한 접지 노드(620-a)를 포함할 수 있다. 접지 노드(620-a)는 스위칭 컴포넌트(610-e)에 연결될 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-e)는 제1 입력 회로(605-a)와 접지 노드(620-a) 사이의 통신을 제어할 수 있다.
제1 입력 회로(605-a)는 또한 스위칭 컴포넌트(610-b)(예컨대, 제2 스위칭 컴포넌트)를 포함할 수 있다. 일부 예에서, 스위칭 컴포넌트(610-b)는 NMOS 트랜지스터의 예일 수 있다. 스위칭 컴포넌트(610-b)는 래치를 조정하도록 구성될 수 있는 제1 제어 신호(625-a)를 수신하도록 구성될 수 있고, 이에 따라 적어도 부분적으로 제1 신호(615-a)와 비교되는 기준 전압의 값을 설정한다. 예를 들어, 제1 제어 신호(625-a)는 래치 회로(600)에 바이어스를 인가하기 위해 스위칭 컴포넌트(610-b)의 게이트로 전송될 수 있다.
래치 회로(600)는 제2 입력 회로(605-b)를 포함할 수 있다. 제2 입력 회로(605-b)는 합산 회로(335-a, 420-a 또는 520)로부터 P 신호 또는 N 신호를 수신하도록 구성될 수 있다. 예를 들어, 제2 입력 회로(605-b)는 스위칭 컴포넌트(610-c)(예컨대, 제3 스위칭 컴포넌트)를 포함할 수 있다. 일부 예에서, 스위칭 컴포넌트(610-c)는 NMOS 트랜지스터의 예일 수 있다. 스위칭 컴포넌트(610-c)는 스위칭 컴포넌트(610-c)의 게이트에서 제2 신호(615-b)를 수신할 수 있다. 제2 신호는 도 3, 도 4 또는 도 5를 참조하여 설명된 합산 회로(335-a, 420-a 또는 520)로부터 출력되는 신호의 예일 수 있다. 제2 신호(615-b)는 차동 신호 및/또는 PAM4 신호의 예일 수 있다. 일부 예에서, 제2 신호(615-b)는 차동 PAM4 신호의 일부일 수 있다.
증폭기 회로(예컨대, 도 3을 참조하여 설명된 증폭기(310))는 제2 신호(615-b)를 제2 입력 회로(605-b)로 전송할 수 있다. 예를 들어, 제2 신호(615-b)는 스위칭 컴포넌트(610-c)의 게이트로 전송될 수 있다. 일부 경우에, 래치 회로(600)는 또한 접지 노드(620-b)를 포함할 수 있다. 접지 노드(620-b)는 스위칭 컴포넌트(610-f)에 연결될 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-f)는 제2 입력 회로(605-b)와 접지 노드(620-b) 사이의 통신을 제어할 수 있다.
제2 입력 회로(605-b)는 또한 스위칭 컴포넌트(610-d)(예컨대, 제4 스위칭 컴포넌트)를 포함할 수 있다. 일부 예에서, 스위칭 컴포넌트(610-d)는 NMOS 트랜지스터의 예일 수 있다. 스위칭 컴포넌트(610-d)는 래치를 조정하도록 구성될 수 있는 제2 제어 신호(625-b)를 수신하도록 구성될 수 있고, 이에 따라 적어도 부분적으로 제2 신호(615-b)와 비교되는 기준 전압의 값을 설정한다. 예를 들어, 제2 제어 신호(625-b)는 래치 회로(600)에 바이어스를 인가하기 위해 스위칭 컴포넌트(610-d)의 게이트로 전송될 수 있다. 일부 예에서, 제2 제어 신호(625-b)는 제1 제어 신호(625-a)와 동일할 수 있다. 다른 예에서, 제2 제어 신호(625-b)는 제1 제어 신호(625-a)와 상이할 수 있다.
래치 회로(600)는 동작을 위한 다른 회로를 포함할 수 있다. 일부 예에서, 래치 회로(600)는 전도성 라인(630)을 포함할 수 있다. 전도성 라인(630)은 래치 회로(600)에 전압을 공급할 수 있다. 래치 회로(600)는 또한 제1 교차 연결 트랜지스터 쌍을 포함할 수 있다. 예를 들어, 제1 교차 연결 트랜지스터 쌍은 스위칭 컴포넌트(610-g, 610-h)를 포함할 수 있다. 스위칭 컴포넌트(610-g) 및 스위칭 컴포넌트(610-h)는 각각 NMOS 트랜지스터의 예일 수 있다. 래치 회로(600)는 또한 제2 교차 연결 트랜지스터 쌍을 포함할 수 있다. 예를 들어, 제2 교차 연결 트랜지스터 쌍은 스위칭 컴포넌트(610-i, 610-j)를 포함할 수 있다. 스위칭 컴포넌트(610-i) 및 스위칭 컴포넌트(610-j)는 각각 NMOS 트랜지스터의 예일 수 있다.
래치 회로(600)는 또한 스위칭 컴포넌트(610-k, 610-l, 610-m, 610-n)를 포함할 수 있다. 스위칭 컴포넌트(610-k, 610-l, 610-m, 610-n)는 사전 충전 스위치의 예일 수 있다. 일부 경우에, 스위칭 컴포넌트(610-k, 610-l, 610-m, 610-n)는 트랜지스터의 예일 수 있다. 래치 회로(600)는 또한 입력 신호(640)를 포함할 수 있다. 입력 신호(640)는 클록 신호의 예일 수 있다. 일부 경우에, 입력 신호(640)는 스위칭 컴포넌트(610-e, 610-f, 610-k, 610-l, 610-m, 610-n)의 게이트 또는 이들의 조합으로 전송될 수 있다.
래치 회로(600)는 또한 노드(635-a, 635-b, 635-c, 635-d)를 포함할 수 있다. 노드(635-a, 635-b, 635-c, 635-d)는 각각 커패시터를 포함할 수 있다. 예를 들어, 커패시터는 각각 기생 커패시터의 예일 수 있다.
일부 예에서, 래치 회로(600)는 제1 신호(615-a)를 기준 전압과 비교할 수 있다. 그런 다음, 래치 회로(600)는 제1 신호(615-a)와 기준 전압 사이의 비교에 기초하여 차동 신호를 전송할 수 있다. 기준 전압은 제1 제어 신호(625-a)에 의해 바이어싱될 수 있다. 예를 들어, 스위칭 컴포넌트(610-b)는 제1 제어 신호(625-a)를 수신할 수 있고, 노드(635-b)에 대한 추가 방전 경로를 제공할 수 있다. 노드(635-b)에 대한 추가 방전 경로는 기준 전압을 변경할 수 있다. 일부 예에서, 기준 전압은 최대 동작 전압의 83%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다. 최대 동작 전압은 다중 레벨 변조 방식을 사용하여 변조된 신호의 최대 전압 스윙(full voltage swing)을 의미할 수 있다. 예를 들어, 최고 전압 레벨이 2V이고 최저 전압 레벨이 0.5V인 변조 방식은 최대 동작 전압이 2V일 수 있다. 다른 예에서, 기준 전압은 최대 동작 전압의 50%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다. 일부 경우에, 기준 전압은 최대 동작 전압의 17%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다.
일부 예에서, 래치 회로(600)는 제2 신호(615-b)를 기준 전압과 비교할 수 있다. 그런 다음, 래치 회로(600)는 제2 신호(615-b)와 기준 전압 사이의 비교에 기초하여 차동 신호를 전송할 수 있다. 기준 전압은 제2 제어 신호(625-b)에 의해 바이어싱될 수 있다. 예를 들어, 스위칭 컴포넌트(610-d)는 제2 제어 신호(625-b)를 수신할 수 있고, 노드(635-a)에 대한 추가 방전 경로를 제공할 수 있다. 노드(635-a)에 대한 추가 방전 경로는 기준 전압을 변경할 수 있다. 일부 예에서, 기준 전압은 최대 동작 전압의 17%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다. 일부 예에서, 기준 전압은 최대 동작 전압의 50%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다. 일부 예에서, 기준 전압은 최대 동작 전압의 83%에 변조 방식의 최저 전압 레벨을 더한 값으로 설정될 수 있다. 기준 전압은 원하는 변조 방식(예컨대, PAM4 변조 방식)에 따라 결정될 수 있다.
일부 예에서, 입력 신호(640)는 낮은 클록 신호일 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-k, 610-l, 610-m, 610-n)는 각각 입력 신호(640)를 수신할 수 있다. 예를 들어, 스위칭 컴포넌트(610-k)는 입력 신호(640)를 수신할 수 있다. 일부 예에서, 스위칭 컴포넌트(610-k)는 입력 신호(640)를 수신하고, 전도성 라인(630)과 노드(635-a) 사이의 통신을 허용할 수 있다. 이러한 경우, 노드(635-a)는 전도성 라인(630)의 전압으로 충전될 수 있고, 노드(635-a)의 기생 커패시터는 전도성 라인(630)의 전압으로 충전될 수 있다. 스위칭 컴포넌트(610-l)는 입력 신호(640)를 수신할 수 있고, 전도성 라인(630)과 노드(635-b) 사이의 통신을 허용할 수 있다. 이러한 경우, 노드(635-b)는 전도성 라인(630)의 전압으로 충전될 수 있고, 노드(635-b)의 기생 커패시터는 전도성 라인(630)의 전압으로 충전될 수 있다.
스위칭 컴포넌트(610-m)는 입력 신호(640)를 수신할 수 있고, 전도성 라인(630)과 노드(635-c) 사이의 통신을 허용할 수 있다. 이러한 경우, 노드(635-c)는 전도성 라인(630)의 전압으로 충전될 수 있고, 노드(635-c)의 기생 커패시터는 전도성 라인(630)의 전압으로 충전될 수 있다. 일부 경우에, 스위칭 컴포넌트(610-n)는 입력 신호(640)를 수신할 수 있고, 전도성 라인(630)과 노드(635-d) 사이의 통신을 허용할 수 있다. 이러한 경우, 노드(635-d)는 전도성 라인(630)의 전압으로 충전될 수 있고, 노드(635-d)의 기생 커패시터는 전도성 라인(630)의 전압으로 충전될 수 있다.
입력 신호(640)가 낮은 클록 신호일 때, 제1 교차 연결 트랜지스터의 쌍(예컨대, 스위칭 컴포넌트(610-g, 610-h))은 각각 오프(예컨대, 비활성화) 상태일 수 있다. 이러한 경우에, 각 스위칭 컴포넌트(610-g, 610-h)의 게이트 전압은 스위칭 컴포넌트의 활성화의 임계 전압보다 작을 수 있다. 다른 예에서, 제2 교차 연결 트랜지스터 쌍(예컨대, 스위칭 컴포넌트(610-i, 610-j))은 각각 오프(예컨대, 비활성화) 상태일 수 있다. 이러한 경우에, 각 스위칭 컴포넌트(610-i, 610-j)의 게이트 전압은 스위칭 컴포넌트의 활성화의 임계 전압보다 작을 수 있다.
일부 예에서, 입력 신호(640)는 높은 클록 신호일 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-k, 610-l, 610-m, 610-n)는 각각 입력 신호(640)를 수신하고 턴오프(turn off)할 수 있다. 다른 예에서, 입력 신호(640)가 높은 클록 신호인 경우, 스위칭 컴포넌트(610-a)의 게이트 전압은 스위칭 컴포넌트(610-a)의 활성화의 임계 전압보다 클 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-a)는 턴온(예컨대, 활성화)될 수 있다. 일부 예에서, 입력 신호(640)가 높은 클록 신호일 때, 스위칭 컴포넌트(610-c)의 게이트 전압은 스위칭 컴포넌트(610-c)의 활성화의 임계 전압보다 클 수 있다. 그러한 경우, 스위칭 컴포넌트(610-c)는 턴온될 수 있다.
일부 예에서, 입력 신호(640)가 높은 클록 신호일 때, 노드(635-a, 635-b)의 전압은 감소하기 시작할 수 있다. 이러한 경우에, 노드(635-a)의 전압은 노드(635-a)에서의 기생 커패시터의 방전 효과로 인해 감소할 수 있다. 노드(635-b)의 전압은 노드(635-b)에서의 기생 커패시터의 방전 효과로 인해 감소할 수 있다. 일부 경우에, 노드(635-a) 및 노드(635-b)의 전압은 다른 속도로 감소될 수 있다. 이러한 경우, 노드(635-a)와 노드(635-b) 사이의 전압차는 제1 신호(615-a)와 제2 신호(615-b)의 차이에 비례하는 속도로 증가할 수 있다.
일부 예에서, 노드(635-a)와 노드(635-b) 사이의 전압차는 전도성 라인(630)의 전압과 제1 설정 임계 전압 사이의 전압차와 동일한 값에 도달할 수 있다. 이러한 경우에, 제1 교차 연결 트랜지스터 쌍(예컨대, 스위칭 컴포넌트(610-g, 610-h))이 턴온될 수 있다. 일부 예에서, 제1 설정 임계 전압은 제1 제어 신호(625-a)나 제2 제어 신호(625-b) 또는 양쪽 모두에 의해 바이어싱될 수 있다.
일부 예에서, 입력 신호(640)가 높은 클록 신호일 때, 노드(635-c, 635-d)의 전압은 감소하기 시작할 수 있다. 이러한 경우, 노드(635-c)의 전압은 노드(635-c)에서의 기생 커패시터의 방전 효과로 인해 감소될 수 있다. 노드(635-d)의 전압은 노드(635-d)에서의 기생 커패시터의 방전 효과로 인해 감소될 수 있다.
일부 예에서, 노드(635-c)와 노드(635-d) 사이의 전압차는 전도성 라인(630)의 전압과 제2 설정 임계 전압 사이의 전압차와 동일한 값에 도달할 수 있다. 이러한 경우에, 제2 교차 연결 트랜지스터 쌍(예컨대, 스위칭 컴포넌트(610-i, 610-j))이 턴온될 수 있다. 일부 예에서, 제2 설정 임계 전압은 제1 제어 신호(625-a)나 제2 제어 신호(625-b) 또는 양쪽 모두에 의해 바이어싱될 수 있다. 일부 예에서, 제2 설정 임계 전압은 제1 설정 임계 전압과 상이할 수 있다. 다른 예에서, 제2 설정 임계 전압은 제1 설정 임계 전압과 동일할 수 있다.
일부 예에서, 제1 교차 연결 트랜지스터 쌍(예컨대, 스위칭 컴포넌트(610-i, 610-j))은 제2 교차 연결 트랜지스터 쌍(예컨대, 스위칭 컴포넌트(610-g, 610-h))에 피드백 루프를 제공할 수 있다. 예를 들어, 스위칭 컴포넌트(610-g)는 스위칭 컴포넌트(610-j)의 게이트로 전송되는 신호를 제어할 수 있다. 다른 예에서, 스위칭 컴포넌트(610-j)는 스위칭 컴포넌트(610-g)의 게이트로 전송되는 신호를 제어할 수 있다. 일부 경우에, 스위칭 컴포넌트(610-h)는 스위칭 컴포넌트(610-i)의 게이트로 전송되는 신호를 제어할 수 있다. 다른 예에서, 스위칭 컴포넌트(610-i)는 스위칭 컴포넌트(610-h)의 게이트로 전송되는 신호를 제어할 수 있다.
일부 예에서, 피드백 루프는 포지티브 피드백 루프(positive feedback loop)일 수 있다. 예를 들어, 노드(635-d)는 전도성 라인(630)의 전압과 동일한 전압에 도달할 수 있고, 노드(635-c)는 0볼트의 전압에 도달할 수 있다. 일부 예에서, 노드(635-c)는 전도성 라인(630)의 전압과 동일한 전압에 도달할 수 있고, 노드(635-d)는 0볼트의 전압에 도달할 수 있다. 이러한 경우에, 스위칭 컴포넌트(610-a)의 게이트 전압은 스위칭 컴포넌트(610-c)의 게이트 전압보다 클 수 있다. 일부 예에서, 노드(635-a)에서의 기생 커패시터는 노드(635-b)에서의 기생 노드보다 더 빠른 속도로 방전될 수 있다. 일부 경우에, 노드(635-c)에서의 기생 커패시터는 노드(635-d)에서의 기생 커패시터보다 더 빠른 속도로 방전될 수 있다.
일부 예에서, 래치 회로(600)는 차동 신호(예컨대, 제1 신호(615-a) 및 제2 신호(615-b))를 수신하고 차동 신호를 Vout(645)으로 출력하도록 구성될 수 있으며, 이는 아래에 더 상세히 설명된다. 일부 예에서, 노드(635-c)는 제1 신호(615-a)를 출력하기 위해 Vout(645)과 전자 통신할 수 있다. 노드(635-d)는 제2 신호(615-b)를 Vout(645)으로 출력하기 위해 Vout(645)과 전자 통신할 수 있다. 이러한 경우에, Vout(645)은 신호의 전압 레벨을 제2 기준 전압과 비교하도록 구성된 제2 래치의 예일 수 있다. Vout(645)은 셋-리셋(SR: Set-Reset) 래치의 예일 수 있다. 일부 경우에, Vout(645)은 제1 신호(615-a) 및 제2 신호(615-b)를 래치 회로(예컨대, 도 3 또는 도 4를 참조하여 설명된 바와 같은 래치 회로(340) 또는 래치 회로(425))로 출력할 수 있다. 제2 래치는 제3 입력 회로 및 제4 입력 회로를 포함할 수 있다. 일부 경우에, Vout(645)은 신호의 전압을 제3 기준 전압과 비교하도록 구성된 제3 래치의 예일 수 있다. 제3 래치는 제 5 입력 회로 및 제 6 입력 회로를 포함할 수 있다.
도 7은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 래치 회로(700)의 예를 도시한다. 래치 회로(700)는 래치(710, 720)를 포함할 수 있다. 래치(710)는 도 6을 참조하여 설명된 래치 회로(600)의 예일 수 있다. 래치 회로(700)는 도 4를 참조하여 설명된 래치 회로(425-a, 425-b, 425-c, 425-d, 425-e, 425-f)의 예일 수 있다.
래치(720)는 SR 래치의 예일 수 있다. 일부 경우에, 래치(720)는 래치(710)로부터 신호를 수신하고, 래치(710)로부터의 신호와 연관된 데이터를 저장하도록 구성될 수 있다. 예를 들어, 래치(720)는 래치(710)로부터 제1 신호(705-a) 및 제2 신호(705-b)를 수신할 수 있다. 일부 예에서, 제1 신호(705-a) 및 제2 신호(705-b)는 각각 차동 PAM4 신호일 수 있다. 이러한 경우에, 제1 신호(705-a) 및 제2 신호(705-b)는 각각 이진 전압 데이터를 포함하도록 변조될 수 있는 전압 신호의 예일 수 있다.
래치(720)는 스위칭 컴포넌트(725-a) 및 스위칭 컴포넌트(725-b)를 포함할 수 있다. 일부 예에서, 스위칭 컴포넌트(725-a) 및 스위칭 컴포넌트(725-b)는 각각 NMOS 트랜지스터의 예일 수 있다. 일부 예에서, 스위칭 컴포넌트(725-a)는 제1 신호(705-a)를 수신할 수 있다. 일부 경우에, 인버터(715-a)는 제1 신호(705-a)를 스위칭 컴포넌트(725-a)로 전송할 수 있다. 이러한 경우에, 제1 신호(705-a)는 스위칭 컴포넌트(725-a)의 게이트로 전송될 수 있다. 스위칭 컴포넌트(725-b)는 제2 신호(705-b)를 수신할 수 있다. 일부 경우에, 인버터(715-b)는 제2 신호(705-b)를 스위칭 컴포넌트(725-b)로 전송할 수 있다. 이러한 경우에, 제2 신호(705-b)는 스위칭 컴포넌트(725-b)의 게이트로 전송될 수 있다.
래치(720)는 인버터(715-c) 및 인버터(715-d)를 포함할 수 있다. 일부 경우에, 인버터(715-c)는 인버터(715-d)에 교차 연결될 수 있다. 이러한 경우에, 인버터(715-c) 및 인버터(715-d)는 각각 제1 신호(705-a) 및 제2 신호(705-b)로부터 이진 데이터를 저장하도록 구성될 수 있다. 래치(720)는 또한 노드(730-a) 및 노드(730-b)를 포함할 수 있다. 노드(730-a)는 인버터(715-c)의 입력 및 인버터(715-d)의 출력에 연결될 수 있다. 노드(730-b)는 인버터(715-c)의 출력 및 인버터(715-d)의 입력에 연결될 수 있다. 일부 예에서, 노드(730-a) 및 노드(730-b)는 이진 데이터를 저장하도록 구성될 수 있다. 예를 들어, 노드(730-a) 및 노드(730-b)는 각각 제1 신호(705-a) 및 제2 신호(705-b)로부터 상보적 이진 데이터(complementary binary data)를 저장하도록 구성될 수 있다.
일부 경우에, 래치(720)는 또한 접지 노드(735-a) 및 접지 노드(735-b)를 포함할 수 있다. 접지 노드(735-a)는 스위칭 컴포넌트(725-a)에 연결될 수 있으며, 여기서, 스위칭 컴포넌트(725-a)는 노드(730-a)와 접지 노드(735-a) 간의 통신을 제어할 수 있다. 일부 예에서, 접지 노드(735-b)는 스위칭 컴포넌트(725-b)에 연결될 수 있고, 여기서, 스위칭 컴포넌트(725-b)는 노드(730-b)와 접지 노드(735-b) 사이의 통신을 제어할 수 있다.
일부 예에서, 래치(720)는 래치(710)로부터 데이터를 샘플링할 수 있다. 일부 예에서, 스위칭 컴포넌트(725-a, 725-b)는 강제 방법론(forcing methodology)을 사용하여 데이터를 샘플링할 수 있다. 일부 예에서, 스위칭 컴포넌트(725-a)는 제1 신호(705-a)로부터 전압 데이터를 샘플링할 수 있다. 스위칭 컴포넌트(725-a)는 저장을 위해 전압 데이터를 노드(730-a)로 전송할 수 있다. 일부 예에서, 스위칭 컴포넌트(725-b)는 제2 신호(705-b)로부터 전압 데이터를 샘플링할 수 있다. 그런 다음, 스위칭 컴포넌트(725-b)는 저장을 위해 전압 데이터를 노드(730-b)로 전송할 수 있다.
일부 경우에, 래치(720)가 파이어(fired)될 때, 샘플링 이벤트가 발생할 수 있다. 예를 들어, 래치(710)는 입력 신호를 항상 기준 전압과 비교할 수 있다. 래치(710)로부터 출력된 값에는 디코더에 유용하거나 피드백에 유용한 정보가 항상 포함되어 있지는 않을 수 있다. 래치(720)가 활성화 또는 파이어되면, 래치(720)는 래치(710)로부터 출력되고 있는 신호의 값을 저장할 수 있다. 활성화 시점은 래치가 활성화 시점에 중요한 정보를 출력할 가능성이 있음을 보장하도록 구성될 수 있다.
일부 예에서, 제1 신호(705-a)의 전압이 임계 전압에 도달하면, 노드(730-a)는 제1 전압값일 수 있다. 제1 신호(705-a)의 전압이 임계 전압 미만이면, 노드(730-a)는 제2 전압값이 될 수 있다. 일부 경우에, 제1 전압값은 제2 전압값보다 높을 수 있다. 예를 들어, 제1 전압값은, 도 6을 참조하여 설명된 바와 같이, 전도성 라인(630)의 전압값일 수 있다. 일부 경우에, 제2 전압값은 0볼트일 수 있다. 다른 예에서, 제1 신호(705-b)의 전압이 임계 전압에 도달하면, 노드(730-b)는 제1 전압값일 수 있다. 제2 신호(705-b)의 전압이 임계 전압 미만이면, 노드(730-b)는 제2 전압값이 될 수 있다. 일부 경우에, 제1 전압값은 제2 전압값보다 높을 수 있다. 예를 들어, 제1 전압값은, 도 6을 참조하여 설명된 바와 같이, 전도성 라인(630)의 전압값일 수 있다. 일부 경우에, 제2 전압값은 0볼트일 수 있다.
도 8은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 회로(800)의 예를 도시한다. 회로(800)는 제1 회로(810-a) 및 제2 회로(810-b)를 포함할 수 있고, 이들은 각각, 도 3 및 도 4를 참조하여 설명된 바와 같이, 제1 회로(325-a, 405-a) 및 제2 회로(325-b, 405-b)의 예일 수 있다. 제1 회로(810-a) 및 제2 회로(810-b)는 DDR 수신기 회로의 양 분기로부터의 피드백을 통합하는 멀티탭 회로의 예일 수 있다. 제1 회로(810-a)는 멀티탭 피드백 회로(815-a), 래치 회로(825-a) 및 디코더(830-a)를 포함할 수 있고, 이는 각각, 도 3 내지 도 5를 참조하여 설명된 바와 같이, 피드백 회로, 래치 회로 및 디코더의 예일 수 있다. 제2 회로(810-b)는 멀티탭 피드백 회로(815-b), 래치 회로(825-b) 및 디코더(830-b)를 포함할 수 있고, 이는 각각, 도 3 내지 도 5를 참조하여 설명된 바와 같이, 피드백 회로, 래치 회로 및 디코더의 예일 수 있다.
제1 샘플링 이벤트에서 심볼로 인한 심볼 간 간섭은 하나 초과의 후속 샘플링 이벤트에서 하나 초과의 후속 심볼에 영향을 미칠 수 있다. 예를 들어, N번째 심볼은 N+1 심볼, N+2 심볼, N+3 심볼 등을 간섭할 수 있다. 하나의 회로가 심볼의 제1 서브세트(예컨대, N, N+2, N+4 등)에 대한 정보를 결정하고, 다른 회로가 심볼의 제2 서브세트(예컨대, N+1, N+3, N+5 등)에 대한 정보를 결정하는 분할 구조를 수신기가 포함할 때, 심볼 간 간섭으로 인한 오류를 감소시키기 위한 피드백은 더 복잡해질 수 있다. 회로(800)는 상이한 회로(810-a, 810-b)(예컨대, 피드백 신호(835-a, 835-b))와 동일한 회로(810-a, 810-b) 내의 피드백 경로(예컨대, 피드백 신호(835-c, 835-d)) 간의 피드백 경로를 도시한다. 이러한 상이한 피드백 경로를 용이하게 하기 위해, 상이한 지연 회로가 각각의 멀티탭 피드백 회로(815-a, 815-b)에 추가되어야 한다.
피드백 회로(815-a)는 하나 이상의 피드백 회로(820-a, 820-b)를 포함할 수 있다. 피드백 회로(820-a)는 회로(810-b)로부터 피드백 신호를 수신하도록 구성될 수 있고, 피드백 회로(820-b)는 회로(810-a)로부터 피드백 신호를 수신하도록 구성될 수 있다. 일부 경우에, 피드백 회로(820-a, 820-b)는 동일한 피드백 회로에 통합될 수 있다. 피드백 회로(820-a, 820-b)는 피드백 신호가 정확한 샘플링 시간에 적용되는 것을 보장하기 위해 상이한 구성의 지연 회로를 포함할 수 있다.
피드백 회로(820-a, 820-b)는 각각 하나 이상의 가중치 회로 및/또는 하나 이상의 지연 회로를 포함할 수 있다. 일부 경우에, 하나 이상의 지연 회로는 클록 지연 소자(예컨대, D 플립플롭(DFF: D-FlipFlop))의 예일 수 있다. 일부 경우에, 래치 회로(825-a) 및 피드백 회로(820-a, 820-b)가 제1 샘플링 이벤트에 근접할 수 있을 때, 제1 DFF는 제외될 수 있다. 일부 예에서, 루프 펼침(loop unrolling)은 제1 가중치 회로(예컨대, 피드백 회로(820-a)에 포함됨)의 타이밍 제약을 극복하기 위해 사용될 수 있고, 낮은 클록 신호 속도에서 PVT 변화가 적기 때문에 후속 가중치 회로의 타이밍을 감소시키기 위해 절반 속도 및 1/4 속도 아키텍처를 사용할 수 있다.
일부 경우에, 피드백 회로(820-a)는 제1 회로(810-a)의 입력 및 제2 회로(810-b)의 출력(예컨대, 피드백 신호(835-b))에 연결될 수 있다. 피드백 회로(820-b)는 제1 회로(810-a)의 입력 및 제1 회로(810-a)의 출력(예컨대, 피드백 신호(835-a))에 연결될 수 있다.
일부 예에서, 피드백 회로(815-a)는 래치 회로(825-a)와 연결될 수 있다. 예를 들어, 피드백 회로(820-a)는 피드백 회로(820-b)와 연결될 수 있다. 이러한 경우에, 피드백 회로(820-b)는 래치 회로(825-a)와 연결될 수 있다. 래치 회로(825-a)는 스트롱암 래치(strongARM latch)를 포함할 수 있다. 일부 예에서, 래치 회로(825-a)는 디코더(830-a)와 연결될 수 있다.
피드백 회로(815-b)는 하나 이상의 피드백 회로(820-c, 820-d)를 포함할 수 있다. 피드백 회로(820-c)는 회로(810-a)로부터 피드백 신호를 수신하도록 구성될 수 있고, 피드백 회로(820-d)는 회로(810-b)로부터 피드백 신호를 수신하도록 구성될 수 있다. 일부 경우에, 피드백 회로(820-c, 820-d)는 동일한 피드백 회로에 통합될 수 있다. 피드백 회로(820-c, 820-d)는 피드백 신호가 정확한 샘플링 시간에 적용되는 것을 보장하기 위해 상이한 구성의 지연 회로를 포함할 수 있다.
피드백 회로(820-c, 820-d)는 각각 하나 이상의 가중치 회로 및/또는 하나 이상의 지연 회로를 포함할 수 있다. 일부 경우에, 하나 이상의 지연 회로는 클록 지연 소자(예컨대, DFF)의 예일 수 있다. 피드백 회로(820-c)는 제2 회로(810-b)의 입력 및 제1 회로(810-a)의 출력(예컨대, 피드백 신호(835-a))에 연결될 수 있다. 피드백 회로(820-d)는 제2 회로(810-b)의 입력 및 제2 회로(810-b)의 출력(예컨대, 피드백 신호(835-b))에 연결될 수 있다.
일부 경우에, 피드백 회로(815-b)는 래치 회로(825-b)와 연결될 수 있다. 예를 들어, 피드백 회로(820-c)는 피드백 회로(820-d)와 연결될 수 있다. 이러한 경우에, 피드백 회로(820-d)는 래치 회로(825-b)와 연결될 수 있다. 래치 회로(825-b)는 스트롱암 래치(strongARM latch)를 포함할 수 있다. 일부 예에서, 래치 회로(825-b)는 디코더(830-b)와 연결될 수 있다.
일부 경우에, 피드백 회로(815-a)는 신호(805-a)를 수신할 수 있고, 이는, 도 3 내지 도 5를 참조하여 설명된 바와 같은 신호의 예일 수 있다. 신호(805-a)는 차동 신호의 예일 수 있다. 일부 경우에, 신호(805-a)는 신호의 제1 전압 레벨과 연관될 수 있다. 이러한 경우, 제1 회로(810-a)는 신호의 제1 전압 레벨을 결정할 수 있다. 일부 경우에, 제1 회로(810-a)는 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트에 대한 신호의 제1 전압 레벨을 결정할 수 있다.
일부 예에서, 피드백 회로(815-a)는 신호(805-a)를 수신하고, 신호(805-a)를 래치 회로(825-a)로 출력할 수 있다. 일부 경우에, 래치 회로(825-a)는 피드백 신호(835-a)를 생성하고, 피드백 신호(835-a)를 피드백 회로(815-b) 및 피드백 회로(815-b)로 전송할 수 있다. 이러한 경우에, 피드백 회로(820-c)는 피드백 신호(835-a)를 수신할 수 있다. 예를 들어, 피드백 회로(820-c)는, 제1 샘플링 이벤트 이후(예컨대, 제1 회로(810-a)가 제1 샘플링 이벤트에 대한 신호의 제1 전압 레벨을 결정한 후), 클록 신호와 연관된 복수의 샘플링 이벤트를 위해 제2 회로(810-b)의 신호 입력을 수정할 수 있다.
다른 예에서, 피드백 회로(820-b)는 피드백 신호(835-a)를 수신할 수 있다. 예를 들어, 피드백 회로(820-b)는 클록 신호와 연관된 적어도 하나의 샘플링 이벤트를 위해 피드백 신호(835-a)를 지연시킬 수 있다. 이러한 경우에, 피드백 회로(820-b)는 제1 샘플링 이벤트 이후에 발생하는 복수의 샘플링 이벤트에 대해 제1 회로(810-a)로 입력되는 신호(805-a)를 수정할 수 있다. 일부 경우에, 디코더(830-a)는 피드백 신호(835-a)를 래치 회로(825-a)로부터 수신할 수 있다. 예를 들어, 디코더(830-a)는 래치 회로(825-a)로부터 피드백 신호(835-a)를 수신하고, 피드백 신호(835-a)에 기초하여 신호(805-a)와 연관된 심볼을 결정할 수 있다.
피드백 회로(815-b)는 신호(805-b)를 수신할 수 있고, 이는, 도 4를 참조하여 설명된 바와 같이, 신호(410-b)의 예일 수 있다. 신호(805-b)는 차동 신호의 예일 수 있다. 일부 경우에, 신호(805-b)는 신호의 제2 전압 레벨과 연관될 수 있다. 이러한 경우, 제2 회로(810-b)는 신호의 제2 전압 레벨을 결정할 수 있다. 일부 경우에, 제2 회로(810-b)는 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트에 대한 신호의 제2 전압 레벨을 결정할 수 있다.
일부 예에서, 피드백 회로(815-b)는 신호(805-b)를 수신하고, 신호(805-b)를 래치 회로(825-b)로 출력할 수 있다. 일부 경우에, 래치 회로(825-b)는 피드백 신호(835-b)를 생성하고, 피드백 신호(835-b)를 피드백 회로(815-a) 및 피드백 회로(815-b)로 전송할 수 있다. 이러한 경우에, 피드백 회로(820-a)는 피드백 신호(835-b)를 수신할 수 있다. 예를 들어, 피드백 회로(820-a)는 피드백 신호(835-b)를 지연시킬 수 있다. 이러한 경우에, 피드백 회로(820-a)는 피드백 신호(835-b)를 수신할 수 있고, 제2 샘플링 이벤트 이후에 발생하는 복수의 샘플링 이벤트에 대한 신호(805-a)를 수정할 수 있다. 예를 들어, 신호(805-a)의 수정은 제2 회로(810-b)에서 결정된 제2 전압에 기초할 수 있다.
다른 예에서, 피드백 회로(820-d)는 피드백 신호(835-b)를 수신할 수 있다. 예를 들어, 피드백 회로(820-d)는 클록 신호와 연관된 적어도 하나의 샘플링 이벤트를 위해 피드백 신호(835-b)를 지연시킬 수 있다. 이러한 경우에, 피드백 회로(820-d)는 제2 샘플링 이벤트 이후에 발생하는 복수의 샘플링 이벤트에 대해 제2 회로(810-b)로 입력되는 신호(805-b)를 수정할 수 있다. 일부 경우에, 디코더(830-b)는 래치 회로(825-b)로부터 피드백 신호(835-b)를 수신할 수 있다. 예를 들어, 디코더(830-b)는 피드백 신호(835-b)에 기초하여 신호(805-b)와 연관된 심볼을 결정할 수 있다.
도 9는, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 메모리 디바이스(905)의 블록도(900)를 도시한다. 메모리 디바이스(905)는 도 1 및 도 2를 참조하여 설명된 메모리 디바이스(110, 200)의 양태의 예일 수 있다. 메모리 디바이스(905)는 신호 수신기(910), 전압 레벨 결정 컴포넌트(915), 신호 수정기(920), 신호 비교기(925), 가중 컴포넌트(930), 지연 컴포넌트(935), 피드백 신호 컴포넌트(940), 심볼 컴포넌트(945) 및 바이어싱 컴포넌트(950)를 포함할 수 있다. 이들 컴포넌트의 각각은 (예컨대, 하나 이상의 버스를 통해) 서로 직접 또는 간접적으로 통신할 수 있다.
신호 수신기(910)는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 수신할 수 있다. 일부 예에서, 신호 수신기(910)는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 차동 부분 및 제2 차동 부분을 수신할 수 있다. 일부 예에서, 신호 수신기(910)는 디코더에 의해 제1 피드백 신호 및 제2 피드백 신호를 수신할 수 있다.
일부 예에서, 신호 수신기(910)는 호스트 디바이스 및 메모리 디바이스와 연결된 채널을 통해 단일 종단 신호를 수신할 수 있다. 일부 예에서, 신호 수신기(910)는 제1 제어 신호를 수신할 수 있고, 여기서, 제1 바이어스를 인가하는 것은 제1 제어 신호를 수신하는 것에 기초한다. 일부 예에서, 신호 수신기(910)는 제2 제어 신호를 수신할 수 있고, 여기서, 제2 바이어스를 인가하는 것은 제2 제어 신호를 수신하는 것에 기초한다.
전압 레벨 결정 컴포넌트(915)는, 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트 동안 제1 회로에 의해, 신호의 제1 전압 레벨을 결정할 수 있다. 일부 예에서, 전압 레벨 결정 컴포넌트(915)는, 제2 샘플링 이벤트 동안 제2 회로에 의해, 제2 회로로 입력되고 있는 신호를 수정하는 것에 기초하여 신호의 제2 전압 레벨을 결정할 수 있다. 일부 예에서, 전압 레벨 결정 컴포넌트(915)는 제1 차동 부분에 제1 바이어스를 인가하고 제2 차동 부분에 제2 바이어스를 인가하는 것에 기초하여 신호의 전압 레벨의 적어도 일부를 식별할 수 있다.
신호 수정기(920)는 피드백 회로에 의해, 제1 샘플링 이벤트에서 발생하는 제1 전압 레벨을 결정하는 것에 기초하여 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트 동안 제2 회로로 전송된 신호를 수정할 수 있다. 일부 예에서, 차동 신호를 출력하는 것은 단일 종단 신호를 수신하는 것에 기초할 수 있으며, 이 신호는 차동 신호를 포함한다.
신호 비교기(925)는 신호를 제1 기준 전압과 비교할 수 있으며, 여기서, 신호를 수정하는 것은 해당 신호를 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초한다. 일부 예에서, 신호 비교기(925)는 신호를 제2 기준 전압과 비교할 수 있으며, 여기서, 신호를 수정하는 것은 신호를 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초한다.
일부 예에서, 신호 비교기(925)는 제1 바이어스를 인가하는 것에 기초하여 신호의 제1 차동 부분의 제1 전압 레벨을 제1 기준 전압과 비교할 수 있다. 일부 예에서, 신호 비교기(925)는 제2 바이어스를 인가하는 것에 기초하여 신호의 제2 차동 부분의 제2 전압 레벨을 제2 기준 전압과 비교할 수 있다.
가중 컴포넌트(930)는 적어도 하나의 피드백 파라미터에 기초하여 제1 피드백 신호 및 제2 피드백 신호를 가중할 수 있으며, 여기서, 해당 신호를 수정하는 것은 제1 피드백 신호 및 제2 피드백 신호를 가중하는 것에 기초한다.
지연 컴포넌트(935)는 제1 피드백 신호를 지연시킬 수 있으며, 여기서, 제2 회로로 입력되는 신호를 수정하는 것은 제1 피드백 신호를 지연시키는 것에 기초한다.
피드백 신호 컴포넌트(940)는 신호를 제1 기준 전압과 비교하는 것에 기초하여 피드백 회로에 제1 피드백 신호를 전송할 수 있다. 일부 예에서, 피드백 신호 컴포넌트(940)는 신호를 제2 기준 전압과 비교하는 것에 기초하여 제2 피드백 신호를 피드백 회로로 전송할 수 있으며, 여기서, 제2 회로로 입력되는 신호를 수정하는 것은 제1 피드백 신호 및 제2 피드백 신호를 송신하는 것에 기초한다.
일부 예에서, 피드백 신호 컴포넌트(940)는 신호의 제1 차동 부분을 제1 기준 전압과 비교하는 것에 기초하여 피드백 신호의 제1 차동 부분을 출력할 수 있다. 일부 예에서, 피드백 신호 컴포넌트(940)는 신호의 제2 차동 부분을 제2 기준 전압과 비교하는 것에 기초하여 피드백 신호의 제2 차동 부분을 출력할 수 있다.
심볼 컴포넌트(945)는 제1 피드백 신호 및 제2 피드백 신호를 수신하는 것에 기초하여 제1 샘플링 이벤트 동안 전송된 신호의 심볼을 결정할 수 있다.
바이어싱 컴포넌트(950)는 신호의 제1 차동 부분을 수신하는 것에 기초하여 제1 차동 부분의 제1 전압 레벨을 식별하기 위해 제1 차동 부분에 제1 바이어스를 인가할 수 있다. 일부 예에서, 바이어싱 컴포넌트(950)는 신호의 제2 차동 부분을 수신하는 것에 기초하여 제2 차동 부분의 제2 전압 레벨을 식별하기 위해 제2 차동 부분에 제2 바이어스를 인가할 수 있으며, 여기서, 제2 바이어스는 제1 바이어스와 상이하다.
도 10은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 방법(들)(1000)을 나타내는 흐름도를 도시한다. 방법(1000)의 동작은, 본원에 설명된 바와 같이, 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1000)의 동작은, 도 9를 참조하여 설명된 바와 같이, 메모리 디바이스에 의해 수행될 수 있다. 일부 예에서, 메모리 디바이스는 설명된 기능을 수행하기 위해 메모리 디바이스의 기능적 소자를 제어하기 위해 명령 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
단계 1005에서, 메모리 디바이스는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 수신할 수 있다. 단계 1005의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1005의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 신호 수신기에 의해 수행될 수 있다.
단계 1010에서, 메모리 디바이스는, 제1 회로에 의해, 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트 동안, 신호의 제1 전압 레벨을 결정할 수 있다. 단계 1010의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1010의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 전압 레벨 결정 컴포넌트에 의해 수행될 수 있다.
단계 1015에서, 메모리 디바이스는, 피드백 회로에 의해, 제1 샘플링 이벤트에서 발생하는 제1 전압 레벨을 결정하는 것에 기초하여, 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트 동안, 제2 회로로 전송된 신호를 수정할 수 있다. 단계 1015의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1015의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 신호 수정기에 의해 수행될 수 있다.
단계 1020에서, 메모리 디바이스는, 제2 회로에 의해, 제2 샘플링 이벤트 동안, 제2 회로로 입력되고 있는 신호를 수정하는 것에 기초하여, 신호의 제2 전압 레벨을 결정할 수 있다. 단계 1020의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1020의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 전압 레벨 결정 컴포넌트에 의해 수행될 수 있다.
일부 예에서, 본원에 설명된 장치는 방법(1000)과 같은 방법(들)을 수행할 수 있다. 장치는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 수신하고, 클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트 동안, 신호의 제1 전압 레벨을 제1 회로에 의해 결정하고, 제1 샘플링 이벤트에서 발생하는 제1 전압 레벨을 결정하는 것에 기초하여, 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트 동안 제2 회로로 전송된 신호를 피드백 회로에 의해 수정하며, 또한 제2 회로에 입력되고 있는 신호를 수정하는 것에 기초하여, 제2 샘플링 이벤트 동안, 신호의 제2 전압 레벨을 제2 회로에 의해 결정하기 위한 피처, 수단 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 신호를 제1 기준 전압과 비교 - 여기서, 신호를 수정하는 것은 신호를 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초할 수 있음 - 하고, 또한 신호를 제2 기준 전압과 비교 - 여기서, 신호를 수정하는 것은 신호를 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초할 수 있음 - 하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 신호를 제1 기준 전압과 비교하는 것에 기초하여 제1 피드백 신호를 피드백 회로로 전송하고, 신호를 제2 기준 전압과 비교하는 것에 기초하여, 제2 피드백 신호를 피드백 회로로 전송 - 여기서, 신호를 수정하는 것은, 제1 피드백 신호 및 제2 피드백 신호를 전송하는 것에 기초할 수 있음 - 하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 적어도 하나의 피드백 파라미터에 기초하여 제1 피드백 신호 및 제2 피드백 신호를 가중하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있으며, 여기서, 신호를 수정하는 것은 제1 피드백 신호 및 제2 피드백 신호를 가중하는 것에 기초할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 제1 피드백 신호를 지연시키기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있으며, 여기서 제2 회로로 입력되는 신호를 수정하는 것은 제1 피드백 신호를 지연시키는 것에 기초할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 디코더에 의해 제1 피드백 신호 및 제2 피드백 신호를 수신하고, 제1 피드백 신호 및 제2 피드백 신호를 수신하는 것에 기초하여 제1 샘플링 이벤트 동안 전송된 신호의 심볼을 결정하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1000) 및 장치의 일부 예는 호스트 디바이스 및 메모리 디바이스와 연결된 채널을 통해 단일 종단 신호를 수신하고, 단일 종단 신호를 수신하는 것에 기초하여 차동 신호를 출력하기 위한 동작, 특징, 수단 또는 명령을 더 포함할 수 있고, 여기서, 신호는 차동 신호를 포함한다.
도 11은, 본원에 개시된 바와 같은 예에 따라, 메모리 디바이스에서의 다중 레벨 시그널링을 위한 피드백을 지원하는 방법(들)(1100)을 나타내는 흐름도를 도시한다. 방법(1100)의 동작은, 본원에 설명된 바와 같이, 메모리 디바이스 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1100)의 동작은, 도 9를 참조하여 설명된 바와 같이, 메모리 디바이스에 의해 수행될 수 있다. 일부 예에서, 메모리 디바이스는 설명된 기능을 수행하기 위해 메모리 디바이스의 기능적 소자를 제어하기 위해 명령 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 디바이스는 특수 목적 하드웨어를 사용하여 설명된 기능의 양태를 수행할 수 있다.
단계 1105에서, 메모리 디바이스는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 차동 부분 및 제2 차동 부분을 수신할 수 있다. 단계 1105의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1105의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 신호 수신기에 의해 수행될 수 있다.
단계 1110에서, 메모리 디바이스는 신호의 제1 차동 부분을 수신하는 것에 기초하여 제1 차동 부분의 제1 전압 레벨을 식별하기 위해 제1 차동 부분에 제1 바이어스를 인가할 수 있다. 단계 1110의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1110의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 바이어싱 컴포넌트에 의해 수행될 수 있다.
단계 1115에서, 메모리 디바이스는 신호의 제2 차동 부분을 수신하는 것에 기초하여 제2 차동 부분의 제2 전압 레벨을 식별하기 위해 제2 차동 부분에 제2 바이어스를 인가할 수 있으며, 여기서, 제2 바이어스는 제1 바이어스와 상이하다. 단계 1115의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1115의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 바이어싱 컴포넌트에 의해 수행될 수 있다.
단계 1120에서, 메모리 디바이스는 제1 차동 부분에 제1 바이어스를 인가하고, 제2 차동 부분에 제2 바이어스를 인가하는 것에 기초하여 신호의 전압 레벨의 적어도 일부를 식별할 수 있다. 단계 1120의 동작은, 본원에 설명된 방법에 따라 수행될 수 있다. 일부 예에서, 단계 1120의 동작의 양태는, 도 9를 참조하여 설명된 바와 같이, 전압 레벨 결정 컴포넌트에 의해 수행될 수 있다.
일부 예에서, 본원에 설명된 장치는 방법(1100)과 같은 방법(들)을 수행할 수 있다. 장치는 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 차동 부분 및 제2 차동 부분을 수신하고, 신호의 제1 차동 부분을 수신하는 것에 기초하여 제1 차동 부분의 제1 전압 레벨을 식별하기 위해 제1 차동 부분에 제1 바이어스를 인가하고, 신호의 제2 차동 부분을 수신하는 것에 기초하여 제2 차동 부분의 제2 전압 레벨을 식별하기 위해 제2 차동 부분에 제2 바이어스를 인가 - 여기서, 제2 바이어스는 제1 바이어스와 상이함 - 하고, 또한 제1 차동 부분에 제1 바이어스를 인가하고 제2 차동 부분에 제2 바이어스를 인가하는 것에 기초하여 신호의 전압 레벨의 적어도 일부를 식별하기 위해 피처, 수단 또는 명령어(예컨대, 프로세서에 의해 실행 가능한 명령어를 저장하는 비일시적 컴퓨터 판독 가능 매체)를 포함할 수 있다.
본원에 설명된 방법(1100) 및 장치의 일부 예는 제1 제어 신호를 수신 - 여기서, 제1 바이어스를 인가하는 것은 제1 제어 신호를 수신하는 것에 기초할 수 있음 - 하고, 제2 제어 신호를 수신 - 여기서, 제2 바이어스를 인가하는 것은, 제2 제어 신호를 수신하는 것에 기초할 수 있음 - 하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1100) 및 장치의 일부 예는 제1 바이어스를 인가하는 것에 기초하여 신호의 제1 차동 부분의 제1 전압 레벨을 제1 기준 전압과 비교하고, 또한 제2 바이어스를 인가하는 것에 기초하여 신호의 제2 차동 부분의 제2 전압 레벨을 제2 기준 전압과 비교하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
본원에 설명된 방법(1100) 및 장치의 일부 예는 신호의 제1 차동 부분을 제1 기준 전압과 비교하는 것에 기초하여 피드백 신호의 제1 차동 부분을 출력하고, 또한 신호의 제2 차동 부분을 제2 기준 전압과 비교하는 것에 기초하여 피드백 신호의 제2 차동 부분을 출력하기 위한 동작, 피처, 수단 또는 명령어를 더 포함할 수 있다.
전술한 방법은 가능한 구현예를 설명하고, 동작 및 단계는 재배열되거나 다른 방식으로 수정될 수 있으며 다른 구현예도 가능하다는 점에 유의해야 한다. 또한, 2개 이상의 방법으로부터의 양태가 결합될 수 있다.
본원에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 어느 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다. 일부 도면은 신호를 단일 신호로 나타낼 수 있지만, 당업자는 이 신호가 신호의 버스를 나타낼 수 있고, 여기서, 버스는 다양한 비트 폭을 가질 수 있다는 것을 이해할 것이다.
"전자 통신", "전도성 접촉", "연결" 및 "결합"이라는 용어는 컴포넌트 간의 신호 흐름을 지원하는 컴포넌트 간의 관계를 의미할 수 있다. 언제라도 컴포넌트 사이의 신호 흐름을 지원할 수 있는 컴포넌트 사이에 임의의 전도성 경로가 있는 경우, 컴포넌트는 서로 간에 전자 통신(또는 전도성 접촉이나 연결 또는 결합)하는 것으로 간주된다. 임의의 주어진 시간에, 서로 전자 통신(또는 전도성 접촉이나 연결 또는 결합)하는 컴포넌트 간의 전도성 경로는 연결된 컴포넌트를 포함하는 디바이스의 작동에 따라 개방 회로 또는 폐쇄 회로일 수 있다. 연결된 컴포넌트 사이의 전도성 경로는 컴포넌트 사이의 직접 전도성 경로일 수 있거나, 또는 연결된 컴포넌트 사이의 전도성 경로는 스위치, 트랜지스터 또는 다른 컴포넌트와 같은 중간 컴포넌트를 포함할 수 있는 간접 전도성 경로일 수도 있다. 일부 경우에, 연결된 컴포넌트 사이의 신호 흐름은, 예를 들어, 스위치나 트랜지스터와 같은 하나 이상의 중간 컴포넌트를 사용하여 잠시 중단될 수 있다.
"연결"이라는 용어는 신호가 현재 전도성 경로를 통해 컴포넌트간에 통신할 수 없는 컴포넌트 간의 개방 회로 관계로부터 신호가 전도성 경로를 통해 컴포넌트간에 통신할 수 있는 컴포넌트 간의 폐쇄 회로 관계로 이동하는 조건을 의미한다. 제어기와 같은 컴포넌트가 다른 컴포넌트를 함께 연결하면, 컴포넌트는 이전에 신호 흐름을 허용하지 않았던 전도성 경로를 통해 다른 컴포넌트와의 사이에서 신호가 흐르도록 변경을 시작한다.
"분리"라는 용어는 신호가 현재 컴포넌트 사이에서 흐를 수 없는 컴포넌트 사이의 관계를 의미한다. 컴포넌트 사이에 개방 회로가 있으면, 해당 컴포넌트는 서로 분리된다. 예를 들어, 컴포넌트 사이에 위치하는 스위치에 의해 분리된 양 컴포넌트는 스위치가 개방되어 있을 때 서로로부터 분리된다. 제어기가 양 컴포넌트를 분리하면, 제어기는 이전에 신호 흐름이 허용되었던 전도성 경로를 사용하여 컴포넌트 사이에 신호가 흐르는 것을 방지하는 변경에 영향을 미친다.
메모리 디바이스를 포함하여, 본원에 설명된 디바이스는 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 질화 갈륨 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 유리상의 실리콘(SOG: silicon-on-glass) 또는 사파이어상의 실리콘(SOP: silicon-on-sapphire)와 같은 절연체상의 실리콘(SOI: silicon-on-insulator) 기판, 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판의 전도도 또는 기판의 하위 영역은 인, 붕소 또는 비소를 포함하지만, 이것들로 한정되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본원에서 설명된 스위칭 컴포넌트나 트랜지스터는 전계 효과 트랜지스터(FET: field-effect transistor)를 나타낼 수 있으며, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 재료를 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예컨대, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n형(즉, 주요 캐리어가 신호임)이면, FET는 n형 FET라고 지칭될 수 있다. 채널이 p형(즉, 주요 캐리어가 홀임)이면, FET는 p형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도도(channel conductivity)는 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n형 FET 또는 p형 FET에 각각 양의 전압 또는 음의 전압을 인가하면, 채널이 전도성을 띠게 될 수 있다. 트랜지스터의 임계 전압 이상인 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "온" 상태로 되거나 "활성화"될 수 있다. 트랜지스터의 임계 전압 미만인 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 상태로 되거나 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본원에 제시된 설명은 예시적인 구성을 설명하는 것일 뿐, 구현될 수 있거나 청구 범위의 범주 내에 있는 모든 예를 나타내는 것은 아니다. 본원에서 사용된 "예시적"이라는 용어는 "바람직한(preferred)"이나 "다른 예들에 비해 유리한"을 의미하는 것이 아니라 "예, 사례 또는 예시로서 제공하는" 것을 의미한다. 상세한 설명에는 설명된 기술의 이해를 제공하기 위해 특정 상세가 포함된다. 그러나, 이들 기술은 이들 특정 상세 없이 실행될 수 있다. 일부 예에서, 설명된 예시의 개념을 모호하게 하는 것을 피하기 위해 공지의 구조 및 디바이스가 블록도의 형태로 도시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 피처는 동일한 참조 부호일 수 있다. 또한, 동일 유형의 다양한 컴포넌트는 참조 부호에 뒤이은 대시(dash)와 유사한 컴포넌트를 구별하는 제2 참조 부호에 의해 구별할 수 있다. 명세서에서 제1 참조 부호만 사용되는 경우, 상세한 설명은 제2 참조 부호에 관계없이 동일한 제1 참조 부호를 가진 유사한 컴포넌트 중 어느 하나에 적용할 수 있다.
본원에 설명된 정보 및 신호는 다양한 다른 기술 및 기법 중 어느 것을 사용하여 표현될 수 있다. 예를 들어, 위의 설명 전체에서 참조될 수 있는 데이터, 명령어, 명령, 정보, 신호, 비트, 기호 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자 또는 이들의 임의의 조합으로 표현될 수 있다.
본 발명과 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그래밍 가능 로직 디바이스, 개별 게이트나 트랜지스터 로직, 개별 하드웨어 컴포넌트, 또는 본원에 설명된 기능을 수행하도록 설계된 것들 중 임의의 조합으로 구현되거나 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스의 조합(예컨대, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 결합된 하나 이상의 마이크로프로세서, 또는 임의의 상이한 그와 같은 구성)으로 구현될 수도 있다.
본원에 설명된 기능은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능은 컴퓨터 판독 가능 매체에 하나 이상의 명령어나 코드로 저장되거나 전송될 수 있다. 다른 예 및 구현예는 개시 내용 및 첨부된 청구항의 범주 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 본원에 설명된 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링(hardwiring) 또는 이들 중 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능을 구현하는 피처는 기능의 일부가 다른 물리적 위치에서 구현되도록 분산되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수도 있다. 또한, 청구항을 포함하여 본원에 사용된 바와 같이, 항목의 리스트에 사용된 "또는"(예컨대, "적어도 하나" 또는 "하나 이상"과 같은 문구가 앞에 있는 항목의 리스트)은, 예를 들어, A, B 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하는 포괄적 리스트임을 나타낸다. 또한, 본원에서 사용되는 "기초한다"라는 문구는 폐쇄적인 조건 세트에 대한 참조로 해석되어서는 안된다. 예를 들어, "조건 A에 기초한다"로 설명된 예시적인 단계는 본 발명의 범주를 벗어나지 않고 조건 A 및 조건 B의 양쪽 모두에 기초할 수 있다. 즉, 본원에서 사용되는, "기초한다"라는 문구는 "적어도 부분적으로 기초한다"라는 문구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 비일시적 컴퓨터 저장 매체와, 컴퓨터 프로그램을 한 장소에서 다른 장소로 전송하는 것을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 모두 포함한다. 비일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에서 액세스될 수 있는 임의의 사용 가능한 매체일 수 있다. 예를 들어, 비일시적인 컴퓨터 판독 가능 매체는 RAM, ROM, 이이피롬(EEPROM: electrically erasable programmable read-only memory), 컴팩트 디스크 ROM(CD-ROM), 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스, 또는 명령어나 데이터 구조의 형태로 원하는 프로그램 코드 수단을 전달하거나 저장하는 데 사용될 수 있고 범용 또는 특수 목적 컴퓨터, 또는 범용 또는 특수 목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비일시적 매체를 포함할 수 있지만, 이것들로 한정되는 것은 아니다. 또한 임의 연결은 적절히 컴퓨터 판독 가능 매체라고 한다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 페어(twisted pair), DSL(digital subscriber line), 또는 적외선, 라디오, 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스로부터 소프트웨어가 전송되는 경우, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술이 매체 정의에 포함된다. 본원에 사용된 디스크(disk) 및 디스크(disc)에는 CD, 레이저 디스크, 광학 디스크, DVD(Digital Versatile Disc), 플로피 디스크 및 Blu-ray 디스크가 포함되며, 여기서, 디스크(disk)는 일반적으로 데이터를 자기적으로 재생하는 반면, 디스크(disc)는 레이저를 사용하여 데이터를 광학적으로 재생한다. 또한, 전술한 조합은 컴퓨터 판독 가능 매체의 범주 내에 포함된다.
본원의 설명은 당업자가 본 발명을 만들거나 사용할 수 있도록 제공된다. 본 발명에 대한 다양한 변경은 당업자에게 명백 할 것이며, 본원에 정의된 일반 원칙은 본 발명의 범주를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 발명은 본원에 설명된 예시 및 설계로 한정되지 않고, 본원에 개시된 원칙 및 신규 피처에 부합하는 가장 넓은 범주에 따라야 한다.

Claims (34)

  1. 장치로서,
    클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트에 대해, 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 전압 레벨을 결정하도록 구성된 제1 회로;
    제2 회로의 입력 및 상기 제1 회로의 출력과 연결된 제1 피드백 회로 - 상기 제1 피드백 회로는, 상기 제1 샘플링 이벤트의 상기 제1 전압 레벨에 대한 정보를 나타내는 피드백 신호를 상기 제1 회로로부터 수신하고, 상기 피드백 신호에 적어도 부분적으로 기초하여 상기 제2 회로에 입력된 상기 신호를 수정하도록 구성됨 - ; 및
    상기 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트에 대해, 상기 신호를 수정하는 상기 제1 피드백 회로에 적어도 부분적으로 기초하여 상기 신호의 제2 전압 레벨을 결정하도록 구성된 상기 제2 회로
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제1 회로의 입력 및 상기 제2 회로의 출력과 연결된 제2 피드백 회로를 더 포함하되,
    상기 제2 피드백 회로는, 상기 제2 샘플링 이벤트의 상기 제2 전압 레벨에 대한 정보를 나타내는 제2 피드백 신호를 상기 제2 회로로부터 수신하고, 상기 피드백 신호에 적어도 부분적으로 기초하여 상기 제1 회로에 입력되는 상기 신호를 수정하도록 구성되는, 장치.
  3. 제1항에 있어서,
    상기 제1 회로는, 상기 신호를 복수의 기준 전압의 상이한 기준 전압과 비교하도록 각각 구성된 복수의 래치 회로를 포함하는, 장치.
  4. 제3항에 있어서,
    상기 복수의 래치 회로 각각은, 상기 신호를 상기 상이한 기준 전압과 비교하는 것에 적어도 부분적으로 기초하여 상이한 피드백 신호를 생성하되, 상기 피드백 신호는, 상기 복수의 래치 회로에 의해 생성된 복수의 피드백 신호를 포함하는, 장치.
  5. 제3항에 있어서,
    상기 제1 회로는, 상기 복수의 래치 회로로부터 복수의 상이한 피드백 신호를 수신하고, 상기 복수의 상이한 피드백 신호에 적어도 부분적으로 기초하여 상기 신호와 연관된 심볼을 결정하도록 구성된 디코더를 포함하는, 장치.
  6. 제5항에 있어서,
    상기 디코더는, 온도계 코드 디코더(thermometer code decoder)를 포함하는, 장치.
  7. 제3항에 있어서,
    상기 복수의 래치 회로 중 적어도 하나는, 스트롱암 래치(strongARM latch)를 포함하는, 장치.
  8. 제1항에 있어서,
    상기 제1 피드백 회로는, 복수의 피드백 신호의 상이한 피드백 신호를 상기 신호에 각각 인가하도록 구성된 복수의 제3 회로를 포함하는, 장치.
  9. 제8항에 있어서,
    상기 제1 피드백 회로는, 상기 피드백 신호를 상기 클록 신호의 상승 에지 또는 상기 클록 신호의 하강 에지와 연관된 적어도 하나의 샘플링 이벤트를 지연시키도록 구성된 하나 이상의 제4 회로를 포함하는, 장치.
  10. 제1항에 있어서,
    상기 제1 회로와 연결되고, 채널을 통해 단일 종단 신호(single-ended signal)를 수신하고 상기 단일 종단 신호를 수신하는 것에 적어도 부분적으로 기초하여 차동 신호를 출력하도록 구성된 증폭기를 더 포함하되, 상기 신호는, 상기 차동 신호를 포함하는, 장치.
  11. 제1항에 있어서,
    상기 신호 및 상기 피드백 신호는, 차동 신호인, 장치.
  12. 제1항에 있어서,
    상기 제1 회로의 입력과 연결되고, 상기 신호의 상기 제1 전압 레벨과 연관된 차동 신호를 수신하도록 구성된 차동 증폭기를 더 포함하는, 장치.
  13. 제1항에 있어서,
    상기 변조 방식은, 펄스폭 변조(PAM: Pulse Amplitude Modulation) 방식을 포함하는, 장치.
  14. 방법으로서,
    3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호를 수신하는 단계;
    클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트 동안, 제1 회로에 의해, 상기 신호의 제1 전압 레벨을 결정하는 단계;
    피드백 회로에 의해, 상기 제1 샘플링 이벤트에서 발생하는 상기 제1 전압 레벨을 결정하는 것에 적어도 부분적으로 기초하여 상기 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트 동안, 제2 회로로 전송된 상기 신호를 수정하는 단계; 및
    제2 회로에 의해, 상기 제2 샘플링 이벤트 동안, 상기 제2 회로에 입력되고 있는 상기 신호를 수정하는 것에 적어도 부분적으로 기초하여 상기 신호의 제2 전압 레벨을 결정하는 단계
    를 포함하는 방법.
  15. 제14항에 있어서,
    상기 신호를 상기 제1 기준 전압과 비교하는 단계 - 상기 신호를 수정하는 상기 단계는, 상기 신호를 상기 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초함 - ;
    상기 신호를 제2 기준 전압과 비교하는 단계 - 상기 신호를 수정하는 상기 단계는, 상기 신호를 상기 제1 기준 전압과 적어도 부분적으로 비교하는 것에 기초함 -
    를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 신호를 상기 제1 기준 전압과 비교하는 것에 적어도 부분적으로 기초하여 상기 피드백 회로에 제1 피드백 신호를 전송하는 단계; 및
    상기 신호를 상기 제2 기준 전압과 비교하는 것에 적어도 부분적으로 기초하여 상기 피드백 회로에 제2 피드백 신호를 전송하는 단계를 더 포함하되,
    상기 제2 회로에 입력되는 상기 신호를 수정하는 상기 단계는, 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 전송하는 것에 적어도 부분적으로 기초하는, 방법.
  17. 제16항에 있어서,
    적어도 하나의 피드백 파라미터에 적어도 부분적으로 기초하여, 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 가중하는 단계를 더 포함하되,
    상기 신호를 수정하는 상기 단계는, 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 가중하는 것에 적어도 부분적으로 기초하는, 방법.
  18. 제16항에 있어서,
    상기 제1 피드백 신호를 지연시키는 단계를 더 포함하되,
    상기 제2 회로에 입력되는 상기 신호를 수정하는 상기 단계는, 상기 제1 피드백 신호를 적어도 부분적으로 지연시키는 것에 기초하는, 방법.
  19. 제16항에 있어서,
    디코더에 의해, 상기 제1 피드백 신호 및 상기 제2 피드백 신호를 수신하는 단계; 및
    상기 제1 피드백 신호 및 상기 제2 피드백 신호를 수신하는 것에 적어도 부분적으로 기초하여, 상기 제1 샘플링 이벤트 동안 전송된 상기 신호의 심볼을 결정하는 단계
    를 더 포함하는 방법.
  20. 제14항에 있어서,
    호스트 디바이스 및 메모리 디바이스와 연결된 채널을 통해 단일 종단 신호(single-ended signal)를 수신하는 단계; 및
    상기 단일 종단 신호를 수신하는 상기 단계에 적어도 부분적으로 기초하여 차동 신호를 출력하는 단계를 더 포함하되,
    상기 신호는, 상기 차동 신호를 포함하는, 방법.
  21. 장치로서,
    3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 전압 레벨을 기준 전압과 비교하도록 구성된 래치 - 상기 래치는, 제1 입력 회로 및 제2 입력 회로를 포함함 - 를 포함하되,
    상기 제1 입력 회로는:
    상기 신호의 제1 차동 부분을 수신하도록 구성된 제1 스위칭 컴포넌트; 및
    상기 제1 스위칭 컴포넌트와 연결되고 상기 래치를 조정하는 제1 제어 신호를 수신하도록 구성된 제2 스위칭 컴포넌트를 포함하며; 또한
    상기 제2 입력 회로는:
    상기 신호의 제2 차동 부분을 수신하도록 구성된 제3 스위칭 컴포넌트; 및
    상기 제2 스위칭 컴포넌트와 연결되고 상기 제1 제어 신호와 다른 상기 래치를 조정하는 제2 제어 신호를 수신하도록 구성된 제4 스위칭 컴포넌트를 포함하는,
    장치.
  22. 제21항에 있어서,
    상기 신호의 상기 전압 레벨을 제2 기준 전압과 비교하도록 구성된 제2 래치 - 상기 제2 래치는, 제3 입력 회로 및 제4 입력 회로를 포함함 - ; 및
    상기 신호의 상기 전압 레벨을 제3 기준 전압과 비교하도록 구성된 제3 래치 - 상기 제3 래치는, 제 5 입력 회로 및 제 6 입력 회로를 포함함 -
    를 더 포함하는, 장치.
  23. 제21항에 있어서,
    상기 제1 스위칭 컴포넌트는, 게이트에서 상기 신호의 상기 제1 차동 부분을 수신하도록 구성되고, 상기 제2 스위칭 컴포넌트는, 게이트에서 상기 제1 제어 신호를 수신하도록 구성되고, 상기 제3 스위칭 컴포넌트는, 게이트에서 상기 신호의 상기 제2 차동 부분을 수신하도록 구성되며, 또한 상기 제4 스위칭 컴포넌트는, 게이트에서 상기 제2 제어 신호를 수신하도록 구성되는, 장치.
  24. 제21항에 있어서,
    상기 제1 제어 신호는, 상기 신호의 상기 제1 차동 부분 및 상기 신호의 상기 제2 차동 부분과 상기 기준 전압 사이의 차이에 적어도 부분적으로 기초하여, 상기 제2 제어 신호와는 상이한, 장치.
  25. 제21항에 있어서,
    상기 변조 방식은, 펄스폭 변조(PAM: Pulse Amplitude Modulation) 방식을 포함하는, 장치.
  26. 제21항에 있어서,
    상기 래치는, 차동 입력 및 차동 출력을 갖는 스트롱암 래치(strongARM latch)를 포함하는, 장치.
  27. 제21항에 있어서,
    상기 래치는, 상기 신호와 연관된 심볼을 결정하기 위해 차동 신호를 출력하도록 구성되는, 장치.
  28. 방법으로서,
    3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 차동 부분 및 제2 차동 부분을 수신하는 단계;
    상기 신호의 상기 제1 차동 부분을 수신하는 것에 적어도 부분적으로 기초하여, 상기 제1 차동 부분의 제1 전압 레벨을 식별하기 위해 상기 제1 차동 부분에 제1 바이어스를 인가하는 단계;
    상기 신호의 상기 제2 차동 부분을 수신하는 것에 적어도 부분적으로 기초하여, 상기 제2 차동 부분의 제2 전압 레벨을 식별하기 위해 상기 제2 차동 부분에 제2 바이어스를 인가하는 단계 - 상기 제2 바이어스는, 상기 제1 바이어스와 상이 함 -; 및
    상기 제1 차동 부분에 상기 제1 바이어스를 인가하는 상기 단계 및 상기 제2 차동 부분에 상기 제2 바이어스를 인가하는 상기 단계에 적어도 부분적으로 기초하여, 상기 신호의 전압 레벨의 적어도 일부를 식별하는 단계
    를 포함하는 방법.
  29. 제28항에 있어서,
    제1 제어 신호를 수신하는 단계 - 상기 제1 바이어스를 인가하는 상기 단계는, 상기 제1 제어 신호를 수신하는 단계에 적어도 부분적으로 기초함 -; 및
    제2 제어 신호를 수신하는 단계 - 상기 제2 바이어스를 인가하는 상기 단계는, 상기 제2 제어 신호를 수신하는 단계에 적어도 부분적으로 기초함 -
    를 더 포함하는 방법.
  30. 제28항에 있어서,
    상기 제1 바이어스를 인가하는 것에 적어도 부분적으로 기초하여, 상기 신호의 상기 제1 차동 부분의 상기 제1 전압 레벨을 제1 기준 전압과 비교하는 단계; 및
    상기 제2 바이어스를 인가하는 것에 적어도 부분적으로 기초하여, 상기 신호의 상기 제2 차동 부분의 상기 제2 전압 레벨을 제2 기준 전압과 비교하는 단계
    를 더 포함하는 방법.
  31. 제30항에 있어서,
    상기 신호의 상기 제1 차동 부분을 상기 제1 기준 전압과 비교하는 상기 단계에 적어도 부분적으로 기초하여, 피드백 신호의 상기 제1 차동 부분을 출력하는 단계; 및
    상기 신호의 상기 제2 차동 부분을 상기 제2 기준 전압과 비교하는 상기 단계에 적어도 부분적으로 기초하여, 상기 피드백 신호의 상기 제2 차동 부분을 출력하는 단계
    를 더 포함하는 방법.
  32. 장치로서,
    클록 신호의 상승 에지와 연관된 제1 샘플링 이벤트에 대해, 3개 이상의 전압 레벨을 포함하는 변조 방식을 사용하여 변조된 신호의 제1 전압 레벨을 결정하도록 구성된 제1 회로;
    상기 제1 회로의 출력과 연결되고, 하나 이상의 지연 회로를 포함하는 제1 피드백 회로 - 상기 제1 피드백 회로는, 상기 제1 전압 레벨에 적어도 부분적으로 기초하여, 상기 제1 샘플링 이벤트 이후에 발생하는 상기 클록 신호와 연관된 복수의 샘플링 이벤트에 대해 제2 회로로 입력되는 상기 신호를 수정하도록 구성됨 - ; 및
    상기 복수의 샘플링 이벤트의 상기 클록 신호의 하강 에지와 연관된 제2 샘플링 이벤트에 대해, 상기 신호를 수정하는 상기 제1 피드백 회로에 적어도 부분적으로 기초하여, 상기 신호의 제2 전압 레벨을 결정하도록 구성된 상기 제2 회로를 포함하는 장치.
  33. 제32항에 있어서,
    상기 제1 회로의 입력 및 상기 제2 회로의 출력과 연결되고, 상기 제1 피드백 회로에 의해 출력된 제1 피드백 신호를 상기 클록 신호와 연관된 적어도 하나의 샘플링 이벤트를 지연시키도록 구성된 하나 이상의 제3 회로를 포함하는 제2 피드백 회로를 더 포함하되,
    상기 제2 피드백 회로는, 상기 제2 회로로부터 제2 피드백 신호를 수신하고 상기 제2 전압 레벨에 적어도 부분적으로 기초하여 상기 제2 샘플링 이벤트 이후에 발생하는 상기 클록 신호와 연관된 복수의 샘플링 이벤트에 대해 상기 제1 회로에 입력되는 상기 신호를 수정하도록 구성되는, 장치.
  34. 제32항에 있어서,
    상기 제1 회로의 입력 및 상기 제1 회로의 출력과 연결되고, 상기 제1 피드백 회로에 의해 출력된 피드백 신호를 상기 클록 신호와 연관된 적어도 하나의 샘플링 이벤트를 지연시키도록 구성된 하나 이상의 제3 회로를 포함하는 제3 피드백 회로를 더 포함하되,
    상기 제3 피드백 회로는, 상기 제1 회로로부터 상기 피드백 신호를 수신하고 상기 제1 전압 레벨에 적어도 부분적으로 기초하여 상기 제1 샘플링 이벤트 이후에 발생하는 상기 클록 신호와 연관된 복수의 샘플링 이벤트에 대해 상기 제1 회로에 입력되는 상기 신호를 수정하도록 구성되는, 장치.
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