KR20210085678A - 칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법 - Google Patents

칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법 Download PDF

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Abstract

프로세서로 구동되는 칩의 비정상 동작을 방지하는 방법으로서, 칩의 메모리에 저장된 프로그램에서 임의의 실행 코드의 실행을 확인하면, 기 저장되어 있으며 칩에서 지원하는 기능들에 대한 디바이스 정보와 임의의 실행 코드를 비교하여 실행 코드의 유효성을 확인한다. 실행 코드가 유효하지 않으면, 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료한다.

Description

칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법{Apparatus for chip verification and method for preventing abnormal operation of chip using the same}
본 발명은 칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법에 관한 것이다.
근래 자동차를 비롯하여 여러 전자제품에 필수적으로 사용되는 반도체(이하, ‘칩’이라 지칭함)는, 메인 CPU와 칩에서 제공하는 여러 기능을 담당하는 주변 기기(Peripheral)들로 구성된다. 전자제품의 기능이 다양화되면서, 하나의 반도체에서 제공해야 하는 기능의 수 또한 늘어나고 있다.
하나의 반도체를 활용하여 많은 기능을 전자제품에 제공하기 위하여, BSP(Board Support Package)에서 제공하는 하드웨어 기능들을 구동하는 디바이스 드라이버 소프트웨어를 칩 제조사에서 제공한다. 그리고 최종 제품 개발사에서는 칩 제조사에서 제공하는 BSP를 활용하여 양산품의 소프트웨어를 작성한다.
이때, 반도체 내부의 여러 주변 기기들은 각각 독립적으로 존재하며, 주변 기기들의 정보를 한 곳에서 확인할 수 있는 명확한 방법은 제공되지 않는다.
그리고 반도체 제작사는 데이터 시트(Datasheet)라는 칩 내의 모든 기능들을 설명하는 설명서를 제공한다. 이와 함께 보통 고객사에서 편히 사용할 수 있도록 디바이스 드라이버 소프트웨어를 직접 제공한다. 그리고, 제조사는 반도체 회사에서 제공한 디바이스 드라이버 소프트웨어를 활용하여 운용 소프트웨어를 개발하며, 가끔 데이터 시트를 활용하여 직접 디바이스 드라이버 소프트웨어까지 개발하는 경우도 있다.
이때, 운용 소프트웨어 개발 시 요구사항과 구현사항의 불일치, 혹은 인적 오류(Human Error)로 인해서 존재하지 않는 디바이스 드라이버에 접근하는 코드가 운용 소프트웨어에 삽입될 수 있다. 그리고 운용 소프트웨어가 동작 중에 코드 오염으로 인해서 존재하지 않는 혹은 지원하지 않는 디바이스 드라이버에 접근하는 경우가 발생할 수 있다. 또한 시스템 리소스에 잘못 접근할 경우 운용 소프트웨어가 프리징(Freezing) 되거나, 최악의 경우 시스템이 정지될 수도 있다.
따라서, 본 발명은 칩 내부에 디바이스들의 정보를 따로 저장하고, 이를 활용하여 소프트웨어의 안정성을 높일 수 있는 칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법을 제공한다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 하나의 특징인 프로세서로 구동되는 칩의 비정상 동작을 방지하는 방법으로서,
상기 칩의 메모리에 저장된 프로그램에서 임의의 실행 코드의 실행을 확인하는 단계, 상기 저장되어 있으며 상기 칩에서 지원하는 기능들에 대한 디바이스 정보와 상기 임의의 실행 코드를 비교하여 상기 실행 코드의 유효성을 확인하는 단계, 그리고 상기 실행 코드가 유효하지 않으면, 상기 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료하는 단계를 포함한다.
상기 디바이스 정보는, 디바이스가 상기 칩 내부의 복수의 코어들 중 어느 코어에 연결된 디바이스인지 구분하는 코어 정보, 디바이스들의 식별 정보, 동일한 기능을 수행하는 디바이스가 복수 개 존재할 경우, 동일한 각 디바이스에서 제공하는 채널 수, 그리고 상기 각 디바이스 별로 지원되는 기능에 대한 기능 설명 정보를 포함할 수 있다.
상기 각 디바이스들은, 상기 칩 안에 분리된 코어 개수, 전체 디바이스 개수, 상기 칩의 고유 키 값을 포함하는 헤더 정보를 포함할 수 있다.
상기 본 발명의 기술적 과제를 달성하기 위한 본 발명의 또 다른 특징인 칩 검증 장치는,
프로세서, 및 칩에서 지원하는 기능 각각의 디바이스들에 대한 디바이스 정보를 저장하는 디바이스 정보 레지스터를 포함하고, 상기 프로세서는, 메모리에 저장된 프로그램에서 실행된 임의의 실행 코드와 상기 디바이스 정보를 비교하여 상기 실행 코드의 유효성을 확인하고, 상기 실행 코드가 유효하지 않으면 상기 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료한다.
상기 디바이스 정보 레지스터는, 상기 디바이스 정보가 저장된 읽기 전용 메모리, 그리고 상기 읽기 전용 메모리에 연결되어 상기 디바이스 정보를 활용하는 복수의 코어들을 포함할 수 있다.
상기 프로세서의 제어에 따라 상기 디바이스로 액세스하는 인터페이스를 더 포함할 수 있다.
본 발명에 따르면, 표준 정보가 기입된 칩에서 동작하는 소프트웨어는, 표준 정보를 읽어서 해당 칩이 지원할 수 있는 기능의 종류와 한계를 용이하게 파악할 수 있다.
또한, 표준 정보를 바탕으로, 소프트웨어 운용 시 잘못된 디바이스 접근으로 인한 심각한 오류를 사전에 방지할 수 있다.
도 1은 일반적으로 구현된 칩에서 발생된 오류에 대한 예시도이다.
도 2는 본 발명의 실시예에 따른 칩 검증 장치가 구현된 칩의 예시도이다.
도 3은 본 발명의 실시예에 따른 디바이스 정보의 예시도이다.
도 4는 본 발명의 실시예에 따른 디바이스 정보가 저장된 디바이스 정보 레지스터의 예시도이다.
도 5는 본 발명의 실시예에 따른 칩의 비정상 동작 방지 방법에 대한 흐름도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도면을 참조로 하여 본 발명의 실시예에 따른 칩 검증 장치 및 이를 이용한 칩의 비정상 동작 방지 방법을 설명한다. 본 발명의 실시예에 대해 설명하기 앞서, 일반적인 칩에서 발생된 오류에 대해 도 1을 참조로 먼저 설명한다.
도 1은 일반적으로 구현된 칩에서 발생된 오류에 대한 예시도이다.
도 1에 도시된 바와 같이, APU(Application Process Unit)(10)에는 3개의 UART(Universal Asynchronous Receiver Transmitter, 범용 비동기화 송수신기)(11~13)가 구비되어 있다고 가정한다. 그리고 메모리(20)의 프로그램에, APU(10)에 존재하지 않은 4번째 UART(UART 4)에 액세스하는 코드가 존재한다고 가정한다.
APU(10)의 메모리 제어기(15)가 메모리(20)의 코드를 읽어, UART 4로의 액세스하는 코드를 읽으면, CPU(14)는 이를 그대로 실행하게 된다. 그 결과, 존재하지 않는 메모리로의 액세스가 발생하여, 다양한 형태의 오류가 발생하게 된다.
따라서, 본 발명의 실시예에서는 칩 내부에 칩에서 지원하는 기능 정보들을 규격화하여 저장함으로써, 칩에서 제공하지 않는 기능들로의 액세스를 통해 발생하는 비정상적인 동작을 방지할 수 있는 장치 및 방법을 제안한다.
도 2는 본 발명의 실시예에 따른 칩 검증 장치가 구현된 칩의 예시도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 칩은 APU(100)와 메모리(200)가 인터페이스로 연결된다. 메모리(200)에는 칩에서 제공하는 기능에 액세스하기 위한 코드가 저장되어 있다. 이때, 메모리(200)에 저장된 코드의 형태나, 칩에서 제공하는 기능을 어느 하나로 한정하지 않는다.
APU(100)의 메모리 제어기(120)는 메모리(200)와 연동하여, 메모리(200)에서 코드를 읽어들여 CPU(110)로 전달한다.
APU(100)에는 칩에서 제공하는 기능을 수행하는 디바이스로 연결되도록, 데이터 전송 인터페이스(130)들과 주변기기들로 연결을 위한 인터페이스(140)들이 구성되어 있다. 여기서, 데이터 전송 인터페이스(130)들과 인터페이스(140)들의 기능은 이미 알려진 것으로, 본 발명의 실시예에서는 상세한 설명을 생략한다.
그리고 APU(100)에는 칩에서 지원하는 기능 정보를 저장하는 디바이스 정보 레지스터(150)를 포함한다. 디바이스 정보 레지스터(150)는 각각의 디바이스들이 갖는 16바이트 크기의 정보(이하, 설명의 편의를 위하여 '디바이스 정보'라 지칭함)를 저장한다. 본 발명의 실시예에서는 CPU(110)와 디바이스 정보 레지스터(150)를 칩 검증 장치라 지칭하나, 반드시 이와 같이 한정되는 것은 아니다.
CPU(110)는 메모리 제어기(120)를 통해 읽어들인 메모리의 코드를 실행하기 전에, 디바이스 정보 레지스터(150)에 저장된 디바이스 정보와 비교하여 코드의 유효성을 확인한다. CPU(110)는 유효성이 인정된 경우에만 해당 장치에 액세스하고, 유효성이 인정되지 않은 경우에는 액세스 없이 종료한다. CPU(110)는 칩에서 다앙한 기능들을 지원하기 위해 멀티 코어로 구현되어 있는 것을 예로 하여 설명한다.
이때, 디바이스 정보 레지스터(150)에 저장된 디바이스 정보에 대해 도 3을 참조로 설명한다.
도 3은 본 발명의 실시예에 따른 드라이버 디바이스 정보의 예시도이다.
도 3의 (a)에 도시된 바와 같이, 16바이트의 디바이스 정보는 1바이트의 코어 정보, 2바이트의 식별 정보, 1바이트의 채널 정보, 그리고 12바이트의 기능 설명 정보를 포함한다. 각 정보들의 정의는 다음과 같다.
- 코어 정보: 해당 디바이스가 칩 내부의 어떤 코어에 연결된 것인지를 알려주는 정보
- 식별 정보: 상위 1 바이트는 디바이스들의 상위 카테고리 식별 정보 값, 하위 1 바이트는 디바이스의 고유 식별 정보 값으로, 하위 디바이스 고유 식별 정보는 I2S, I2C, UART, USB, ADC, Interrupt, Timer, Display, VPU 등으로 정의될 수 있다.
- 채널 수: 동일한 디바이스가 복수 개 존재할 경우, 각 디바이스에서 지원하는 채널 수
- 기능 설명 정보: 각 디바이스 별로 지원되는 기능, 특징들을 명시한 정보
여기서, 디바이스 정보의 제일 앞에는, 제공되는 전체 정보를 나타내는 16바이트의 헤더가 존재한다. 헤더는 도 3의 (b)에 도시된 바와 같으며, 각 헤더의 정의는 다음과 같다.
- #core: 칩 안에 분리된 코어 개수
- #Device: 전체 디바이스 개수
- Key: 칩 고유 키 값
- Reserved: 추후 정의
이들 정보들은 칩 내부에 특정 주소를 갖는 읽기 전용 메모리로 존재하며, 다음 도 4와 같다.
도 4는 본 발명의 실시예에 따른 드라이버디바이스 정보가 저장된 디바이스 드라이버정보 레지스터의 예시도이다.
도 4에 도시된 바와 같이, 디바이스 정보 레지스터(150)는 칩에서 제공되는 기능들을 위한 각 디바이스들의 정보들이 읽기 전용 메모리로 존재한다.
하나의 칩 내부에는 복수 개의 코어가 존재할 수 있다. 그리고 각 코어별로 접근 가능한 디바이스들이 분리되어 존재할 수 있다.
CPU(110)는 메모리 제어기(120)를 통해 읽은 메모리의 코드를 실행하기 전에, 디바이스 장치 레지스터(150)에 저장된 디바이스 정보와 비교하여 코드의 유효성을 확인한다. 예를 들어, 도 4에 도시된 제3 디바이스와 제4 디바이스는 같은 UART 장치이고, 제3 디바이스는 5개 채널을, 제4 디바이스는 2개의 채널을 제공하도록 구성되어 있다고 가정한다.
이때, 메모리 제어기(120)를 통해 읽은 메모리의 코드가 3번 채널을 사용하고자 하는 제3 디바이스라 가정한다. 그리고 해당 코드가 실행되어 참조되는 코어가 A53 코어라고 가정한다. 이 경우, A53 코어가 접근할 수 있는 디바이스는 제1 디바이스, 제2 디바이스, 그리고 제3 디바이스이므로, 메모리 제어기(120)를 통해 읽은 메모리의 코드는 유효한 것으로 확인한다. 그러나, 동일한 UART 장치라 하더라도 제4 디바이스는 2개의 채널만을 제공하기 때문에, 3번 채널을 사용하고자 하면서 제4 디바이스에 접근하려 한다면, CPU(110)는 코드가 유효하지 않은 것으로 확인하게 된다.
여기서, A53, A7, R5, M4는 칩 안에 구현된 코어들로, 각 코어의 기능은 이미 알려진 사항이므로 본 발명의 실시예에서는 상세한 설명을 생략한다.
이상에서 설명한 칩의 비정상 동작 방지 방법에 대해 도 5를 참조로 설명한다.
도 5는 본 발명의 실시예에 따른 칩의 비정상 동작 방지 방법에 대한 흐름도이다.
도 5에 도시된 바와 같이, 칩의 CPU(110)는 메모리(200)에 저장된 프로그램의 실행 코드를 읽어(S100), 해당 실행 코드에 대한 유효성을 확인한다(S110). 본 발명의 실시예에서는 디바이스 정보 레지스터(150)에 저장된 디바이스 정보와 비교하여 실행 코드의 유효성을 확인하는 것을 예로 하여 설명한다.
CPU(110)는 실행 코드가 유효한지 확인하여(S120), 실행 코드가 유효한 경우에만 실행 코드에 대응하는 해당 디바이스로 액세스한다(S130). 실행 코드가 유효하지 않은 경우, CPU(110)는 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료한다.
이상에서 설명한 바와 같이, 칩에서 디바이스의 리소스 사용 시, 실제 디바이스에 액세스하여 읽기/쓰기를 수행하기 전에 해당 디바이스가 유효한지, 해당 포트가 유효한지, 해당 동작이 유효한지 디바이스 정보 레지스터(150)를 읽어서 확인하는 과정을 거친다. 이를 통해, 잘못된 장치 접근으로 인한 오류를 근본적으로 사전에 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (6)

  1. 프로세서로 구동되는 칩의 비정상 동작을 방지하는 방법으로서,
    상기 칩의 메모리에 저장된 프로그램에서 임의의 실행 코드의 실행을 확인하는 단계,
    기 저장되어 있으며 상기 칩에서 지원하는 기능들에 대한 디바이스 정보와 상기 임의의 실행 코드를 비교하여 상기 실행 코드의 유효성을 확인하는 단계, 그리고
    상기 실행 코드가 유효하지 않으면, 상기 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료하는 단계
    를 포함하는, 비정상 동작 방지 방법.
  2. 제1항에 있어서,
    상기 디바이스 정보는,
    디바이스가 상기 칩 내부의 복수의 코어들 중 어느 코어에 연결된 디바이스인지 구분하는 코어 정보,
    디바이스들의 식별 정보,
    동일한 기능을 수행하는 디바이스가 복수 개 존재할 경우, 동일한 각 디바이스에서 제공하는 채널 수, 그리고
    상기 각 디바이스 별로 지원되는 기능에 대한 기능 설명 정보를 포함하는, 비정상 동작 방지 방법.
  3. 제2항에 있어서,
    상기 각 디바이스들은, 상기 칩 안에 분리된 코어 개수, 전체 디바이스 개수, 상기 칩의 고유 키 값을 포함하는 헤더 정보를 포함하는, 비정상 동작 방지 방법.
  4. 프로세서, 및
    칩에서 지원하는 기능 각각의 디바이스들에 대한 디바이스 정보를 저장하는 디바이스 정보 레지스터
    를 포함하고,
    상기 프로세서는,
    메모리에 저장된 프로그램에서 실행된 임의의 실행 코드와 상기 디바이스 정보를 비교하여 상기 실행 코드의 유효성을 확인하고, 상기 실행 코드가 유효하지 않으면 상기 실행 코드에 대응하는 디바이스로 액세스하지 않고 종료하는, 칩 검증 장치.
  5. 제4항에 있어서,
    상기 디바이스 정보 레지스터는,
    상기 디바이스 정보가 저장된 읽기 전용 메모리, 그리고
    상기 읽기 전용 메모리에 연결되어 상기 디바이스 정보를 활용하는 복수의 코어들
    을 포함하는, 칩 검증 장치.
  6. 제4항에 있어서,
    상기 프로세서의 제어에 따라 상기 디바이스로 액세스하는 인터페이스
    를 더 포함하는, 칩 검증 장치.
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