KR20210079463A - 표시장치 및 이의 구동방법 - Google Patents

표시장치 및 이의 구동방법 Download PDF

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Abstract

표시 장치는 표시패널, 메모리, 보상부 및 패널 구동부를 포함한다. 표시패널은 영상을 표시하고, 메모리는 표시패널에 포함된 하나 이상의 얼룩영역에 대한 디더 패턴들을 저장한다. 보상부는 기 설정된 시간 단위로 디더 패턴들 중 하나를 선택하고, 선택된 디더 패턴에 대응하는 보상 영상신호를 출력한다. 패널 구동부는 보상 영상신호에 근거하여 얼룩영역에 데이터 신호를 출력한다. 디더 패턴들 각각은 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함한다.

Description

표시장치 및 이의 구동방법{DISPLAY DEVICE AND METHOD OF DRIVING THE SAME}
본 발명은 표시장치 및 이의 구동방법에 관한 것으로, 보다 상세하게는 표시 품질이 개선된 표시장치 및 이를 구동하는 방법에 관한 것이다.
최근 영상표시장치로는 액정표시장치(Liquid Crystal Display; LCD), 플라즈마 디스플레이 패널(Plasma Dispaly Panel; PDP), 유기 발광 다이오드(Organic Light Emitting Diode; OLED) 표시장치 등과 같은 평판표시장치가 주로 이용된다.
영상표시장치에는 영상을 표시할 때 표시패널에 표시 얼룩이 검출되어 표시 얼룩을 보상하기 위한 얼룩 보상 방법이 채용되고 있다.
따라서, 본 발명은 플리커 현상을 방지하면서, 표시 품질을 개선할 수 있는 표시장치를 제공하는 것을 목적으로 한다.
또한, 본 발명한 상기한 표시장치를 구동하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 메모리, 보상부 및 패널 구동부를 포함한다. 표시패널은 표시면에 영상을 표시하고, 메모리는 표시면에 포함된 하나 이상의 얼룩영역에 대한 디더 패턴들을 저장한다. 보상부는 기 설정된 시간 단위로 상기 디더 패턴들 중 하나를 선택하고, 선택된 디더 패턴에 대응하는 보상 영상신호를 출력한다. 패널 구동부는 상기 보상 영상신호에 근거하여 상기 얼룩영역에 데이터 신호를 출력한다.
여기서, 상기 디더 패턴들 각각은 상기 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 상기 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함한다.
본 발명의 일 실시예에 따른 표시장치의 구동방법은 영상을 표시하는 표시패널의 표시면에 포함된 하나 이상의 얼룩영역을 추출하는 단계, 상기 얼룩영역에 대한 디더 패턴들 중 하나를 기 설정된 시간 단위로 선택하는 단계, 상기 얼룩영역에 대응하는 영상신호를 선택된 디더 패턴을 근거로 보상하여, 보상 영상신호를 출력하는 단계, 상기 보상 영상신호에 근거하여 상기 얼룩영역에 대한 데이터 신호를 생성하는 단계, 및 생성된 데이터 신호를 상기 표시패널로 제공하는 단계를 포함한다.
여기서, 상기 디더 패턴들 각각은 상기 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 상기 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함한다.
본 발명의 일 실시예에 따른 표시장치는 표시패널, 주파수 비교부, 제1 메모리, 제2 메모리, 제1 보상부, 제2 보상부 및 패널 구동부를 포함한다. 표시패널은 표시면에 영상을 표시한다. 주파수 비교부는 표시패널의 구동 주파수를 기 설정된 기준 주파수와 비교한다. 제1 메모리는 표시면의 전체 영역에 대한 글로벌 디더 패턴들을 저장하고, 제2 메모리는 표시면에 포함된 하나 이상의 얼룩영역에 대한 로컬 디더 패턴들을 저장한다. 제1 보상부는 구동 주파수가 기준 주파수 이상인 노멀 모드에서, 기 설정된 시간 단위로 글로벌 디더 패턴들 중 하나를 선택하고, 선택된 글로벌 디더 패턴에 대응하는 제1 보상 영상신호를 출력한다. 제2 보상부는 구동 주파수가 기준 주파수보다 작은 저주파 모드에서, 기 설정된 시간 단위로 로컬 디더 패턴들 중 하나를 선택하고, 선택된 로컬 디더 패턴에 대응하는 제2 보상 영상신호를 출력한다. 패널 구동부는 노멀 모드에서 제1 보상 영상신호에 근거하여 전체 영역에 대한 데이터 신호를 출력하고, 저주파 모드에서 제2 보상 영상신호에 근거하여 얼룩영역에 대한 데이터 신호를 출력한다.
로컬 디더 패턴들 각각은 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함하고, 글로벌 디더 패턴들 각각은 전체영역의 제2 목표 계조값보다 높은 계조값을 갖는 제3 계조 영역 및 상기 제2 목표 계조값보다 낮은 계조값을 갖는 제4 계조 영역을 포함한다.
본 발명의 표시장치에 따르면, 시간적 그리고 공간적으로 분산된 디더 패턴들 이용하여 표시면 중 일부 얼룩영역에 대한 영상 신호를 디더링 처리함으로써, 표시면에서 얼룩이 시인되는 것을 방지할 수 있다.
또한, 표시면 전체 영역이 아닌 일부 영역에 대해서만 디더링 처리를 실시할 수 있음으로써, 디더링 처리로 인한 플리커 현상이 시인되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도이다.
도 2는 도 1에 도시된 어느 한 화소의 등가 회로도이다.
도 3은 도 2에 도시된 화소를 구동하기 위한 구동신호들을 도시한 파형도이다.
도 4는 본 발명의 일 실시예에 따른 신호 제어부의 내부 블럭도이다.
도 5는 도 1에 도시된 표시패널의 표시면을 나타낸 평면도이다.
도 6은 도 5에 도시된 제1 영역(A1)에 대응하는 디더 패턴들을 나타낸 도면이다.
도 7은 도 6에 도시된 디더 패턴을 프레임 구간 단위로 나타낸 도면이다.
도 8a는 도 7의 제1 부분(C1)에 대한 계조값을 프레임 구간 단위로 나타낸 그래프이다.
도 8b는 도 7의 제2 부분(C2)에 대한 계조값을 프레임 구간 단위로 나타낸 그래프이다.
도 9는 본 발명의 일 실시예에 따른 신호 제어부의 내부 블럭도이다.
도 10은 본 발명의 일 실시예에 따른 표시패널의 표시면을 나타낸 평면도이다.
도 11a는 도 10에 도시된 제2 영역(D1)에 대응하는 제1 디더 패턴들을 나타낸 도면이다.
도 11b는 도 10에 도시된 제3 영역(D2)에 대응하는 제1 경계 디더 패턴들 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 표시패널의 표시면을 나타낸 평면도이다.
도 13a는 도 12에 도시된 제4 영역(E1)의 제1 디더링 패턴을 나타낸 도면이다.
도 13b는 도 12에 도시된 제5 영역(E2)의 제1 서브 경계 디더링 패턴을 나타낸 도면이다.
도 13c는 도 12에 도시된 제6 영역(E3)의 제2 서브 경계 디더링 패턴을 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 신호 제어부의 내부 블럭도이다.
도 15a는 노멀 모드에서의 표시패널의 표시면을 나타낸 평면도이다.
도 15b는 저주파 모드에서의 표시패널의 표시면을 나타낸 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 블록도이고, 도 2는 도 1에 도시된 어느 한 화소의 등가 회로도이고, 도 3은 도 2에 도시된 화소를 구동하기 위한 구동신호들을 도시한 파형도이다.
도 1을 참조하면, 표시장치(DD)는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 구동전압 생성부(400), 초기화전압 생성부(500), 및 표시패널(DP)을 포함한다.
신호 제어부(100)는 입력 영상신호(미도시)를 수신하고, 데이터 구동부(300)와의 인터페이스 사양에 맞도록 입력 영상신호들의 데이터 포맷을 변환하여 영상 데이터들(RGB)을 생성한다. 신호 제어부(100)는 영상 데이터(RGB) 및 각종 제어신호들(DCS, GCS, VCS)을 출력한다.
게이트 구동부(200)는 신호 제어부(100)로부터 게이트 제어신호(GCS)를 수신한다.　게이트 제어신호(GCS)는 게이트 구동부(200)의 동작을 개시하는 수직개시신호, 신호들의 출력 시기를 결정하는 클럭신호 등을 포함할 수 있다. 게이트 구동부(200)는 복수 개의 게이트 신호들을 생성하고, 복수 개의 게이트 신호들을 후술하는 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn)에 순차적으로 출력한다.　또한, 게이트 구동부(200)는 게이트 제어신호(GCS)에 응답하여 복수 개의 발광 제어신호들을 생성하고, 후술하는 복수 개의 발광 제어 라인들(EL1~ELn)에 복수 개의 발광 제어신호들을 출력한다.
도 1은 상기 복수 개의 게이트 신호들과 상기 복수 개의 발광 제어신호들이 하나의 게이트 구동부(200)로부터 출력되는 것으로 도시하였지만, 본 발명은 이에 한정되지 않는다. 본 발명의 일 예로, 복수 개의 게이트 신호들을 생성하여 출력하는 구동회로와 복수 개의 발광 제어신호들을 생성하여 출력하는 구동회로는 별개로 구비될 수 있다.
데이터 구동부(300)는 신호 제어부(100)로부터 데이터 제어신호(DCS) 및 영상 데이터(RGB)를 수신한다. 데이터 구동부(300)는 영상 데이터(RGB)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1~DLm)에 출력한다. 데이터 신호들은 영상 데이터(RGB)의 계조값에 대응하는 아날로그 전압들이다.
여기서, 게이트 구동부(200) 및 데이터 구동부(300)는 표시패널(DP)을 구동하기 위한 패널 구동부로 정의될 수 있다.
구동전압 생성부(400)는 전원부(미도시)로부터 전원전압(Vin)을 수신한다. 구동전압 생성부(400)는 전원전압(Vin)을 변환하여 제1 구동전압(ELVDD) 및 상기 제1 구동전압(ELVDD)보다 낮은 레벨의 제2 구동전압(ELVSS)을 생성한다.
구동전압 생성부(400)는 DC-DC 컨버터를 포함할 수 있다. 구동전압 생성부(400)는 전원전압(Vin)을 승압하여 제1 구동전압(ELVDD)를 생성하는 부스팅 컨버터(Boosting Converter)를 포함할 수 있다. 또한, 구동전압 생성부(400)는 전원전압(Vin)을 강압하여 제2 구동전압(ELVSS)를 생성하는 벅 컨버터(Buck Converter)를 포함할 수 있다.
구동전압 생성부(400)는 신호 제어부(100)로부터 구동전압 제어신호(VCS)를 수신한다. 구동전압 생성부(400)는 구동전압 제어신호(VCS)에 응답하여 제1 및 제2 구동전압(ELVDD, ELVSS)를 생성할 수 있다.
초기화전압 생성부(500)는 구동전압 생성부(400)로부터 제1 및 제2 구동전압(ELVDD, ELVSS)을 수신한다. 초기화전압 생성부(500)는 제1 및 제2 구동전압(ELVDD, ELVSS)을 이용하여 초기화 전압(Vint)을 생성할 수 있다. 초기화 전압(Vint)은 제1 및 제2 구동전압(ELVDD, ELVSS)과 다른 전압레벨을 가질 수 있다.
상기 표시패널(DP)은 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn), 복수 개의 발광 라인들(EL1~ELn), 복수 개의 데이터 라인들(DL1~DLm), 및 복수 개의 화소들(PX)을 포함한다. 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn)은 제1 방향(DR1)으로 연장되고, 제1 방향(DR1)에 직교하는 제2 방향(DR2)으로 나열된다. 복수 개의 발광 라인들(EL1~ELn) 각각은 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 복수 개의 데이터 라인들(DL1~DLm)은 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn)과 절연되게 교차한다.
복수 개의 화소들(PX) 각각은 복수 개의 게이트 라인들(GIL1~GILn, GWL1~GWLn) 중 대응하는 게이트 라인, 복수 개의 발광 라인들(EL1~ELn) 중 대응하는 발광 라인, 및 복수 개의 데이터 라인들(DL1~DLm) 중 대응하는 데이터 라인들에 접속된다. 도 1에는, 복수 개의 화소들(PX) 각각이 복수의 게이트 라인들(GIL1~GILn, GWL1~GWLn) 중 두 개의 게이트 라인에 접속된 예가 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 각 화소(PX)는 복수의 게이트 라인들(GIL1~GILn, GWL1~GWLn) 중 세 개의 게이트 라인에 접속될 수도 있다.
표시패널(DP)은 제1 구동전압(ELVDD) 및 제2 구동전압(ELVSS)을 수신한다. 제1 구동전압(ELVDD)은 제1 전원 라인(PL1)을 통해 복수 개의 화소들(PX)에 제공될 수 있다. 제2 구동전압(ELVSS)은 표시패널(DP)에 형성된 전극들(미도시) 또는 제2 전원 라인(PL2)를 통해서 복수 개의 화소들(PX)에 제공될 수 있다.
표시패널(DP)은 초기화 전압(Vint)을 수신한다. 초기화 전압(Vint)은 초기화 전압 라인(VIL)을 통해 복수 개의 화소들(PX)에 제공될 수 있다.
도 2를 참조하면, 복수 개의 화소들(PX) 각각은 유기발광 다이오드(LD) 및 유기발광 다이오드(LD)의 발광을 제어하는 회로부(CC)를 포함한다. 회로부(CC)는 복수의 박막 트랜지스터(T1~T7)와 커패시터(CP)를 포함할 수 있다. 복수 개의 화소들(PX)은 레드 컬러를 발광하는 레드 화소들, 그린 컬러를 발광하는 그린 화소들, 및 블루 컬러를 발광하는 블루 화소들을 포함할 수 있다. 레드 화소의 유기 발광 다이오드, 그린 화소의 유기 발광 다이오드, 및 블루 화소의 유기 발광 다이오드는 서로 다른 물질의 유기 발광층을 포함할 수 있다.
회로부(CC)는 복수 개의 트랜지스터들(T1-T7) 및 커패시터(CP)를 포함할 수 있다. 복수 개의 트랜지스터들(T1-T7) 및 커패시터(CP)는 데이터 신호 및 게이트 신호에 응답하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다.
복수 개의 트랜지스터들(T1-T7) 각각은 입력 전극(또는, 소스 전극), 출력 전극(또는, 드레인 전극), 및 제어 전극(또는, 게이트 전극)을 포함할 수 있다. 본 명세서 내에서 편의상 입력 전극 및 출력 전극 중 어느 하나는 제1 전극으로 지칭되고, 다른 하나는 제2 전극으로 지칭될 수 있다. 이하, 설명의 편의를 위하여 복수 개의 트랜지스터들(T1-T7)을 제1 내지 제7 트랜지스터(T1~T7)로 명명한다.
제1 트랜지스터(T1)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 라인(PL1)에 연결될 수 있다. 제1 전원 라인(PL1)에는 제1 구동전압(ELVDD)이 제공된다. 제1 트랜지스터(T1)의 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 애노드 전극에 접속된다.
제1 트랜지스터(T1)는 제1 트랜지스터(T1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(LD)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)는 제1 데이터 라인(DL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어 전극은 제1 현재 게이트 라인(GWL1)에 접속된다. 제1 현재 게이트 라인(GWL1)으로 제1 현재 게이트 신호가 제공될 때 제2 트랜지스터(T2)는 턴-온되어 제1 데이터 라인(DL1)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어 전극은 제1 현재 게이트 라인(GWL1)에 접속된다. 제1 현재 게이트 배선(GWL1)으로 제1 현재 게이트 신호가 제공될 때 제3 트랜지스터(T3)는 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 노드(ND)와 초기화 전압 라인(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어 전극은 제1 이전 게이트 라인(GIL1)에 접속된다. 노드(ND)는 제4 트랜지스터(T4)와 제1 트랜지스터(T1)의 제어 전극이 접속되는 노드일 수 있다. 제1 이전 게이트 라인(GIL1)으로 제1 이전 게이트 신호가 제공될 때 제4 트랜지스터(T4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 제1 전원 라인(PL1)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 발광 소자(LD)의 애노드 전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어 전극과 제6 트랜지스터(T6)의 제어 전극은 제1 발광 제어 라인(EL1)에 접속된다.
제7 트랜지스터(T7)는 초기화 전압 라인(VIL)과 발광 소자(LD)의 애노드 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어 전극은 제1 현재 게이트 라인(GWL1)에 접속된다. 제1 현재 게이트 라인(GWL1)으로 제1 현재 게이트 신호가 제공될 때 제7 트랜지스터(T7)는 턴-온되어 초기화 전압(Vint)을 발광 소자(LD)의 애노드 전극으로 제공한다.
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 소자(LD)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 소자(LD)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
추가적으로, 도 2에서는 제7 트랜지스터(T7)의 제어 전극이 제1 현재 게이트 라인(GWL1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 즉, 제7 트랜지스터(T7)의 제어 전극은 제1 현재 게이트 신호와 다른 게이트 신호를 공급하는 다른 게이트 라인(예를 들어, 제2 현재 게이트 라인(GWL2, 도 1에 도시됨))에 접속될 수 있다.
도 2에서는 제1 내지 제7 트랜지스터들(T1~T7)이 PMOS 트랜지스터인 경우를 기준으로 도시하였으나, 이에 제한되지 않는다. 즉, 예를 들어, 회로부(CC)를 구성하는 제1 내지 제7 트랜지스터들(T1~T7) 중 일부 또는 전체는 NMOS 트랜지스터로 구성될 수 있다.
커패시터(CP)는 제1 전원 라인(PL1)과 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
발광 소자(LD)는 제6 트랜지스터(T6)와 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 발광 소자(LD)의 애노드 전극은 제6 트랜지스터(T6)에 연결되고, 발광 소자(LD)의 캐소드 전극은 제2 전원 라인(PL2)에 연결된다. 제2 전원 라인(PL2)에는 제2 구동전압(ELVSS)이 인가될 수 있다. 제2 구동전압(ELVSS)은 제1 구동전압(ELVDD)보다 낮은 레벨을 갖는다. 따라서, 발광 소자(LD)는 제6 트랜지스터(T6)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 구동전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.
도 1 내지 도 3을 참조하면, 표시장치(DD)는 프레임 구간들(Fk-1, Fk, Fk+1)마다 단위 영상을 표시한다. 도 1에 도시된 화소들(PX) 각각은 프레임 구간들(Fk-1, Fk, Fk+1)마다 대응하는 데이터 신호를 수신한다.
도 3에는 도 2에 도시된 화소(PX)의 프레임 구간들(Fk-1, Fk, Fk+1)을 도시하였다. 이하 k번째 프레임 구간(Fk)을 중심으로 화소들(PX)을 구동하기 위한 구동신호들을 설명한다. k번째 프레임 구간(Fk)은 스캔 구간(Sk) 및 발광 구간(Ek)을 포함할 수 있다.
제1 이전 게이트 신호(GIS1)는 스캔 구간(Sk) 중에 활성화된다. 본 실시예에서 도 3에 도시된 신호들은 로우 레벨을 가질 때, 활성화되는 것으로 설명된다. 도 3에 도시된 신호들의 로우 레벨은 해당 신호들이 인가되는 트랜지스터의 턴-온 전압일 수 있다.
제1 이전 게이트 신호(GIS1)에 의해 노드(ND)가 초기화 전압(Vint)으로 초기화된다. 제1 이전 게이트 신호(GIS1)는 제1 이전 게이트 라인(GIL1)에 인가된 게이트 신호이다.
이후, 제1 현재 게이트 라인(GWL1)에 인가된 제1 현재 게이트 신호(GWS1)가 주사 구간(Sk) 중에 활성화된다. 제1 현재 게이트 신호(GWS1)에 의해 제2 트랜지스터(T2)가 턴-온되고, 제1 데이터 라인(DL1)에 인가된 데이터 신호가 노드(ND)에 제공된다.
이후, 발광 구간(Ek) 동안 발광 제어 신호(ES)에 의해 노드(ND)와 유기발광 다이오드(LD) 사이에 전류패스가 형성된다. 발광 제어 신호(ES)는 발광 구간(Ek) 동안 로우 상태를 갖는다. 그에 따라 발광 구간(Ek) 동안에 유기발광 다이오드(LD)가 발광된다. 발광 제어 신호(ES)는 스캔 구간(Sk) 동안에 비활성화된다. 즉, 발광 제어 신호(ES)는 스캔 구간(Sk) 동안에 하이 레벨을 갖는다.
도 4는 도 1에 도시된 신호 제어부의 내부 블럭도이고, 도 5는 도 1에 도시된 표시패널의 표시면을 나타낸 평면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 신호 제어부(100)는 얼룩영역 추출부(111), 디더링 처리부(113) 및 메모리(115)를 포함한다.
얼룩영역 추출부(111)는 외부로부터 입력 영상신호(I_DATA)를 수신한다. 본 발명의 일 예로, 얼룩영역 추출부(111)는 입력 영상신호(I_DATA)에 근거하여 표시패널(DP, 도 1에 도시됨)의 표시면(DS)에 얼룩이 표시되는 얼룩영역(SA)을 추출한다. 표시면(DS)은 얼룩이 표시되는 얼룩영역(SA) 및 얼룩이 표시되지 않는 비얼룩 영역(NSA)을 포함할 수 있다.
도 5에서는 표시면(DS)에 하나의 얼룩영역(SA)을 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 표시되는 영상의 계조 정보에 따라 표시면(DS)에는 하나 이상의 얼룩영역(SA)이 추출될 수 있다. 또한, 도 5에서는 얼룩영역(SA)이 사각 형상을 갖는 것으로 도시되었으나, 얼룩영역(SA)의 형상은 사각 형상에 한정되지 않는다. 본 발명의 일 예로, 얼룩영역(SA)은 원형상, 마름모 형상 등 정형화된 형상을 가지거나 또는 정형화되지 않은 형상을 가질 수도 있다.
얼룩영역(SA)이 검출되면, 얼룩영역 추출부(111)는 입력 영상신호(I_DATA) 중 검출된 얼룩영역(SA)에 대응하는 영상신호(DATA_S)를 디더링 처리부(113)로 전송한다. 만약, 복수 개의 얼룩영역(SA)이 검출될 경우, 얼룩영역 추출부(111)는 각 얼룩영역(SA)에 대응하는 영상신호(DATA_S)를 디더링 처리부(113)로 전송할 수 있다.
디더링 처리부(113)는 얼룩영역 추출부(111)로부터 제공된 영상신호(DATA_S)에 대해서 디더링 동작을 실행한다. 만약, 얼룩영역 추출부(111)에서 얼룩영역(SA)이 검출되지 않으면, 디더링 처리부(113)는 디더링 동작을 실행하지 않을 수 있다. 즉, 얼룩영역 추출부(111)에서 얼룩영역(SA)이 검출되지 않으면, 표시면(DS)은 비얼룩 영역(NSA)만을 포함할 수 있다. 이 경우, 디더링 처리부(113)는 디더링 동작을 실시하지 않을 수 있다.
얼룩영역 추출부(111)는 디더링 처리부(113)의 동작을 제어하는 보상 제어신호(CS)를 출력할 수 있다. 디더링 처리부(113)는 보상 제어신호(CS)에 응답하여 디더링 동작을 실행할 수 있다. 예를 들어, 얼룩영역(SA)이 검출되지 않으면, 얼룩영역 추출부(111)는 제1 상태의 보상 제어신호(CS)를 디더링 처리부(113)로 전송하고, 디더링 처리부(113)는 제1 상태의 보상 제어신호(CS)에 응답하여 디더링 동작을 실행하지 않을 수 있다. 얼룩영역(SA)이 검출되면, 얼룩영역 추출부(111)는 제2 상태의 보상 제어신호(CS)를 디더링 처리부(113)로 전송하고, 디더링 처리부(113)는 제2 상태의 보상 제어신호(CS)에 응답하여 디더링 동작을 실행할 수 있다.
디더링 처리부(113)는 디더링 동작을 실행하기 위해 메모리(115)로 디더 패턴들(DTP)을 요청할 수 있다. 메모리(115)는 룩업 테이블을 포함할 수 있다. 룩업 테이블에는 영상신호(DATA_S)에 대응하는 디더 패턴들(DTP)이 저장된다. 따라서, 메모리(115)는 디더링 처리부(113)로부터 요청 신호(RS)가 수신되면, 영상신호(DATA_S)에 대한 디더 패턴들(DTP)을 디더링 처리부(113)로 제공할 수 있다.
디더링 처리부(113)는 메모리(115)로부터 제공된 디더 패턴들(DTP)을 영상신호(DATA_S)에 반영하여 보상 영상신호(DATA_D)를 출력한다. 신호 제어부(100)는 보상 영상신호(DATA_D)를 비얼룩 영역(NSA)에 대응하는 비보상 영상신호들과 조합하여 데이터 구동부(300, 도 1에 도시됨)로 제공할 수 있다.
도 6은 도 5에 도시된 제1 영역(A1)에 대응하는 디더 패턴들을 나타낸 도면이고, 도 7은 도 6에 도시된 디더 패턴을 프레임 구간 단위로 나타낸 도면이다. 도 8a는 도 7의 제1 부분(C1)에 대한 계조값을 프레임 구간 단위로 나타낸 그래프이고, 도 8b는 도 7의 제2 부분(C2)에 대한 계조값을 프레임 구간 단위로 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 얼룩영역(SA)의 일부 영역(즉, 제1 영역(A1)이라 함)에 대응하는 디더 패턴들(DTP)이 도시된다. 본 발명의 일 예로, 디더 패턴들(DTP) 각각은 5×5의 계조 영역을 포함할 수 있다. 이는 본 발명의 일 예로 제시된 것일 뿐 계조 영역의 개수는 이에 한정되지 않는다. 즉, 각 디더 패턴(DTP)은 N×N의 계조 영역을 포함할 수 있고, 여기서, N은 1 이상의 자연수일 수 있다.
본 발명의 일 예로, 공간적으로 분산된 복수 개의 디더 패턴들(DTP)이 제1 영역(A1)에 대응하도록 설정되었으나, 본 발명은 이에 한정되지 않는다. 하나의 디더 패턴(DTP)이 제1 영역(A1)에 대응하는 크기로 설정될 수 있다. 여기서, 제1 영역(A1)은 동일 목표 계조값을 갖는 영역으로 정의될 수 있다. 얼룩영역(SA)은 서로 다른 목표 계조값을 갖는 복수 개의 영역을 포함할 수 있다.
각 디더 패턴(DTP)에 구비된 복수 개의 계조 영역은 제1 계조 영역(GA1) 및 제2 계조 영역(GA2)으로 구분될 수 있다. 제1 계조 영역(GA1)은 제1 영역(A1)에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제2 계조 영역(GA2)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제1 계조 영역(GA1)과 제2 계조 영역(GA2) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제1 계조 영역(GA1)의 계조값과 제2 계조 영역(GA2)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
여기서, 제1 및 제2 계조 영역(GA1, GA2) 각각은 표시패널(DP, 도 1에 도시됨)의 각 화소(PX, 도 1에 도시됨)가 구비되는 하나의 화소 영역에 대응하는 영역으로 정의될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 제1 및 제2 계조 영역(GA1, GA2) 각각은 두 개 이상의 화소 영역에 대응하는 영역으로 정의될 수 있다.
각 디더 패턴(DTP)에는 제1 및 제2 계조 영역들(GA1, GA2)이 분산되어 배치될 수 있다. 설명의 편의를 위해 도면에서 제1 계조 영역(GA1)은 화이트 영역으로 표시하고, 제2 계조 영역(GA2)은 해칭 영역으로 표시하였다.
도 7을 참조하면, 디더 패턴(DTP)의 제1 및 제2 계조 영역들(GA1, GA2)은 일정 시간에 따라 다른 배치 구조를 가질 수 있다. 본 발명의 일 예로, 한 프레임 구간 단위로 디더 패턴(DTP)의 제 및 제2 계조 영역들(GA1, GA2)은 다른 배치 구조를 가질 수 있다. 즉, 디더 패턴(DTP)은 한 프레임 구간 단위로 다른 패턴 구조를 가질 수 있다.
디더 패턴(DTP)은 연속하는 제1 내지 제4 프레임 구간(F1~F4) 동안 서로 다른 제1 내지 제4 패턴 구조를 각각 가질 수 있다. 각 프레임 구간(F1~F4)에서의 디더 패턴(DTP)은 서로 다른 패턴을 갖는 K 개의 패턴 구조로부터 랜덤하게 선택된 패턴 구조를 가질 수 있다. 여기서, K는 2 이상의 자연수일 수 있다.
제1 프레임 구간(F1) 동안 디더 패턴(DTP)은 제1 패턴 구조를 갖는다. 본 발명의 일 예로, 디더 패턴(DTP)의 제1 부분(C1)은 제1 프레임 구간(F1) 동안 제1 계조 영역(GA1)으로 설정되고, 제2 부분(C2)은 제1 프레임 구간(F1) 동안 제2 계조 영역(GA2)으로 설정될 수 있다.
제2 프레임 구간(F2) 동안 디더 패턴(DTP)은 제1 패턴 구조와 상이한 제2 패턴 구조를 가질 수 있다. 여기서, 디더 패턴(DTP)의 제1 및 제2 부분(C1, C2)은 제2 프레임 구간(F2) 동안 제2 계조 영역(GA2)으로 설정될 수 있다.
제3 프레임 구간(F3) 동안 디더 패턴(DTP)은 제1 및 제2 패턴 구조와 상이한 제3 패턴 구조를 가질 수 있다. 디더 패턴(DTP)의 제1 및 제2 부분(C1, C2)은 제3 프레임 구간(F3) 동안 제1 계조 영역(GA1)으로 설정될 수 있다.
또한, 제4 프레임 구간(F4) 동안 디더 패턴(DTP)은 제1 내지 제3 패턴 구조와 상이한 제4 패턴 구조를 가질 수 있다. 디더 패턴(DTP)의 제1 부분(C1)은 제4 프레임 구간(F4) 동안 제2 계조 영역(GA2)으로 설정되고, 디더 패턴(DTP)의 제2 부분(C2)은 제4 프레임 구간(F4) 동안 제1 계조 영역(GA1)으로 설정될 수 있다.
도 7, 도 8a 및 도 8b를 참조하면, 디더 패턴(DTP)의 목표 계조값(T-gray)이 4 계조인 경우, 제1 계조 영역(GA1)은 목표 계조값(T-gray)보다 높은 계조값(예를 들어, 8 계조)를 가질 수 있고, 제2 계조 영역(GA2)은 목표 계조값(T-gray)보다 낮은 계조값(예를 들어, 0 계조)를 가질 수 있다. 즉, 제1 계조 영역(GA1)과 제2 계조 영역(GA2)는 8 계조의 계조차를 가질 수 있다.
제1 부분(C1)은 제1 및 제3 프레임 구간(F1, F3) 동안 8 계조를 갖고, 제2 및 제4 프레임 구간(F2, F4) 동안 0 계조를 가질 수 있다. 제2 부분(C2)은 제1 및 제2 프레임 구간(F1, F2) 동안 0 계조를 갖고, 제3 및 제4 프레임 구간(F3, F4) 동안 8 계조를 갖는다.
이처럼, 시간적 그리고 공간적으로 분산된 디더 패턴들(DTP) 이용하여 얼룩영역(SA)의 영상 신호(DATA_S, 도 4에 도시됨)를 디더링 처리함으로써, 표시면(DS) 중 얼룩영역(SA)으로 검출된 영역에서 얼룩이 시인되는 것을 방지할 수 있다.
도 9는 본 발명의 일 실시예에 따른 신호 제어부의 내부 블럭도이고, 도 10은 본 발명의 일 실시예에 따른 표시패널의 표시면을 나타낸 평면도이다. 단, 도 9에 도시된 구성 요소 중 도 4에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시예에 따른 신호 제어부(105)는 얼룩영역 추출부(111), 디더링 처리부(113), 제1 메모리(115), 경계영역 설정부(121), 경계 디더링 처리부(123), 제2 메모리(125)를 포함한다.
얼룩영역 추출부(111) 및 경계영역 설정부(121)는 외부로부터 입력 영상신호(I_DATA)를 수신한다. 얼룩영역 추출부(111)는 입력 영상신호(I_DATA)에 근거하여 표시패널(DP, 도 1에 도시됨)의 표시면(DS)에 얼룩이 표시되는 얼룩영역(SA1, SA2)을 추출한다. 표시면(DS)은 얼룩이 표시되는 얼룩영역(SA1, SA2) 및 얼룩이 표시되지 않는 비얼룩 영역(NSA)을 포함할 수 있다. 본 발명의 일 예로, 얼룩 영역(SA1, SA2)은 제1 얼룩영역(SA1) 및 제2 얼룩영역(SA2)을 포함할 수 있다. 제1 및 제2 얼룩영역(SA1, SA2)은 서로 다른 크기 및 형상을 가질 수 있다.
비얼룩 영역(NSA)은 얼룩영역(SA1, SA2)을 감싸는 경계영역(BA1, BA2)을 포함할 수 있다. 비얼룩 영역(NSA) 중 경계영역(BA1, BA2)을 제외한 나머지 영역은 비보상 영역(NCA)으로 정의될 수 있다. 즉, 비얼룩 영역(NSA)은 경계영역(BA1, BA2) 및 비보상 영역(NCA)을 포함할 수 있다. 도 10에 도시된 바와 같이, 경계영역(BA1, BA2)은 제1 얼룩영역(SA1)을 감싸는 제1 경계영역(BA1) 및 제2 얼룩영역(SA2)을 감싸는 제2 경계영역(BA2)을 포함할 수 있다.
제1 및 제2 얼룩영역(SA1, SA2)이 검출되면, 얼룩영역 추출부(111)는 입력 영상신호(I_DATA) 중 제1 얼룩영역(SA1)에 대응하는 제1 영상신호(DATA_S1) 및 제2 얼룩영역(SA2)에 대응하는 제2 영상신호(DATA_2)를 디더링 처리부(113)로 전송한다.
디더링 처리부(113)는 얼룩영역 추출부(111)로부터 제공된 제1 및 제2 영상신호(DATA_S1, DATA_S2)에 대해서 디더링 동작을 실행한다. 여기서, 제1 얼룩영역(SA1)에 대해 실행되는 디더링 동작을 제1 디더링 동작으로 명명하고, 제2 얼룩영역(SA2)에 대해 실행되는 디더링 동작을 제2 디더링 동작으로 명명한다.
디더링 처리부(113)는 제1 디더링 동작을 실행하기 위해 제1 메모리(115)로 제1 디더 패턴들(DTP1)을 요청하고, 제2 디더링 동작을 실행하기 위해 제1 메모리(115)로 제2 디더 패턴(DTP2)을 요청할 수 있다. 제1 메모리(115)는 룩업 테이블을 포함할 수 있다. 룩업 테이블에는 제1 영상신호(DATA_S1)에 대한 제1 디더 패턴들(DTP1) 및 제2 영상신호(DATA_S2)에 대한 제2 디더 패턴들(DTP2)이 저장된다. 따라서, 제1 메모리(115)는 디더링 처리부(113)로부터 요청 신호(RS1)가 수신되면, 제1 및 제2 디더 패턴들(DTP1, DTP2)을 디더링 처리부(113)로 제공할 수 있다.
디더링 처리부(113)는 제1 메모리(115)로부터 제공된 제1 디더 패턴들(DTP1)을 제1 영상신호(DATA_S1)에 반영하여 제1 보상 영상신호(DATA_D1)를 출력하고, 제1 메모리(115)로부터 제공된 제2 디더 패턴들(DTP2)을 제2 영상신호(DATA_S2)에 반영하여 제2 보상 영상신호(DATA_D2)를 출력한다.
얼룩영역 추출부(111)는 추출된 얼룩영역(SA1, SA2)에 대한 정보(PI)를 경계영역 설정부(121)로 제공한다. 본 발명의 일 예로, 얼룩영역 추출부(111)는 제1 얼룩영역(SA1)에 대한 제1 정보 및 제2 얼룩영역(SA2)에 대한 제2 정보를 경계영역 설정부(121)로 제공할 수 있다. 경계영역 설정부(121)는 정보(PI)에 기초하여 입력 영상신호(I_DATA) 중 얼룩영역(SA1, SA2)을 감싸는 경계영역(BA1, BA2)을 설정하고, 경계영역(BA1, BA2)에 대응하는 영상신호를 경계 영상신호(DATA_B1, DATA_B2)로서 출력한다. 특히, 경계영역 설정부(121)는 제1 경계영역(BA1)에 대응하는 제1 경계 영상신호(DATA_B1)를 출력하고, 제2 경계영역(BA2)에 대응하는 제2 경계 영상신호(DATA_B2)를 출력한다.
경계영역 설정부(121)는 경계영역(BA1, BA2)에 대응하는 경계 영상신호(DATA_B1, DATA_B2)를 경계 디더링 처리부(123)로 전송할 수 있다.
경계 디더링 처리부(123)는 경계 영상신호(DATA_B1, DATA_B2)에 대해서 디더링 동작을 실행한다. 경계영역 설정부(121)는 경계 디더링 처리부(123)의 동작을 제어하는 경계 보상 제어신호(BCS)를 출력할 수 있다. 경계 디더링 처리부(123)는 경계 보상 제어신호(BCS)에 응답하여 경계영역(BA1, BA2)에 대한 디더링 동작을 실행할 수 있다. 여기서, 제1 경계영역(BA1)에 대해 실행되는 디더링 동작을 제1 경계 디더링 동작으로 명명하고, 제2 경계영역(BA2)에 대해 실행되는 디더링 동작을 제2 경계 디더링 동작으로 명명한다.
경계 디더링 처리부(123)는 제1 경계 디더링 동작을 실행하기 위해 제2 메모리(125)로 제1 경계 디더 패턴들(BTP1)을 요청하고, 제2 경계 디더링 동작을 실행하기 위해 제2 메모리(125)로 제2 경계 디더 패턴(BTP2)을 요청할 수 있다. 제2 메모리(125)는 룩업 테이블을 포함할 수 있다. 룩업 테이블에는 제1 경계 영상신호(DATA_B1)에 대한 제1 경계 디더 패턴들(BTP1) 및 제2 경계 영상신호(DATA_B2)에 대한 제2 경계 디더 패턴들(BTP2)이 저장된다. 따라서, 제2 메모리(125)는 경계 디더링 처리부(123)로부터 요청 신호(RS2)가 수신되면, 제1 및 제2 경계 디더 패턴들(BTP1, BTP2)을 경계 디더링 처리부(123)로 제공할 수 있다.
경계 디더링 처리부(123)는 제2 메모리(125)로부터 제공된 제1 경계 디더 패턴들(BTP1)을 제1 경계 영상신호(DATA_B1)에 반영하여 제1 경계 보상 영상신호(DATA_DB1)를 출력하고, 제2 메모리(125)로부터 제공된 제2 경계 디더 패턴들(BTP2)을 제2 영상신호(DATA_B2)에 반영하여 제2 경계 보상 영상신호(DATA_DB2)를 출력한다.
신호 제어부(100)는 디더링 처리부(113)로부터 출력된 제1 및 제2 보상 영상신호(DATA_D1, DATA2) 및 경계 디더링 처리부(123)로부터 출력된 제1 및 제2 경계 보상 영상신호(DATA_DB1, DATA_DB2)를 비보상 영역(NCA)에 대응하는 비보상 영상신호들과 조합하여 데이터 구동부(300, 도 1에 도시됨)로 제공할 수 있다.
도 11a는 도 10에 도시된 제2 영역(D1)에 대응하는 제1 디더 패턴들을 나타낸 도면이고, 도 11b는 도 10에 도시된 제3 영역(D2)에 대응하는 제1 경계 디더 패턴들 나타낸 도면이다.
도 11a를 참조하면, 제1 얼룩영역(SA1, 도 10에 도시됨)의 일부 영역(즉, 제2 영역(D1)이라 함)에 대응하는 제1 디더 패턴들(DTP1)이 도시된다. 제1 디더 패턴들(DTP1) 각각에는 복수 개의 계조 영역이 정의될 수 있다. 본 발명의 일 예로, 제1 디더 패턴들(DTP1) 각각은 5×5의 계조 영역을 포함할 수 있다. 이는 본 발명의 일 예로 제시된 것일 뿐 계조 영역의 개수는 이에 한정되지 않는다. 여기서, 제2 영역(D1)은 동일 목표 계조값을 갖는 영역으로 정의될 수 있다. 제1 얼룩영역(SA1)은 서로 다른 목표 계조값을 갖는 복수 개의 영역을 포함할 수 있다.
복수 개의 계조 영역은 제1 계조 영역(GA1) 및 제2 계조 영역(GA2)으로 구분될 수 있다. 제1 계조 영역(GA1)은 제2 영역(D1)에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제2 계조 영역(GA2)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제1 계조 영역(GA1)과 제2 계조 영역(GA2) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제1 계조 영역(GA1)의 계조값과 제2 계조 영역(GA2)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
본 발명의 일 예로, 제1 및 제2 계조 영역(GA1, GA2) 각각은 표시패널(DP, 도 1에 도시됨)의 각 화소(PX, 도 1에 도시됨)가 구비되는 하나의 화소 영역에 대응하여 영역으로 정의될 수 있다.
도 11a 및 도 11b를 참조하면, 제1 경계영역(BA1, 도 10에 도시됨)의 일부 영역(즉, 제3 영역(D2)이라 함)에 대응하는 제1 경계 디더 패턴들(BTP1)이 도시된다. 제1 경계영역(BA1)은 제1 경계 디더 패턴들(BTP1)에 의해 디더링되는 경계 디더링 영역들 및 디더링되지 않는 비디더링 영역들(NDA)을 포함한다. 제1 경계 디더 패턴들(BTP1)은 복수 개의 경계 계조 영역을 포함할 수 있다. 본 발명의 일 예로, 제1 경계 디더 패턴들(BTP1) 각각은 제1 디더 패턴들(DTP1)과 동일한 사이즈를 가질 수 있다. 도 11b에서 제1 경계 디더 패턴들(BTP1) 각각은 5×5개의 경계 계조 영역을 포함하는 구조를 도시하였으나, 제1 경계 디더 패턴들(BTP1)의 사이즈는 이에 한정되지 않는다. 예를 들어, 제1 경계 디더 패턴들(BTP1) 각각의 사이즈는 제1 디더 패턴들(DTP1)의 사이즈보다 클 수 있다.
복수 개의 경계 계조 영역은 제1 경계 계조 영역(BGA1) 및 제2 경계 계조 영역(BGA2)으로 구분될 수 있다. 제1 경계 계조 영역(BGA1)은 제1 경계 디더 패턴들(BTP1) 각각에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제2 경계 계조 영역(BGA2)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제1 경계 계조 영역(BGA1)과 제2 경계 계조 영역(BGA2) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제1 경계 계조 영역(BGA1)의 계조값과 제2 경계 계조 영역(BGA2)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
도 11b에 도시된 바와 같이, 제1 경계 디더 패턴들(BTP1) 각각이 제1 디더 패턴들(DTP1)과 동일한 사이즈를 갖는 경우, 각 경계 계조 영역(BGA1, BGA2)의 사이즈는 각 계조 영역(GA1, GA2, 도 11a에 도시됨)의 사이즈와 동일할 수 있다.
제1 경계 디더 패턴들(BTP1)에 의해 디더링되는 경계 디더링 영역들 사이에 비디더링 영역(NDA)이 배치됨으로써, 제1 경계영역(BA1)에서 제1 경계 디더 패턴들(BTP1)의 밀도는 제1 얼룩영역(SA1)에서 제1 디더 패턴들(DTP1)의 밀도보다 낮을 수 있다. 즉, 동일 면적 내에서 제1 경계 디더 패턴들(BTP1)의 개수는 제1 디더 패턴들(DTP1)의 개수보다 작을 수 있다.
도 11c를 참조하면, 본 발명의 일 예로 각 경계 계조 영역(BGA1, BGA2)의 사이즈는 각 계조 영역(GA1, GA2, 도 11a에 도시됨)의 사이즈보다 클 수 있다. 본 발명의 일 예로, 제1 경계 계조 영역(GA1)은 제1 디더 패턴(DTP1, 도 11a에 도시됨)의 제1 계조 영역(GA1)보다 5×5배의 사이즈를 갖는다. 즉, 제1 및 제2 계조 영역(GA1, GA2) 각각은 하나의 화소 영역에 대응하여 영역으로 정의되나, 제1 및 제2 경계 계조 영역(BGA1, BGA2) 각각은 5×5개의 화소 영역에 대응하는 영역으로 정의될 수 있다. 따라서, 제1 경계 디더 패턴들(BTP1) 각각은 제1 디더 패턴들(DTP1)보다 5×5배의 사이즈를 가질 수 있다. 그러나, 제1 경계 디더 패턴들(BTP1) 각각의 사이즈는 이에 한정되지 않으며, 다양하게 변경될 수 있다. 이처럼, 제1 경계 디더 패턴들(BTP1) 각각이 제1 디더 패턴들(DTP1)보다 큰 사이즈로 형성됨으로 인해, 제1 경계영역(BA1)에서 제1 경계 디더 패턴들(BTP1)의 밀도가 제1 얼룩영역(SA1)에서 제1 디더 패턴들(DTP1)의 밀도보다 낮아질 수 있다.
이처럼, 얼룩영역(SA1, SA2)의 디더 패턴(DTP1, DTP2)보다 낮은 밀도로 제공된 경계 디더링 패턴(BTP1, BTP2)를 이용하여 경계 디더링 처리가 실시되는 경계영역(BA1, BA2)이 얼룩영역(SA1, SA2)과 비보상 영역(NCA) 사이에 배치됨으로써, 얼룩영역과 비보상 영역(NCA) 사이에서 경계가 시인되는 현상을 방지할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시패널의 표시면을 나타낸 평면도이다.
도 12를 참조하면, 표시면(DS)은 얼룩이 표시되는 얼룩영역(SA) 및 얼룩이 표시되지 않는 비얼룩 영역(NSA)을 포함할 수 있다. 비얼룩 영역(NSA)은 얼룩영역(SA)을 감싸는 제1 서브경계영역(SBA1) 및 제1 서브경계영역(SBA1)을 감싸는 제2 서브경계영역(SBA2)을 포함할 수 있다. 비얼룩 영역(NSA) 중 제1 및 제2 서브경계영역(SBA1, SBA2)을 제외한 나머지 영역은 비보상 영역(NCA)으로 정의될 수 있다. 즉, 비얼룩 영역(NSA)은 제1 및 제2 서브경계영역(SBA1, SBA2) 및 비보상 영역(NCA)을 포함할 수 있다.
도 12에는 얼룩영역(SA)을 감싸는 2개의 서브경계영역(SBA1, SBA2)을 도시하였으나, 얼룩영역(SA)을 감싸는 서브경계영역(SBA1, SBA2)의 개수는 이에 한정되지 않는다. 즉, 2개 이상의 서브경계영역(SBA1, SBA2)이 얼룩영역(SA)의 주변에 정의될 수 있다.
도 13a는 도 12에 도시된 제4 영역(E1)의 제1 디더링 패턴을 나타낸 도면이고, 도 13b는 도 12에 도시된 제5 영역(E2)의 제1 서브경계 디더링 패턴을 나타낸 도면이며, 도 13c는 도 12에 도시된 제6 영역(E3)의 제2 서브경계 디더링 패턴을 나타낸 도면이다.
도 12 및 도 13a를 참조하면, 얼룩영역(SA)의 일부 영역(즉, 제4 영역(E1)이라 함)에 대응하는 디더 패턴들(DTP)이 도시된다. 디더 패턴들(DTP) 각각에는 복수 개의 계조 영역이 정의될 수 있다. 본 발명의 일 예로, 디더 패턴들(DTP) 각각은 5×5의 계조 영역을 포함할 수 있다. 이는 본 발명의 일 예로 제시된 것일 뿐 계조 영역의 개수는 이에 한정되지 않는다. 여기서, 제4 영역(E1)은 동일 목표 계조값을 갖는 영역으로 정의될 수 있다. 얼룩영역(SA)은 서로 다른 목표 계조값을 갖는 복수 개의 영역을 포함할 수 있다.
복수 개의 계조 영역은 제1 계조 영역(GA1) 및 제2 계조 영역(GA2)으로 구분될 수 있다. 제1 계조 영역(GA1)은 제4 영역(E1)에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제2 계조 영역(GA2)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제1 계조 영역(GA1)과 제2 계조 영역(GA2) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제1 계조 영역(GA1)의 계조값과 제2 계조 영역(GA2)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
본 발명의 일 예로, 제1 및 제2 계조 영역(GA1, GA2) 각각은 표시패널(DP, 도 1에 도시됨)의 각 화소(PX, 도 1에 도시됨)가 구비되는 하나의 화소 영역에 대응하여 영역으로 정의될 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 제1 서브경계영역(SBA1)의 일부 영역(즉, 제5 영역(E2)이라 함)에 대응하는 제1 서브 경계 디더 패턴들(STP1)이 도시된다. 제1 서브경계영역(SBA1)은 제1 서브 경계 디더 패턴들(STP1)에 의해 디더링되는 서브 경계 디더링 영역들 및 디더링되지 않는 제1 비디더링 영역들(NDA1)을 포함한다. 제1 서브 경계 디더 패턴들(STP1)은 복수 개의 경계 계조 영역을 포함할 수 있다. 본 발명의 일 예로, 제1 서브 경계 디더 패턴들(STP1) 각각은 디더 패턴들(DTP)과 동일한 사이즈를 가질 수 있다. 도 13b에서 제1 서브 경계 디더 패턴들(STP1) 각각은 5Х5개의 경계 계조 영역을 포함하는 구조를 도시하였으나, 제1 서브 경계 디더 패턴들(STP1)의 사이즈는 이에 한정되지 않는다. 예를 들어, 제1 서브 경계 디더 패턴들(STP1) 각각의 사이즈는 디더 패턴들(DTP)의 사이즈보다 클 수 있다.
제1 서브 경계 디더 패턴들(STP1)은 복수 개의 서브 경계 계조 영역을 포함할 수 있다. 본 발명의 일 예로, 제1 서브 경계 디더 패턴들(STP1) 각각은 5×5개의 서브 경계 계조 영역을 포함할 수 있다. 이는 본 발명의 일 예로 제시된 것일 뿐 서브 경계 계조 영역의 개수는 이에 한정되지 않는다.
복수 개의 서브 경계 계조 영역은 제1 서브 경계 계조 영역(SGA1) 및 제2 서브 경계 계조 영역(SGA2)으로 구분될 수 있다. 제1 서브 경계 계조 영역(SGA1)은 제5 영역(E2)에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제2 서브 경계 계조 영역(SGA2)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제1 서브 경계 계조 영역(SGA1)과 제2 서브 경계 계조 영역(SGA2) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제1 서브 경계 계조 영역(SGA1)의 계조값과 제2 서브 경계 계조 영역(SGA2)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
도 13b에 도시된 바와 같이, 제1 서브 경계 디더 패턴들(STP1) 각각이 디더 패턴들(DTP)과 동일한 사이즈를 갖는 경우, 각 서브 경계 계조 영역(SGA1, SGA2)의 사이즈는 각 계조 영역(GA1, GA2)의 사이즈와 동일할 수 있다.
제1 서브 경계 디더 패턴들(STP1)에 의해 디더링되는 서브 경계 디더링 영역들 사이에 제1 비디더링 영역(NDA1)이 배치됨으로써, 제1 서브경계영역(SBA1)에서 제1 서브 경계 디더 패턴들(STP1)의 밀도는 얼룩영역(SA)에서 디더 패턴들(DTP)의 밀도보다 낮을 수 있다. 즉, 동일 면적 내에서 제1 서브 경계 디더 패턴들(STP1)의 개수는 디더 패턴들(DTP)의 개수보다 작을 수 있다.
도 13b에서는 제1 서브 경계 디더 패턴들(STP1)과 제1 비디더링 영역(NDA1)의 사이즈가 동일한 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 제1 비디더링 영역(NDA1)은 제1 서브 경계 디더 패턴들(STP1) 각각의 1/2의 사이즈 또는 2배의 사이즈 등을 가질 수 있다.
도 12, 도 13a 내지 도 13c를 참조하면, 제2 서브경계영역(SBA2)의 일부 영역(즉, 제6 영역(E3)이라 함)에 대응하는 제2 서브 경계 디더 패턴들(STP2)이 도시된다. 제2 서브경계영역(SBA2)은 제2 서브 경계 디더 패턴들(STP2)에 의해 디더링되는 서브 경계 디더링 영역들 및 디더링되지 않는 제2 비디더링 영역들(NDA2)을 포함한다. 제2 서브 경계 디더 패턴들(STP2)은 복수 개의 경계 계조 영역을 포함할 수 있다. 본 발명의 일 예로, 제2 서브 경계 디더 패턴들(STP2) 각각은 디더 패턴들(DTP)과 동일한 사이즈를 가질 수 있다. 도 13c에서 제2 서브 경계 디더 패턴들(STP2) 각각은 5Х5개의 경계 계조 영역을 포함하는 구조를 도시하였으나, 제2 서브 경계 디더 패턴들(STP2)의 사이즈는 이에 한정되지 않는다. 예를 들어, 제2 서브 경계 디더 패턴들(STP2) 각각의 사이즈는 디더 패턴들(DTP)의 사이즈보다 클 수 있다.
제2 서브 경계 디더 패턴들(STP2)은 복수 개의 서브 경계 계조 영역을 포함할 수 있다. 본 발명의 일 예로, 제2 서브 경계 디더 패턴들(STP1) 각각은 5×5개의 서브 경계 계조 영역을 포함할 수 있다. 이는 본 발명의 일 예로 제시된 것일 뿐 서브 경계 계조 영역의 개수는 이에 한정되지 않는다.
복수 개의 서브 경계 계조 영역은 제3 서브 경계 계조 영역(SGA3) 및 제4 서브 경계 계조 영역(SGA4)으로 구분될 수 있다. 제3 서브 경계 계조 영역(SGA3)은 제6 영역(E3)에 표시하고자 하는 목표 계조값보다 높은 계조값을 갖는 영역으로 정의되고, 제4 서브 경계 계조 영역(SGA4)은 목표 계조값보다 낮은 계조값을 갖는 영역으로 정의될 수 있다. 따라서, 제3 서브 경계 계조 영역(SGA3)과 제4 서브 경계 계조 영역(SGA4) 사이의 계조차는 1 계조보다 클 수 있다. 본 발명의 일 예로, 제3 서브 경계 계조 영역(SGA3)의 계조값과 제4 서브 경계 계조 영역(SGA4)의 계조값의 평균값은 목표 계조값과 동일할 수 있다.
도 13c에 도시된 바와 같이, 제2 서브 경계 디더 패턴들(STP2) 각각이 디더 패턴들(DTP)과 동일한 사이즈를 갖는 경우, 각 서브 경계 계조 영역(SGA3, SGA4)의 사이즈는 각 계조 영역(GA1, GA2)의 사이즈와 동일할 수 있다.
제2 서브 경계 디더 패턴들(STP2)에 의해 디더링되는 서브 경계 디더링 영역들 사이에 제2 비디더링 영역(NDA2)이 배치됨으로써, 제2 서브경계영역(SBA2)에서 제2 서브 경계 디더 패턴들(STP2)의 밀도는 얼룩영역(SA)에서 디더 패턴들(DTP)의 밀도보다 낮을 수 있다. 즉, 동일 면적 내에서 제2 서브 경계 디더 패턴들(STP2)의 개수는 디더 패턴들(DTP)의 개수보다 작을 수 있다. 또한, 제2 서브경계영역(SBA2)에서 제2 서브 경계 디더 패턴들(STP2)의 밀도는 제1 서브경계영역(SBA1)에서 제1 서브 경계 디더 패턴들(STP1)의 밀도보다 낮을 수 있다.
도 13c에서는 제2 비디더링 영역(NDA2)은 제2 서브 경계 디더 패턴들(STP2) 및 제1 비디더링 영역(NDA1)보다 큰 사이즈를 가질 수 있다. 예를 들어, 제2 비디더링 영역(NDA2)은 제1 비디더링 영역(NDA1)보다 3배의 사이즈를 가질 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 제2 비디더링 영역(NDA2)은 제1 비디더링 영역(NDA1)보다 1.5배, 2배 또는 2.5배 등의 사이즈를 가질 수 있다.
도 12 내지 도 13c에서는 얼룩영역(SA) 주변에 두 개의 서브 경계 영역(SBA1, SBA2)이 배치된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 얼룩영역(SA) 주변에는 세 개 이상의 서브 경계 영역이 배치될 수 있고, 각 서브 경계 영역(SBA1, SBA2) 내 비디더링 영역(NDA1, NDA2)의 사이즈는 얼룩 영역(SA)으로부터 비보상 영역(NCA)으로 갈수록 증가할 수 있다.
이처럼, 얼룩영역(SA)과 비보상 영역(NCA) 사이에 얼룩영역(SA)으로부터 비보상 영역으로 갈수록 서브 경계 디더링 패턴(STP1, STP2)의 밀도가 점차적으로 감소하는 복수의 서브경계영역(SBA1, SBA2)이 배치될 수 있다. 따라서, 얼룩영역(SA)과 비보상 영역(NCA) 사이에서 경계가 시인되는 현상을 좀더 효율적으로 개선할 수 있다.
도 14는 본 발명의 일 실시예에 따른 신호 제어부의 내부 블럭도이고, 도 15a는 노멀 모드에서의 표시패널의 표시면을 나타낸 평면도이며, 도 15b는 저주파 모드에서의 표시패널의 표시면을 나타낸 평면도이다.
도 14 내지 도 15b를 참조하면, 본 발명의 일 실시예에 따른 신호 제어부(107)는 주파수 비교부(131), 제1 메모리(135), 제1 디더링 처리부(133), 얼룩영역 추출부(141), 제2 메모리(145), 및 제2 디더링 처리부(143)를 포함한다.
주파수 비교부(131)는 표시패널(DP, 도 1에 도시됨)의 구동 주파수를 기 설정된 기준 주파수와 비교한다. 본 발명의 일 예로, 기준 주파수는 60Hz일 수 있다. 주파수 비교부(131)는 구동 주파수가 기준 주파수 이상인 경우를 노멀 모드(N-mode)로 설정하고, 구동 주파수가 기준 주파수보다 작은 경우 저주파 모드(L-Mode)로 설정할 수 있다.
주파수 비교부(131)의 판단 결과, 표시패널(DP)이 노멀 모드(N-mode)에서 동작하는 경우, 주파수 비교부(131)는 제1 디더링 처리부(133)로 제1 보상 제어신호(NCS)를 전송한다. 제1 디더링 처리부(133)는 표시면(DS)의 전체 영역에 대한 디더링 동작을 실시한다. 즉, 제1 디더링 처리부(133)는 제1 보상 제어신호(NCS)에 따라 입력 영상신호(I_DATA) 전체에 대한 글로벌 디더링 동작을 실시할 수 있다.
제1 디더링 처리부(133)는 디더링 동작을 실행하기 위해 제1 메모리(135)로 전체 영역에 대한 글로벌 디더 패턴들(G_DTP)을 요청할 수 있다. 제1 메모리(135)는 룩업 테이블을 포함할 수 있다. 룩업 테이블에는 입력 영상신호(I_DATA)에 대한 글로벌 디더 패턴들(G_DTP)이 저장된다. 따라서, 제1 메모리(115)는 디더링 처리부(113)로부터 제1 요청 신호(RS3)가 수신되면, 글로벌 디더 패턴들(G_DTP)을 제1 디더링 처리부(133)로 제공할 수 있다.
제1 디더링 처리부(133)는 제1 메모리(135)로부터 제공된 글로벌 디더 패턴들(G_DTP)을 입력 영상신호(I_DATA)에 반영하여 제1 보상 영상신호(DATA_ND)를 출력한다. 따라서, 신호 제어부(107)는 노멀 모드(N_mode)에서 표시면(DS)의 전체 영역에 제1 보상 영상신호(DATA_ND)를 데이터 구동부(300, 도 1에 도시됨)로 제공할 수 있다.
주파수 비교부(131)의 판단 결과, 표시패널(DP)이 저주파 모드(L_mode)에서 동작하는 경우, 주파수 비교부(131)는 얼룩영역 추출부(141)로 제2 보상 제어신호(LCS)를 전송한다. 얼룩영역 추출부(141)는 외부로부터 입력 영상신호(I_DATA)를 수신한다. 얼룩영역 추출부(141)는 입력 영상신호(I_DATA)에 근거하여 표시패널(DP)의 표시면(DS)에 얼룩이 표시되는 얼룩영역(SA)을 추출한다. 표시면(DS)은 얼룩이 표시되는 얼룩영역(SA) 및 얼룩이 표시되지 않는 비얼룩 영역(NSA)을 포함할 수 있다.
얼룩영역(SA)이 검출되면, 얼룩영역 추출부(141)는 입력 영상신호(I_DATA) 중 검출된 얼룩영역(SA)에 대응하는 영상신호(DATA_S)를 제2 디더링 처리부(143)로 전송한다. 얼룩영역 추출부(141)는 제2 디더링 처리부(143)의 동작을 제어하는 제3 보상 제어신호(CS)를 출력할 수 있다. 제2 디더링 처리부(143)는 제3 보상 제어신호(CS)에 응답하여 입력 영상신호(I_DATA) 중 얼룩영역(SA)에 대응하는 일부 영상신호(DATA_S)만을 디더링하는 로컬 디더링 동작을 실행할 수 있다.
제2 디더링 처리부(143)는 디더링 동작을 실행하기 위해 제2 메모리(145)로 얼룩영역(SA)에 대한 로컬 디더 패턴들(L_DTP)을 요청할 수 있다. 제2 메모리(145)는 룩업 테이블을 포함할 수 있다. 룩업 테이블에는 영상신호(DATA_S)에 대한 로컬 디더 패턴들(L_DTP)이 저장된다. 따라서, 제2 메모리(145)는 제2 디더링 처리부(143)로부터 제2 요청 신호(RS4)가 수신되면, 로컬 디더 패턴들(L_DTP)을 제2 디더링 처리부(143)로 제공할 수 있다.
제2 디더링 처리부(143)는 제2 메모리(145)로부터 제공된 로컬 디더 패턴들(L_DTP)을 영상신호(DATA_S)에 반영하여 제2 보상 영상신호(DATA_LD)를 출력한다. 따라서, 신호 제어부(107)는 저주파 모드(L_mode)에서 표시면(DS)의 얼룩 영역(SA)에 대한 제2 보상 영상신호(DATA_LD)를 비얼룩 영역(NSA)에 대응하는 비보상 영상신호들과 조합하여 데이터 구동부(300, 도 1에 도시됨)로 제공할 수 있다.
저주파 모드에서 디더링 동작을 표시면(DS)의 전체에 대해 실시하지 않고, 얼룩영역(SA)에 대해서만 실시함으로써, 얼룩보정 시 발생하는 플리커 현상이 시인되는 것을 방지할 수 있다. 그 결과 저주파 모드에서의 표시품질을 개선할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 발명의 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
100DD: 표시 장치 DP: 표시 패널
100: 신호 제어부 200: 게이트 구동부
300: 데이터 구동부 111: 얼룩영역 추출부
113: 디더링 처리부 115: 메모리
DTP: 디더 패턴 T-gray: 목표 계조값
SA: 얼룩영역 NSA: 비얼룩 영역
121: 경계 영역 설정부 BA1, BA2: 경계 영역
131: 주파수 비교부 N_mode: 노멀 모드
L_mode: 저주파 모드 G_DTP: 글로벌 디더 패턴
L_DTP: 로컬 디더 패턴

Claims (25)

  1. 표시면에 영상을 표시하는 표시패널;
    상기 표시면에 포함된 하나 이상의 얼룩영역에 대한 디더 패턴들이 저장된 메모리;
    기 설정된 시간 단위로 상기 디더 패턴들 중 하나를 선택하고, 선택된 디더 패턴에 대응하는 보상 영상신호를 출력하는 보상부; 및
    상기 보상 영상신호에 근거하여 상기 얼룩영역에 데이터 신호를 출력하는 패널 구동부를 포함하고,
    상기 디더 패턴들 각각은 상기 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 상기 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함하는 표시장치.
  2. 제1항에 있어서, 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치.
  3. 제2항에 있어서, 상기 목표 계조값은 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값의 평균값에 대응하는 표시장치.
  4. 제1항에 있어서, 상기 표시패널은,
    상기 하나 이상의 얼룩영역을 제외한 비얼룩 영역을 포함하고,
    상기 비얼룩 영역은 비보상 영역 및 상기 비보상 영역과 상기 얼룩영역 사이의 경계 영역을 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 경계 영역에 대한 경계 디더 패턴들이 저장된 경계 메모리; 및
    기 설정된 시간 단위로 상기 경계 디더 패턴들 중 하나를 선택하고, 선택된 경계 디더 패턴에 대응하는 경계 보상 영상신호를 출력하는 경계 보상부를 더 포함하고,
    상기 경계 디더 패턴들 각각은 상기 경계 영역의 제2 목표 계조값보다 높은 계조값을 갖는 제3 계조 영역 및 상기 제2 목표 계조값보다 낮은 계조값을 갖는 제4 계조 영역을 포함하는 표시장치.
  6. 제5항에 있어서, 상기 경계 영역은 상기 경계 디더 패턴들에 의해 디더링 동작이 실시되는 경계 디더링 영역 및 디더링 동작이 실시되지 않는 비디더링 영역을 포함하는 표시장치.
  7. 제6항에 있어서, 상기 경계 디더 패턴의 상기 제1 경계 계조 영역 및 제2 경계 계조 영역의 사이즈는 상기 제1 및 제2 계조 영역의 사이즈와 동일한 표시장치.
  8. 제5항에 있어서, 상기 경계 디더 패턴의 상기 제3 계조 영역 및 제4 계조 영역의 사이즈는 상기 제1 및 제2 계조 영역의 사이즈보다 큰 표시장치.
  9. 제5항에 있어서, 상기 제3 계조 영역의 계조값과 상기 제4 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치.
  10. 제5항에 있어서, 상기 경계 영역은 복수 개의 서브 경계 영역을 포함하고,
    상기 경계 메모리에는,
    상기 복수 개의 서브 경계 영역에 대한 서로 다른 서브 보상 패턴이 저장되는 표시장치.
  11. 제10항에 있어서, 상기 서브 보상 패턴들 각각은 각 서브 경계 영역의 제3 목표 계조값보다 높은 계조값을 갖는 제1 서브 계조 영역 및 상기 제3 목표 계조값보다 낮은 계조값을 갖는 제2 서브 계조 영역을 포함하는 표시장치.
  12. 제11항에 있어서, 각 서브 경계 영역은 서브 경계 디더링 동작이 실시되는 서브 경계 디더링 영역 및 서브 경계 디더링 동작이 실시되지 않는 비디더링 영역을 포함하며,
    상기 비디더링 영역의 사이즈는 상기 얼룩 영역으로부터 상기 비보상 영역으로 갈수록 점차적으로 증가되는 표시장치.
  13. 제12항에 있어서, 상기 서브 경계 디더 패턴들 각각의 상기 제1 및 제2 서브 계조 영역의 사이즈는 상기 제1 및 제2 계조 영역의 사이즈와 동일한 표시장치.
  14. 제11항에 있어서, 상기 제1 서브 계조 영역의 계조값과 상기 제2 서브 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치.
  15. 제1항에 있어서, 상기 영상이 표시되는 상기 표시패널의 표시면 내에서 상기 얼룩영역을 추출하는 얼룩영역 추출부를 더 포함하는 표시장치.
  16. 영상을 표시하는 표시패널의 표시면에 포함된 하나 이상의 얼룩영역을 추출하는 단계;
    상기 얼룩영역에 대한 디더 패턴들 중 하나를 기 설정된 시간 단위로 선택하는 단계;
    상기 얼룩영역에 대응하는 영상신호를 선택된 디더 패턴을 근거로 보상하여, 보상 영상신호를 출력하는 단계;
    상기 보상 영상신호에 근거하여 상기 얼룩영역에 대한 데이터 신호를 생성하는 단계; 및
    생성된 데이터 신호를 상기 표시패널로 제공하는 단계를 포함하고,
    상기 디더 패턴들 각각은 상기 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 상기 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함하는 표시장치의 구동방법.
  17. 제16항에 있어서, 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치의 구동방법.
  18. 제17항에 있어서, 상기 목표 계조값은 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값의 평균값에 대응하는 표시장치의 구동방법.
  19. 제16항에 있어서, 상기 표시패널은,
    상기 하나 이상의 얼룩영역을 제외한 비얼룩 영역을 포함하고,
    상기 비얼룩 영역은 비보상 영역 및 상기 비보상 영역과 상기 얼룩영역 사이의 경계 영역을 포함하는 표시장치의 구동방법.
  20. 제19항에 있어서,
    상기 경계 영역에 대한 경계 디더 패턴들 중 하나를 기 설정된 시간 단위로 선택하는 단계를 더 포함하고,
    상기 경계 디더 패턴들 각각은 상기 경계 영역의 제2 목표 계조값보다 높은 계조값을 갖는 제1 경계 계조 영역 및 상기 제2 목표 계조값보다 낮은 계조값을 갖는 제2 경계 계조 영역을 포함하는 표시장치의 구동방법.
  21. 제20항에 있어서, 상기 제1 경계 계조 영역의 계조값과 상기 제2 경계 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치의 구동방법.
  22. 표시면에 영상을 표시하는 표시패널;
    상기 표시패널의 구동 주파수를 기 설정된 기준 주파수와 비교하는 주파수 비교부;
    상기 표시면의 전체 영역에 대한 글로벌 디더 패턴들이 저장된 제1 메모리;
    상기 표시면에 포함된 하나 이상의 얼룩영역에 대한 로컬 디더 패턴들이 저장된 제2 메모리;
    상기 구동 주파수가 상기 기준 주파수 이상인 노멀 모드에서, 기 설정된 시간 단위로 상기 글로벌 디더 패턴들 중 하나를 선택하고, 선택된 글로벌 디더 패턴에 대응하는 제1 보상 영상신호를 출력하는 제1 보상부;
    상기 구동 주파수가 상기 기준 주파수보다 작은 저주파 모드에서, 기 설정된 시간 단위로 상기 로컬 디더 패턴들 중 하나를 선택하고, 선택된 로컬 디더 패턴에 대응하는 제2 보상 영상신호를 출력하는 제2 보상부; 및
    상기 노멀 모드에서 상기 제1 보상 영상신호에 근거하여 상기 전체 영역에 대한 데이터 신호를 출력하고, 상기 저주파 모드에서 상기 제2 보상 영상신호에 근거하여 상기 얼룩영역에 대한 데이터 신호를 출력하는 패널 구동부를 포함하고,
    상기 로컬 디더 패턴들 각각은 상기 얼룩영역의 제1 목표 계조값보다 높은 계조값을 갖는 제1 계조 영역 및 상기 제1 목표 계조값보다 낮은 계조값을 갖는 제2 계조 영역을 포함하고,
    상기 글로벌 디더 패턴들 각각은 상기 전체영역의 제2 목표 계조값보다 높은 계조값을 갖는 제3 계조 영역 및 상기 제2 목표 계조값보다 낮은 계조값을 갖는 제4 계조 영역을 포함하는 표시장치.
  23. 제22항에 있어서, 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값은 2 이상의 계조차를 갖고,
    상기 제3 계조 영역의 계조값과 상기 제4 계조 영역의 계조값은 2 이상의 계조차를 갖는 표시장치.
  24. 제23항에 있어서, 상기 제1 목표 계조값은 상기 제1 계조 영역의 계조값과 상기 제2 계조 영역의 계조값의 평균값에 대응하고,
    상기 제2 목표 계조값은 상기 제3 계조 영역의 계조값과 상기 제4 계조 영역의 계조값의 평균값에 대응하는 표시장치.
  25. 제22항에 있어서, 상기 얼룩영역을 추출하는 얼룩영역 추출부를 더 포함하는 표시장치.
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