KR20210072953A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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KR20210072953A
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정한규
변우중
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Abstract

표시 패널이 개시된다. 표시 패널은, 기판, 기판 상에 배치된 제1도전층, 제1도전층 상에 배치된 버퍼층, 버퍼층 상에 배치되고, 액티브 패턴을 포함하는 액티브층, 액티브층 상에 배치되고, 게이트 전극을 포함하는 제2도전층, 액티브층 및 제2도전층 상에 배치된 보호층, 보호층 상에 배치된 제1연결 전극 및 제2연결 전극을 포함하고, 제1도전층과 액티브층은 제1연결 전극을 통해 전기적으로 연결되고, 액티브층과 제2도전층은 제2연결 전극을 통해 전기적으로 연결된다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시의 실시 예들은 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
표시 패널은 광을 출력할 수 있는 화소들을 포함한다. 상기 표시 패널의 예시로서, LCD(liquid crystal display) 패널, 플라즈마 표시 패널(plasma display panel (PDP)) 및 유기 발광 표시(organic light emitting display (OLED)) 패널이 있다.
OLED 패널을 구성하는 유기 발광 소자는 자체 발광형으로서, 별도의 광원이 요구되지 않는다. 이에 따라, OLED 패널을 포함하는 표시 장치는 두께 및 무게가 상대적으로 줄어들 수 있다. 또한, OLED 패널을 포함하는 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낼 수 있다.
본 개시는 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것에 있다.
본 개시의 실시 예들에 따른 표시 패널은, 기판, 기판 상에 배치된 제1도전층, 제1도전층 상에 배치된 버퍼층, 버퍼층 상에 배치되고, 액티브 패턴을 포함하는 액티브층, 액티브층 상에 배치되고, 게이트 전극을 포함하는 제2도전층, 액티브층 및 제2도전층 상에 배치된 보호층, 보호층 상에 배치된 제1연결 전극 및 제2연결 전극을 포함하고, 제1도전층과 액티브층은 제1연결 전극을 통해 전기적으로 연결되고, 액티브층과 제2도전층은 제2연결 전극을 통해 전기적으로 연결된다.
본 개시의 실시 예들에 따른 표시 패널의 제조 방법은, 기판 상에 제1도전층을 형성하는 단계, 제1도전층 상에 버퍼층을 형성하는 단계, 버퍼층 상에 액티브 패턴을 포함하는 액티브층을 형성하는 단계, 액티브층 상에 게이트 전극을 포함하는 제2도전층을 형성하는 단계, 액티브층 및 제2도전층 상에 보호층을 형성하는 단계, 보호층을 식각함으로써 제1컨택홀 및 제2컨택홀을 형성하는 단계, 제1컨택홀에 제1연결 전극을 패터닝하는 단계 및 제2컨택홀에 제2연결 전극을 패터닝하는 단계를 포함한다.
본 개시의 실시 예들에 따른 표시 패널은 적어도 두 개의 층들 또는 적어도 두 개의 소자들을 연결하는 연결 전극들을 포함하므로, 표시 패널의 제조 공정이 간단해지는 효과가 있다. 이에 따라, 제조 공정상에서 발생할 수 있는 불량률 또한 저감될 수 있는 효과가 있다.
도 1은 본 개시의 실시 예들에 따른 표시 장치를 나타낸다.
도 2는 본 개시의 실시 예들에 따른 표시 장치를 나타낸다.
도 3은 본 개시의 실시 예들에 따른 화소를 나타낸다.
도 4는 본 개시의 실시 예들에 따른 표시 패널의 평면도를 나타낸다.
도 5는 본 개시의 실시 예들에 따른 표시 패널의 평면도를 나타낸다.
도 6 내지 도 14는 본 개시의 실시 예들에 따른 표시 패널의 제조 과정을 나타낸다.
도 15는 본 개시의 실시 예들에 따른 표시 패널을 나타낸다.
도 16 내지 도 20은 도 15에 도시된 표시 패널의 제1전극층과 뱅크층을 형성하는 것을 나타낸다.
도 21은 본 개시의 실시 예들에 따른 표시 패널을 나타낸다.
도 22는 본 개시의 실시 예들에 따른 표시 패널을 나타낸다.
이하, 첨부된 도면들을 참조하여 본 개시의 실시 예들을 설명한다.
도 1은 본 개시의 실시 예들에 따른 표시 장치를 나타낸다. 도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 컨트롤러(200), 소스 드라이버(300), 게이트 드라이버(400) 및 전원 회로(500)를 포함할 수 있다.
표시 장치(1000)는 이미지 또는 영상을 표시할 수 있는 장치일 수 있다. 예컨대, 표시 장치(1000)는 TV, 스마트 폰(smartphone), 태블릿 PC(tablet personal computer), 이동 전화기(mobile phone), 화상 전화기, 전자북 리더기(e-book reader), 컴퓨터(computer), 카메라(camera), 또는 웨어러블 장치(wearable device) 등을 의미할 수 있으나, 이에 한정되지 않는다.
표시 패널(100)은 행과 열로 배열되는 다수의 화소(또는 서브 픽셀;PX)들을 포함할 수 있다. 실시 예들에 따라, 도 1에 도시된 다수의 화소들(PX)은 n개의 행들과 m개의 열들로 이루어지는 격자 구조로 배치될 수 있다(n 및 m은 자연수).
예컨대, 표시 패널(100)은 LCD(liquiid crystal display), LED(light emitting diode) 디스플레이, OLED(organic LED) 디스플레이, AMOLED(active-matrix OLED) 디스플레이, ECD(Electrochromic Display), DMD(Digital Mirror Device), AMD(Actuated Mirror Device), GLV(Grating Light Value), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 중 하나로 구현될 수 있으나 이에 한정되는 것은 아니다.
실시 예들에 따라, 표시 패널(100)은 m개의 행으로 배열되는 n개의 게이트 라인들(GL1~GLn), m개의 열로 배열되는 m개의 데이터 라인들(DL1~DLm)을 포함할 수 있다. 화소들(PX)은 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1~DLm)의 교차 지점에 배치될 수 있다.
실시 예들에 따라, 표시 패널(100)의 화소들(PX)은 게이트 라인 단위로 구동될 수 있다. 예컨대, 제1구간 동안 하나의 게이트 라인에 배열된 화소들이 구동되며, 제1구간 다음의 제2구간 동안, 다른 하나의 게이트 라인에 배열된 화소들이 구동될 수 있다. 이 때, 화소들(PX)이 구동되는 단위 시구간을 하나의 수평 구간(1 horizontal(1H) time)이라 할 수 있다.
화소들(PX)은 빛을 출력하도록 구성되는 발광 소자 및 상기 발광 소자를 구동하는 발광 소자 구동 회로를 포함할 수 있다. 발광 소자 구동 회로는 하나의 게이트 라인과 하나의 데이터 라인에 연결되고, 발광 소자는 발광 소자 구동 회로와 전원 전압(예컨대, 접지 전압) 사이에 연결될 수 있다.
실시 예들에 따라, 발광 소자는 발광 다이오드(LED), 유기 발광 다이오드(organic LED (OLED)), 양자점 발광 다이오드(quantum dot LED (QLED)) 또는 미세 발광 다이오드(micro LED) 일 수 있으나, 본 개시의 실시 예들이 발광 소자의 종류에 한정되는 것은 아니다.
화소들(PX) 각각은 적색 광을 출력하는 적색 소자(R), 녹색 광을 출력하는 녹색 소자(G), 청색 광을 출력하는 청색 소자(B) 및 백색 광을 출력하는 백색 소자(W) 중 하나일 수 있고, 표시 패널(100)에서 적색 소자, 녹색 소자, 청색 소자 및 백색 소자가 다양한 방식에 따라 배열될 수 있다.
발광 소자 구동 회로는 게이트 라인(GL1~GLn)에 연결된 스위칭 소자, 예컨대 박막 트랜지스터(Thin Film Transister (TFT))를 포함할 수 있다. 게이트 라인(GL1~GLn)으로부터 게이트 온 신호가 인가되어 상기 스위칭 소자가 턴온되면, 발광 소자 구동 회로는 발광 소자 구동 회로에 연결된 데이터 라인(DL1~DLm)으로부터 수신되는 데이터 신호(또는 화소 신호라고 함)를 발광 소자로 공급할 수 있다. 발광 소자는 영상 신호에 대응하는 광을 출력할 수 있다.
컨트롤러(200)는 외부로부터 영상 신호(RGB)를 수신하고, 영상 신호(RGB)를 영상 처리하거나 또는 표시 패널(100)의 구조에 맞도록 변환하여 영상 데이터(DATA)를 생성할 수 있다. 컨트롤러(200)는 영상 데이터(DATA)를 소스 드라이버(300)로 전송할 수 있다.
컨트롤러(200)는 외부의 호스트 장치로부터 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수평 동기 신호, 수직 동기 신호 및 클럭 신호를 포함할 수 있으나, 이에 한정되는 것은 아니다.
컨트롤러(200)는 수신된 제어 신호(CS)에 기초하여 소스 드라이버(300)를 제어하기 위한 제1구동 제어 신호(DCS1), 게이트 드라이버(400)를 제어하기 위한 제2구동 제어 신호(DCS2) 및 전원 회로(500)를 제어하기 위한 제3구동 제어 신호(DCS2)를 생성할 수 있다.
컨트롤러(200)는 제1구동 제어 신호(DCS1)를 소스 드라이버(300)로 전송할 수 있고, 제2구동 제어 신호(DCS2)를 게이트 드라이버(400)로 전송할 수 있고, 제3구동 제어 신호(DCS3)를 전원 회로(500)로 전송할 수 있다.
소스 드라이버(300)는 영상 데이터(DATA) 및 제1구동 제어 신호(DCS1)에 기초하여, 표시 패널(100)에서 표시되는 영상에 대응하는 데이터 신호들(DS1~DSm)을 생성하고, 생성된 데이터 신호들(DS1~DSm)을 표시 패널(100)로 전송할 수 있다. 데이터 신호들(DS1~DSm)은 화소들(PX) 각각으로 전송될 수 있다. 예컨대, 소스 드라이버(300)는 1H 구간 동안 상기 1H 구간에 표시되어야 할 데이터 신호들(DS1~DSm)을 데이터 라인들(DL1~DLm)을 통해 상기 1H 구간에 구동되는 화소들(PX)로 제공할 수 있다
게이트 드라이버(400)는 제2구동 제어 신호(DCS2)에 응답하여 복수의 게이트 라인들(GL1~GLn)에 게이트 신호들(GS1~GSn)을 순차적으로 제공할 수 있다. 게이트 신호들(GS1~GSn) 각각은 게이트 라인(GL1~GLn) 각각에 연결된 화소들(PX)을 턴-온 시키기 위한 신호로서, 화소들(PX) 각각에 포함된 트랜지스터의 게이트 단자에 인가될 수 있다.
전원 회로(500)는 제3구동 제어 신호(DCS3)에 기초하여 표시 패널(100)에 제공될 구동 전압(DV)을 생성할 수 있고, 생성된 구동 전압(DV)을 표시 패널(100)로 전송할 수 있다. 구동 전압(DV)은 저전위 구동 전압 및 상기 저전위 구동 전압보다 높은 전위를 가지는 고전위 구동 전압을 포함할 수 있다. 실시 예들에 따라, 전원 회로(500)는 상기 저전위 구동 전압 및 상기 고전위 구동 전압 각각을 별개의 전원 라인을 통해 화소들(PX) 각각으로 전송할 수 있다.
본 명세서에서, 소스 드라이버(300) 및 게이트 드라이버(400)는 패널 구동 회로로 지칭될 수 있다.
실시 예들에 따라, 컨트롤러(200), 소스 드라이버(300) 및 게이트 드라이버(400) 중 적어도 두개는 하나의 집적 회로(integrated circuit)로 구현될 수 있다. 또한, 실시 예들에 따라, 소스 드라이버(300) 또는 게이트 드라이버(400)는 표시 패널(100)에 탑재되어 구현될 수 있다. 또한, 실시 예들에 따라, 전원 회로(500)는 표시 패널(100) 외부에 위치할 수 있다.
도 2는 본 개시의 실시 예들에 따른 표시 장치를 나타낸다. 도 2를 참조하면, 표시 장치(1000)는 표시 패널(100)과 연결되는 제1회로 기판(600), 제1회로 기판(600)과 연결되는 제2회로 기판(700), 커버 윈도우(800) 및 백 커버(900)를 포함할 수 있다.
표시 패널(100)은 커버 윈도우(800) 아래에 배치될 수 있다. 표시 패널(100)에서 출력되는 광은 커버 윈도우(800)를 통해 출력될 수 있다.
표시 패널(100)은 광이 출력되는 표시 영역(DA) 및 광이 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 복수의 화소(PX)들을 포함하는 영역으로서 활성 영역(active area)으로 지칭될 수 있다. 표시 영역(DA)에는 광을 출력할 수 있는 발광 물질이 배치될 수 있다. 예컨대, 표시 영역(DA)은 적색광, 녹색광 및 청색광 중 어느 하나 및 이들의 조합을 출력할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 주변을 따라 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100) 상의 영역들 중에서 표시 영역(DA)을 제외한 영역을 의미한다. 실시 예들에 따라, 비표시 영역(NDA)에는 게이트 드라이버(400)가 배치될 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(100)은 신호들이 수신되고 출력되는 패드 영역(PA)을 더 포함할 수 있다. 실시 예들에 따라, 패드 영역(PA)에는 신호들이 입출력되는 도전성의 범프들이 배치될 수 있다.
제1회로 기판(600)은 표시 패널(100)과 제2회로 기판(700) 사이에 연결될 수 있고, 표시 패널(100)과 제1회로 기판(700)을 전기적으로 연결할 수 있다.
실시 예들에 따라, 제1회로 기판(600)은 표시 패널(100)의 패드 영역(PA)에 부착될 수 있다. 실시 예들에 따라, 제1회로 기판(600)은 패드 영역(PA)에 배치되는 범프들과 연결될 수 있고, 상기 범프들을 통해 신호를 전송할 수 있다. 예컨대, 제1회로 기판(600)은 표시 패널(100)의 범프들과 제2회로 기판(700)에 형성된 배선들을 연결하기 위한 복수의 배선들을 포함할 수 있다.
제1회로 기판(600) 상에는 소스 드라이버(300) 또는 게이트 드라이버(400)가 실장될 수 있다. 실시 예들에 따라, 제1회로 기판(600)은 소스 드라이버(300) 또는 게이트 드라이버(400)로부터 전송된 신호를 표시 패널(100)로 전송할 수 있다.
실시 예들에 따라, 제1회로 기판(600)은 플렉서블(flexible)한 필름으로 구현될 수 있으나, 이에 한정되는 것은 아니다.
제2회로 기판(700)은 제1회로 기판(600)과 연결될 수 있다. 실시 예들에 따라, 제2회로 기판(700)은 제1회로 기판(600)을 통해 표시 패널(100)로 신호를 전송할 수 있다.
제2회로 기판(700)에는 컨트롤러(200) 또는 전원 회로(500)가 실장될 수 있고, 제2회로 기판(700)은 컨트롤러(200)로부터 전송되는 제어 신호들을 제1회로 기판(600)으로 전송하거나, 또는, 전원 회로(500)로부터 공급되는 구동 전압들을 제1회로 기판(600)으로 전송할 수 있다. 예컨대, 제2회로 기판(700)은 제1회로 기판(600)에 형성된 배선들과 각각 연결되는 배선들을 포함할 수 있다.
실시 예들에 따라, 제2회로 기판(700)은 인쇄 회로 기판(printed circuit board)일 수 있으나, 이에 한정되는 것은 아니다.
커버 윈도우(800)는 표시 패널(100)로부터 출력되는 광을 투과시켜 외부로 표시할 수 있다. 실시 예들에 따라, 커버 윈도우(800)는 표시 패널(100)로부터 제공되는 광을 투과시키는 투광 영역(TA) 및 광을 투과시키지 않는 차광 영역(BA)을 포함할 수 있다. 예컨대, 차광 영역(BA)은 베젤일 수 있다.
실시 예들에 따라, 커버 윈도우(800)는 투광 영역(TA)만을 포함할 수 있다. 이 경우, 표시 패널(100)로부터 출력되는 광은 커버 윈도우(800)의 모든 면을 통해 출력될 수 있다.
커버 윈도우(800)는 투명한 재질일 수 있다. 실시 예들에 따라, 커버 윈도우(800)는 유리, 플라스틱, 사파이어, 크리스탈 또는 필름 등일 수 있으나, 이에 한정되는 것은 아니며, 표시 패널(100)로부터 출력되는 광을 투과시킬 수 있는 임의의 재질일 수 있다.
백 커버(900)는 표시 장치(1000)의 최하단에 배치되고, 커버 윈도우(800) 및 표시 패널(100)을 수용할 수 있다. 실시 예들에 따라, 백 커버(900)는 커버 윈도우(800)와 결합되어 표시 패널(100)을 수용할 수 있다.
백 커버(900)는 강성을 갖는 물질로 구성될 수 있다.
도 3은 본 개시의 실시 예들에 따른 화소를 나타낸다. 도 3은 i번째 게이트 라인(GLi; 1≤i≤n)과 j번째 데이터 라인(DLj; 1≤j≤m)에 연결된 화소(PXij)를 예시적으로 나타낸다.
도 1 내지 도 3을 참조하면, 화소(PX)는 스위칭 트랜지스터(ST), 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 센싱 트랜지스터(SST) 및 발광 소자(LD)를 포함할 수 있다.
스위칭 트랜지스터(ST)의 제1전극(예컨대, 소스 전극)은 j번째 데이터 라인(DLj)과 전기적으로 연결되고, 제2전극(예컨대, 드레인 전극)은 제1노드(N1)와 전기적으로 연결된다. 스위칭 트랜지스터(ST)의 게이트 전극은 i번째 게이트 라인(GLi)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 i번째 게이트 라인(GLi)으로 게이트 온 레벨의 게이트 신호가 인가될 때 턴 온되어, j번째 데이터 라인(DLj)으로 인가되는 데이터 신호를 제1노드(N1)로 전달한다.
스토리지 커패시터(CST)의 제1전극은 제1노드(N1)와 전기적으로 연결되고, 제2 전극은 고전위 구동 전압(ELVDD)을 제공받도록 구성될 수 있다. 스토리지 커패시터(Cst)는 제1노드(N1)에 인가되는 전압과 고전위 구동 전압(ELVDD) 사이의 차이에 대응하는 전압을 충전할 수 있다.
구동 트랜지스터(DT)의 제1전극(예컨대, 소스 전극)은 고전위 구동 전압(ELVDD)을 제공받도록 구성되고, 제2전극(예컨대, 드레인 전극)은 발광 소자(LD)의 제1전극(예컨대, 애노드 전극)에 전기적으로 연결된다. 구동 트랜지스터(DT)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 구동 트랜지스터(DT)는 제1 노드(N1)를 통해 게이트 온 레벨의 전압이 인가될 때 턴 온되고, 게이트 전극에 제공되는 전압에 대응하여 발광 소자(LD)를 흐르는 구동 전류의 양을 제어할 수 있다.
센싱 트랜지스터(SST)의 제1전극(예컨대, 소스 전극)은 제2노드(N2)와 전기적으로 연결되고, 제2전극(예컨대, 드레인 전극)은 기준 전압 라인(RVL)와 전기적으로 연결된다. 센싱 트랜지스터(SST)의 게이트 전극은 센싱 라인(SL)과 전기적으로 연결된다. 스위칭 트랜지스터(ST)는 센싱 라인(SL)으로 전송된 센싱 전압에 기초하여 턴 온되고, 기준 전압 라인(RVL)로부터 전송된 기준 전압을 제2노드(N2)를 통해 구동 트랜지스터(DT)의 제1전극(예컨대, 소스 전극)에 인가할 수 있다.
또한, 센싱 트랜지스터(SST)는 화소(PX)(또는 구동 트랜지스터(DT))의 열화 정도를 검출하고, 검출 결과를 소스 드라이버(300)로 전달할 수 있다. 예컨대, 센싱 트랜지스터(SST)는 화소(PXij)의 열화 정도를 파악하기 위해 화소(PXij)의 임계 전압을 센싱할 수 있다. 구체적으로, 센싱 트랜지스터(SST)는 제2노드(N2)의 전압을 검출함으로써 임계 전압을 센싱할 수 있다.
발광 소자(LD)는 구동 전류에 대응하는 광을 출력한다. 발광 소자(LD)는 적색, 녹색, 청색 및 백색 중 어느 하나의 색에 대응하는 광을 출력할 수 있다. 발광 소자(LD)는 유기 발광 다이오드(OLED), 또는 마이크로 내지 나노 스케일 범위의 크기를 가지는 초소형 무기 발광 다이오드일 수 있으나, 이에 한정되지 않는다. 이하, 본 개시에서는 발광 소자(LD)가 유기 발광 다이오드로 구성되는 실시 예가 설명된다.
또한, 본 개시에서 설명되는 화소(PX)들의 구조가 도 3을 참조하여 설명된 화소(PXij)의 구조로 한정되어 해석되지 않는다. 실시 예들에 따라, 화소(PX)들은 구동 트랜지스터(DT)의 문턱 전압을 보상하거나, 구동 트랜지스터(DT)의 게이트 전극의 전압 및/또는 발광 소자(LD)의 애노드 전극의 전압을 초기화하기 위한 적어도 하나의 소자를 더 포함할 수 있다.
도 3에서는 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT)가 NMOS 트랜지스터인 예가 도시되나, 이에 한정되지 않는다. 예컨대, 각각의 화소(PX)를 구성하는 트랜지스터들 중 적어도 일부 또는 전부는 PMOS 트랜지스터로 구성될 수 있다. 다양한 실시 예에서, 스위칭 트랜지스터(ST) 및 구동 트랜지스터(DT) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon (LTPS)) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide ( LTPO)) 박막 트랜지스터로 구현될 수 있으나 이에 한정되지 않는다.
도 4는 본 개시의 실시 예들에 따른 표시 패널의 평면도를 나타낸다. 도 1 내지 도 4를 참조하여 표시 패널(100)의 구조를 설명한다.
기판(110)은 표시 패널(100)의 베이스 기재로서, 투광성 기판일 수 있다. 기판(110)은 유리 또는 강화 유리를 포함하는 경성 기판(rigid substrate) 또는 플라스틱 재질의 가요성 기판(flexible substrate)일 수 있다. 예컨대, 기판(110)은 폴리이미드(polyimide (PI)), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate (PET)), 폴리에틸렌 나프탈레이트(polyethylene naphthalate (PEN)), 폴리카보네이트(polycarbonate (PC)) 등의 플라스틱 재료 또는 유리(glass)로 형성될 수 있으나, 기판(110)의 재질이 이에 한정되지는 않는다.
기판(110) 상에는 데이터 패드(DPAD), 하부 전극(LE) 및 데이터 라인(DL)을 포함하는 제1도전층이 배치될 수 있다.
패드(PAD)는 패널 구동 회로로부터 패널을 구동하기 위한 신호를 수신할 수 있다. 실시 예들에 따라, 패드(PAD)는 제1회로 기판(600)과 전기적으로 연결될 수 있고, 제1회로 기판(600)으로부터 데이터 신호 또는 게이트 신호를 수신할 수 있다.
하부 전극(LE)은 광 차단 기능을 가지는 도전성 금속일 수 있다. 실시 예들에 따라, 하부 전극(LE)은 외부 광으로부터 표시 패널(100)의 구동 소자들을 보호할 수 있다. 한편, 도 4에는 패드(PAD) 및 하부 전극(LE)이 2중층 구조를 가지는 것으로 도시되어 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
데이터 라인(DL)은 화소(PX)에 데이터 신호를 전송하기 위한 도전성 배선일 수 있다. 실시 예들에 따라, 데이터 라인(DL)은 패드(PAD)로부터 전송된 데이터 신호를 수신할 수 있다. 예컨대, 데이터 라인(DL)은 도 1에 도시된 데이터 라인들(DL1~DLm) 중 어느 하나일 수 있다. 한편, 도 4에는 데이터 라인(DL)이 2중층 구조를 가지는 것으로 도시되어 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
실시 예들에 따라, 제1도전층과 기판(110) 사이에는 절연막이 배치될 수 있다.
패드(PAD) 상에는 패드 전극(PE)이 배치될 수 있다. 실시 예들에 따라, 패드 전극(PE)은 패드(PAD)와 전기적으로 연결될 수 있다. 예컨대, 패드 전극(PE)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ZnO(zinc oxide) 등의 투명 도전 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
패드 컨택홀(CHPAD)은 패드(PAD)와 버퍼층(120)을 노출시킬 수 있다. 예컨대, 패드 컨택홀(CHPAD)은 패드(PAD)와 버퍼층(120) 사이에 형성된 개구를 의미할 수 있다. 패드 전극(PE)은 패드(PAD)와 버퍼층(120) 사이에 배치된 패드 컨택홀(CHPAD)에 배치될 수 있다.
기판(110) 상에는 버퍼층(120)이 배치될 수 있다. 실시 예들에 따라, 버퍼층(120)은 기판(110), 하부 전극(LE) 및 데이터 라인(DL) 상에 배치될 수 있다.
버퍼층(120)은 기판(110)으로부터 이온이나 불순물이 확산되는 것을 방지할 수 있고, 기판(110)으로부터 수분이 침투되는 것을 차단할 수 있다.
버퍼층(120)은 제1버퍼층(121) 및 제2버퍼층(123)을 포함하는 다층 구조로 구성될 수 있다. 실시 예들에 따라, 제1버퍼층(121) 및 제2버퍼층(123)은 산화물 및 질화물 등의 무기물, 유기물 또는 유무기 복합물을 포함할 수 있다. 예컨대, 제1버퍼층(121) 및 제2버퍼층(123)은 실리콘 옥사이드(silicon oxide) 또는 실리콘 나이트라이드(silicon nitride)일 수 있다.
버퍼층(120) 상에는 제1액티브 패턴(ACT1) 및 제2액티브 패턴(ACT2)을 포함하는 액티브층이 배치될 수 있다. 액티브 패턴들(ACT1 및 ACT2)은 실리콘계 반도체 물질 또는 산화물계 반도체 물질을 포함할 수 있다.
예컨대, 상기 실리콘계 반도체 물질은 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 포함할 수 있다. 상기 산화물계 반도체 물질은 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO), 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO), 인듐 주석 아연 산화물(InSnZnO), 인듐 알루미늄 아연 산화물(InAlZnO), 주석 갈륨 아연 산화물(SnGaZnO), 알루미늄 갈륨 아연 산화물(AlGaZnO), 주석 알루미늄 아연 산화물(SnAlZnO), 2원계 금속 산화물인 인듐 아연 산화물(InZnO), 주석 아연 산화물(SnZnO), 알루미늄 아연 산화물(AlZnO), 아연 마그네슘 산화물(ZnMgO), 주석 마그네슘 산화물(SnMgO), 인듐 마그네슘 산화물(InMgO), 인듐 갈륨 산화물(InGaO), 인듐 산화물(InO), 주석 산화물(SnO) 또는 아연 산화물(ZnO) 등을 포함할 수 있다.
제1액티브 패턴(ACT1)은 구동 트랜지스터(DT)의 액티브 영역일 수 있다. 실시 예들에 따라, 제1액티브 패턴(ACT1)은 제1드레인 영역(DA1), 제1소스 영역(SA1) 및 제1드레인 영역(DA1) 및 제1소스 영역(SA1) 사이의 제1채널 영역(CA1)을 포함할 수 있다. 예컨대, 제1소스 영역(SA1) 및 제1드레인 영역(DA1)은 p형 또는 n형의 불순물을 포함할 수 있고, 전자(electron) 또는 정공(hole)은 제1소스 영역(SA1)으로부터 제1채널 영역(CA1)을 지나 제1드레인 영역(DA1)으로 유입될 수 있다. 후술하는 바와 같이, 제1액티브 패턴(ACT1)은 하부 전극(LE)과 전기적으로 연결될 수 있다.
실시 예들에 따라, 제1액티브 패턴(ACT1)의 제1소스 영역(SA1)으로부터 제1드레인 영역(DA1)으로 신호가 전달될 수 있다.
제2액티브 패턴(ACT2)은 하부 전극(LE)과 적어도 일부가 중첩되도록 배치될 수 있고, 제2액티브 패턴(ACT2)과 하부 전극(LE) 사이에는 스토리시 커패시터(CST)가 형성될 수 있다. 후술하는 바와 같이, 제2액티브 패턴(ACT2)은 데이터 라인(DL)과 전기적으로 연결될 수 있다.
제2액티브 패턴(ACT2)은 스위칭 트랜지스터(ST)의 액티브 영역일 수 있다. 실시 예들에 따라, 제2액티브 패턴(ACT2)은 제2드레인 영역(DA2), 제2소스 영역(SA2) 및 제2드레인 영역(DA2) 및 제2소스 영역(SA2) 사이의 제2채널 영역(CA2)을 포함할 수 있다. 예컨대, 제2소스 영역(SA2) 및 제2드레인 영역(DA2)은 p형 또는 n형의 불순물을 포함할 수 있고, 전자(electron) 또는 정공(hole)은 제2소스 영역(SA2)으로부터 제2채널 영역(CA2)을 지나 제2드레인 영역(DA2)으로 유입될 수 있다. 후술하는 바와 같이, 제2액티브 패턴(ACT2)은 데이터 라인(DL)과 전기적으로 연결될 수 있다.
절연층(ILD)은 제1액티브 패턴(ACT1) 및 제2액티브 패턴(ACT2)상에 배치될 수 있다. 실시 예들에 따라, 절연층(ILD)은 후술하는 게이트 전극들(GAT1 및 GAT2)에 대응하여 배치될 수 있다. 예컨대, 절연층(ILD)은 게이트 전극들(GAT1 및 GAT2)과 적어도 일부가 중첩되도록 배치될 수 있다. 절연층(ILD)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들을 포함하는 다중층 구조일 수 있다.
절연층(ILD) 상에는 게이트 전극들(GAT1 및 GAT2)을 포함하는 제2도전층이 배치될 수 있다. 실시 예들에 따라, 제2도전층은 게이트 라인들(GL1~GLn) 등과 같은 표시 패널(100)의 구동을 위한 배선들을 더 포함할 수 있다.
게이트 전극들(GAT1 및 GAT2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금을 포함할 수 있다. 또한, 게이트 전극들(GAT1 및 GAT2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층을 포함할 수 있다. 예컨대, 게이트 전극들(GAT1 및 GAT2)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 한편, 도 4에는 게이트 전극들(GAT1 및 GAT2)이 2중층 구조를 가지는 것으로 도시되어 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
제1게이트 전극(GAA1)은 구동 트랜지스터(DT)의 게이트 전극일 수 있다. 제1게이트 전극(GAT1)은 제1액티브 패턴(ACT1)과 제2액티브 패턴(ACT2) 상에 배치될 수 있다. 실시 예들에 따라, 제1게이트 전극(GAT1)은 제1액티브 패턴(ACT1) 상의 절연층(ILD)과 제2액티브 패턴(ACT2) 상의 절연층(ILD) 상에 배치될 수 있다.
제2게이트 전극(GAT2)은 스위칭 트랜지스터(ST)의 게이트 전극일 수 있다. 제2게이트 전극(GAT2)은 제2액티브 패턴(ACT2) 상에 배치될 수 있다. 실시 예들에 따라, 제2게이트 전극(GAT2)은 제2액티브 패턴(ACT2) 상의 절연층(ILD) 상에 배치될 수 있다.
제2도전층 상에는 보호층(130)이 배치될 수 있다. 보호층(130)은 제2도전층과 액티브층을 커버할 수 있다. 보호층(130)은 절연기능, 평탄화 기능 또는 방수 기능을 가지는 유기막 및 무기막 중 적어도 하나를 포함하는 층일 수 있다.
보호층(130)은 제1보호층(131) 및 제1보호층(131) 상에 배치되는 제2보호층(133)을 포함할 수 있다.
제1보호층(131)은 제2도전층과 액티브층을 절연시킬 수 있다. 실시 예들에 따라, 제1보호층(131)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 이들을 포함하는 다중막을 포함할 수 있다. 예컨대, 제1보호층(131)은 패시베이션 층일 수 있다.
실시 예들에 따라, 제1보호층(131)은 다층을 포함할 수 있고, 제1보호층(131)에 포함되는 상기 복수의 층들 사이에는 추가적인 도전층이 더 형성될 수 있다. 제1보호층(131) 사이에 형성되는 도전층은, 예컨대, 트랜지스터(DT 및 ST)의 보조 게이트 전극, 스토리지 커패시터(CST)의 상부 전극 등과 같은 회로 소자의 전극들 및 구동 라인들을 더 포함할 수 있다.
제2보호층(133)은 제1보호층(131)상에 배치될 수 있다. 제2보호층(133)은 제2보호층(133) 하부의 층들의 단차를 완화시키기 위한 평탄화막일 수 있다. 실시 예들에 따라, 제2보호층(133)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있다.
실시 예들에 따라, 제1보호층(131) 및 제2보호층(133) 중 어느 하나는 생략될 수 있다. 이 경우, 생략된 하나를 제외한 나머지 하나만으로 보호층(130)이 형성될 수 있다.
보호층(130) 상에는 연결 전극들(CE1, CE2 및 CE3)을 포함하는 제1전극층이 배치될 수 있다. 연결 전극들(CE1, CE2 및 CE3)은 적어도 두 개의 층 또는 적어도 두 개의 소자들을 서로 연결시키기 위한 도전성 전극일 수 있다. 실시 예들에 따라, 연결 전극들(CE1, CE2 및 CE3)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ZnO(zinc oxide) 등의 투명 도전 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
제1연결 전극(CE1)은 하부 전극(LE)과 제1액티브 패턴(ACT1)을 전기적으로 연결시킬 수 있다. 실시 예들에 따라, 제1액티브 패턴(ACT1)의 제1드레인 영역(DA1)으로부터 전송된 신호는 제1연결 전극(CE1)을 지나 하부 전극(LE)으로 전달되고, 다시 하부 전극(LE)으로부터 제1연결 전극(CE1)을 통해 전송될 수 있다.
또한, 제1연결 전극(CE1)은 발광층(150)과 전기적으로 연결되고, 하부 전극(LE)으로부터 전송된 신호에 응답하여, 발광층(150)으로 정공을 전송할 수 있다. 예컨대, 제1연결 전극(CE1)은 애노드 전극(음극 전극)으로서 기능할 수 있다.
제1연결 전극(CE1)의 적어도 일부는 제1컨택홀(CH1)을 따라 배치될 수 있다. 실시 예들에 따라, 제1컨택홀(CH1)은 버퍼층(120) 및 보호층(130) 내에 배치될 수 있다. 예컨대, 제1컨택홀(CH1)은 보호층(130), 버퍼층(120), 제1액티브 패턴(ACT1) 및 하부 전극(LE)을 적어도 부분적으로 노출시킬 수 있다.
제1컨택홀(CH1)은 버퍼층(120) 및 보호층(130)을 식각함으로써 생성될 수 있다.
제2연결 전극(CE2)은 제2액티브 패턴(ACT2)과 제1게이트 전극(GAT1)을 전기적으로 연결시킬 수 있다. 실시 예들에 따라, 제2액티브 패턴(ACT2)으로부터 전송되는 신호는 제2연결 전극(CE2)을 지나 제1게이트 전극(GAT1)으로 전달될 수 있다. 즉, 제2연결 전극(CE2)은 구동 트랜지스터(DT)와 제1노드(N1)를 연결하는 배선으로서 기능할 수 있다.
제2연결 전극(CE2)의 적어도 일부는 제2컨택홀(CH2)을 따라 배치될 수 있다. 실시 예들에 따라, 제2컨택홀(CH2)은 절연층(ILD) 및 보호층(130)내에 배치될 수 있다. 예컨대, 제2컨택홀(CH2)은 보호층(130), 제1게이트 전극(GAT1), 절연층(ILD) 및 제2액티브 패턴(ACT)을 적어도 부분적으로 노출시킬 수 있다.
제2컨택홀(CH2)은 절연층(ILD) 및 보호층(130)을 식각함으로써 형성될 수 있다.
제3연결 전극(CE3)은 데이터 라인(DL)과 제2액티브 패턴(ACT2)을 전기적으로 연결시킬 수 있다. 실시 예들에 따라, 데이터 라인(DL)으로부터 전송되는 데이터 신호는 제3연결 전극(CE3)을 통해 제2액티브 패턴(ACT2)으로 전송될 수 있다. 즉, 제2연결 전극(CE2)은 스위칭 트랜지스터(ST)의 소스 전극으로서 기능할 수 있다.
제3연결 전극(CE3)의 적어도 일부는 제3컨택홀(CH3)을 따라 배치될 수 있다. 실시 예들에 따라, 제3컨택홀(CH3)은 보호층(130) 및 버퍼층(120)내에 배치될 수 있다. 예컨대, 제3컨택홀(CH3)은 보호층(130), 제2액티브 패턴(ACT2), 버퍼층(120) 및 데이터 라인(DL)을 적어도 부분적으로 노출시킬 수 있다.
제3컨택홀(CH3)은 보호층(130) 및 버퍼층(120)을 식각함으로써 형성될 수 있다.
연결 전극들(CE1 내지 CE3)은 서로 전기적으로 절연될 수 있다. 실시 예들에 따라, 연결 전극들(CE1 내지 CE3)은 서로 이격되어 배치될 수 있다.
본 개시의 실시 예들에 따른 표시 패널(100)은 적어도 두 개의 층들 또는 적어도 두 개의 소자들을 연결하는 연결 전극들(CE1, CE2 및 CE3)을 포함하므로, 표시 패널(100)의 제조 공정이 간단해지는 효과가 있다. 이에 따라, 제조 공정상에서 발생할 수 있는 불량률 또한 저감될 수 있는 효과가 있다.
제1전극층 및 보호층(130) 상에는 뱅크층(140)이 배치될 수 있다. 뱅크층(140)은 화소(PX)의 발광 영역을 정의할 수 있다. 실시 예들에 따라, 뱅크층(140)은 보호층(130), 제1전극층 및 컨택홀들(CH1 내지 CH3)을 커버하도록 배치될 수 있다. 예컨대, 뱅크층(140)의 일부는 컨택홀들(CH1 내지 CH3) 상에 배치된 연결 전극들(CE1 내지 CE3)을 커버하도록 배치될 수 있다. 이에 따라, 연결 전극들(CE1 내지 CE3)은 다른 구성들로부터 절연되고, 연결 전극들(CE1 내지 CE3)에 형성되는 전기적 경로가 절연될 수 있다.
실시 예들에 따라, 뱅크층(140)은 제1연결 전극(CE1)의 적어도 일부를 노출시키는 개구(BO)를 포함할 수 있다. 즉, 뱅크층(140)은 제1연결 전극(CE1)의 적어도 일부를 제외한 나머지를 모두 커버할 수 있다. 개구(BO)는 개구 영역(OA)을 정의할 수 있다. 개구 영역(OA)은 화소(PX)를 구획하는 영역으로서, 발광층(150)으로부터 출력된 광이 투과될 수 있으나, 이에 한정되는 것은 아니다.
뱅크층(140)은 광을 차단할 수 있는 물질(예컨대, 유색 물질)로 이루어질 수 있다. 이에 따라, 뱅크층(140)의 개구(BO)를 제외한 나머지 층을 통해서는 광이 투과되지 않고, 뱅크층(140)의 개구(BO)를 통해서만 광이 투과될 수 있다.
뱅크층(140)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물을 포함할 수 있다. 또한, 뱅크층(140)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드를 포함하는 무기물을 포함할 수 있다. 실시 예들에 따라, 뱅크층(140)은 유기물 및 무기물을 포함하는 다중층의 구조일 수 있다.
뱅크층(140) 상에는 발광층(150)이 배치된다. 발광층(150)은 제1연결 전극(CE1)로부터 전송되는 전기적 신호에 응답하여 광을 출력할 수 있다.
발광층(150)은 제1연결 전극(CE1) 상에 배치되어 제1연결 전극(CE1)으로부터 정공이 주입되는 정공주입층(hole injection layer (HIL)), 상기 정공주입층 상에 배치되어 주입된 정공의 이동을 돕는 정공수송층(hole transporting layer (HTL)), 제2전극층(160)으로부터 전자가 주입되는 전자주입층(electron injection layer (EIL)), 상기 전자주입층으로부터 주입된 전자의 이동을 돕는 전자수송층(electron transporting layer (ETL)) 및 상기 정공수송층으로부터 이동된 정공 및 상기 전자수송층으로부터 이동된 전자를 이용하여 발광하는 유기 발광층을 포함할 수 있다. 실시 예들에 따라, 유기 발광층은 인광 또는 형광 물질을 포함하는 유기물을 포함할 수 있다.
발광층(150)은 2 스택(stack) 이상의 탠덤 구조(tandem structure)로 형성될 수 있다. 이 경우, 스택들 각각이 정공 수송층, 유기 발광층, 전자 수송층을 포함할 수 있다. 발광층(150)이 2 스택 이상의 탠덤 구조로 형성되는 경우, 스택들 사이에는 전하 생성층이 형성될 수 있다. 전하 생성층은 하부 스택과 인접하게 위치하는 n형 전하 생성층과 n형 전하 생성층 상에 형성되어 상부 스택과 인접하게 위치하는 p형 전하 생성층을 포함할 수 있다. n형 전하 생성층은 하부 스택으로 전자(electron)를 주입해주고, p형 전하 생성층은 상부 스택으로 정공(hole)을 주입해준다. n형 전하 생성층은 전자수송능력이 있는 유기 호스트 물질에 리튬(Li), 나트륨(Na), 칼륨(K), 또는 세슘(Cs)과 같은 알칼리 금속, 또는 마그네슘(Mg), 스트론튬(Sr), 바륨(Ba), 또는 라듐(Ra)과 같은 알칼리 토금속이 도핑된 유기층일 수 있다. p형 전하 생성층은 정공 수송 능력이 있는 유기 호스트 물질에 도펀트가 도핑된 유기층일 수 있다.
발광층(150)은 증착 공정, 잉크젯 공정 또는 레이저 전사 공정에 따라 형성될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
상기 증착 공정은 유기 물질을 기판 상에 얇은 막의 형태로 형성하는 공정을 의미한다. 실시 예들에 따라, 상기 증착 공정은 물리적 증착 또는 화학적 증착을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 잉크젯 공정은 유기 물질을 포함하는 용액을 기판 상에 도포하는 공정을 의미한다.
상기 레이저 전사 공정은 유기 물질을 포함하는 필름을 기판에 밀착시킨 후 레이저를 상기 필름에 조사함으로써 상기 필름으로부터 유기 물질을 기판으로 이동시키는 공정을 의미한다.
발광층(150)으로부터 출력되는 광은 적색광, 녹색광, 청색광 및 백색광 중 어느 하나일 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다. 예컨대, 발광층(150)으로부터 출력되는 광의 색상은 마젠타, 시안, 옐로 중 하나일 수 있다.
제2전극층(160)은 발광층(150) 상에 배치된다. 제2전극층(160)은 발광층(150)을 커버하도록 배치될 수 있다. 실시 예들에 따라, 제2전극층(160)은 발광층(150)으로 전자를 전송할 수 있다. 예컨대, 제2전극층(160)은 캐소드 전극(양극 전극)으로서 기능할 수 있다.
제2전극층(160)은 광을 투과시킬 수 있는 투명한 금속 물질(transparent conductive material (TCO)) 또는 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금을 포함하는 반투과 금속 물질(semi-transmissive conductive material)을 포함할 수 있다.
제2전극층(160)은 증착 공정에 따라 형성될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
봉지층(170)은 제2전극층(160)상에 배치될 수 있다. 봉지층(170)은 봉지층(170) 하부의 층(예컨대, 발광층(150))으로 산소, 수분 또는 이물질이 침투되는 것을 방지할 수 있다. 실시 예들에 따라, 봉지층(170)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 다층 구조로 형성될 수 있다. 예컨대, 봉지층(170)은 무기층, 유기층 및 무기층의 순차적인 적층 구조를 포함하는 다층 구조일 수 있다.
실시 예들에 따라, 상기 유기층은 발광층(150)에 이물 등이 침투되는 것을 방지할 수 있도록 상기 무기층 보다 두꺼울 수 있다. 또한, 상기 유기층은 발광층(150)으로부터 출력된 광을 통과시킬 수 있는 투명한 물질로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 무기층은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 및 티타늄 산화물 중 적어도 하나를 포함할 수 있다. 상기 유기층은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 벤조사이클로부틴계 수지(benzocyclobutene resin) 또는 폴리이미드 수지(polyimide resin) 중 적어도 하나를 포함할 수 있다.
한편, 실시 예들에 따라 발광층(150)으로부터 출력되는 광을 이용하여 특정 색상의 광을 출력하도록 구성되는 컬러 필터가 추가적으로 배치될 수 있으나, 이에 대하여는 후술하도록 한다.
또한, 비록 도 4에는 도시되어 있지 않으나, 표시 패널을 구성하기 위한 추가적인 층들이 봉지층(170) 상에 배치될 수 있다. 실시 예들에 따라, 봉지층(170) 상에 접착층이 배치되고, 상기 접착층 상에 상부 기판이 배치될 수 있으나, 이에 한정되지 않는다.
도 5는 본 개시의 실시 예들에 따른 표시 패널의 평면도를 나타낸다. 도 5는 도 4에 도시된 표시 패널(100)의 부분(Ⅰ-Ⅰ’)과 부분(Ⅱ-Ⅱ’)에 대응하는 평면도를 나타낸다. 도 1 내지 도 5를 참조하면, 기판(110)이 배치된다.
기판(110) 상에 하부 전극(LE), 데이터 라인(DL), 기준 전압 라인(RVL)이 배치될 수 있다.
하부 전극(LE) 상에는 제1액티브 패턴(ACT1)과 제2액티브 패턴(ACT2)이 배치될 수 있다. 실시 예들에 따라, 제3액티브 패턴(ACT3)과 제2게이트 전극(GAT2)이 하부 전극(LE) 상에 배치될 수 있다.
제3액티브 패턴(ACT3)은 센싱 트랜지스터(SST)의 액티브 영역일 수 있다. 실시 예들에 따라, 제3액티브 패턴(ACT3)은 제3드레인 영역, 제3소스 영역 및 상기 제3드레인 영역 및 상기 제3소스 영역 사이의 제3채널 영역을 포함할 수 있다. 예컨대, 상기 제3소스 영역 및 상기 제3드레인 영역은 p형 또는 n형의 불순물을 포함할 수 있고, 전자(electron) 또는 정공(hole)은 상기 제3소스 영역으로부터 상기 제3채널 영역을 지나 상기 제3드레인 영역으로 유입될 수 있다. 예컨대, 기준 전압 라인(SL)으로부터 전송된 전류는 상기 제3채널 영역을 지나 상기 제3드레인 영역으로 유입될 수 있다.
하부 전극(LE)과 제1액티브 패턴(ACT1)은 제1컨택홀(CH1)에 배치된 제1연결 전극(CE1)에 의해 연결될 수 있고, 결과적으로, 하부 전극(LE), 제1액티브 패턴(ACT1) 및 발광층(150)이 제1연결 전극(CE1)에 의해 연결될 수 있다.
데이터 라인(DL) 상에는 제2액티브 패턴(ACT2)이 배치될 수 있다 . 하부 전극(LE)과 제2액티브 패턴(ACT2)은 스토리지 커패시터(CST)를 형성할 수 있다. 실시 예들에 따라, 제2게이트 전극(GAT2)은 데이터 라인(DL) 상에 배치될 수 있다.
데이터 라인(DL)과 제2액티브 패턴(ACT2)은 제3컨택홀(CH3)에 배치된 제3연결 전극(CE3)에 의해 연결될 수 있다.
기준 전압 라인(RVL) 상에는 제2게이트 전극(GAT2)과 센싱 트랜지스터(SST)의 제3게이트 전극(GAT3)이 배치될 수 있다. 제3게이트 전극(GAT3)은 센싱 트랜지스터(SST)를 턴-온 시키기 위한 전극으로서, 센싱 라인(SL)으로부터 전송된 신호에 응답하여 스위칭 동작을 수행할 수 있다.
제3액티브 패턴(ACT3)과 하부 전극(LE)은 제4컨택홀(CH4)에 배치된 제4연결 전극(CE4)에 의해 연결될 수 있다.
제1액티브 패턴(ACT1) 상에는 제1게이트 전극(GAT1)이 배치될 수 있고, 제2액티브 패턴(ACT2) 상에는 제1게이트 전극(GAT1)과 제2게이트 전극(GAT2)이 배치될 수 있다.
제1게이트 전극(GAT1)과 제2액티브 패턴(ACT2)은 제2컨택홀(CH2)에 배치된 제2연결 전극(CE2)에 의해 연결될 수 있다.
구동 트랜지스터(DT)는 제1노드(N1)를 통해 제1게이트 전극(GAT1)으로 전송되는 신호에 응답하여 스위칭 동작을 수행하고, 구동 트랜지스터(DT)의 드레인 영역(DA1)을 통해 전류를 출력할 수 있다. 출력된 전류는 제1연결 전극(CE1)을 통해 흐를 수 있다. 스위칭 트랜지스터(ST)는 제2게이트 전극(GAT2)을 통해 전송되는 게이트 신호에 응답하여 스위칭 동작을 수행하고, 스위칭 트랜지스터(ST)의 드레인 영역(DA2)을 통해 전류를 출력할 수 있다. 출력된 전류는 제3연결 전극(CE3)을 통해 흐를 수 있다. 또한, 센싱 트랜지스터(SST)는 제3게이트 전극(GAT3)을 통해 전송되는 게이트 신호에 응답하여 스위칭 동작을 수행하고, 센싱 트랜지스터(SST)의 액티브 패턴(ACT3)의 드레인 영역을 통해 전류를 출력할 수 있다. 출력된 전류는 제4연결 전극(CE4)을 통해 흐를 수 있다
구체적으로, 데이터 라인(DL)으로 데이터 신호가 수신되면, 제3연결 전극(CE3)을 통해 데이터 라인(DL)으로부터 제2액티브 패턴(ACT2)으로 신호가 전달된다. 스위칭 트랜지스터(ST)의 제2게이트(GAT2)는 게이트 신호의 입력에 따라 스위칭 동작을 수행하고, 제2액티브 패턴(ACT2)의 제2채널 영역(CA2)을 통해 신호를 전송한다.
제2채널 영역(CA2)을 통해 전송되는 신호는 제2연결 전극(CE2)을 통해 구동 트랜지스터(DT)의 제1게이트(GAT1)의 신호로서 인가된다. 구동 트랜지스터(DT)는 제1게이트(GAT1)로 인가되는 신호에 스위칭되고, 제1액티브 패턴(ACT1)의 제1채널 영역(CA1)을 통해 신호를 전송한다. 제1채널 영역(CA1)을 통해 전송되는 신호는 제1연결 전극을 지나 하부 전극(LE) 및 발광층(150)으로 전송될 수 있다.
즉, 본 개시의 실시 예들에 따르면, 스위칭 트랜지스터(ST)는 제3연결 전극(CE3)을 통해 전송되는 신호를 이용하여 구동 트랜지스터(DT)로 전류를 공급할 수 있고, 구동 트랜지스터(DT)는 제2연결 전극(CE2)을 통해 스위칭 트랜지스터(ST)로부터 전송되는 신호를 제1게이트 전극(GAT1)에서 수신하고, 구동 트랜지스터(DT)로부터 출력되는 전류는 제1연결 전극(CE1)을 통해 발광층(150)으로 출력될 수 있다.
도 6 내지 도 14는 본 개시의 실시 예들에 따른 표시 패널의 제조 과정을 나타낸다. 도 4 및 도 6 내지 도 14를 참조하여 본 개시의 실시 예들에 따른 표시 패널의 제조 과정을 설명한다.
도 6을 참조하면, 기판(110)이 제공되고, 기판(110) 상에 제1도전층이 형성될 수 있다. 상기 도전층은 패드(PAD), 하부 전극(LE) 및 데이터 라인(DL)을 포함할 수 있다. 실시 예들에 따라, 도 6에 도시된 바와 같이 상기 도전층은 적어도 둘 이상의 금속층을 포함하는 다층 구조일 수 있으나, 본 개시의 실시 예들이 한정되지는 않는다.
패드(PAD), 하부 전극(LE) 및 데이터 라인(DL)은 패터닝 공정을 수행함으로써 형성될 수 있다. 실시 예들에 따라, 패드(PAD), 하부 전극(LE) 및 데이터 라인(DL)은 기판(110) 상에 금속 물질을 도포(또는 증착)한 후, 제1마스크를 이용하여 패터닝 함으로써 형성될 수 있으나 이에 한정되는 것은 아니다.
도 7을 참조하면, 제1도전층 상에 버퍼층(120)이 형성될 수 있다. 실시 예들에 따라, 제1버퍼층(121)이 기판(110) 상에 형성되고, 이후 제1버퍼층(121) 상에 제2버퍼층(123)이 형성될 수 있다. 예컨대, 버퍼층(120)은 증착 공정에 의해 형성될 수 있다.
도 7을 참조하면, 버퍼층(120) 상에 제1액티브 패턴(ACT1) 및 제2액티브 패턴(ACT2)을 포함하는 액티브층이 형성될 수 있다. 실시 예들에 따라, 버퍼층(120) 상에 제3액티브 패턴(ACT3)이 추가적으로 형성될 수 있다.
버퍼층(120) 상에 반도체 물질을 도포한 후 제2마스크를 이용하여 패터닝 함으로써 액티브층이 형성될 수 있으나 이에 한정되는 것은 아니다. 예컨대, 액티브층은 적어도 두 개의 마스크를 이용한 패터닝 공정에 의해 형성될 수도 있다.
도 8을 참조하면, 액티브층 상에 절연층(ILD) 및 게이트들(GAT1 및 GAT2)을 포함하는 제2도전층이 형성될 수 있다.
절연층(ILD)을 형성하기 위한 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함하는 무기층을 액티브층 상에 형성한 후, 상기 무기층을 선택적으로 패터닝 함으로써 절연층(ILD)을 형성할 수 있다. 또한, 상기 무기층 상에 제2도전층을 형성하기 위한 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 적어도 하나를 포함하는 금속층을 형성하고, 상기 금속층을 선택적으로 패터닝 함으로써 제2도전층을 형성할 수 있다.
실시 예들에 따라, 상기 무기층 및 상기 금속층을 제3마스크를 이용하여 함께 패터닝 함으로써 절연층(ILD) 및 게이트 전극들(GAT1 및 GAT2)을 형성할 수 있다. 즉, 본 개시의 실시 예들에 따르면, 절연층(ILD) 및 게이트 전극들(GAT1 및 GAT2)은 하나의 마스크를 이용하여 형성될 수 있으므로 사용되는 마스크의 수가 감소되며, 공정이 간단해지는 효과가 있다.
또한, 제2도전층이 형성된 후 액티브 패턴들(ACT1, ACT2 및 ACT3)에 고농도의 이온을 도핑하여 액티브 패턴들(ACT1, ACT2 및 ACT3) 각각의 드레인 영역 및 소스 영역을 형성할 수 있다. 예컨대, 액티브 패턴들(ACT1, ACT2 및 ACT3)에 p형 또는 n형 이온을 주입함으로써 드레인 영역 및 소스 영역을 형성할 수 있다. 상기 드레인 영역과 상기 소스 영역 사이에는 채널 영역이 형성될 수 있다. 실시 예들에 따라, 액티브 패턴들(ACT1, ACT2 및 ACT3)에 대한 이온 주입 시 게이트 전극들(GAT1, GAT2 및 GAT3)을 마스크로서 사용할 수 있으나, 이에 한정되는 것은 아니다.
도 9를 참조하면, 버퍼층(120) 상에 보호층(130)이 형성될 수 있다. 보호층(130)은 버퍼층(120), 게이트 전극들(GAT1 및 GAT2), 절연층(ILD) 및 액티브층을 모두 커버하도록 배치될 수 있다.
실시 예들에 따라, 제1보호층(131)이 형성되고, 이후 제1보호층(131) 상에 제2보호층(133)이 형성될 수 있다. 예컨대, 보호층(130)은 증착 공정에 의해 형성될 수 있다.
도 10을 참조하면, 컨택홀들(CH1, CH2 및 CH3) 및 패드 컨택홀(CHPAD)이 형성된다. 실시 예들에 따라, 도 10에 도시되지는 않았으나, 제4컨택홀(CH4)도 추가적으로 형성될 수 있다.
컨택홀들(CH1~CH4) 및 패드 컨택홀(CHPAD)은 보호층(130) 또는 버퍼층(120) 및 보호층(130)을 식각함으로써 형성될 수 있다. 실시 예들에 따라, 제2컨택홀(CH2)은 보호층(130)을 식각함으로써 형성될 수 있고, 나머지 컨택홀들(CHPAD, CH1, CH3 및 CH4)은 보호층(130) 및 버퍼층(120)을 식각함으로써 형성될 수 있다.
실시 예들에 따라, 보호층(130)(또는 보호층(130) 및 버퍼층(120))을 제4마스크를 이용하여 식각함으로써 컨택홀들(CH1~CH4) 및 패드 컨택홀(CHPAD)을 형성할 수 있다. 즉, 본 개시의 실시 예들에 따르면, 컨택홀들이 하나의 마스크를 이용하여 하나의 공정 내에서 형성되므로 사용되는 마스크의 수가 감소되며, 공정이 간단해지는 효과가 있다. 또한, 이에 따라 불량률이 감소할 수 있다.
도 11을 참조하면, 연결 전극들(CE1, CE2 및 CE3) 및 패드 전극(CHPAD)을 포함하는 제1전극층이 형성될 수 있다. 실시 예들에 따라, 도 11에 도시되지는 않았으나, 제4연결 전극(CE4)이 추가적으로 형성될 수 있다.
제1연결 전극(CE1)은 적어도 일부가 제1컨택홀(CH1)에 배치되도록 형성될 수 있다. 실시 예들에 따라, 제1연결 전극(CE1)의 제1부분은 제1컨택홀(CH1)에 형성되고, 제1연결 전극(CE1)의 제2부분은 보호층(130) 상에 형성될 수 있다.
제1연결 전극(CE1)은 제1액티브 패턴(ACT1)과 하부 전극(LE)을 전기적으로 연결할 수 있다. 예컨대, 제1액티브 패턴(ACT1)과 하부 전극(LE)은 제1컨택홀(CH1)을 통해 제1연결 전극(CE1)과 연결될 수 있다.
제2연결 전극(CE2)은 적어도 일부가 제2컨택홀(CH2)에 배치되도록 형성될 수 있다. 실시 예들에 따라, 제2연결 전극(CE2)의 제1부분은 제2컨택홀(CH2)에 형성되고, 제2연결 전극(CE2)의 제2부분은 보호층(130) 상에 형성될 수 있다.
제2연결 전극(CE2)은 제2액티브 패턴(ACT2)과 제1게이트 전극(GAT1)을 전기적으로 연결할 수 있다. 예컨대, 제2액티브 패턴(ACT2)과 제1게이트 전극(GAT1)은 제2컨택홀(CH2)을 통해 제2연결 전극(CE2)과 연결될 수 있다.
제3연결 전극(CE3)은 적어도 일부가 제3컨택홀(CH3)에 배치되도록 형성될 수 있다. 실시 예들에 따라, 제3연결 전극(CE3)의 제1부분은 제3컨택홀(CH3)에 형성되고, 제3연결 전극(CE3)의 제2부분은 보호층(130) 상에 형성될 수 있다.
제3연결 전극(CE3)은 데이터 라인(DL)과 제2액티브 패턴(ACT2)을 전기적으로 연결할 수 있다. 예컨대, 데이터 라인(DL)과 제2액티브 패턴(ACT2)은 제3컨택홀(CH3)을 통해 제3연결 전극(CE3)과 연결될 수 있다.
제4연결 전극(CE4)은 적어도 일부가 제4컨택홀(CH4)에 배치되도록 형성될 수 있다. 실시 예들에 따라, 제4연결 전극(CE4)의 제1부분은 제4컨택홀(CH4)에 형성되고, 제4연결 전극(CE4)의 제2부분은 보호층(130) 상에 형성될 수 있다.
제4연결 전극(CE4)은 제3액티브 패턴(ACT3)과 하부 전극(LE)을 전기적으로 연결할 수 있다. 예컨대, 제3액티브 패턴(ACT3)과 하부 전극(LE)은 제4컨택홀(CH4)을 통해 제4연결 전극(CE4)과 연결될 수 있다.
패드 전극(PE)은 적어도 일부가 패드 컨택홀(CHPAD)에 배치되도록 형성될 수 있다. 실시 예들에 따라, 패드 전극(PE)은 패드(PAD)를 커버하도록 형성될 수 있다. 패드 전극(PE)은 패드(PAD)와 전기적으로 연결될 수 있다.
연결 전극들(CE1 내지 CE4)는 전기적으로 절연될 수 있다. 실시 예들에 따라, 연결 전극들(CE1 내지 CE4)는 서로 이격되어 보호층(130) 상에 배치될 수 있다.
연결 전극들(CE1 내지 CE4) 및 패드 전극(PE)은 패터닝 공정을 수행함으로써 형성될 수 있다. 실시 예들에 따라, 연결 전극들(CE1 내지 CE4) 및 패드 전극(PE)은 패터닝되어 컨택홀들이 형성된 보호층(130) 상에 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 ZnO(zinc oxide) 등의 투명 도전 물질을 도포(또는 증착)한 후, 제5마스크를 이용하여 선택적으로 패터닝 함으로써 형성될 수 있다. 예컨대, 연결 전극들(CE1 내지 CE4) 및 패드 전극(PE)은 하나의 공정 내에서 같이 형성될 수 있다.
즉, 본 개시의 실시 예들에 따르면, 적어도 두 개의 층들을 연결시키는 연결 전극들(CE1 내지 CE4) 및 패드 전극(PE)이 하나의 마스크를 이용하여 하나의 공정 내에서 형성될 수 있어 사용되는 마스크의 수가 감소되며, 공정이 간단해지는 효과가 있다. 또한, 이에 따라 불량률이 감소할 수 있다.
도 12를 참조하면, 보호층(130) 상에 뱅크층(140)이 형성될 수 있다. 실시 예들에 따라, 뱅크층(140)은 제1연결 전극(CE1)의 적어도 일부를 노출시키는 개구(BO)를 포함할 수 있다.
뱅크층(140)은 보호층(130), 제1전극층 및 컨택홀들(CH1 내지 CH4)을 커버하도록 배치될 수 있다. 예컨대, 뱅크층(140)의 일부는 컨택홀들(CH1 내지 CH4) 상에 배치된 연결 전극들(CE1 내지 CE4)을 커버하도록 배치될 수 있다.
보호층(130) 상에 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물 또는 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥사이드를 포함하는 무기물을 도포(또는 증착)함으로써 뱅크층(140)이 형성될 수 있다. 실시 예들에 따라, 제6마스크를 이용하여 상기 유기물 또는 무기물을 선택적으로 패터닝함으로써 뱅크층(140)의 개구(BO)를 형성할 수 있다.
도 13을 참조하면, 뱅크층(140) 상에 발광층(150) 및 제2전극층(160)이 형성될 수 있다. 실시 예들에 따라, 발광층(150)이 먼저 형성되고, 발광층(150) 상에 제2전극층(160)이 형성될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 발광층(150)은 뱅크층(140)의 표면을 따라 일정 두께로 형성될 수 있고, 제2전극층(160)은 발광층(150)의 표면을 따라 일정 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
실시 예들에 따라, 발광층(150)은 유기 물질을 증착하거나(증착 공정), 유기 물질을 포함하는 용액을 도포하거나(잉크젯 공정) 또는 유기 물질을 포함하는 필름에 레이저를 조사(레이저 전사 공정)함으로써 형성될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
실시 예들에 따라, 제2전극층(160)은 투명한 금속 물질 또는 반투과 금속 물질을 증착시킴으로써 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 14를 참조하면, 제2전극층(160) 상에 봉지층(170)이 형성될 수 있다. 봉지층(170)은 봉지층(170) 하부에 위치하는 층으로 수분이나 이물질이 침투되지 않도록, 제2전극층(160)을 커버하도록 형성될 수 있다.
봉지층(170)은 무기층 및 유기층을 포함하는 다층 구조로 형성될 수 있다. 실시 예들에 따라, 외부로부터의 이물질 또는 수분의 침투를 방지할 수 있는 무기층이 형성되고, 상기 무기층 상에 하부 구조의 요철을 평탄화하는 유기층이 형성될 수 있다. 예컨대, 상기 유기층은 상기 무기층 보다 더 두껍게 형성될 수 있다.
실시 예들에 따라, 무기층은 원자 증착 또는 스퍼터링 방식에 따라 형성될 수 있고, 유기층은 열증착 방식에 따라 형성될 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 본 개시의 실시 예들에 따르면, 절연층(ILD) 및 게이트 전극들(GAT1 및 GAT2)을 동일한 마스크를 이용하여 형성할 수 있고, 표시 패널(100)의 적어도 두 개의 층들을 연결시키는 컨택홀들이 동일한 마스크를 이용하여 형성되므로, 사용되는 마스크의 수가 감소되며 이에 따라 공정이 간단해지는 효과가 있다.
도 15는 본 개시의 실시 예들에 따른 표시 패널을 나타낸다. 도 4의 표시 패널(100)과 비교하면, 도 15의 표시 패널(100A)의 뱅크층(140)은 복수의 개구들(BO1 내지 BO3)을 포함하는 것이 차이가 있다.
도 15를 참조하면, 뱅크층(140)은 복수의 개구들(BO1 내지 BO3)을 포함할 수 있다. 실시 예들에 따라, 제1개구(BO1)는 제1연결 전극(CE1)의 일부를 노출시킬 수 있다. 또한, 제2개구(BO2)는 제1연결 전극(CE1)과 제2연결 전극(CE2) 사이에 형성되고, 제3개구(BO3)는 제2연결 전극(CE2)과 제3연결 전극(CE3) 사이에 형성될 수 있다.
실시 예들에 따라, 연결 전극들(CE1 내지 CE3)과 뱅크층(140)은 하나의 마스크를 이용하여 형성될 수 있다. 이에 대하여는 후술한다.
즉, 본 개시의 실시 예들에 따른 표시 패널(100)은 적어도 연결 전극들(CE1, CE2 및 CE3)과 뱅크층(140)을 하나의 마스크를 이용하여 형성하므로, 표시 패널(100)의 제조 공정이 간단해지는 효과가 있다.
도 16 내지 도 20은 도 15에 도시된 표시 패널의 제1전극층과 뱅크층을 형성하는 것을 나타낸다. 도 16 내지 도 20은 도 15에 도시된 영역(AA)을 확대한 것이다.
도 16을 참조하면, 제1컨택홀(CH1)이 형성된 보호층(130) 상에 투명 도전성 물질(TCM)이 도포된다. 실시 예들에 따라, 투명 도전성 물질(TCM)은 보호층(130) 상에 증착될 수 있다. 이에 따라, 투명 도전성 물질(TCM)은 제1컨택홀(CH1)을 포함하는 보호층(130) 상에 증착될 수 있다.
도 17을 참조하면, 도포된 투명 도전성 물질(TCM) 상에 뱅크 패턴(BPHT)가 형성될 수 있다. 실시 예들에 따라, 뱅크 패턴(BPHT)는 패터닝 공정에 의해 형성될 수 있다. 예컨대, 뱅크 패턴(BPHT)은 하나의 마스크를 이용하는 패터닝 공정에 의해 형성될 수 있다.
도 18을 참조하면, 투명 도전성 물질(TCM)로부터 제1연결 전극(CE1)이 형성될 수 있다. 실시 예들에 따라, 투명 도전성 물질(TCM)의 일부를 제거함으로써 제1연결 전극(CE1)이 형성될 수 있다.
실시 예들에 따라, 투명 도전성 물질(TCM) 중 뱅크 패턴(BPHT)과 중첩되어 있지 않은 부분은 모두 제거될 수 있고, 투명 도전성 물질(TCM) 중 뱅크 패턴(BPHT)과 중첩되어 있는 부분 중 일부가 제거될 수 있다. 결과적으로, 투명 도전성 물질(TCM) 중 뱅크 패턴(BPHT)과 중첩되어 있는 부분 중 제거되지 않은 나머지 부분이 제1연결 전극(CE1)이 될 수 있다.
실시 예들에 따라, 투명 도전성 물질(TCM)에 대해 습식 식각(wet etch) 공정을 적용함으로써 제1연결 전극(CE1)을 형성할 있으나, 이에 한정된 것은 아니다.
도 19를 참조하면, 뱅크 패턴(BPHT)에 열을 가할 수 있다. 이에 따라, 뱅크 패턴(BPHT)은 상기 열에 의해 적어도 일부가 용융되어 제1연결 전극(CE1)과 보호층(130)을 접착시킬 수 있다.
실시 예들에 따라, 뱅크 패턴(BPHT)은 가해진 열에 반영하여 용융되고, 이에 따라 뱅크 패턴(BPHT)과 제1연결 전극(CE1) 사이의 공극이 채워질 수 있고, 제1연결 전극(CE1)의 가장자리가 뱅크 패턴(BPHT)에 의해 에워싸일 수 있다. 예컨대, 도 19를 참조하여 설명된 공정은 리플로우(reflow) 공정일 수 있다.
도 20을 참조하면, 뱅크 패턴(BPHT)의 일부를 제거함으로써 뱅크층(140)을 형성할 수 있다. 실시 예들에 따라, 뱅크 패턴(BPHT)의 적어도 일부를 제거하는 애싱(ashing) 공정을 수행하여 뱅크층(140)을 형성할 수 있다.
뱅크 패턴(BPHT) 아래의 제1연결 전극(CE1)의 적어도 일부가 노출될 때까지 뱅크 패턴(BPHT)의 일부를 제거할 수 있다. 제1연결 전극(CE1)의 적어도 일부가 노출되면, 뱅크 패턴(BPHT)의 제거를 중단함으로써 뱅크층(140)이 형성된다. 결과적으로, 제1연결 전극(CE1)의 일부를 노출시키고, 제1연결 전극(CE1)의 나머지 일부를 커버하는 뱅크층(140)이 형성될 수 있다.
상술한 바에 따르면, 제1연결 전극(CE1) 및 뱅크층(140)은 하나의 마스크를 이용하여 생성될 수 있다.도 21은 본 개시의 실시 예들에 따른 표시 패널을 나타낸다. 도 4의 표시 패널(100)과 비교하면, 도 16의 표시 패널(100B)은 제1보호층(131) 상에 배치된 컬러 필터(CF)를 더 포함하는 것이 차이가 있다.
도 21를 참조하면, 컬러 필터(CF)는 제1보호층(131) 상에 형성될 수 있다. 실시 예들에 따라, 컬러 필터(CF)는 제1보호층(131) 상에 배치되고 개구(BO)와 적어도 일부가 중첩되도록 배치될 수 있다.
컬러 필터(CF)는 발광층(150)으로부터 출력된 광을 필터링하여 출력할 수 있다. 실시 예들에 따라, 컬러 필터(CF)는 특정 파장대의 광만을 투과시키고, 상기 특정 파장대를 제외한 나머지 파장대의 광은 차단할 수 있다. 예컨대, 컬러 필터(CF)는 적색광, 청색광 및 녹색광 중 어느 하나의 광만을 투과시킬 수 있다.
표시 패널(100)은 적어도 둘 이상의 종류의 컬러 필터를 포함할 수 있다. 예컨대, 표시 패널(100)은 적색광만을 투과시키는 레드 컬러 필터, 녹색광만을 투과시키는 그린 컬러 필터 및 청색광만을 투과시키는 블루 컬러 필터를 포함할 수 있으나, 이에 한정되는 것은 아니다.
컬러 필터(CF)는 제1보호층(131)이 형성된 후 제1보호층(131) 상에 형성될 수 있고, 컬러 필터(CF)가 형성된 후 제2보호층(133)이 제1보호층(131) 및 컬러 필터(CF) 상에 형성될 수 있다.
컬러 필터(CF)는 증착 공정, 잉크젯 공정 또는 레이저 전사 공정에 따라 형성될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
본 개시의 실시 예들에 따른 컬러 필터(CF)의 형상은 도 21에 도시된 형상에 의해 한정되는 것은 아니다. 또한, 도 21에는 컬러 필터(CF)가 개구 영역(OA) 내에 배치되어 있는 것으로 도시되어 있으나, 이는 예시적인 것일 뿐 본 개시의 실시 예들에 컬러 필터(CF)의 배치 위치에 한정되는 것은 아니다.
도 22은 본 개시의 실시 예들에 따른 표시 패널을 나타낸다. 도 22에 도시된 표시 패널(100C)은 도 15에 도시된 표시 패널(100A)과 컬러 필터(CF)의 위치가 차이가 있다.
도 22을 참조하면, 컬러 필터(CF)는 봉지층(170) 상에 배치될 수 있다. 실시 예들에 따라, 컬러 필터(CF)는 봉지층(170) 상에 배치되고 개구(BO)와 적어도 일부가 중첩되도록 배치될 수 있다
컬러 필터(CF)는 봉지층(170)이 형성된 후 봉지층(170) 상에 형성될 수 있다.
컬러 필터(CF)는 증착 공정, 잉크젯 공정 또는 레이저 전사 공정에 따라 형성될 수 있으나, 본 개시의 실시 예들이 이에 한정되는 것은 아니다.
본 개시의 실시 예들에 따른 컬러 필터(CF)의 형상은 도 22에 도시된 형상에 의해 한정되는 것은 아니다. 또한, 도 22에는 컬러 필터(CF)가 개구 영역(OA) 내에 배치되어 있는 것으로 도시되어 있으나, 이는 예시적인 것일 뿐 본 개시의 실시 예들에 컬러 필터(CF)의 배치 위치에 한정되는 것은 아니다.
본 개시는 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 표시 패널 110: 기판
LE: 하부 전극 DL: 데이터 라인
120: 버퍼층 ACT1: 제1액티브 패턴
ACT2: 제2액티브 패턴 ILD: 절연층
GAT1: 제1게이트 전극 GAT2: 제2게이트 전극
130: 보호층 CH1~CH3: 컨택홀들
CE1~CE3: 연결 전극들 140: 뱅크층
150: 발광층 160: 제2전극층
170: 봉지층

Claims (18)

  1. 기판;
    상기 기판 상에 배치된 제1도전층;
    상기 제1도전층 상에 배치된 버퍼층;
    상기 버퍼층 상에 배치되고, 액티브 패턴을 포함하는 액티브층;
    상기 액티브층 상에 배치되고, 게이트 전극을 포함하는 제2도전층;
    상기 액티브층 및 상기 제2도전층 상에 배치된 보호층;
    상기 보호층 상에 배치된 제1연결 전극 및 제2연결 전극을 포함하고,
    상기 제1도전층과 상기 액티브층은 상기 제1연결 전극을 통해 전기적으로 연결되고,
    상기 액티브층과 상기 제2도전층은 상기 제2연결 전극을 통해 전기적으로 연결되는,
    표시 패널.
  2. 제1항에 있어서,
    상기 제1도전층은 광 차단 기능을 가지는 하부 전극을 포함하고,
    상기 제1연결 전극은 상기 하부 전극과 상기 액티브층을 연결시키는,
    표시 패널.
  3. 제2항에 있어서,
    상기 표시 패널은 상기 제1연결 전극 상에 배치되고, 광을 출력하기 위한 발광층을 더 포함하고,
    상기 액티브층, 상기 하부 전극 및 상기 발광층은 상기 제1연결 전극을 통해 전기적으로 연결되는,
    표시 패널.
  4. 제3항에 있어서,
    상기 제1연결 전극은 투명 도전성 물질을 포함하는,
    표시 패널.
  5. 제1항에 있어서,
    상기 제1연결 전극은 상기 버퍼층 및 상기 보호층을 노출시키는 제1컨택홀에 적어도 일부가 배치되는,
    표시 패널.
  6. 제1항에 있어서,
    상기 표시 패널은 상기 액티브층과 상기 제2도전층 사이에 배치되는 절연층을 더 포함하고,
    상기 제2연결 전극은 상기 절연층 및 상기 보호층을 노출시키는 제2컨택홀에 적어도 일부가 배치되는,
    표시 패널.
  7. 제1항에 있어서,
    상기 게이트 전극 및 상기 액티브층은 상기 제2연결 전극을 통해 전기적으로 연결되는,
    표시 패널.
  8. 제1항에 있어서,
    상기 표시 패널은 상기 보호층 상에 배치되는 제3연결 전극을 더 포함하고,
    상기 제1도전층은 상기 표시 패널의 데이터 신호를 수신하는 데이터 라인을 포함하고,
    상기 데이터 라인과 상기 액티브층은 상기 제3연결 전극을 통해 전기적으로 연결되는,
    표시 패널.
  9. 제8항에 있어서,
    상기 제3연결 전극은 상기 버퍼층 및 상기 보호층을 노출시키는 제3컨택홀에 적어도 일부가 배치되는,
    표시 패널.
  10. 제1항에 있어서,
    상기 제1연결 전극과 상기 제2연결 전극은 전기적으로 절연된,
    표시 패널.
  11. 제1항에 있어서, 상기 표시 패널은,
    상기 보호층 상에 배치되고 적어도 하나의 개구를 포함하는 뱅크층;
    상기 제1연결 전극과 상기 뱅크층 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2전극층을 더 포함하는,
    표시 패널.
  12. 제10항에 있어서, 상기 표시 패널은,
    상기 발광층으로부터 출력된 광 중 일부만을 선택적으로 투과시키도록 구성되는 컬러 필터를 더 포함하는,
    표시 패널.
  13. 표시 패널의 제조 방법에 있어서,
    기판 상에 제1도전층을 형성하는 단계;
    상기 제1도전층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 액티브 패턴을 포함하는 액티브층을 형성하는 단계;
    상기 액티브층 상에 게이트 전극을 포함하는 제2도전층을 형성하는 단계;
    상기 액티브층 및 상기 제2도전층 상에 보호층을 형성하는 단계;
    상기 보호층을 식각함으로써 제1컨택홀 및 제2컨택홀을 형성하는 단계;
    상기 제1컨택홀에 제1연결 전극을 패터닝하는 단계; 및
    상기 제2컨택홀에 제2연결 전극을 패터닝하는 단계를 포함하는,
    제조 방법.
  14. 제13항에 있어서,
    상기 제1컨택홀 및 제2컨택홀을 형성하는 단계는 상기 버퍼층, 상기 보호층 및 상기 액티브층을 적어도 부분적으로 노출시키는 상기 제1컨택홀을 형성하는 단계를 포함하는,
    제조 방법.
  15. 제14항에 있어서,
    상기 제조 방법은 상기 제2도전층과 상기 액티브층 사이에 절연층을 형성하는 단계를 더 포함하고,
    상기 제1컨택홀 및 제2컨택홀을 형성하는 단계는 상기 보호층, 상기 게이트 전극 및 상기 절연층을 적어도 부분적으로 노출시키는 상기 제2컨택홀을 형성하는 단계를 포함하는,
    제조 방법.
  16. 제13항에 있어서,
    상기 제1도전층을 형성하는 단계는 상기 기판 상에 광 차단 기능을 가지는 하부 전극을 형성하는 단계를 포함하고,
    상기 제1연결 전극을 패터닝하는 단계는 상기 하부 전극과 상기 액티브층이 상기 제1연결 전극을 통해 전기적으로 연결되도록 상기 제1연결 전극을 패터닝하는 단계를 포함하는,
    제조 방법.
  17. 제16항에 있어서, 상기 제조 방법은,
    상기 보호층 상에 상기 제1연결 전극을 부분적으로 노출시키는 뱅크층을 형성하는 단계; 및
    상기 제1연결 전극과 상기 뱅크층 상에 광을 출력하는 발광층을 형성하는 단계를 더 포함하는,
    제조 방법.
  18. 제13항에 있어서,
    상기 제2연결 전극을 패터닝하는 단계는 상기 액티브층과 상기 게이트 전극이 상기 제2연결 전극을 통해 전기적으로 연결되도록 상기 제2연결 전극을 패터닝하는 단계를 포함하는,
    제조 방법.
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