KR20210072670A - Method for manufacturing semiconductor device - Google Patents

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류승민
최지유
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Abstract

The present invention relates to a method for manufacturing a semiconductor device comprising forming a metal-containing film using a co-reactant. More particularly, the method for manufacturing a semiconductor device comprises: providing a metal precursor on a substrate to form a preliminary film; and providing a reactant and a co-reactant as a nitrogen source on the preliminary film to form a metal nitride film. The co-reactant is an organometallic compound.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속 함유막의 형성 방법을 포함하는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device including a method for forming a metal-containing film.

반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.BACKGROUND ART Semiconductor devices are used in many electronic industries due to characteristics such as miniaturization, multifunctionality, and/or low manufacturing cost. The semiconductor device may include a memory device for storing data, a logic device for processing data, and a hybrid device capable of simultaneously performing various functions.

전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.As the electronic industry is highly developed, the demand for high integration of semiconductor devices is increasing. Accordingly, various problems such as a decrease in a process margin of an exposure process for defining fine patterns occur, making it increasingly difficult to implement a semiconductor device. In addition, with the development of the electronic industry, the demand for high-speed semiconductor devices is also increasing. Various studies are being conducted to satisfy the demands for high integration and/or high speed of such semiconductor devices.

본 발명이 해결하고자 하는 과제는, 공반응물을 이용하여 금속 함유막을 형성하는 것을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device including forming a metal-containing film using a co-reactant.

본 발명의 개념에 따른 반도체 소자의 제조 방법은, 기판 상에 금속 전구체를 제공하여, 예비막을 형성하는 것; 및 상기 예비막 상에 질소 소스인 반응물 및 공반응물을 제공하여, 금속 질화막을 형성하는 것을 포함할 수 있다. 상기 공반응물은 하기 화학식 1로 표시되는 유기 금속 화합물이고,A method of manufacturing a semiconductor device according to a concept of the present invention includes providing a metal precursor on a substrate to form a preliminary film; and providing a reactant and a co-reactant serving as a nitrogen source on the preliminary layer to form a metal nitride layer. The co-reactant is an organometallic compound represented by the following formula (1),

[화학식 1][Formula 1]

Figure pat00001
Figure pat00001

M2는 Sn, In 및 Ge로 이루어진 군에서 선택되고, n은 2, 3 또는 4이며, L1들은 서로 같거나 다르며, L1들은 각각 독립적으로, 수소, 할로겐, 또는 하기 화학식 2의 기능기이고, L1들 중 적어도 하나는 하기 화학식 2의 기능기이며,M2 is selected from the group consisting of Sn, In and Ge, n is 2, 3 or 4, L1s are the same as or different from each other, L1s are each independently hydrogen, halogen, or a functional group of Formula 2 below, and L1 At least one of them is a functional group of the following formula (2),

[화학식 2][Formula 2]

Figure pat00002
Figure pat00002

x는 0 또는 1내지 5 사이의 정수이고, y는 0 또는 1이며, 이때 x가 0이면 y는 1이고, R1, R2, R3 및 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 아미노알킬일 수 있다.x is 0 or an integer between 1 and 5, y is 0 or 1, wherein when x is 0, y is 1, and R1, R2, R3 and R4 are each independently hydrogen, an alkyl group having 1 to 5 carbon atoms. , or may be an aminoalkyl having 1 to 5 carbon atoms.

본 발명의 다른 개념에 따른 반도체 소자의 제조 방법은, 기판 상에 활성 패턴을 형성하는 것; 상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 및 상기 활성 패턴에 전기적으로 연결되는 활성 콘택 및 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택을 형성하는 것을 포함할 수 있다. 상기 활성 콘택 및 상기 게이트 콘택을 형성하는 것은: 상기 활성 패턴을 노출하는 제1 홀 및 상기 게이트 전극을 노출하는 제2 홀을 형성하는 것; 및 상기 제1 및 제2 홀들 내에 제1 금속 질화막을 형성하는 것을 포함하고, 상기 제1 금속 질화막을 형성하는 것은: 상기 기판 상에 제1 금속 전구체를 제공하여, 제1 예비막을 형성하는 것; 및 상기 제1 예비막 상에 질소 소스인 제1 반응물 및 제1 공반응물을 제공하는 것을 포함하며, 상기 제1 공반응물은 상기 화학식 1로 표시되는 유기 금속 화합물일 수 있다.A method of manufacturing a semiconductor device according to another concept of the present invention includes forming an active pattern on a substrate; forming a gate electrode crossing the active pattern; and forming an active contact electrically connected to the active pattern and a gate contact electrically connected to the gate electrode. Forming the active contact and the gate contact may include: forming a first hole exposing the active pattern and a second hole exposing the gate electrode; and forming a first metal nitride film in the first and second holes, wherein forming the first metal nitride film includes: providing a first metal precursor on the substrate to form a first preliminary film; and providing a first reactant and a first co-reactant serving as a nitrogen source on the first preliminary layer, wherein the first co-reactant may be an organometallic compound represented by Formula 1 above.

본 발명의 또 다른 개념에 따른 반도체 소자의 제조 방법은, 트랜지스터들을 포함하는 제1 영역을 형성하는 것; 및 상기 제1 영역 상에 적층된 제2 영역을 형성하는 것을 포함할 수 있다. 상기 제2 영역을 형성하는 것은: 상기 제1 영역 상에 반도체 층을 형성하는 것; 상기 반도체 층 상에 활성 패턴을 형성하는 것; 및 상기 활성 패턴에 전기적으로 연결되는 캐패시터를 형성하는 것을 포함하고, 상기 캐패시터를 형성하는 것은, 제1 전극을 형성하는 것, 상기 제1 전극 상에 유전막을 형성하는 것, 및 상기 유전막 상에 제2 전극을 형성하는 것을 포함하며, 상기 제1 및 제2 전극들 중 적어도 하나를 형성하는 것은: 금속 전구체를 제공하여 예비막을 형성하는 것; 및 상기 예비막 상에 질소 소스인 반응물 및 공반응물을 제공하는 것을 포함할 수 있다. 상기 공반응물은 상기 화학식 1로 표시되는 유기 금속 화합물일 수 있다.A method of manufacturing a semiconductor device according to another concept of the present invention includes forming a first region including transistors; and forming a second region stacked on the first region. Forming the second region may include: forming a semiconductor layer on the first region; forming an active pattern on the semiconductor layer; and forming a capacitor electrically connected to the active pattern, wherein forming the capacitor includes forming a first electrode, forming a dielectric film on the first electrode, and forming a second capacitor on the dielectric film and forming two electrodes, wherein forming at least one of the first and second electrodes comprises: providing a metal precursor to form a preliminary film; and providing a reactant and a co-reactant serving as a nitrogen source on the preliminary layer. The co-reactant may be an organometallic compound represented by Formula 1 above.

본 발명에 따른 금속 함유막을 형성하는 방법은, 공반응물을 이용하여 저온(예를 들어, 150℃ 내지 400℃)에서 금속 함유막(예를 들어, 전도성을 갖는 금속 질화막)을 증착할 수 있다. 저온에서 금속 함유막이 형성될 수 있으므로, 반도체 소자의 열화를 막고 신뢰성을 향상시킬 수 있다. In the method of forming a metal-containing film according to the present invention, a metal-containing film (eg, a metal nitride film having conductivity) may be deposited at a low temperature (eg, 150° C. to 400° C.) using a co-reactant. Since the metal-containing film can be formed at a low temperature, deterioration of the semiconductor device can be prevented and reliability can be improved.

본 발명에 따른 금속 질화막을 형성하는 방법은, 플라즈마를 이용하지 않기 때문에, 스텝 커버리지(step coverage) 특성이 우수할 수 있다. 또한, 반응성이 강한 반응물을 사용할 필요 없이, 암모니아와 같은 안전한 반응물을 사용할 수 있다. 또한, 본 발명에 따른 방법으로 형성된 금속 질화막은, 상대적으로 낮은 비저항을 가지므로, 전기적 특성이 개선될 수 있다.Since the method of forming the metal nitride film according to the present invention does not use plasma, step coverage characteristics may be excellent. In addition, there is no need to use a highly reactive reactant, and a safe reactant such as ammonia may be used. In addition, since the metal nitride film formed by the method according to the present invention has a relatively low resistivity, electrical properties can be improved.

도 1 내지 도 3은 본 발명의 비교예에 따른 금속 함유막을 형성하는 방법을 설명하기 위한 개념도들이다.
도 4는 금속 질화 반응의 온도에 따른 깁스 자유 에너지를 나타낸 그래프이다.
도 5 내지 도 7은 본 발명의 실시예들에 따른 금속 함유막을 형성하는 방법을 설명하기 위한 개념도들이다.
도 8은 본 발명의 실시예에 따른 TiN 막의 비저항과 비교예에 따른 TiN의 비저항을 측정한 그래프이다.
도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 9, 도 11, 도 13 및 도 15의 I-I'선에 따른 단면도들이다.
도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 9, 도 11, 도 13 및 도 15의 II-II'선에 따른 단면도들이다.
도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 9, 도 11, 도 13 및 도 15의 III-III'선에 따른 단면도들이다.
도 17 및 도 19은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 18 및 도 20는 각각 도 17 및 도 19의 I-I'에 따른 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다.
1 to 3 are conceptual views for explaining a method of forming a metal-containing film according to a comparative example of the present invention.
4 is a graph showing the Gibbs free energy according to the temperature of the metal nitridation reaction.
5 to 7 are conceptual views for explaining a method of forming a metal-containing film according to embodiments of the present invention.
8 is a graph of measuring the specific resistance of a TiN film according to an embodiment of the present invention and a specific resistance of TiN according to a comparative example.
9, 11, 13, and 15 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
10A, 12A, 14A, and 16A are cross-sectional views taken along line II′ of FIGS. 9, 11, 13 and 15, respectively.
10B, 12B, 14B, and 16B are cross-sectional views taken along line II-II' of FIGS. 9, 11, 13 and 15, respectively.
10C, 12C, 14C, and 16C are cross-sectional views taken along line III-III′ of FIGS. 9, 11, 13 and 15, respectively.
17 and 19 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
18 and 20 are cross-sectional views taken along line II′ of FIGS. 17 and 19 , respectively.
21 is a cross-sectional view illustrating a semiconductor device and a method of manufacturing the same according to embodiments of the present invention.

본 명세서에서, "치환 또는 비치환된"은 수소 원자, 할로겐 원자, 알킬기, 하이드록시기, 알콕시기, 에테르기, 알케닐기, 아릴기, 탄화수소 고리기 및 헤테로 고리기로 이루어진 군에서 선택되는 1개 이상의 치환기로 치환 또는 비치환된 것을 의미할 수 있다. In the present specification, "substituted or unsubstituted" is one selected from the group consisting of a hydrogen atom, a halogen atom, an alkyl group, a hydroxy group, an alkoxy group, an ether group, an alkenyl group, an aryl group, a hydrocarbon ring group, and a heterocyclic group. It may mean unsubstituted or substituted with the above substituents.

본 명세서에서, 할로겐 원자는 불소, 염소, 요오드, 및/또는 브롬을 포함할 수 있다. In this specification, the halogen atom may include fluorine, chlorine, iodine, and/or bromine.

본 명세서에서, 알킬기는 선형 알킬기, 가지형 알킬기, 또는 고리형 알킬기일 수 있다. 알킬기의 탄소수는 특별히 한정되지 않으나, 탄소수 1 내지 10의 알킬기일 수 있다. 알킬기의 예로는 메틸기 및 에틸기를 들 수 있으나, 이에 한정되지 않는다.In the present specification, the alkyl group may be a linear alkyl group, a branched alkyl group, or a cyclic alkyl group. The number of carbon atoms in the alkyl group is not particularly limited, but may be an alkyl group having 1 to 10 carbon atoms. Examples of the alkyl group include, but are not limited to, a methyl group and an ethyl group.

본 명세서의 화학식에서 별도의 정의가 없는 한, 화학결합이 그려져야 하는 위치에 화학결합이 그려져 있지 않은 경우는 상기 위치에 수소 원자가 결합되어 있음을 의미할 수 있다.Unless otherwise defined in the chemical formulas of the present specification, when a chemical bond is not drawn at a position where a chemical bond is to be drawn, it may mean that a hydrogen atom is bonded to the position.

도 1 내지 도 3은 본 발명의 비교예에 따른 금속 함유막을 형성하는 방법을 설명하기 위한 개념도들이다. 도 4는 금속 질화 반응의 온도에 따른 깁스 자유 에너지를 나타낸 그래프이다.1 to 3 are conceptual views for explaining a method of forming a metal-containing film according to a comparative example of the present invention. 4 is a graph showing the Gibbs free energy according to the temperature of the metal nitridation reaction.

도 1을 참조하면, 기판(100) 상에 금속 전구체(MP)가 제공되어, 예비막(PL)이 형성될 수 있다. 본 발명의 실시예들에 따른 금속 함유막의 형성 방법은, 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용할 수 있다. 상기 원자층 증착 공정(ALD) 또는 상기 화학 기상 증착 공정(CVD) 동안 공정 온도는 400℃ 내지 600℃이고, 공정 압력은 0 Torr 100 Torr일 수 있다.Referring to FIG. 1 , a metal precursor MP may be provided on a substrate 100 to form a preliminary layer PL. A method of forming a metal-containing layer according to embodiments of the present invention may use an atomic layer deposition process (ALD) or a chemical vapor deposition process (CVD). During the atomic layer deposition process (ALD) or the chemical vapor deposition process (CVD), a process temperature may be 400° C. to 600° C., and a process pressure may be 0 Torr 100 Torr.

금속 전구체(MP)는, 제1 금속(M1)을 포함하는 금속 할로겐 화합물 또는 제1 금속(M1)을 포함하는 유기 금속 화합물(Organometallic compound)일 수 있다. 제1 금속(M1)은 Ti, Ta, Co, W, Ru, Mo, Sn, Cu 및 Al로 이루어진 군에서 선택될 수 있다. 일 예로, 금속 할로겐 화합물은 TiCl4, WF6, HfCl4, NbCl5 또는 TaCl5를 포함할 수 있다. 일 예로, 금속 유기 화합물은 PDMAT (Pentakis(dimethylamino)tantalum) 또는 TBTEMT(tert-butylimido-tris-ethylmethylamido-tantalum)을 포함할 수 있다.The metal precursor MP may be a metal halide compound including the first metal M1 or an organometallic compound including the first metal M1 . The first metal M1 may be selected from the group consisting of Ti, Ta, Co, W, Ru, Mo, Sn, Cu, and Al. For example, the metal halide compound may include TiCl4, WF6, HfCl4, NbCl5 or TaCl5. For example, the metal organic compound may include Pentakis(dimethylamino)tantalum (PDMAT) or tert-butylimido-tris-ethylmethylamido-tantalum (TBTEMT).

도 2를 참조하면, 예비막(PL) 상에 반응물(RT)이 제공될 수 있다. 반응물(RT)은 예비막(PL)과 반응할 수 있다. 반응물(RT)은 질소 원자를 함유하는 질소 소스 화합물일 수 있다. 예를 들어, 반응물(RT)은 NH3, N2H4 및 N2로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다. Referring to FIG. 2 , a reactant RT may be provided on the preliminary layer PL. The reactant RT may react with the preliminary layer PL. The reactant (RT) may be a nitrogen source compound containing a nitrogen atom. For example, the reactant RT may include at least one selected from the group consisting of NH3, N2H4, and N2.

반응물(RT)은 예비막(PL)과 반응하여, 제1 금속(M1)에 치환될 수 있다 (즉, 치환 반응). 또는, 반응물(RT)은 예비막(PL)과 반응하여, 제1 금속(M1)을 환원시킬 수 있다 (즉, 환원 반응).The reactant RT may react with the preliminary layer PL to be substituted with the first metal M1 (ie, a substitution reaction). Alternatively, the reactant RT may react with the preliminary layer PL to reduce the first metal M1 (ie, a reduction reaction).

도 3을 참조하면, 예비막(PL)과 반응물(RT)이 반응하여, 금속 함유막(ML)이 형성될 수 있다. 상기 반응 동안 생성된 부산물은 모두 제거될 수 있다. 반응물(RT)이 질소 원자를 포함하므로, 금속 함유막(ML)은 제1 금속(M1)을 포함하는 금속 질화막일 수 있다. Referring to FIG. 3 , the preliminary layer PL and the reactant RT may react to form a metal-containing layer ML. All by-products produced during the reaction can be removed. Since the reactant RT includes a nitrogen atom, the metal-containing layer ML may be a metal nitride layer including the first metal M1 .

도 4를 참조하면, 금속 전구체(MP)로 TiCl4를 사용하고, 반응물(RT)로 NH3를 사용하였을 때, 이들이 반응하여 티타늄 질화막이 형성될 수 있다. TiCl4와 NH3간의 환원 반응은 아래와 같다.Referring to FIG. 4 , when TiCl4 is used as the metal precursor MP and NH3 is used as the reactant RT, they react to form a titanium nitride layer. The reduction reaction between TiCl4 and NH3 is as follows.

Figure pat00003
Figure pat00003

TiCl4와 NH3간의 환원 반응을 살펴보면, 깁스 자유 에너지가 저온 구간(예를 들어, 400℃ 이하)에서 양의 값을 가짐을 확인할 수 있다. 즉, TiCl4와 NH3간의 환원 반응은 400℃ 이하의 저온에서는 비자발적 반응이다.Looking at the reduction reaction between TiCl4 and NH3, it can be confirmed that the Gibbs free energy has a positive value in a low temperature section (eg, 400° C. or less). That is, the reduction reaction between TiCl4 and NH3 is a non-spontaneous reaction at a low temperature of 400°C or less.

반면 깁스 자유 에너지가 고온 구간(예를 들어, 400℃ 이상)에서는 음의 값을 가짐을 확인할 수 있다. 즉, TiCl4와 NH3간의 환원 반응은 400℃ 이상의 고온에서는 자발적 반응이다.On the other hand, it can be seen that the Gibbs free energy has a negative value in the high temperature section (eg, 400° C. or higher). That is, the reduction reaction between TiCl4 and NH3 is a spontaneous reaction at a high temperature of 400°C or higher.

저온에서는 TiCl4와 NH3간의 치환 반응이 우세하게 발생할 수 있다. 따라서, 저온에서는 Ti3N4(IV)와 같은 금속 질화막이 형성되고, 이때 Ti는 +4의 산화수를 가질 수 있다. 티타늄 질화막의 Ti의 산화수가 +4인 경우, 자유 전자가 존재하지 않아 비저항이 매우 높아질 수 있다. 즉, 저온에서 형성된 티타늄 질화막은 실질적으로 절연체일 수 있다.At low temperatures, the substitution reaction between TiCl4 and NH3 may predominantly occur. Accordingly, at a low temperature, a metal nitride film such as Ti3N4(IV) is formed, and in this case, Ti may have an oxidation number of +4. When the oxidation number of Ti of the titanium nitride layer is +4, free electrons do not exist and the specific resistance may be very high. That is, the titanium nitride film formed at a low temperature may be substantially an insulator.

고온에서는 TiCl4와 NH3간의 환원 반응이 우세하게 발생할 수 있다. 따라서, 고온에서는 TiN(III)와 같은 금속 질화막이 형성되고, 이때 Ti는 +3의 산화수를 가질 수 있다. 티타늄 질화막의 Ti의 산화수가 +3인 경우, 자유 전자가 존재하여 비저항이 낮아질 수 있다. 즉, 고온에서 형성된 티타늄 질화막은 실질적으로 도전체일 수 있다.At high temperature, the reduction reaction between TiCl4 and NH3 may occur predominantly. Accordingly, at a high temperature, a metal nitride layer such as TiN(III) is formed, and in this case, Ti may have an oxidation number of +3. When the oxidation number of Ti of the titanium nitride layer is +3, free electrons exist and the specific resistance may be lowered. That is, the titanium nitride layer formed at a high temperature may be substantially a conductor.

위에서 설명한 바와 같이, 전도성을 갖는 금속 질화막(즉, 비저항이 상대적으로 낮은 금속 질화막)을 형성하기 위해서는, 고온의 증착 공정이 수행되어야 한다. 그러므로, 본 비교예에 따른 증착 온도는 400℃ 내지 600℃로 조절될 수 있다. 그러나, 반도체 소자를 형성하기 위한 반도체 공정에 있어서 증착 공정이 고온에서 진행될 경우, 이전 단계에서 형성된 하부층이 고온 하에 노출되어 열화될 수 있다. 이는 공정 불량을 유발하여 반도체 소자의 신뢰성에 문제가 생길 수 있다.As described above, in order to form a metal nitride film having conductivity (ie, a metal nitride film having a relatively low resistivity), a high-temperature deposition process must be performed. Therefore, the deposition temperature according to this comparative example may be adjusted to 400°C to 600°C. However, in a semiconductor process for forming a semiconductor device, when a deposition process is performed at a high temperature, the lower layer formed in the previous step may be exposed to a high temperature and deteriorate. This may cause a process defect, which may cause a problem in the reliability of the semiconductor device.

전도성을 갖는 금속 질화막을 형성하기 위한 증착 공정을 상대적으로 낮은 온도에서 수행하기 위해서는, 플라즈마를 이용하거나 반응성이 강한 반응물(예를 들어, N2H4)을 이용할 수 있다. 그러나, 플라즈마는 스텝 커버리지(step coverage) 특성이 나빠 종횡비가 큰 영역에 사용되기 어렵다. 또한, 반응성이 강한 반응물은 위험하고 취급이 어려운 문제가 있다.In order to perform a deposition process for forming a conductive metal nitride film at a relatively low temperature, plasma or a highly reactive reactant (eg, N2H4) may be used. However, it is difficult to use plasma in a region having a large aspect ratio due to poor step coverage characteristics. In addition, highly reactive reactants are dangerous and difficult to handle.

도 5 내지 도 7은 본 발명의 실시예들에 따른 금속 함유막을 형성하는 방법을 설명하기 위한 개념도들이다. 5 to 7 are conceptual views for explaining a method of forming a metal-containing film according to embodiments of the present invention.

도 5를 참조하면, 기판(100) 상에 금속 전구체(MP)가 제공되어, 예비막(PL)이 형성될 수 있다. 금속 전구체(MP) 및 예비막(PL)에 관한 구체적인 설명은, 앞서 도 1을 참조하여 설명한 것과 동일할 수 있다. 본 실시예에 따른 금속 함유막의 형성 방법은, 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용할 수 있다. 증착 공정 동안, 공정 압력은 0 Torr 100 Torr이고, 공정 온도는 150℃ 내지 600℃일 수 있다. 바람직하기로, 본 실시예에 따른 증착 공정은, 150℃ 내지 400℃의 저온에서 수행될 수 있다.Referring to FIG. 5 , the metal precursor MP may be provided on the substrate 100 to form a preliminary layer PL. A detailed description of the metal precursor MP and the preliminary layer PL may be the same as that described above with reference to FIG. 1 . The method of forming the metal-containing layer according to the present embodiment may use an atomic layer deposition process (ALD) or a chemical vapor deposition process (CVD). During the deposition process, the process pressure may be 0 Torr 100 Torr, and the process temperature may be 150°C to 600°C. Preferably, the deposition process according to the present embodiment may be performed at a low temperature of 150°C to 400°C.

도 6을 참조하면, 예비막(PL) 상에 반응물(RT) 및 공반응물(Co-reactant, CRT)이 제공될 수 있다. 반응물(RT)에 관한 구체적인 설명은, 앞서 도 2를 참조하여 설명한 것과 동일할 수 있다. 바람직하기로, 반응물(RT)은 NH3일 수 있다.Referring to FIG. 6 , a reactant RT and a co-reactant (CRT) may be provided on the preliminary layer PL. A detailed description of the reactant RT may be the same as described above with reference to FIG. 2 . Preferably, the reactant (RT) may be NH3.

공반응물(CRT)은, 예비막(PL)과 반응물(RT)간의 환원 반응의 활성화 에너지(activation energy)를 낮추는 촉매 역할을 수행할 수 있다. 예를 들어, 공반응물(CRT)은 예비막(PL)의 제1 금속(M1)을 환원시킬 수 있다. 또는, 공반응물(CRT)은 반응물(RT)의 환원력을 증가시킬 수도 있다. 이로써, 공반응물(CRT)은 저온(예를 들어, 150℃ 내지 400℃)에서도 예비막(PL)과 반응물(RT)간의 환원 반응이 자발적으로 진행되게 도울 수 있다.The co-reactant CRT may serve as a catalyst for lowering activation energy of a reduction reaction between the preliminary layer PL and the reactant RT. For example, the co-reactant CRT may reduce the first metal M1 of the preliminary layer PL. Alternatively, the co-reactant (CRT) may increase the reducing power of the reactant (RT). Accordingly, the co-reactant CRT may help the reduction reaction between the preliminary layer PL and the reactant RT to proceed spontaneously even at a low temperature (eg, 150° C. to 400° C.).

예를 들어, 공반응물(CRT)은 환원력이 낮은 암모니아의 환원력을 증가시킬 수 있다. 이로써, 저온에서도 암모니아가 예비막(PL)을 환원시키는 환원 반응이 진행되어, 도전성을 갖는 금속 질화막이 형성될 수 있다.For example, the co-reactant (CRT) may increase the reducing power of ammonia having a low reducing power. As a result, a reduction reaction in which ammonia reduces the preliminary layer PL proceeds even at a low temperature, thereby forming a conductive metal nitride layer.

일 실시예로, 반응물(RT)은 공반응물(CRT)이 제공된 이후에 예비막(PL) 상에 순차적으로 제공될 수 있다. 다른 실시예로, 반응물(RT)과 공반응물(CRT)은 동시에 예비막(PL) 상에 제공될 수 있다. 또 다른 실시예로, 반응물(RT)이 먼저 예비막(PL) 상에 제공된 이후에 공반응물(CRT)이 이어서 순차적으로 제공될 수 있다.In an embodiment, the reactant RT may be sequentially provided on the preliminary layer PL after the co-reactant CRT is provided. In another embodiment, the reactant RT and the co-reactant CRT may be simultaneously provided on the preliminary layer PL. In another embodiment, the reactant RT may be first provided on the preliminary layer PL and then the co-reactant CRT may be sequentially provided thereafter.

공반응물(CRT)은 제2 금속(M2)을 포함하는 유기 금속 화합물일 수 있다. 구체적으로, 공반응물(CRT)은 하기 화학식 1로 표시되는 유기 금속 화합물일 수 있다. The co-reactant (CRT) may be an organometallic compound including the second metal (M2). Specifically, the co-reactant (CRT) may be an organometallic compound represented by Formula 1 below.

[화학식 1][Formula 1]

Figure pat00004
Figure pat00004

상기 M2는 Sn, In 및 Ge로 이루어진 군에서 선택될 수 있다. 상기 n은 2, 3 또는 4일 수 있다. n은 M2에 결합되는 기능기들(L1)의 개수일 수 있다. n은 2 내지 4 사이의 정수이므로, L1은 적어도 두 개 이상의 복수 개일 수 있다.The M2 may be selected from the group consisting of Sn, In, and Ge. The n may be 2, 3 or 4. n may be the number of functional groups L1 coupled to M2. Since n is an integer between 2 and 4, L1 may be at least two or more.

한편, n은 제2 금속(M2)의 산화수를 의미할 수도 있다. 예를 들어, n이 2인 경우 제2 금속(M2)은 +2의 산화수를 갖고, n이 3인 경우 제2 금속(M2)은 +3의 산화수를 가지며, n이 4인 경우 제2 금속(M2)은 +4의 산화수를 가질 수 있다.Meanwhile, n may mean an oxidation number of the second metal M2. For example, when n is 2, the second metal M2 has an oxidation number of +2, when n is 3, the second metal M2 has an oxidation number of +3, and when n is 4, the second metal M2. (M2) may have an oxidation number of +4.

L1들은 서로 같거나 다를 수 있다. L1들은, 각각 독립적으로, 수소, 할로겐, 탄소수 1 내지 10의 알킬기, 치환 또는 비치환된 아미노기, 또는 치환 또는 비치환된 아미노알킬기일 수 있다. 치환된 아미노기는, 탄소수 1 내지 10의 알킬아미노기일 수 있다. 치환된 아미노알킬기는, 탄소수 2 내지 15의 알킬아미노알킬기일 수 있다.L1s may be the same or different from each other. Each of L 1 may independently be hydrogen, halogen, an alkyl group having 1 to 10 carbon atoms, a substituted or unsubstituted amino group, or a substituted or unsubstituted aminoalkyl group. The substituted amino group may be an alkylamino group having 1 to 10 carbon atoms. The substituted aminoalkyl group may be an alkylaminoalkyl group having 2 to 15 carbon atoms.

보다 구체적으로, L1들은, 각각 독립적으로, 수소, 할로겐(F, Cl, Br 또는 I), 또는 하기 화학식 2의 기능기(또는 리간드)일 수 있다.More specifically, L1s may each independently be hydrogen, halogen (F, Cl, Br or I), or a functional group (or ligand) of Formula 2 below.

[화학식 2][Formula 2]

Figure pat00005
Figure pat00005

상기 x는 0 또는 1 내지 5 사이의 정수이고, 상기 y는 0 또는 1일 수 있다. 이때, x가 0이면, y는 1일 수 있다. R1, R2, R3 및 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 아미노알킬일 수 있다. wherein x is 0 or an integer between 1 and 5, and y may be 0 or 1. In this case, if x is 0, y may be 1. R1, R2, R3 and R4 may each independently represent hydrogen, an alkyl group having 1 to 5 carbon atoms, or aminoalkyl having 1 to 5 carbon atoms.

바람직하기로, 공반응물(CRT)의 제2 금속(M2)은 Sn일 수 있다. 이하, 주석(Sn)을 포함하는 공반응물(CRT)에 대해 구체적으로 예시한다. Preferably, the second metal (M2) of the co-reactant (CRT) may be Sn. Hereinafter, a co-reactant (CRT) containing tin (Sn) will be specifically exemplified.

먼저 제2 금속(M2)인 주석(Sn)이 +4의 산화수를 갖는 경우, 즉 상기 화학식 1에서 n이 4인 경우의 구체적인 화합물들을 아래와 같이 예시한다. 화학식 1에서 n이 4인 경우, 화학식 1의 화합물은 주석(Sn)에 결합된 네 개의 기능기들(네 개의 L1들)을 가질 수 있다.First, when tin (Sn) as the second metal (M2) has an oxidation number of +4, that is, when n is 4 in Formula 1, specific compounds are exemplified as follows. When n is 4 in Formula 1, the compound of Formula 1 may have four functional groups (four L1s) bonded to tin (Sn).

상기 화학식 1(n=4)에서, 네 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 4의 알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 0). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 3의 화합물을 포함할 수 있다.In Formula 1 (n=4), each of the four L1s may independently be an alkyl group having 1 to 4 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 0). In this case, typically, the co-reactant (CRT) may include a compound of Formula 3 below.

[화학식 3][Formula 3]

Figure pat00006
Figure pat00006

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tetra(ethyl)tinTetra(ethyl)tin

Tetra(propyl)tinTetra(propyl)tin

Tetra(isopropyl)tinTetra(isopropyl)tin

Tetra(butyl)tinTetra(butyl)tin

Tetra(sec-butyl)tinTetra(sec-butyl)tin

Dimethyl diethyl tinDimethyl diethyl tin

Diethyl diisopropyl tinDiethyl diisopropyl tin

Diisopropyl dimethyl tinDiisopropyl dimethyl tin

Dibutyl dimethyl tinDibutyl dimethyl tin

Tris(isopropyl) methyl tinTris(isopropyl) methyl tin

Tris(ethyl) methyl tinTris(ethyl) methyl tin

Tris(methyl) ethyl tinTris(methyl) ethyl tin

Tris(isopropyl) ethyl tinTris(isopropyl) ethyl tin

Tris(methyl) butyl tinTris(methyl) butyl tin

Tris(ethyl) isopropyl tinTris(ethyl) isopropyl tin

상기 화학식 1(n=4)에서, 네 개의 L1들이, 각각 독립적으로, 탄소수 2 내지 15의 알킬아미노알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 4의 화합물을 포함할 수 있다.In Formula 1 (n=4), the four L1s may each independently be an alkylaminoalkyl group having 2 to 15 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 1). In this case, typically, the co-reactant (CRT) may include a compound of Formula 4 below.

[화학식 4][Formula 4]

Figure pat00007
Figure pat00007

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tetra(3-diethylaminopropyl) tinTetra(3-diethylaminopropyl) tin

Tetra(3-dimethylamino-2-methylpropyl) tinTetra(3-dimethylamino-2-methylpropyl) tin

Tetra(3-diisopropylamino propyl) tinTetra(3-diisopropylamino propyl) tin

상기 화학식 1(n=4)에서, 네 개의 L1들 중 적어도 하나가 알킬아미노알킬기이고, 네 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 5의 화합물을 포함할 수 있다.In Formula 1 (n=4), at least one of the four L1s may be an alkylaminoalkyl group, and at least one of the four L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 5 below.

[화학식 5][Formula 5]

Figure pat00008
Figure pat00008

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tris(3-dimethylaminopropyl)ethyl tinTris(3-dimethylaminopropyl)ethyl tin

Tris(3-diethylaminopropyl)methyl tinTris(3-diethylaminopropyl)methyl tin

Tris(3-diethylaminopropyl)ethyl tinTris(3-diethylaminopropyl)ethyl tin

Bis(3-diethylaminopropyl)dimethyl tinBis(3-diethylaminopropyl)dimethyl tin

Bis(3-dimethylaminopropyl)dimethyl tinBis(3-dimethylaminopropyl)dimethyl tin

상기 화학식 1(n=4)에서, 네 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 10의 알킬아미노기일 수 있다 (화학식 2에서, x는 0이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 6의 화합물을 포함할 수 있다.In Formula 1 (n=4), each of the four L1s may independently be an alkylamino group having 1 to 10 carbon atoms (in Formula 2, x is 0 and y is 1). In this case, typically, the co-reactant (CRT) may include a compound represented by the following formula (6).

[화학식 6][Formula 6]

Figure pat00009
Figure pat00009

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tetra(diethylamino) tinTetra(diethylamino)tin

Tetra(ethylmethylamino) tinTetra(ethylmethylamino)tin

상기 화학식 1(n=4)에서, 네 개의 L1들 중 적어도 하나가 알킬아미노기이고, 네 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 7의 화합물을 포함할 수 있다.In Formula 1 (n=4), at least one of the four L1s may be an alkylamino group, and at least one of the four L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 7 below.

[화학식 7][Formula 7]

Figure pat00010
Figure pat00010

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tris(dimethylamino) butyl tinTris(dimethylamino)butyltin

Tris(diethylamino) butyl tinTris(diethylamino)butyltin

Bis(dimethylamino) dibutyl tinBis(dimethylamino) dibutyl tin

Bis(dimethylamino) dibutyl tinBis(dimethylamino) dibutyl tin

Tributyl (dimethylamino) tinTributyl (dimethylamino) tin

상기 화학식 1(n=4)에서, 네 개의 L1들 중 하나가 수소이고, 나머지 세 개의 L1들이 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 8의 화합물을 포함할 수 있다.In Formula 1 (n=4), one of the four L1s may be hydrogen, and the remaining three L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 8 below.

[화학식 8][Formula 8]

Figure pat00011
Figure pat00011

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri(methyl)tin hydrideTri(methyl)tin hydride

Tri (ethyl)tin hydrideTri (ethyl) tin hydride

Tri (propyl)tin hydrideTri (propyl) tin hydride

Tri (isopropyl)tin hydrideTri (isopropyl) tin hydride

Tri (butyl)tin hydrideTri (butyl) tin hydride

Tri (sec-butyl)tin hydrideTri (sec-butyl)tin hydride

Dimethyl ethyl tin hydrideDimethyl ethyl tin hydride

Diethyl isopropyl tin hydrideDiethyl isopropyl tin hydride

Diisopropyl methyl tin hydrideDiisopropyl methyl tin hydride

Dibutyl methyl tin hydrideDibutyl methyl tin hydride

Bis(isopropyl) methyl tin hydrideBis(isopropyl) methyl tin hydride

Bis (ethyl) methyl tin hydrideBis (ethyl) methyl tin hydride

Bis (methyl) ethyl tin hydrideBis (methyl) ethyl tin hydride

Bis (isopropyl) ethyl tin hydrideBis (isopropyl) ethyl tin hydride

Bis (methyl) butyl tin hydrideBis (methyl) butyl tin hydride

Bis (ethyl) isopropyl tin hydrideBis (ethyl) isopropyl tin hydride

상기 화학식 1(n=4)에서, 네 개의 L1들 중 하나가 수소이고, 나머지 세 개의 L1들이 알킬아미노알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 9의 화합물을 포함할 수 있다.In Formula 1 (n=4), one of the four L1s may be hydrogen, and the other three L1s may be an alkylaminoalkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 9 below.

[화학식 9][Formula 9]

Figure pat00012
Figure pat00012

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri(3-dimethylaminopropyl) tin hydrideTri(3-dimethylaminopropyl) tin hydride

Tri (3-diethylaminopropyl) tin hydrideTri (3-diethylaminopropyl) tin hydride

Tri (3-dimethylamino-2-methylpropyl) tin hydrideTri (3-dimethylamino-2-methylpropyl) tin hydride

Tri (3-diisopropylamino propyl) tin hydrideTri (3-diisopropylamino propyl) tin hydride

상기 화학식 1(n=4)에서, 네 개의 L1들 중 하나가 수소이고, 네 개의 L1들 중 적어도 하나가 알킬아미노알킬기이며, 네 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 10의 화합물을 포함할 수 있다.In Formula 1 (n=4), one of the four L1s may be hydrogen, at least one of the four L1s may be an alkylaminoalkyl group, and at least one of the four L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound represented by the following Chemical Formula 10.

[화학식 10][Formula 10]

Figure pat00013
Figure pat00013

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Bis(3-dimethylaminopropyl)ethyl tin hydrideBis(3-dimethylaminopropyl)ethyl tin hydride

Bis(3-diethylaminopropyl)methyl tin hydrideBis(3-diethylaminopropyl)methyl tin hydride

Bis(3-diethylaminopropyl)ethyl tin hydrideBis(3-diethylaminopropyl)ethyl tin hydride

(3-diethylaminopropyl)dimethyl tin hydride(3-diethylaminopropyl)dimethyl tin hydride

(3-dimethylaminopropyl)dimethyl tin hydride(3-dimethylaminopropyl)dimethyl tin hydride

상기 화학식 1(n=4)에서, 네 개의 L1들 중 하나가 수소이고, 나머지 세 개의 L1들이 알킬아미노기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 11의 화합물을 포함할 수 있다.In Formula 1 (n=4), one of the four L1s may be hydrogen, and the other three L1s may be an alkylamino group. In this case, representatively, the co-reactant (CRT) may include a compound of Formula 11 below.

[화학식 11][Formula 11]

Figure pat00014
Figure pat00014

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri(diethylamino) tin hydrideTri(diethylamino)tin hydride

Tri(ethylmethylamino) tin hydrideTri(ethylmethylamino)tin hydride

상기 화학식 1(n=4)에서, 네 개의 L1들 중 하나가 수소이고, 네 개의 L1들 중 적어도 하나가 알킬아미노기이며, 네 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 12의 화합물을 포함할 수 있다.In Formula 1 (n=4), one of the four L1s may be hydrogen, at least one of the four L1s may be an alkylamino group, and at least one of the four L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 12 below.

[화학식 12][Formula 12]

Figure pat00015
Figure pat00015

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Bis(diethylamino) butyl tin hydrideBis(diethylamino) butyl tin hydride

(dimethylamino) dibutyl tin hydride(dimethylamino) dibutyl tin hydride

제2 금속(M2)인 주석(Sn)이 +3의 산화수를 갖는 경우, 즉 상기 화학식 1에서 n이 3인 경우의 구체적인 화합물들을 아래와 같이 예시한다. 화학식 1에서 n이 3인 경우, 화학식 1의 화합물은 주석(Sn)에 결합된 세 개의 기능기들(세 개의 L1들)을 가질 수 있다.When tin (Sn) as the second metal (M2) has an oxidation number of +3, that is, when n is 3 in Formula 1, specific compounds are exemplified as follows. When n is 3 in Formula 1, the compound of Formula 1 may have three functional groups (three L1s) bonded to tin (Sn).

상기 화학식 1(n=3)에서, 세 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 4의 알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 0). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 13의 화합물을 포함할 수 있다.In Formula 1 (n=3), three L1s may each independently be an alkyl group having 1 to 4 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 0). In this case, representatively, the co-reactant (CRT) may include a compound of Formula 13 below.

[화학식 13][Formula 13]

Figure pat00016
Figure pat00016

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri (ethyl)tinTri (ethyl)tin

Tri (propyl)tinTri(propyl)tin

Tri (isopropyl)tinTri (isopropyl) tin

Tri (butyl)tinTri (butyl)tin

Tri (sec-butyl)tinTri (sec-butyl)tin

Dimethyl ethyl tinDimethyl ethyl tin

Diethyl isopropyl tinDiethyl isopropyl tin

Diisopropyl methyl tinDiisopropyl methyl tin

Dibutyl methyl tinDibutyl methyl tin

Bis(isopropyl) methyl tinBis(isopropyl) methyl tin

Bis (ethyl) methyl tinBis (ethyl) methyl tin

Bis (methyl) ethyl tinBis (methyl) ethyl tin

Bis (isopropyl) ethyl tinBis (isopropyl) ethyl tin

Bis (methyl) butyl tinBis (methyl) butyl tin

Bis (ethyl) isopropyl tinBis (ethyl) isopropyl tin

상기 화학식 1(n=3)에서, 세 개의 L1들이, 각각 독립적으로, 탄소수 2 내지 15의 알킬아미노알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 14의 화합물을 포함할 수 있다.In Formula 1 (n=3), three L1s may each independently be an alkylaminoalkyl group having 2 to 15 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 1). In this case, representatively, the co-reactant (CRT) may include a compound of Formula 14 below.

[화학식 14][Formula 14]

Figure pat00017
Figure pat00017

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri (3-diethylaminopropyl) tinTri (3-diethylaminopropyl) tin

Tri (3-dimethylamino-2-methylpropyl) tinTri (3-dimethylamino-2-methylpropyl) tin

Tri (3-diisopropylamino propyl) tinTri (3-diisopropylamino propyl) tin

상기 화학식 1(n=3)에서, 세 개의 L1들 중 적어도 하나가 알킬아미노알킬기이고, 세 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 15의 화합물을 포함할 수 있다.In Formula 1 (n=3), at least one of the three L1s may be an alkylaminoalkyl group, and at least one of the three L1s may be an alkyl group. In this case, typically, the co-reactant (CRT) may include a compound of Formula 15 below.

[화학식 15][Formula 15]

Figure pat00018
Figure pat00018

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Bis(3-dimethylaminopropyl)ethyl tinBis(3-dimethylaminopropyl)ethyl tin

Bis(3-diethylaminopropyl)methyl tinBis(3-diethylaminopropyl)methyl tin

Bis(3-diethylaminopropyl)ethyl tinBis(3-diethylaminopropyl)ethyl tin

(3-diethylaminopropyl)dimethyl tin(3-diethylaminopropyl)dimethyl tin

(3-dimethylaminopropyl)dimethyl tin(3-dimethylaminopropyl)dimethyl tin

상기 화학식 1(n=3)에서, 세 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 10의 알킬아미노기일 수 있다 (화학식 2에서, x는 0이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 16의 화합물을 포함할 수 있다.In Formula 1 (n=3), three L1s, each independently, may be an alkylamino group having 1 to 10 carbon atoms (in Formula 2, x is 0 and y is 1). In this case, typically, the co-reactant (CRT) may include a compound of Formula 16 below.

[화학식 16][Formula 16]

Figure pat00019
Figure pat00019

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Tri(diethylamino) tinTri(diethylamino)tin

Tri(ethylmethylamino) tinTri(ethylmethylamino)tin

상기 화학식 1(n=3)에서, 세 개의 L1들 중 적어도 하나가 알킬아미노기이고, 세 개의 L1들 중 적어도 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 17의 화합물을 포함할 수 있다.In Formula 1 (n=3), at least one of the three L1s may be an alkylamino group, and at least one of the three L1s may be an alkyl group. In this case, representatively, the co-reactant (CRT) may include a compound of Formula 17 below.

[화학식 17][Formula 17]

Figure pat00020
Figure pat00020

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Bis(diethylamino) butyl tinBis(diethylamino) butyl tin

(dimethylamino) dibutyl tin(dimethylamino) dibutyl tin

제2 금속(M2)인 주석(Sn)이 +2의 산화수를 갖는 경우, 즉 상기 화학식 1에서 n이 2인 경우의 구체적인 화합물들을 아래와 같이 예시한다. 화학식 1에서 n이 2인 경우, 화학식 1의 화합물은 주석(Sn)에 결합된 두 개의 기능기들(두 개의 L1들)을 가질 수 있다.When tin (Sn) as the second metal (M2) has an oxidation number of +2, that is, when n is 2 in Formula 1, specific compounds are exemplified as follows. When n is 2 in Formula 1, the compound of Formula 1 may have two functional groups (two L1s) bonded to tin (Sn).

상기 화학식 1(n=2)에서, 두 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 4의 알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 0). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 18의 화합물을 포함할 수 있다.In Formula 1 (n=2), two L1s, each independently, may be an alkyl group having 1 to 4 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 0). In this case, representatively, the co-reactant (CRT) may include a compound of Formula 18 below.

[화학식 18][Formula 18]

Figure pat00021
Figure pat00021

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Di (ethyl)tinDi (ethyl)tin

Di (propyl)tinDi(propyl)tin

Di (isopropyl)tinDi (isopropyl)tin

Di (butyl)tinDi (butyl)tin

Di (sec-butyl)tinDi (sec-butyl)tin

Ethyl methyl tinEthyl methyl tin

Ethyl isopropyl tinEthyl isopropyl tin

Isopropyl methyl tinIsopropyl methyl tin

Butyl methyl tinButyl methyl tin

Ethyl isopropyl tinEthyl isopropyl tin

상기 화학식 1(n=2)에서, 두 개의 L1들이, 각각 독립적으로, 탄소수 2 내지 15의 알킬아미노알킬기일 수 있다 (화학식 2에서, x는 1 내지 4 사이의 정수이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 19의 화합물을 포함할 수 있다.In Formula 1 (n=2), two L1s, each independently, may be an alkylaminoalkyl group having 2 to 15 carbon atoms (in Formula 2, x is an integer between 1 and 4, and y is 1). In this case, representatively, the co-reactant (CRT) may include a compound of Formula 19 below.

[화학식 19][Formula 19]

Figure pat00022
Figure pat00022

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Di (3-diethylaminopropyl) tinDi (3-diethylaminopropyl) tin

Di (3-dimethylamino-2-methylpropyl) tinDi (3-dimethylamino-2-methylpropyl) tin

Di (3-diisopropylamino propyl) tinDi (3-diisopropylamino propyl) tin

상기 화학식 1(n=2)에서, 두 개의 L1들 중 하나가 알킬아미노알킬기이고, 두 개의 L1들 중 다른 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 20의 화합물을 포함할 수 있다.In Formula 1 (n=2), one of the two L1s may be an alkylaminoalkyl group, and the other of the two L1s may be an alkyl group. In this case, representatively, the co-reactant (CRT) may include a compound of Formula 20 below.

[화학식 20][Formula 20]

Figure pat00023
Figure pat00023

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

(3-dimethylaminopropyl)ethyl tin(3-dimethylaminopropyl)ethyl tin

(3-diethylaminopropyl)methyl tin(3-diethylaminopropyl)methyl tin

(3-diethylaminopropyl)ethyl tin(3-diethylaminopropyl)ethyl tin

상기 화학식 1(n=2)에서, 두 개의 L1들이, 각각 독립적으로, 탄소수 1 내지 10의 알킬아미노기일 수 있다 (화학식 2에서, x는 0이며, y는 1). 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 21의 화합물을 포함할 수 있다.In Formula 1 (n=2), two L1s, each independently, may be an alkylamino group having 1 to 10 carbon atoms (in Formula 2, x is 0 and y is 1). In this case, typically, the co-reactant (CRT) may include a compound represented by the following Chemical Formula 21.

[화학식 21][Formula 21]

Figure pat00024
Figure pat00024

그 외, 공반응물(CRT)은 하기 화합물들 중 적어도 하나를 포함할 수 있다.In addition, the co-reactant (CRT) may include at least one of the following compounds.

Bis(diethylamino) tinBis(diethylamino)tin

Bis(ethylmethylamino) tinBis(ethylmethylamino)tin

상기 화학식 1(n=2)에서, 두 개의 L1들 중 하나가 알킬아미노기이고, 두 개의 L1들 중 다른 하나가 알킬기일 수 있다. 이 경우, 대표적으로 공반응물(CRT)은 하기 화학식 22의 화합물을 포함할 수 있다.In Formula 1 (n=2), one of the two L1s may be an alkylamino group, and the other of the two L1s may be an alkyl group. In this case, representatively, the co-reactant (CRT) may include a compound of Formula 22 below.

[화학식 22][Formula 22]

Figure pat00025
Figure pat00025

그 외, 공반응물(CRT)은 하기 화합물을 포함할 수 있다.In addition, the co-reactant (CRT) may include the following compounds.

(diethylamino) butyl tin(diethylamino) butyl tin

다른 실시예로, 공반응물(CRT)의 제2 금속(M2)은 In일 수 있다. +3의 산화수를 갖는 인듐(In)을 포함하는 공반응물(CRT)은, 하기 화합물들을 포함할 수 있다:In another embodiment, the second metal M2 of the co-reactant CRT may be In. A co-reactant (CRT) containing indium (In) having an oxidation number of +3 may include the following compounds:

Figure pat00026
,
Figure pat00026
,

Figure pat00027
, 또는
Figure pat00027
, or

triethyl indium.triethyl indium.

+1의 산화수를 갖는 인듐(In)을 포함하는 공반응물(CRT)은, 하기 화합물을 포함할 수 있다.The co-reactant (CRT) including indium (In) having an oxidation number of +1 may include the following compound.

Figure pat00028
Figure pat00028

R5는 수소 또는 탄소수 1 내지 5의 알킬기일 수 있다.R5 may be hydrogen or an alkyl group having 1 to 5 carbon atoms.

또 다른 실시예로, 공반응물(CRT)의 제2 금속(M2)은 Ge일 수 있다. +4의 산화수를 갖는 저마늄(Ge)을 포함하는 공반응물(CRT)은, 하기 화합물들을 포함할 수 있다:In another embodiment, the second metal M2 of the co-reactant CRT may be Ge. A co-reactant (CRT) containing germanium (Ge) having an oxidation number of +4 may include the following compounds:

Figure pat00029
, 또는
Figure pat00029
, or

Figure pat00030
Figure pat00030

+2의 산화수를 갖는 저마늄(Ge)을 포함하는 공반응물(CRT)은, 하기 화합물들 중 적어도 하나를 포함할 수 있다.The co-reactant (CRT) including germanium (Ge) having an oxidation number of +2 may include at least one of the following compounds.

Figure pat00031
Figure pat00031

R1 내지 R4는, 각각 독립적으로, 수소 또는 탄소수 1 내지 5의 알킬기일 수 있다.R1 to R4 may each independently be hydrogen or an alkyl group having 1 to 5 carbon atoms.

Figure pat00032
Figure pat00032

R1 내지 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 탄소수 1 내지 10의 알킬실릴기일 수 있다. R1 to R4 may each independently represent hydrogen, an alkyl group having 1 to 5 carbon atoms, or an alkylsilyl group having 1 to 10 carbon atoms.

Figure pat00033
Figure pat00033

R1 및 R3는, 각각 독립적으로, 수소 또는 탄소수 1 내지 5의 알킬기일 수 있다. R2 및 R4는, 각각 독립적으로, 탄소수 1 내지 10의 알킬아미노기 또는 탄소수 1 내지 5의 알킬기일 수 있다.R1 and R3 may each independently be hydrogen or an alkyl group having 1 to 5 carbon atoms. R2 and R4 may each independently represent an alkylamino group having 1 to 10 carbon atoms or an alkyl group having 1 to 5 carbon atoms.

Figure pat00034
Figure pat00034

R1 내지 R6는, 각각 독립적으로, 수소 또는 탄소수 1 내지 5의 알킬기일 수 있다.R1 to R6 may each independently be hydrogen or an alkyl group having 1 to 5 carbon atoms.

Figure pat00035
Figure pat00035

R1 및 R2는, 각각 독립적으로, 탄소수 1 내지 10의 알킬실릴기일 수 있다. R1 and R2 may each independently be an alkylsilyl group having 1 to 10 carbon atoms.

Figure pat00036
Figure pat00036

R1 및 R2는, 각각 독립적으로, 탄소수 1 내지 10의 알킬실릴기일 수 있다. R1 and R2 may each independently be an alkylsilyl group having 1 to 10 carbon atoms.

도 7을 참조하면, 예비막(PL)과 반응물(RT)이 반응하고 제1 금속(M1)이 환원되어, 금속 함유막(ML)이 형성될 수 있다. 금속 함유막(ML)은 제1 금속(M1)을 포함하는 금속 질화막일 수 있다. 상기 금속 질화막은 상대적으로 낮은 비저항을 가질 수 있으며, 따라서 실질적으로 도전체일 수 있다.Referring to FIG. 7 , the preliminary layer PL and the reactant RT may react and the first metal M1 may be reduced to form a metal-containing layer ML. The metal-containing layer ML may be a metal nitride layer including the first metal M1 . The metal nitride layer may have a relatively low resistivity, and thus may be substantially conductive.

환원 반응의 부산물 및 산화된 공반응물(CRT)은 모두 제거될 수 있다. 다시 말하면, 공반응물(CRT)의 제2 금속(M2)은 금속 함유막(ML) 내에 잔류하지 않고 모두 제거될 수 있다. 부산물 및 공반응물(CRT)을 제거하는 것은, 공정 챔버 내의 기체를 퍼지하는 것을 포함할 수 있다. 앞서 설명한 바와 같이, 공반응물(CRT)은 금속 함유막(ML)의 형성 반응에서 촉매의 역할을 수행할 수 있다. Both the reduction reaction by-product and the oxidized co-reactant (CRT) can be removed. In other words, the second metal M2 of the co-reactant CRT may be removed without remaining in the metal-containing layer ML. Removal of by-products and co-reactants (CRTs) may include purging the gas within the process chamber. As described above, the co-reactant (CRT) may serve as a catalyst in the formation reaction of the metal-containing layer (ML).

일 실시예로, 금속 함유막(ML)은 제2 금속(M2)을 포함하지 않을 수 있다. 또는 다른 실시예로, 예비막(PL)이 환원되는 동안 공반응물(CRT)의 제2 금속(M2)이 예비막(PL) 내로 확산되어, 금속 함유막(ML)은 제2 금속(M2)을 미량으로 포함할 수 있다. 이 경우, 금속 함유막(ML) 내의 제2 금속(M2)의 함량은 0.1 at% 내지 10 at%일 수 있다.In an embodiment, the metal-containing layer ML may not include the second metal M2 . Alternatively, in another embodiment, the second metal M2 of the co-reactant CRT is diffused into the preliminary layer PL while the preliminary layer PL is being reduced, so that the metal-containing layer ML is formed with the second metal M2 . may be included in a trace amount. In this case, the content of the second metal M2 in the metal-containing layer ML may be 0.1 at% to 10 at%.

앞서 본 발명의 비교예에서 설명한 바와 같이, 만약 공반응물(CRT) 없이 환원 반응을 이용하여 금속 질화막을 형성할 경우, 500℃ 이상의 공정 온도가 필요하다. 반면 본 발명의 실시예들에 따른 금속 질화막을 형성하는 방법은, 공반응물(CRT)이 저온(예를 들어, 150℃ 내지 400℃)에서도 예비막(PL)의 환원을 촉진시킬 수 있다. 본 발명에 따른 방법은 저온에서 수행되므로, 이전 단계에서 형성된 하부층을 손상시키지 않을 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.As described above in the comparative example of the present invention, if the metal nitride film is formed using a reduction reaction without a co-reactant (CRT), a process temperature of 500° C. or higher is required. On the other hand, in the method of forming the metal nitride film according to embodiments of the present invention, the reduction of the preliminary film PL may be accelerated even when the co-reactant CRT is at a low temperature (eg, 150° C. to 400° C.). Since the method according to the present invention is carried out at a low temperature, it is possible not to damage the underlying layer formed in the previous step. Accordingly, the reliability of the semiconductor device can be improved.

본 발명에 따른 금속 질화막의 형성 방법은, 플라즈마를 이용하지 않기 때문에 스텝 커버리지(step coverage) 특성이 우수할 수 있다. 따라서 종횡비가 큰 영역 상에 사용할 수 있다. 나아가 본 발명에 따르면, 반응성이 강한 반응물을 사용할 필요 없이 암모니아와 같은 안전한 반응물을 사용하여 저온에서 금속 질화막을 형성할 수 있다.The method for forming a metal nitride film according to the present invention may have excellent step coverage characteristics because plasma is not used. Therefore, it can be used on areas with a large aspect ratio. Furthermore, according to the present invention, it is possible to form a metal nitride film at a low temperature using a safe reactant such as ammonia without the need to use a highly reactive reactant.

본 발명의 다른 실시예로, 금속 함유막(ML)을 형성하기 위한 공정 온도는 400℃ 내지 600℃에서 수행될 수도 있다. 이 경우, 금속 함유막(즉, 금속 질화막)의 전기적 특성이 더 개선되어, 비저항이 더 낮아질 수 있다. In another embodiment of the present invention, a process temperature for forming the metal-containing layer ML may be performed at 400° C. to 600° C. In this case, the electrical properties of the metal-containing film (ie, the metal nitride film) may be further improved, and the specific resistance may be lowered.

본 발명의 또 다른 실시예로, 도시되진 않았지만, 도 6에서 제공되는 반응물(RT)이 질소 원자를 포함하지 않을 수 있다. 다시 말하면, 반응물(RT)이 질소 소스가 아닐 수 있다. 구체적으로, 반응물(RT)은 수소(H2)일 수 있다. 이 경우, 금속 함유막(ML)은 제1 금속(M1)만으로 이루어진 금속막(예를 들어, 티타늄 막)으로 형성될 수 있다. In another embodiment of the present invention, although not shown, the reactant RT provided in FIG. 6 may not include a nitrogen atom. In other words, the reactant RT may not be a nitrogen source. Specifically, the reactant (RT) may be hydrogen (H2). In this case, the metal-containing layer ML may be formed of a metal layer (eg, a titanium layer) made of only the first metal M1 .

<실험예><Experimental example>

비교예로, 앞서 도 1 내지 도 3을 참조하여 설명한 바와 같이, 금속 전구체(MP)로 TiCl4를 사용하고, 반응물(RT)로 NH3를 사용하여, ALD 공정을 통해 TiN 막을 증착하였다. 공정 온도는 450℃로 하였다. As a comparative example, as described above with reference to FIGS. 1 to 3 , a TiN film was deposited through an ALD process using TiCl4 as the metal precursor (MP) and NH3 as the reactant (RT). The process temperature was 450°C.

실시예로, 앞서 도 5 내지 도 7을 참조하여 설명한 바와 같이, 금속 전구체(MP)로 TiCl4를 사용하고, 공반응물(CRT)로 하기 화학식 7의 화합물을 사용하며, 반응물(RT)로 NH3를 사용하여, ALD 공정을 통해 TiN 막을 증착하였다. 공정 온도는 350℃로 하였다. As an example, as described above with reference to FIGS. 5 to 7 , TiCl4 is used as the metal precursor (MP), the compound of the following Chemical Formula 7 is used as the co-reactant (CRT), and NH3 is used as the reactant (RT) A TiN film was deposited using an ALD process. The process temperature was 350 degreeC.

[화학식 7][Formula 7]

Figure pat00037
Figure pat00037

실시예에 따라 형성된 TiN 막의 XPS 분석을 수행한 결과, Ti의 원자 퍼센트는 약 48at%이고, N의 원자 퍼센트는 약 46at%였다. 다시 말하면, TiN 막의 Ti 원자의 개수와 N 원자의 개수는 약 1:1의 비를 가지며, TiN 막의 Ti는 +3의 산화수를 가짐을 확인하였다. 본 발명의 실시예들에 따라 형성된 TiN 막의 Ti에 대한 N의 원자 분율(atomic ratio)은 0.9 내지 1.1일 수 있다.As a result of performing XPS analysis of the TiN film formed according to the example, the atomic percent of Ti was about 48 at% and the atomic percent of N was about 46 at%. In other words, it was confirmed that the number of Ti atoms and the number of N atoms of the TiN film had a ratio of about 1:1, and that Ti of the TiN film had an oxidation number of +3. An atomic ratio of N to Ti of the TiN film formed according to embodiments of the present invention may be 0.9 to 1.1.

비교예에 따라 형성된 TiN 막과 실시예에 따라 형성된 TiN막에 대해 비저항을 측정하여, 그 결과를 도 8에 나타내었다. 도 8을 참조하면, 본 발명의 실시예에 따른 TiN 막의 비저항은, 비교예에 따른 TiN의 비저항보다 더 낮음을 확인할 수 있다.Specific resistances were measured for the TiN film formed according to Comparative Example and the TiN film formed according to Example, and the results are shown in FIG. 8 . Referring to FIG. 8 , it can be seen that the specific resistance of the TiN film according to the embodiment of the present invention is lower than that of the TiN film according to the comparative example.

실시예에 따른 TiN 막은 오히려 저온(350℃)에서 증착되었음에도 불구하고, 고온(450℃)에서 증착된 비교예에 따른 TiN 막보다 비저항이 더 낮았다. 즉, 실시예에 따른 TiN 막이 비교예에 따른 TiN 막보다 더 잘 환원된 상태임을 확인할 수 있다. 이는, 본 발명에 따른 공반응물을 이용할 경우, 저온에서도 TiCl4와 NH3간의 환원 반응이 활발하게 진행됨을 의미한다.Although the TiN film according to the embodiment was deposited at a low temperature (350° C.), the specific resistance was lower than that of the TiN film according to the comparative example deposited at a high temperature (450° C.). That is, it can be confirmed that the TiN film according to the embodiment is in a better reduced state than the TiN film according to the comparative example. This means that, when the co-reactant according to the present invention is used, the reduction reaction between TiCl4 and NH3 is actively proceeded even at a low temperature.

도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 9, 도 11, 도 13 및 도 15의 I-I'선에 따른 단면도들이다. 도 10b, 도 12b, 도 14b 및 도 16b는 각각 도 9, 도 11, 도 13 및 도 15의 II-II'선에 따른 단면도들이다. 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 9, 도 11, 도 13 및 도 15의 III-III'선에 따른 단면도들이다.9, 11, 13, and 15 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. 10A, 12A, 14A, and 16A are cross-sectional views taken along line II′ of FIGS. 9, 11, 13 and 15, respectively. 10B, 12B, 14B, and 16B are cross-sectional views taken along line II-II' of FIGS. 9, 11, 13 and 15, respectively. 10C, 12C, 14C, and 16C are cross-sectional views taken along line III-III′ of FIGS. 9, 11, 13 and 15, respectively.

도 9 및 도 10a 내지 도 10c를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 상부를 패터닝하여, 제2 방향(D2)으로 연장되는 제1 트렌치들(TR1)이 형성될 수 있다. 제1 트렌치들(TR1)은 기판(100)의 상부에 제1 및 제2 활성 패턴들(FN1, FN2)을 정의할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.9 and 10A to 10C , a substrate 100 may be provided. For example, the substrate 100 may be a silicon substrate, a germanium substrate, or a silicon on insulator (SOI) substrate. The first trenches TR1 extending in the second direction D2 may be formed by patterning the upper portion of the substrate 100 . The first trenches TR1 may define first and second active patterns FN1 and FN2 on the substrate 100 . The first and second active patterns FN1 and FN2 may be arranged along the first direction D1 .

기판(100)의 상부를 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)를 형성하는 동안, 제2 트렌치(TR2)가 형성되는 영역 내의 활성 패턴들(FN1, FN2)은 제거될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴(FN1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴(FN2)이 제공될 수 있다. 제2 트렌치(TR2)는 제1 트렌치들(TR1)에 비해 더 깊을 수 있다. A second trench TR2 defining the first active region PR and the second active region NR may be formed by patterning the upper portion of the substrate 100 . While the second trench TR2 is formed, the active patterns FN1 and FN2 in the region where the second trench TR2 is formed may be removed. A first active pattern FN1 may be provided on the first active region PR, and a second active pattern FN2 may be provided on the second active region NR. The second trench TR2 may be deeper than the first trenches TR1 .

제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물을 이용해 형성될 수 있다. 구체적으로, 소자 분리막(ST)을 형성하는 것은, 기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 절연막을 형성하는 것, 및 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들이 노출될 때까지 상기 절연막을 리세스하는 것을 포함할 수 있다.A device isolation layer ST filling the first and second trenches TR1 and TR2 may be formed. The device isolation layer ST may be formed using silicon oxide. Specifically, forming the device isolation layer ST includes forming an insulating layer filling the first and second trenches TR1 and TR2 on the substrate 100 , and the first and second active patterns FN1 . , FN2) may include recessing the insulating film until the upper portions are exposed.

제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE) 아래에 게이트 유전막들(GI)이 형성될 수 있다. 게이트 전극들(GE) 각각의 양 측에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 전극들(GE) 상에 게이트 캐핑막들(CP)이 형성될 수 있다.Gate electrodes GE crossing the first and second active patterns FN1 and FN2 and extending in the first direction D1 may be formed. Gate dielectric layers GI may be formed under the gate electrodes GE. Gate spacers GS may be formed on both sides of each of the gate electrodes GE. Gate capping layers CP may be formed on the gate electrodes GE.

구체적으로, 게이트 전극들(GE)을 형성하는 것은, 제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르는 희생 패턴들을 형성하는 것, 상기 희생 패턴들의 양 측에 게이트 스페이서들(GS)을 형성하는 것, 및 상기 희생 패턴들을 게이트 전극들(GE)로 교체하는 것을 포함할 수 있다.Specifically, forming the gate electrodes GE includes forming sacrificial patterns crossing the first and second active patterns FN1 and FN2 , and gate spacers GS on both sides of the sacrificial patterns. and replacing the sacrificial patterns with gate electrodes GE.

게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속(예를 들면, 티타늄, 탄탈늄, 코발트, 텅스텐, 루테늄, 몰리브덴, 주석, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 전극들(GE)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.The gate electrodes GE may include at least one of a conductive metal nitride (eg, titanium nitride or tantalum nitride) and a metal (eg, titanium, tantalum, cobalt, tungsten, ruthenium, molybdenum, tin, copper, or aluminum). may contain one. Forming the gate electrodes GE may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 .

게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 캐핑막들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.The gate dielectric layers GI may include a high-k material having a higher dielectric constant than that of the silicon oxide layer. The gate spacers GS may include at least one of SiCN, SiCON, and SiN. The gate capping layers CP may include at least one of SiON, SiCN, SiCON, and SiN.

제1 활성 패턴들(FN1)의 상부들에 제1 소스/드레인 영역들(SD1)이 형성될 수 있다. 제2 활성 패턴들(FN2)의 상부들에 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)은 게이트 전극들(GE) 각각의 양 측에 형성될 수 있다. 제1 소스/드레인 영역들(SD1)은 p형 불순물로 도핑될 수 있고, 제2 소스/드레인 영역들(SD2)은 n형 불순물로 도핑될 수 있다. First source/drain regions SD1 may be formed on upper portions of the first active patterns FN1 . Second source/drain regions SD2 may be formed on the second active patterns FN2 . The first and second source/drain regions SD1 and SD2 may be formed on both sides of each of the gate electrodes GE. The first source/drain regions SD1 may be doped with a p-type impurity, and the second source/drain regions SD2 may be doped with an n-type impurity.

제1 및 제2 소스/드레인 영역들(SD1, SD2)은 에피택시얼 패턴들로서, 선택적 에피택시얼 성장 공정으로 형성될 수 있다. 구체적으로, 게이트 전극들(GE) 각각의 양 측의 제1 및 제2 활성 패턴들(FN1, FN2)을 부분적으로 리세스한 뒤, 제1 및 제2 활성 패턴들(FN1, FN2)의 리세스된 영역들 상에 에피택시얼 성장 공정을 수행할 수 있다.The first and second source/drain regions SD1 and SD2 are epitaxial patterns and may be formed by a selective epitaxial growth process. Specifically, after partially recessing the first and second active patterns FN1 and FN2 on both sides of each of the gate electrodes GE, the first and second active patterns FN1 and FN2 are removed. An epitaxial growth process may be performed on the recessed regions.

기판(100)의 전면 상에 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 스페이서들(GS)의 상면들 및 게이트 캐핑막들(CP)의 상면들과 공면을 이루도록 형성될 수 있다. A first interlayer insulating layer 110 may be formed on the entire surface of the substrate 100 . The first interlayer insulating film 110 may be formed of a silicon oxide film or a silicon oxynitride film. A top surface of the first interlayer insulating layer 110 may be formed to be coplanar with top surfaces of the gate spacers GS and top surfaces of the gate capping layers CP.

도 11 및 도 12a 내지 도 12c를 참조하면, 제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하는 제1 홀들(HO1)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑막들(CP)을 관통하는 제2 홀들(HO2)이 형성될 수 있다. 11 and 12A to 12C , a second interlayer insulating layer 120 may be formed on the first interlayer insulating layer 110 . First holes HO1 passing through the first and second interlayer insulating layers 110 and 120 may be formed. Second holes HO2 passing through the second interlayer insulating layer 120 and the gate capping layers CP may be formed.

각각의 제1 홀들(HO1)은 서로 인접하는 게이트 전극들(GE) 사이에 형성될 수 있다. 각각의 제1 홀들(HO1)은 제1 소스/드레인 영역(SD1) 또는 제2 소스/드레인 영역(SD2)을 노출할 수 있다. 제2 홀들(HO2)은 제2 트렌치(TR2)를 채우는 소자 분리막(ST) 상에 형성될 수 있다. 각각의 제2 홀들(HO2)은 게이트 전극(GE)의 상면의 적어도 일부를 노출할 수 있다. Each of the first holes HO1 may be formed between the gate electrodes GE adjacent to each other. Each of the first holes HO1 may expose the first source/drain area SD1 or the second source/drain area SD2 . The second holes HO2 may be formed on the isolation layer ST filling the second trench TR2 . Each of the second holes HO2 may expose at least a portion of the top surface of the gate electrode GE.

도 13 및 도 14a 내지 도 14c를 참조하면, 제1 및 제2 홀들(HO1, HO2)을 순차적으로 채우는 제1 금속 함유막(ML1) 및 제2 금속 함유막(ML2)이 형성될 수 있다. 구체적으로, 기판(100) 상에 제1 금속 함유막(ML1)이 콘포멀하게 형성될 수 있다. 제1 금속 함유막(ML1)은 금속 질화막, 예를 들어 티타늄 질화막, 텅스텐 질화막, 및 탄탈륨 질화막 중 적어도 하나를 포함할 수 있다. 제1 금속 함유막(ML1)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.13 and 14A to 14C , a first metal-containing layer ML1 and a second metal-containing layer ML2 may be formed to sequentially fill the first and second holes HO1 and HO2 . Specifically, the first metal-containing layer ML1 may be conformally formed on the substrate 100 . The first metal-containing layer ML1 may include a metal nitride layer, for example, at least one of a titanium nitride layer, a tungsten nitride layer, and a tantalum nitride layer. Forming the first metal-containing layer ML1 may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 .

제1 및 제2 홀들(HO1, HO2)은 상대적으로 큰 종횡비를 가질 수 있다. 만약 제1 금속 함유막(ML1)을 형성하는 증착 공정에서 플라즈마를 사용할 경우, 플라즈마는 스텝 커버리지 특성이 나쁘므로 제1 및 제2 홀들(HO1, HO2) 내에 제1 금속 함유막(ML1)을 콘포멀하게 형성하기 어려운 문제가 있다. 그러나 본 실시예에 따른 금속 함유막의 형성 방법은, 플라즈마를 사용하지 않고도 저온에서 제1 금속 함유막(ML1)을 제1 및 제2 홀들(HO1, HO2) 내에 콘포멀하게 형성할 수 있다.The first and second holes HO1 and HO2 may have a relatively large aspect ratio. If plasma is used in the deposition process for forming the first metal-containing layer ML1, since the plasma has poor step coverage characteristics, the first metal-containing layer ML1 is formed in the first and second holes HO1 and HO2. There is a problem that it is difficult to form formally. However, in the method of forming the metal-containing layer according to the present exemplary embodiment, the first metal-containing layer ML1 may be conformally formed in the first and second holes HO1 and HO2 at a low temperature without using plasma.

제1 금속 함유막(ML1) 상에 제2 금속 함유막(ML2)이 형성될 수 있다. 제2 금속 함유막(ML2)은 금속막, 예를 들어, 티타늄, 탄탈늄, 코발트, 텅스텐, 루테늄, 몰리브덴, 주석, 구리 또는 알루미늄을 포함할 수 있다. 제2 금속 함유막(ML2)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다. 제2 금속 함유막(ML2)은 제1 및 제2 홀들(HO1, HO2)을 완전히 채우도록 형성될 수 있다. A second metal-containing layer ML2 may be formed on the first metal-containing layer ML1 . The second metal-containing layer ML2 may include a metal layer, for example, titanium, tantalum, cobalt, tungsten, ruthenium, molybdenum, tin, copper, or aluminum. Forming the second metal-containing layer ML2 may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 . The second metal-containing layer ML2 may be formed to completely fill the first and second holes HO1 and HO2 .

제1 금속 함유막(ML1) 및 제2 금속 함유막(ML2) 중 적어도 하나는 앞서 도 5 내지 도 7을 참조하여 설명한 공반응물(CRT)의 제2 금속(M2)을 포함할 수 있다. 제1 금속 함유막(ML1) 및 제2 금속 함유막(ML2) 중 적어도 하나의 제2 금속(M2)의 함량은 0.1 at% 내지 10 at%일 수 있다.At least one of the first metal-containing layer ML1 and the second metal-containing layer ML2 may include the second metal M2 of the co-reactant CRT described with reference to FIGS. 5 to 7 . The content of the second metal M2 of at least one of the first metal-containing layer ML1 and the second metal-containing layer ML2 may be 0.1 at% to 10 at%.

도 15 및 도 16a 내지 도 16c를 참조하면, 제2 층간 절연막(120)의 상면이 노출될 때까지 제1 금속 함유막(ML1) 및 제2 금속 함유막(ML2) 상에 평탄화 공정을 수행하여, 제1 홀들(HO1) 및 제2 홀들(HO2) 내에 각각 활성 콘택들(AC) 및 게이트 콘택들(GC)이 형성될 수 있다. 각각의 활성 콘택들(AC) 및 게이트 콘택들(GC)은, 제1 배리어 패턴(BM1) 및 제1 도전 패턴(FM1)을 포함할 수 있다. 15 and 16A to 16C , a planarization process is performed on the first metal-containing layer ML1 and the second metal-containing layer ML2 until the top surface of the second interlayer insulating layer 120 is exposed. , active contacts AC and gate contacts GC may be formed in the first holes HO1 and the second holes HO2 , respectively. Each of the active contacts AC and the gate contacts GC may include a first barrier pattern BM1 and a first conductive pattern FM1 .

제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)을 패터닝하여, 제3 층간 절연막(130) 내에 제3 홀들(HO3)이 형성될 수 있다.A third interlayer insulating layer 130 may be formed on the second interlayer insulating layer 120 . By patterning the third interlayer insulating layer 130 , third holes HO3 may be formed in the third interlayer insulating layer 130 .

제3 홀들(HO3)을 채우는 배선들(IL)이 형성될 수 있다. 각각의 배선들(IL)은 제2 배리어 패턴(BM2) 및 제2 도전 패턴(FM2)을 포함할 수 있다.Lines IL filling the third holes HO3 may be formed. Each of the interconnections IL may include a second barrier pattern BM2 and a second conductive pattern FM2 .

배선들(IL)을 형성하는 것은, 기판(100) 상에 제3 금속 함유막을 형성하는 것, 및 상기 제3 금속 함유막 상에 제4 금속 함유막을 형성하는 것을 포함할 수 있다. 제3 금속 함유막 및 제4 금속 함유막을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다. 제3 금속 함유막은 금속 질화막을 포함할 수 있고, 제4 금속 함유막은 금속막을 포함할 수 있다. 제3 금속 함유막 및 제4 금속 함유막 상에 평탄화 공정을 수행하여, 제2 배리어 패턴(BM2) 및 제2 도전 패턴(FM2)이 각각 형성될 수 있다. Forming the interconnections IL may include forming a third metal-containing layer on the substrate 100 and forming a fourth metal-containing layer on the third metal-containing layer. Forming the third metal-containing layer and the fourth metal-containing layer may include the method of forming the metal-containing layer ML according to embodiments of the present invention described above with reference to FIGS. 5 to 7 . The third metal-containing layer may include a metal nitride layer, and the fourth metal-containing layer may include a metal layer. A planarization process may be performed on the third metal-containing layer and the fourth metal-containing layer to form a second barrier pattern BM2 and a second conductive pattern FM2 , respectively.

배선들(IL) 중 적어도 하나는 비아(VI)를 포함할 수 있다. 비아(VI)를 통해 배선(IL)이 활성 콘택들(AC) 및 게이트 콘택들(GC) 중 적어도 하나와 전기적으로 연결될 수 있다. At least one of the interconnections IL may include a via VI. The interconnection IL may be electrically connected to at least one of the active contacts AC and the gate contacts GC through the via VI.

도 17 및 도 19은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 18 및 도 20는 각각 도 17 및 도 19의 I-I'에 따른 단면도들이다. 17 and 19 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention. 18 and 20 are cross-sectional views taken along line II′ of FIGS. 17 and 19 , respectively.

도 17 및 도 18을 참조하면, 기판(100)에 활성 패턴들(ACT)을 정의하는 소자 분리막(102)이 제공될 수 있다. 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화물을 이용해 형성될 수 있다.17 and 18 , the device isolation layer 102 defining active patterns ACT may be provided on the substrate 100 . The substrate 100 may be a silicon substrate, a germanium substrate, or a silicon on insulator (SOI) substrate. The device isolation layer ST may be formed using silicon oxide.

평면적 관점에서, 각각의 활성 패턴들(ACT)은 바(bar) 형태를 가질 수 있다. 각각의 활성 패턴들(ACT)은 제3 방향(D3)으로의 장축을 가질 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 모두에 교차할 수 있다. 제1 내지 제3 방향들(D1, D2, D3)은 모두 기판(100)의 상면에 평행한 방향들일 수 있다.In a plan view, each of the active patterns ACT may have a bar shape. Each of the active patterns ACT may have a long axis in the third direction D3 . The third direction D3 may intersect both the first direction D1 and the second direction D2 . All of the first to third directions D1 , D2 , and D3 may be directions parallel to the upper surface of the substrate 100 .

기판(100) 내에 활성 패턴들(ACT)을 가로지르는 게이트 라인들(GL)이 형성될 수 있다. 게이트 라인들(GL)은 제2 방향(D2)으로 연장되고, 제1 방향(D1)을 따라 배열될 수 있다. 게이트 라인들(GL)은 기판(100) 내에 매립되도록 형성될 수 있다.Gate lines GL crossing the active patterns ACT may be formed in the substrate 100 . The gate lines GL may extend in the second direction D2 and may be arranged along the first direction D1 . The gate lines GL may be formed to be buried in the substrate 100 .

게이트 라인들(GL)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속(예를 들면, 티타늄, 탄탈늄, 코발트, 텅스텐, 루테늄, 몰리브덴, 주석, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 게이트 라인들(GL)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.The gate lines GL may include at least one of a conductive metal nitride (eg, titanium nitride or tantalum nitride) and a metal (eg, titanium, tantalum, cobalt, tungsten, ruthenium, molybdenum, tin, copper, or aluminum). may contain one. Forming the gate lines GL may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 .

게이트 유전막들(GI)이 게이트 라인들(GL)과 활성 패턴들(ACT) 사이에 개재되도록 형성될 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다.The gate dielectric layers GI may be interposed between the gate lines GL and the active patterns ACT. The gate dielectric layers GI may include a high-k material having a higher dielectric constant than that of the silicon oxide layer.

게이트 라인들(GL) 상에 제1 캐핑 패턴들(CP1)이 각각 형성될 수 있다. 제1 캐핑 패턴들(CP1)의 상면들은 기판(100)의 상면과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 캐핑 패턴들(CP1)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.First capping patterns CP1 may be respectively formed on the gate lines GL. Top surfaces of the first capping patterns CP1 may be substantially coplanar with the top surface of the substrate 100 . For example, the first capping patterns CP1 may include at least one of SiON, SiCN, SiCON, and SiN.

각각의 상기 활성 패턴들(ACT)에 제1 소스/드레인 영역(SD1), 및 상기 제1 소스/드레인 영역(SD1)을 사이에 두고 서로 이격되는 제2 소스/드레인 영역들(SD2)이 형성될 수 있다. 제1 소스/드레인 영역(SD1)은 서로 이웃하는 한 쌍의 게이트 라인들(GL) 사이에 형성될 수 있다. 제2 소스/드레인 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)의 양 측에 각각 형성될 수 있다. 즉, 제2 소스/드레인 영역들(SD2)은 상기 한 쌍의 게이트 라인들(GL)을 사이에 두고 서로 이격될 수 있다. 제1 소스/드레인 영역(SD1)은 제2 소스/드레인 영역(SD2)과 동일한 도전형을 가질 수 있다.A first source/drain region SD1 and second source/drain regions SD2 spaced apart from each other with the first source/drain region SD1 interposed therebetween are formed in each of the active patterns ACT. can be The first source/drain region SD1 may be formed between a pair of adjacent gate lines GL. The second source/drain regions SD2 may be respectively formed on both sides of the pair of gate lines GL. That is, the second source/drain regions SD2 may be spaced apart from each other with the pair of gate lines GL interposed therebetween. The first source/drain region SD1 may have the same conductivity type as that of the second source/drain region SD2 .

도 19 및 도 20를 참조하면, 기판(100) 상에 활성 패턴들(ACT)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.19 and 20 , the first interlayer insulating layer 110 covering the active patterns ACT may be formed on the substrate 100 . The first interlayer insulating film 110 may be formed of a silicon oxide film or a silicon oxynitride film.

제1 층간 절연막(110) 내에 비트 라인들(BL)이 형성될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)을 따라 배열될 수 있다. 각각의 비트 라인들(BL)은 제1 소스/드레인 영역(SD1)에 전기적으로 연결될 수 있다. 비트 라인들(BL)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 비트 라인들(BL)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.Bit lines BL may be formed in the first interlayer insulating layer 110 . The bit lines BL may extend in the first direction D1 and may be arranged in the second direction D2 . Each of the bit lines BL may be electrically connected to the first source/drain region SD1 . The bit lines BL may include at least one of a conductive metal nitride and a metal. Forming the bit lines BL may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 .

제2 캐핑 패턴들(CP2)이 비트 라인들(BL)의 상에 각각 형성될 수 있다. 일 예로, 제2 캐핑 패턴들(CP2)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.The second capping patterns CP2 may be respectively formed on the bit lines BL. For example, the second capping patterns CP2 may include at least one of SiON, SiCN, SiCON, and SiN.

기판(100) 상에 상기 제1 층간 절연막(110)을 관통하여 제2 소스/드레인 영역들(SD2)에 각각 연결되는 콘택들(CT)이 형성될 수 있다. 콘택들(CT) 상에 랜딩 패드들(LP)이 각각 형성될 수 있다. 콘택들(CT) 및 랜딩 패드들(LP)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 콘택들(CT) 및 랜딩 패드들(LP)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.Contacts CT that pass through the first interlayer insulating layer 110 and are respectively connected to the second source/drain regions SD2 may be formed on the substrate 100 . Landing pads LP may be respectively formed on the contacts CT. The contacts CT and the landing pads LP may include at least one of a conductive metal nitride and a metal. Forming the contacts CT and the landing pads LP may include the method of forming the metal-containing layer ML according to the exemplary embodiments described above with reference to FIGS. 5 to 7 . .

랜딩 패드들(LP) 상에 캐패시터들(CAP)이 각각 형성될 수 있다. 캐패시터(CAP)를 형성하는 것은, 랜딩 패드(LP) 상에 제1 전극(LEL1)을 형성하는 것, 제1 전극(LEL1) 상에 유전막(DIL)을 형성하는 것, 및 유전막(DIL) 상에 제2 전극(LEL2)을 형성하는 것을 포함할 수 있다. 제1 전극(LEL1)은 랜딩 패드(LP) 및 콘택(CT)을 통하여 제2 소스/드레인 영역(SD2)과 전기적으로 연결될 수 있다. Capacitors CAP may be respectively formed on the landing pads LP. Forming the capacitor CAP includes forming the first electrode LEL1 on the landing pad LP, forming the dielectric film DIL on the first electrode LEL1, and on the dielectric film DIL. It may include forming the second electrode LEL2 on the . The first electrode LEL1 may be electrically connected to the second source/drain region SD2 through the landing pad LP and the contact CT.

평면적 관점에서, 제1 전극들(LEL1)은 도 19에 도시된 것처럼 제1 방향(D1)을 따라 지그재그(zig zag) 형태로 배열될 수 있다. 제1 전극들(LEL1)은 제3 방향(D3)을 따라 일렬로 배열될 수 있다.In a plan view, the first electrodes LEL1 may be arranged in a zig zag shape along the first direction D1 as shown in FIG. 19 . The first electrodes LEL1 may be arranged in a line along the third direction D3 .

제1 전극(LEL1) 및 제2 전극(LEL2)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 제1 전극(LEL1) 및 제2 전극(LEL2)을 형성하는 것은, 앞서 도 5 내지 도 7을 참조하여 설명한 본 발명의 실시예들에 따른 금속 함유막(ML)을 형성하는 방법을 포함할 수 있다.The first electrode LEL1 and the second electrode LEL2 may include at least one of a conductive metal nitride and a metal. Forming the first electrode LEL1 and the second electrode LEL2 may include the method of forming the metal-containing layer ML according to the embodiments of the present invention described above with reference to FIGS. 5 to 7 . have.

제1 전극(LEL1) 및 제2 전극(LEL2) 중 적어도 하나는 앞서 도 5 내지 도 7을 참조하여 설명한 공반응물(CRT)의 제2 금속(M2)을 포함할 수 있다. 제1 전극(LEL1) 및 제2 전극(LEL2) 중 적어도 하나의 제2 금속(M2)의 함량은 0.1 at% 내지 10 at%일 수 있다.At least one of the first electrode LEL1 and the second electrode LEL2 may include the second metal M2 of the co-reactant CRT described above with reference to FIGS. 5 to 7 . The content of the second metal M2 of at least one of the first electrode LEL1 and the second electrode LEL2 may be 0.1 at% to 10 at%.

도 21은 본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법을 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 9 내지 도 20를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.21 is a cross-sectional view illustrating a semiconductor device and a method of manufacturing the same according to embodiments of the present invention. In the present embodiment, detailed descriptions of technical features overlapping with those previously described with reference to FIGS. 9 to 20 are omitted, and differences will be described in detail.

도 21을 참조하면, 도 15 및 도 16a 내지 도 16c의 결과물인 로직 영역(LC)이 제공될 수 있다. 로직 영역(LC)은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들을 포함할 수 있다. Referring to FIG. 21 , a logic region LC that is a result of FIGS. 15 and 16A to 16C may be provided. The logic region LC may include logic transistors constituting a logic circuit of a semiconductor device.

로직 영역(LC) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 상에 도 19 및 도 20의 결과물인 메모리 영역(MC)이 형성될 수 있다. 메모리 영역(MC)은 로직 영역(LC) 상에 적층되도록 형성될 수 있다. 메모리 영역(MC)은 DRAM 소자들이 배치된 메모리 셀을 포함할 수 있다. A fourth interlayer insulating layer 140 may be formed on the logic region LC. A memory region MC as a result of FIGS. 19 and 20 may be formed on the fourth interlayer insulating layer 140 . The memory area MC may be formed to be stacked on the logic area LC. The memory area MC may include memory cells in which DRAM devices are disposed.

구체적으로, 메모리 영역(MC)의 반도체 층(200)이 제4 층간 절연막(140) 상에 형성될 수 있다. 반도체 층(200)은 도 17 내지 도 20를 참조하여 설명한 기판(100)과 실질적으로 동일할 수 있다. 반도체 층(200) 상에 메모리 트랜지스터들 및 이들과 전기적으로 연결되는 캐패시터들(CAP)이 형성될 수 있다. 이에 관한 구체적인 설명은, 앞서 도 17 내지 도 20를 참조하여 설명한 것과 실질적으로 동일할 수 있다. Specifically, the semiconductor layer 200 of the memory region MC may be formed on the fourth interlayer insulating layer 140 . The semiconductor layer 200 may be substantially the same as the substrate 100 described with reference to FIGS. 17 to 20 . Memory transistors and capacitors CAP electrically connected thereto may be formed on the semiconductor layer 200 . A detailed description thereof may be substantially the same as that described above with reference to FIGS. 17 to 20 .

한편, 로직 영역(LC) 상에서 메모리 영역(MC)이 형성되는 동안, 로직 영역(LC) 내의 로직 트랜지스터들은 메모리 영역(MC)의 제조 공정 조건 하에 노출될 수 있다. 예를 들어, 메모리 영역(MC)이 고온(약 450℃ 이상)의 공정 조건을 거칠 경우, 로직 영역(LC)의 로직 트랜지스터들 역시 고온에 노출될 수 있다. 이때, 로직 트랜지스터들이 고온에 의해 열화될 수 있다. 반도체 소자의 신뢰성에 큰 문제를 야기시킬 수 있다. Meanwhile, while the memory region MC is formed on the logic region LC, the logic transistors in the logic region LC may be exposed under a manufacturing process condition of the memory region MC. For example, when the memory region MC undergoes a process condition of high temperature (about 450° C. or higher), the logic transistors of the logic region LC may also be exposed to high temperature. In this case, the logic transistors may be deteriorated by high temperature. It may cause a big problem in the reliability of the semiconductor device.

본 발명의 실시예들에 따르면, 환원제를 이용하여 저온(예를 들어, 150℃ 내지 400℃)에서 금속 함유막을 형성할 수 있다. 예를 들어, 메모리 영역(MC)의 게이트 라인들(GL), 비트 라인들(BL), 콘택들(CT), 랜딩 패드들(LP) 및 캐패시터들(CAP) 각각의 금속 함유막을 형성할 때, 본 발명의 실시예들에 따른 금속 함유막의 형성 방법을 이용함으로써 공정 온도를 저온으로 유지할 수 있다. 결과적으로 로직 영역(LC)의 로직 트랜지스터들이 열화되는 것을 방지할 수 있고 반도체 소자의 신뢰성을 향상시킬 수 있다. According to embodiments of the present invention, a metal-containing layer may be formed at a low temperature (eg, 150° C. to 400° C.) using a reducing agent. For example, when forming a metal-containing layer of each of the gate lines GL, the bit lines BL, the contacts CT, the landing pads LP, and the capacitors CAP of the memory area MC , the process temperature may be maintained at a low temperature by using the method for forming a metal-containing film according to embodiments of the present invention. As a result, deterioration of the logic transistors in the logic region LC may be prevented and reliability of the semiconductor device may be improved.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.As described above, embodiments of the present invention have been described with reference to the accompanying drawings, but the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

Claims (20)

기판 상에 금속 전구체를 제공하여, 예비막을 형성하는 것; 및
상기 예비막 상에 질소 소스인 반응물 및 공반응물을 제공하여, 금속 질화막을 형성하는 것을 포함하되,
상기 공반응물은 하기 화학식 1로 표시되는 유기 금속 화합물이고,
[화학식 1]
Figure pat00038

M2는 Sn, In 및 Ge로 이루어진 군에서 선택되고, n은 2, 3 또는 4이며,
L1들은 서로 같거나 다르며, L1들은 각각 독립적으로, 수소, 할로겐, 또는 하기 화학식 2의 기능기이고, L1들 중 적어도 하나는 하기 화학식 2의 기능기이며,
[화학식 2]
Figure pat00039

x는 0 또는 1내지 5 사이의 정수이고, y는 0 또는 1이며, 이때 x가 0이면 y는 1이고,
R1, R2, R3 및 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 아미노알킬인 반도체 소자의 제조 방법.
providing a metal precursor on the substrate to form a preliminary film; and
Providing a reactant and a co-reactant as a nitrogen source on the preliminary film to form a metal nitride film,
The co-reactant is an organometallic compound represented by the following formula (1),
[Formula 1]
Figure pat00038

M2 is selected from the group consisting of Sn, In and Ge, n is 2, 3 or 4,
L1s are the same as or different from each other, L1s are each independently hydrogen, halogen, or a functional group of Formula 2 below, and at least one of L1s is a functional group of Formula 2 below,
[Formula 2]
Figure pat00039

x is 0 or an integer between 1 and 5, y is 0 or 1, wherein if x is 0, y is 1,
R1, R2, R3 and R4 are each independently hydrogen, an alkyl group having 1 to 5 carbon atoms, or aminoalkyl having 1 to 5 carbon atoms.
제1항에 있어서,
M2는 Sn인 반도체 소자의 제조 방법.
According to claim 1,
M2 is Sn. A method of manufacturing a semiconductor device.
제1항에 있어서,
상기 공반응물을 상기 예비막 상에 제공한 이후, 상기 공반응물을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
According to claim 1,
After providing the co-reactant on the preliminary layer, the method of manufacturing a semiconductor device further comprising removing the co-reactant.
제1항에 있어서,
상기 금속 전구체는, 금속 할로겐 화합물 또는 금속 유기 화합물을 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The method for manufacturing a semiconductor device, wherein the metal precursor includes a metal halide compound or a metal organic compound.
제1항에 있어서,
상기 반응물은, NH3, N2H4, 및 N2로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
According to claim 1,
The reactant is a method of manufacturing a semiconductor device comprising at least one selected from the group consisting of NH3, N2H4, and N2.
제1항에 있어서,
상기 금속 질화막 내의 M2의 함량은 0.1 at% 내지 10 at%인 반도체 소자의 제조 방법.
According to claim 1,
A method of manufacturing a semiconductor device wherein the content of M2 in the metal nitride layer is 0.1 at% to 10 at%.
제1항에 있어서,
상기 금속 질화막을 형성하는 것은, 원자층 증착 공정(ALD) 또는 화학 기상 증착 공정(CVD)을 이용하는 반도체 소자의 제조 방법.
According to claim 1,
Forming the metal nitride layer is a method of manufacturing a semiconductor device using an atomic layer deposition process (ALD) or a chemical vapor deposition process (CVD).
제1항에 있어서,
상기 금속 질화막을 형성하기 위한 공정 온도는, 150℃ 내지 400℃인 반도체 소자의 제조 방법.
According to claim 1,
A process temperature for forming the metal nitride film is 150°C to 400°C.
제1항에 있어서,
상기 금속 질화막을 형성하기 위한 공정 압력은 0 Torr 100 Torr인 반도체 소자의 제조 방법.
According to claim 1,
A process pressure for forming the metal nitride layer is 0 Torr and 100 Torr.
제1항에 있어서,
상기 금속 전구체는 티타늄 전구체이고,
상기 금속 질화막의 티타늄에 대한 질소의 원자 뷴율(actomic ratio)은 0.9 내지 1.1인 반도체 소자의 제조 방법.
According to claim 1,
The metal precursor is a titanium precursor,
An atomic ratio of nitrogen to titanium of the metal nitride film is 0.9 to 1.1.
기판 상에 활성 패턴을 형성하는 것;
상기 활성 패턴을 가로지르는 게이트 전극을 형성하는 것; 및
상기 활성 패턴에 전기적으로 연결되는 활성 콘택 및 상기 게이트 전극에 전기적으로 연결되는 게이트 콘택을 형성하는 것을 포함하되,
상기 활성 콘택 및 상기 게이트 콘택을 형성하는 것은:
상기 활성 패턴을 노출하는 제1 홀 및 상기 게이트 전극을 노출하는 제2 홀을 형성하는 것; 및
상기 제1 및 제2 홀들 내에 제1 금속 질화막을 형성하는 것을 포함하고,
상기 제1 금속 질화막을 형성하는 것은:
상기 기판 상에 제1 금속 전구체를 제공하여, 제1 예비막을 형성하는 것; 및
상기 제1 예비막 상에 질소 소스인 제1 반응물 및 제1 공반응물을 제공하는 것을 포함하며,
상기 제1 공반응물은 하기 화학식 1로 표시되는 유기 금속 화합물이고,
[화학식 1]
Figure pat00040

M2는 Sn, In 및 Ge로 이루어진 군에서 선택되고, n은 2, 3 또는 4이며,
L1들은 서로 같거나 다르며, L1들은 각각 독립적으로, 수소, 할로겐, 또는 하기 화학식 2의 기능기이고, L1들 중 적어도 하나는 하기 화학식 2의 기능기이며,
[화학식 2]
Figure pat00041

x는 0 또는 1내지 5 사이의 정수이고, y는 0 또는 1이며, 이때 x가 0이면 y는 1이고,
R1, R2, R3 및 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 아미노알킬인 반도체 소자의 제조 방법.
forming an active pattern on the substrate;
forming a gate electrode crossing the active pattern; and
Comprising forming an active contact electrically connected to the active pattern and a gate contact electrically connected to the gate electrode,
Forming the active contact and the gate contact comprises:
forming a first hole exposing the active pattern and a second hole exposing the gate electrode; and
and forming a first metal nitride film in the first and second holes;
Forming the first metal nitride film includes:
providing a first metal precursor on the substrate to form a first preliminary film; and
It comprises providing a first reactant and a first co-reactant as a nitrogen source on the first preliminary film,
The first co-reactant is an organometallic compound represented by the following formula (1),
[Formula 1]
Figure pat00040

M2 is selected from the group consisting of Sn, In and Ge, n is 2, 3 or 4,
L1s are the same as or different from each other, L1s are each independently hydrogen, halogen, or a functional group of Formula 2 below, at least one of L1s is a functional group of Formula 2
[Formula 2]
Figure pat00041

x is 0 or an integer between 1 and 5, y is 0 or 1, wherein if x is 0, y is 1,
R1, R2, R3 and R4 are each independently hydrogen, an alkyl group having 1 to 5 carbon atoms, or aminoalkyl having 1 to 5 carbon atoms.
제11항에 있어서,
M2는 Sn인 반도체 소자의 제조 방법.
12. The method of claim 11,
M2 is Sn. A method of manufacturing a semiconductor device.
제11항에 있어서,
상기 제1 반응물은, NH3, N2H4, 및 N2로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
12. The method of claim 11,
The first reactant includes at least one selected from the group consisting of NH3, N2H4, and N2.
제11항에 있어서,
상기 제1 금속 질화막 내의 M2의 함량은 0.1 at% 내지 10 at%인 반도체 소자의 제조 방법.
12. The method of claim 11,
A method of manufacturing a semiconductor device wherein the content of M2 in the first metal nitride layer is 0.1 at% to 10 at%.
제11항에 있어서,
상기 활성 콘택 및 상기 게이트 콘택 상에 이들과 전기적으로 연결되는 배선들을 형성하는 것을 더 포함하되,
상기 배선들을 형성하는 것은, 제2 금속 질화막을 형성하는 것을 포함하고,
상기 제2 금속 질화막을 형성하는 것은:
상기 기판 상에 제2 금속 전구체를 제공하여, 제2 예비막을 형성하는 것; 및
상기 제2 예비막 상에 질소 소스인 제2 반응물 및 제2 공반응물을 제공하는 것을 포함하며,
상기 제2 공반응물은, 상기 제1 공반응물과 같거나 다르고, 상기 화학식 1로 표시되는 유기 금속 화합물인 반도체 소자의 제조 방법.
12. The method of claim 11,
Further comprising forming wirings electrically connected thereto on the active contact and the gate contact,
Forming the wirings includes forming a second metal nitride film,
Forming the second metal nitride film includes:
providing a second metal precursor on the substrate to form a second preliminary layer; and
and providing a second reactant and a second co-reactant as a nitrogen source on the second preliminary film,
The second co-reactant is the same as or different from the first co-reactant, and is an organometallic compound represented by the formula (1).
트랜지스터들을 포함하는 제1 영역을 형성하는 것; 및
상기 제1 영역 상에 적층된 제2 영역을 형성하는 것을 포함하되,
상기 제2 영역을 형성하는 것은:
상기 제1 영역 상에 반도체 층을 형성하는 것;
상기 반도체 층 상에 활성 패턴을 형성하는 것; 및
상기 활성 패턴에 전기적으로 연결되는 캐패시터를 형성하는 것을 포함하고,
상기 캐패시터를 형성하는 것은, 제1 전극을 형성하는 것, 상기 제1 전극 상에 유전막을 형성하는 것, 및 상기 유전막 상에 제2 전극을 형성하는 것을 포함하며,
상기 제1 및 제2 전극들 중 적어도 하나를 형성하는 것은:
금속 전구체를 제공하여 예비막을 형성하는 것; 및
상기 예비막 상에 질소 소스인 반응물 및 공반응물을 제공하는 것을 포함하고,
상기 공반응물은 하기 화학식 1로 표시되는 유기 금속 화합물이고,
[화학식 1]
Figure pat00042

M2는 Sn, In 및 Ge로 이루어진 군에서 선택되고, n은 2, 3 또는 4이며,
L1들은 서로 같거나 다르며, L1들은 각각 독립적으로, 수소, 할로겐, 또는 하기 화학식 2의 기능기이고, L1들 중 적어도 하나는 하기 화학식 2의 기능기이며,
[화학식 2]
Figure pat00043

x는 0 또는 1내지 5 사이의 정수이고, y는 0 또는 1이며, 이때 x가 0이면 y는 1이고,
R1, R2, R3 및 R4는, 각각 독립적으로, 수소, 탄소수 1 내지 5의 알킬기, 또는 탄소수 1 내지 5의 아미노알킬인 반도체 소자의 제조 방법.
forming a first region comprising transistors; and
forming a second region laminated on the first region;
Forming the second region comprises:
forming a semiconductor layer on the first region;
forming an active pattern on the semiconductor layer; and
Comprising forming a capacitor electrically connected to the active pattern,
Forming the capacitor includes forming a first electrode, forming a dielectric film on the first electrode, and forming a second electrode on the dielectric film,
Forming at least one of the first and second electrodes comprises:
providing a metal precursor to form a preliminary film; and
comprising providing a reactant and a co-reactant as a nitrogen source on the preliminary film,
The co-reactant is an organometallic compound represented by the following formula (1),
[Formula 1]
Figure pat00042

M2 is selected from the group consisting of Sn, In and Ge, n is 2, 3 or 4,
L1s are the same as or different from each other, L1s are each independently hydrogen, halogen, or a functional group of Formula 2 below, and at least one of L1s is a functional group of Formula 2 below,
[Formula 2]
Figure pat00043

x is 0 or an integer between 1 and 5, y is 0 or 1, wherein if x is 0, y is 1,
R1, R2, R3 and R4 are each independently hydrogen, an alkyl group having 1 to 5 carbon atoms, or aminoalkyl having 1 to 5 carbon atoms.
제16항에 있어서,
M2는 Sn인 반도체 소자의 제조 방법.
17. The method of claim 16,
M2 is Sn. A method of manufacturing a semiconductor device.
제16항에 있어서,
상기 반응물은, NH3, N2H4, 및 N2로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
17. The method of claim 16,
The reactant is a method of manufacturing a semiconductor device comprising at least one selected from the group consisting of NH3, N2H4, and N2.
제16항에 있어서,
상기 제1 및 제2 전극들 중 적어도 하나는, M2의 함량이 0.1 at% 내지 10 at%인 반도체 소자의 제조 방법.
17. The method of claim 16,
At least one of the first and second electrodes has an M2 content of 0.1 at% to 10 at%.
제16항에 있어서,
상기 제1 및 제2 전극들 중 적어도 하나를 형성하기 위한 공정 온도는, 150℃ 내지 400℃인 반도체 소자의 제조 방법.
17. The method of claim 16,
A process temperature for forming at least one of the first and second electrodes is 150°C to 400°C.
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