KR20210052128A - DISPLAY DRIVER Semiconductor Device and Method Thereof - Google Patents
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Abstract
Description
본 발명은 디스플레이 드라이버 반도체 소자 및 제조 방법에 관한 것으로서, 더욱 상세하게는 열적 산화막(thermal oxide)과 CVD(chemical vapor deposition) 산화막을 조합하여 게이트 산화막을 구성함으로써 전기적 특성을 개선한, 디스플레이 드라이버 반도체 소자 및 그 제조 방법에 관한 것이다. 그리고 본 발명은 1019년 10월 29일자로 미국 출원된 U.S Patent Number No. 16/666,705호를 기반으로 한 출원이다.The present invention relates to a display driver semiconductor device and a manufacturing method, and more particularly, a display driver semiconductor device in which electrical characteristics are improved by forming a gate oxide film by combining a thermal oxide film and a CVD (chemical vapor deposition) oxide film. And it relates to the manufacturing method. And the present invention is U.S. Patent Number No. It is an application based on 16/666,705.
TFD-LCD 기술에서, 컬럼 드라이버(Column driver)는 TFT의 소스(source) 전극을 구동한다는 의미에서 소스 드라이버(source driver)라고도 하며, 게이트 드라이버(gate driver)가 TFT에 펄스(pulse)를 인가해 ON 상태로 만들어 주면 소스 드라이버는 신호선을 통해 실제로 화소에 신호 전압을 인가하는 역할을 한다. 예전에는 주로 아날로그 비디오(analog video) 신호 전압을 직접 액정에 인가하는 아날로그 드라이버(analog driver)를 주로 사용하였으나 최근에는 디지털(digital) 방식의 드라이버를 주로 사용한다. 그래서 소스 드라이버 IC(Source Driver IC)는 타이밍 제어(Timing Control)로부터 인트라 패널 인터페이스(Intra panel Interface)를 통해 화상 데이터와 제어 신호를 디지털로 받아 그에 적합한 아날로그 신호를 생성하여, TFT LCD 패널(Panel)에 화상을 볼 수 있도록 하는 IC이다. 패널이 고해상도, 초박형, 저전력을 요구함에 따라 드라이버 IC(Driver IC)는 더 많은 채널 수와 빠른 전송속도를 가지면서도 초박형을 필요로 한다.In TFD-LCD technology, a column driver is also called a source driver in the sense of driving a source electrode of a TFT, and a gate driver applies a pulse to the TFT. When turned on, the source driver actually applies a signal voltage to the pixel through the signal line. In the past, an analog driver that directly applies an analog video signal voltage to a liquid crystal was mainly used, but recently, a digital driver is mainly used. Therefore, the Source Driver IC receives image data and control signals digitally from Timing Control through the Intra panel Interface, and generates analog signals suitable for the TFT LCD panel. It is an IC that allows you to view the image on the screen. As the panel demands high resolution, ultra-thin, and low power, the driver IC (Driver IC) needs to be ultra-thin while having a higher number of channels and faster transmission speed.
디지털 소스 드라이버(Digital source driver)는 메모리 IC(memory IC)로부터 입력된 디지털(digital) 신호를 래치(latch)에 순차적으로 저장하고, DAC에서 아날로그(analog) 전압으로 변환하여 각 데이터 라인(data line)에 전달한다. 디지털 소스 드라이버는 고속 시프트 레지스터(shift register)와 래치, DAC, 버퍼 증폭기(buffer Amp.) 등으로 구성된다.A digital source driver sequentially stores a digital signal input from a memory IC in a latch, converts it to an analog voltage in a DAC, and converts each data line. ). The digital source driver consists of a high-speed shift register, a latch, a DAC, and a buffer amplifier.
종래의 LCD(Liquid Crystal Display) 소스 드라이버(source driver) IC는 2가지 전압의 반도체 소자(transistor)를 제조하여 칩(chip)을 구현한다. 종래의 LCD 소스 드라이버(source driver) IC는 듀얼-게이트 절연막(dual-gate oxidation) 방법을 사용하여 구현한다. 이는 2가지 전압(고전압, 저전압)의 반도체 소자를 구현하기 위함이다. A conventional liquid crystal display (LCD) source driver IC implements a chip by manufacturing a semiconductor device of two voltages. A conventional LCD source driver IC is implemented using a dual-gate oxidation method. This is to implement a semiconductor device of two voltages (high voltage and low voltage).
여기서, TV LCD 화면을 구동(driving)하기 위해 수백-수천개의 채널을 형성하게 되는데, 단위 채널의 약 70% 영역이 고전압 반도체 소자로 이루어져 있다. 그래서 단위 고전압 반도체 소자의 크기가 매우 중요하다. 고전압 반도체 소자의 경우, 저전압 반도체 소자에 비하여 소자의 항복 전압(breakdown voltage)을 만족하기 위하여 게이트 절연막(Thick Cox)의 두께가 증가하고, 반도체 소자 크기가 크게 되어야 한다. 또한, 고전압 반도체 소자의 경우, 고전압을 견디기 위한 저농도 드리프트 영역이 크게 되어야 한다. 그로 인하여, 고전압 반도체 소자의 크기가 증가하고, 칩 크기가 매우 증가하게 된다.Here, hundreds to thousands of channels are formed to drive the TV LCD screen, and about 70% of the unit channels are made of high voltage semiconductor devices. Therefore, the size of the unit high voltage semiconductor device is very important. In the case of a high voltage semiconductor device, the thickness of the gate insulating film (Thick Cox) must be increased and the size of the semiconductor device must be increased in order to satisfy the breakdown voltage of the device compared to the low voltage semiconductor device. In addition, in the case of a high voltage semiconductor device, a low concentration drift region for withstanding a high voltage must be large. As a result, the size of the high voltage semiconductor device increases, and the size of the chip is greatly increased.
이와 같이, 종래의 LCD 소스 드라이버용 반도체 소자는 크기가 저전압 반도체 소자에 비해 크기가 큰 고전압 반도체 소자를 이용하여 제조하므로, 전체적인 칩의 크기를 감소하는데 제한이 많다.As described above, since the conventional semiconductor device for an LCD source driver is manufactured using a high voltage semiconductor device having a larger size than a low voltage semiconductor device, there are many limitations in reducing the overall chip size.
특히, 종래의 LCD 드라이버 IC의 경우, 로직 전압(logic voltage)을 제외한 모든 곳에 고전압 트랜지스터만으로 회로(circuit)를 구성하였는데, 고전압인 만큼 트랜지스터의 사이즈가 커서 전체 칩 사이즈 증가의 요소가 되었고, 게이트 산화막의 두께가 두꺼워서 제품의 오프셋(offset) 특성을 악화시키는 요인이 되는 문제점이 있었다.In particular, in the case of a conventional LCD driver IC, a circuit was constructed with only high voltage transistors in all places except for the logic voltage, but the size of the transistor was large as it was a high voltage, which became a factor in increasing the overall chip size. There is a problem that the thickness of the product is too thick, which is a factor that deteriorates the offset characteristics of the product.
본 발명은 상술한 종래기술의 문제점을 극복하기 위한 것으로서, 열적 산화막과 CVD 산화막을 조합하여 게이트 산화막을 구성함으로써 전기적 특성을 개선한, 디스플레이 드라이버 반도체 소자 및 그 제조 방법을 제공하는 데에 그 목적이 있다.The present invention is to overcome the above-described problems of the prior art, and an object thereof is to provide a display driver semiconductor device and a method of manufacturing the same, in which electrical characteristics are improved by forming a gate oxide film by combining a thermal oxide film and a CVD oxide film. have.
이와 같은 목적을 달성하기 위한 본 발명은, 기판에 형성된 분리 영역 및 드리프트 영역; 상기 드리프트 영역에 형성된 소스 영역 및 드레인 영역; 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상의 게이트 전극; 상기 게이트 전극의 측벽에 형성된 스페이서; 상기 드레인 영역의 일부 및 상기 게이트 전극의 일부 상에 선택적으로 형성된 실리사이드 막; 및 상기 드레인 영역의 나머지 부분 및 상기 게이트 전극의 나머지 부분 상에 선택적으로 형성된 실리사이드 블라킹 절연막을 포함하며, 상기 드레인 영역의 일부 상에 형성된 상기 실리사이드 막은 상기 드레인 영역의 길이보다 작은 길이를 갖는 것을 특징으로 하는 반도체 소자를 제공한다.The present invention for achieving the above object is a separation region and a drift region formed on a substrate; A source region and a drain region formed in the drift region; A gate insulating film formed on the substrate; A gate electrode on the gate insulating layer; A spacer formed on a sidewall of the gate electrode; A silicide layer selectively formed on a portion of the drain region and a portion of the gate electrode; And a silicide blocking insulating layer selectively formed on the remaining portion of the drain region and the remaining portion of the gate electrode, wherein the silicide layer formed on a portion of the drain region has a length smaller than the length of the drain region. It provides a semiconductor device made of.
상기 소스 영역 및 상기 드레인 영역은 상기 스페이서로부터 일정 간격 떨어져 형성한다.The source region and the drain region are formed at a predetermined interval from the spacer.
상기 게이트 전극의 일부에 형성된 상기 실리사이드 막은 상기 게이트 전극의 길이보다 작은 길이를 갖는다. The silicide layer formed on a portion of the gate electrode has a length smaller than that of the gate electrode.
상기 실리사이드 막은 상기 분리 영역과 접하여 형성된다.The silicide film is formed in contact with the separation region.
상기 드리프트 영역 중 하나와 중첩되는 상기 실리사이드 막은 상기 드리프트 영역 중 하나와 중첩되는 실리사이드 블라킹 절연막의 길이보다 작은 길이를 갖는다.The silicide layer overlapping one of the drift regions has a length smaller than the length of the silicide blocking insulating layer overlapping one of the drift regions.
상기 분리 영역은 상기 드리프트 영역의 최대 깊이보다 큰 최대 깊이를 가지며, 상기 드리프트 영역은 상기 소스 영역 또는 상기 드레인 영역의 최대 깊이보다 큰 최대 깊이를 가지며, 상기 각각의 최대 깊이는 상기 기판의 상부 표면으로부터 측정된다.The isolation region has a maximum depth greater than a maximum depth of the drift region, the drift region has a maximum depth greater than a maximum depth of the source region or the drain region, and each maximum depth is from an upper surface of the substrate. Is measured.
상기 게이트 전극의 에지 부분은 상기 게이트 전극의 중앙 부분의 높이보다 큰 높이를 갖는다.The edge portion of the gate electrode has a height greater than the height of the central portion of the gate electrode.
상기 실리사이드 블라킹 절연막은 상기 측벽 중 하나 위에 형성된다.The silicide blocking insulating layer is formed on one of the sidewalls.
본 실시 예에 따른 반도체 소자는, 상기 실리사이드 블라킹 절연막 상에 형성된 제1 절연막을 더 포함한다.The semiconductor device according to the present embodiment further includes a first insulating layer formed on the silicide blocking insulating layer.
그리고 상기 제1 절연막 상에 형성된 층간 절연막; 및 상기 층간 절연막과 상기 제1 절연막에 형성된 컨택 플러그를 더 포함한다.And an interlayer insulating film formed on the first insulating film. And a contact plug formed on the interlayer insulating layer and the first insulating layer.
본 발명의 다른 특징에 따르면, 기판 상에 형성된 제1 게이트 절연막 및 제2 게이트 절연막; 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 각각 형성된 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 게이트 전극 및 상기 제2 게이트 전극의 양 측벽에 형성된 스페이서; 상기 제1 게이트 전극에 인접하여 배치된 제1 드레인 영역; 상기 제2 게이트 전극에 인접하여 배치된 제2 드레인 영역; 상기 제1 드레인 영역을 둘러싸는 제1 드리프트 영역; 상기 제2 드레인 영역을 둘러싸는 제2 드리프트 영역; 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 공통 소스 영역; 상기 제1 드레인 영역의 일부 및 상기 제2 드레인 영역의 일부 상에 부분적으로 형성된 실리사이드 막; 및 상기 제1 드레인 영역의 나머지 부분 및 상기 제2 드레인 영역의 나머지 부분 상에 부분적으로 형성된 실리사이드 블라킹 절연막을 포함하는 반도체 소자를 제공한다.According to another feature of the present invention, a first gate insulating film and a second gate insulating film formed on a substrate; A first gate electrode and a second gate electrode formed on the first gate insulating layer and the second gate insulating layer, respectively; Spacers formed on both sidewalls of the first gate electrode and the second gate electrode; A first drain region disposed adjacent to the first gate electrode; A second drain region disposed adjacent to the second gate electrode; A first drift region surrounding the first drain region; A second drift region surrounding the second drain region; A common source region formed between the first gate electrode and the second gate electrode; A silicide film partially formed on a portion of the first drain region and a portion of the second drain region; And a silicide blocking insulating layer partially formed on the remaining portion of the first drain region and the remaining portion of the second drain region.
상기 공통 소스 영역을 둘러싸는 제3 드리프트 영역을 더 포함한다.It further includes a third drift region surrounding the common source region.
상기 실리사이드 막은 상기 공통 소스 영역 상에 완전히 형성된다.The silicide layer is completely formed on the common source region.
상기 실리사이드 막은 각각 상기 제1 드레인 영역 또는 상기 제2 드레인 영역의 길이보다 작은 길이를 갖는다.Each of the silicide layers has a length smaller than the length of the first drain region or the second drain region.
상기 제1 드리프트 영역과 중첩된 실리사이드 막은 상기 제1 드리프트 영역과 중첩된 실리사이드 블라킹 절연막의 길이보다 작은 길이를 갖는다.The silicide layer overlapping the first drift region has a length smaller than the length of the silicide blocking insulating layer overlapping the first drift region.
상기 소스 영역 및 상기 드레인 영역은 상기 스페이서들로부터 일정 간격 떨어져 형성한다.The source region and the drain region are formed at predetermined intervals from the spacers.
본 발명의 또 다른 특징에 따르면, 기판 상에 웰 영역을 형성하는 단계; 상기 웰 영역에 드리프트 영역을 형성하는 단계; 상기 드리프트 영역들과 중첩되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 측벽 상에 스페이서를 형성하는 단계; 상기 드리프트 영역 및 상기 게이트 전극을 부분적으로 노출시켜, 상기 드리프트 영역 및 상기 게이트 전극 상에 제 1 포토 마스크 패턴을 형성하는 단계; 상기 드리프트 영역에 소스 영역 및 드레인 영역을 형성하기 위해 상기 제1 포토 마스크 패턴을 이용하여 상기 노출된 드리프트 영역 및 상기 노출된 게이트 전극에 도펀트 이온을 주입하는 단계; 상기 제1 포토 마스크 패턴을 제거하는 단계; 상기 기판 상에 보호 절연막을 형성하는 단계; 상기 드리프트 영역 및 상기 게이트 전극을 부분적으로 노출시켜, 상기 드리프트 영역 및 상기 게이트 전극 상에 제2 포토 마스크 패턴을 형성하는 단계; 드레인 영역의 일부 및 게이트 전극의 일부를 부분적으로 노출시키기 위해 마스크로 제2 포토 마스크 패턴을 사용하여 보호 절연막을 에칭하는 단계; 상기 제2 포토 마스크 패턴을 제거하는 단계; 상기 드레인 영역의 일부 및 상기 게이트 전극의 일부에 실리사이드 막을 형성하고, 상기 보호 절연막은 상기 드레인 영역의 나머지 부분 및 상기 게이트 전극의 나머지 부분에 남아있는 단계; 상기 보호 절연막 및 상기 게이트 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제1 절연막 및 상기 제2 절연막에 콘택 플러그를 형성하는 단계; 및 상기 드레인 영역의 일부 상에 형성된 실리사이드 막은 상기 드레인 영역의 길이보다 작은 길이를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of forming a well region on a substrate; Forming a drift region in the well region; Forming a gate insulating layer overlapping the drift regions; Forming a gate electrode on the gate insulating layer; Forming a spacer on a sidewall of the gate electrode; Forming a first photo mask pattern on the drift region and the gate electrode by partially exposing the drift region and the gate electrode; Implanting dopant ions into the exposed drift region and the exposed gate electrode by using the first photo mask pattern to form a source region and a drain region in the drift region; Removing the first photo mask pattern; Forming a protective insulating film on the substrate; Forming a second photo mask pattern on the drift region and the gate electrode by partially exposing the drift region and the gate electrode; Etching the protective insulating film using a second photo mask pattern as a mask to partially expose a portion of the drain region and a portion of the gate electrode; Removing the second photo mask pattern; Forming a silicide layer on a portion of the drain region and a portion of the gate electrode, and the protective insulating layer remaining on the remaining portion of the drain region and the remaining portion of the gate electrode; Forming a first insulating film on the protective insulating film and the gate electrode; Forming a second insulating layer on the first insulating layer; Forming a contact plug on the first insulating layer and the second insulating layer; And a silicide layer formed on a portion of the drain region having a length smaller than that of the drain region.
상기 제1 포토 마스크 패턴은 상기 드리프트 영역, 상기 게이트 전극과 일부 중첩된다.The first photo mask pattern partially overlaps the drift region and the gate electrode.
상기 제2 포토 마스크 패턴은 상기 제1 포토 마스크 패턴보다 상기 게이트 전극과 더 중첩된다.The second photo mask pattern overlaps the gate electrode more than the first photo mask pattern.
상기 드리프트 영역들 중 하나와 중첩되는 실리사이드 막은 상기 드리프트 영역들 중 하나와 중첩되는 보호 절연막의 길이보다 작은 길이를 갖는다.The silicide layer overlapping one of the drift regions has a length smaller than the length of the protective insulating layer overlapping one of the drift regions.
상기와 같이 구성된 본 발명에 따른 디스플레이 드라이버 반도체 소자의 구조 및 제조 방법에 의하면, 하프 고전압(half high voltage) 트랜지스터는 종래의 고전압 트랜지스터의 1/2의 면적 및 두께로 형성되어 그 전압도 1/2로 낮출 수 있다. 즉, 본 발명의 하프 고전압(half high voltage) 트랜지스터는 종래의 고전압 트랜지스터의 절반 전압에 해당하는 트랜지스터로써 사이즈도 기존의 1/2 수준이며(면적 기준) 게이트 산화막(gate oxide)도 절반 두께로 이루어지므로 오프셋 또한 종래의 절반으로 낮출 수 있는 장점이 있다.According to the structure and manufacturing method of the display driver semiconductor device according to the present invention configured as described above, the half high voltage transistor is formed to have an area and thickness of 1/2 of that of a conventional high voltage transistor, and the voltage thereof is also 1/2. Can be lowered to That is, the half high voltage transistor of the present invention is a transistor corresponding to half the voltage of the conventional high voltage transistor, and the size is also half the size of the conventional high voltage transistor (based on area), and the gate oxide film is also formed with a half thickness. Therefore, there is an advantage that the offset can also be reduced to half of the conventional one.
또한, 본 발명에 적용되는 전체적인 게이트 산화막(gate oxide)은 각각 저전압(Low voltage), 중전압(half voltage) 그리고 고전압(high voltage)을 구성하는 서로 다른 세 가지 두께를 가진다. 상기 게이트 산화막의 구성을 종래 방식대로 열적 산화막(thermal oxide)으로만 할 경우, 계속된 열 예산(thermal budget)으로 인하여 소자 특성 쉬프트(shift), 물리적 스트레스(physical stress), 트랜지스터의 험프(hump) 특성 악화, 트렌치 코너(trench corner)의 게이트 산화막 씨닝(gate oxide thinning) 현상 등의 부작용이 있다. 하지만 본 발명에서는 열적 산화막과 CVD 계열의 산화막을 게이트 산화막으로 적절히 조합함으로써 상기의 부작용을 회피할 수 있도록 하였다.In addition, the overall gate oxide film applied to the present invention has three different thicknesses constituting a low voltage, a half voltage, and a high voltage, respectively. When the configuration of the gate oxide layer is only a thermal oxide layer in a conventional manner, the device characteristic shift, physical stress, and the hump of the transistor due to the continued thermal budget There are side effects such as deterioration of characteristics and gate oxide thinning of trench corners. However, in the present invention, the above side effects can be avoided by appropriately combining a thermal oxide film and a CVD-based oxide film as a gate oxide film.
도 1은 본 발명의 실시 예에 따른 LCD 소스 드라이버용 반도체 소자를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 채널 구성부의 회로도이다.
도 3은 본 발명의 시프트 레지스터, 제1 래치, 제2 래치에 사용되는 저전압 반도체 소자의 단면이다.
도 4는 본 발명의 실시 예에 따른 하프 전압 반도체 소자의 구조를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 온-상태 저저항 고전압 반도체 소자의 단면이다.
도 6은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자가 하나의 기판에 형성된 모양을 나타내는 도면이다.
도 7a 내지 도 7f는 본 발명의 실시 예에 따른 도 6에 제시된 구조를 제조하는 방법을 나타내는 도면이다.
도 8은 본 발명의 FV 소자의 전류 특성 곡선을 나타낸 그래프이다.
도 9는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자를 나타내는 도면이다.
도 10과 도11은 본 발명의 실시 예에 따른 고전압 반도체 소자의 제조 방법을 나타내는 도면이다.1 is a diagram illustrating a semiconductor device for an LCD source driver according to an embodiment of the present invention.
2 is a circuit diagram of a channel configuration unit according to an embodiment of the present invention.
3 is a cross-sectional view of a low voltage semiconductor device used in the shift register, the first latch, and the second latch of the present invention.
4 is a diagram illustrating a structure of a half voltage semiconductor device according to an embodiment of the present invention.
5 is a cross-sectional view of an on-state low resistance high voltage semiconductor device according to an embodiment of the present invention.
6 is a diagram illustrating a shape of a display driver semiconductor device formed on one substrate according to an exemplary embodiment of the present invention.
7A to 7F are diagrams illustrating a method of manufacturing the structure shown in FIG. 6 according to an embodiment of the present invention.
8 is a graph showing the current characteristic curve of the FV device of the present invention.
9 is a diagram illustrating a high voltage semiconductor device according to another embodiment of the present invention.
10 and 11 are diagrams illustrating a method of manufacturing a high voltage semiconductor device according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. It will be described in detail focusing on the parts necessary to understand the operation and operation according to the present invention. While describing the embodiments of the present invention, descriptions of technical contents that are well known in the technical field to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly convey the gist of the present invention by omitting unnecessary description.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.In addition, in describing the constituent elements of the present invention, different reference numerals may be assigned to constituent elements of the same name according to the drawings, and the same reference numerals may be denoted even in different drawings. However, even in such a case, it does not mean that the corresponding component has different functions according to the embodiment, or that it has the same function in different embodiments, and the function of each component is the corresponding embodiment. It should be judged based on the description of each component in.
도 1은 본 발명의 실시 예에 따른 LCD 소스 드라이버용 반도체 소자(50)를 나타낸 도면이다. 도 1의 (a)에 도시된 바와 같이, LCD 소스 드라이버용 반도체 소자(50)는 L*H 크기를 가지고 있으며, TV LCD 화면을 구동(driving)하기 위해 가로 방향으로 나란히 배열된 수백-수천개의 출력(output) 채널(30)을 형성하게 된다. 출력 채널(30) 개수가 많을수록 화면의 선명도가 증가한다. 그러나 그 만큼 전력 소모가 많게 된다. 출력 채널(30) 개수에 따라 'L'가 결정된다. 그래서 단위 출력 채널 사이즈가 매우 중요하다. 1 is a diagram illustrating a
도 1의 (b)에 도시된 바와 같이, 각각의 출력 채널(30)은 2개의 채널(10,20)로 구성된 채널 구성부(100)를 형성한다. 채널 구성부(100)를 보면, 각각의 채널 구성부(100)의 가로 길이(Pitch, X)크기가 전체 칩의 길이 (L)을 결정한다. 채널 구성부(100)가 수백-수천번 반복되어 형성되기 때문에, 채널 구성부(100)의 X방향의 크기가 작을수록 다이 수(net die)에 유리하다. 높은 다이 수를 확보하기 위해서 단위 채널 폭이 작아야 한다. 본 발명의 실시 예에서는 단위 출력 채널(100)의 가로 방향 길이(pitch, X)를 줄일 수 있는 방법을 제시하고 있는 것이다. 그리고 채널의 Y축 길이가 드라이버 IC(Driver IC)의 높이(H)가 된다. As shown in (b) of FIG. 1, each of the
채널 구성부(100)의 블락 구성도를 확대해 보면 서로 마주 보고 있는 2개의 채널 블락(channel block)(10,20)을 포함하고 있다. 센터를 중심으로 각각의 반도체 소자가 서로 대칭적(symmetric)으로 배치된다. 제1 채널 블락(10)에는 레벨 시프터(level shifter)(LS, 140), NDEC(150), VL_AMP(160), OUT_TG(170), 출력 패드(I/O, 180)를 포함한다. When the block diagram of the
제2 채널 블락(20)에는 레벨 시프터(LS, 145), PDEC(155), VL_AMP(165), OUT_TG(175). 출력 패드(I/O, 185)를 포함한다. 여기서 TG는 트랜스미션 게이트(transmission gate)를 말하고, NDEC 및 PDEC는 각각 네거티브 디코더(Negative Decoder), 포지티브 디코더(Positive Decoder)를 말한다. NDEC, PDEC는 도 2의 NDAC, PDAC와 매칭된다. 또한 VL_AMP(165)도 도 2의 VL 버퍼(buffer) 또는 VH 버퍼(buffer)로 부를 수 있다. OUT_TG(175)는 도 2의 설명하는 출력 드라이버(output driver)로 부를 수 있다. The
도 2는 본 발명의 실시 예에 따른 채널 구성부(100)의 회로도이다.2 is a circuit diagram of a
본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50)의 채널 구성부(100)는 제1 채널부(10) 및 제2 채널부(20)를 포함한다. 제1 채널부(10)는 시프트 레지스터(shift resistor, 110), 제1 래치(120), 제2 래치(130), 레벨 시프터(140), 제1 디지털 아날로그 변환기(NDAC, 150), VL 버퍼(160), 출력 드라이버(170) 및 제1 패드(180)를 포함한다. 제2 채널부(20)는 시프트 레지스터(shift resistor, 115), 제1 래치(125), 제2 래치(135), 레벨 시프터(145), 제2 디지털 아날로그 변환기(PDAC, 155), VH 버퍼(165), 출력 드라이버(170) 및 제2 패드(185)를 포함한다. The
여기서, 시프트 레지스터(110,115)는 클럭(Clock) 신호에 동기되어 디지털 데이터(digital data)를 시프팅(shifting) 시키는 역할을 한다. 즉, 시프트 레지스터는 클럭 신호를 사용해서 순차적으로 펄스(Pulse)를 발생시키는 역할을 한다. 제1 내지 제4 래치(120, 125, 130, 135)는 디지털 데이터를 저장하는 기능을 한다. 레벨 시프터(140,145)는 낮은 전압의 입력 신호를 높은 전압의 출력 신호로 변환한다. Here, the shift registers 110 and 115 play a role of shifting digital data in synchronization with a clock signal. That is, the shift register serves to sequentially generate pulses using a clock signal. The first to
제1 및 제2 DAC(Digital-to-Analog Converter)(150, 155)는 디지털 입력 신호를 아날로그 신호로 변환한다. 또한 디지털 아날로그 변환기(150, 155)는 0 내지 1/2 VDD인 1채널 및 1/2 내지 VDD인 2채널에 따라 NDAC(NMOS digital analog converter, 150) 및 PDAC(PMOS digital analog converter, 155)로 구성된다. The first and second digital-to-analog converters (DACs) 150 and 155 convert digital input signals into analog signals. In addition, the digital-to-
VL 및 VH 버퍼(160,165)는 여러 개의 인터버(inverter)를 직렬로 연결하여 형성한다. 버퍼는 신호의 출력 저항을 줄여서, 구동 전류를 증가시켜서, 충전 속도를 빠르게 한다. 신호 지연을 감소시킨다. VL 및 VH 버퍼(160,165)는 채널 별로 VL(Voltage low) 버퍼(160) 및 VH(Voltage high) 버퍼(165)로 구성된다. 여기서 채널은 2개만 임의로 보여 주고 있지만, LCD 드라이버 소자에서는 위에서 언급한 단위 2채널이 반복되어 수백 - 수천개의 채널을 이루면서 형성된다. The VL and
그리고 채널 구성부(100)는 게이트 또는 드레인 컨택 플러그에 인가되는 전압에 따라 2개의 블락(31, 32)으로 나눌 수 있다.In addition, the
첫번째 블락은 저전압 블락(31)으로 저전압 반도체 소자(low voltage transistor)를 사용하여 제조한다. 그래서 시프트 레지스터(110), 제1 래치(120,125), 제2 래치(130,135)는 저전압 반도체 소자(low voltage transistor)로 구성된다. The first block is a
두번째 블락은 고전압 블락(32)으로 중전압 반도체 소자 및 고전압 반도체 소자(high voltage transistor)를 이용하여 제조한다. 게이트 전극 또는 드레인 컨택 플러그의 1 단자 이상에 8V 내지 30V의 고전압이 인가된다. 저전압보다 큰 중전압, 고전압은 모두 고전압에 해당된다. LCD, LED, UHD, AMOLED TV 등의 대형 화면 출력을 위해서 높은 전압을 가진 구동 전압이 필요하기 때문이다. 예컨대, LCD 소스 드라이버용 반도체 소자(50)의 70%가 고전압 반도체 소자로 구성되어 있어서, 고전압 반도체 소자는 칩 크기에 중요한 부분이다.The second block is a
고전압 블락(32)은 레벨 시프터(140,145), 디지털 아날로그 변환기(150,155), VL 및 VH 증폭기(160,165) 및 출력 드라이버(170) 및 출력 패드(180,185)를 포함한다. 여기서, 패드(180,185)는 제1 패드(Odd Pad, 180) 및 제2 패드(Even pad, 185)로 이루어질 수 있다. The
고전압 블락(32)에 사용되는 반도체 소자의 각 구성을 살펴보면 다음과 같다. 레벨 시프터(140,145)는 EDMOS(extended drain metal oxide semiconductor) 반도체 소자(미도시)로 이루어질 수 있다. 디지털 아날로그 변환기(150,155)는 로직 중전압(Logic MV, LMV) 반도체 소자(미도시)로 이루어질 수 있다. Each configuration of the semiconductor device used in the
그리고 단일이득 증폭기(160,165)는 하프 전압 반도체 소자(Half Voltage transistor or 중전압 반도체 소자, 도4, 400)로 이루어질 수 있다. 본 발명의 실시 예에 따른 고전압 단일이득 증폭기(160)는 중전압 반도체 소자(도4, 400)로 이루어질 수 있다. 이러한 고전압 단일이득 증폭기(160)는 1/2 고전압 즉, 하프 전압이 게이트 전극(도4, 420) 및 드레인 컨택 플러그(도4, 475)에 인가되는 반도체 소자로 이루어진다. 따라서, 고전압 단일이득 증폭기(160)는 중전압 게이트 절연막(도4, 410)의 두께가 고전압에 비해 기설정된 비율(예컨대, 1/2)로 감소되고, 드레인 컨택 플러그(도4, 475)에 하프 전압으로 인가되는 하프 전압 반도체 소자(도4, 400)로 이루어질 수 있다. 드레인 컨택 플러그(도4, 475)에 1/2 고전압 즉, 하프 전압(1/2 고전압)으로 인가하여 디자인 룰이 작은 반도체 소자로 이루어진다. 드레인 전압이 절반으로 낮아졌기 때문에 그 만큼 게이트 전극의 측벽과 드레인 컨택 전극의 사이를 더 좁게 할 수 있다. 그렇게 줄이면 단일 소자의 크기가 줄어들면 전체 칩 크기도 줄어들어 다이 수(net die)를 더 크게 할 수 있다. In addition, the
이에 따라, 디자인 룰의 감소, 전류 증가와 중전압 게이트 절연막(410)의 두께가 감소하여 반도체 소자의 미스-매칭(mis-matching) 특성이 개선될 수 있다. 또한, 고전압 단일이득 증폭기(160)의 오프셋(offset) 특성이 개선될 수 있다. 이에 따라, 본 발명의 실시 예에 따른 고전압 단일이득 증폭기(160)는 이러한 미스-매칭 특성이 개선된 하프 전압 반도체 소자(400)를 이용함으로써, 회로 크기를 감소시켜 회로를 제조할 수 있다. Accordingly, the design rule decreases, the current increases, and the thickness of the medium voltage
그리고 출력 드라이버(170)는 본 발명의 실시 예에 따른 온-상태 저저항 고전압(low Ron 고전압) 반도체 소자(도5, 500)로 이루어질 수 있다. 이러한 출력 드라이버(170)는 빠른 슬루율(Fast slew rate)을 특징을 한다. 출력 드라이버(170)는 게이트 전극(도5, 520), 드레인 컨택 플러그(도5, 575)에 고전압이 인가되는 반도체 소자로 이루어진다. In addition, the
이와 같이, 고전압 블락(32)은 EDMOS 반도체 소자(미도시), 로직 중전압 반도체 소자(미도시), 하프 전압 반도체 소자(400) 및 온-상태 저저항 고전압 반도체 소자(500) 중 적어도 어느 하나 이상의 반도체 소자로 이루어질 수 있다. 이에 따라, 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50) 구조에서는 각 회로에 사용하는 전압(예컨대, 고전압 또는 하프 전압)에 맞는 반도체 소자로 이루어진 회로를 이용함으로써, 최적의 성능을 확보할 수 있다. 또한 칩 크기(chip size)를 줄여서 단위 웨이퍼에서 더 많은 칩(chip or die)을 확보할 수 있다.As such, the
[표 1]은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자(50) 구조의 저전압 반도체 소자, 중전압 반도체 소자, 고전압 반도체 소자를 비교한 표이다.[Table 1] is a table comparing a low voltage semiconductor device, a medium voltage semiconductor device, and a high voltage semiconductor device of the structure of the display
도 3은 본 발명의 시프트 레지스터(110), 제1 래치(120), 제2 래치(130)에 사용되는 저전압 반도체 소자(300)의 단면이다.3 is a cross-sectional view of a low
도 3에 도시된 바와 같이, 저전압 반도체 소자(LV 소자, 300)는 N 채널의 반도체 소자로서, P형 기판(301)에 형성된 고전압 P형 웰 영역(HPW, 302)이 형성된다. 저전압 반도체 소자(300)은 LV 소자, 제1 반도체 소자, 또는 LV 영역으로 지칭될 수 있다. 그리고 고전압 P형 웰 영역(302) 안에 저전압 P형 웰 영역(이하 PW, 303)이 형성된다. 또한 소자간의 분리를 위해, 복수의 분리 영역(305)이 형성된다. PW(303)는 분리 영역(305)의 깊이보다 깊게 형성된다. 분리 영역의 구조는 필요에 따라 STI(shallow trench isolation) 또는 MTI (Middle trench isolation) 구조가 사용될 수 있다. STI 구조의 깊이는 0.3 ~ 0.5 um 깊이를 갖는다. MTI 구조의 깊이는 0.5 ~ 2um를 갖는다.As shown in FIG. 3, the low-voltage semiconductor device (LV device) 300 is an N-channel semiconductor device, and a high-voltage P-type
MTI의 깊이는 드레인 컨택 플러그(375)에 인가하는 전압에 따라 300 ~ 1000 nm 깊이를 갖는다. 드레인 인가 전압이 18V 정도면 600 ~ 1000 nm 정도이고, 드레인 인가 전압이 13.5V이면 500 ~ 800nm, 9V 인가전압의 경우는 400 ~ 700 nm 깊이를 갖는다. STI/MTI 둘다 적용된 것을 듀얼 트렌치(dual trench)라고 하는데 이렇게 하는 공정은 한 두개 밖에 없다. 대부분의 대형 TV 등의 화면 구동 드라이버 소자(줄여서, LDDI(Large Display Driver IC) 기술)는 MTI 구조를 선호하고, 모바일 등의 소형 가전/스마트 폰 등의 화면 구동 드라이버 소자(줄여서, MDDI(Mobile Display Driver IC) 기술)는 STI 구조(깊이가 300 ~ 400 nm)를 선호한다. 이렇게 하는 이유는 듀얼 트렌치가 공정이 어렵고 길기도 한데다 LDDI는 고전압(High voltage, 고전압) 소자)가 80 ~ 90% 면적을 차지하므로 STI를 굳이 형성할 이유가 없기 때문이다. 반대로 MDDI 기술은 SRAM 등 LV(Low voltage, 저전압)소자가 90% 이상 차지 하므로 MTI를 굳이 형성할 이유가 없기 때문이다. 만약 SRAM 구조가 많은 LDDI 기술이라면, 듀얼 트렌치 구조(STI, MTI)를 사용할 수 있다. The depth of the MTI has a depth of 300 to 1000 nm depending on the voltage applied to the
그리고 PW 안에 N형의 LDD(Lightly Doped Drain) 영역(330), N형의 소스 영역(340S) 및 드레인 영역(340D)이 형성된다. LDD 영역(330)은 고농도 드레인 영역(340D)의 전계를 완화시키는 역할을 한다. 그래서 핫 캐리어 주입(Hot carrier injection, HCI)을 줄이는 역할도 한다. 그래서 도 3에 도시된 것처럼, 고농도 도핑 영역을 감싸지 않고, 고농도 도핑 소스/드레인 영역(340S/340D) 바로 옆에 붙여서 형성한다. 그래서 LDD 영역(330)은 드리프트(Drift) 영역에 비해 그 깊이가 매우 얇게(shallow) 형성된다.In addition, an N-type LDD (Lightly Doped Drain)
P형 기판(301) 표면에 게이트 절연막(310), 실리사이드 막(350)이 형성된다. 게이트 절연막(310)은 저전압 게이트 절연막, 제1 게이트 절연막 또는 LV 게이트 절연막으로 지칭될 수 있다. N채널 또는 P채널 저전압 반도체 소자(300)는 게이트 및 드레인 단자에 5V 이하의 낮은 전압이 인가되는 것을 말한다. 게이트 절연막(310) 두께도 5 nm 이하로 매우 얇은 두께를 갖는다. 그리고 게이트 절연막(310)위에 N형의 게이트 전극(320) 및 실리사이드 막(365)이 형성된다. 그리고 게이트 측면에 스페이서(360)가 형성된다. A
그리고 소스/드레인 컨택 플로그(375)의 경계없는 컨택(Borderless contact, BLC) 형성을 위해 BLC 절연막(370)이 형성된다. BLC 절연막(370)은 게이트 전극(320), 소스/드레인 도핑 영역(340S, 340D), 분리 영역(305) 상에도 형성된다. BLC 절연막(370)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. 그리고 소스/드레인 영역(340S, 340D)에 연결된 소스/드레인 컨택 플로그(375)를 포함한다. BLC 절연막(370) 상에 두꺼운 층간 절연막(385)을 증착한다. 그리고 소스/드레인 컨택 플로그(375)와 연결된 금속 배선층(390)을 형성한다.In addition, a
저전압 반도체 소자(300)는 P 채널의 반도체 소자(미도시)도 포함하고 있다. 반대 채널의 P 채널은 앞서 설명한 N채널의 반도체 소자와는 도전형이 반대로 형성된다. The low
도 4는 본 발명의 실시 예에 따른 하프 전압 반도체 소자의 구조를 나타낸 도면이다.4 is a diagram illustrating a structure of a half voltage semiconductor device according to an embodiment of the present invention.
도 4에 도시된 바와 같이, 하프 전압 반도체 소자(이하 중전압 반도체 소자, 400)는 P형 기판(401)에 고전압용 P형 웰 영역(HPW, 402)이 형성된다. 중전압 반도체 소자(400)은 FV 소자, 제2 반도체 소자, 또는 FV 영역으로 지칭될 수 있다. HPW(402)에 복수의 분리 영역(405)이 형성된다. 그리고 HPW(402)안에 한쌍의 저농도의 N형 드리프트 영역(430)이 형성된다. 여기서 드리프트 영역(430)은 저농도 도핑 농도를 가지고 있어서, 고농도 도핑 영역의 전계를 완화하기 위한 것이다. 전계가 완화되면 항복 전압도 증가한다. 고전압 반도체 소자는 주로 고농도 도핑 소스/드레인 영역을 감싸고 있는 드리프트 영역을 선호한다. 높은 항복 전압을 확보하기 위함이다. LDD 영역으로는 높은 항복 전압을 확보하기 힘들다. As shown in FIG. 4, in a half-voltage semiconductor device (hereinafter, a medium voltage semiconductor device 400), a high-voltage P-type
P형 기판(401) 상에, 중전압 게이트 절연막(410), 스페이서(460), 게이트 전극(420) 및 실리사이드 막(465)이 형성된다. 게이트 절연막(410)은 중전압 게이트 절연막, 제2 게이트 절연막 또는 FV 게이트 절연막으로 지칭될 수 있다. 중전압 반도체 소자(400)는 게이트 전극(420)에 고전압 반도체 소자(500)의 절반에 해당되는 전압(1/2 고전압)이 가해진다. 예를 들어 고전압 반도체 소자(500)의 게이트 전극(도 5의 520)에 20V가 인가되면, 중전압 반도체 소자(400)의 게이트 전극(420)은 10V(=20V/2)가 인가되는 것이다. 그래서 중전압 반도체 소자(400)의 중전압 게이트 절연막(410)의 두께는 30- 70 nm 가 아니고, 15 ~ 35 nm 두께가 될 수 있다.On the P-
그리고 한쌍의 드리프트 영역(430)안에 각각, N형의 고농도 도핑 소스 영역(440S) 및 드레인 영역(440D)이 형성된다. 그리고 고농도 도핑 영역(440S, 440D)위에 실리사이드 막(450)이 형성된다. 또한 소스/드레인 영역(440S, 440D)과 연결된 소스/드레인 컨택 플러그(475)가 형성된다. 여기서 주목할 점은, 일반적으로 소스 영역(440S)과 드레인 영역(440D)을 형성할 때 스페이서(460)에 얼라인(align)하여 이온 주입하여 형성한다. 그러나 본 발명의 실시예, 도 4에서 제시한 구조에서는 소스 영역(440S)과 드레인 영역(440D)을 형성할 때 스페이서(460)에 얼라인(align) 되어 있지 않고 일정 간격 떨어져서 이온 주입하여 형성된다. 이렇게 함으로써 항복 전압을 더 증가시킬 수 있다. In addition, an N-type highly
또한 도 4에 도시된 바와 같이 기판 표면에 형성된 실리사이드 막(450)과 스페이서(460) 사이에 실리사이드 블라킹 절연막(455)이 형성되어 있다. 실리사이드 블라킹 절연막(455)은 실리사이드 형성을 막아주는 역할을 한다. 실리사이드 블라킹 절연막(455)은 SiO2, SiN, SiON, TEOS, HLD, HTO 등의 절연막을 사용한다. 실리사이드 블라킹 절연막(455)은 스페이서(460) 및 게이트 전극(420)까지 연장되어 형성된다. 그래서 게이트 전극(420) 위에 형성된 실리사이드 막(465)은 게이트 전극(420) 표면의 일부 영역에만 형성된다. 게이트 전극(420)의 측벽까지 확장되어 형성되지 않는다. 게이트 전극(420)의 양 끝단의 높이가 게이트 전극(420)의 중앙보다 더 위로 형성되어 있다. 이는 실리사이드 블라킹 절연막(455)이 게이트 전극(420)의 양 끝단까지 연장되었기 때문이다. In addition, as shown in FIG. 4, a silicide blocking insulating
게이트 전극(420)에 형성된 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi) 등의 실리사이드 막(465)은 기판 또는 폴리실리콘의 실리콘과 결합하여 형성된다. 그래서 실리사이드 블라킹 절연막(455)으로 덮여 있는 기판 또는 폴리실리콘 층은 반응에 참여 할 수 없다. 반면에 블라킹 절연막이 덮고 있지 않고, 노출된 폴리실리콘 또는 기판은 반응에 참여하여 실리사이드 막을 형성한다. 그래서 폴리실리콘 표면이 실리사이드 층으로 바뀌게 되면, 폴리실리콘의 초기 증착된 두께보다 그 두께가 작아진다. 또한 실리사이드 블라킹 절연막(455)으로 덮여 있지 않는 폴리실리콘 막의 일부가 건식 식각 공정에 의해 손실될 수 있다. 그래서 실리사이드 블라킹 절연막(455)의 아래에 있는 폴리실리콘 두께는 유지되지만, 나머지 영역은 식각에 의해 폴리실리콘 두께가 작아 질 수 있다.A
그리고 보더리스(borderless) 컨택 형성을 위해 BLC 절연막(470)이 형성된다. BLC 절연막(470)은 게이트 전극(420), 소스/드레인 도핑 영역(440S, 440D), 분리 영역(405), 실리사이드 블라킹 절연막(455) 상에도 형성된다. BLC 절연막(470)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. BLC 절연막(470) 상에 두꺼운 층간 절연막(485)을 증착한다. 그리고 소스/드레인 컨택 플러그(475)와 연결된 금속 배선층(490)이 층간 절연막(485) 상에 형성된다.In addition, a
그리고 분리 영역(405) 상에 복수의 더미 게이트 전극(465D)이 형성된다. 복수의 더미 게이트 전극(465D)은 드리프트 영역(430) 상에 형성된 게이트 전극(420)이 형성될 때 같이 형성된다. 이는 게이트 전극 식각 공정에서 패턴 밀도를 유지하기 위함이다. 이로 인해, 게이트 전극 식각 속도가 균일하게 유지 될 수 있다. 그리고 복수의 더미 게이트 전극(465D) 상에도 BLC 절연막(470)이 형성된다. In addition, a plurality of
도 5는 본 발명의 실시 예에 따른 온-상태 저저항 고전압 반도체 소자의 단면이다. 앞서 설명한 중전압 반도체 소자(400)의 단면과 거의 유사하고, 게이트 절연막의 두께 및 게이트 전극 길이 (Lg)에 차이가 있다. 5 is a cross-sectional view of an on-state low resistance high voltage semiconductor device according to an embodiment of the present invention. It is almost similar to the cross section of the medium
도 5에 도시된 바와 같이, 고전압 반도체 소자(500)는 P형 기판 (501)에 형성된 P형의 고전압용 웰 영역(HPW, 502), 제1 및 제2 분리 영역(505)을 포함한다. 고전압 반도체 소자(500)은 HV 소자, 제3 반도체 소자, 또는 HV 영역으로 지칭될 수 있다. 그리고 HPW(502)안에 형성된 한쌍의 N형 저농도 드리프트 영역(530)이 형성된다. 그리고 저농도 드리프트 영역(530)에 각각 형성된 N형의 고농도 도핑 소스 영역(540S) 및 드레인 영역(540D)을 포함한다. 그리고 소스 영역(540S) 및 드레인 영역(540D) 위에 형성된 실리사이드 막(550), 소스 컨택 플러그(575), 드레인 컨택 플러그(575)을 포함한다. As shown in FIG. 5, the high
그리고 소스 영역(540S)과 드레인 영역(540D) 사이에 형성된 고전압 게이트 절연막(510), 스페이서(560), 게이트 전극(520) 및 게이트 전극(520) 위에 형성된 실리사이드 막(565)을 포함한다. 게이트 절연막(510)은 고전압 게이트 절연막, 제3 게이트 절연막 또는 HV 게이트 절연막으로 지칭될 수 있다. 실리사이드 막(550) 및 실리사이드 막(565)은 각각 제1 및 제2 실리사이드 막으로 지칭될 수 있다. 고전압 반도체 소자(500)는 소스/드레인 영역(540S, 540D)이 게이트 전극(520)의 스페이서(560)에 얼라인(align) 되지 않고 일정 간격 떨어져서 형성된다. 도 4의 구조와 유사한 구조이다. 그러나 게이트 절연막(510)의 두께는 30 ~ 70 nm 로 매우 두껍게 형성된다. 왜냐하면 게이트 전극(520)에 10 ~ 30 V 전압이 가해지기 때문이다. 앞의 중전압 반도체 소자(400)에 비해 고전압 반도체 소자(500)의 게이트 전극(520)에 인가되는 전압은 두배이다. 그래서 중전압 반도체 소자(400)의 게이트 절연막(410)의 두께보다 1.5 ~ 3 배 이상 두껍다. 그리고 고전압 반도체 소자(500)의 게이트 절연막(510)은 제1 절연막(512) 및 제2 절연막(514)을 포함한다. 최소 2개의 층으로 이루어진다. 제1 절연막(512)은 LPCVD(Low-Pressure Chemical Vapor Deposition) 등의 CVD 방식으로 제조한 CVD 계열의 산화막이다. CVD 계열의 대표적인 산화막으로 TEOS(Tetraethyl orthosilicate) 물질을 이용한 산화막이 포함된다. 제2 절연막(514)은 열산화 방식으로 제조된 열산화막이다. 제1 절연막(512)이 CVD 방식으로 먼저 형성되고, 나중에 제2 절연막(514)이 형성된다. 제2 절연막(514)은 산소 가스(Oxygen gas)와 반도체 기판(501)이 직접 반응하여 형성되기 때문에 제1 절연막 아래에 있는 기판(501) 표면에 형성된다.In addition, a high voltage
또한 도 5에 도시된 바와 같이 기판 표면에 형성된 실리사이드 막(550)과 스페이서(560) 사이에 실리사이드 블라킹 절연막(555)이 형성되어 있다. 실리사이드 블라킹 절연막(555)은 스페이서(560) 및 게이트 전극(520)까지 연장되어 형성된다. 그래서 게이트 전극(520) 위에 형성된 실리사이드 막(565)은 게이트 전극(520) 표면의 일부 영역에만 형성되고, 게이트 전극(520)의 측벽까지 확장되어 형성되지 않는다. 게이트 전극(520)의 양 끝단의 높이가 게이트 전극(520)의 중앙보다 더 위로 형성되어 있다. 이는 실리사이드 블라킹 절연막(555)이 게이트 전극(520)의 양 끝단까지 연장되었기 때문이다. In addition, as shown in FIG. 5, a silicide blocking insulating
도 4에서 언급되었듯이, 게이트 전극(520)에 형성된 코발트 실리사이드(CoSi2) 또는 니켈 실리사이드(NiSi) 등의 실리사이드 막(565)은 기판 또는 폴리실리콘의 실리콘과 결합하여 형성된다. 그래서 실리사이드 블라킹 절연막(555)으로 덮여 있는 기판 또는 폴리실리콘 층은 반응에 참여 할 수 없다. 반면에 블라킹 절연막이 덮고 있지 않고, 노출된 폴리실리콘 또는 기판은 반응에 참여하여 실리사이드 막을 형성한다. 그래서 폴리실리콘 표면이 실리사이드 층으로 바뀌게 되면, 폴리실리콘의 초기 증착된 두께보다 그 두께가 작아진다. 또한 실리사이드 블라킹 절연막(555)으로 덮여 있지 않는 폴리실리콘 막의 일부가 건식 식각 공정에 의해 손실될 수 있다. 그래서 실리사이드 블라킹 절연막(555)의 아래에 있는 폴리실리콘 두께는 유지되지만, 나머지 영역은 식각에 의해 폴리실리콘 두께가 작아 질 수 있다.As mentioned in FIG. 4, a
그리고 보더리스(borderless) 컨택 형성을 위해 BLC 절연막(570)이 형성된다. BLC 절연막(570)은 게이트 전극(520), 소스/드레인 도핑 영역(540S, 540D), 분리 영역(505), 실리사이드 블라킹 절연막(555) 상에도 형성된다. BLC 절연막(570)은 실리콘 질화막(SiN) 또는 실리콘 산화 질화막(SiON)으로 형성할 수 있다. BLC 절연막(570) 상에 두꺼운 층간 절연막(585)을 증착한다. 그리고 소스/드레인 컨택 플러그(575)와 연결된 금속 배선층(590)이 층간 절연막(585) 상에 형성된다.In addition, a
그리고 분리 영역(505) 상에 복수의 더미 게이트 전극(565D)이 형성된다. 복수의 더미 게이트 전극(565D)은 드리프트 영역(530) 상에 형성된 게이트 전극(520)이 형성될 때 같이 형성된다. 이는 게이트 전극 식각 공정에서 패턴 밀도를 유지하기 위함이다. 이로 인해, 게이트 전극 식각 속도가 균일하게 유지 될 수 있다. 그리고 복수의 더미 게이트 전극(565D) 상에도 BLC 절연막(570)이 형성된다.In addition, a plurality of
도 6은 본 발명의 실시 예에 따른 디스플레이 드라이버 반도체 소자가 하나의 기판에 형성된 모양을 나타내는 도면이다. 모두 동일한 깊이를 갖는 분리 영역(305, 405, 505)이 형성되고, 분리 영역(305, 405, 505) 사이에 LV 소자(300), FV 소자(400), HV 소자(500)가 형성되어 있다. 6 is a diagram illustrating a shape of a display driver semiconductor device formed on one substrate according to an exemplary embodiment of the present invention.
디스플레이 드라이버 반도체 소자(50)는 여러 종류의 반도체 소자가 하나의 기판(701)에 통합(integration)되어서 형성된 것이다. 예를 들어, 제1 반도체 소자(LV 소자, 300), 제2 반도체 소자(FV 소자, 400), 제3 반도체 소자(HV소자, 500)를 포함한다. 그리고 제1 반도체 소자(300)는 제1 두께를 갖는 제1 게이트 절연막(310)과 고농도 제1 소스 및 드레인 영역(340S, 340D), 상기 제1 소스 및 드레인 도핑 영역(340S, 340D)보다 더 작은 깊이를 갖는 한쌍의 제1 LDD 영역(330), 제1 게이트 전극(320)을 포함한다. The display
제2 반도체 소자(400)는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 중전압 게이트 절연막인 제2 게이트 절연막(410), 고농도의 제2 소스 및 드레인 영역(440S, 440D), 상기 제2 소스 및 드레인 영역(440S, 440D)을 각각 감싸는 한쌍의 드리프트 영역(430), 제2 게이트 전극(420)을 포함한다, 제2 게이트 절연막(410)은 열적(thermal) 방식으로 제조한 열 산화(thermal oxide) 막이다. 열 산화막은 CVD 박막보다 품질(quality)이 훨씬 좋아 게이트 절연막으로 많이 사용된다. 여기서 제2 도전형(N형)의 드리프트 영역(430,530)의 깊이는 제1 도전형(P형)을 갖는 웰 영역(303)의 깊이보다 덜 깊다(shallow). The
제3 반도체 소자(500)는 제3 게이트 절연막(510), 고농도의 제3 소스 및 드레인 영역(540S, 540D), 제3 소스 및 드레인 영역(540S, 540D)을 각각 감싸는 한쌍의 드리프트 영역(530), 제3 게이트 전극(520)을 포함한다. 여기서, 제3 게이트 전극(520)의 길이는 제1 및 제2 게이트 전극(320, 420)의 길이보다 길다. 제2 게이트 전극(420)의 길이는 제1 게이트 전극(320)의 길이보다 길다. 제3 게이트 절연막(510)은 두 개의 층(제1 절연막(512)과 제2 절연막(514))으로 이루어진다. 제1 절연막(512)은 CVD 산화막이고, 제2 절연막(514)은 열 산화막이다. 제2 절연막(514)은 제2 반도체 소자(400)의 제2 게이트 절연막(410)과 같이 형성되어 그 두께가 동일한 것이 특징이다. CVD 방식으로 증착한 제1 절연막(512)은 트렌치 코너 등에서 그 두께를 잘 유지하기 때문에 게이트 절연막으로도 사용된다. 제3 게이트 절연막(510)은 CVD 계열의 박막과 열 산화 방식의 절연막의 2중막으로 형성되어서, 전체 게이트 절연막의 두께도 균일하고, 절연막의 품질도 좋은 특성을 갖는다. 열 산화막으로만 형성할 경우, 기판(substrate)의 활성(active) 영역보다 트렌치 코너(trench corner) 등에서 매우 얇은 두께가 형성되기 쉽다. 30 ~ 70 nm 등의 두꺼운 경우, 그 차이가 더 심해진다. 그래서 30 ~ 70 nm 두께의 게이트 절연막을 형성할 때 두개의 방식을 적절히 조합해서 형성한 것이다. The
그리고 제2 반도체 소자(400)에서의 상기 제2 소스 및 드레인 영역(440S, 440D)은 상기 제2 게이트 전극(420) 측벽에 형성된 제2 스페이서(460)로부터 일정 간격 떨어져 형성한다. 마찬가지로 제3 반도체 소자(500)에서의 상기 제3 소스 및 드레인 영역(540S, 540D)은 상기 제3 게이트 전극(520) 측벽에 형성된 제3 스페이서(560)로부터 일정 간격 떨어져 형성한다. 또한 제1, 제2, 제3 게이트 전극(320, 420, 520)의 두께는 서로 동일하며, 상기 제1, 제2, 제3 반도체 소자(300, 400, 500) 사이에 형성된 복수의 분리 영역(305, 405, 505)은 트렌치 구조를 가지며, 상기 트렌치 깊이는 모두 동일한 것을 특징으로 한다. In addition, the second source and
제2 반도체 소자(400)에 인가되는 게이트 전압 및 드레인 전압은 상기 제3 반도체 소자(500)에 인가되는 게이트 전압 및 드레인 전압의 1/2 이다. The gate voltage and the drain voltage applied to the
도 7a 내지 도 7f는 본 발명의 실시 예에 따른 도 6에 제시된 구조를 제조하는 방법을 나타내는 도면이다. 7A to 7F are diagrams illustrating a method of manufacturing the structure shown in FIG. 6 according to an embodiment of the present invention.
먼저, 도 7a를 보면, P형 기판(701)에 LV소자 또는 LV 영역(300), FV소자 또는 FV 영역(400), HV소자 또는 HV 영역(500) 형성을 위해 복수의 트렌치 분리(isolation) 영역(305, 405, 505)을 형성한다. 앞서 언급한대로 트렌치의 깊이는 0.5 ~ 2 um 깊이를 갖는다. 고전압 웰 영역(HPW, 702)을 형성한다. 고전압 웰 영역(702)은 HV 소자, FV 소자의 채널 영역으로도 사용할 수 있다. 그리고 전계 완화를 위해서, 복수의 저농도 N-드리프트 영역(430, 530)을 형성한다. 그리고 저전압 반도체 소자(300)의 N-채널 MOSFET 형성을 위해 P형의 웰 영역(PW, 303)을 형성한다. P-채널 MOSFET을 형성할 경우, N형의 웰 영역(NW, 미도시)을 형성할 수 있다. 드리프트 영역 형성은 한번의 이온 주입 후에 드라이브-인 어닐링(drive-in annealing) 공정이 추가될 수 있다. 도펀트 확산을 위함이다. PW(303)는 리트로그레이드 웰(retrograde well)로 형성할 수 있다. 이온 주입 에너지를 각각 달리해서 여러 번 이온 주입하는 것을 말한다. PW(303)의 깊이가 드리프트 영역(430, 530) 및 트렌치 분리 영역(305, 405, 505)의 깊이보다는 깊고, 고전압 웰(702)의 깊이보다는 작다. 그리고 CVD 계열의 두꺼운 게이트 절연막(710)을 형성한다, 두께는 10 ~ 50 nm 두께를 갖는다. CVD 방식이기 때문에 기판 표면에 전부 증착된다.First, referring to FIG. 7A, isolation of a plurality of trenches to form an LV device or
도 7b에 도시된 바와 같이, 패터닝 공정을 통해 LV 영역(300), FV 영역(400)의 절연막은 제거한다. 그래서 HV 소자(500)에 사용될 제1 절연막(512)만 남기도록 한다. As shown in FIG. 7B, the insulating layers of the
도 7c에 도시된 바와 같이, 열산화 방식(thermal oxidation)에 의해 제2 게이트 절연막(410)을 형성한다. LV, FV, HV 영역(300, 400, 500)에 모두 게이트 절연막(314, 410, 514)이 같은 두께로 형성된다. 여기서 게이트 절연막(314, 410, 514)의 두께는 10 ~ 50 nm 범위를 갖는다. 게이트 절연막 형성 공정에서, 산소 가스(Oxygen gas)가 기판과 직접 반응하여 형성되기 때문에 기판이 노출된 영역은 모두 게이트 절연막(314, 410, 514)이 각각 형성된다. 그리고 패터닝에 의해 LV 영역(300)에 형성된 절연막(314)은 제거한다(미도시). 결국, FV 영역(400)에는 FV 게이트 절연막(410)이 형성되고, HV 영역(500)에는 HV 게이트 절연막(510)이 형성된다. As shown in FIG. 7C, a second
HV 게이트 절연막(510)은 제1 절연막(512)과 제2 절연막(514)의 두 개의 막으로 이루어진다. 제2 절연막(514)은 FV 영역(400)의 제2 게이트 절연막(412)이 형성될 때 동시에 형성된 막으로서, 열산화방식(thermal oxidation)에 의해 형성된 막이다. 산소 가스가 제1 절연막(512)을 통과하여 제1 절연막(512) 아래에 있는 기판과 반응하여 형성된다. 비록 제2 절연막(514)이 나중에 형성되었어도, 열산화방식에 의해 제1, 제2 절연막(512, 514)의 위치가 바뀐 것이다. 만약 제2 절연막(514)을 CVD 방식으로 제조하였다면, 제1 절연막(512) 위에 형성된다. 그러나 본 실시예에서는 열 산화 방식을 따르기 때문에 기판 표면과 가까이 형성된다. 제2 절연막(514)이 일종의 열 산화막(thermal oxide layer)이기 때문에 제1 절연막(512) 보다 결함(defect)이 훨씬 적은 이점이 있다. 제2 절연막(514)이 제1 절연막(512) 보다 불순물이 거의 없기 때문에 절연막의 품질(quality)이 훨씬 좋다. The HV
도 7d를 보면, 열 산화 방식으로 LV 소자(300)의 게이트 절연막(310)을 형성한다. 5 nm 이하의 매우 얇은 두께의 게이트 절연막(310)이 형성된다. 이와 같이 제조하여, 세 개의 서로 다른 두께를 가진 게이트 절연막(310, 410, 510)이 하나의 기판(701)에 형성되는 것이다. 복수의 게이트 절연막(310, 410, 510)은 저전압 게이트 절연막(310), 중전압 게이트 절연막(410), 고전압 게이트 절연막(510)을 포함한다. 저전압 게이트 절연막(310), 중전압 게이트 절연막(410), 고전압 게이트 절연막(510)의 순으로 게이트 절연막의 두께가 증가한다. Referring to FIG. 7D, the
다시 도 7d를 보면, 게이트 전극 형성을 위해 전도성 물질(conductive material, 720)을 증착한다. 금속(Metal) 또는 폴리실리콘(poly-Si) 물질을 전 영역에 걸쳐 CVD 방식으로 증착한다. Referring back to FIG. 7D, a
도 7e를 보면, 패터닝 공정을 통해, 저전압 게이트 전극(320), 중전압 게이트 전극(420), 고전압 게이트 전극(520)을 형성한다. 여기서 FV 소자(400), HV 소자(500)는 게이트 전극(420, 520)과 드리프트 영역(430, 530)이 중첩된 것을 알 수 있다. 저전압/중전압/ 고전압 게이트 전극(320, 420, 520)은 모두 같은 두께로 형성한다. 다만 각각의 게이트 전극(320, 420, 520)에 인가되는 전압이 다를 뿐이다. Referring to FIG. 7E, through a patterning process, a low
그리고 저전압 반도체 소자(300)의 형성을 위해, 복수의 LDD 영역(330)을 형성한다. 중전압 및 고전압 영역에는 LDD 영역이 형성되지 않는다. 그 대신 저농도 드리프트 영역(430, 530)이 이미 형성되어 있다. 그리고 제1, 제2, 제3 게이트 전극 측면에 각각 제1, 제2, 제3 스페이서(360, 460, 560)가 형성한다. 그리고 제1, 제2, 제3 고농도 도핑 소스/드레인 영역(340S/D, 440S/D, 540S/D)을 각각 형성한다. 여기서 중전압 반도체 소자(400), 고전압 반도체 소자(500)에서 제2, 제3 소스/드레인 영역(440S/D, 540S/D)은 제2, 제3 스페이서(460, 560)와 일정 간격 떨어져서 형성된다. 그렇게 되면 제2, 제3 소스/드레인 영역(440S/D, 540S/D)과 제2, 제3 스페이서(460, 560)와 간격이 생기는데, 저항이 증가하게 된다. 이로 인해, 높은 항복 전압 확보에 유리하다. 그러나 저전압 반도체 소자(300)에서, 드레인 전류 증대를 위해 제1 소스/드레인 영역(340S/D)은 제1 스페이서(360)와 얼라인(align)되어 형성된다. 쇼트(Short) 채널이 형성되는 것이다. In addition, to form the low
그리고 제1, 제2, 제3 소스/드레인 영역(340S/D, 440S/D, 540S/D)이 형성된 후, 실리사이드 막을 선택적으로 형성하기 위해 실리사이드 블라킹 절연막을 증착한다. 증착 후 패터닝을 통해 FV, HV 영역(400, 500)에 패터닝된 블라킹 막(455, 555)이 형성된다. 기판 및 게이트 전극 상에 실리사이드 형성을 위해 코발트, 또는 니켈 또는 티타늄(Ti) 금속을 증착한다. 그리고 열처리 및 클리닝 공정을 통해 기판 및 게이트 전극 상에 실리사이드 막(350, 450, 550, 365,465,565)이 형성되도록 한다. Then, after the first, second, and third source/
그리고 기판 모두 구조에 BLC 절연막(770)을 증착한다. 두께는 10 - 50 nm 두께로 증착한다. 그리고 BLC 절연막(770) 상에 두꺼운 층간 절연막(785)을 증착한다. 패터닝 공정을 통해 소스/드레인 영역(340S/D, 440S/D, 540S/D)과 컨택하는 소스/드레인 컨택 플러그(375, 475, 575)를 형성하고, 컨택 플러그(375, 475, 575) 상에 금속 배선층(390, 490, 590)을 형성한다. 이후 여러 단계를 더 거치면서 금속 배선을 갖춘 MLM(Multi-Layer Metal) 상호연결(interconnection) 구조를 형성할 수 있다. In addition, a
도 8은 본 발명의 FV 소자의 전류 특성 곡선을 나타낸 그래프이다.8 is a graph showing the current characteristic curve of the FV device of the present invention.
도 8에 도시된 바와 같이, FV 소자(400)는 HV 소자(500)의 1/2에 해당되는 전압이 게이트 및 드레인 전극에 인가되어도, 500uA 수준의 높은 드레인 전류를 얻을 수 있다. As shown in FIG. 8, even when a voltage corresponding to 1/2 of the
AMP 블록의 사이즈를 30% 이상 줄이면서, AMP의 오프셋 수준 또한 1/2로 감소시킬 수 있다. CVD 계열의 산화막과 열 산화(thermal oxide) 막을 혼합한 하이브리드 게이트 산화막(hybrid gate oxide)을 사용해서, 트렌치(trench)의 상단 코너(top corner)에서의 게이트 산화막 씨닝(gate oxide thinning)에 의해 반도체 소자의 누설(transistor leakage)이나 험프 효과(hump effect)로 인한 특성 열화를 방지하였다. 따라서, 게이트 절연막 두께(gate oxide thickness)를 약 1/2 두께로 감소시켜, 반도체 소자(transistor)의 불일치 정도를 나타내는 미스매칭(mismatching) 특성을 개선하여 앰프(amplifier)의 오프셋(offset) 특성도 개선할 수 있다.While reducing the size of the AMP block by 30% or more, the offset level of the AMP can also be reduced by 1/2. A semiconductor by gate oxide thinning at the top corner of the trench using a hybrid gate oxide that is a mixture of a CVD-based oxide film and a thermal oxide film. Deterioration of characteristics due to transistor leakage or hump effect is prevented. Therefore, by reducing the gate oxide thickness to about half the thickness, the mismatching characteristic indicating the degree of mismatch of the semiconductor device is improved, and the offset characteristic of the amplifier is also improved. It can be improved.
도 9는 본 발명의 다른 실시 예에 따른 고전압 반도체 소자를 나타내는 도면이다. 도 5와 달리, 도 9는 제1 고전압 소자(601)와 제2 고전압 소자 (602)를 함께 도시한다. 9 is a diagram illustrating a high voltage semiconductor device according to another embodiment of the present invention. Unlike FIG. 5, FIG. 9 shows the first
도 9를 참조하면, P형 고전압 반도체 소자(600)를 예로 들어 설명한다. 고전압 N형 웰 영역(high voltage N-type well region, HNW)(611)는 P형 반도체 기판(610)에 형성되어있다. 도 9에 도시된 바와 같이, 고전압 N형 웰 영역(HNW)(611)은 분리 영역(620a, 620b) 사이에 형성된다. 고전압 P형 웰 영역(high voltage P-type well regions, HPW)(622a, 622b)은 분리 영역(620a, 620b) 아래에 형성되지만, 이것은 선택적이다. 따라서, 고전압 N형 웰 영역(HNW)(611)은 분리 영역(620a, 620b) 및 고전압 P형 웰 영역(HPW)(622a, 622b)에 의해 다른 소자(예를 들어, 논리 및 반 전압 소자)로부터 분리 될 수 있다. Referring to FIG. 9, a P-type high
도 9에 도시된 바와 같이, P형 제1 드리프트 영역(630a) 및 P형 제2 드리프트 영역(630b), P형 제1 드레인 영역(632a) 및 P형 제2 드레인 영역(632b)은 분리 영역(620a, 620b)에 인접하여 각각 형성된다. 제1 및 제2 드리프트 영역(630a, 630b) 각각은 분리 영역(620a, 620b) 각각의 깊이보다 얕은 깊이를 갖는다. 제1 드리프트 영역(630a)은 제1 드레인 영역(632a)을 둘러싸고, 제2 드리프트 영역(630b)은 제2 드레인 영역(632b)을 둘러싸고 있다. P형 제3 드리프트 영역(640)은 제1 드리프트 영역(630a)과 제2 드리프트 영역(630b) 사이에 형성된다. 제3 드리프트 영역(640)은 P형 공통 소스 영역(a P-type common source region)(642)을 포함하여 형성된다. 제1 드리프트 영역(630a), 제2 드리프트 영역(630b) 및 제3 드리프트 영역(640) 각각은 제1 드레인 영역(632a), 제2 드레인 영역(632b) 및 공통 소스 영역(642) 각각의 도펀트 농도보다 낮은 도펀트 농도를 갖는다. 또한, 제1 드리프트 영역(630a), 제 2 드리프트 영역(630b) 및 제 3 드리프트 영역(640) 각각은 제1 드레인 영역(632a), 제2 드레인 영역(632b) 및 공통 소스 영역(642) 각각의 깊이보다 깊은 깊이를 갖는다. P형 고전압 반도체 소자(600)의 경우, 고전압 N형 웰영역(HNW)(611)은 N형 도펀트에 의해 도핑되고, 제1 내지 제3 드리프트 영역(630a, 630b, 640), 제1, 제2 드레인 영역(632a, 632b) 및 공통 소스 영역(642)은 P형 도펀트에 의해 도핑된다. 한편, N형 고전압 반도체 소자의 경우, 고전압 P형 웰 영역은 P형 도펀트에 의해 도핑되고, 제1 내지 제3 드리프트 영역, 제1 및 제2 드레인 영역, 공통 소스 영역은 N형 도펀트에 의해 도핑된다.9, the P-type
도 9에 더 도시된 바와 같이, 제1 드리프트 영역(630a)과 제3 드리프트 영역(640) 사이의 반도체 기판(610) 상에, 제1 게이트 절연막(650a) 및 제1 게이트 전극(660a)이 형성된다. 또한, 제2 드리프트 영역(630b)과 제3 드리프트 영역(640) 사이의 반도체 기판(610) 상에, 제2 게이트 절연막(650b) 및 제2 게이트 전극(660b)이 형성된다. 스페이서(Spacers)(653)가 게이트 전극(660a, 660b)의 각 측벽에 형성되어 있다.9, on the
실시예에 따르면, 제1 게이트 절연막(650a)과 제2 게이트 절연막(650b)은 도 9의 고전압 게이트 절연막이 형성될 때, 동시에 형성될 수 있다. 게이트 절연막(650a, 650b)의 두께는 30 ~ 70nm로 매우 두껍게 형성된다. 제1 게이트 절연막(650a) 및 제2 게이트 절연막(650b) 각각은 제1 절연막(652) 및 제2 절연막(654)을 포함하고, 따라서 각각의 게이트 절연막(650a, 650b)은 적어도 2 개의 절연막으로 구성된다. 제1 절연막(652)은 저압 화학 증착(Low-Pressure Chemical Vapor Deposition, LPCVD)과 같은 화학 증착(Chemical Vapor Deposition, CVD) 방식에 의해 형성된 CVD 계열 산화막이다. TEOS(Tetraethyl orthosilicate) 물질을 사용하여 형성된 산화막은 대표적인 CVD 계열 산화막 중 하나이다. 제2 절연막(654)은 열 산화(thermal oxidation) 방식으로 제조된 열산화막이다. 실시예에 따르면, 제1 절연막(652)은 CVD 방식으로 먼저 형성되고, 나중에 제2 절연막(654)은 열 산화 방식으로 형성된다. 만약 열 산화 방식의 열산화막으로만 게이트 절연막을 생성할 경우 모서리에 게이트 절연막이 얇아지는 현상이 발생하게 되어 고전압 소자의 특성을 열화시킬 수 있기 때문에 상기와 같이 제1 산화막, 제2 산화막의 이중 산화막을 사용하게 된다. According to an embodiment, the first
따라서, 제2 절연막(654)은 산소 가스(Oxygen gas)와 반도체 기판(610) 사이의 열 산화 공정으로 형성되기 때문에 제2 절연막(654)은 제1 절연막(652) 아래에 있는 기판 표면에 형성된다.Therefore, since the second insulating
도 9에 도시된 바와 같이, 기판에 형성된 분리 영역(620a, 620b)의 깊이는 기판의 상부 표면에 대해 기판에 형성된 드리프트 영역(630a, 630b)의 최대 깊이보다 깊다. 드리프트 영역(630a, 630b, 640)의 깊이는 소스(642) 또는 드레인 영역(632a, 632b)의 깊이보다 깊다. 게이트 전극(660a, 660b)의 2개의 끝단 부분의 높이는 게이트 전극의 중심 부분의 높이보다 높다. 실리사이드 블라킹(silicide blocking)막을 형성하면서 게이트 전극의 중앙 부분이 에칭되기 때문이다.As shown in FIG. 9, the depth of the
도 9에 도시된 바와 같이, 실리사이드 블라킹(silicide blocking)막(670)은 제1 드레인 영역(632a), 제2 드레인 영역(632b), 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b) 상에 형성된다. 또한, 실리사이드 블라킹 막(670)은 게이트 전극(660a, 660b)의 측벽에 형성된 스페이서(653) 상에 형성된다. 실리사이드 블라킹 막(670)은 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)을 부분적으로 덮는다. 그러나, 제3 드리프트 영역(640) 또는 공통 소스 영역(642)에는 실리사이드 블라킹 막(670)이 없다. 실리사이드 블라킹 막들(670)은 또한 제1 게이트 전극(660a) 및 제2 게이트 전극(660b)을 부분적으로 덮는다. 실리사이드 블라킹 막(670)은 또한 제1 드리프트 영역(630a) 및 제2 드리프트 영역(630b)을 부분적으로 덮는다.9, the
다시 말해, 실리사이드 블라킹 막(670)은 제1 드레인 영역(632a), 제2 드레인 영역(632b), 제1 게이트 전극(660a), 제2 게이트 전극(660b), 제1 드리프트 영역(630a) 및 제2 드리프트 영역(630b)과 직접 접촉한다.In other words, the
도 9를 참조하면, 실리사이드 막(672a, 672b, 672c, 672d, 672e)이 부분적으로 제1 드레인 영역(632a), 제1 게이트 전극(660a), 공통 소스 영역(642), 제2 게이트 전극(660b) 및 제2 드레인 영역(632b)에 각각 형성되어 있다. 보다 구체적으로 제1 드레인 실리사이드 막(672a), 제1 게이트 실리사이드 막(672b), 소스 실리사이드 막(672c), 제2 게이트 실리사이드 막(672d), 제2 드레인 실리사이드 막(672e)이 형성된다. 제1 드레인 실리사이드 막(672a)은 제1 드레인 영역(632a)에 형성된다. 제1 게이트 실리사이드 막(672b)은 제1 게이트 전극(660a)에 형성된다. 소스 실리사이드 막(672c)은 공통 소스 영역(642)에 형성된다. 제2 게이트 실리사이드 막(672d)은 제2 게이트 전극(660b)에 형성된다. 제2 드레인 실리사이드 막(672e)이 제2 드레인 영역 (632b)에 형성된다. 여기서 제1 드레인 실리사이드 막(672a)와 소스 실리사이드 막(672c)와 제2 드레인 실리사이드 막(672e)는 기판과 접하여 형성된다. Referring to FIG. 9, the
실리사이드 막은 위에 설명한 것처럼, 부분적으로 제1 드레인 영역(632a), 제1 게이트 전극(660a), 공통 소스 영역(642), 제2 게이트 전극(660b) 및 제2 드레인 영역(632b)에 각각 형성되어 있다. 즉, 실리사이드 막(672a, 672b, 672c, 672d, 672e)은 별도로 형성된, 드레인 영역(632a, 632b)의 일부와 게이트 전극(660a, 660b)의 일부에 선택적으로 형성된다. 여기서, 실리사이드 막(672a, 672e)은 드레인 영역(632a, 632b)의 길이보다 짧게 형성된다. 이는 실리사이드 막(672a, 672e)이 드레인 영역의 일부에만 형성되기 때문이다. 소스 영역(642) 및 드레인 영역(632a, 632b)은 게이트 전극(660a, 660b)의 스페이서로부터 일정 간격 떨어져서 형성된다.As described above, the silicide layer is partially formed in the
도 9를 참조하면, 게이트 전극(660a, 660b)의 일부에 형성된 실리사이드 막(672b, 672d)은 각각의 게이트 전극(660a, 660b)의 길이보다 짧기 때문에 실리사이드 막(672b, 672d) 각각은 게이트 전극(660a, 660b)의 일부에만 형성된다. 각각의 실리사이드 막은 분리 영역(620a, 620b)과 직접 접촉한다.Referring to FIG. 9, since the silicide layers 672b and 672d formed on some of the
도 9에 도시된 바와 같이, 실리사이드 막(672a, 672e)은 드리프트 영역 (630a, 630b) 중 하나와 제1 중첩 길이(overlap length)를 갖도록 형성된다. 또한, 실리사이드 블라킹 막(670)은 드리프트 영역(630a, 630b)과 제2 중첩 길이를 갖도록 형성된다. 여기서, 제1 중첩 길이는 제2 중첩 길이보다 짧다.9, the
도 9에 도시된 바와 같이, 경계없는 컨택(Borderless contact, BLC) 절연막(674)은 실리사이드 블라킹 막(670) 상에 형성된다. BLC 절연막(674)은 질화물(nitride) 또는 산질화물(oxynitride)을 사용하여 경계가 없는 컨택(borderless contact)을 형성하도록 구성된다. 따라서, BLC 절연막(674)은 경계가 없는 컨택막(borderless contact layer)으로 형성되고, 층간 절연막(685)은 BLC 절연막(674) 상에 형성된다. BLC 절연막(674) 및 층간 절연막(685)은 컨택 플러그(contact plugs)(690)를 형성하도록 에칭된다. 9, a borderless contact (BLC) insulating
제1 드레인 영역(632a), 제2 드레인 영역(632b) 및 공통 소스 영역(642)을 형성하는 방법은 도 10을 참조하여 상세하게 설명될 것이다. 또한, 제1 드레인 영역(632a), 제2 드레인 영역(632b), 공통 소스 영역(642), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b) 상에 형성된 실리사이드 막(672a 내지 672e)의 형성 방법은 도 11을 참조하여 상세히 설명한다. A method of forming the
이상에서 P형 고전압 반도체 소자를 예로 들어 설명하였으나, N형 고전압 반도체 소자는 타입만 다르고 P형 고전압 반도체 소자와 유사하기 때문에 이에 대한 상세한 설명은 생략한다.In the above description, the P-type high-voltage semiconductor device has been described as an example, but since the N-type high-voltage semiconductor device differs only in type and is similar to the P-type high-voltage semiconductor device, detailed descriptions thereof will be omitted.
도 9를 참조하면, 제1 고전압 소자(601) 및 제2 고전압 소자(602)는 후술하는 방식으로 동작한다. 제1 고전압 소자(601)는 제1 드레인 영역(632a)에 제1 전압을 인가하고, 제1 게이트 전극(660a)에 제2 전압을 인가하고 공통 소스 영역(642)에 제3 전압을 인가함으로써 동작할 수 있다. 또한, 제2 고전압 소자(602)는 제2 드레인 영역(632b)에 제4 전압을 인가하고, 제 2 게이트 전극(660b)에 제5 전압을 인가하고, 공통 소스 영역 (642)에 제3 전압을 인가함으로써 동작할 수 있다. 공통 소스 영역(642)에 인가된 제3 전압에는 0V 또는 접지(GND, ground) 정전압이 인가될 수 있다. 제1 드레인 영역(632a)에 인가되는 제1 전압 및 제2 드레인 영역 (632b)에 인가되는 제4 전압은 동일한 전압 일 수도 있고 다른 전압 일 수도 있다. 마찬가지로, 제1 게이트 전극(660a)에 인가되는 제2 전압과 제2 게이트 전극(660b)에 인가되는 제5 전압은 동일한 전압 또는 다른 전압일 수 있으므로, 사용자의 요구에 따라 선택적으로 사용될 수 있다. 제1 고전압 소자(601) 및 제2 고전압 소자(602)는 공통 소스 영역 (642)을 이용하여 면적을 감소시키는 효과를 가질 수 있다. 한편, 0V 또는 GND 정전압이 공통 소스 영역(642)에 사용되는 한계가 있을 수 있다. 또한 제1 고전압 소자(601)와 제2 고전압 소자(602)의 공통 소스 영역(642)에 사용되는 전압이 정해지므로 제1 드레인 영역(632a)와 제2 드레인 영역(632b)에는 고전압을 사용할 수 밖에 없다. 이럴 경우, 제1 고전압 소자는 제1 드레인 영역(632a)에서 공통 소스 영역(642)으로의 한 방향으로 전류가 흐르게 되며, 제2 고전압 소자는 제2 드레인 영역(632b)에서 공통 소스 영역(642)으로의 한 방향으로 전류가 흐르게 된다. 그래서 도 9에 제시된 제1 고전압 소자(601) 및 제2 고전압 소자(602)는 비대칭 소자에 속한다. 앞서 설명한 도3, 도 4, 도 5에 제시된 소자는 대칭 소자라고 할 수 있다. 즉, 대칭 소자에서는 하나의 트랜지스터에 각각의 소스, 드레인 영역이 각각 존재한다. 예를 들어, 대칭 소자에서는 두 개의 트랜지스터에서는 소스 영역 2개, 드레인 영역 2개가 존재한다. 그러나 도 9에 제시한 두 개의 소자는 드레인 영역은 2개가 존재하지만, 소스 영역은 하나만 존재한다. 그래서 소스 영역이 두 개의 트랜지스터에 공통으로 사용되는 것이다. 그래서 비대칭 소자라고 부르는 것이다. 비대칭 소자는 대칭 소자에 비해 칩의 면적을 줄일 수 있는 효과가 있다. Referring to FIG. 9, the first
도 10은 본 발명의 실시예에 따른 P형 고전압 반도체 소자의 소스 영역 및 드레인 영역을 형성하기 위한 제조 방법을 설명하는 도면이다.10 is a diagram illustrating a manufacturing method for forming a source region and a drain region of a P-type high voltage semiconductor device according to an embodiment of the present invention.
P+ 마스크 패턴(mask pattern)(680)은 P형 고전압 트랜지스터의 제1 드레인 영역(632a), 제2 드레인 영역(632b) 및 공통 소스 영역(642)을 형성하기 위해 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b) 상에 형성된다. P+ 마스크 패턴(680)은 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b)과 부분적으로 중첩된다. 그리고, 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b)이 부분적으로 노출된다. The
P+ 마스크 패턴(680)은 드레인 영역(632a, 632b) 방향으로 형성된 제1 및 제4 스페이서(653a, 653d) 상에 형성된다. 그러나 공통 소스 영역(642)과 접하여 형성되거나, 공통 소스 영역(642) 방향으로 형성된 제2 및 제3 스페이서(653b, 653c) 상에는 P+ 마스크 패턴(680)은 형성되지 않고, 노광에 의해 제거된다. The
따라서, 노출된 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b)에 P형 도펀트가 주입된다. 도펀트 이온이 각각의 드리프트 영역(630a, 630b, 640)에 주입된 후, 제1 드레인 영역(632a), 제2 드레인 영역(632b) 및 공통 소스 영역(642)이 드리프트 영역마다 형성된다.Accordingly, the P-type dopant is injected into the exposed
또한, P형 도펀트 이온이 각각의 게이트 전극(660a, 660b)의 일부를 개방함으로써 제1 및 제2 게이트 전극(660a, 660b)에 주입된다. P+ 마스크 패턴(680)은 제1 및 제2 게이트 전극(660a, 660b)을 완전히 개방하기보다 "a" 부분의 중첩 부분을 유지하는 것을 특징으로 한다. 게이트 전극(660a, 660b)의 두께가 얇을 경우, P형 도펀트가 게이트 전극(660a, 660b)을 통과해서 P형 제1 및 제2 드리프트 영역(630a, 630b)까지 이온 주입 될 수 있다. 그것을 방지하기 위해, P+ 마스크 패턴(680)이 게이트 전극(660a, 660b)의 에지 영역까지 연장되어 형성된 것이다. 즉, 게이트 전극(660a, 660b) 아래의 P형 제1 및 제2 드리프트 영역(630a, 630b)에 P형 도펀트 이온이 주입되는 것을 방지하기 위함이다. 그래서 P+ 마스크 패턴(680)의 에지가 드리프트 영역(630a, 630b)의 에지와 수직 방향으로 정렬(align)될 수 있다. 즉, P+ 마스크 패턴(680)의 끝 부분(edge)과 드리프트 영역(630a, 630b)의 끝 부분(edge)가 서로 거의 비슷하게 일치될 수 있다. In addition, P-type dopant ions are implanted into the first and
제3 P형 드리프트 영역(640) 위에는 P+ 마스크 패턴(680)이 노광에 의해 없어졌기 때문에, P형 도펀트 이온이 제3 P형 드리프트 영역(640)에 이온 주입되어, 제1 및 제2 게이트 전극(660a, 660b) 사이에 P+ 공통 소스 영역(642)을 형성된다. 또한, 나머지 노출된 제1 및 제2 드리프트 영역(630a, 630b)에 P형 도펀트 이온이 주입되어, 제1 및 제2 P+ 드레인 영역(632a, 632b)이 형성된다. P형 드리프트 영역(630a, 630b, 640)은 P+ 드레인 영역(632a, 632b) 및 P+ 공통 소스 영역(642)보다 도펀트 농도가 낮기 때문에, P형 도펀트 이온이 추가로 주입되면, 게이트 전극 아래의 P형 드리프트 영역(630a, 630b)의 농도가 높아지고 고전압(HV, High Voltage) PMOS 소자의 전계(electric field)에 영향을 미친다. 즉, P형 드리프트 영역(630a, 630b) 에지 영역에서 전계가 높아질 수 있다. Since the
게다가, P+ 마스크 패턴(680)은 제1 및 제2 게이트 전극(660a, 660b)의 중첩 부분 및 "a"부분으로 인해 P+ 마스크 패턴(680)의 프로세스 마진을 얻을 수 있다. 대량 생산 공정의 경우, P+ 마스크 패턴의 공정 변동이 발생하더라도 HV PMOS 소자의 특성이 확보될 수 있다. P+ 도펀트 이온이 개방형 P+ 마스크 패턴(680)을 통해 반도체 기판(610) 및 게이트 전극(660a, 660b)에 주입된다. 이온 주입 후 P+ 마스크 패턴(제1 포토 마스크 패턴, 680)은 제거된다.In addition, the
도 11은 본 발명의 실시예에 따른 실리사이드 막을 형성하기 위한 제조 방법을 설명하는 도면이다. 실리사이드 막의 형성을 위해, 실리사이드 블라킹 절연막(670)은 전체 기판(610)(미도시) 상에 증착 된다. 다음에, 실리사이드 마스크 패턴(제2 포토 마스크 패턴)(682)은 실리사이드 블라킹 절연막(670) 상에 형성되고, 도 11에 도시된 바와 같이, 건식 에칭 공정이 패터닝된 실리사이드 블라킹 막(670)을 형성하도록 수행된다. 실리사이드 마스크 패턴(제2 포토 마스크 패턴)(682)을 제거한 후, 실리사이드 막(672a, 672b, 672c, 672d, 672e)이 각각 제1 드레인 영역(632a), 제1 게이트 전극(660a), 공통 소스 영역(642), 제2 게이트 전극(660b), 제2 드레인 영역(632b)의 일부에 형성된다.11 is a diagram illustrating a manufacturing method for forming a silicide film according to an embodiment of the present invention. To form a silicide layer, a silicide blocking insulating
실리사이드 마스크 패턴(682)은 실리사이드 막이 제1 및 제2 게이트 전극(660a, 660b)의 일부에 생성되도록 "b"부분을 갖는 제1 및 제2 게이트 전극(660a, 660b)과 부분적으로 중첩된다. 게이트 전극(660a, 660b)의 전체 영역에 걸쳐 실리사이드 막을 형성하는 대신, 제1 및 제2 게이트 전극(660a, 660b)의 일부 상에 실리사이드 막을 형성하는 것은 소자의 신뢰성(reliability) 특성과 관련된다.The
이와 관련하여, 신뢰성은 주입된 게이트 전극과 실리사이드 막 사이의 상관 관계에 기초하여 영향을 미친다. P+ 마스크 패턴(680)은 게이트 전극과 중첩되는 "a"부분를 가지며, P형 도펀트 이온은 P형 마스크 패턴(680)과 중첩되는 "a"부분의 게이트 전극에 주입되지 않는다. 실리사이드 막이 P형 도펀트 이온이 주입되지 않은 게이트 전극 상에 형성되면, 소자의 신뢰성에 부정적인 영향을 미칠 것이다. 따라서, 실리사이드 마스크 패턴(682)에 대해, 게이트 전극과 중첩되는 "b"부분의 크기는 P+ 마스크 패턴(680)의 "a"부분의 크기보다 크거나 같을 필요가 있을 수 있다. 즉, 게이트 전극 상에 형성된 실리사이드 막은 P형 도펀트 이온이 주입된 게이트 전극 상에 형성될 수 있는 특성을 특징으로 한다. 실리사이드 막이 전체 게이트 전극 상에 형성될 때, 실리사이드가 프로세스 마진으로 인해 드레인 영역 밖으로 형성될 우려가 있으며, 이 경우 소자의 특성에 비정상적인 현상이 발생할 수 있다.In this regard, reliability is influenced based on the correlation between the implanted gate electrode and the silicide film. The
또한, 실리사이드 막(672a, 672e)은 각각 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)의 일부에 형성되고 즉, 실리사이드 막(672a, 672e)은 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)으로부터 "c"부분을 제외한 나머지 영역에 형성된다. "c"부분이 비 실리사이드 영역(non-silicide region)에 남아있는 이유는 기생 누설 전류(parasitic leakage currents)의 발생을 방지하기 위해서이다. 실리사이드 막이 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)의 전체 영역에 형성될 때, 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)에 인접한 P형 드리프트 영역(630a, 630b)에서 누설 전류가 발생할 가능성이 증가한다. 즉, 기생 누설 전류가 드레인 영역에 인접한 P형 드리프트 영역의 표면을 가로 질러 흐른다. 누설 전류는 드레인과 반도체 기판 사이에서 발생할 수 있고, 따라서 고전압 소자의 특성에 부정적인 영향을 줄 것이다. 따라서, 실리사이드 마스크는 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)의 전체 영역에 실리사이드를 형성하지 않기 위해 "c"부분만큼 연장된다. "c"부분은 실리사이드의 프로세스 마진 및 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)의 프로세스 마진을 고려하여 설정될 수 있다.Further, the
제조 방법을 요약하면, 웰 영역(611)은 기판(610) 상에 형성된다. 웰 영역(611)에서, 웰 영역(611)과 반대되는 계열을 갖는 복수의 드리프트 영역(630a, 630b, 640)이 형성된다. 게이트 절연막(650a, 650b)은 드리프트 영역에 형성된다. 이어서, 게이트 전극(660a, 660b)은 게이트 절연막 상에 형성된다. 스페이서(653)가 게이트 전극(660a, 660b)의 측벽에 형성된다. 제1 마스크 패턴(680)은 드리프트 영역 및 게이트 전극 상에 형성된다. 여기서, 게이트 전극 및 드리프트 영역의 일부가 노출된다. 이온 주입은 제1 마스크 패턴(680)을 사용하여 노출된 드리프트 영역 및 게이트 전극에서 수행된다. 따라서, 이온은 제1 마스크 패턴(680) 아래에서 주입되지 않는다. 그 후, 제1 마스크 패턴(680)은 제거된다.To summarize the manufacturing method, the
보호막(protection layer)(670)은 기판 전체에 증착된다. 보호막(670)은 드레인 영역 및 게이트 전극에도 형성된다. 여기서, 보호막은 보호 절연막, 실리사이드 블라킹 절연막, 실리사이드 블라킹 막, 살리 사이드 블라킹 절연막 또는 논살(non-sal) 절연막으로 지칭될 수 있다.A
이어서, 제2 포토 마스크 패턴(682)은 보호막 상에 형성된다. 제2 포토 마스크 패턴(682)은 게이트 전극(660a, 660b)의 한쪽 측벽에 형성된 제1 및 제4 스페이서(653a, 653d) 상에 형성된다. 즉, 드레인 영역(632a, 632b) 방향으로 형성된 제1 및 제4 스페이서(653a, 653d) 상에 제2 포토 마스크 패턴(682)가 형성된다. 그러나 공통 소스 영역(642)과 접하여 형성되거나, 공통 소스 영역(642) 방향으로 형성된 제2 및 제3 스페이서(653b, 653c) 상에는 제2 포토 마스크 패턴(682)는 노광 공정에 의해 제거된다.Subsequently, the second
이어서, 제2 포토 마스크 패턴(682)를 이용하여 노출된 보호막(670)은 플라즈마 식각에 의해 제거된다. 그리고 플라즈마 식각 후 제2 포토 마스크 패턴은 플라즈마 애싱(ashing) 공정에 의해 제거한다. Subsequently, the
이어서, 실리사이드 막(672a, 672b, 672c, 672d, 672e)은 노출된 드레인 영역(632a, 632b), 공통 소스 영역(642) 및 게이트 전극(660a, 660b)의 일부 상에 형성된다. 실리사이드 막(672a, 672b, 672c, 672d, 672e)을 형성하기 위해 기판 전면에 니켈(Ni), 코발트(Co), 티타늄(Ti) 등의 물질을 증착할 수 있다. 실리사이드 막 형성 공정은 통상적인 실리사이드 제조 공정을 따른다. 제1 실리사이드 막(672a)는 제1 드레인 영역(632a) 위의 일부에 형성된다. 제2 실리사이드 막 (또는 제1 게이트 실리사이드 막) (672b)는 제1 게이트 전극(660a) 위의 일부에 형성된다. 제3 실리사이드 막(672c)는 공통 소스 영역(642) 위의 전부에 형성된다. 여기서, 제4 실리사이드 막 (또는 제2 게이트 실리사이드 막) (672d)는 제2 게이트 전극(660b) 위의 일부에 형성된다. 제5 실리사이드 막(672e)는 제2 드레인 영역(632b) 위의 일부에 형성된다. 여기서, 실리사이드 막(672a, 672e)은 드레인 영역(632a, 632b)의 일부에 형성되기 때문에 실리사이드 막(672a, 672e)의 총 길이는 드레인 영역(632a, 632b)의 길이보다 짧다. Subsequently, the
그리고 제1 게이트 실리사이드 막(672b)은 제1 드레인 영역(632a) 방향보다 소스 영역(642) 방향으로 치우쳐 형성된다. 마찬가지로, 제2 게이트 실리사이드 막(672d)도 제2 드레인 영역(632b) 방향보다 소스 영역(642) 방향으로 치우쳐 형성된다. 그 이유는 실리사이드 블라킹 절연막(670)이 소스 영역(642)과 가까운 게이트 전극의 에지 영역에는 형성되지 않기 때문이다. 제1 및 제2 드레인 영역(632a, 632b)과 가까운 게이트 전극의 에지 영역에는 실리사이드 블라킹 절연막(670)이 형성되어 있기 때문이다. 실리사이드 블라킹 절연막(670)이 형성되어 있으면 실리사이드 막은 형성되지 않는다. 그래서 한쪽 방향으로 치우쳐 게이트 실리사이드 막(672b, 672d)이 형성된 것이다. In addition, the first
도 11에 도시된 바와 같이, 보호막(670) 또는 실리사이드 블라킹(silicide blocking)막(670)은 제1 드레인 영역(632a), 제2 드레인 영역(632b), 제1 드리프트 영역(630a), 제2 드리프트 영역(630b), 제1 게이트 전극(660a) 및 제2 게이트 전극(660b) 상에 형성된다. 또한, 실리사이드 블라킹 막(670)은 게이트 전극(660a, 660b)의 한쪽 측벽에 형성된 제1 및 제4 스페이서(653a, 653d) 상에 형성된다. 즉, 드레인 영역(632a, 632b) 방향으로 형성된 제1 및 제4 스페이서(653a, 653d) 상에 실리사이드 블라킹 막(670)이 형성된다. 그러나 공통 소스 영역(642)과 접하여 형성되거나, 공통 소스 영역(642) 방향으로 형성된 제2 및 제3 스페이서(653b, 653c) 상에는 실리사이드 블라킹 막(670)이 형성되지 않는다. 왜냐하면, 그 영역은 제2 마스크 패턴(680) 이 형성되지 않아 실리사이드 블라킹 막(670)이 모두 식각 되어 제거 되었기 때문이다. 그래서 게이트 전극(660a, 660b)을 중심으로 보았을 때 한쪽 스페이서(653a, 653d) 상에는 실리사이드 블라킹 막(670)이 형성되고, 반대쪽 스페이서(653b, 653c) 상에는 실리사이드 블라킹 막(670)이 형성되지 않는 비대칭 구조가 형성된다. 11, the
또한, 실리사이드 블라킹 막(670)은 제1 드레인 영역(632a) 및 제2 드레인 영역(632b)을 부분적으로 덮는다. 그러나, 제3 드리프트 영역(640) 또는 공통 소스 영역(642)에는 실리사이드 블라킹 막(670)이 없다. 실리사이드 블라킹 막들(670)은 또한 제1 게이트 전극(660a) 및 제2 게이트 전극(660b)을 부분적으로 덮는다. 실리사이드 블라킹 막(670)은 또한 제1 드리프트 영역(630a) 및 제2 드리프트 영역(630b)을 부분적으로 덮는다. 다시 말해, 실리사이드 블라킹 막(670)은 제1 드레인 영역(632a), 제2 드레인 영역(632b), 제1 게이트 전극(660a), 제2 게이트 전극(660b), 제1 드리프트 영역(630a) 및 제2 드리프트 영역(630b)과 직접 접촉한다.Also, the
본 발명의 실시 예에서 보듯이, 도 10과 도 11을 비교해서 보면, 실리사이드 막 (672a, 672b, 672c, 672d, 672e) 형성을 위한 실리사이트 마스크 패턴(제2 포토 마스크 패턴, a second photo resist pattern) (682)의 가로 길이가 P+ 도핑 영역(632a, 642, 632b) 형성을 위한 제1 포토 마스크 패턴(a first photo resist pattern) (680)의 가로 길이보다 길다는 것이다. As shown in the embodiment of the present invention, when comparing Fig. 10 and Fig. 11, a silicide mask pattern (a second photo mask pattern, a second photo resist) for forming a silicide layer (672a, 672b, 672c, 672d, 672e) The horizontal length of the
본 발명의 설명에서 상기에 P 형 고전압 반도체 소자의 제조 방법에 대한 실시 예에 대해 설명하였는데, N형 고전압 반도체 소자의 제조 방법에 대한 실시 예도, 도전형만 다를 뿐 유사한 방법을 따른다. 그에 따라 N 형 고전압 반도체 소자의 제조 방법에 대한 자세한 설명을 생략하였다. In the description of the present invention, an embodiment of a method of manufacturing a P-type high-voltage semiconductor device has been described above, but an embodiment of a method of manufacturing an N-type high-voltage semiconductor device differs only in the conductivity type and follows a similar method. Accordingly, detailed description of the method of manufacturing the N-type high voltage semiconductor device has been omitted.
본 발명에서 제시한 반도체 소자 구조를 갖는 드라이버용 반도체 소자 구조는 광원을 이용하는 비자발광(non-emissive) 소자뿐만 아니라, 자체 발광(emissive) 소자인, LED 디스플레이 드라이버(display driver) IC 구조 또는 AM-OLED 디스플레이를 위한 구동회로 IC에 사용될 수도 있다. OLED 구동에 사용되는 DC-DC 컨버터(converter)는 소스 드라이버(source driver), 게이트 드라이버(gate driver)용으로 각각 제작될 수도 있기 때문이다.The semiconductor device structure for a driver having a semiconductor device structure proposed in the present invention includes not only a non-emissive device using a light source, but also an LED display driver IC structure or AM- It can also be used for driving circuit ICs for OLED displays. This is because a DC-DC converter used for driving an OLED may be manufactured for a source driver and a gate driver, respectively.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The embodiments described above are examples, and those of ordinary skill in the art to which the present invention pertains will be able to make various modifications and variations without departing from the essential characteristics of the present invention. Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but to explain the technical idea, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.
10: 제1 채널부
20: 제2 채널부
31: 저전압 블락
32: 고전압 블락
50: 디스플레이 드라이버 반도체 소자
100: 채널 구성부
110, 115: 시프트 레지스터
120, 125: 제1 래치
130, 135: 제2 래치
140, 145: 레벨 시프터
150, 155: 디지털 아날로그 변환기
160, 165: 단일이득 증폭기
170: 출력 드라이버
180: 제1 패드
185: 제2 패드
300, 400, 500: 저전압, 중전압, 고전압 반도체 소자
301, 401, 501, 701: 기판
303: 저전압 웰 영역
302, 402, 502, 702: 고전압용 웰 영역
310, 410, 510, 710: 게이트 절연막
330: LDD 영역
430, 530: N형 드리프트 영역
340S/D, 440S/D, 540S/D: 소스/드레인 영역
350, 450, 550, 365, 465, 565: 실리사이드 막
455, 555: 실리사이드 블라킹 절연막
360, 460, 560, 653: 스페이서
370, 470, 570, 770; BLC 절연막
375, 475, 575, 690: 컨택 플러그
385, 485, 585, 785: 층간 절연막
390, 490, 590: 금속 배선층
600: P형 고전압 반도체 소자
601, 602: 고전압 소자
610: P형 반도체 기판
611: 고전압 N형 웰 영역
622: 고전압 P형 웰 영역
630a, 630b, 640: 드리프트 영역
632a, 632b: 드레인 영역
642: 공통 소스 영역
650a, 650b: 게이트 절연막
660a, 660b: 게이트 전극
652, 654: 절연막
670: 실리사이드 블라킹 막
672a, 672b, 672c, 672d, 672e: 실리사이드 막
674: 경계없는 컨택(BLC) 절연막
680: P+ 마스크 패턴
682: 실리사이드 마스크 패턴10: first channel unit 20: second channel unit
31: low voltage block 32: high voltage block
50: display driver semiconductor device
100: channel configuration unit 110, 115: shift register
120, 125:
140, 145:
160, 165: single gain amplifier 170: output driver
180: first pad 185: second pad
300, 400, 500: low voltage, medium voltage, high voltage semiconductor devices
301, 401, 501, 701: substrate 303: low voltage well region
302, 402, 502, 702: well area for high voltage
310, 410, 510, 710: gate insulating film
330:
340S/D, 440S/D, 540S/D: source/drain area
350, 450, 550, 365, 465, 565: silicide membrane
455, 555: silicide blocking insulating film
360, 460, 560, 653:
375, 475, 575, 690: contact plug
385, 485, 585, 785: interlayer insulating film
390, 490, 590: metal wiring layer
600: P-type high
610: P-type semiconductor substrate 611: high voltage N-type well region
622: high voltage P-
632a, 632b: drain region 642: common source region
650a, 650b:
652, 654: insulating film 670: silicide blocking film
672a, 672b, 672c, 672d, 672e: silicide membrane
674: borderless contact (BLC) insulating film
680: P+ mask pattern 682: silicide mask pattern
Claims (25)
상기 제1 드리프트 영역과 떨어져 형성된 제3 드리프트 영역;
상기 제1 드리프트 영역에 형성된 드레인 영역;
상기 제3 드리프트 영역에 형성된 공통 소스 영역;
상기 기판 상에 형성된 제1 게이트 절연막;
상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극;
상기 제1 게이트 전극의 어느 한 측벽에 형성되고, 상기 드레인 영역 방향으로 형성된 제1 스페이서;
상기 제1 게이트 전극의 다른 측벽에 형성되고, 상기 공통 소스 영역 방향으로 형성된 제2 스페이서;
상기 제1 드레인 영역에 선택적으로 형성된 제1 실리사이드 막;
상기 제1 게이트 전극에 선택적으로 형성된 제1 게이트 실리사이드 막; 및
상기 제1 드레인 영역에서 시작하여 상기 제1 게이트 전극까지 형성된 실리사이드 블라킹 절연막;을 포함하며,
상기 제1 실리사이드 막의 길이는 상기 제1 드레인 영역의 길이보다 작은 것을 특징으로 하는 반도체 소자.
An isolation region and a first drift region formed on the substrate;
A third drift region formed apart from the first drift region;
A drain region formed in the first drift region;
A common source region formed in the third drift region;
A first gate insulating layer formed on the substrate;
A first gate electrode formed on the first gate insulating layer;
A first spacer formed on one sidewall of the first gate electrode and formed in a direction of the drain region;
A second spacer formed on another sidewall of the first gate electrode and formed in a direction of the common source region;
A first silicide layer selectively formed in the first drain region;
A first gate silicide layer selectively formed on the first gate electrode; And
And a silicide blocking insulating layer formed from the first drain region to the first gate electrode; and
A semiconductor device, wherein a length of the first silicide layer is smaller than a length of the first drain region.
상기 제1 게이트 실리사이드 막은 상기 제1 드레인 영역 방향보다 상기 공통 소스 영역 방향으로 치우쳐 형성되는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
Wherein the first gate silicide layer is formed to be offset in a direction of the common source region than in a direction of the first drain region.
상기 제1 게이트 실리사이드 막은 상기 제1 게이트 전극의 길이보다 작은 길이를 갖는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
Wherein the first gate silicide layer has a length smaller than that of the first gate electrode.
상기 실리사이드 블라킹 절연막은 상기 제1 드레인 영역 방향으로 형성된 상기 제1 스페이서 상에 형성되고, 상기 공통 소스 영역 방향으로 형성된 상기 제2 스페이서 상에 형성되지 않는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
The silicide blocking insulating layer is formed on the first spacer formed in the direction of the first drain region, and is not formed on the second spacer formed in the direction of the common source region.
상기 제1 실리사이드 막의 길이는 상기 기판 상에 형성된 상기 실리사이드 블라킹 절연막의 길이보다 작은 것을 특징으로 하는 반도체 소자.
The method of claim 1,
A semiconductor device, wherein a length of the first silicide layer is smaller than a length of the silicide blocking insulating layer formed on the substrate.
상기 분리 영역의 깊이는 상기 제1 및 제3 드리프트 영역의 깊이보다 크며,
상기 제1 및 제3 드리프트 영역의 깊이는 상기 제1 드레인 영역 또는 상기 공통 소스 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자.
The method of claim 1,
The depth of the separation region is greater than the depth of the first and third drift regions,
A semiconductor device, wherein a depth of the first and third drift regions is greater than a depth of the first drain region or the common source region.
상기 제1 게이트 전극의 에지 영역의 높이는 상기 제1 게이트 전극의 중앙 영역의 높이보다 큰 것을 특징으로 하는 반도체 소자.
The method of claim 1,
A semiconductor device, wherein a height of an edge region of the first gate electrode is greater than a height of a center region of the first gate electrode.
상기 실리사이드 블라킹 절연막은 상기 제1 드레인 영역에서 시작하여, 상기 제1 드리프트 영역, 상기 제1 스페이서와 상기 제1 게이트 전극의 일부까지 연장되어 형성되는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
The silicide blocking insulating layer is formed starting from the first drain region and extending to the first drift region, the first spacer, and a portion of the first gate electrode.
상기 기판 상에 형성된 제2 게이트 절연막, 제2 게이트 전극을 더 포함하고, 상기 공통 소스 영역은 상기 제1 및 제2 게이트 전극의 공통 소스 영역인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And a second gate insulating layer and a second gate electrode formed on the substrate, wherein the common source region is a common source region of the first and second gate electrodes.
상기 기판에 형성되고, 상기 제2 게이트 전극과 떨어져 형성된 제2 드레인 영역; 및
상기 제2 드레인 영역을 둘러싸는 제2 드리프트 영역;을 더 포함하는 반도체 소자.
The method of claim 9,
A second drain region formed on the substrate and formed apart from the second gate electrode; And
The semiconductor device further comprising a second drift region surrounding the second drain region.
상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 상에 각각 형성된 제1 게이트 전극 및 제2 게이트 전극;
상기 제1 게이트 전극 및 상기 제2 게이트 전극의 양 측벽에 각각 형성된 스페이서;
상기 제1 게이트 전극에 인접하여 배치된 제1 드레인 영역;
상기 제2 게이트 전극에 인접하여 배치된 제2 드레인 영역;
상기 제1 드레인 영역을 둘러싸는 제1 드리프트 영역;
상기 제2 드레인 영역을 둘러싸는 제2 드리프트 영역;
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 공통 소스 영역;
상기 제1 드레인 영역 및 제2 드레인 영역의 일부에 각각 형성된 실리사이드 막; 및
상기 제1 드레인 영역 및 제2 드레인 영역의 타부에 각각 형성된 실리사이드 블라킹 절연막을 포함하는 반도체 소자.
A first gate insulating film and a second gate insulating film formed on the substrate;
A first gate electrode and a second gate electrode formed on the first gate insulating layer and the second gate insulating layer, respectively;
Spacers formed on both sidewalls of the first gate electrode and the second gate electrode, respectively;
A first drain region disposed adjacent to the first gate electrode;
A second drain region disposed adjacent to the second gate electrode;
A first drift region surrounding the first drain region;
A second drift region surrounding the second drain region;
A common source region formed between the first gate electrode and the second gate electrode;
A silicide layer formed on a portion of the first drain region and the second drain region, respectively; And
A semiconductor device comprising a silicide blocking insulating layer formed on the other portions of the first drain region and the second drain region, respectively.
상기 공통 소스 영역을 둘러싸는 제3 드리프트 영역을 더 포함하는 반도체 소자.
The method of claim 11,
A semiconductor device further comprising a third drift region surrounding the common source region.
상기 제1 게이트 전극 상에 형성된 제1 게이트 실리사이드 막을 더 포함하고, 상기 제1 게이트 실리사이드 막은 상기 제1 드레인 영역 방향보다 상기 공통 소스 영역 방향으로 치우쳐 형성되는 것을 특징으로 하는 반도체 소자.
The method of claim 11,
And a first gate silicide layer formed on the first gate electrode, wherein the first gate silicide layer is formed to be skewed toward the common source region rather than toward the first drain region.
상기 실리사이드 막은 각각 상기 제1 드레인 영역 또는 상기 제2 드레인 영역의 길이보다 작은 길이를 갖는 것을 특징으로 하는 반도체 소자.
The method of claim 11,
Wherein each of the silicide layers has a length smaller than a length of the first drain region or the second drain region.
상기 제1 드리프트 영역과 중첩된 실리사이드 막은 상기 제1 드리프트 영역과 중첩된 실리사이드 블라킹 절연막의 길이보다 작은 길이를 갖는 것을 특징으로 하는 반도체 소자.
The method of claim 11,
Wherein the silicide layer overlapping the first drift region has a length smaller than the length of the silicide blocking insulating layer overlapping the first drift region.
상기 실리사이드 블라킹 절연막은 상기 제1 드레인 영역 방향으로 형성된 상기 스페이서 상에 형성되고, 상기 공통 소스 영역 방향으로 형성된 상기 스페이서 상에 형성되지 않는 것을 특징으로 하는 반도체 소자.
The method of claim 11,
The silicide blocking insulating layer is formed on the spacer formed in the direction of the first drain region, and is not formed on the spacer formed in the direction of the common source region.
상기 웰 영역에 서로 떨어져 형성되는 제1 및 제3 드리프트 영역을 형성하는 단계;
상기 제1 및 제3 드리프트 영역과 중첩되는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극의 측벽 상에 제1 및 제2 스페이서를 각각 형성하는 단계;
상기 제1 스페이서는 덮고, 상기 제2 스페이서는 노출하는 제 1 포토 마스크 패턴을 형성하는 단계;
상기 제1 포토 마스크 패턴을 이용하여 상기 기판 및 게이트 전극에 제1 이온 주입하는 단계;
상기 제1 이온 주입에 의해 상기 제1 드리프트 영역에 드레인 영역을 형성하는 단계;
상기 제1 이온 주입에 의해 상기 제3 드리프트 영역에 소스 영역을 형성하는 단계;
상기 제1 포토 마스크 패턴을 제거하는 단계;
상기 기판 상에 보호 절연막을 형성하는 단계;
상기 보호 절연막 상에 제2 포토 마스크 패턴을 형성하는 단계;
상기 제2 포토 마스크 패턴을 사용하여 노출된 상기 보호 절연막을 에칭하는 단계;
상기 노출된 보호 절연막을 에칭하여, 상기 제1 스페이서 상에는 상기 보호 절연막이 남는 단계;
상기 노출된 보호 절연막을 에칭하여, 상기 제2 스페이서 상에는 상기 보호 절연막이 제거되는 단계;
상기 제2 포토 마스크 패턴을 제거하는 단계;
상기 기판 상에 실리사이드 막을 형성하는 단계;
상기 게이트 전극 상에 게이트 실리사이드 막을 형성하는 단계
상기 기판 상에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 콘택 플러그를 형성하는 단계; 및
상기 기판 상에 형성된 실리사이드 막의 길이는 상기 드레인 영역의 길이보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
Forming a well region on the substrate;
Forming first and third drift regions apart from each other in the well region;
Forming a gate insulating layer overlapping the first and third drift regions;
Forming a gate electrode on the gate insulating layer;
Forming first and second spacers on sidewalls of the gate electrode, respectively;
Forming a first photo mask pattern covering the first spacer and exposing the second spacer;
Implanting first ions into the substrate and the gate electrode using the first photo mask pattern;
Forming a drain region in the first drift region by the first ion implantation;
Forming a source region in the third drift region by the first ion implantation;
Removing the first photo mask pattern;
Forming a protective insulating film on the substrate;
Forming a second photo mask pattern on the protective insulating layer;
Etching the exposed protective insulating layer using the second photo mask pattern;
Etching the exposed protective insulating film to leave the protective insulating film on the first spacer;
Etching the exposed protective insulating layer to remove the protective insulating layer on the second spacer;
Removing the second photo mask pattern;
Forming a silicide film on the substrate;
Forming a gate silicide layer on the gate electrode
Forming an interlayer insulating film on the substrate;
Etching the interlayer insulating layer to form a contact plug; And
A method of manufacturing a semiconductor device, wherein the length of the silicide layer formed on the substrate is smaller than the length of the drain region.
상기 제1 포토 마스크 패턴은 상기 제1 드리프트 영역 및 게이트 전극과 일부 중첩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
The first photo mask pattern partially overlaps the first drift region and the gate electrode.
상기 제2 포토 마스크 패턴은 상기 제1 포토 마스크 패턴보다 상기 게이트 전극과 더 길게 중첩되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
The method of manufacturing a semiconductor device, wherein the second photo mask pattern overlaps the gate electrode longer than the first photo mask pattern.
상기 기판 상에 형성된 상기 보호 절연막의 길이는 상기 기판 상에 형성된 상기 실리사이드 막의 길이보다 긴 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
A method of manufacturing a semiconductor device, wherein a length of the protective insulating layer formed on the substrate is longer than a length of the silicide layer formed on the substrate.
상기 제1 포토 마스크 패턴의 어느 한쪽의 에지는 상기 게이트 전극과 중첩되어 형성된 상기 제1 드리프트 영역의 에지와 정렬되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
A method of manufacturing a semiconductor device, wherein one edge of the first photo mask pattern is formed to be aligned with an edge of the first drift region formed to overlap the gate electrode.
상기 제2 포토 마스크 패턴의 가로 길이는 상기 제1 포토 마스크 패턴의 가로 길이보다 길게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
A method of manufacturing a semiconductor device, wherein a horizontal length of the second photo mask pattern is longer than a horizontal length of the first photo mask pattern.
상기 보호 절연막은 상기 드레인 영역 방향으로 형성된 상기 제1 스페이서 상에 형성되고, 상기 소스 영역 방향으로 형성된 상기 제2 스페이서 상에 형성되지 않는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 17,
The protective insulating layer is formed on the first spacer formed in the direction of the drain region, and is not formed on the second spacer formed in the direction of the source region.
상기 제1 포토 마스크 패턴은 상기 제1 드리프트 영역의 일부와 상기 게이트 전극의 일부와 상기 제3 드리프트 영역을 노출시키는 단계; 및
상기 제2 포토 마스크 패턴은 상기 드레인 영역의 일부, 상기 게이트 전극의 일부와 상기 소스 영역을 노출시키는 단계;를 더 포함하는 반도체 소자의 제조 방법.
The method of claim 17,
Exposing a part of the first drift region, a part of the gate electrode, and the third drift region of the first photo mask pattern; And
The second photo mask pattern further comprises exposing a portion of the drain region, a portion of the gate electrode, and the source region.
상기 게이트 실리사이드 막은 상기 상기 드레인 영역 방향보다 상기 소스 영역 방향으로 치우쳐 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 17,
Wherein the gate silicide layer is formed to be offset in a direction of the source region than in a direction of the drain region.
Applications Claiming Priority (2)
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|---|---|---|---|
| US16/666,705 US10985192B2 (en) | 2016-07-15 | 2019-10-29 | Display driver semiconductor device and manufacturing method thereof |
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|---|---|---|---|---|
| US20090008710A1 (en) * | 2007-07-03 | 2009-01-08 | Chi-San Wei | Robust ESD LDMOS Device |
| US20090166765A1 (en) * | 2007-12-31 | 2009-07-02 | Mun-Young Lee | Mos transistor and method for manufacturing the transistor |
| US8269281B2 (en) | 2007-12-28 | 2012-09-18 | Magnachip Semiconductor, Ltd. | Method for forming gate oxide of semiconductor device |
| KR20180009009A (en) * | 2016-07-15 | 2018-01-25 | 매그나칩 반도체 유한회사 | DISPLAY DRIVER Semiconductor Device and Method Thereof |
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2020
- 2020-01-06 KR KR1020200001129A patent/KR102251535B1/en active IP Right Grant
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