KR20210044158A - 열 멀티플렉싱 기술 - Google Patents

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KR20210044158A
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라리트 굽타
보 젱
파크루딘 알리 보라
니미쉬 샤르마
빈켈호프 니콜라아스 클라리너스 요하네스 반
엘 메디 보우자마아
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에이알엠 리미티드
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Abstract

본원에 기술된 다양한 구현은 하나 이상의 뱅크를 가진 메모리를 제공하는 방법을 가리킨다. 상기 방법은 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 상기 비트 라인에 연결하는 단계를 포함하여 상기 비트 라인을 통해 상기 메모리에 판독-기록 열 멀티플렉서 회로를 연결하는 단계를 포함할 수 있다. 상기 방법은 상기 비트 라인을 통해 상기 기록 열 멀티플렉서 및 상기 판독 열 멀티플렉서를 가지고 상기 메모리의 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계를 포함할 수 있다.

Description

열 멀티플렉싱 기술{COLUMN MULTIPLEXING TECHNIQUES}
(관련 기술의 상호 참조)
본 출원은 그 개시물이 본원에 전체가 통합되어있는 열 멀티플렉싱 기술이라는 제하로 2019년 10월 14일 출원된 인도 특허출원 번호 제201941041456의 효익 및 우선권을 주장한다.
(기술분야)
본 발명은 열 멀티플렉싱 기술에 관한 것이다.
본 섹션은 본원에 기술된 다양한 기술들을 이해하는 것과 관련된 정보를 제공하기 위한 것이다. 섹션 제목에서 암시하듯이, 이것은 관련 기술에 대한 논의이고 어떤 식으로건 선행기술임을 암시하는 것은 아니다. 일반적으로, 관련 기술은 선행 기술로 간주될 수도 있고 아닐 수도 있다. 따라서 이 섹션 내의 모든 내용은 선행 기술로 인정하는 것이 아니라 이 점을 고려하여 읽어야 한다.
메모리 컴파일러는 설정 데이터를 이용하여 열 멀티플렉싱 동작을 위한 메모리 회로의 물리적 레이아웃 설계를 생성한다. 기존 메모리 컴파일러는 특성화된 데이터를 검사하여 메모리 컴파일러 공간을 커버하는 다양한 메모리 인스턴스를 개발한다. 그러나 일부 기존 기술은 일반적으로 메모리 인스턴스 데이터와 관련하여 정확도 오류를 발생시킨다. 경우에 따라 메모리 인스턴스에 대한 다양한 누출, 타이밍, 전력 및 노이즈 데이터가 저장되고, 일부 기존 메모리 컴파일러는 일반적으로 전체 메모리 회로와 관련된 오류가 발생하기 쉬운 메모리 인스턴스를 분석하고, 결과를 수집한 다음 최종 결과를 연산한다.
그러나 기존 기술은 비용이 많이 들고 시간 소모적이고 비효율적이며, 일부 메모리 인스턴스는 여러 행(예를 들어, 비트 셀, 열 및/또는 워드 라인 드라이버)에 민감하기 때문에 기존 기술은 정확도 오류가 발생할 수 있다. 또한 어떤 경우에는, 사용자가 판독 동작 또는 기록 동작을 수행하는 일부 뱅크 아키텍처에서 한 뱅크의 단일 워드 라인만 액세스할 수 있다. 따라서, 보다 효율적인 열 멀티플렉싱 동작을 제공하기 위해 일부 메모리 회로의 물리적 설계 구현을 개선할 필요가 있다.
본원에 기술된 다양한 구현은 하나 이상의 뱅크를 가진 메모리를 제공하는 방법을 가리킨다. 상기 방법은 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 상기 비트 라인에 연결하는 단계를 포함하여 상기 비트 라인을 통해 상기 메모리에 판독-기록 열 멀티플렉서 회로를 연결하는 단계를 포함할 수 있다. 상기 방법은 상기 비트 라인을 통해 상기 기록 열 멀티플렉서 및 상기 판독 열 멀티플렉서를 가지고 상기 메모리의 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계를 포함할 수 있다.
첨부 도면을 참조하여 다양한 기술의 구현이 본원에 기술된다. 그러나, 첨부 도면은 본원에 기술된 다양한 구현만을 예시하고 본원에 기술된 다양한 기술의 실시 예를 제한하는 것을 의미하지는 않는다는 것을 이해해야 한다.
도 1은 본원에 기술된 다양한 구현들에 따른 메모리 회로의 다이어그램을 예시한다.
도 2는 본원에 기술된 다양한 구현들에 따른 열 멀티플렉서 회로의 다이어그램을 예시한다.
도 3a-3c는 본원에 기술된 다양한 구현에 따른 열 멀티플렉서 회로를 예시한다.
도 4는 본원에 기술된 다양한 구현에 따른 메모리 회로의 다이어그램을 예시한다.
도 5a-5f는 본원에 기술된 다양한 구현들에 따른 메모리 회로의 다양한 다이어그램을 예시한다.
도 6은 본원에 기술된 다양한 구현들에 따른 메모리 회로와 관련된 파형 다이어그램을 예시한다.
도 7-10b는 본원에 기술된 구현들에 따른 메모리 액세스 동작을 수행하기 위한 다양한 방법의 프로세스 다이어그램을 예시한다.
도 11은 본원에 기술된 구현들에 따른 동시 메모리 액세스 동작을 수행하기 위한 방법의 프로세스 다이어그램을 예시한다.
도 12는 본원에 기술된 다양한 구현들에 따른 물리적 레이아웃 설계에서 열 멀티플렉싱 방식 및 기술을 제공하기 위한 컴퓨터 시스템의 다이어그램을 예시한다.
본원에 기술된 다양한 구현은 다양한 물리적 메모리 레이아웃 설계에서 메모리 액세스 동작을 개선하는 열 멀티플렉싱 방식 및 기술과 관련된다. 예를 들어, 본원에 기술된 다양한 방식 및 기술은 예를 들어 다양한 물리적 메모리 레이아웃 설계를 위한 듀얼 y-mux 아키텍처와 같은 듀얼 워드 라인 회로를 지원하는 고유한 단일 포트 메모리 아키텍처를 갖는 시스템 또는 장치를 제공할 수 있다. 일부 예에서, 본원에 기술된 다양한 방식 및 기술은 다양한 물리적 메모리 레이아웃 설계에서 데이터-비트 라인 결합을 방지하도록 구성된 메모리 아키텍처를 갖는 시스템 또는 장치를 제공할 수 있다. 또한, 다른 예들에서, 본원에 기술된 다양한 방식 및 기술은 예를 들어 단일 열 또는 다수의 상이한 열을 사용하여 단일 뱅크 또는 다수의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것과 같은 동시 메모리 액세스 동작을 수행하도록 구성될 수 있다.
열 멀티플렉싱 방식 및 기술의 다양한 구현이 도 1-12를 참조하여 본원에 상세히 설명될 것이다.
도 1은 본원에 기술된 다양한 구현에 따른 열 멀티플렉싱을 위한 메모리 회로(100)의 다이어그램을 예시한다. 다양한 예에서, 메모리 회로(100)는 본원에 기술된 바와 같이 다양한 물리적 셀 레이아웃 방식 및 기술로 제조된 다수의 워드 라인 및 논리 회로를 갖는 단일 포트 메모리 아키텍처를 갖는 장치를 가리킬 수 있다. 또한, 단일 포트 메모리 아키텍처는 메모리 아키텍처의 물리적 셀 레이아웃에 대해 본원에 기술된 열 멀티플렉싱 방식 및 기술로 제작될 수 있다.
도 1에 도시된 메모리 회로(100)는 예를 들어 쿼드 코어 어레이와 같은 다수의 메모리 코어 어레이(104)를 포함할 수 있다. 그러나 다양한 다른 예에서, 단일 코어 어레이 및/또는 듀얼 코어 어레이가 일부 실시 예에서 사용될 수 있다. 따라서, 도 1에 도시된 바와 같이, 메모리 인스턴스(100)는 4개의 메모리 인스턴스(예를 들어, 쿼드 메모리 코어 구성에서의 다수의 코어 어레이(104))를 포함할 수 있고, 4개의 메모리 인스턴스는 예를 들어 row pre-dec 및 row clk gen(116, 122), col dec, blpcg ctrl(112), 입력 래치, clkgen 및 rd/wr ctrl(120A) 및 입력 버퍼(120B)와 같은 하나 이상의 제어 셀을 공유할 수 있고, 이는 공유 회로 구성 요소를 나타낸다.
도 1에 도시된 바와 같이, 메모리 회로(100)는 다양한 메모리 관련 구성 요소를 제공하도록 배열된 다양한 카테고리의 제어 셀을 갖는 하나 이상의 메모리 블록으로 구현될 수 있다. 메모리 회로(100)는 비트 라인(BL) 프리차지 회로(106)와 함께 코어 어레이 회로(104)를 제공하도록 배열된 제어 셀의 제1 카테고리(cat-1)를 포함할 수 있다. 메모리 회로(100)는 쿼드 뱅크 구성으로 다수의 코어 어레이(104)를 갖는 메모리 회로로 구현될 수 있고, 여기서 각 뱅크는 메모리 셀 또는 비트 셀의 어레이를 갖는다. 각 비트 셀은 적어도 하나의 데이터 비트 값(예를 들어, 논리 '0' 또는 '1'과 관련된 데이터 값)을 저장하도록 구성될 수 있다. 또한, 코어 어레이(104)는 예를 들어, 열 멀티플렉싱 및 판독-기록 메모리 액세스 동작을 위한 2D 그리드 패턴으로 배열될 수 있는 다수의 비트 셀의 임의의 수의 열과 임의의 수의 행을 갖는 2차원(2D) 메모리 어레이와 같이 다양한 구성으로 배열된 임의의 수의 비트 셀을 포함한다. 각 비트 셀은 예를 들어 정적 랜덤 액세스 메모리(SRAM), 자기 저항 RAM(MRAM) 및/또는 임의의 다른 유형의 메모리를 포함하는 임의의 유형의 메모리로 구현될 수 있다. 예를 들어, 각 비트 셀은 예를 들어 6T CMOS SRAM 및/또는 예를 들어, 비트당 4T, 8T, 10T 또는 그 이상의 트랜지스터와 같은 임의의 다른 유형의 상보적 MOS(CMOS) SRAM 셀과 같은 다양한 유형의 SRAM 셀을 포함하는 다중 트랜지스터 정적 RAM(SRAM) 셀을 포함할 수 있다. 다른 예에서, 각각의 비트 셀은 자유 층 및 고정(pinned)층을 갖는 다층 MRAM 비트 셀을 포함할 수 있다.
메모리 회로(100)는 제어 셀의 제1 카테고리(cat-1)에 연결된 제어 셀의 제2 카테고리(cat-2)를 포함할 수 있고, 제어 셀의 제2 카테고리(cat-2)는 코어 어레이 회로(104)의 메모리 셀에 저장된 데이터에 액세스하기 위한 판독-기록 회로(108)(즉, rd/wr 회로)를 제공하도록 배열될 수 있다. 판독-기록 회로(108)는 래치 및 출력 구동 회로(110)(즉, d/wen 래치 및 q drv)를 포함할 수 있다.
메모리 회로(100)는 제어 셀의 제1 카테고리(cat-1) 및 제어 셀의 제2 카테고리(cat-2)에 연결된 제어 셀의 제3 카테고리(cat-3)를 포함할 수 있으며, 제어 셀의 제3 카테고리(cat-3)는 코어 어레이 회로(104)의 메모리 셀에 저장된 데이터에 대한 액세스를 제어하고 판독-기록 회로(108)의 동작을 제어하기 위한 제어 회로(112, 114)를 제공하도록 배열된다. 제어 회로(112, 114)는 비트 라인 프리 차지 제어(즉, blpcg)(112) 및 열 드라이버(즉, ca drv) 및 행 프리디코더(116)(즉, row pre-dec)와 함께 판독-기록 제어(114)(즉, rd/wr ctrl), 행 드라이버(118)(즉, ra drv), 클록 생성(120)(즉, 입력 버퍼 및 래치, clkgen)과 함께 입력 버퍼 및 래치를 포함할 수 있다.
메모리 회로(100)는 또한 행 디코더(122)(즉, row dec), 워드 라인 드라이버(124)(즉, WL drv), 및 열 멀티플렉서(126)(즉, col mux)를 포함할 수 있으며, 이는 제어 셀의 다수의 카테고리(cat-1, cat-2, cat-3)의 일부일 수도 있고 그렇지 않을 수도 있다. 일부 경우에, 행 디코더(122)(즉, row dec)는 워드 라인 드라이버(124)(즉, WL drv)에 의해 구동되는 선택된 워드 라인(WL)을 통해 각각의 비트 셀에 액세스하는 데 사용될 수 있다. 또한, 행 디코더(122)(즉, row dec)와 워드 라인 드라이버(124)(즉, WL drv)의 조합을 (wdx)라고 할 수 있다.
열 멀티플렉서(126)(즉, col mux 또는 colmux)는 하나 이상의 선택된 비트 라인(BL,…, BLn)을 통해 각각의 비트 셀에 액세스하는 데 사용될 수 있다. 일부 예에서, 선택된 비트 라인(BL,…, BLn)은 선택된 쌍의 상보적 비트 라인(BL/NBL,…, BLn/NBLn)을 포함할 수 있다. 행 디코더(122)(즉, row dec)는 워드 라인 드라이버(124)(즉, WL drv) 및 열 멀티플렉서(126)(즉, col mux)에 연결되어 하나 이상의 워드 라인(WL) 신호 및 하나 이상의 비트 라인(BL) 신호를 가지고 코어 어레이(104)에서 하나 이상의 비트 셀을 선택할 수 있다. 또한, 일부 예에서, 열 멀티플렉서(126)(즉, col mux) 및/또는 이와 관련된 구성 요소(예를 들어, 106, 108, 110)는 코어 어레이(104)의 비트 셀에 데이터를 읽고 쓰는 것과 관련된 하나 이상의 데이터 신호(D) 및 하나 이상의 다른 I/O 신호(Q)를 수신할 수 있다.
일부 구현에서, 도 1에 도시된 바와 같이, 메모리 회로(100)는 제1 비트 셀 어레이(104A)(예를 들어, 하부 뱅크 어레이(Bank_0)) 및 제1 비트 셀 어레이(104)와는 상이한 제2 비트 셀 어레이(예를 들어, 상부 뱅크 어레이(Bank_1))를 갖는 다수의 비트 셀 어레이(104)를 갖는 단일 포트 메모리 아키텍처를 포함할 수 있다. 일부 예에서, 상부 뱅크 어레이(Bank_0)는 하단 뱅크 어레이로 지칭될 수 있고, 또한 하부 뱅크 어레이(Bank_1)는 하부 뱅크 어레이로 지칭될 수 있다. 또한, 도 1에 도시된 바와 같이, 뱅크 어레이(104, 104A, 104B)는 상부/탑 및 하부/하단(또는 bot) 구성 및 우측 및 좌측 구성으로서 상대적으로 배치될 수 있다.
메모리 회로(100)는 제1 비트 셀 어레이(104A)(예를 들어, 하부 뱅크 어레이(Bank_0))에 결합된 제1 워드 라인(예를 들어, Bank_0의 WL_bot) 및 제2 비트 셀 어레이(104B)(예를 들어, 상부 뱅크 어레이(Bank_1))에 결합된 제2 워드 라인(예를 들어, Bank_1의 WL_top)을 포함하는 단일 포트 메모리 아키텍처에 결합된 다수의 워드 라인(WL)을 포함할 수 있다. 도 1에 도시된 바와 같이, 열 멀티플렉서(126)는 다수의 워드 라인(WL)에 결합된 기록 멀티플렉서(즉, Wmux) 및 판독 멀티플렉서(즉, Rmux)를 포함할 수 있다. 예를 들어, 제1 워드 라인(예를 들어, Bank_0의 WL_bot)은 하부 colmux(126)의 기록 mux(Wmux) 및 판독 mux(Rmux)에 연결될 수 있고, 제2 워드 라인(예를 들어, Bank_1의 WL_top)은 상부 colmux(126)의 기록 mux(Wmux) 및 판독 mux(Rmux)에 연결될 수 있다.
일부 구현에서, 메모리 회로(100)는 다수의 기록 멀티플렉서(예를 들어, colmux(126)의 기록 탑/보트 y-mux(140)) 및 다수의 판독 멀티플렉서(예를 들어, colmux(126)의 판독 탑/보트 y-mux(142))를 포함할 수 있다. 도 1에 도시된 바와 같이, 제1 뱅크 어레이(104A)는 clomux(126)의 하부 기록 mux(예를 들어, Wmux: 기록 bot y-mux(140))에 연결되고 colmux(126)의 하부 판독 mux(예를 들어, Rmux: 판독 bot y-mux(142))에 연결되는 하부/하단 워드 라인(예를 들어, Bank_0의 WL_bot)을 포함할 수 있다. 또한, 제2 뱅크 어레이(104B)는 colmux(126)의 상부 기록 mux(예를 들어, Wmux: 기록 top y-mux(140))에 연결되고 또한 colmux(126)의 상부 판독 mux(예를 들어, Rmux: 판독 top y-mux(142))에 연결되는 상부/탑 워드 라인(예를 들어, Bank_1의 WL_top)을 포함할 수 있다. 또한, 기록 멀티플렉서(Wmux) 및 판독 멀티플렉서(Rmux)에 연관된 범위 및 개시물은 도 2를 참조하여 아래에서 더 자세히 기술된다.
메모리 회로(100)는 제1 워드 라인(Bank_0의 WL_bot)을 사용하여 제1 비트 셀 어레이(104A)(하부 뱅크 어레이 Bank_0)에서 판독 동작(예를 들어, Rmux를 통해)을 수행하는 동안 제2 워드 라인(Bank_1의 WL_top)을 사용하여 제2 비트 셀 어레이(104B)(상부 뱅크 어레이 Bank_1)에서 기록 동작(예를 들어, Wmux를 통해)을 수행하거나, 제1 워드 라인(Bank_0의 WL_bot)을 사용하여 제1 비트 셀 어레이(104A)(하부 뱅크 어레이 Bank_0)에서 기록 동작(예를 들어, Wmux를 통해)을 수행하는 동안 제2 워드 라인(Bank_1의 WL_top)을 사용하여 제2 비트 셀 어레이(104B)(상부 뱅크 어레이 Bank_1)에서 판독 동작(예를 들어, Rmux를 통해)을 수행하는 것을 포함하는, 단일 포트 메모리 아키텍처에서 동시에 다수의 메모리 액세스 동작을 수행하도록 구성될 수 있는 논리 회로(예를 들어, 106, 108, 116, 122, 124, 126의 일부 조합)를 포함할 수 있다.
일부 구현에서, 동일한 메모리 어드레스는 단일 포트 메모리에서 동시에 다수의 메모리 액세스 동작을 수행하는 데 사용될 수 있으며, 동일한 메모리 어드레스는 제1 비트 셀 어레이(104A)(하부 또는 하단 뱅크 어레이 Bank_0) 및 제2 비트 셀 어레이(104B)(상부 또는 탑 뱅크 어레이 Bank_1)에서 동일한 행 어드레스를 가리킬 수 있다. 일부 경우에, 판독 동작이 메모리 어드레스를 갖는 제1 비트 셀 어레이(104A)에서 수행될 수 있는 동안 기록 동작은 메모리 어드레스와 함께 제2 비트 셀 어레이(104B)에서 동시에 수행될 수 있고, 또한 기록 동작이 메모리 어드레스와 함께 제1 비트 셀 어레이(104A)에서 수행될 수 있는 동안 판독 동작은 메모리 어드레스와 함께 제2 비트 셀 어레이(104B)에서 동시에 수행된다. 또한, 제1 비트 셀 어레이(104A) 또는 제2 비트 셀 어레이(104B)에서 기록 동작을 수행하기 위해 행 어드레스와 함께 글로벌 기록 인에이블 신호(GWEN)가 사용될 수 있고, 제1 비트 셀 어레이(104A) 또는 제2 비트 셀 어레이(104B)에서 판독 동작을 수행하기 위해 행 어드레스와 함께 글로벌 판독 인에이블 신호(GREN)가 사용될 수 있다. 일부 예에서, GWEN 및 GREN 신호는 디코딩된 Y 선택 라인으로 게이팅되며, 여기서 GREN은 COLM 어드레스 비트 및 내부 gtp로 게이팅되어 READ Y-mux에 대한 YPR <0 : N>을 생성할 수 있다. 유사하게, GWEN은 COLM 어드레스 비트 및 내부 gtp로 게이팅되어 Write Y-mux에 대한 YPW <0 : N>을 생성할 수 있다.
일부 구현에서, 본원에 기술된 바와 같이, 메모리 회로(100)는 동시 메모리 액세스 동작을 수행하도록 구성될 수 있다. 예를 들어, 메모리 회로(100)는 하나 이상의 뱅크(104)에서의 듀얼 워드 라인(WL_top, WL_bot) 및 다수의 비트 라인(예를 들어, BL, NBL)을 통해 기록 열 멀티플렉서(Wmux)(140) 및 판독 열 멀티플렉서(Rmux)(142)를 사용하여 하나 이상의 뱅크(104)에서 동시 판독 동작 및 기록 동작을 수행하도록 구성될 수 있다. 일부 예에서, 하나 이상의 뱅크(104)는 다수의 상이한 뱅크(예를 들어, 상/하 우/좌(104A) 및 상/하 우/좌(104B))를 포함하고, 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것은 동일한 열을 가지고 달성될 수 있다. 또한, 다른 예들에서, 하나 이상의 뱅크(104)는 상이한 열을 갖는 다수의 상이한 뱅크(예를 들어, 상/하 우/좌(104A) 및 상/하 우/좌(104B)))에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함할 수 있다. 또한, 다른 예들에서, 하나 이상의 뱅크(104)에서 동시 판독 동작 및 기록 동작을 수행하는 것은 상이한 열을 갖는 동일한 뱅크에서 달성될 수 있다. 이러한 아이디어는 도 2-12를 참조하여 하기에서 더 자세히 기술된다.
도 2는 본원에 기술된 구현에 따른 열 멀티플렉서 회로(200)의 다이어그램을 예시한다. 일부 구현에서, 열 멀티플렉서 회로(200)는 트랜지스터 레벨 colmux(202)로 지칭될 수 있다. 본원에 기술된 메모리는 단일 포트 메모리를 가리킬 수 있고, 판독-기록 열 멀티플렉서 회로는 듀얼 열 멀티플렉서 회로(듀얼 y-mux 회로)라고 가리킬 수 있다.
도 2에 도시된 바와 같이, colmux(202)는 메모리의 열 멀티플렉싱을 위해 배열된 다수의 회로 구성 요소를 포함할 수 있으며, 이 경우 colmux(202)는 제1 기록 멀티플렉서(Wmux)(210A), 제1 판독 멀티플렉서(Rmux)(212A), 제1 기록 드라이버(WD)(224A) 및 감지 증폭기(SA)(220)를 포함할 수 있다. colmux(202)는 제1 기록 멀티플렉서(Wmux)(210A) 및 제1 판독 멀티플렉서(Rmux)(212A)에 연결된 임의의 수(n)의 다수의 비트 라인(bl0, bl1,…, bln)을 포함할 수 있다. 제1 기록 멀티플렉서(Wmux)(210A)는 다수의 비트 라인(bl0, bl1,…, bln)으로부터 다수의 비트 라인 신호를 수신하고 기록 선택 신호(yw <0 : n>)를 기초로 공유 비트 라인(shared_bl)을 통해 출력 기록 신호를 공유 비트 라인 신호로서 제1 기록 드라이버(224A)에 제공할 수 있다. 또한, 제1 판독 멀티플렉서(Rmux)(212A)는 다수의 비트 라인(bl0, bl1,…, bln)으로부터 다수의 비트 라인 신호를 수신하고 판독 선택 신호(yr <0 : n>)에 기초하여 공유된 판독 비트 라인(shared_blr)을 통해 공유된 비트 라인 신호로서 출력 판독 신호를 감지 증폭기(220)로 제공할 수 있다.
또한, 도 2에 도시된 바와 같이, colmux(202)는 메모리의 열 멀티플렉싱을 위해 배열된 다수의 상보적 회로 구성 요소를 포함할 수 있고, 이 경우 colmux(202)는 제2 기록 멀티플렉서(Wmux)(210B), 제2 판독 멀티플렉서(Rmux)(212B), 제2 기록 드라이버(WD)(224B) 및 감지 증폭기(SA)(220)를 포함한다. colmux(202)는 제2 기록 멀티플렉서(Wmux)(210B) 및 제2 판독 멀티플렉서(Rmux)(212B)에 연결되는 임의의 수(n)의 상보적 비트 라인(nbl0, nbl1,…, nbln)을 포함할 수 있다. 제2 기록 멀티플렉서(Wmux)(210B)는 상보적 비트 라인(nbl0, nbl1,…, nbln)으로부터 다수의 상보적 비트 라인 신호를 수신하고 기록 선택 신호(yw <0 : n>)를 기반으로 공유 비트 라인(shared_nbl)을 통해 공유 비트 라인 신호로서 상보적 출력 기록 신호를 제2 기록 드라이버(224B)에 제공한다. 제2 판독 멀티플렉서(Rmux)(212A)는 상보적 비트 라인(nbl0, nbl1,…, nbln)으로부터 다수의 비트 라인 신호를 수신하고 판독 선택 신호(yr <0 : n>)에 기초하여 공유 판독 비트 라인(shared_nblr)을 통해 공유된 상보적 비트 라인 신호로서 상보적 출력 판독 신호를 감지 증폭기(220)에 제공한다.
도 3a-3c는 본원에 기술된 구현들에 따른 기록 클록(wclk) 회로(328)를 갖는 열 멀티플렉서 회로(300)를 도시한다. 특히, 도 3a는 열 멀티플렉서 회로(300)의 제1 부분(300A)을 예시하고, 도 3b는 열 멀티플렉서 회로(300)의 제2 부분(300B)을 예시한다. 또한, 도 3a-3b에 도시된 바와 같이, 제1 부분(300A)은 둘러싸여진(encircled) 엘리먼트(A, B, C, D, E)를 통해 제2 부분(300B)에 결합된다. 또한, 도 3c는 열 멀티플렉서 회로(300)의 일부인 기록 클록(wclk) 회로(328)의 상세 다이어그램(300C)을 도시한다.
도 3a를 참조하면, 열 멀티플렉서 회로(300)의 제1 부분(300A)은 트랜지스터 레벨 듀얼 y-mux(302A)를 가리킬 수 있다. 제1 부분(300A)은 적어도 하나의 비트 셀(304A), 기록 드라이버(WD) 회로(324)를 가진 기록 클록(WC) 회로(328A), 및 상보적 비트 라인(bl0, nbl0)에 결합된 감지 증폭기(SA) 회로(320)를 포함할 수 있으며, 워드 라인(WL)은 적어도 하나의 비트 셀(304A)에 결합된다. 제1 부분(300A)은 비트 라인(bl0)에 직렬로 연결된 프리차지 트랜지스터(T0, T1)를 포함하고, 트랜지스터(T0)는 비트 라인(bl0)과 트랜지스터(T1) 사이에 연결되고, 트랜지스터(T1)는 트랜지스터(T0)와 접지(Vss 또는 Gnd) 사이에 연결된다. 트랜지스터(T0)의 게이트는 패스 트랜지스터(T3)의 게이트에 연결되고, 트랜지스터(T1)의 게이트는 판독 활성화 신호(nypr0)를 수신한다. 제1 부분(300A)은 비트 라인(bl0)과 기록 클록(WC) 회로(328A) 사이에 병렬로 연결된 패스 트랜지스터(T3, T4)를 포함할 수 있다. 트랜지스터(T3)의 게이트는 기록 활성화 신호(ypw0)를 수신하고, 트랜지스터(T4)의 게이트는 상보적 기록 활성화 신호(nypw0)를 수신한다. 제1 부분(300A)은 비트 라인(bl0)과 감지 증폭기(SA)(320) 사이에 연결된 또다른 패스 트랜지스터(T5)를 포함할 수 있고, 트랜지스터(T5)의 게이트는 상보적 판독 활성화 신호(ypr0)를 수신한다. 일부 예에서, 트랜지스터(T3, T4)는 기록 멀티플렉서 회로(Wmux)(311A)의 일부로서 동작할 수 있고, 트랜지스터(T5)는 판독 멀티플렉서 회로(Rmux)(313A)의 일부로서 동작할 수 있다.
또한, 비트 라인(nbl0)과 관련하여, 제1 부분(300A)은 비트 라인(nbl0)에 직렬로 연결된 프리차지 트랜지스터(T6, T7)를 포함할 수 있고, 트랜지스터(T6)는 비트 라인(nbl0)과 트랜지스터(T7) 사이에 연결되고, 트랜지스터(T7)는 트랜지스터(T6)와 접지(Vss 또는 Gnd) 사이에 연결된다. 트랜지스터(T6)의 게이트는 패스 트랜지스터(T8)의 게이트에 연결되고 트랜지스터(T7)의 게이트는 판독 활성화 신호(nypr0)를 수신한다. 제1 부분(300A)은 또한 비트 라인(nbl0)과 기록 클록(WC) 회로(328A) 사이에 병렬로 연결된 패스 트랜지스터(T8, T9)를 포함할 수 있다. 또한 트랜지스터(T8)의 게이트는 기록 활성화 신호(ypw0)를 수신하고, 트랜지스터(T9)의 게이트는 상보적 기록 활성화 신호(nypw0)를 수신한다. 또한, 제1 부분(300A)은 비트 라인(nbl0)과 감지 증폭기(SA)(320) 사이에 연결된 또 다른 패스 트랜지스터(T10)를 포함하고, 또한 트랜지스터(T10)의 게이트는 상보적 판독 활성화 신호(ypr0)를 수신한다. 일부 예에서, 트랜지스터(T8, T9)는 기록 멀티플렉서 회로(Wmux)(311A)의 일부로서 동작하고, 트랜지스터(T10)는 판독 멀티플렉서 회로(Rmux)(313A)의 일부로서 동작할 수 있다. 또한, 기록 클록(WC) 회로(328A) 및 감지 증폭기(SA)(320)는 비트 라인(bl0, nbl0) 사이에서 교차 결합될 수 있다.
일부 구현에서, 제1 부분(300A)은 비트 셀 어레이의 제1 열 구조를 가리키고, 제2 부분(300B)은 동일한 비트 셀 어레이 내의 다른 열 구조를 가리킨다. 비트 셀의 어레이는 본원에 기술된 바와 같이 판독 및 기록 메모리 액세스 동작을 지원하기 위해 임의의 수(N)의 열 및 임의의 수(N)의 열 구조를 포함할 수 있다. 따라서, 도 3a-3b에 도시된 바와 같이, 제2 부분(300B)은 제1 부분(300A)과 유사한 범위 및 특징을 갖는 유사한 구성 요소를 가질 수 있다.
도 3b에서, 열 멀티플렉서 회로(300)의 제2 부분(300B)은 다른 트랜지스터 레벨 듀얼 y-mux(302B)를 가리킬 수 있다. 제2 부분(300B)은 적어도 하나의 비트 셀(304N), 기록 드라이버(WD)(324)를 가진 기록 클록(WC) 회로(328N), 및 상보적 비트 라인(bln, nbln)에 연결된 감지 증폭기(SA) 회로(320)를 포함할 수 있으며, 워드 라인(WL)은 적어도 하나의 비트 셀(304B)에 연결된다. 제1 부분(300A)과 유사하게, 제2 부분(300B)은 비트 라인(bln)에 직렬로 연결된 프리차지 트랜지스터(T0, T1)를 포함할 수 있고, 트랜지스터(T0)는 비트 라인(bln)과 트랜지스터(T1) 사이에 연결되고, 트랜지스터(T1)는 트랜지스터(T0)와 접지(Vss 또는 Gnd) 사이에 연결된다. 트랜지스터(T0)의 게이트는 패스 트랜지스터(T3)의 게이트에 연결되고, 트랜지스터(T1)의 게이트는 판독 활성화 신호(nyprn)를 수신한다. 제2 부분(300B)은 비트 라인(bln)과 기록 클록(WC) 회로(328N) 사이에 병렬로 연결된 패스 트랜지스터(T3, T4)를 포함할 수 있으며, 트랜지스터(T3)의 게이트는 기록 활성화 신호(ypwn)를 수신하고, 트랜지스터(T4)의 게이트는 상보적 기록 활성화 신호(nypwn)를 수신한다. 또한, 제2 부분(300B)은 비트 라인(bln)과 감지 증폭기(SA) 회로(320) 사이에 연결된 또 다른 패스 트랜지스터(T5)를 포함할 수 있고, 또한 트랜지스터(T5)의 게이트는 상보적 판독 활성화 신호(yprn)를 수신한다. 일부 예에서, 트랜지스터(T3, T4)는 기록 멀티플렉서 회로(Wmux)(311N)의 일부로서 동작할 수 있고, 또한 트랜지스터(T5)는 판독 멀티플렉서 회로(Rmux)(313N)의 일부로서 동작할 수 있다.
또한, 비트 라인(nbln)과 관련하여, 제2 부분(300B)은 비트 라인(bln)에 직렬로 연결된 프리차지 트랜지스터(T6, T7)를 포함할 수 있고, 트랜지스터(T6)는 비트 라인(bln)과 트랜지스터(T7) 사이에 연결되고, 트랜지스터(T7)는 트랜지스터(T6)와 접지(Vss 또는 Gnd) 사이에 연결된다. 트랜지스터(T6)의 게이트는 패스 트랜지스터(T8)의 게이트에 연결되고, 트랜지스터(T7)의 게이트는 판독 활성화 신호(nyprn)를 수신한다. 제2 부분(300B)은 비트 라인(bln)과 기록 클록(WC) 회로(328N) 사이에 병렬로 연결된 패스 트랜지스터(T8, T9)를 포함할 수 있고, 트랜지스터(T8)의 게이트는 기록 활성화 신호(ypwn)를 수신하고, 트랜지스터(T9)의 게이트는 상보적 기록 활성화 신호(nypwn)를 수신한다. 또한, 제2 부분(300B)은 비트 라인(bln)과 감지 증폭기(SA) 회로(320) 사이에 연결되는 또 다른 패스 트랜지스터(T10)를 포함할 수 있으며, 또한 트랜지스터(T10)의 게이트는 상보적 판독 활성화 신호(yprn)를 수신한다. 일부 예에서, 트랜지스터(T8, T9)는 기록 멀티플렉서 회로(Wmux)(311N)의 일부로 동작할 수 있고, 트랜지스터(T10)는 판독 멀티플렉서 회로(Rmux)(313N)의 일부로 동작할 수 있다. 또한, 기록 클록(WC) 회로(328N) 및 감지 증폭기(SA) 회로(320)는 비트 라인(bln, nbln) 사이에서 교차 결합될 수 있다.
일부 구현에서, 도 3a-3b에 도시된 바와 같이, 워드 라인(WL)은 둘러싸인 엘리먼트 A를 통해 함께 결합될 수 있다. 제1 부분(300A)의 비트 라인(bl0) 및 제2 부분(300B)의 비트 라인(bln)은 둘러싸여진 엘리먼트 B를 통해 공유 비트 라인(shared_bl)으로서 함께 결합되고, 제1 부분(300A)의 판독 비트 라인(blr0)과 제2 부분(300B)의 판독 비트 라인(nblr)은 둘러싸인 엘리먼트(C)를 통해 공유된 판독 비트 라인(shared_blr)으로서 함께 결합될 수 있다. 또한, 제1 부분(300A)의 비트 라인(nbl0) 및 제2 부분(300B)의 비트 라인(nbln)은 둘러싸인 엘리먼트(D)를 통해 또다른 공유 비트 라인(shared_nbl)으로서 함께 연결될 수 있고, 제1 부분(300A)의 판독 비트 라인(nblr) 및 제2 부분(300B)의 판독 비트 라인(nblr)은 둘러싸여진 엘리먼트(E)를 통해 또 다른 공유 판독 비트 라인(shared_nblr)으로서 함께 결합될 수 있다.
도 3c에 도시된 바와 같이, 기록 클록(wclk) 회로(328)는 입력 신호(예를 들어, 데이터, ndata, nwclk)를 수신하고 출력 신호(예를 들어, shared_bl, shared_nbl)를 제공하는 하나 이상의 논리 게이트(예를 들어, LG1, LG2)를 포함할 수 있다. 예를 들어, 제1 논리 게이트(LG1)는 NOR 게이트의 사용을 포함할 수 있고, 제1 논리 게이트(LG1)는 입력 신호(data, nwclk)를 수신하고, 출력 신호(shared_bl)를 제공할 수 있다. 또한, 제2 논리 게이트(LG2)는 NOR 게이트의 사용을 포함할 수 있고, 제2 논리 게이트(LG2)는 입력 신호(ndata, nwclk)를 수신하고 출력 신호(shared_nbl)를 제공할 수 있다. 일부 경우에, 입력 데이터 신호 및 입력 ndata 신호는 상보적일 수 있고, 입력 nwclk 신호는 기록 클록 신호(wclk)에 대한 상보를 가리킬 수 있다. 또한, 일부 경우에, 출력 신호(shared_bl, shared_nbl)가 상보적인 공유 비트 라인 신호일 수 있다. 일부 구현에서, 기록 클록(WC) 회로(328A, 328N)는 도 3a, 3b의 열 멀티플렉서 회로(200)에서 사용될 수 있다.
도 4는 본원에 기술된 다양한 구현에 따른 메모리 회로의 다이어그램을 예시한다. 도 4에 도시된 바와 같이, 메모리 회로(400)는 다양한 메모리 관련 구성 요소를 제공하도록 배열 및 구성된 다양한 유형의 제어 셀를 가진 하나 이상의 메모리 블록으로 구현될 수 있다.
도 4에 도시된 메모리 회로(400)는 예를 들어 멀티 코어 어레이와 같은 다수의 메모리 코어 어레이(404)를 포함할 수 있다. 그러나 다양한 다른 예에서, 단일 코어 어레이 및/또는 듀얼 코어 어레이가 일부 실시 예에서 사용될 수 있다. 따라서, 도 4에 도시된 바와 같이, 메모리 인스턴스(400)는 다수의 메모리 코어(예를 들어, 멀티 메모리 코어 구성의 다수의 코어 어레이(404A, 404B))를 포함할 수 있고, 메모리 인스턴스는 예를 들어, colmux(426A, 426B), clk_base(420), wdx(424), clk_drv(416), 입출력(IO)(410A, 410B)와 같은 하나 이상의 제어 셀을 공유할 수 있고, 이는 다양한 경우에 공유 회로 구성 요소를 나타낼 수 있다.
도 4에 도시된 바와 같이, 제1 colmux(426A)는 제1 정규 ph2 래치(417A)를 포함할 수 있고 제2 colmux(426B)는 제2 정규 ph2 래치(417B)를 포함할 수 있다. 일부 경우에는, ph2 래치가 클록의 하강 에지에서 개방되고 클록의 상승 에지에서 불투명한 반면, ph1은 반대 방식으로 작동한다(즉, 클록의 상승 에지에서 개방되고 클록의 하강 에지에서는 불투명하다). 또한, 제1 IO(410A)는 제1 ph2 래치(427A)를 포함할 수 있고, 제2 IO(410B)는 제2 ph2 래치(427B)를 포함할 수 있다. 도시된 바와 같이, 제1 정규 ph2 래치(417A)는 전도성 라인(423A)을 통해 제1 ph2 래치(427A)에 결합될 수 있고, 제2 정규 ph2 래치(417B)는 다른 전도성 라인(423B)을 통해 제2 ph2 래치(427A)에 연결될 수 있다. 또한, 도시된 바와 같이, 제1 ph2 래치(427A)는 또 다른 전도성 라인(423C)을 통해 제2 ph2 래치(427B)에 연결될 수 있다. 또한, clk_base(420)는 전도성 라인(423C, 423D)을 통해 ph2 래치(427A, 427B)에 결합되는 SR 래치(407)를 포함할 수 있다. 도시된 바와 같이, SR 래치(407)는 다양한 입력 신호(예를 들어, ngtp, ngren, nsae)를 수신한다. 예를 들어, SR 래치(407)는 상보적 글로벌 타이밍 펄스(ngtp)를 수신하고, SR 래치(407)는 상보적 글로벌 판독 인에이블 신호(ngren_p2)를 수신할 수 있다. 또한, SR 래치(407)는 상보적 감지 증폭기 인에이블 신호(nsae)를 수신할 수 있다.
일부 구현에서, GREN = 0(글로벌 판독 인에이블 액티브 로우)일 때, 클록 래치(407)(clk_latch 또는 SR 래치)만이 하이가 될 것이며, 이는 하부(또는 하단) IO에서 추가된 ph2 래치(427A, 427B)를 닫을 것이다. 그렇지 않으면 하단 IO의 ph2 래치(427A, 427B)가 투과적(transparent)일 수 있으며, 판독 작업이 완료되면(예를 들어, ph1_read_end가 하이가 될 때) SR 래치가 투과적이 된다. 이것은 gtp 신호의 하강 에지보다 일찍 발생할 수 있다. 따라서, 이 래칭 기술은 하단 ph2 래치에서 중간 ph2 래치(wclk로 제어될 수 있음)로의 경합 조건(race condition)을 방지할 수 있다.
도 5a-5f는 본원에 기술된 다양한 구현에 따른 메모리 회로의 다양한 다이어그램을 도시한다. 특히, 도 5a는 제어 로직(516)을 갖는 메모리 회로(502)의 다이어그램(500A)을 도시하고, 도 5b는 열 멀티플렉서 회로(526)를 갖는 메모리 회로(502)의 더 상세한 다이어그램(500B)을 도시하고, 도 5c는 제어 로직(516)의 다이어그램(500C)을 도시하며, 도 5d는 제어 로직(516)의 또 다른 다이어그램(500D)을 도시하고, 도 5e는 제어 로직(516)의 또 다른 다이어그램(500D)을 도시한다. 또한, 도 5f는 열 멀티플렉서 회로(526)의 다이어그램(500F)을 도시한다.
도 5a에 도시된 바와 같이, 메모리 회로(502)는 동시 메모리 액세스 동작을 위해 배열되고 구성되는 제어 회로(516), 제1 타이밍 회로(540), 제2 타이밍 회로(542) 및 메모리 액세스 회로(550)를 포함할 수 있다. 일부 예에서, 메모리 회로(502)는 물리적 회로 설계 및 관련 구조를 제공하는 부품의 조립체 또는 조합으로서 함께 배열되고 결합되는 다양한 회로 구성 요소를 갖는 시스템 또는 장치로서 구현될 수 있다. 또한, 다른 예에서, 메모리 회로(502)를 설계, 제공 및 구축하는 방법은 이와 관련된 열 멀티플렉싱 방식 및 기술을 구현하기 위해 본원에 기술된 다양한 회로 구성 요소의 사용을 포함할 수 있다.
메모리 회로(502)는 제어 회로(516), 제1 타이밍 회로(540) 및 메모리 액세스 회로(550)를 포함할 수 있으며, 여기서 제어 회로(516)는 제2 타이밍 회로(542)를 포함할 수 있다. 메모리 회로(502)는 듀얼 y-mux 인에이블먼트 핀(552)을 포함할 수 있고, 여기서, 메모리 회로(502)는 다수의 입력 신호(예를 들어, Read_Bypass, GREN, RCA <0 : N>)를 수신하도록 구성될 수 있다. 메모리 회로(502)는 또한 단일 포트 메모리 입출력(IO) 핀(554)을 포함할 수 있다. 일부 경우에, read_bypass 신호는 기록 동작 내에서 판독 동작을 인에이블/디세이블하는 데 사용되어 인접한 비트 라인 결합을 방지하도록 하는 제어 신호를 가리킬 수 있다. 또한, 일부 경우에, GREN 신호는 글로벌 기록 인에이블 신호(GWEN)와 함께 글로벌 판독 인에이블 신호를 참조하여 판독-기록(RW), 기록-판독(WR), 판독 전용(R) 및 기록 전용(W) 동작을 위한 유연성을 제공하도록 한다. 듀얼 y-mux 인에이블먼트 핀(552)과 관련하여, GREN 신호는 전용 글로벌 판독 핀에 의해 수신될 수 있고, GWEN 신호는 전용 글로벌 기록 핀에 의해 수신될 수 있다. 또한, 일부 경우에, RCA <0 : N> 신호는 기존 어드레스(Addr) 신호와 함께 전용 판독 열 어드레스(RCA) 신호를 참조할 수 있으며, 또한 핀(552)은 기존 Addr 핀과 함께 전용 RCA 핀을 포함할 수 있다. 또한, 핀(552)은 전용 WCA <0 : N>을 수신하기 위한 전용 기록 열 어드레스(WCA) 핀을 포함할 수 있다.
도 5b에 도시된 바와 같이, 메모리 회로(502)는 다수의 어드레스 디코더(503A, 503B), 비트 셀 어레이의 다수의 뱅크(504A, 504B), 열 멀티플렉서 회로(536), 감지 증폭기 회로(506), 클록 생성 회로(510) 및 더미 워드 라인(DWL) 로드(514)와 관련된 DWL 회로를 포함하는 다양한 회로를 포함할 수 있다. 메모리 회로(502)는 또한 제1 타이밍 회로(540) 및 제2 타이밍 제어 회로(542)를 갖는 제어 로직(516)을 포함할 수 있다. 또한, 메모리 회로(502)는 더미 워드 라인(DWL) 드라이버(id), 더미 워드 라인(DWL) 로드(514) 및 더미 워드 라인(DWL)에 연결된 지연 로직(Delay_N)(512)을 포함할 수 있다.
다수의 어드레스 디코더(503A, 503B)는 제1 어드레스 디코더(503A) 및 제2 어드레스 디코더(503B)를 포함할 수 있고, 비트 셀 어레이(504A, 504B)의 다수의 뱅크는 제1 비트 셀 어레이(504A) 및 제2 비트 셀 어레이(504B)를 포함할 수 있다. 다양한 예에서, 각각의 비트 셀 어레이(504A, 504B)는 비트 셀의 다수의 행(row_0, row_1, row_2,…, row_n)을 가질 수 있다. 열 멀티플렉서(Colmux)(526) 및 감지 증폭기(506)는 상보적 비트 라인(BL, NBL)을 통해 비트 셀의 행(row_0, row_1, row_2,…, row_n)의 각각의 비트 셀 각각에 연결될 수 있다. 또한, 각각의 비트 셀 어레이(504A, 504B)는 선택된 워드 라인에 기초하여 비트 셀의 각각에 액세스하기 위해 어드레스 디코더(503A, 503B)와 비트 셀의 대응하는 행(row_0, row_1, row_2,…, row_n) 사이에 결합되는 다수의 반전된 워드 라인(예를 들어, nwl_0, nwl_1, nwl_2,…, nwl_n)을 이용할 수 있다. 각각의 반전된 워드 라인(nwl_0, nwl_1, nwl_2,…, nwl_n)은 워드 라인 신호(예를 들어, wl_0, wl_1, wl_2,…, wl_n)를 비트 셀의 해당 행(row_0, row_1, row_2,…, row_n)에 제공하기 위해 연결된 해당 워드 라인 드라이버(예를 들어, 인버터 i0, i1, i2,…, in)를 가진다. 본원에 기술된 바와 같이, 메모리 회로(502)는 동시 메모리 액세스 동작을 위해 듀얼 워드 라인을 이용할 수 있다. 일부 예에서, 열 멀티플렉서(Colmux)(526)는 감지 증폭기(SA) 회로(506), 기록 드라이버(WD) 회로, 및 데이터 ph2 래치 회로(DPL)를 포함할 수 있다.
메모리 회로(502)는 클록 신호(CLK) 및 어드레스 신호(Addr)를 수신할 수 있다. 클록 생성 회로(Clkgen)(510)는 클록 신호(CLK)를 수신하고, 예를 들어 제1 내부 클록 신호(i_clk1)와 같은 하나 이상의 내부 클록 신호를 어드레스 디코더(503A, 503B)에 제공하고 제2 내부 클록 신호(i_clk2)를 더미 워드 라인(DWL)을 통해 더미 워드 라인 드라이버(예를 들어, 인버터 id)에 제공할 수 있다. DWL 로드(514)는 DWL 드라이버(id)로부터 DWL 신호를 수신하고 DWL 턴 신호(dwl_turn)를 지연 로직(Delay_N)(512)에 제공할 수 있고, 지연 로직(Delay_N)(512)은 리셋 신호를 Clkgen 회로(510)에 제공할 수 있다. 또한, 어드레스 디코더(503A, 503B)는 어드레스 신호(Addr) 및 제1 내부 클록 신호(i_clk1)를 포함하는 다수의 신호를 수신한 후, 수신된 어드레스 신호(Addr)를 기반으로 적어도 하나의 반전된 워드 라인(예를 들어, nwl_0, nwl_1, nwl_2,…, nwl_n)에 액세스할 수 있다.
메모리 회로(502)는 클록 생성 회로(Clkgen)(510)와 열 멀티플렉서(526) 사이에 연결된 제어 논리 회로(516)를 포함할 수 있다. 제어 회로(516)는 상보적 글로벌 타이밍 펄스(ngtp)를 수신하고 다양한 타이밍 및 제어 신호를 열 멀티플렉서(526) 및 감지 증폭기(506)에 제공할 수 있다. 예를 들어, 열 멀티플렉서(526)는 다수의 y-mux 신호(ypw<n : 0>, ypr<n : 0>) 및 다수의 감지 증폭기 인에이블 신호(sae, sae_delayed)를 생성하고 제공하기 위해 제2 타이밍 회로(542)를 이용할 수 있다. 제2 타이밍 회로(542)는 도 5c-5f를 참조하여 아래에서 더 상세히 기술된다.
제1 타이밍 회로(540)는 예를 들어, 제1 래치(546) 및 제2 래치(548)를 포함하는 래치 회로를 포함할 수 있다. 일부 경우에, 제1 래치(546)는 다수의 입력 신호(예를 들어, ngtp, ngren_p2, nsae)를 수신하고 데이터 클램핑 클록(D_clamp_clk) 신호를 제2 래치(548)에 제공하도록 구성된 SR 래치일 수 있다. 또한, 이 경우 제2 래치(548)는 제1 래치(546)로부터, 데이터 클램핑 클록(D_clamp_clk) 신호를 수신하고, 외부 소스로부터 데이터 신호(D)를 수신하고, 또 다른 데이터 신호(Data)를 열 멀티플렉서(526)에 제공하도록 구성된 ph2 래치 일 수 있다. 제1 타이밍 회로(540)는 도 5c-5f를 참조하여 아래에서 더 상세히 기술된다.
다양한 구현에서, 비트 셀 어레이(504A, 504B)의 각 비트 셀은 또한 메모리 셀이라고 지칭될 수 있고, 각 비트 셀은 적어도 하나의 데이터 비트 값(예를 들어, 논리 '0' 또는 '1'과 관련된 데이터 값)을 저장하도록 구성될 수 있다. 비트 셀 어레이(5044, 504B) 내의 비트 셀들의 각 행(row_0, row_1, row_2,…, row_n)은 예를 들어, 2D 그리드 패턴으로 배열된 다수의 비트 셀의 열 및 행을 갖는 2차원(2D) 메모리 어레이와 같은 다양한 구성으로 배열된 임의의 수의 메모리 셀을 포함할 수 있다. 각 비트 셀은 RAM(Random Access Memory) 회로 또는 일부 다른 유형의 휘발성 유형의 메모리로 구현될 수 있다. 예를 들어, 각 메모리 셀은 예를 들어 6T CMOS SRAM과 같은 다양한 유형의 SRAM 셀 및/또는 비트 당 4T, 8T, 10T 또는 그 이상의 트랜지스터와 같은 다른 유형의 상보적 MOS(CMOS) SRAM 셀을 포함하는 다중 트랜지스터 정적 RAM(SRAM) 셀을 포함할 수 있다. 다른 예들에서, 각각의 비트 셀은, 예를 들어, 연관된 CLK2Q 경로에서 추적이 필요할 수 있는 경우, 자유 층 및 고정 층(pinned layer)을 갖는 다층 MRAM 비트 셀을 포함할 수 있다.
비트 셀 어레이(504A, 504B)의 각 비트 셀을 포함하는 메모리 회로(502)는 예를 들어 랜덤 액세스 메모리(RAM)와 같은 다양한 유형의 메모리 회로를 갖는 집적 회로(IC)로서 구현될 수 있다. 메모리 회로(502)는 또한 단일 칩 상의 컴퓨팅 회로 및 관련 구성 요소와 통합될 수 있다. 또한, 메모리 회로(502)는 다양한 유형의 전자, 모바일, 생체 인식 및/또는 IoT(사물 인터넷) 애플리케이션을 위한 임베디드 시스템에서 구현될 수 있다.
일부 구현에서,도 5b를 참조하면, 메모리 회로(502)는 하나 이상의 비트 셀 어레이(504A, 504B)를 갖는 메모리 아키텍처를 포함하고, 또한 메모리 회로(502)는 기록 액세스 동작을 위해 비트 라인에 연결된 기록 열 멀티플렉서 및 판독 액세스 동작을 위해 비트 라인에 연결된 판독 열 멀티플렉서를 포함하는 다수의 비트 라인(B1, NBL)을 통해 메모리 아키텍처에 결합된 열 멀티플렉서 회로(Colmux 526)를 포함한다. 메모리 회로(502)는 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서와 함께 메모리 아키텍처의 하나 이상의 비트 셀 어레이(504A, 504B)에서 동시 메모리 액세스 동작을 수행하는 논리 회로(516)를 포함한다. 일부 예에서, 비트 셀 어레이(504A, 504B)는 다수의 상이한 비트 셀 어레이를 가리킬 수 있고, 또한 동시 메모리 액세스 동작을 수행하는 것은 동일한 열로 다수의 상이한 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 가리킬 수 있다. 또한, 다른 경우에 동시 메모리 액세스 동작을 수행하는 것은 상이한 열로 다수의 상이한 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 가리킨다. 일부 예에서, 동시 메모리 액세스 동작을 수행하는 것은 또한 상이한 열로 동일한 뱅크의 하나 이상의 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 가리킬 수 있다. 또한, 메모리 아키텍처는 단일 포트 메모리 구조를 가리킬 수 있고, 열 멀티플렉서 회로는 듀얼 판독-기록 열 멀티플렉서 회로(예를 들어, 듀얼 Y-mux 회로)를 가리킬 수 있다. 기록 열 멀티플렉서는 기록 열 멀티플렉서 어드레스(WCA)에 의해 제어되는 기록 동작을 수행하기 위해 비트 라인에 연결된 전용 기록 열 멀티플렉서를 가리킬 수 있고, 판독 열 멀티플렉서는 판독 열 멀티플렉서 어드레스(RCA)에 의해 제어되는 판독 동작을 수행하기 위해 비트 라인에 연결된 전용 판독 열 멀티플렉서를 가리킬 수 있다.
도 5c에 도시된 바와 같이, 제어 로직(516)은, 하나 이상의 입력 신호(예를 들어, WA_Col_Addr, ngwen_p2, gtp)를 수신하고 출력 신호(예를 들어, ypw <n : 0>)를 제공하도록 함께 결합되고 배열되는 하나 이상의 논리 게이트(예를 들어, LG1, LG2, LG3) 및 Y-디코더(n : 2^n)(560)를 갖는 제1 논리 회로(547A)를 포함하는 다양한 논리 회로를 포함할 수 있다. Y-디코더(n : 2^n)(560)는 WA_Col_Addr(WCA) 신호를 수신하고 출력 신호를 제2 논리 게이트(LG2)(예를 들어, NOR 게이트)에 제공한다. 또한, 제1 논리 게이트(LG1)(예를 들어, NAND 게이트)는 입력 신호(ngwen_p2, gtp)를 수신하고 제2 논리 게이트(LG2)에 출력 신호를 제공한다. 제2 논리 게이트(LG2)는 Y-디코더(n : 2^n)(560) 및 제1 논리 게이트(LG1)로부터 출력 신호를 수신하여 제3 논리 게이트(LG3)(예를 들어, 버퍼)로 출력 신호를 제공한다. 또한, 일부 경우에, 제3 논리 게이트(LG3)는 제2 논리 게이트(LG2)로부터 출력 신호를 수신하여 출력 신호(ypw <n : 0>)를 제공할 수 있다.
본원에 기술된 바와 같이, 제어 로직(516)은 제2 논리 회로(547B) 및 제3 논리 회로(547C)를 포함하는 다양한 논리 회로를 포함할 수 있는 제2 타이밍 회로(542)를 포함한다. 제2 논리 회로(547B)는 Y-디코더(n : 2^n)(562) 및 함께 결합되고 하나 이상의 입력 신호(예를 들어, RA_Col_Addr, ngwen_p2, gtp_delayed)를 수신하고 출력 신호(예를 들어, ypr <n : 0>)를 제공하도록 배열되는 하나 이상의 논리 게이트(예를 들어, LG4, LG5, LG6)를 포함할 수 있다. 일부 예에서, Y-디코더(n : 2^n)(562)는 RA_Col_Addr(RCA) 신호를 수신하고 출력 신호를 제5 논리 게이트(LG5)(예를 들어, NOR 게이트)에 제공한다. 제4 논리 게이트(LG4)(예를 들어, NAND 게이트)는 입력 신호(ngwen_p2, gtp_delayed)를 수신하고 출력 신호를 제5 논리 게이트(LG5)에 제공한다. 제5 논리 게이트(LG5)는 Y-디코더(n : 2^n)(562) 및 제4 논리 게이트(LG4)로부터 출력 신호를 수신하여 제6 논리 게이트(LG6)(예를 들어, 버퍼)에 출력 신호를 제공한다. 제6 논리 게이트(LG6)는 제5 논리 게이트(LG5)로부터 출력 신호를 수신하여 출력 신호(ypr <n : 0>)를 제공한다.
또한, 제3 논리 회로(547C)는 함께 결합되고 하나 이상의 입력 신호(예를 들어, ngwen_p2, gtp_delayed, sae_delayed)를 수신하고 및 하나 이상의 출력 신호(예를 들어, rdclk, sae)를 제공하도록 배열되는 하나 이상의 논리 게이트(예를 들어, LG7, LG8, LG9) 및 지연 로직(564)을 포함할 수 있다. 제7 논리 게이트(LG7)(예를 들어, AND 게이트)는 하나 이상의 입력 신호(예를 들어, ngren_p2, gtp_delayed)를 수신하고 출력 신호를 제8 논리 게이트 LG8(예를 들어, AND 게이트) 및 제9 게이트(LG9)(예를 들어, 버퍼)에 제공한다. 제8 논리 게이트(LG8)는 제7 논리 게이트(LG7)로부터 출력 신호를 수신하고, 입력 신호(sae_delayed)를 수신하고, 지연 논리 게이트(564)에 출력 신호를 제공한다. 제9 논리 게이트(LG9)는 제8 논리 게이트(LG8)로부터 출력 신호를 수신하고, 판독 클록 신호(rdclk)를 출력 신호로서 제공한다. 지연 로직(564)은 제8 논리 게이트(LG8)로부터 출력 신호를 수신하고 감지 증폭기 인에이블 신호(sae)를 출력 신호로서 제공한다.
도 5d에 도시된 바와 같이, 제어 로직(516)의 제2 타이밍 회로(542)는 제4 논리 회로(547D)를 포함하는 다른 논리 회로를 포함할 수 있다. 일부 예에서, 제4 논리 회로(547D)는 다양한 지연 로직(566, 568) 및 함께 결합되고 하나 이상의 입력 신호(예를 들어, dwl_turn, logic_to_disable)를 수신하고 출력 신호(예를 들어, sae_delayed)를 제공하도록 배열된 하나 이상의 논리 게이트(예를 들어, LG10, LG11, LG12)를 포함할 수 있다. 일부 예에서, 제1 지연(566)(예를 들어, Delay_N)은 dwl_turn 신호를 수신하고 제2 지연(568)(예를 들어, Delay_RW) 및 제10 논리 게이트(LG10)(예를 들어, 인버터 게이트)에 출력 신호를 제공할 수 있다. 제10 논리 게이트(LG10)는 제1 지연(566)으로부터 출력 신호를 수신하고 출력 신호를 제12 논리 게이트(LG12)(예를 들어, NOR 게이트)에 제공한다. 제2 지연(568)은 제1 지연(566)으로부터 출력 신호를 수신하고 제11 논리 게이트(LG11)(예를 들어, NOR 게이트)에 출력 신호를 제공할 수 있다. 제11 논리 게이트(LG11)는 제2 지연(568)으로부터 출력 신호를 수신하고, 입력 신호(logic_to_disable)를 수신하고, 출력 신호를 제12 논리 게이트(LG12)에 제공한다. 또한, 제12 논리 게이트(LG12)는 제10 및 제11 논리 게이트(LG10, LG11)로부터 출력 신호를 수신한 후 지연 감지 증폭기 신호(sae_delayed)를 출력 신호로서 제공할 수 있다. 일부 예에서, 제어 로직(516)의 제2 타이밍 회로(542)의 제4 논리 회로(547D)는 (오직) 판독-기록(RW)주기 동안만 기록 동작 내에서 판독 동작을 수행하는 것을 포함하는 메모리 액세스 동작을 위해 구성된 펄스 스트 레처로서 동작할 수 있다.
도 5e에 도시된 바와 같이, 제어 로직(516)의 제2 타이밍 회로(542)는 제5 논리 회로(547E)를 포함하는 다른 논리 회로를 포함할 수 있다. 일부 예에서, 제5 논리 회로(547E)는 함께 결합되고, 하나 이상의 입력 신호(예를 들어, ngtp, read_bypass, gwen_p2, gren_p2, sae)를 수신하고 출력 신호(예를 들어, gtp_delayed)를 제공하도록 배열된 하나 이상의 논리 게이트(예를 들어, LG13, LG14, LG15, LG16, LG17) 및 지연 로직(570)(예를 들어, Delay_RW)을 포함할 수 있다. 일부 경우에, 제13 논리 게이트(LG13)(예를 들어, NOR 게이트)는 입력 신호(예를 들어, gwen_p2, gren_p2)를 수신하고 출력 신호를 제14 논리 게이트(LG14)(예를 들어, OR 게이트)에 제공할 수 있다. 또한, 제14 논리 게이트(LG14)는 리드 바이패스 입력 신호(예를 들어, read_bypass)를 수신하고, 제13 논리 게이트(LG13)로부터 출력 신호를 수신하고, 제15 논리 게이트(LG15)(예를 들어, NOR 게이트)에 출력 신호로서 로직-대-디세이블 신호를 제공할 수 있다. 또한, 제16 논리 게이트(LG16)(예를 들어, NOR 게이트)는 입력 신호(예를 들어, sae, ngtp)를 수신하고 지연 로직(570)에 출력 신호를 제공할 수 있다. 또한, 지연 로직(570)은 제16 논리 게이트(LG16)로부터 출력 신호를 수신하고, 출력 신호를 제15 논리 게이트(LG15)에 제공한다. 제15 논리 게이트(LG15)는 제14 논리 게이트(LG14)로부터 로직-대-디세이블 신호를 수신하고, 지연 로직(570)으로부터 출력 신호를 수신하고, 제17 논리 게이트(LG17)(예를 들어, NOR 게이트)에 출력 신호를 제공할 수 있다. 또한, 제17 논리 게이트(LG17)는 Clkgen 회로(510)(도 5b)로부터 ngtp 신호를 수신하고, 제15 논리 게이트(LG15)로부터 출력 신호를 수신하고, 출력 신호로서 gtp_delayed 신호를 제공할 수 있다. 일부 예에서, 제어 로직(516)의 제2 타이밍 회로(542)의 제5 논리 회로(547E)는 판독(전용)에 거의 또는 전혀 영향을 주지 않고 판독-기록(RW) 동작 동안 인접 열에 대한 결합을 방지하기 위한 로직을 제공할 수 있다.
도 5f에 도시된 바와 같이, 열 멀티플렉서 회로(526)는 메모리의 판독-기록(RW) 액세스 및 열 멀티플렉싱을 위해 배열된 다양한 회로 구성 요소를 포함할 수 있고, colmux(526)는 기록 멀티플렉서(Wmux), 판독 멀티플렉서(Rmux), 감지 증폭기(SA) 회로(572) 및 기록 드라이버(WD) 회로(574)를 포함할 수 있다. 기록 드라이버(WD) 회로(574)는 예를 들어 ph2 래치 회로와 같은 래치 회로를 포함할 수 있다. colmux(526)는 기록 멀티플렉서(Wmux) 및 판독 멀티플렉서(Rmux)에 연결된 비트 라인(BL, NBL)을 포함할 수 있다. 기록 멀티플렉서(Wmux)는 비트 라인(BL, NBL)으로부터 비트 라인 신호를 수신한 다음, 기록 선택 신호(ypw_top, ypw_bot)에 기초하여 기록 드라이버(WD) 회로(574)에 출력 기록 신호를 제공할 수 있다. 또한, 판독 멀티플렉서(Rmux)는 비트 라인(BL, NBL)으로부터 비트 라인 신호를 수신한 다음, 판독 선택 신호(ypr_top, ypr_bot)에 기초하여 감지 증폭기(SA) 회로(572)에 출력 판독 신호를 제공할 수 있다. Wmux 및 Rmux는 상부(또는 탑) Wmux 및 Rmux를 포함할 수 있고, Wmux 및 Rmux는 하부(또는 하단) Wmux 및 Rmux를 포함할 수 있다. 기록 드라이버(WD) 회로(574)는 데이터 신호(data)를 수신할 수 있고, 감지 증폭기(SA) 회로(572)는 감지 증폭기 인에이블 신호(sae)를 수신할 수 있다. colmux(526)는 활성화 신호(ypw, ypr)에 기초하여 비트 라인(BL, NBL)을 프리차지하는 비트 라인(BL, NBL)에 결합된 비트 라인 프리 차지 회로(576)를 포함할 수 있고, colmux(526)는 비트 라인(BL, NBL)에 결합된 판독 비트 라인 프리차지 회로(PR)를 포함할 수 있다. 또한, 일부 경우에, colmux(526)는 도 5b에 도시된 바와 같이 제어 로직(516)으로부터 다수의 입력 제어 신호(예를 들어, ypw <n : 0>, ypr <n : 0>, sae, sae_delayed)를 수신할 수 있다.
도 6은 본원에 기술된 다양한 구현에 따른 메모리 회로와 관련된 파형 다이어그램(600)을 도시한다. 일부 예에서, 파형 다이어그램(600)은 ypr 지연(602)을 갖는 파형을 가리킬 수 있다.
도 6에 도시된 바와 같이, 클록 신호(CLK)의 상승 에지는 글로벌 기록 인에이블 신호 및 글로벌 판독 인에이블(GREN/GREN) 신호의 비활성화(즉, 로우 논리 상태) 동안 그리고 상보적 감지 증폭기 인에이블 신호(NSAE)의 활성화(즉, 하이 로직 상태) 동안 상보적 글로벌 타이밍 펄스(NGTP)의 하강 에지를 트리거할 수 있다. 또한, CLK 신호의 상승 에지는 데이터 클램핑 클록 신호(D_clamp_clk)의 상승 에지를 트리거할 수 있고, NSAE 신호의 상승 에지는 D_clamp_clk 신호의 하강 에지를 트리거하는 데 사용될 수 있다. 일부 예에서, 도시된 바와 같이, D_clamp_clk 신호의 상승 에지는 YPW, YPR, 판독 클록(rdclk) 신호의 하강 에지를 트리거하며, YPW 신호의 하강 에지는 YPR 및 rdclk 신호의 하강 에지 이전에 발생한다. 따라서 YPR 및 rdclk 신호의 하강 에지는 YPW 신호의 하강 에지 이후 일정 시간 지연된다.
일부 구현에서, 본원에 기술된 다양한 메모리 액세스 방식 및 기술은 판독-기록 메모리 액세스 동작 동안 비트 라인 결합의 효과를 제거하는 데 사용될 수 있는 기록 동작의 기록 윈도우 내의 판독 동작을 수행하도록 제공한다. 도 6에 도시된 바와 같이, 본원에 기술된 다양한 메모리 액세스 방식 및 기술은 YPR에서 지연된 프리차지 및 지연 없음을 제공하고, 이는 판독-기록 동작 동안 비트 라인 결합 제거를 달성하는 데 도움이 된다.
도 7-10b는 본원에 기술된 구현에 따라 메모리 액세스 동작을 수행하기 위한 다양한 방법의 프로세스 다이어그램을 예시한다.
도 7-10b의 방법이 특정 동작 실행 순서를 나타낼 수 있지만, 일부 경우에, 동작의 일부는 상이한 순서로 상이한 시스템에서 실행될 수 있음을 이해해야 한다. 다른 경우에, 추가 동작 및/또는 단계가 도 7-10b의 방법에 추가되거나 및/또는 생략될 수 있다. 또한, 도 7-10b의 방법은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현된다면, 도 7-10b의 방법은 본원에서 도 1-6에서 기술된 바와 같이 다양한 구성 요소 및/또는 회로로 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 도 7-10b의 방법은 본문에 기술된 바와 같이 다양한 열 멀티플렉싱 방식 및 기술을 위해 구성된 다양한 프로그램 및/또는 소프트웨어 명령 프로세스로서 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 도 7-10b의 방법을 구현하는 것과 관련된 다양한 명령이 메모리 및/또는 데이터베이스에 저장될 수 있다. 또한, 다른 예들에서, 적어도 하나의 프로세서 및 메모리를 갖는 컴퓨터 또는 다양한 다른 유형의 컴퓨팅 장치(예를 들어, 아래에서 도 12에서 기술된 바와 같은)는 도 7-10b의 방법을 수행하도록 구성될 수 있다.
도 7에 도시된 바와 같이, 방법(700)은 예를 들어, SoC(system-on-a-chip)와 같은 논리 회로로부터 데이터-비트 라인 결합(702)을 피하는 방법을 가리킬 수 있다. 블록(710)에서, 방법(700)은 행 어드레스(RA), 기록 열 어드레스(WCA), 판독 열 어드레스(RCA), 글로벌 기록 인에이블 신호(GREN) 및 글로벌 판독 동작 가능 신호(GREN)를 얻을 수 있다. 결정 블록(712)에서, 방법(700)은 GREN 신호가 판독 인에이블 상태를 나타낼 수 있는 논리 제로(0) 상태를 참조하는지 여부를 판정할 수 있다. 만약 그렇지 않다면, 블록(714)에서, 방법(700)은 SR 래치를 디세이블 시킬 수 있고, 하부 ph2 래치는 투과적이 될 것이고, 그 다음 데이터는 기록 전용 모드 사이클의 메모리 또는 메모리가 디세이블됨에 따라 토글링할 수 있다. 그렇지 않고, 참조하는 경우, 블록(716)에서 방법(700)은 내부 클록의 시작에서 SR 래치를 설정할 수 있다. 블록(718)에서, 방법(700)은 데이터 신호를 클램핑할 수 있으며, 여기서 하부 IO DRV ph2 래치는 불투명해질 것이며 데이터를 클램핑할 것이다. 결정 블록(720)에서, 방법(700)은 감지 증폭기 동작이 완료되었는지 여부를 판정할 수 있다. 만약 아니라면, 방법(700)은 블록(718)으로 돌아갈 수 있다. 그렇지 않고, 완료되었다면, 블록(722)에서, 방법(700)은 감지 증폭기 인에이블 신호(sae)의 하강 에지에 의해 SR 래치를 리셋할 수 있다.
도 8a에 도시된 바와 같이, 방법(800A)은 판독 비트 라인 프리차지(802A)로 기록 동작 내에서 판독 동작을 수행하는 방법을 가리킬 수 있다. 블록(810)에서, 방법(800A)은 예를 들어 SoC와 같은 논리 회로로부터 행 어드레스(RA), 기록 열 어드레스(WCA), 판독 열 어드레스(RCA), 글로벌 기록 인에이블 신호(GREN) 및 글로벌 판독 인에이블 신호(GREN)를 획득할 수 있다. 결정 블록(812)에서, 방법(800A)은 GWEN 신호 및 GREN 신호가 판독-기록(RW) 동작 가능 상태를 나타낼 수 있는 논리 제로(0) 상태를 참조하는지 여부를 판정할 수 있다. 그렇지 않다면, 블록(814)에서, 방법(800A)은 기록 전용 모드, 판독 전용 모드 또는 디세이블 모드에서와 같이 기록 회로 내부에서 판독을 디세이블할 수 있다. 그렇지 않고, 만약 참조하는 경우, 블록(816)에서, 방법(800A)은 판독 열에 대한 인접 기록 열 결합을 방지하기 위해 기록 회로 내부 판독을 인에이블하게 할 수 있다. 블록(818)에서, 방법(800A)은, ypr 신호(즉, 판독 열 선택 클록), 판독 비트 라인 프리차지, sae 신호 및 공유 판독 라인 클램프 장치에 대한 것을 제외하고는, 내부 글로벌 타이밍 펄스(gtp)를 사용하여 하나 이상의 또는 모든 신호를 트리거할 수 있다. 결정 블록(820)에서, 방법(800A)은 기록 비트 라인이 풀 Vdd 또는 Vdd의 90%에 도달했는지 여부를 판정하거나, 판독 비트 라인이 판독 비트 라인 프리차지를 통해 커플링 전하의 일부 또는 전부를 방전했는지 여부를 판정할 수 있다. 그렇지 않다면, 블록(822)에서, 방법(800A)은 판독 관련 ypr 신호(판독 열 선택 클록), 판독 비트 라인 프리차지 및 sae 신호를 유지할 수 있다. 또한, 블록(822)에서, 방법은 공유 판독 라인 클램프 장치 신호를 디세이블 상태로 유지할 수 있다. 그렇지 않고, 방전했다면, 블록(824)에서, 방법(800A)은 판독 동작, 판독 비트 라인 프리차지 및 sae 신호를 인에이블할 수 있다.
도 8b에 도시된 바와 같이, 방법(800B)은 공유 판독 라인 클램핑 장치(802A)를 사용하여 기록 동작 내에서 판독 동작을 수행하는 방법을 가리킬 수 있다. 블록(830)에서, 방법(800B)은 예를 들어 SoC와 같은 논리 회로로부터 행 어드레스(RA), 기록 열 어드레스(WCA), 판독 열 어드레스(RCA), 글로벌 기록 인에이블 신호(GREN) 및 글로벌 판독 인에이블 신호(GREN)를 획득할 수 있다. 결정 블록(832)에서, 방법(800A)은 GWEN 신호 및 GREN 신호가 판독-기록(RW) 동작 가능 상태를 나타낼 수 있는 논리 제로(0) 상태를 참조하는지 여부를 결정할 수 있다. 그렇지 않다면, 블록(834)에서, 방법(800B)은 기록 전용 모드, 판독 전용 모드 또는 디세이블 모드에서와 같이 기록 회로 내부의 판독를 디세이블할 수 있다. 그렇지 않고, 참조한다면, 블록(836)에서, 방법(800B)은 판독 열에 대한 인접한 기록 열 결합을 방지하기 위해 기록 회로 내부의 판독을 인에이블하게할 수 있다. 블록(838)에서, 방법(800B)은 sae 신호 및 공유 비트 라인 클램프 디세이블 장치를 제외하고 내부 글로벌 타이밍 펄스(gtp)를 사용하여(ypr 신호와 함께) 하나 이상의 또는 모든 신호를 트리거할 수 있다. 결정 블록(840)에서, 방법(800B)은 기록 비트 라인이 풀 Vdd 또는 Vdd의 90%에 도달했는지 여부를 판정하거나, 판독 비트 라인이 공유 비트 라인 클램핑 장치를 통해 커플링 전하의 일부 또는 전부를 방전했는지 여부를 판정할 수 있다. 그렇지 않다면, 블록(842)에서, 방법(800B)은 sae 신호와 관련된 판독 동작을 유지하고, 공유 비트 라인 클램프 디세이블 신호를 디세이블 상태로 유지할 수 있다. 그렇지 않고, 예스라면 블록(844)에서 방법(800B)은 판독 동작, 판독 비트 라인 프리차지 및 sae 신호를 인에이블할 수 있다.
도 9a에 도시된 바와 같이, 방법(900)은 판독 바이패스 핀(902) 없이 듀얼 y-mux 동작을 수행하는 방법을 가리킬 수 있다. 블록(910)에서, 방법(900)은 예를 들어 SoC와 같은 논리 회로로부터 행 어드레스(RA), 기록 열 어드레스(WCA), 판독 열 어드레스(RCA), 글로벌 기록 인에이블 신호(GREN), 및 글로벌 판독 인에이블 신호(GREN)를 획득할 수 있다. 결정 블록(912)에서, 방법(900)은 GWEN 신호 및 GREN 신호가 판독-기록(RW) 동작 가능 상태를 나타낼 수 있는 논리 제로(0) 상태를 참조하는지 여부를 판정할 수 있다. 만약 그렇다면, 블록(914)에서, 방법(900)은 RCA 및 WCA에 기초하여 열을 판독 및 기록할 수 있게 하고, 둘러싸여진 엘리먼트(A1)를 통해 결정 블록(930)으로 진행할 수 있다. 또한, 만약 그렇다면, 블록(916)에서, 방법(900)은 데이터-비트 라인 결합을 방지하기 위해 SR 래치를 인에이블하게 할 수 있다. 그렇지 않고, 참조하지 않는다면, 결정 블록(918)에서, 방법(900)은 GWEN 신호가 논리 제로(0) 상태를 가리키고 GREN 신호가 기록 전용 가능 상태를 나타낼 수 있는 논리 1(1) 상태를 참조하는지 여부를 판정할 수 있다. 참조한다면, 블록(920)에서, 방법(900)은 데이터-비트 라인 결합 회로를 디세이블할 수 있고 또한 기록 동작 내 판독을 디세이블할 수 있다. 그렇지 않고, 참조하지 않는 경우, 결정 블록(922)에서 방법(900)은 GWEN 신호가 논리 1(1) 상태를 참조하고 GREN 신호가 판독 전용 동작 가능 상태를 나타낼 수 있는 논리 0(0) 상태를 참조하는지 여부를 판정할 수 있다. 또한, 그렇다면, 블록(924)에서 방법(900)은 데이터-비트 라인 결합을 방지하기 위해 SR 래치를 인에이블 할 수 있다. 또한, 만약 그렇다면, 블록(926)에서, 방법(900)은 기록 회로 내 판독을 디세이블할 수 있고, 판독 전용 사이클에서 지연 CLK2Q의 영향이 없을 수 있다. 그렇지 않고, 참조하지 않는 경우, 결정 블록(928)에서, 방법(900)은 GWEN 신호가 논리 1(1) 상태를 참조하고 GREN 신호가 판독 불가 및 기록 금지 동작 가능 상태를 나타낼 수 있는 논리 1(1) 상태를 참조하는지 여부를 판정할 수 있다. 그렇다면, 블록 930에서, 방법(900)은 gtp 신호를 생성하지 않을 수 있다. 그렇지 않다면, 블록(932)에서, 방법(900)은 종료 상태에서 종료될 수 있다.
도 9b에 도시된 바와 같이, 방법(900)은 판독 바이패스 핀(902)없이 듀얼 y-mux 동작을 수행하는 연속한 방법을 가리킬 수 있다. 도 9a의 블록(914)으로부터, 방법(900)은 둘러싸여진 엘리먼트(A1)을 통해 결정 블록(930)으로 진행할 수 있다. 결정 블록(930)에서, 방법(900)은 RCA가 WCA와 같은지 여부를 판정할 수 있다. 같다면, 블록(932)에서, 방법(900)은 판독 실패/기록 실패 또는 판독 실패/기록 패스의 동작 상태를 제공할 수 있다. 그렇지 않고, 같지 않다면, 결정 블록(934)에서, 방법(900)은 판독 및 기록 열이 인접하는지 여부를 판정할 수 있다. 만약 인접하다면, 블록(936)에서, 방법(900)은 판독 열에 대한 인접 기록 열의 결합을 방지하기 위해 기록 회로 내부 판독을 가능하게할 수 있다. 인접하지 않다면, 블록(938)에서 방법(900)은 동시 판독 및 기록 동작을 수행할 수 있다. 일부 구현에서, 블록(936)의 인접 열에 대한 조건은 WCA = RCA + 1, WCA- = RCA-1 및 RCA = WCA-1과 조합하여 RCA = WCA + 1인 상황을 가리킬 수 있다.
도 10a에 도시된 바와 같이, 방법(1000)은 판독 바이패스 핀(1002)으로 듀얼 y-mux 동작을 수행하는 방법을 가리킬 수 있다. 블록(1010)에서, 방법(1000)은 예를 들어 SoC와 같은 논리 회로로부터의 행 어드레스(RA), 기록 열 어드레스( WCA), 판독 열 어드레스(RCA), 글로벌 기록 인에이블 신호(GREN) 및 글로벌 판독 인에이블 신호(GREN)를 획득할 수 있다. 결정 블록(1012)에서, 방법(1000)은 GWEN 신호 및 GREN 신호가 판독-기록(RW) 동작 가능 상태를 나타낼 수 있는 논리 제로(0) 상태를 참조하는지 여부를 판정할 수 있다. 만약 참조한다면, 블록(1014)에서, 방법(1000)은 RCA 및 WCA에 기초하여 열 판독 및 기록를 가능하게 할 수 있고, 둘러싸인 엘리먼트(A2)를 통해 결정 블록(1030)으로 진행할 수 있다. 또한, 만약 참조한다면, 블록(1016)에서, 방법(1000)은 데이터-비트 라인 결합을 방지하기 위해 SR 래치를 인에이블할 수 있다. 그렇지 않고, 참조하지 않는다면, 결정 블록(1018)에서, 방법(1000)은 GWEN 신호가 논리 제로(0) 상태를 참조하고 GREN 신호가 기록 전용 동작 가능 상태를 나타낼 수 있는 논리 1(1) 상태를 참조하는지 여부를 판정할 수 있다. 참조한다면, 블록(1020)에서, 방법(1000)은 데이터-비트 라인 결합 회로를 디세이블할 수 있고 또한 기록 동작 내 판독을 디세이블할 수 있다. 그렇지 않고, 참조하지 않는다면, 결정 블록(1022)에서, 방법(1000)은 GWEN 신호가 논리 1 상태를 참조하고 GREN 신호가 판독 전용 동작 가능 상태를 표시할 수 있는 논리 0(0) 상태를 참조하는지 여부를 판정할 수 있다. 참조한다면, 블록(1024)에서 방법(1000)은 데이터-비트 라인 결합을 방지하기 위해 SR 래치를 인에이블할 수 있다. 또한, 만약 참조한다면, 블록(1026)에서, 방법(1000)은 기록 회로 내 판독을 디세이블할 수 있고, 판독 전용 사이클에서 지연 CLK2Q의 영향이 없을 수 있다. 그렇지 않고, 참조하지 않는다면, 결정 블록(1028)에서, 방법(1000)은 GWEN 신호가 논리 1(1) 상태를 참조하고 GREN 신호가 판독 불가 및 기록 금지 동작 가능 상태를 나타낼 수 있는 논리 1(1) 상태를 참조하는지 여부를 판정할 수 있다. 참조한다면, 블록(1030)에서 방법(1000)은 gtp 신호를 생성하지 않을 수 있다. 참조하지 않는다면, 블록 1032에서, 방법(1000)은 종료 상태에서 종료할 수 있다.
도 10b에 도시된 바와 같이, 방법(1000)은 판독 바이패스 핀(1002)으로 듀얼 y-mux 동작을 수행하는 연속한 방법을 가리킬 수 있다. 도 10a의 블록(1014)으로부터, 방법(1000)은 둘러싸여진 엘리먼트(A2)를 통해 결정 블록(1030)으로 진행할 수 있다. 결정 블록(1030)에서, 방법(1000)은 RCA가 WCA와 같은지 여부를 판정할 수 있다. 같다면, 블록(1032)에서, 방법(1000)은 판독 실패/기록 실패 또는 판독 실패/기록 패스의 동작 상태를 제공할 수 있다. 그렇지 않고, 같지 않다면, 결정 블록(1034)에서, 방법(1000)은 read_bypass가 논리 1(1) 상태에 있는지 여부를 판정할 수 있다. 논리 1 상태에 있다면, 블록(1036)에서, 방법(1000)은 동시 판독 및 기록 동작을 수행할 수 있다. 논리 1 상태에 있지 않다면, 블록(1038)에서, 방법(1000)은 판독 열에 대한 인접 기록 열 결합을 방지하기 위해 기록 회로 내부 판독을 가능하게 할 수 있다.
도 11은 본원에 기술된 구현에 따른 동시 메모리 액세스 동작을 위한 방법(1100)의 다이어그램을 예시한다.
방법(1100)이 특정 동작 실행 순서를 나타낼 수 있지만, 일부 경우에 동작의 일부는 상이한 순서로, 그리고 상이한 시스템에서 실행될 수 있다는 것을 이해해야 한다. 다른 경우에, 추가적인 동작 및/또는 단계가 방법(1100)에 추가되거나 및/또는 생략될 수 있다. 또한, 방법(1100)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 하드웨어로 구현되는 경우, 방법(1100)은 본원에서 도 1-10에 기술된 바와 같이 다양한 구성 요소 및/또는 회로로 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 방법(1100)은 본원에 기술된 바와 같이 다양한 열 멀티플렉싱 방식 및 기술에 대해 구성된 다양한 프로그램 및/또는 소프트웨어 명령 프로세스로서 구현될 수 있다. 또한, 소프트웨어로 구현되는 경우, 방법(1100)을 구현하는 것과 관련된 다양한 명령어들이 메모리 및/또는 데이터베이스에 저장될 수 있다. 또한, 다른 예들에서, 적어도 하나의 프로세서 및 메모리를 갖는 컴퓨터 또는 다양한 다른 유형의 컴퓨팅 장치(예를 들어, 아래 도 12에서 기술됨)는 방법(1100)을 수행하도록 구성될 수 있다.
도 11을 참조하여 도시된 바와 같이, 블록(1110)에서, 방법(1100)은 하나 이상의 뱅크를 메모리에 제공할 수 있다. 블록(1120)에서, 방법(1100)은 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 비트 라인에 연결하는 것을 포함하여 비트 라인을 통해 메모리에 판독-기록 열 멀티플렉서 회로를 연결할 수 있다. 일부 구현에서, 메모리는 단일 포트 메모리를 포함할 수 있고, 판독-기록 열 멀티플렉서 회로는 듀얼 열 멀티플렉서 회로(예를 들어, 듀얼 Y-mux 회로)를 포함할 수 있다.
블록(1130)에서, 방법(1100)은 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서를 가지고 메모리의 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행할 수 있다. 일부 경우에, 동시 판독 동작 및 기록 동작을 수행하는 것은 판독 동작보다 느린 기록 동작을 수행하는 것을 포함하고, 판독 동작은 기록 동작 및 판독 동작을 수행하는 동안 사용되는 비트 라인 간의 결합 제거를 포함하는 기록 동작의 타이밍 윈도우 간격 내에서 수행된다. 일부 경우에, 기록 열 멀티플렉서 어드레스(WCA)와 함께 글로벌 기록 인에이블 신호(GWEN)를 사용하여 제1뱅크 또는 제2 뱅크에서 기록 동작을 수행할 수 있으며, 또한 판독 열 멀티플렉서 어드레스(RCA)와 함께 글로벌 판독 인에이블 신호(GREN)를 사용하여 제1 뱅크 또는 제2 뱅크에서 판독 동작을 수행할 수 있다.
일부 구현에서, 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함할 수 있고, 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것은 동일한 열로 달성될 수 있다. 일부 경우에, 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것이 다른 열로 달성된다. 다른 경우에, 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것은 상이한 열로 동일한 뱅크에서 달성될 수 있다. 또한, 기록 열 멀티플렉서는 기록 열 멀티플렉서 어드레스(WCA)에 의해 제어되는 다양한 기록 동작을 수행하기 위해 비트 라인에 연결된 전용 기록 열 멀티플렉서를 가리키고, 판독 열 멀티플렉서는 판독 열 멀티플렉서 어드레스(RCA)에 의해 제어되는 판독 동작을 수행하기 위해 비트 라인에 연결된 전용 판독 열 멀티플렉서를 가리킨다.
일부 구현에서, 방법(1100)은 지연된 판독 클록으로 활성화되는 프리차지 트랜지스터로 비트 라인을 프리차지하는 단계를 포함할 수 있고, 비트 라인 프리차지 동안, 판독 동작이 지연 없이 수행되도록 판독 활성화 신호가 제2 멀티플렉서에 제공된다. 일부 예에서, 제1 뱅크는 열과 행으로 배열된 비트 셀의 어레이를 가질 수 있고, 제2 뱅크는 열과 행으로 배열된 또 다른 비트 셀 어레이를 가질 수 있다. 메모리는 SRAM(Static Random Access Memory) 또는 MRAM(Magneto-Resistive RAM)을 의미할 수 있으며, 또한 비트 셀은 SRAM 비트 셀 또는 MRAM 비트 셀을 가리킬 수 있다.
도 12는 본원에 기술된 다양한 구현에 따라 물리적 레이아웃 설계에서 열 멀티플렉싱 방식 및 기술을 제공하기 위한 컴퓨터 시스템(1200)의 다이어그램을 예시한다.
도 12를 참조하면, 시스템(1200)은 물리적 설계에서 열 멀티플렉싱 기술을 구현하도록 구성된 전용 기계로서 구현되는 적어도 하나의 컴퓨팅 장치(1204)와 연관될 수 있다. 일부 예에서, 컴퓨팅 장치(1204)는 프로세서(1210), 메모리(1212)(예를 들어, 비일시적 컴퓨터 판독 가능 저장 매체), 하나 이상의 데이터베이스(들)(1240), 전력, 주변기기 및 도 12에 구체적으로 도시되지 않은 다양한 다른 컴퓨팅 엘리먼트 및/또는 구성 요소를 포함하는 임의의 표준 엘리먼트(들) 및/또는 구성 요소(들)를 포함할 수 있다. 또한, 컴퓨팅 장치(1204)는 프로세서(1210)에 의해 실행가능한 비일시적 컴퓨터 판독 가능 매체(1212)에 기록되거나 저장된 명령어를 포함할 수 있다. 컴퓨팅 장치(1204)는 예를 들어 그래픽 사용자 인터페이스(GUI)와 같은 사용자 인터페이스(UI)(1252)를 제공하는 데 사용될 수 있는 디스플레이 장치(1250)(예를 들어, 모니터 또는 다른 디스플레이)와 연관될 수 있다. 일부 예에서, UI 또는 GUI(1252)는 컴퓨팅 장치(1204)를 관리, 운영 및/또는 제어하기 위해 사용자로부터 다양한 파라미터 및/또는 선호도를 수신하도록 구성될 수 있다. 따라서, 컴퓨팅 장치(1204)는 사용자에 대한 출력을 제공하기 위한 디스플레이 장치(1250)를 포함할 수 있고, 또한, 디스플레이 장치(1250)는 사용자로부터 입력을 수신하기 위한 UI(1252)를 포함할 수 있다.
도 12를 참조하면, 컴퓨팅 장치(1204)는 프로세서(1210)로 하여금, 물리적 레이아웃 설계에서 집적 회로를 구현하는 것과 관련된 다양한 열 멀티플렉싱 방식 및 기술을 포함하는, 도 1-11을 참조하여 본원에 기술된 방식 및 기술을 구현하도록 구성될 수 있는 메모리 액세스 모듈(1220)을 가질 수 있다. 또한, 메모리 액세스 모듈(1220)은 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 일부 예에서, 소프트웨어로 구현되는 경우, 메모리 액세스 모듈(1220)은 메모리(1212) 또는 데이터베이스(1240)에 저장된다. 또한, 하드웨어로 구현되는 경우, 메모리 액세스 모듈(1220)은 프로세서(1210)와 인터페이스하도록 구성된 별도의 처리 구성 요소라고할 수 있다.
메모리 액세스 모듈(1220)은 프로세서(1210)로 하여금, 도 1-11에 기술된 열 멀티플렉싱 방식 및 기술을 참조하여 본원에 제공된 바와 같이, 다양한 동작을 수행하도록 구성될 수 있다. 이런 경우에, 메모리(1212)는 프로세서(1210)에 의해 실행될 때 프로세서(1210)로 하여금 다음 동작 중 하나 이상을 수행하게 하는 명령어를 저장한다.
예를 들어, 메모리 액세스 모듈(1220)은 프로세서(1210)로 하여금 하나 이상의 뱅크를 갖는 메모리에 액세스하도록 구성될 수 있다. 또한, 일부 경우에, 메모리 액세스 모듈(1220)은 프로세서(1210)로 하여금 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 결합하고 판독 동작을 위해 판독 열 멀티플렉서를 비트 라인에 결합하는 것을 포함하여 비트 라인으로 열 멀티플렉서 회로를 메모리에 결합하도록 구성될 수 있다. 또한, 일부 경우에, 메모리 액세스 모듈(1220)은 프로세서(1210)로 하여금 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서를 사용하여 메모리의 하나 이상의 뱅크에서 동시 판독-기록 액세스 동작을 수행하게 하도록 구성될 수 있다.
일부 구현에서, 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함할 수 있고, 동시 판독-기록 액세스 동작을 수행하는 것은 동일한 열을 갖는 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함할 수 있다. 일부 예에서, 동시 판독-기록 액세스 동작을 수행하는 것은 상이한 열을 가진 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함할 수 있다. 다른 경우에, 동시 판독-기록 액세스 동작을 수행하는 것은 상이한 열을 갖는 동일한 뱅크의 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함할 수 있다.
도 1-11을 참조하여 본원에 기술된 다양한 구현에 따르면, 메모리 액세스 모듈(1220)에 의해 수행되는 이러한 동작들 중 임의의 하나 이상 또는 전부는 변형, 수정, 변경되고 및/또는 그에 의해 도 1-11에 도시된 바와 같은 다양한 특정 실시 예를 제공하도록 업데이트될 수 있다. 또한, 일부 경우에, 회로 구성 요소 각각은 길이, 폭 및/또는 다양한 다른 공간적 정의를 갖는 다양한 형상을 가지는 물리적 구조의 형태일 수 있으며, 물리적 구조는 DRC 및 이와 관련된 다양한 규칙을 위한 적절한 위치 및 경로 환경에 포함된 집적 회로와 연관될 수 있다.
또한, 도 12를 참조하면, 컴퓨팅 장치(1204)는 프로세서(1210)로 하여금 회로 레이아웃 및 관련 구성 요소의 하나 이상의 시뮬레이션을 생성하게 하도록 구성된 시뮬레이터(1222)를 포함할 수 있다. 시뮬레이터(1222)는 하드웨어 또는 소프트웨어에서 구현될 수 있는 시뮬레이션 구성 요소 또는 모듈로 지칭될 수 있다. 소프트웨어로 구현되는 경우, 시뮬레이터(1222)는 메모리(1212) 또는 데이터베이스(1240)에 저장될 수 있다. 하드웨어로 구현되는 경우, 시뮬레이터(1220)는 프로세서(1210)와 인터페이스하도록 구성된 별도의 처리 구성 요소일 수 있다. 일부 경우에, 시뮬레이터(1222)는 셀 레이아웃 및 관련 구성 요소의 SPICE 시뮬레이션을 생성하도록 구성된 SPICE 시뮬레이터를 가리킬 수 있다. SPICE는 오픈 소스 아날로그 전자 회로 시뮬레이터인 Simulation Program with Integrated Circuit Emphasis의 약어이다. 또한 SPICE는 반도체 산업에서 물리적 구조 설계의 무결성을 확인하고 물리적 구조 설계의 동작을 예측하기 위해 사용하는 범용 소프트웨어 프로그램을 가리킬 수 있다. 따라서, 메모리 액세스 모듈(1220)은 물리적 회로 레이아웃 및 관련 구성 요소의 타이밍 데이터를 포함하는 집적 회로의 성능 특징 분석에 사용되는 물리적 회로 레이아웃 및 관련 구성 요소의 하나 이상의 시뮬레이션(예를 들어, SPICE 시뮬레이션 포함)을 기반으로 다양한 타이밍 데이터를 생성하도록 시뮬레이터(1222)와 인터페이스하도록 구성될 수 있다. 또한, 메모리 액세스 모듈(1220)은 작동 동작 및 그 상태를 평가하기 위해 회로 레이아웃 및 관련 구성 요소의 하나 이상의 시뮬레이션(예를 들어, SPICE 시뮬레이션 포함)을 사용하도록 구성될 수 있다.
일부 구현에서, 컴퓨팅 장치(1204)는 물리적 설계에서 열 멀티플렉싱 기술을 구현하는 것과 관련된 다양한 데이터 및 정보를 저장 및/또는 기록하도록 구성된 하나 이상의 데이터베이스(1240)를 포함할 수 있다. 데이터베이스(들)(1240)는 집적 회로, 동작 조건, 작동 동작 및/또는 회로 레이아웃 설계 및 관련 구성 요소의 타이밍 데이터와 관련된 데이터 및 정보를 저장하도록 구성될 수 있다. 또한, 데이터베이스(들)(1240)는 시뮬레이션 데이터(예를 들어, SPICE 시뮬레이션 데이터를 포함)를 참조하여 회로 레이아웃 및 관련 구성 요소 및 타이밍 데이터와 관련된 데이터 및 정보를 저장하도록 구성될 수 있다.
본 발명은 본원에 제공된 구현 및 예시에 한정되지 않고 청구 범위에 따른 구현의 부분 및 상이한 구현들의 엘리먼트의 조합을 포함하는 그러한 구현의 수정된 형태를 포함하는 것을 의도한다. 임의의 엔지니어링 또는 설계 프로젝트에서와 같이 이러한 구현을 개발할 때 시스템 관련 및 비즈니스 관련 제약 조건 준수와 같은 개발자의 구체적인 목표를 달성하기 위해 많은 구현-특정 결정이 이루어져야 하며, 이는 구현마다 다르다는 것을 이해해야 한다. 또한, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 이 개시의 이점을 가지는 당업자에게는 설계, 생산 및 제조의 루틴한 수행일 수 있음을 이해해야 한다.
본 명세서에서는 방법의 다양한 구현이 기술된다. 방법은 하나 이상의 뱅크를 가진 메모리를 제공하는 것을 포함할 수 있다. 방법은 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 비트 라인에 연결하는 것을 포함하여 비트 라인을 통해 메모리에 판독-기록 열 멀티플렉서 회로를 연결하는 단계를 포함할 수 있다. 방법은 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서를 사용하여 메모리의 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함할 수 있다.
본 명세서에는 장치의 다양한 구현이 기술된다. 장치는 하나 이상의 비트 셀 어레이를 갖는 메모리 아키텍처를 포함할 수 있다. 장치는 기록 액세스 동작을 위해 비트 라인에 연결된 기록 열 멀티플렉서 및 판독 액세스 동작을 위해 비트 라인에 연결된 판독 열 멀티플렉서를 포함하여 다수의 비트 라인을 통해 메모리 아키텍처에 연결된 열 멀티플렉서 회로를 포함할 수 있다. 장치는 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서를 사용하여 메모리 아키텍처의 하나 이상의 비트 셀 어레이에서 동시 또는 단일 메모리 액세스 동작을 수행하는 논리 회로를 포함할 수 있다. 장치는 메모리 아키텍처의 하나 이상의 비트 셀 어레이에서 동시 또는 단일 메모리 액세스 동작을 수행하는 동안 비트 라인 간의 데이터-비트 라인 결합을 방지하도록 배열된 하나 이상의 래치를 갖는 타이밍 회로를 포함할 수 있다.
본 명세서에서는 시스템의 다양한 구현이 기술된다. 시스템은 프로세서에 의해 실행될 때 프로세서로 하여금 하나 이상의 뱅크를 갖는 메모리에 액세스하게 하는 명령어를 저장한 프로세서 및 메모리를 포함할 수 있다. 명령어는 프로세서로 하여금 기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 비트 라인에 연결하는 것을 포함하여 비트 라인으로 메모리에 열 멀티플렉서 회로를 연결하게 할 수 있다. 명령어는 프로세서로 하여금 비트 라인을 통해 기록 열 멀티플렉서 및 판독 열 멀티플렉서로 메모리의 하나 이상의 뱅크에서 동시 판독-기록 액세스 동작을 수행하게 할 수 있다.
첨부 도면 및 도면에 그의 예가 도시된 다양한 구현이 상세하게 참조되었다. 하기의 상세한 설명에서, 본원에서 제공된 개시의 완전한 이해를 제공하기 위해 다수의 특정 세부 사항이 제시된다. 그러나 여기에 제공된 개시는 이러한 특정 세부 사항 없이도 실시될 수 있다. 일부 다른 경우들에서, 잘 알려진 방법, 절차, 구성 요소, 회로 및 네트워크는 실시 예의 세부 사항을 불필요하게 불명료하게 하지 않도록 상세하게 설명되지 않았다.
제1, 제2 등의 용어가 본원에서 다양한 엘리먼트들을 설명하기 위해 사용될 수 있지만, 이들 엘리먼트는 이들 용어에 의해 제한되지 말아야 한다는 것을 또한 이해해야 한다. 이들 용어는 하나의 엘리먼트를 다른 엘리먼트와 구별하기 위해서만 사용된다. 예를 들어, 제1 엘리먼트는 제2 엘리먼트로 지칭될 수 있고, 마찬가지로, 제2 엘리먼트는 제1 엘리먼트로 지칭될 수 있다. 제1 엘리먼트와 제2 엘리먼트는 각각 둘 다 엘리먼트이지만 동일한 엘리먼트로 간주되지 않아야 한다.
본원에 제공된 개시의 설명에 사용된 용어는 특정 구현 예를 설명하기 위한 것이며 본원에 제공된 개시를 제한하는 것으로 의도되지 않는다. 본 명세서 및 첨부된 청구 범위에 제공된 개시의 설명에 사용된 바와 같이, 단수 형태 "a", "an" 및 "the"는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본원에서 사용된 "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 가능한 조합을 가리키며 포함한다. 본 명세서에 사용될 때 용어 "includes", "including", "comprises" 및/또는 "comprising"은 언급된 특징, 정수, 단계, 동작, 엘리먼트 및/또는 구성 요소의 존재를 특정하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 엘리먼트, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다.
본원에서 사용된 바와 같이, "if"라는 용어는 문맥에 따라 "when" 또는 "upon" 또는 "판정에 응답하여" 또는 "검출에 반응하여"를 의미하는 것으로 해석될 수 있다. 유사하게, "판정된 경우" 또는 "[명시된 조건 또는 이벤트]가 검출된 경우"라는 문구는 문맥에 따라 "판정시" 또는 "판정에 응답하여" 또는 "[명시된 조건 또는 이벤트]를 검출할 때" 또는 "[명시된 조건 또는 이벤트]를 검출한 것에 응답하여"를 의미하는 것으로 간주될 수 있다. 용어 "상" 및 "하"; "더 위"; "더 아래"; 및 "상방으로" 및 "하방으로"; "아래" 및 "위"; 및 주어진 지점 또는 엘리먼트의 위 또는 아래의 상대적인 위치를 나타내는 다른 유사한 용어는 본원에 기술된 다양한 기술의 일부 구현 예와 연결하여 사용될 수 있다.
상술한 내용은 본원에 기술된 다양한 기술의 구현에 관한 것이지만, 이하의 청구 범위에 의해 판정될 수 있는 본원의 개시에 따라 다른 구현 및 추가 구현이 착안될 수 있다.
비록 본 발명이 구조적 특징들 및/또는 방법론적 액션들에 특정한 언어로 설명되었지만, 첨부된 청구 범위에서 정의된 주제가 반드시 상술한 특정 특징들 또는 액션들에 제한되는 것은 아니라는 것을 이해해야 한다. 오히려, 상술한 특정 특징 및 액션은 청구 범위를 구현하는 예시적인 형태로서 개시된다.

Claims (20)

  1. 하나 이상의 뱅크를 가진 메모리를 제공하는 단계;
    기록 동작을 위해 기록 열(column) 멀티플렉서를 비트 라인에 연결하는 단계 및 판독 동작을 위해 판독 열 멀티플렉서를 상기 비트 라인에 연결하는 단계를 포함하는, 상기 비트 라인을 통해 판독-기록 열 멀티플렉서 회로를 상기 메모리에 연결하는 단계; 및
    상기 비트 라인을 통해 상기 기록 열 멀티플렉서 및 상기 판독 열 멀티플렉서를 가지고 상기 메모리의 상기 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서, 상기 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함하고, 상기 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계가 동일한 열로 달성되는 것을 특징으로 하는 방법.
  3. 제1 항에 있어서, 상기 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함하고, 상기 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계가 상이한 열로 달성되는 것을 특징으로 하는 방법.
  4. 제1 항에 있어서, 상기 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 단계가 상이한 열로 동일한 뱅크에서 달성되는 것을 특징으로 하는 방법.
  5. 제1 항에 있어서, 상기 메모리는 단일 포트 메모리를 포함하고, 상기 판독-기록 열 멀티플렉서 회로는 듀얼 열 멀티플렉서 회로(듀얼 Y-mux 회로)를 포함하는 것을 특징으로 하는 방법.
  6. 제1 항에 있어서,
    상기 기록 열 멀티플렉서는 기록 열 멀티플렉서 어드레스(WCA)에 의해 제어되는 기록 동작을 수행하기 위해 상기 비트 라인에 연결된 전용 기록 열 멀티플렉서를 가리키고,
    상기 판독 열 멀티플렉서는 판독 열 멀티플렉서 어드레스(RCA)에 의해 제어되는 판독 동작을 수행하기 위해 상기 비트 라인에 연결된 전용 판독 열 멀티플렉서를 가리키는 것을 특징으로 하는 방법.
  7. 제1 항에 있어서,
    상기 메모리에서 동시 판독 동작 및 기록 동작을 수행하는 단계는 상기 판독 동작보다 느린 상기 기록 동작을 수행하는 단계를 포함하고,
    상기 판독 동작은 상기 기록 동작과 상기 판독 동작을 수행하는 동안 사용되는 비트 라인 간의 결합을 제거하는 것을 포함하는 상기 기록 동작의 타이밍 윈도우 간격 내에서 수행되는 것을 특징으로 하는 방법.
  8. 제7 항에 있어서,
    지연 판독 클록으로 활성화되는 프리차지 트랜지스터로 상기 비트 라인을 프리차지하는 단계를 더 포함하고, 비트 라인 프리차지 동안, 상기 판독 동작이 지연없이 수행되도록 판독 활성화 신호가 상기 제2 멀티플렉서에 제공되는 것을 특징으로 하는 방법.
  9. 제1 항에 있어서,
    기록 열 멀티플렉서 어드레스(WCA)와 함께 글로벌 기록 인에이블 신호(GWEN)가 상기 제1 뱅크 또는 상기 제2 뱅크에서 상기 기록 동작을 수행하기 위해 사용되고;
    판독 열 멀티플렉서 어드레스(RCA)와 함께 글로벌 판독 인에이블 신호(GREN)가 상기 제1 뱅크 또는 상기 제2 뱅크에서 상기 판독 동작을 수행하기 위해 사용되는 것을 특징으로 하는 방법.
  10. 제1 항에 있어서,
    상기 제1 뱅크는 열과 행으로 배열된 비트 셀 어레이를 구비하고,
    상기 제2 뱅크는 열과 행으로 배열된 또 다른 비트 셀 어레이를 구비하고,
    상기 메모리는 정적 랜덤 액세스 메모리(SRAM) 또는 자기 저항 RAM(MRAM)을 가리키고,
    상기 비트 셀은 SRAM 비트 셀 또는 MRAM 비트 셀을 가리키는 것을 특징으로 하는 방법.
  11. 하나 이상의 비트 셀 어레이를 갖는 메모리 아키텍처;
    기록 액세스 동작을 위해 비트 라인에 연결된 기록 열 멀티플렉서 및 판독 액세스 동작을 위해 상기 비트 라인에 연결된 판독 열 멀티플렉서를 포함하는 다수의 상기 비트 라인을 통해 상기 메모리 아키텍처에 연결된 열 멀티플렉서 회로;
    상기 비트 라인을 통해 상기 기록 열 멀티플렉서 및 상기 판독 열 멀티플렉서를 가지고 상기 메모리 아키텍처의 상기 하나 이상의 비트 셀 어레이에서 동시 또는 단일 메모리 액세스 동작을 수행하는 논리 회로; 및
    상기 메모리 아키텍처의 상기 하나 이상의 비트 셀 어레이에서 상기 동시 또는 단일 메모리 액세스 동작을 수행하는 동안 상기 비트 라인 간의 데이터-비트 라인 결합을 방지하도록 배열된 하나 이상의 래치를 갖는 타이밍 회로;
    를 포함하는 것을 특징으로 하는 장치.
  12. 제11 항에 있어서, 상기 하나 이상의 비트 셀 어레이는 다수의 상이한 비트 셀 어레이를 포함하고, 동시 메모리 액세스 동작을 수행하는 것은 동일한 열을 갖는 상기 다수의 상이한 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 장치.
  13. 제11 항에 있어서, 상기 하나 이상의 비트 셀 어레이는 다수의 상이한 비트 셀 어레이를 포함하고, 동시 메모리 액세스 동작을 수행하는 것은 상이한 열을 갖는 상기 다수의 상이한 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 장치.
  14. 제11 항에 있어서, 동시 메모리 액세스 동작을 수행하는 것은 상이한 열을 갖는 동일한 뱅크에서의 상기 하나 이상의 비트 셀 어레이에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 장치.
  15. 제11 항에 있어서, 상기 메모리 아키텍처는 단일 포트 메모리 구조를 포함하고, 상기 열 멀티플렉서 회로는 듀얼 판독-기록 열 멀티플렉서 회로(듀얼 Y-mux 회로)를 포함하는 것을 특징으로 하는 장치.
  16. 제11 항에 있어서,
    상기 기록 열 멀티플렉서는 기록 열 멀티플렉서 어드레스(WCA)에 의해 제어되는 기록 동작을 수행하기 위해 상기 비트 라인에 연결된 전용 기록 열 멀티플렉서를 가리키고,
    상기 판독 열 멀티플렉서는 판독 열 멀티플렉서 어드레스(RCA)에 의해 제어되는 판독 동작을 수행하기 위해 상기 비트 라인에 연결된 전용 판독 열 멀티플렉서를 가리키는 것을 특징으로 하는 장치.
  17. 프로세서; 및
    상기 프로세서에 의해 실행될 때 상기 프로세서로 하여금:
    하나 이상의 뱅크를 갖는 메모리에 액세스하고;
    기록 동작을 위해 기록 열 멀티플렉서를 비트 라인에 연결하고 판독 동작을 위해 판독 열 멀티플렉서를 상기 비트 라인에 연결하는 것을 포함하여 상기 비트 라인으로 열 멀티플렉서 회로를 상기 메모리에 연결하고;
    상기 비트 라인을 통해 상기 기록 열 멀티플렉서 및 상기 판독 열 멀티플렉서를 가지고 상기 메모리의 상기 하나 이상의 뱅크에서 동시 판독-기록 액세스 동작을 수행;
    하도록 하는 명령어를 저장하는 메모리;
    를 포함하는 것을 특징으로 하는 시스템.
  18. 제17 항에 있어서, 상기 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함하고, 동시 판독-기록 액세스 동작을 수행하는 것은 동일한 열을 갖는 상기 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 시스템.
  19. 제17 항에 있어서, 상기 하나 이상의 뱅크는 다수의 상이한 뱅크를 포함하고, 동시 판독-기록 액세스 동작을 수행하는 것은 상이한 열을 갖는 상기 다수의 상이한 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 시스템.
  20. 제17 항에 있어서, 동시 판독-기록 액세스 동작을 수행하는 것은 상이한 열을 갖는 동일한 뱅크의 상기 하나 이상의 뱅크에서 동시 판독 동작 및 기록 동작을 수행하는 것을 포함하는 것을 특징으로 하는 시스템.
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