KR20210042224A - Glitch-free Digital Step Attenuator - Google Patents

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KR20210042224A
KR20210042224A KR1020190124873A KR20190124873A KR20210042224A KR 20210042224 A KR20210042224 A KR 20210042224A KR 1020190124873 A KR1020190124873 A KR 1020190124873A KR 20190124873 A KR20190124873 A KR 20190124873A KR 20210042224 A KR20210042224 A KR 20210042224A
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Abstract

The present invention relates to a digital step attenuator (DSA) of a radio frequency (RF) signal. The glitch-safe digital step attenuator comprises: an attenuator group part including a plurality of unit attenuator cells and a plurality of step attenuator cells, wherein the connection between the plurality of unit attenuator cells and the plurality of step attenuator cells is controlled by a switch; a control part which generates a control signal for controlling the switch between the plurality of unit attenuator cells and the plurality of step attenuator cells; and a delay circuit part which delays each control signal inputted into the plurality of step attenuator cells and the cells. Glitches instantaneously generated on an output power terminal when the digital step attenuator switches in accordance with an attenuation change control signal to adversely affect the circuit can be attenuated.

Description

글리치 세이프 디지털 스텝 감쇠기{Glitch-free Digital Step Attenuator}Glitch-free Digital Step Attenuator

본 발명은 무선 주파수(Radio Frequency, RF) 신호 디지털 스텝 감쇠기(Digital Step Attenuator, DSA)에 관한 것으로, 더욱 상세하게는 디지털 스텝 감쇠기가 감쇠도 변경 제어신호에 따라 스위칭 할 때 출력 파워 단에 순간적으로 발생하여 회로에 악영향을 미치는 글리치를 감쇠시키는 글리치 세이프 디지털 스텝 감쇠기에 관한 것이다.The present invention relates to a radio frequency (RF) signal digital step attenuator (DSA), and more particularly, when the digital step attenuator switches according to the attenuation change control signal, it is instantaneously at the output power stage. It relates to a glitch-safe digital step attenuator that attenuates glitches that occur and adversely affect a circuit.

일반적으로, RF 회로에서 소정의 이득 및 전력을 갖는 감쇠된 RF 신호를 생성하기 위해 디지털 스텝 감쇠기가 사용된다. 디지털 스텝 감쇠기는 RF 시스템에서 필터, 변조기 및 증폭기 등의 입력단으로 사용되거나, 광범위한 주파수 대역의 무선장치 및 기지국 장비 등에 사용될 수 있다.In general, digital step attenuators are used to generate an attenuated RF signal with a certain gain and power in an RF circuit. The digital step attenuator can be used as an input stage for filters, modulators, and amplifiers in an RF system, or can be used for wireless devices and base station equipment of a wide frequency band.

RF 시스템의 디지털 스텝 감쇠기에서 감쇠도 상태가 스위칭될 때 글리치(glitch)가 발생하게 된다. 글리치는 출력 파워 단에서 순간적인 스파이크로 나타나게 된다. 이와 같은 글리치를 제거하거나 감소시키지 않으면 디지털 스텝 감쇠기의 신호가 출력되는 회로 후단부에 손상을 줄 수 있으며, 전달되는 신호의 특성이 왜곡되는 문제가 발생될 수 있다.In a digital step attenuator in an RF system, a glitch occurs when the attenuation state is switched. The glitch appears as a momentary spike in the output power stage. If the glitch is not removed or reduced, the digital step attenuator may damage the rear end of the circuit through which the signal is output, and the characteristics of the transmitted signal may be distorted.

도 1은 종래 기술의 구성에 따른 디지털 스텝 감쇠기를 나타낸 것으로, 7 비트 0.25dB 스텝으로 0~31.75dB의 감쇠도로 제어되는 디지털 스텝 감쇠기의 일반적인 블록도를 도시한 것이다. 도 2는 도 1에 도시한 디지털 스텝 감쇠기의 스위칭을 제어하기 위한 제어신호의 진리표를 나나낸 것이다. 도 1 및 도 2를 참조하면, 도 2의 진리표에 있어서 예를 들어 디지털 스텝 감쇠기의 감쇠상태가 15.75dB인 경우, 상기 디지털 스텝 감쇠기의 제어신호 핀 C16에서 C0.25까지의 이진수 표현은 진리표 10 라인에 도시되어 있는 바와 같이 0111111이다. 상기 스텝이 변경되어 감쇠상태 16dB가 되면, 도 2의 진리표 11 라인에 도시된 바와 같이 이진수 표현은 1000000이 된다. 상기 감쇠상태의 변경은 도 1의 제어논리부(10h)에서 감쇠기 셀(10a 내지 10g)의 스위치들을 제어하여 이루어진다. 1 shows a digital step attenuator according to the configuration of the prior art, and shows a general block diagram of a digital step attenuator controlled with an attenuation of 0 to 31.75 dB in 7-bit 0.25 dB steps. FIG. 2 shows a truth table of control signals for controlling the switching of the digital step attenuator shown in FIG. 1. 1 and 2, in the truth table of FIG. 2, for example, when the attenuation state of the digital step attenuator is 15.75 dB, the binary representation of the control signal pins C16 to C0.25 of the digital step attenuator is the truth table 10. As shown in the line, it is 0111111. When the step is changed and the attenuation state becomes 16dB, the binary representation becomes 1000000 as shown in line 11 of the truth table of FIG. 2. The change of the attenuation state is performed by controlling the switches of the attenuator cells 10a to 10g in the control logic unit 10h of FIG. 1.

감쇠도가 15.75dB에서 16dB로 바뀌는 경우의 예를 들면, 앞서 언급한 진리표에 따라 16dB 감쇠기 셀은 제어신호가 0(로우)에서 1(하이)로, 나머지 6개(8dB, 4dB, 2dB, 1dB, 0.5dB, 0.25dB) 감쇠기 셀들은 제어 신호가 1에서 0으로 변화하게 된다. 그런데 제어신호에 의한 감쇠기 셀의 스위칭 타임에서는 하이/로우 변환과정에 있어서 짧은 시간일지라도 과도상태가 존재하므로 글리치가 나타나게 된다. 더구나 여러 개의 감쇠기 셀이 동시에 변환하게 되면 각각의 셀 별로 신호지연 오차에 의해 과도상태가 중첩 및 연장되게 되어 글리치의 영향이 더욱 증대되게 된다. For example, when the attenuation is changed from 15.75dB to 16dB, according to the aforementioned truth table, the 16dB attenuator cell has a control signal from 0 (low) to 1 (high), and the remaining 6 (8dB, 4dB, 2dB, 1dB). , 0.5dB, 0.25dB) the attenuator cells change the control signal from 1 to 0. However, in the switching time of the attenuator cell by the control signal, a glitch appears because a transient state exists even for a short time in the high/low conversion process. In addition, when several attenuator cells are converted at the same time, the transient state overlaps and extends due to a signal delay error for each cell, which further increases the effect of glitches.

상기 예에서는 7개의 감쇠기 셀이 모두 상태변환 과정이므로 PVT변동(Process Voltage & Temperature variation) 조건에 따라 과도상태가 길어지는 여러 경우가 발생할 수 있는데, 상황에 따라 16dB 감쇠기 셀이 가장 늦게 감쇠 상태(16dB, 제어신호 1)가 되거나 가장 먼저 감쇠상태가 되는 경우가 있게 된다. 전자의 경우 다른 6개의 감쇠기 셀이 모두 무감쇠 상태(0dB, 제어신호 0)로 바뀐 후에 상태 전환이 되므로 감쇠 과정이 15.75dB→0dB→16dB의 순간을 거치게 되어 최대 15.75dB에 달하는 포지티브 글리치를 보일 수 있다. 이는 출력단에서 순간적인 고출력 신호를 발생시켜 회로 후단부에 손상을 일으킬 수 있다. 후자의 경우는 반대로 감쇠 과정이 15.75dB→31.75dB→16dB의 순간을 거치게 되어 최대 15.75dB에 달하는 네거티브 글리치를 보일 수 있다. 이는 출력단에서 순간적인 저출력 신호로 나타나므로 회로 후단부에 손상의 위험은 없으나 신호의 특성이 왜곡되는 영향을 끼칠 수 있다. 이와 같이 종래 기술의 구성에 따른 디지털 스텝 감쇠기에서, 15.75dB→16dB 감쇠도 변환에 따른 일반적인 경우 포지티브 및 네거티브 글리치 발생 출력화면이 도 3에 나타나 있다.In the above example, since all of the seven attenuator cells are in the state conversion process, there may be several cases in which the transient state is lengthened according to the PVT variation (Process Voltage & Temperature variation) condition. Depending on the situation, the 16dB attenuator cell is the latest attenuated state (16dB). In some cases, the control signal 1) or the first attenuation state. In the former case, the state is switched after all six other attenuator cells are changed to a no-attenuation state (0dB, control signal 0), so the attenuation process goes through an instant of 15.75dB→0dB→16dB, showing a positive glitch reaching a maximum of 15.75dB. I can. This can generate an instantaneous high output signal at the output stage and cause damage to the rear end of the circuit. In the latter case, the attenuation process goes through an instant of 15.75dB→31.75dB→16dB, resulting in a negative glitch reaching up to 15.75dB. Since this appears as an instantaneous low-output signal at the output terminal, there is no risk of damage to the rear end of the circuit, but the characteristic of the signal may be distorted. As described above, in the digital step attenuator according to the configuration of the prior art, the output screen of positive and negative glitch generation in a general case according to a conversion of 15.75dB → 16dB attenuation is shown in FIG. 3.

한국등록특허공보 제1838958호에는 디지털 스텝 감쇠기에서 발생하는 글리치를 억제하기 위하여 제어신호에 지연 시간을 적용하는 기술이 소개되어 있다. 도 4는 종래 기술의 구성에 따른 디지털 스텝 감쇠기에 지연제어회로를 적용한 경우의 블록도를 도시한 것이다. 지연제어회로는 각 감쇠기 셀이 무감쇠 상태로 전환(1→0)될 경우의 제어신호에 의도적 지연시간을 부여함으로써, 감쇠 상태로의 전환(0→1)이 끝난 후에 해당 감쇠기 셀이 스위칭되게 하여 포지티브 글리치를 억제할 수 있다. 그러나 네거티브 글리치는 여전히 발생하는 문제점이 남아 있었다. 도 5는 종래 기술의 구성에 따른 디지털 스텝 감쇠기에 지연제어회로를 적용한 7 비트 디지털 스텝 감쇠기에서, 15.75dB→16dB 감쇠도 변환에 따른 일반적인 경우에 네가티브 글리치가 발생하는 현상을 나타내는 출력화면이다.Korean Patent Publication No. 1838958 introduces a technique for applying a delay time to a control signal in order to suppress glitches occurring in a digital step attenuator. 4 is a block diagram illustrating a case where a delay control circuit is applied to a digital step attenuator according to the configuration of the prior art. The delay control circuit provides a deliberate delay time to the control signal when each attenuator cell is converted to a non-attenuating state (1→0), so that the corresponding attenuator cell is switched after the transition to the attenuated state (0→1) is completed. This can suppress positive glitches. However, negative glitches still have a problem. 5 is an output screen showing a phenomenon in which a negative glitch occurs in a general case according to a conversion of 15.75dB → 16dB attenuation in a 7-bit digital step attenuator to which a delay control circuit is applied to a digital step attenuator according to the configuration of the prior art.

한국등록특허공보 제1838958호Korean Registered Patent Publication No. 1838958

본 발명이 이루고자 하는 기술적 과제는, RF 시스템 전체의 복잡성을 증가시키지 않는 범위에서 디지털 스텝 감쇠기의 글리치 발생을 억제함으로써, 글리치로 인한 회로 손상을 방지하고 전달되는 신호의 특성을 왜곡시키지 않는 신뢰성 있는 글리치 세이프 디지털 스텝 감쇠기를 제공하는 것이다. The technical problem to be achieved by the present invention is to suppress the occurrence of glitches in the digital step attenuator within a range that does not increase the complexity of the entire RF system, thereby preventing circuit damage due to glitches and a reliable glitch that does not distort the characteristics of the transmitted signal. It is to provide a safe digital step attenuator.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved by the present invention are not limited to the technical problems mentioned above, and other technical problems that are not mentioned will be clearly understood by those of ordinary skill in the technical field to which the present invention belongs from the following description. I will be able to.

상기 기술적 과제를 해결하기 위해 본 발명의 일실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들을 포함하고, 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들 간의 연결이 스위치로 제어되는 감쇠기 그룹부, 및 복수의 스텝 감쇠기 셀과 복수의 유닛 감쇠기 셀의 스위치를 제어하는 제어신호를 생성하는 제어부를 포함하고, 유닛 감쇠기 셀들의 감쇠도는 모두 동일하게 설정되고, 복수의 스텝 감쇠기 셀들의 감쇠도는 유닛 감쇠기 셀들의 감쇠도 보다 작게 설정된다. In order to solve the above technical problem, the glitch-safe digital step attenuator according to an embodiment of the present invention includes a plurality of unit attenuator cells and a plurality of step attenuator cells, and the connection between the plurality of unit attenuator cells and the plurality of step attenuator cells is An attenuator group unit controlled by a switch, and a control unit for generating a control signal for controlling the switch of the plurality of step attenuator cells and the plurality of unit attenuator cells, and the attenuation degrees of the unit attenuator cells are all set equally, and the plurality of The attenuation degree of the step attenuator cells is set to be smaller than the attenuation degree of the unit attenuator cells.

본 발명의 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 복수의 유닛 감쇠기 셀의 유닛 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 설정되고, 복수의 스텝 감쇠기 셀의 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 순차적으로 설정되고, 최소 단위 감쇠도는 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들의 감쇠도 중에서 최소이다. In the glitch-safe digital step attenuator according to another embodiment of the present invention, the unit attenuation degree of a plurality of unit attenuator cells is set among values of (minimum unit attenuation degree) × 2 (N-1) dB (N is a natural number), and a plurality of The attenuation degree of the step attenuator cell of is set sequentially among values of (minimum unit attenuation degree) × 2 (N-1) dB (N is a natural number), and the minimum unit attenuation degree is a plurality of unit attenuator cells and a plurality of step attenuators. It is the lowest among the attenuation of cells.

본 발명의 또 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 제어부는 제1 제어 신호를 생성하고 제1 제어 신호 중 일부를 감쇠기 그룹으로 출력하는 제1 제어 신호 생성부(111), 및 제1 제어 신호 중 나머지 일부를 입력 받아서 제2 제어 신호로 변환하여 감쇠기 그룹으로 출력하는 제2 제어 신호 생성부(112)를 포함한다. In the glitch-safe digital step attenuator according to another embodiment of the present invention, the control unit generates a first control signal and a first control signal generator 111 for outputting a part of the first control signal to an attenuator group, and a first control. And a second control signal generator 112 that receives the remaining part of the signal, converts it into a second control signal, and outputs it to an attenuator group.

본 발명의 또 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 감쇠기 그룹에 입력되는 제1 제어 신호 중 일부는 감쇠기 그룹 내의 복수의 스텝 감쇠기 셀의 스위치를 제어하고, 제2 제어 신호는 감쇠기 그룹 내의 복수의 유닛 감쇠기 셀의 스위치를 제어한다.In the glitch-safe digital step attenuator according to another embodiment of the present invention, some of the first control signals input to the attenuator group control switches of the plurality of step attenuator cells in the attenuator group, and the second control signal is a plurality of the attenuator groups. The unit of the attenuator controls the switch of the cell.

본 발명의 또 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 복수 개의 유닛 감쇠기 셀들은 감쇠기 그룹부의 입력단 및 출력단에 상호 대칭되게 나뉘어 위치한다.In the glitch-safe digital step attenuator according to another embodiment of the present invention, a plurality of unit attenuator cells are symmetrically divided and positioned at the input terminal and the output terminal of the attenuator group unit.

본 발명의 또 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 복수 개의 스텝 감쇠기 셀들은 복수 개의 유닛 감쇠기 셀들이 위치하는 감쇠기 그룹부의 입력단과 출력단 사이에 위치한다.In the glitch-safe digital step attenuator according to another embodiment of the present invention, a plurality of step attenuator cells are located between an input terminal and an output terminal of an attenuator group portion in which a plurality of unit attenuator cells are located.

본 발명의 또 다른 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기는 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들을 포함하고, 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들 간의 연결이 스위치로 제어되는 감쇠기 그룹부, 복수의 스텝 감쇠기 셀과 복수의 유닛 감쇠기 셀의 스위치를 제어하는 제어신호를 생성하는 제어부(110), 및 제어부와 감쇠기 그룹부 사이에 위치하여 복수개의 유닛 감쇠기 셀과 복수 개의 스텝 감쇠기 셀로 입력되는 각각의 제어 신호를 소정의 조건에 따라 지연시키는 지연회로부(150)를 포함하고, 유닛 감쇠기 셀들의 감쇠도는 모두 동일하게 설정되고, 복수의 스텝 감쇠기 셀들의 감쇠도는 유닛 감쇠기 셀들의 감쇠도 보다 작게 설정된다. The glitch-safe digital step attenuator according to another embodiment of the present invention includes a plurality of unit attenuator cells and a plurality of step attenuator cells, and a connection between the plurality of unit attenuator cells and the plurality of step attenuator cells is controlled by a switch. A control unit 110 that generates a control signal for controlling the switch of the sub, a plurality of step attenuator cells and a plurality of unit attenuator cells, and a plurality of unit attenuator cells and a plurality of step attenuator cells located between the control unit and the attenuator group unit. It includes a delay circuit unit 150 for delaying each of the control signals to be performed according to a predetermined condition, and the attenuation degrees of the unit attenuator cells are all set equally, and the attenuation degrees of the plurality of step attenuator cells are the attenuation degrees of the unit attenuator cells. It is set smaller than.

본 발명의 디지털 스텝 감쇠기에서는 복수의 감쇠기 셀 중 감쇠도가 높은 특정 감쇠기 셀을 낮은 감쇠도를 갖는 복수의 유닛 감쇠기 셀로 대체함으로써, 발생 가능한 글리치의 크기를 제한할 수 있다. In the digital step attenuator of the present invention, by replacing a specific attenuator cell having a high attenuation degree among a plurality of attenuator cells with a plurality of unit attenuator cells having a low attenuation degree, it is possible to limit the size of a glitch that can occur.

또한 본 발명에 따르면, 동일한 감쇠도를 갖는 유닛 감쇠기 셀이 감쇠기 그룹부의 입력단과 출력단에 각각 위치하므로, 입력단과 출력단 간의 상호 대칭성이 보장되고 감쇠도 변환시의 임피던스 변동을 최소화할 수 있다.In addition, according to the present invention, since the unit attenuator cells having the same attenuation degree are respectively located at the input terminal and the output terminal of the attenuator group part, mutual symmetry between the input terminal and the output terminal is ensured, and impedance fluctuations during attenuation conversion can be minimized.

또한 본 발명에 따르면, 제어부와 감쇠기 그룹부의 사이에서 특정 제어 신호에 지연 시간을 부여하는 지연부가 배치될 수 있고, 지연부를 통해 디지털 스텝 감쇠기의 상태가 전환될 때 순간적인 스파이크 발생을 방지할 수 있다.In addition, according to the present invention, a delay unit that gives a delay time to a specific control signal may be disposed between the control unit and the attenuator group unit, and instantaneous spikes can be prevented when the state of the digital step attenuator is switched through the delay unit. .

또한 본 발명에 따르면, RF 시스템 전체의 복잡성을 증가시키지 않고도, 디지털 스텝 감쇠기에서 발생하는 글리치를 억제할 수 있고, 글리치의 억제를 통해 디지털 스텝 감쇠기 후단부에 연결된 회로의 손상이 방지됨과 동시에 전달되는 신호의 특성이 개선될 수 있다. 더불어 글리치 세이프 디지털 스텝 감쇠기가 제공됨으로써, RF 시스템 전체의 신뢰성이 개선될 수 있다.In addition, according to the present invention, glitches occurring in the digital step attenuator can be suppressed without increasing the complexity of the entire RF system, and damage to the circuit connected to the rear end of the digital step attenuator is prevented and transmitted simultaneously through glitch suppression. The characteristics of the signal can be improved. In addition, by providing a glitch-safe digital step attenuator, the reliability of the entire RF system can be improved.

도 1은 종래 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기를 나타내는 블록도이다.
도 2는 종래 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기가 0.25dB 스텝으로 0~31.75dB의 감쇠도로 제어되는 경우의 감쇠 상태에 대한 진리표이다.
도 3은 종래 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기의 감쇠도가 15.75dB에서 16dB로 변환할 때 출력 신호 글리치를 보여주는 화면이다.
도 4는 종래 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기에 지연제어회로를 적용한 경우를 나타내는 블록도이다.
도 5는 종래 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기에 지연제어회로를 적용한 경우 감쇠도가 15.75dB에서 16dB로 변환할 때 출력 신호 글리치를 보여주는 화면이다.
도 6은 본 발명 기술의 구성에 따른 7 비트 디지털 스텝 감쇠기를 나타내는 블록도이다.
도 7은 본 발명의 기술 구성에 따른 디지털 스텝 감쇠기로서, 0.25dB 스텝으로 0~31.75dB의 감쇠도로 제어되는 경우의 감쇠 상태에 대한 진리표이다.
도 8은 본 발명의 기술 구성에 따른 7 비트 디지털 스텝 감쇠기의 감쇠도가 15.75dB에서 16dB로 변환할 때 출력 신호 글리치를 보여주는 화면이다. 1 is a block diagram showing a 7-bit digital step attenuator according to the configuration of the prior art.
2 is a truth table for attenuation state when a 7-bit digital step attenuator according to the configuration of the prior art is controlled with an attenuation degree of 0 to 31.75 dB in 0.25 dB steps.
3 is a screen showing an output signal glitch when the attenuation degree of a 7-bit digital step attenuator according to the configuration of the prior art is converted from 15.75dB to 16dB.
4 is a block diagram showing a case in which a delay control circuit is applied to a 7-bit digital step attenuator according to the configuration of the prior art.
5 is a screen showing an output signal glitch when the attenuation degree is converted from 15.75dB to 16dB when a delay control circuit is applied to a 7-bit digital step attenuator according to the configuration of the prior art.
6 is a block diagram showing a 7-bit digital step attenuator according to the inventive technology.
7 is a digital step attenuator according to the technical configuration of the present invention, and is a truth table for the attenuation state when the attenuation is controlled with an attenuation of 0 to 31.75 dB in 0.25 dB steps.
8 is a screen showing an output signal glitch when the attenuation degree of the 7-bit digital step attenuator according to the technical configuration of the present invention is converted from 15.75dB to 16dB.

이하, 첨부된 도면들을 참조하여 본 발명에 따른 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art to which the present invention pertains can easily implement. The present invention may be implemented in various different forms, and is not limited to the embodiments described herein.

도 6은 본 발명의 실시예에 따른 글리치 세이프 디지털 스텝 감쇠기를 개략적으로 설명하는 도면이다. 도 7은 본 발명의 기술 구성에 따른 디지털 스텝 감쇠기가 0.25dB 스텝으로 0~31.75dB의 감쇠도로 제어되는 경우의 감쇠 상태에 대한 진리표이다. 6 is a diagram schematically illustrating a glitch-safe digital step attenuator according to an embodiment of the present invention. 7 is a truth table for the attenuation state when the digital step attenuator according to the technical configuration of the present invention is controlled with an attenuation degree of 0 to 31.75 dB in 0.25 dB steps.

도 6을 참조하면 본 실시예의 디지털 스텝 감쇠기는 감쇠기 그룹부(130), 제어부(110)를 포함한다. Referring to FIG. 6, the digital step attenuator of this embodiment includes an attenuator group unit 130 and a control unit 110.

감쇠기 그룹부(130)에는 복수의 감쇠기 셀, 즉 스텝 감쇠기 셀(131)들과 단위 감쇠기 셀(139)들이 직렬로 연결되어 있다. 각 감쇠기 셀(131, 139)의 감쇠도는 저항 소자들을 이용하여 정해질 수 있고, 제어부(110)로부터 감쇠기 셀에 입력되는 제어신호(C16, C8, C4, C2, C1, Cp5, Cp25)에 의해 감쇠기 셀의 동작은 독립적으로 제어될 수 있다. 여기서 Cp5 및 Cp25는 각각 C0.5 및 C0.25를 나타낸다. 본 명세서에서는 일반적인 T형 저항 소자 회로를 이용하여 각 감쇠도가 결정되는 것으로 도시하였으나, 감쇠기 셀은 입력된 신호를 일정량 감쇠하여 출력하고 제어 신호에 의해 스위칭되는 기능을 가지는 것으로, T형 외에도 Π형 또는 브리지드 T형 등 여러 형태의 회로 구조로 구성될 수 있다.In the attenuator group unit 130, a plurality of attenuator cells, that is, step attenuator cells 131 and unit attenuator cells 139 are connected in series. The attenuation degree of each attenuator cell (131, 139) can be determined using resistance elements, and the control signals (C16, C8, C4, C2, C1, Cp5, Cp25) input to the attenuator cell from the control unit 110 Thus, the operation of the attenuator cell can be independently controlled. Here, Cp5 and Cp25 represent C0.5 and C0.25, respectively. In this specification, it is shown that each attenuation is determined using a general T-type resistance element circuit, but the attenuator cell attenuates an input signal by a certain amount and outputs it, and has a function of switching by a control signal. Alternatively, it can be configured with various types of circuit structures, such as a bridged T-type.

디지털 스텝 감쇠기의 총 감쇠도는 감쇠기 그룹부(130) 내의 감쇠기 셀들 중에서 제어부(110)부로부터 입력되는 제어신호에 의해 온 스위치된 감쇠기 셀들의 각각의 감쇠도를 합하여 결정된다.The total attenuation degree of the digital step attenuator is determined by summing the attenuation degrees of each of the attenuator cells switched on by a control signal input from the control unit 110 among the attenuator cells in the attenuator group unit 130.

각각의 스텝 감쇠기 셀(131)은 단계적으로 증가하는 서로 다른 스텝 감쇠도가 할당되어 있다. 각 스텝 감쇠기 셀(131)에 할당되는 감쇠도는 수학식 1에 의해 산출될 수 있다. Each step attenuator cell 131 is assigned a different step attenuation degree that increases step by step. The attenuation degree assigned to each step attenuator cell 131 may be calculated by Equation 1.

Figure pat00001
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수학식 1에서 최소 스텝 감쇠도는 디지털 스텝 감쇠기의 총 감쇠도를 결정할 때에 총 감쇠도의 값을 조정할 수 있는 최소 단위의 감쇠도라고 할 수 있다. 최소 스텝 감쇠도의 크기에 따라 디지털 스텝 감쇠기의 분해능이 결정될 수 있다. 즉 최소 스텝 감쇠도가 작을수록 디지털 스텝 감쇠기의 분해능은 더 높아져서 디지털 스텝 감쇠기의 총 감쇠도를 더욱 미세하게 조정할 수 있게 된다. 이와 같이 최소 스텝 감쇠도는 디지털 스텝 감쇠기 분해능 등의 요구 성능에 부합하게 설정될 수 있다. 최소 스텝 감쇠도의 크기는 제한될 필요는 없으나, 디지털 스텝 감쇠기의 분해능, 회로 복잡도 등을 고려하여 0.1dB 내지 0.5dB 이하로 설정되는 것이 바람직하다. In Equation 1, the minimum step attenuation degree may be said to be a minimum unit of attenuation degree capable of adjusting a value of the total attenuation degree when determining the total attenuation degree of the digital step attenuator. The resolution of the digital step attenuator can be determined according to the magnitude of the minimum step attenuation. That is, the smaller the minimum step attenuation, the higher the resolution of the digital step attenuator becomes, so that the total attenuation of the digital step attenuator can be finely adjusted. In this way, the minimum step attenuation degree may be set to meet the required performance such as the resolution of the digital step attenuator. The size of the minimum step attenuation degree need not be limited, but is preferably set to 0.1dB to 0.5dB or less in consideration of the resolution and circuit complexity of the digital step attenuator.

최소 스텝 감쇠도는 정해진 총 감쇠도의 이진 인수 범위 내에서 임의로 설정할 수 있다. 일례로 종래 기술로 소개되었던 도 1의 7비트 디지털 스텝 감쇠기는 최소 스텝 감쇠도를 0.25dB로 설정한 경우이다. 이 때 7 개의 스텝 감쇠기 셀의 감쇠도는 상기 수학식 1에 의해 각각 0.25dB, 0.5dB, 1dB, 2dB, 4dB, 8dB, 16dB의 값을 가지게 된다. 각 스텝 감쇠기 셀에 입력되는 제어신호 (C16, C8, C4, C2, C1, Cp5, Cp25)를 (0111111) 및 (1000000)로 하면 각각의 경우 7 비트 디지털 스텝 감쇠기의 총 감쇠도는 15.75dB 및 16dB로 결정된다.The minimum step attenuation can be arbitrarily set within the range of a binary factor of a given total attenuation. As an example, the 7-bit digital step attenuator of FIG. 1 introduced in the prior art is a case in which the minimum step attenuation degree is set to 0.25 dB. At this time, the attenuation degree of the seven step attenuator cells has values of 0.25dB, 0.5dB, 1dB, 2dB, 4dB, 8dB, and 16dB according to Equation 1 above. If the control signals (C16, C8, C4, C2, C1, Cp5, Cp25) input to each step attenuator cell are set to (0111111) and (1000000), the total attenuation of the 7-bit digital step attenuator in each case is 15.75dB and It is determined at 16dB.

도 1에서 살펴본 바와 같이 7 비트 디지털 스텝 감쇠기에서 총 감쇠도가 15.75dB에서 16dB로 변경되는 경우를 예를 들면, 도 2의 진리표에 따라 제어부(10h)의 제어신호가 (0111111)에서 (1000000)으로 변경된다. 이 때 제어신호에 의한 스텝 감쇠기 셀의 스위칭 시간에서는 하이/로우 변화 과정에서 과도 상태가 존재하게 되어 글리치가 나타나게 된다. 즉 16dB의 스텝 감쇠기 셀이 가장 늦게 감쇠(15.75dB→0dB→16dB)하거나 가장 먼저 감쇠(15.75dB→31.75dB→16dB)하는 경우가 발생할 수 있는데, 전자의 경우에는 최대 15.75dB (15.75-0 dB)에 달하는 포지티브 글리치가 발생할 수 있고, 후자의 경우에는 최대 15.75dB (31.75-16 dB)에 달하는 네거티브 글리치가 발생할 수 있다.As shown in FIG. 1, when the total attenuation degree is changed from 15.75 dB to 16 dB in the 7-bit digital step attenuator, the control signal of the control unit 10h is changed from (0111111) to (1000000) according to the truth table of FIG. Is changed to. At this time, in the switching time of the step attenuator cell by the control signal, a transient state exists during the high/low change process, resulting in glitches. That is, there may be a case that the 16dB step attenuator cell attenuates the latest (15.75dB→0dB→16dB) or the first (15.75dB→31.75dB→16dB).In the former case, a maximum of 15.75dB (15.75-0dB) may occur. A positive glitch of up to) can occur, and a negative glitch of up to 15.75dB (31.75-16dB) can occur in the latter case.

도 1 및 도 2에서 살펴본 바와 같이 디지털 스텝 감쇠기에서는 감쇠도가 큰 스텝 감쇠기 셀일수록 총 감쇠도에 미치는 영향이 크다. 본 발명은 감쇠도가 큰 스텝 감쇠기 셀을 감쇠도가 낮은 감쇠도 셀로 구현하여 총 감쇠도가 동일한 디지털 스텝 감쇠기를 얻을 수 있다면, 글리치의 크기를 줄일 수 있다는 점에 착안하여 이루어진 것이다. As shown in FIGS. 1 and 2, in the digital step attenuator, the higher the attenuation level, the greater the effect on the total attenuation level in the step attenuator cell. The present invention has been made in view of the fact that if a digital step attenuator having the same total attenuation can be obtained by implementing a step attenuator cell with a high attenuation degree as a cell with a low attenuation degree, the glitch size can be reduced.

본 발명의 글리치 세이프 디지털 스텝 감쇠기는 도 6에 도시한 것처럼, 도 1에서의 16dB 및 8dB 스텝 감쇠기 셀을 복수의 4dB 유닛 감쇠기 셀(139)로 재구성한다. 즉, 16dB 스텝 감쇠기 셀을 4개의 4dB 유닛 감쇠기 셀을 연결한 구조로 대체한다. 또한 8dB 스텝 감쇠기 셀을 2개의 4dB 유닛 감쇠기 셀을 연결한 구조로 대체한다. 이에 따라 디지털 스텝 감쇠기는 16dB, 8dB 및 4dB 감쇠기 셀에 해당하는 7개의 4dB 유닛 감쇠기 셀과 2dB, 1dB, 0.5dB 및 0.25dB 스텝 감쇠기 셀 등 총 11개의 감쇠기 셀로 이루어진 7 비트 디지털 스텝 감쇠기 구조를 갖는다. 유닛 감쇠기 셀의 감쇠도는 임의로 설정될 수 있다. 즉 구현되는 디지털 스텝 감쇠기의 복잡도와 글리치의 허용 범위를 고려하면서, 발생 가능한 글리치 크기를 제한하는 값으로 설정된다. 예를 들어 유닛 감쇠기 셀의 감쇠도를 2dB로 하면 글리치의 크기는 더 줄어들 수 있으나 감쇠기 셀의 개수는 늘어나므로 회로가 복잡해지고 무감쇠 모드에서의 회로의 기본 손실이 증가하게 된다. 반대로 유닛 감쇠기 셀의 감쇠도를 8dB로 하면 회로도의 복잡도는 줄어들 수 있으나 제한할 수 있는 글리치의 크기는 증가하게 된다. The glitch-safe digital step attenuator of the present invention reconstructs the 16 dB and 8 dB step attenuator cells in FIG. 1 into a plurality of 4 dB unit attenuator cells 139, as shown in FIG. 6. That is, the 16dB step attenuator cell is replaced with a structure in which four 4dB unit attenuator cells are connected. In addition, the 8dB step attenuator cell is replaced with a structure in which two 4dB unit attenuator cells are connected. Accordingly, the digital step attenuator has a 7-bit digital step attenuator structure consisting of a total of 11 attenuator cells including 7 4dB unit attenuator cells corresponding to 16dB, 8dB and 4dB attenuator cells and 2dB, 1dB, 0.5dB and 0.25dB step attenuator cells. . The attenuation degree of the unit attenuator cell can be arbitrarily set. That is, it is set to a value that limits the size of a glitch that can occur while taking into account the complexity of the implemented digital step attenuator and the allowable range of glitches. For example, if the attenuation degree of the unit attenuator cell is set to 2dB, the size of the glitch can be further reduced, but the number of attenuator cells increases, thus complicating the circuit and increasing the basic loss of the circuit in the no-attenuation mode. Conversely, if the attenuation of the unit attenuator cell is 8dB, the complexity of the circuit diagram can be reduced, but the size of the glitch that can be limited increases.

또한 감쇠기 셀의 배열에 있어서, 종래 기술에서는 도 1에서와 같이 스텝 감쇠기 셀들을 순차적으로 배열하였다. 이에 대해 본 발명에서는 도 6에 도시한 것처럼, 4dB 유닛 감쇠기 셀들(139)은 감쇠기 그룹(130)의 입력단 및 출력단의 양단에 위치시키고, 감쇠기 그룹(130)의 입력단 및 출력단 사이에 2dB, 1dB, 0.5dB 및 0.25dB 스텝 감쇠기 셀들(131)을 위치시킨다. 이에 따라 감쇠기 그룹의 입력 및 출력단은 4dB 유닛 감쇠기 셀을 먼저 통과하게 되므로, 양단간의 상호 대칭성이 보장되고, 디지털 스텝 감쇠기의 총 감쇠도가 변환될 때 임피던스 변동을 최소로 줄일 수 있게 된다.In addition, in the arrangement of the attenuator cells, in the prior art, step attenuator cells are sequentially arranged as shown in FIG. 1. On the other hand, in the present invention, as shown in FIG. 6, the 4dB unit attenuator cells 139 are located at both ends of the input terminal and the output terminal of the attenuator group 130, and between the input terminal and the output terminal of the attenuator group 130, 2dB, 1dB, Place 0.5dB and 0.25dB step attenuator cells 131. Accordingly, since the input and output ends of the attenuator group first pass through the 4dB unit attenuator cell, mutual symmetry between both ends is ensured, and when the total attenuation of the digital step attenuator is converted, the impedance fluctuation can be reduced to a minimum.

제어부(110)는 감쇠기 그룹의 각 감쇠기 셀들을 스위칭하여 해당 감쇠기 셀의 작동을 제어한다. 본 발명에서는 16dB, 8dB 및 4dB 스텝 감쇠기 셀이 총 7개의 4dB 유닛 감쇠기 셀로 대체되었기 때문에, 16dB, 8dB 및 4dB 스텝 감쇠기 셀에 대한 3 비트 이진 코드로 구성된 제어신호 (C16, C8, C4)가 7 비트로 누적된 일진 코드(Unary Code) 신호인 제어신호 (C4g, C4f, C4e, C4d, C4c, C4b, C4a)로 변환된다. The controller 110 switches each attenuator cell of the attenuator group to control the operation of the corresponding attenuator cell. In the present invention, since the 16dB, 8dB and 4dB step attenuator cells have been replaced by a total of 7 4dB unit attenuator cells, the control signals (C16, C8, C4) composed of 3-bit binary codes for the 16dB, 8dB and 4dB step attenuator cells are 7 It is converted into a control signal (C4g, C4f, C4e, C4d, C4c, C4b, C4a), which is an unary code signal accumulated in bits.

도 6에 도시된 것처럼, 제어부(110)는 제1 제어신호 생성부(111)와 제2 제어신호 생성부(112)를 포함한다. 제1 제어신호 생성부(111)는 도 1에 도시된 종래 기술의 구성에 따른 디지털 스텝 감쇠기에서의 제어부(10h)와 동일한 구조를 갖는다. 즉 제1 제어신호 생성부(111)는 제어신호 (C16, C8, C4, C2, C1, Cp5, Cp25)를 생성하여 그 중 제어신호 (C2, C1, Cp5, Cp25)는 각각 감쇠기 그룹부(130)의 2dB, 1dB, 0.5dB 및 0.25dB 스텝 감쇠기 셀(131)로 입력시킨다. 그리고 나머지 제어신호 (C16, C8, C4)는 제2 제어신호 생성부(112)로 입력시킨다. As shown in FIG. 6, the control unit 110 includes a first control signal generation unit 111 and a second control signal generation unit 112. The first control signal generation unit 111 has the same structure as the control unit 10h in the digital step attenuator according to the configuration of the prior art shown in FIG. 1. That is, the first control signal generation unit 111 generates control signals (C16, C8, C4, C2, C1, Cp5, Cp25), and among them, the control signals (C2, C1, Cp5, Cp25) are each attenuator group unit ( 130) of 2dB, 1dB, 0.5dB and 0.25dB step attenuator cells 131. Then, the remaining control signals C16, C8, and C4 are input to the second control signal generator 112.

제2 제어신호 생성부(112)는 3 비트 이진 코드로 구성된 제어신호 (C16, C8, C4)를 7 비트로 누적된 일진 코드인 제어신호 (C4g, C4f, C4e, C4d, C4c, C4b, C4a)로 변환하여 각각 감쇠기 그룹부(130)의 복수의 4dB 유닛 감쇠기 셀(139)로 입력시킨다. 일예로, 3개의 제어신호 (C16, C8, C4)를 통해 제어하고자 하는 최대 감쇠도를 고려한다. 이는 제어신호가 (111)인 경우로 최대 감쇠도는 16dB, 8dB, 4dB의 총합에 해당하는 28dB일 수 있다. 이 경우 제2 제어신호 생성부는 제1 제어신호 생성부에서 출력되는 제어신호 (C16, C8, C4), (111)을 도 7의 진리표 14 라인에 도시되어 있는 제어신호 (C4g, C4f, C4e, C4d, C4c, C4b, C4a), (1111111)로 변환하여 감쇠기 그룹부의 유닛 감쇠기 셀로 출력한다. 제어신호 (1111111)를 입력받은 7 개의 4dB 유닛 감쇠기 셀은 모두 스위치온 되어 28dB의 총 감쇠도를 얻을 수 있다. 즉 본 발명에서는 16dB, 8dB, 4dB 스텝 감쇠기 셀(131)을 7개의 4dB의 유닛 감쇠기 셀(139)로 대체하더라도 동일한 총 감쇠도를 얻을 수 있다. The second control signal generation unit 112 is a control signal (C4g, C4f, C4e, C4d, C4c, C4b, C4a), which is a control signal (C16, C8, C4) composed of a 3-bit binary code and accumulated in 7 bits. And input to a plurality of 4dB unit attenuator cells 139 of each attenuator group unit 130. As an example, consider the maximum attenuation to be controlled through three control signals (C16, C8, C4). This is a case where the control signal is (111), and the maximum attenuation may be 28 dB, which is the sum of 16 dB, 8 dB, and 4 dB. In this case, the second control signal generation unit converts the control signals C16, C8, C4, and 111 output from the first control signal generation unit into the control signals C4g, C4f, C4e, and Converted to C4d, C4c, C4b, C4a), (1111111) and output to the unit attenuator cell of the attenuator group part. All of the 7 4dB unit attenuator cells receiving the control signal 1111111 are switched on to obtain a total attenuation of 28dB. That is, in the present invention, even if the 16dB, 8dB, and 4dB step attenuator cells 131 are replaced with seven 4dB unit attenuator cells 139, the same total attenuation can be obtained.

도 7에 본 발명에 따른 7 비트 디지털 스텝 감쇠기의 진리표를 나타내었다. 도 7의 진리표를 보면 본 발명의 글리치 세이프 디지털 스텝 감쇠기에서는 누적된 일진코드 제어신호를 사용함으로써, 3 비트 이진 제어신호 (C16, C8, C4)가 7비트 제어신호인 (C4g, C4f, C4e, C4d, C4c, C4b, C4a)로 변환된다. 이에 따라 본 발명에서는 디지털 스텝 감쇠기의 총 감쇠도를 4dB, 8dB, 12dB, 16dB, 20dB, 24dB 및 28dB로 변화시킬 때, 7개의 4dB 유닛 감쇠기 셀이 순차적으로 하나씩 온 스위칭되므로 과도상태 순간에 발생할 수 있는 최대 글리치는 4dB로 제한되게 된다.7 shows the truth table of the 7-bit digital step attenuator according to the present invention. Referring to the truth table of FIG. 7, in the glitch-safe digital step attenuator of the present invention, by using the accumulated single-code control signal, the 3-bit binary control signals (C16, C8, C4) are 7-bit control signals (C4g, C4f, C4e, C4d, C4c, C4b, C4a). Accordingly, in the present invention, when the total attenuation of the digital step attenuator is changed to 4dB, 8dB, 12dB, 16dB, 20dB, 24dB and 28dB, the seven 4dB unit attenuator cells are sequentially turned on and switched on one by one. The maximum glitch that is present is limited to 4dB.

총 감쇠도가 15.75dB에서 16dB로 바뀌는 경우를 예를 들어서, 본 발명에서 글리치의 크기가 줄어드는 과정을 설명한다. 본 발명의 실시 예에 따른 디지털 스텝 감쇠기에서, 총 감쇠도가 15.75dB 및 16dB인 경우 제어신호는 각각 도 7의 10, 11번째 라인에 도시되어 있는 대로 (00001111111) 및 (00011110000)이다. 총 11개의 제어신호 중 C4d가 0에서 1로 변화하고, (C2, C1, Cp5, Cp25)가 1에서 0으로 변화하게 되어, 동시에 스위칭되는 감쇠기 셀의 수(5개)가 도 2의 종래 기술의 구성에 따른 디지털 스텝 감쇠기의 경우(7개)보다 감소한다. 또한 4dB 유닛 감쇠기 셀 3개(총 12dB)는 스위칭 없이 온 상태를 유지하므로, (C4a, C4b, C4c) = (111), 총 감쇠도가 15.75dB에서 16dB로 변경되는 상황에서 발생할 수 있는 글리치의 최대 크기도 15.75dB→12dB / 19.75dB→16dB와 같이 최대 ±3.75dB로로 제한됨을 알 수 있다. Taking a case where the total attenuation is changed from 15.75dB to 16dB, a process of reducing the size of a glitch in the present invention will be described. In the digital step attenuator according to an embodiment of the present invention, when the total attenuation is 15.75dB and 16dB, the control signals are (00001111111) and (00011110000) as shown in lines 10 and 11 of FIG. 7, respectively. Of a total of 11 control signals, C4d changes from 0 to 1, and (C2, C1, Cp5, Cp25) changes from 1 to 0, so that the number of attenuator cells that are switched simultaneously (5) is the prior art of FIG. In the case of digital step attenuators according to the configuration of (7), it is reduced. In addition, three 4dB unit attenuator cells (12dB total) remain on without switching, so (C4a, C4b, C4c) = (111), the glitches that can occur when the total attenuation changes from 15.75dB to 16dB. It can be seen that the maximum size is also limited to ±3.75dB, such as 15.75dB→12dB / 19.75dB→16dB.

본 발명의 다른 실시 예에서 소개되는 디지털 스텝 감쇠기는 도 6에 도시된 바와 같이 감쇠기 그룹부(130)의 각 감쇠기 셀에 입력되는 제어신호의 지연을 제어하는 지연회로부(150)을 더 포함한다. 지연회로부(150)는 총 11개의 감쇠기 셀에 입력되는 11개의 제어신호에 대해 개별적으로 입력 시간 지연을 제어한다. 감쇠기 셀이 작동 상태 즉 감쇠 상태로 스위칭(0→1)되는 경우에는 지연시간이 생성되지 않는다. 반면 감쇠기 셀이 비동작 상태 즉 무감쇠 상태로 스위칭(1→0)되는 경우에는 지연회로부(150)은 해당 감쇠기 셀로 입력되는 제어신호에 감쇠기 셀 별로 최적화된 지연시간을 부여한다. 이에 따라 감쇠기 셀들이 개별적으로 스위칭될 때, 감쇠도가 줄어드는 경우(1→0)는 스위칭 타임이 지연되므로, 감쇠도가 늘어나는 경우(0→1)의 스위칭 타임 과도상태가 지난 후에 스위칭되게 된다. 즉, 제어신호가 지연회로부(150)를 통해 일정 조건하에서 지연되어 감쇠기 셀에 입력됨으로써, 디지털 스텝 감쇠기가 스위칭 시에 플러스 이득이 생기는 과정은 거치지 않고, 다만 더 낮은 감쇠의 과정만을 거치게 된다. 이로 인해 본 발명에서 지연회로부(150)를 포함하는 디지털 스텝 감쇠기는 포지티브 글리치를 억제할 수 있고, 네거티브 글리치만 발생하게 되는 것이다. The digital step attenuator introduced in another embodiment of the present invention further includes a delay circuit unit 150 for controlling a delay of a control signal input to each attenuator cell of the attenuator group unit 130 as shown in FIG. 6. The delay circuit unit 150 individually controls the input time delay for 11 control signals input to a total of 11 attenuator cells. When the attenuator cell is switched to the operating state, i.e. the attenuated state (0→1), no delay time is generated. On the other hand, when the attenuator cell is switched to a non-operating state, that is, in a non-attenuating state (1→0), the delay circuit unit 150 applies an optimized delay time for each attenuator cell to a control signal input to the corresponding attenuator cell. Accordingly, when the attenuator cells are individually switched, the switching time is delayed when the attenuation decreases (1→0), so that the switching is performed after the switching time transient state when the attenuation increases (0→1). That is, since the control signal is delayed under a certain condition through the delay circuit unit 150 and input to the attenuator cell, the digital step attenuator does not undergo a process of generating a positive gain when switching, but only undergoes a process of lower attenuation. For this reason, in the present invention, the digital step attenuator including the delay circuit unit 150 can suppress positive glitches, and only negative glitches are generated.

이 지연회로부(150)는 일정 지연시간을 갖는 논리 게이트 그룹으로 구성되며, 디지털 스텝 감쇠기의 각 감쇠기 셀에 사용되는 스위치의 스위칭 타임 산포범위 및 PVT변동 조건을 고려하여 지연시간이 설정된다.The delay circuit unit 150 is composed of a logic gate group having a predetermined delay time, and a delay time is set in consideration of a switching time distribution range and a PVT variation condition of a switch used in each attenuator cell of the digital step attenuator.

도 8은 본 발명의 실시 예에 따른 디지털 스텝 감쇠기의 글리치 발생 출력화면을 나타낸 것이다. 즉 4dB 유닛 감쇠기 셀 기반의 7 비트 디지털 스텝 감쇠기에 누적 일진코드 제어신호 및 지연회로부(150)를 채용한 실시예에서, 총 감쇠도를 15.75dB에서 16dB로 변환시켰을 때 발생하는 글리치의 출력 화면이다. 동일한 감쇠도 변환 과정(15.75dB→16dB)을 실험하였을 때, 종래 기술에 따른 디지털 스텝 감쇠기에서 발생한 글리치(도 3에 도시), 그리고 지연회로부(150)만을 더 포함하고 있는 종래 기술의 디지털 스텝 감쇠기에서 발생한 글리치(도 5에 도시)와 비교해 보면, 포지티브 글리치의 억제뿐만 아니라, 종래 지연회로부(150)를 채용한 디지털 스텝 감쇠기에서 발생하였던 네거티브 글리치까지도 억제되는 것을 알 수 있다. 8 shows a glitch generation output screen of the digital step attenuator according to an embodiment of the present invention. That is, in the embodiment in which the accumulated Iljin code control signal and the delay circuit unit 150 are employed in a 7-bit digital step attenuator based on a 4dB unit attenuator cell, this is an output screen of a glitch that occurs when the total attenuation is converted from 15.75dB to 16dB. . When the same attenuation conversion process (15.75dB→16dB) was experimented, a glitch generated in a digital step attenuator according to the prior art (shown in FIG. 3), and a digital step attenuator of the prior art further including only the delay circuit unit 150 Comparing with the glitch generated in FIG. 5 (shown in FIG. 5), it can be seen that not only the positive glitch is suppressed, but also the negative glitch generated in the digital step attenuator employing the conventional delay circuit unit 150 is suppressed.

상기 기술한 본 발명에 의하면 RF 시스템 전체의 복잡성을 증가시키지 않고, 디지털 스텝 감쇠기의 상태가 전환될 때 발생할 수 있는 글리치를 억제함으로써 디지털 스텝 감쇠기 후단부 회로의 손상을 방지함과 동시에 전달되는 신호의 특성을 높일 수 있는 효과를 얻을 수 있다. 더불어 글리치 세이프 디지털 스텝 감쇠기를 사용함으로써 RF 시스템 전체의 신뢰성을 개선할 수 있게 된다.According to the present invention described above, by suppressing glitches that may occur when the state of the digital step attenuator is switched, without increasing the complexity of the entire RF system, damage to the rear end circuit of the digital step attenuator is prevented, and the transmitted signal is You can get the effect that can increase the characteristics. In addition, the use of a glitch-safe digital step attenuator improves the reliability of the entire RF system.

지금까지 본 발명의 글리치 세이프 디지털 스텝 감쇠기를 도면을 참조하여 상세히 기술하였지만, 이것은 예시 목적이지 이것으로 본 발명을 한정하고자 함은 아니며, 본 발명의 범위는 상세한 설명보다는 이하의 부속 청구범위에 의해 정해지며, 본 발명의 특허 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형 형태는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Until now, the glitch-safe digital step attenuator of the present invention has been described in detail with reference to the drawings, but this is for illustrative purposes and is not intended to limit the present invention, and the scope of the present invention is defined by the following appended claims rather than the detailed description. It should be understood that all changes or modifications derived from the meaning and scope of the claims of the present invention and equivalent concepts thereof are included in the scope of the present invention.

10a, 10b, 10c, 10d, 10e, 10f, 10g : 스텝 감쇠기 셀,
10h : 제어부
100, 130 : 감쇠기 그룹부
110 : 제어부
111 : 제1 제어신호 생성부
112 : 제2 제어신호 생성부
131 : 스텝 감쇠기 셀
139 : 유닛 감쇠기 셀
150 : 지연회로부10a, 10b, 10c, 10d, 10e, 10f, 10g: step attenuator cell,
10h: control unit
100, 130: attenuator group unit
110: control unit
111: first control signal generation unit
112: second control signal generation unit
131: step attenuator cell
139: unit attenuator cell
150: delay circuit part

Claims (16)

복수의 유닛 감쇠기 셀(139)들과 복수의 스텝 감쇠기 셀(131)들을 포함하고, 상기 복수의 유닛 감쇠기 셀들과 상기 복수의 스텝 감쇠기 셀들 간의 연결이 스위치를 통해 제어되는 감쇠기 그룹부(130), 및
상기 복수의 스텝 감쇠기 셀과 상기 복수의 유닛 감쇠기 셀의 스위치를 제어하는 제어신호를 생성하는 제어부(110)를 포함하고,
상기 복수의 유닛 감쇠기 셀들의 감쇠도는 모두 동일하게 설정되고, 상기 복수의 스텝 감쇠기 셀들의 감쇠도는 상기 복수의 유닛 감쇠기 셀들의 감쇠도 보다 작게 설정되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기.An attenuator group unit 130 including a plurality of unit attenuator cells 139 and a plurality of step attenuator cells 131, and in which a connection between the plurality of unit attenuator cells and the plurality of step attenuator cells is controlled through a switch, And
And a control unit 110 for generating a control signal for controlling switches of the plurality of step attenuator cells and the plurality of unit attenuator cells,
A glitch-safe digital step attenuator, characterized in that the attenuation degrees of the plurality of unit attenuator cells are all set equally, and the attenuation degrees of the plurality of step attenuator cells are set smaller than the attenuation degrees of the plurality of unit attenuator cells. 제 1 항에 있어서,
상기 복수의 유닛 감쇠기 셀의 유닛 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 임의의 값으로 정하되, 디지털 스텝 감쇠기에서 발생 가능한 글리치 크기를 제한하는 값으로 설정되고,
상기 복수의 스텝 감쇠기 셀의 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 순차적으로 설정되고,
상기 최소 단위 감쇠도는 상기 복수의 유닛 감쇠기 셀들과 상기 복수의 스텝 감쇠기 셀들의 감쇠도 중에서 최소인 값이고, 상기 디지털 스텝 감쇠기의 요구성능에 부합하도록 설정되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 1,
The unit attenuation degree of the plurality of unit attenuator cells is set to an arbitrary value among the values of (minimum unit attenuation) × 2 (N-1) dB (N is a natural number), but limits the glitch size that can occur in the digital step attenuator. Value is set,
The attenuation degree of the plurality of step attenuator cells is sequentially set among values of (minimum unit attenuation degree) × 2 (N-1) dB (N is a natural number),
The minimum unit attenuation degree is a minimum value of the attenuation degrees of the plurality of unit attenuator cells and the plurality of step attenuator cells, and is set to meet the required performance of the digital step attenuator. 제 1 항 또는 제 2 항에 있어서
상기 최소 스텝 감쇠도는 0.1dB 내지 0.5dB인 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 1 or 2
The glitch-safe digital step attenuator, characterized in that the minimum step attenuation is 0.1dB to 0.5dB. 제 1 항 또는 제 2 항에 있어서
상기 유닛 감쇠기 셀들의 감쇠도는 2dB 내지 8dB인 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기.The method of claim 1 or 2
A glitch-safe digital step attenuator, characterized in that the attenuation of the unit attenuator cells is 2dB to 8dB. 제 1 항 또는 제 2 항에 있어서
상기 제어부는,
제1 제어 신호를 생성하고, 상기 제1 제어 신호 중 일부를 상기 감쇠기 그룹으로 출력하는 제1 제어 신호 생성부(111), 및
상기 제1 제어 신호 중 나머지 일부를 입력 받아서 제2 제어 신호로 변환하고, 변환된 제2 제어 신호를 상기 감쇠기 그룹으로 출력하는 제2 제어 신호 생성부(112)를 포함하는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 1 or 2
The control unit,
A first control signal generator 111 that generates a first control signal and outputs a part of the first control signal to the attenuator group, and
And a second control signal generator 112 configured to receive the remaining part of the first control signal, convert it into a second control signal, and output the converted second control signal to the attenuator group. Digital step attenuator. 제 5 항에 있어서
상기 감쇠기 그룹으로 입력되는 상기 제1 제어 신호 중 일부는 상기 감쇠기 그룹 내의 상기 복수의 스텝 감쇠기 셀의 스위치를 제어하고, 상기 감쇠기 그룹으로 입력되는 상기 제2 제어 신호는 상기 감쇠기 그룹 내의 상기 복수의 유닛 감쇠기 셀의 스위치를 제어하는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 5
Some of the first control signals input to the attenuator group control switches of the plurality of step attenuator cells in the attenuator group, and the second control signal input to the attenuator group is the plurality of units in the attenuator group A glitch-safe digital step attenuator, characterized in that it controls a switch in the attenuator cell. 제 1 항 또는 제 2 항에 있어서
상기 복수 개의 유닛 감쇠기 셀들은 상기 감쇠기 그룹부의 입력단 및 출력단에 상호 대칭되게 나뉘어 배치되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 1 or 2
Wherein the plurality of unit attenuator cells are arranged symmetrically to each other at an input terminal and an output terminal of the attenuator group unit. 제1항 또는 제2항에 있어서
상기 복수 개의 스텝 감쇠기 셀들은 상기 감쇠기 그룹부의 입력단과 출력단 사이에 배치되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method according to claim 1 or 2
Wherein the plurality of step attenuator cells are disposed between an input terminal and an output terminal of the attenuator group unit. 복수의 유닛 감쇠기 셀들과 복수의 스텝 감쇠기 셀들을 포함하고, 상기 복수의 유닛 감쇠기 셀들과 상기 복수의 스텝 감쇠기 셀들 간의 연결이 스위치를 통해 제어되는 감쇠기 그룹부,
상기 복수의 스텝 감쇠기 셀과 상기 복수의 유닛 감쇠기 셀의 스위치를 제어하는 제어신호를 생성하는 제어부, 및
상기 제어부와 상기 감쇠기 그룹부 사이에 위치하여, 상기 복수개의 유닛 감쇠기 셀과 상기 복수 개의 스텝 감쇠기 셀로 입력되는 각각의 제어 신호를 소정의 조건에 따라 지연시키는 지연회로부(150)를 포함하고,
상기 유닛 감쇠기 셀들의 감쇠도는 모두 동일하게 설정되고, 상기 복수의 스텝 감쇠기 셀들의 감쇠도는 상기 복수의 유닛 감쇠기 셀들의 감쇠도 보다 작게 설정되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기.An attenuator group unit comprising a plurality of unit attenuator cells and a plurality of step attenuator cells, wherein a connection between the plurality of unit attenuator cells and the plurality of step attenuator cells is controlled through a switch,
A control unit for generating a control signal for controlling switches of the plurality of step attenuator cells and the plurality of unit attenuator cells, and
A delay circuit unit 150 positioned between the control unit and the attenuator group unit to delay control signals input to the plurality of unit attenuator cells and the plurality of step attenuator cells according to a predetermined condition,
A glitch-safe digital step attenuator, characterized in that the attenuation degrees of the unit attenuator cells are all set equally, and the attenuation degrees of the plurality of step attenuator cells are set smaller than the attenuation degrees of the plurality of unit attenuator cells. 제 9 항에 있어서,
상기 복수의 유닛 감쇠기 셀의 유닛 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 임의의 값으로 정하되, 디지털 스텝 감쇠기에서 발생 가능한 글리치 크기를 제한하는 값으로 설정되고,
상기 복수의 스텝 감쇠기 셀의 감쇠도는 (최소 단위 감쇠도)×2(N-1)dB (N은 자연수)의 값 중에서 순차적으로 설정되고,
상기 최소 단위 감쇠도는 상기 복수의 유닛 감쇠기 셀들과 상기 복수의 스텝 감쇠기 셀들의 감쇠도 중에서 최소인 값이고, 상기 디지털 스텝 감쇠기의 요구성능에 부합하도록 설정되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 9,
The unit attenuation degree of the plurality of unit attenuator cells is set to an arbitrary value among the values of (minimum unit attenuation) × 2 (N-1) dB (N is a natural number), but limits the glitch size that can occur in the digital step attenuator. Is set to a value,
The attenuation degree of the plurality of step attenuator cells is sequentially set among values of (minimum unit attenuation degree) × 2 (N-1) dB (N is a natural number),
The minimum unit attenuation degree is a minimum value of the attenuation degrees of the plurality of unit attenuator cells and the plurality of step attenuator cells, and is set to meet the required performance of the digital step attenuator. 제 9 항 또는 제 10 항에 있어서
상기 최소 스텝 감쇠도는 0.1dB 내지 0.5dB인 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method according to claim 9 or 10
The glitch-safe digital step attenuator, characterized in that the minimum step attenuation is 0.1dB to 0.5dB. 제 9 항 또는 제 10 항에 있어서
상기 유닛 감쇠기 셀들의 감쇠도는 2dB 내지 8dB인 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기.The method of claim 9 or 10
A glitch-safe digital step attenuator, characterized in that the attenuation of the unit attenuator cells is 2dB to 8dB. 제 9 항 또는 제 10 항에 있어서
상기 제어부는,
제1 제어 신호를 생성하고, 상기 제1 제어 신호 중 일부를 상기 감쇠기 그룹으로 출력하는 제1 제어 신호 생성부, 및
상기 제1 제어 신호 중 나머지 일부를 입력 받아서 제2 제어 신호로 변환하고, 변환된 제2 제어 신호를 상기 감쇠기 그룹으로 출력하는 제2 제어 신호 생성부를 포함하는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method according to claim 9 or 10
The control unit,
A first control signal generator generating a first control signal and outputting a part of the first control signal to the attenuator group, and
And a second control signal generator configured to receive the remaining part of the first control signal, convert it into a second control signal, and output the converted second control signal to the attenuator group. 제 13 항에 있어서
상기 감쇠기 그룹으로 입력되는 상기 제1 제어 신호 중 일부는 상기 감쇠기 그룹 내의 상기 복수의 스텝 감쇠기 셀의 스위치를 제어하고, 상기 감쇠기 그룹으로 입력되는 상기 제2 제어 신호는 상기 감쇠기 그룹 내의 상기 복수의 유닛 감쇠기 셀의 스위치를 제어하는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 13
Some of the first control signals input to the attenuator group control switches of the plurality of step attenuator cells in the attenuator group, and the second control signal input to the attenuator group is the plurality of units in the attenuator group A glitch-safe digital step attenuator, characterized in that it controls a switch in the attenuator cell. 제 9 항 또는 제 10 항에 있어서
상기 복수 개의 유닛 감쇠기 셀들은 상기 감쇠기 그룹부의 입력단 및 출력단에 상호 대칭되게 나뉘어 배치되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 9 or 10
Wherein the plurality of unit attenuator cells are arranged symmetrically to each other at an input terminal and an output terminal of the attenuator group unit. 제 9 항 또는 제 10 항에 있어서
상기 복수 개의 스텝 감쇠기 셀들은 상기 감쇠기 그룹부의 입력단과 출력단 사이에 배치되는 것을 특징으로 하는 글리치 세이프 디지털 스텝 감쇠기. The method of claim 9 or 10
Wherein the plurality of step attenuator cells are disposed between an input terminal and an output terminal of the attenuator group unit.
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US20170207769A1 (en) * 2015-10-08 2017-07-20 Peregrine Semiconductor Corporation Digital Step Attenuator
KR101838958B1 (en) 2016-04-06 2018-03-15 베렉스주식회사 Digital Step Attenuator with glitch-safe circuit

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