KR20210040268A - 무선 통신 시스템에서 대규모 전파 지연을 위한 방법 및 장치 - Google Patents

무선 통신 시스템에서 대규모 전파 지연을 위한 방법 및 장치 Download PDF

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Abstract

방법 및 장치가 개시된다. 사용자 장비 (UE)의 관점으로부터의 예에서, UE는 기지국으로부터 다운 링크 제어 정보 (DCI) 포맷을 수신한다. UE는 DCI 포맷에 의해 지시되는 정보에 타이밍 오프셋을 적용한다.

Description

무선 통신 시스템에서 대규모 전파 지연을 위한 방법 및 장치{METHOD AND APPARATUS FOR LARGE PROPAGATION DELAY IN A WIRELESS COMMUNICATION SYSTEM}
본 출원은 2019년 10월 2일 수요일자로 출원된 미국 특허 가출원 일련번호 62/909,434호에 대한 우선권을 주장하며, 이러한 출원의 개시내용의 그 전체가 본원에 참조로써 통합된다. 본 출원은 또한 2019년 10월 2일자로 출원된 미국 특허 가출원 일련번호 62/909,427호에 대한 우선권을 주장하며, 이러한 출원의 개시내용의 그 전체가 본원에 참조로써 통합된다.
본 개시는 무선통신 네트워크에 관한 것으로, 특히 무선통신 시스템에서 대규모 전파 지연을 위한 방법 및 장치에 관한 것이다.
이동 통신기기간 대용량 데이터 통신에 대한 수요가 급격히 증가하면서, 종래 이동 음성 통신 네트워크는 인터넷 프로토콜(IP) 데이터 패킷으로 통신하는 네크워크로 진화하고 있다. 그러한 IP 데이터 패킷 통신은 이동 통신기기 사용자에게 음성 IP (Voice over IP), 멀티미디어, 멀티캐스트 및 수요에 의한(on-demand) 통신 서비스를 제공할 수 있다.
예시적인 네트워크 구조로는 무선 접속 네트워크 (E-TRAN)가 있다. E-TRAN 시스템은 상술한 음성 IP 및 멀티미디어 서비스를 실현하기 위해 높은 데이터 처리량(throughput)을 제공할 수 있다. 차세대 (예를 들어, 5G)를 위한 새로운 무선 기술이 현재 3GPP 표준 기구에서 논의되고 있다. 따라서 현재의 3GPP 표준 본문에 대한 변경안이 제 출되어 3GPP표준이 진화 및 완결될 것으로 보인다.
본 개시에 따르면, 하나 이상의 장치 및/또는 방법이 제공된다.
사용자 장비 (UE)의 관점으로부터의 예에서, UE는 기지국으로부터 다운 링크 제어 정보 (DCI) 포맷을 수신한다. 상기 UE는 상기 DCI 포맷에 의해 지시되는 정보에 타이밍 오프셋을 적용한다.
UE의 관점으로부터의 예에서, 상기 UE는 기지국으로부터 DCI 포맷을 수신하되, 상기 DCI 포맷은 슬롯 포맷들을 지시한다. 상기 UE는 업링크 (UL) 송신에 대해 상기 슬롯 포맷들을 적용하지 않는다. 상기 UE는 UL 슬롯들에 대해 상기 슬롯 포맷들을 적용하지 않는다.
기지국의 관점으로부터의 예에서, 상기 기지국은 UE의 타이밍 어드밴스 (TA) 값에 기반하여 상기 UE가 DCI 포맷 2_0을 모니터링하도록 구성할지 여부를 결정한다.
도 1은 예시적인 일실시예에 따른 무선 통신 시스템에 대한 도면이다.
도 2는 예시적인 일실시예에 따른 (접속 네트워크로도 알려진) 송신기 시스템 및 (사용자 장비 또는 UE로도 알려진) 수신기 시스템에 대한 블록도이다.
도 3은 예시적인 일실시예에 따른 통신 시스템에 대한 기능 블록도이다.
도 4는 예시적인 일실시예에 따른 도 3의 프로그램 코드의 기능 블록도이다.
도 5는 예시적인 일실예에 따른, UE의 업링크-다운링크 타이밍 관계와 연관된 예시적인 시나리오를 도시한 도면이다.
도 6은 예시적인 일실예에 따른 다운 링크 제어 정보 (DCI) 포맷의 수신과 연관된 예시적인 시나리오를 도시하는 것이다.
도 7은 예시적인 일시시예에 따른 흐름도이다.
도 8은 예시적인 일시시예에 따른 흐름도이다.
도 9는 예시적인 일시시예에 따른 흐름도이다.
도 10은 예시적인 일시시예에 따른 흐름도이다.
도 11은 예시적인 일시시예에 따른 흐름도이다.
도 12는 예시적인 일시시예에 따른 흐름도이다.
도 13은 예시적인 일시시예에 따른 흐름도이다.
도 14는 예시적인 일시시예에 따른 흐름도이다.
도 15는 예시적인 일시시예에 따른 흐름도이다.
후술되는 예시적인 무선 통신 시스템 및 디바이스는 브로트캐스트 서비스를 지원하는 무선 통신 시스템을 채용한다. 무선 통신 시스템은 광범위하게 배치되어 음성, 데이터 등 다양한 통신 형태를 제공한다. 이 시스템은 코드분할다중접속(CDMA), 시분할다중접속(TDMA), 직교주파수분할다중접속(OFDMA), 3세대 파트너십 프로젝트 (3GPP ) LTE (Long Term Evolution) 무선접속, 3GPP LTE-A 또는 광대역 LTE(Long Term Evolution Advanced), 3GPP2 UMB (Ultra Mobile Broadband), WiMax, 5G를 위한 3GPP NR (New Radio) 무선 접속, 또는 다른 변조기법을 기반으로 할 수 있다.
특히, 후술되는 예시적인 무선 통신 시스템 및 디바이스들은 다음을 포함하는, 3GPP로 언급된 “3세대 파트너십 프로젝트”로 명명된 컨소시엄이 제 안한 표준과 같은 하나 이상의 표준들을 지원하도록 설계될 수 있다: 3GPP TS 38.211 V15.6.0, “NR 물리채널들 및 변조들”; 3GPP TR 38.821 V0.7.0, “비지상 네트워크 (NTN)를 지원하는 NR용 솔루션 (릴리즈 16)”; 3GPP TS 38.213 V15.6.0, “제어용 NR 물리 계층 절차”; 3GPP TS 38.133 V15.6.0, “무선 리소스 관리 지원을 위한 NR 요구사항들”; 3GPP TS 38.214 V15.6.0, “데이터용 NR 물리계층 절차들”; 3GPP TS 38.331 V15.6.0, “NR RRC 규격”. 위에서 열거된 표준 및 문서들이 그 전체가 참조로써 통합된다.
도 1은 본 개시의 하나 이상의 실시예에 따른 다중 접속 무선 통신 시스템을 제 시한다. 접속 네트워크(AN, 100)는 한 그룹은 참조번호 104 및 106, 다른 그룹은 참조번호 108 및 110, 추가 그룹은 참조번호 112 및 114를 포함하는 다수의 안테나 그룹들을 포함한다. 도 1에서, 각 안테나 그룹별로 두 개의 안테나가 도시되었지만, 각 그룹별로 더 많은 혹은 더 적은 안테나가 사용될 수 있다. 접속 단말(AT, 116)은 안테나들(112, 114)과 통신하고, 여기서, 안테나들(112, 114)은 순방향 링크(120)를 통해 액세스 단말(116)로 정보를 전송하고, 역방향 링크(118)를 통해 접속 단말(116)로부터 정보를 수신한다. AT(122)는 안테나들(106, 108)과 통신하고, 여기서, 안테나들(106, 108)은 순방향 링크(126)를 통해 AT(122)로 정보를 전송하고, 역방향 링크(124)를 통해 AT(122)로부터 정보를 수신한다. 주파수 분할 이중화 (FDD) 시스템에서, 통신링크들(118, 120, 124, 126)은 통신에 서로 다른 주파수를 사용한다. 예를 들어, 순방향 링크(120)는 역방향 링크(118)가 사용하는 것과 다른 주파수를 사용할 수 있다.
각 안테나 그룹 및/또는 이들이 통신하도록 설계된 영역은 보통 접속 네트워크의 섹터(sector)로 불린다. 본 실시예에서, 각 안테나 그룹은 액세스 네트워크(100)에 의해 커버되는 영역의 섹터에서 접속 단말과 통신하도록 설계된다.
순방향 링크(120, 126)를 통한 통신에서, 접속 네트워크(100)의 송신 안테나들은 다른 접속 단말들(116, 122)에 대한 순방향 링크의 신호대잡음비를 향상시키기 위해 빔포밍(beamforming)를 사용할 수 있다. 또한 빔포밍을 사용하여 커버리지(coverage)에 랜덤하게 산재되어 있는 접속 단말에 전송하는 접속 네트워크는 하나의 안테나를 통해 모든 접속 단말에 전송하는 접속 네트워크보다 이웃 셀 내 접속 단말들에게 간섭을 덜 일으킨다.
접속 네트워크(AN)는 단말들과 통신에 사용된 고정국 또는 기지국일 수 있고, 접속 포인트, 노드 B(node B), 기지국, 확장형 기지국 (enhanced base station), 진화된 노드 B(eNB), 차세대 노드B (gNB) 또는 다른 용어로도 지칭될 수 있다. 접속 단말(AT)은 또한 사용자 장비(UE), 무선 통신 디바이스, 단말, 접속 단말 또는 다른 용어로도 불릴 수 있다.
도 2는 MIMO 시스템(200)에서, (접속 네트워크로도 알려진) 송신기 시스템(210), (접속 단말(AT) 또는 사용자 장비(UE)로도 알려진) 수신기 시스템(250)의 실시예에 대한 단순화된 블록도이다. 송신기 시스템(210)에서, 다수의 데이터 스트림에 대한 트래픽 데이터는 데이터 소스(212)에서 전송(TX) 데이터 프로세서(214)로 공급된다.
일 실시예에서, 각 데이터 스트림은 개별 전송 안테나를 통해 전송된다. TX 데이터 프로세서(214)는 부호화된 데이터를 제공하도록 데이터 스트림에 대해 선택된 특별한 부호화 방식을 기반으로 그 데이터 스트림을 위한 트래픽 데이터를 포맷, 부호화 및 인터리빙 한다.
각 데이터 스트림에 대해 부호화된 데이터는 OFDM 기법을 사용해 파일럿 데이터와 다중화된다. 파일럿 데이터는 보통 기지의 방식으로 처리된 기지의 데이터로 수신기 시스템에서 채널 응답 추정에 사용될 수 있다. 각 데이트 스트림에 대해 다중화된 파일럿 데이터와 부호화된 데이터는 변조된 심볼을 제공하도록 그 데이터 스트림에 대해 선택된 특별한 변조방식(예를 들어, BPSK, QPSK, M-PSK, 또는 M-QAM))을 기반으로 변조된다(즉, 심볼 매핑). 각 데이트 스트림에 대해 데이터 전송속도, 부호화 및 변조는 프로세서(230)가 내린 명령에 따라 결정될 수 있다.
그런 다음, 모든 데이터 스트림에 대한 변조 심볼이 TX MIMO 프로세서(220)로 제공되어, 추가로 (예를 들어, OFDM용) 변조 심볼이 처리된다. 그런 다음, TX MIMO 프로세서(220)는 N T 개 변조 심볼 스트림을 N T 개 송신기들(TMTR, 220a 내지 222t)로 제공한다. 어떤 실시예에서, TX MIMO 프로세서(220)는 데이터 스트림 심볼과 심볼이 송신되고 있는 안테나에 빔포밍 가중치를 적용할 수 있다.
각 송신기(222)는 개별 심볼 스트림을 수신 및 처리하여 하나 이상의 아날로그 신호를 공급하고, 아날로그 신호를 추가로 처리(예를 들어, 증폭, 필터링, 및 상향 변환)을 수행하여 MIMO 채널을 통한 송신에 적합한 변조신호를 제공한다. 그런 다음, 송신기들(222a 내지 222t)에서 송신된 N T 개의 변조된 신호들은 각각 N T 개의 안테나들(224a 내지 224t)을 통해 송신된다.
수신기 시스템(250)에서, 송신된 변조신호들이 N R 개 안테나들(252a 내지 252r)에 의해 수신되고, 각 안테나(252)에서 수신된 신호들은 각 수신기(RCVR, 254a 내지 254r)로 공급된다. 각 수신기(254)는 개별 수신 신호를 (예를 들어, 필터링, 증폭 및 하향 변환) 처리하고, 처리된 신호를 디지털로 변환하여 샘플을 제공하고, 샘플들을 추가 처리하여 해당 “수신” 심볼 스트림을 공급한다.
그런 다음, RX 데이터 프로세서(260)는 특별한 수신기 처리 기법에 기반한 N R 개의 수신기들(254)에서 출력된 N R 개의 수신 심볼 스트림을 수신 및 처리하여 N T 개의 “검출된 ” 심볼 스트림들을 공급한다. 이후, RX 데이터 프로세서(260)는 각 검출된 심볼 스트림을 복조, 디인터리빙 및 복호화하여 데이터 스트림에 대한 트래픽 데이터를 복원한다. RX 데이터 프로세서(260)에 의한 처리는 송신기 시스템(210)에서 TX MIMO 프로세서(220) 및 TX 데이터 프로세서(214)가 수행된 처리와 상보적이다.
프로세서(270)는 주기적으로 어느 프리코딩 행렬을 사용할 것인지( 후술됨)를 판단한다. 프로세서(270)는 행렬 인덱스부 및 랭크값부를 포함하는 역방향 링크 메시지를 작성한다.
역방향 링크 메시지는 통신 링크 및/또는 수신된 데이터 스트림에 대한 다양한 형태의 정보를 포함할 수 있다. 그런 다음, 역방향 링크 메시지는 데이터 소스(236)로부터 다수의 데이터 스트림에 대한 트래픽 데이터를 수신하는 TX 데이터 프로세서(238)에 의해 처리되고, 변조기(280)에 의해 변조되고, 송신기들(254a 내지 254r)에 의해 처리되며, 송신기 시스템(210)으로 되돌아 송신된다.
송신기 시스템(210)에서, 수신기 시스템(250)에서 출력된 변조신호가 안테나(224)에 의해 수신되고, 수신기들(222)에 의해 처리되며, 복조기(240)에서 복조되고, RX 데이터 프로세서(242)에 의해 처리되어 수신기 시스템(250)에 의해 송신된 역방향 링크 메시지를 추출한다. 그런 다음, 프로세서(230)는 어느 프리코딩 행렬을 사용하여 빔포밍 가중치 결정할 것인가를 판단하고, 추출된 메시지를 처리할 수 있다.
도 3은 본 발명의 일실시예에 따른 통신디바이스의 대안적인 단순화된 대체 기능 블록도를 보여준다. 도 3에 도시된 바와 같이, 무선 통신 시스템에서 통신디바이스(300)는 도 1의 UE들 (또는 AT들, 116, 122) 또는 도 1의 기지국(또는 AN, 100)의 구현에 사용될 수 있고, 무선통신 시스템은 LTE시스템 또는 NR 시스템일 수 있다. 통신 디바이스(300)는 입력 디바이스(302), 출력 디바이스(304), 제어회로(306), CPU (308), 메모리(310), 프로그램 코드(312) 및 트랜시버(transceiver, 314)를 포함할 수 있다. 제어회로(306)는 CPU(308)를 통해 메모리(310)내 프로그램 코드(312)를 실행하고, 그에 따라 통신 디바이스(300)의 동작을 제어한다. 통신 디바이스(300)는 키보드 또는 키패드와 같은 입력 디바이스(302)를 통해 사용자가 입력한 신호를 수신할 수 있고, 모니터 또는 스피커와 같은 출력 디바이스(304)를 통해 이미지 또는 소리를 출력할 수 있다. 트랜시버(314)는 무선신호의 수신 및 송신에 사용되어 수신신호를 제어회로(306)로 전달하고, 제어회로(306)에 의해 생성된 신호를 무선으로 출력한다. 무선 통신 시스템에서 통신디바이스(300)는 도 1에서 AN(100)의 구현에 사용될 수 있다.
도 4 는 개시된 대상물의 일실시예에 따라 도 3 에 도시된 프로그램 코드(312)의 단순화된 기능 블록도이다. 본 실시예에서, 프로그램 코드(312)는 애플리케이션 레이어(400), 레이어 3 부(402), 및 레이어 2 부(404)를 포함하고, 레이어 1 부(406)에 결합된다. 레이어 3 부(402)는 일반적으로 무선 리소스 제어를 수행할 수 있다. 레이어 2 부(404)는 일반적으로 링크 제어를 수행할 수 있다. 레이어 1 부(406)는 일반적으로 물리적인 연결을 수행할 수 있다.
3GPP TS 38.211 V15.6.0 는 NR 프레임 구조, 채널 및 뉴모롤로지 설계의 세부사항들을 제공한다. 3GPP TS 38.211 V15.6.0의 일부가 다음과 같이 인용된다. 특히, “업링크-다운링크 타이밍 관계”라는 제 목의 3GPP TS 38.211 V15.6.0의 4.3.1절의 표 4.3.1-1이 도 5에 재현되어 있다.
4 프레임 구조 및 물리 리소스들
4
4.3 프레임 구조
4.3.1 프레임들 및 서브프레임들
업링크 및 다운링크 송신들은
Figure pat00001
의 듀레이션을 갖는 프레임들로 구성되고, 각 프레임은 각각
Figure pat00002
의 듀레이션을 갖는 10개의 서브프레임들로 구성된다. 서브프레임당 연속된 OFDM 심볼들의 개수는
Figure pat00003
이다. 각 프레임은 5개의 서브프레임을 갖는 두 개의 동일한 크기의 하프 프레임으로 분할되고, 하프프레임 0은 0-4의 서브프레임들로 구성되며, 하프프레임1은 5-9의 서브프레임들로 구성된다.
반송파에는 업링크에 한 세트의 프레임들 및 다운링크에 한 세트의 서브프레임들이 있다.
UE로부터의 송신용 업링크 프레임 개수
Figure pat00004
는 UE에서 해당 다운링크 프레임 시작 전에
Figure pat00005
를 시작할 것이고, 여기서
Figure pat00006
는 [5, TS 38.213]에 의해 주어진다.
도 4.3. 1.-1 업링크-다운링크 타이밍 관계.
4.3.2. 슬롯들
부반송파 간격 구성
Figure pat00007
를 위해, 슬롯들은 서브프레임 내에서 오름차순으로
Figure pat00008
로 넘버링되고, 프레임 내에서 오름차순으로
Figure pat00009
로 넘버링된다. 슬롯에는
Figure pat00010
개의 연속 OFDM심볼들이 있고, 여기서,
Figure pat00011
은 표 4.3.2-1 및 4.3.2-2로 주어진 순환 프리픽스에 종속한다. 서브프레임에서 슬롯
Figure pat00012
의 시작은 동일 서브프레임 내 OFDM 심볼
Figure pat00013
의 시작에 맞춰져 있다.
슬롯 내 OFDM 심볼들은 ‘다운링크’, ‘플렉시블’, 또는 ‘업링크’로 구분될 수 있다. 슬롯 포맷들의 시그널링은 [5, TS 38.213]의 종속절 11.1에 설명되어 있다.
다운링크 프레임 내 슬롯에서, UE는 다운링크 송신이 ‘다운링크’ 또는 ‘플렉시블’ 심볼들에서만 일어난다고 가정할 것이다.
업링크 프레임 내 슬롯에서, UE는 ‘업링크’ 및/또는 ‘플렉시블’ 심볼들에서만 송신할 것이다.
비지상 네트워크 (NTN)과 연관된 위성 통신은 이동 서비스를 제공하기 위한 후보로서 주목을 끌어왔다. 적어도 종래 기지국들이 전개되지 않는 지역, 예를 들어 극 지역들, 사막 영역들, 산, 비행기 등 중 적어도 하나에 대해, NTN이 이동 서비스 제공에 사용될 수 있다. 종래 기지국 커버리지 영역에서도, NTN은 잠재적으로, 예를 들어, 여러 종류의 서비스를 위해 상보적인 서비스 제공자로 사용될 수 있다. 드론, 무인 항공기, 및/또는 풍선과 같은 고고도 통신 시스템(HAPS)은, 예를 들어, 다른 타입의 NTN보다 지면으로부터 짧은 거리를 갖는 NTN의 카테고리 또는 타입으로 고려될 수 있다. 3GPP TR 38.821 V0.7.0의 다음의 표에 보인 것과 같은 몇 가지 타입의 NTN 플랫폼이 고려되고 있다.
표 4.1-1: NTN 플랫폼 타입들
Figure pat00014
주: UAS는 “무인 항공기”를 나타낸다.
서로 다른 타입의 플랫폼들은 서로 다른 특성을 가질 수 있고 및/또는 서로 다른 시나리오에 적용가능하다. 예를 들어, 지면 포인트에 대한 고도, 궤도 형상, 이동성 등 중 적어도 하나는 서로 다른 플랫폼별로 다를 수 있다. GEO의 경우, 고도는 적어도 일부 타입의 플랫폼들보다 높고, 이는 보다 높은 전파 지연 및/또는 보다 높은 양방향(round-trip) 지연뿐만 아니라 보다 높은 경로 손실을 가져올 수 있다. GEO는 지면 포인트에 대해 정지하는 이점이 있고, 지구 주위의 많은 (및/또는 대부분의) 장소를 커버할 수 있다. LEO의 경우, 고도는 상대적으로 짧고, 따라서 경로 손실, 전파 지연 및/또는 왕복 지연이 GEO 등에 비해 적을 수 있다. LEO는, GEO가 커버하지 않은 (및/또는 GEO가 커버하기 어려운) 지역, 예를 들어, 극 지역을 커버 (예를 들어, 커버리지를 제공)할 수 있도록, 지면 포인트에 대해 지구 주위를 이동할 수 있다 (예를 들어 LEO 위성 및 지면 포인트 사이의 거리는 시간에 따라 변할 수 있다). 그러나 LEO의 이동속도는, (고속으로 다른 지역들로 변하는 및/또는 이동하는 어떤 지역을 커버하는 위성들처럼) LEO의 이동성에 충분하도록 커서 하나 이상의 문제 들을 만들 수 있다. 따라서, (LEO 위성들과 같은) NTN에서 동작하는 기지국들은 고정된 및/또는 거의 고정된 위치들의 기지국들과는 다르다. 높은 왕복 지연, 높은 전파 지연 및/또는 높은 기지국 이동성은 다른 타입의 이동망과 대비해 NTN들의 큰 차이점이다. 최소한 일부 차이들로 유도된 문제 들은 가능한 NTN을 통해 이동 서비스를 지원하도록 해결될 필요가 있다.
위에서 알 수 있는 바와 같이, NR 프레임 구조는 플렉시블(flexible) 체계의 슬롯 포맷을 제공하여 (예를 들어, 하나 이상의 슬롯들 내) 각 OFDM 심볼의 송신방향을 결정한다. 슬롯 구성은 시스템 정보 및/또는 UE 특정 무선 리소스 제어 (RRC) 메시지에 의해 구성 및/또는 반송될 수 있다. UE는 OFDM 심볼(들) 세트가 다운링크(DL), 플렉시블 및/또는 업링크(UL)임이 (상위계층 구성에 의해) 통지된다. 구성된 OFDM 심볼 타입 (예를 들어, DL, UL, 플렉시블)의 OFDM 심볼 (예를 들어, 플렉시블하게 구성된 OFDM)은 신호보다 덜 중요하다. 예를 들어, 신호는 OFDM 심볼에 대해 DL 수신을 위한 하나 이상의 리소스들을 지시하는 DL 할당 또는 UL 송신을 위한 하나 이상의 리소스들을 지시하는 UL 그랜트일 수 있고, 이는 UE가 OFDM 심볼이 (예를 들어, 신호가 UL 그랜트라면) UL 또는 (예를 들어, 신호가 DL 할당이라면) DL임을 결정할 수 있다. 대안적으로 및/또는 추가적으로, 그 신호는 그룹 공통 PDCCH, 예를 들어, 하나 이상의 슬롯들에 대한 하나 이상의 슬롯 포맷들을 지시하는 DCI 포맷 2_0일 수 있다. 슬롯별로 지시된 슬롯 포맷은 UE에게 슬롯 내 각 OFDM 심볼별 OFDM 심볼 타입 (예를 들어, 다운링크, 업링크, 또는 플렉시블)을 통지할 수 있다. UE는 상위계층 시그널링에 의해 “UL”로 구성된 OFDM 심볼에 대해 “DL”을 지시하는 그룹 공통 PDCCH를 수신할 것으로 기대하지 않을 수 있다. UE는 상위계층 시그널링에 의해 “DL”로 구성된 OFDM 심볼에 대해 “UL”을 지시하는 그룹 공통 PDCCH를 수신할 것으로 기대하지 않을 수 있다. 플렉시블한 것으로 구성된 OFDM 심볼의 경우, 그룹 공통 PDCCH는 OFDM 심볼을 “DL”, “플렉시블” 또는 “UL”로 지시할 수 있다. 채널 또는 신호의 송신 또는 수신은 슬롯 포맷 지시/지시자(SFI)의 결정에 영향을 받을 수 있다. 슬롯 포맷과 관련된 동작에 대한 보다 상세한 설명은 3GPP TS 38.213 V15.6.0의 다음의 인용부분에서 알 수 있다:
11.1.1 슬롯 포맷을 결정하는 UE 절차
이 종속절은 상위계층 파라미터들인 slotFormatCombToAddModList 및slotFormatCombToReleaseList 에 의해 UE에 구성된 서빙셀들 세트에 포함된 서빙 셀에 적용된다.
UE가 상위계층에 의해 파라미터 SlotFormatIndicator로 구성된다면, UE는 sfi-RNTI에 의한 SFI-RNTI 및 dci-PayloadSize 에 의한 DCI 포맷 2_0의 페이로드 크기를 구비한다.
UE는 또한 하나 이상의 서빙 셀들에서 탐색 공간 세트
Figure pat00015
에 대한 구성 및 종속절 10.1에 설명된
Figure pat00016
개의 CCE들의 CCE 집성 레벨로 DCI 포맷 2_0에 대한
Figure pat00017
개의 PDCCH 후보들을 감시하는 해당 CORESET를 구비한다.
Figure pat00018
개의 PDCCH 후보들은 CORESET
Figure pat00019
내 탐색 공간 세트
Figure pat00020
용 CCE 집성 레벨
Figure pat00021
에 대한 제 1
Figure pat00022
개의 PDCCH 후보들이다.
서빙 셀 세트 내 각 서빙 셀에 대해 UE는 다음을 구비할 수 있다:
- servingCellId에 의한 서빙셀의 아이덴티티
- positionInDCI에 의한 DCI 포맷 2_0 내 SFI-인덱스 필드의 위치
- slotFormatCombinations에 의한 슬롯 포맷 결합 세트, 여기서 슬롯 포맷 결합 세트 내 각 슬롯 포맷 결합은 다음을 포함한다,
- 슬롯 포맷 결합을 위해 각 slotFormats 에 의해 지시된 하나 이상의 슬롯 포맷들, 및
- slotFormats의해 제공된 슬롯 포맷 결합을 slotFormatCombinationId에 의해 제공된 DCI 포맷 2_0 내 해당 SFI-인덱스 필드 값에 매핑
- 비양면 스펙트럼 동작의 경우, subcarrierSpacing에 의한 SCS 구성
Figure pat00023
및, 보충 UL 반송파가 서빙셀에 대해 구성된 경우, 보충 UL 반송파용 subcarrierSpacing2 에 의해 참조 SCS 구성
Figure pat00024
- 양면 스펙트럼 동작의 경우, subcarrierSpacing에 의한 DL BWP용 기준 SCS 구성
Figure pat00025
및 subcarrierSpacing2에 의한 UL BWP용 기준 SCS 구성
Figure pat00026
DCI 포맷 2_0 내 SFI-인덱스 필드값은 UE에게 UE가 DCI 포맷 2_0을 검출한 슬롯에서 시작하여 각 DL BWP용 또는 각 UL BWP용 다수의 슬롯들 내 각 슬롯을 위한 슬롯 포맷을 UE에게 지시한다. 슬롯들의 개수는 DCI 포맷 2_0을 위한 PDCCH 감시 주기 이상이다. SFI-인덱스 필드는 maxSFIindex가 해당 slotFormatCombinationId에 의해 제공된 값들의 최대값인
Figure pat00027
비트를 포함한다. 슬롯 포맷은 표 11.1.1-1에 제공된 해당 포맷 인덱스로 식별되고, 여기서 ‘D’는 다운링크 심볼, ‘U”는 업링크 심볼, 및 ‘F’는 플렉시블 심볼을 나타낸다.
표 11.1.1-1: 정상 사이클릭 프리픽스용 슬롯 포맷들
Figure pat00028
서빙 셀상에서 UE용 비양면 스펙트럼 동작의 경우, UE는 DCI 포맷 2_0에서 SFI-인덱스 필드값에 의해 지시된 슬롯 포맷들의 결합에서 각 슬롯 포맷용 subcarrierSpacing 참조 SCS 구성
Figure pat00029
에 의해 제공된다. UE는 참조 SCS 구성
Figure pat00030
및 SCS 구성
Figure pat00031
을 갖는 활성 DL BWP 또는 활성 UL BWP에 대해
Figure pat00032
일 것으로 기대한다. DCI 포맷 2_0 에서 SFI-인덱스 필드값에 의해 지시된 슬롯 포맷들의 결합에서 각 슬롯 포맷은 활성 DL BWP 또는 활성 UP BWP 에서
Figure pat00033
개의 연속 슬롯들에 적용가능하고, 여기서 제 1슬롯은 참조 SCS 구성
Figure pat00034
용 제 1슬롯과 동일한 시간에 시작하고, 참조 SCS 구성
Figure pat00035
　용 각 다운링크 또는 플렉시블 또는 업링크 심볼은 SCS 구성
Figure pat00036
용
Figure pat00037
개의 연속 다운링크 또는 플렉시블 또는 업링크 심볼들에 해당한다.
서빙 셀에서 UE용 양면 스펙트럼 동작을 위해, DCI 포맷 2_0 내 SFI-인덱스 필드는 기준 DL BWP용 슬롯 포맷들의 결합 및 서빙 셀의 기준 UL BWP용 슬롯 포맷들의 결합을 포함하는 슬롯 포맷들의 결합을 지시한다. UE는 subcarrierSpacing에 의해, 서빙 셀의 참조 DL BWP용 DCI 포맷 2_0에서 SFI-인덱스 필드 값에 의해 지시된 슬롯 포맷들의 결합에 대해 참조 SCS 구성
Figure pat00038
이 제공된다. UE는 subcarrierSpacing2 에 의해, 서빙 셀의 참조 UL BWP용 DCI 포맷 2_0에서 SFI-인덱스 필드 값에 의해 지시된 슬롯 포맷들의 결합에 대해 참조 SCS 구성
Figure pat00039
이 제공된다.
Figure pat00040
이고 및 각
Figure pat00041
값이 slotFormats 의 값으로 제공되며, 여기서 slotFormats의 값은 slotFormatCombination 내 slotFormatCombinationId 의 값으로 결정되고, slotFormatCombinationId 의 값은 DCI 포맷 2_0 내 SFI-인덱스 필드값으로 설정된다면, 슬롯 포맷들의 결합을 위한 처음
Figure pat00042
개의 값은 참조 DL BWP에 적용가능하고, 그 다음 값은 참조 UL BWP에 적용가능하다.
Figure pat00043
이고, 각
Figure pat00044
값이 slotFormats 의 값으로 제공된다면, 슬롯 포맷들의 결합을 위한 제 1값이 참조 DL BWP에 적용가능하고, 다음
Figure pat00045
개의 값들이 참조 UL BWP에 적용가능하다.
서빙 셀에서 UE용으로 제 2UL 반송파를 갖는 양면 스펙트럼 동작을 위해, DCI 포맷 2_0 내 SFI-인덱스 필드 값은 서빙 셀의 참조 제 1UL 반송파용 슬롯 포맷들의 결합 및 서빙 셀의 참조 제 2UL 반송파용 슬롯 포맷들의 결합을 포함하는 슬롯 포맷들의 결합을 지시한다. UE는 subcarrierSpacing 에 의해, 서빙 셀의 제 1 참조 UL 반송파용 DCI 포맷 2_0 내 SFI-인덱스 필드 값에 의해 지시된 슬롯 포맷들의 결합을 위해 참조 SCS 구성
Figure pat00046
가 제공된다. UE는 subcarrierSpacing2 에 의해, 서빙 셀의 제 2 참조 UL 반송파용 DCI 포맷 2_0 내 SFI-인덱스 필드 값에 의해 지시된 슬롯 포맷들의 결합을 위해 참조 SCS 구성
Figure pat00047
이 제공된다. slotFormats의 각
Figure pat00048
값에 대해, 슬롯 포맷들의 결합을 위한 처음
Figure pat00049
개 값들이 제 1 참조 UL 반송파에 적용가능하고, 그 다음 값은 제 2 참조UL 반송파에 적용가능하다.
슬롯의 심볼 세트에 대해, 슬롯의 심볼 세트를 업링크로 지시하는 SFI-인덱스 필드 값을 갖는 DCI 포맷 2_0을 검출하는 것, 및 UE가 슬롯의 심볼 세트에서 PDSCH 및/또는 CSI-RS를 수신하는 것을 지시하는 DCI 포맷 1_0, DCI 포맷 1_1 및/또는 DCI 포맷 0_1을 검출할 것으로 기대하지 않는다.
슬롯의 심볼 세트에 대해, 슬롯의 심볼 세트를 다운링크로 지시하는 SFI-인덱스 필드 값을 갖는 DCI 포맷 2_0을 검출하는 것, 및 UE가 슬롯의 심볼 세트에서 PUSCH, PUCCH, PRACH, 또는 SRS를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_1, DCI 포맷 2_3, 또는 RAR UL 그랜트를 검출할 것으로 기대하지 않는다.
tdd-UL-DL-ConfigurationCommon, 또는tdd-UL-DL-ConfigurationDedicated 에 의해 다운링크/업링크로 지시된 슬롯의 심볼 세트의 경우, UE는 슬롯의 심볼 세트를 각각 업링크 및/또는 다운링크 또는 플렉시블로 지시하는 SFI-인덱스 필드 값을 갖는 DCI 포맷 2_0을 검출할 것으로 기대하지 않는다.
SS/PBCH 블록들의 수신을 위해 SIB1내 ssb-PositionsInBurst또는 ServingCellConfigCommon 내 ssb-PositionsInBurst 에 의해 UE에 지시된 슬롯의 심볼 세트의 경우, UE는 슬롯의 심볼 세트를 업링크로 지시하는 SFI-인덱스 필드값을 갖는 DCI 포맷 2_0을 검출할 것으로 기대하지 않는다.
PRACH 송신을 위한 RACH-ConfigCommon 내 prach-ConfigurationIndex에 의해 UE에 지시된 슬롯의 심볼 세트의 경우, UE는 슬롯의 심볼 세트를 다운링크로 지시하는 SFI-인덱스 필드 값을 갖는 DCI 포맷 2_0을 검출할 것으로 기대하지 않는다.
Type0-PDCCH CSS 세트용 CORESET에 대한 MIB 내 pdcch-ConfigSIB1로 UE에 지시된 슬롯 심볼 세트의 경우, UE는 슬롯의 심볼 세트를 업링크로 지시하는 SFI-인덱스 필드 값을 갖는 DCI 포맷 2_0을 검출할 것으로 기대하지 않는다.
tdd-UL-DL-ConfigurationCommon 및 tdd-UL-DL-ConfigurationDedicated 에 의해 UE에 플렉시블로 지시된 슬롯의 심볼 세트의 경우, 또는 tdd-UL-DL-ConfigurationCommon 및 tdd-UL-DL-ConfigurationDedicated가 UE에게 제공되지 않은 경우, 및 UE가 255가 아닌 슬롯 포맷 값을 사용하는 슬롯에 대한 포맷을 제공하는 DCI 포맷 2_0을 검출한다면,
- 심볼 세트 중 하나 이상의 심볼들이 PDCCH 모니터링을 위해 UE에 구성된 CORESET 내 심볼들이라면, UE는 DCI 포맷 2_0 내 SFI-인덱스 필드값이 하나 이상의 심볼들이 다운링크 심볼들인 것을 지시하는 경우만, 그 CORESET 내 PDCCH를 수신한다
- DCI 포맷 2_0 내 SFI-인덱스 필드 값이 슬롯의 심볼 세트를 플렉시블로 지시하고 UE가 슬롯의 심볼 세트 내에서 PDSCH 및/또는 CSI-RS를 수신한 것을 지시하는 DCI 포맷 1_0, DCI 포맷 1_1 또는 DCI 포맷 0_1 을 UE가 검출한다면, UE는 슬롯의 심볼 세트에서 PDSCH 및/또는 CSI-RS를 수신한다
- DCI 포맷 2_0 내 SFI-인덱스 필드 값이 슬롯의 심볼 세트를 플렉시블로 지시하고, UE가 슬롯의 심볼 세트 내에서 PUSCH, PUCCH, PRACH 및/또는 SRS를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1, DCI 포맷 2_3 또는 RAR UL 그랜트를 UE가 검출한다면, UE는 슬롯의 심볼 세트에서 PUSCH, PUCCH, PRACH 및/또는 SRS를 송신한다.
- DCI 포맷 2_0 에서 SFI-인덱스 필드 값이 슬롯의 심볼 세트를 플렉시블로 지시하고, UE가 슬롯의 심볼 세트 내에서 PDSCH 또는 CSI-RS를 수신하는 것을 지시하는 DCI 포맷 1_0, DCI 포맷 1_1, DCI 포맷 0_1을 UE가 검출하지 않거나, UE가 슬롯의 심볼세트 내에서 PUSCH, PUCCH, PRACH 및/또는 SRS를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1, DCI 포맷 2_3 또는 RAR UL 그랜트를 UE가 검출하지 않는다면, UE는 슬롯의 심볼 세트에서 송신 또는 수신하지 않는다.
- 또는 UE가 슬롯의 심볼 세트 내에서 PDSCH 또는 CSI-RS를 수신하도록 상위계층에 의해 구성된다면, UE는, DCI 포맷 2_0 내 SFI-인덱스 필드값이 슬롯 내 심볼 세트를 다운링크로 지시할 때만, 슬롯 내 심볼 세트에서 PDSCH 및/또는 CSI-RS를 수신한다
- UE가 상위계층에 의해 슬롯의 심볼 세트 내에서 PUCCH, PUSCH 및/또는 PRACH를 송신하도록 구성된다면, UE는, DCI 포맷 2_0 내 SFI-인덱스 필드값이 슬롯 내 심볼 세트를 업링크로 지시할 때만, 슬롯 내 심볼 세트에서 PUCCH, 또는 PUSCH, 또는 PRACH를 송신한다
- UE가 상위계층에 의해 슬롯의 심볼 세트 내에서 SRS를 송신하도록 구성되었다면, UE는 DCI 포맷 2_0 내 SFI-인덱스 필드 값에 의해 업링크 심볼들인 것으로 지시된 슬롯의 심볼 세트로부터 심볼 서브세트 내에서 SRS만을 송신한다
- UE는 슬롯의 심볼 세트를 지시하는 DCI 포맷 2_0 내 SFI-인덱스 필드 값을 다운링크로 검출하고 또한 UE가 슬롯의 심볼 세트로부터 하나 이상의 심볼에서 SRS, PUSCH, PUCCH, 또는 PRACH를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1, DCI 포맷 2_3, 또는 RAR UL 그랜트를 검출할 것으로 기대하지 않는다
- 슬롯 내 심볼 세트가, 종속절 10.2에 설명된 대로, UL 타입 2 그랜트 PDCCH에 의해 활성화된 PUSCH 송신의 임의 반복에 해당하는 심볼들을 포함한다면, UE는 슬롯의 심볼 세트를 지시하는 DCI 포맷 2_0 내 SFI-인덱스 필드 값을 다운링크 또는 플렉시블로 검출할 것으로 기대하지 않는다
- UE는 슬롯의 심볼 세트를 지시하는 DCI 포맷 2_0 내 SFI-인덱스 필드 값을 업링크로 검출하고 UE가 슬롯의 심볼 세트로부터 하나 이상의 심볼에서 PDSCH 또는 CSI-RS를 수신하는 것을 지시하는 DCI 포맷 1_0, DCI 포맷 1_1, 또는 DCI 포맷 0_1을 검출 할 것으로 기대하지 않는다
UE가 상위계층들에 의해 슬롯의 심볼 세트에서 CSI-RS 또는 PDSCH를 수신하도록 구성되었고, UE가 심볼 세트 로부터 심볼 서브세트를 갖는 슬롯 포맷을 업링크 또는 플렉시블로 지시하는 225가 아닌 슬롯 포맷값을 갖는 DCI 포맷 2_0을 검출하거나, UE가 심볼 세트 내 적어도 하나의 심볼에서 PUSCH, PUCCH, SRS, 또는 PRACH를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1, 또는 DCI 포맷 2_3을 UE가 검출한다면, UE는 슬롯의 심볼 세트 에서 CSI-RS수신을 취소하거나 슬롯에서 PDSCH수신을 취소한다.
UE가 상위계층들에 의해 슬롯의 심볼 세트에서 SRS 또는 PUCCH, 또는 PUSCH, 또는 PRACH를 송신하도록 구성되었고, UE가 심볼 세트 중 심볼 서브세트를 갖는 슬롯 포맷을 다운 및/또는 플렉시블로 지시하는 255가 아닌 다른 슬롯 포맷 값의 DCI 포맷 2_0을 검출한다면, 또는 UE가 슬롯의 심볼 세트로부터 심볼 서브세트에서 CSI-RS 및/또는 PDSCH를 수신하는 것을 지시하는 DCI 포맷 1_0, DCI 포맷 1_1, 또는 DCI 포맷 0_1을 UE가 검출한다면.
심볼 수가 해당 PUSCH 처리 능력에 대한 PUSCH 준비 시간
Figure pat00050
보다 작아진 후, UE는 UE가 DCI 포맷 2_0 또는 DCI 포맷 1_0 또는 DCI 포맷 1_1 또는 DCI 포맷 0_1을 검출한 CORESET의 최종 심볼에 비해, 발생하는 심볼의 서브세트로부터 심볼들 내 송신을 취소할 것으로 기대되지 않는다 [6, TS 38.214]
UE는 심볼 세트로부터 잔여 심볼들 내 PUCCH, 또는 PUSCH, 또는 PRACH 송신을 취소하고 심볼 서브세트로부터 잔여 심볼들 내 SRS 송신을 취소한다
종속절 11.1.1의 PUSCH 준비 시간은 [6, TS 38.214]에 설명된 것과 같다.
UE가 슬롯의 심볼 세트를 지시하는 DCI 포맷 2_0 내 SFI-인덱스 필드 값을 플렉시블 또는 업링크로 검출하지 않고, UE가 슬롯의 심볼 세트에서 SRS, PUSCH, PUCCH, 또는 PRACH를 송신하는 것을 지시하는 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1, 및/또는 DCI 포맷 2_3을 UE가 검출하지 않는다면, UE는 PDCCH 모니터링을 위해 UE에 구성된 CORESET 내 플렉시블 심볼들이 다운링크 심볼들인 것으로 가정한다.
tdd-UL-DL-ConfigurationCommon 및 tdd-UL-DL-ConfigurationDedicated 에 의해 플렉시블로 지시된 슬롯의 심볼 세트의 경우, 또는 tdd-UL-DL-ConfigurationCommon 및 tdd-UL-DL-ConfigurationDedicated가 UE에게 제공되지 않은 경우, 및 UE가 슬롯용 슬롯 포맷을 제공하는 DCI 포맷 2_0을 검출하지 않는다면,
- UE가 DCI 0_1, DCI 포맷 1_0, DCI 포맷 1_1 및/또는 DCI 포맷 0_1에 의해 해당 지시를 수신한다면, UE는 슬롯의 심볼 세트에서 PDSCH 또는 CSI-RS를 수신한다
- UE가 DCI 포맷 0_0, DCI 포맷 0_1, DCI 포맷 1_0, DCI 포맷 1_1 및/또는 DCI 포맷 2_3에 의해 해당 지시를 수신한다면, UE는 슬롯의 심볼 세트에서 PUSCH, PUCCH, PRACH 또는 SRS를 송신한다
- UE는 종속절 10.1에서 설명된 것과 같은 PDCCH를 수신한다
- UE가 슬롯의 심볼 세트에서 PDSCH 또는 CSI-RS를 수신하도록 상위계층에 의해 구성되었다면, UE는 슬롯의 심볼 세트에서 PDSCH 또는 CSI-RS를 수신하지 않는다
- UE가 슬롯의 심볼 세트에서 SRS, 또는 PUCCH, 또는 PUSCH, 또는 PRACH를 수신하도록 상위계층에 의해 구성되었다면
- UE가 DCI 포맷 2_0에 대한 PDCCH를 모니터링하도록 구성된 CORESET의 최종 심볼 이후 해당 PUSCH 타이밍 능력에 대한 PUSCH 준비 시간 N2와 동일한 심볼들인 심볼로부터 시작한다면, UE는 슬롯에서 PUCCH, 또는 PUSCH, 또는 PRACH를 송신하지 않고 슬롯내 심볼 세트로부터의심볼들에서 SRS를 송신하지 않는다
- UE가 DCI 포맷 2_0에 대한 PDCCH를 모니터링하도록 구성된 CORESET의 최종 심볼 이후 해당 PUSCH 타이밍 능력에 대한 PUSCH 준비 시간 N2와 동일한 심볼들인 심볼로부터 시작한다면, UE는 슬롯 내 심볼 세트로부터의 심볼들에서 SRS, 또는 PUCCH, 또는 PUSCH, 또는 PRACH의 송신을 취소할 것으로 기대하지 않는다
TA는 UL 동기화 달성에 사용된다. UE들이 기지국 커버리지 내 서로 다른 위치에 있을 수 있기 때문에, 서로 다른 지연들은 서로 다른 UE들 (예를 들어, 서로 다른 위치에 있는 UE들)로부터 출력된UL 신호들의 서로 다른 도착 시간을 초래할 수 있다 (예를 들어, 전파 지연은 UE에 의한 신호 송신 및 기지국에 의한 신호 수신 사이의 시간 듀레이션, 및/또는 기지국에 의한 신호 송신 및 UE에 의한 신호 수신 사이의 시간 듀레이션에 해당할 수 있다). 정렬되지 않은(un-aligned) 도착시간들을 갖는 UL 신호들은 수신기측, 예를 들어, 기지국측에서 서로 간섭을 일으킬 수 있다. 문제 를 해결하기 위해, UE는 DL 송신 타이밍 (예를 들어, DL 프레임 경계) 앞에 있도록 UL 송신 타이밍 (예를 들어, UL 프레임 경계)을 적절한 시간 양으로 조절할 수 있다. 시간 양은, 예를 들어, 기지국측에서 UL 및 DL 간 시간 차를 정렬하는데 사용될 수 있다. 시간 양은 TA이다. TA는 랜덤 액세스시 절차를 통해 획득될 수 있다. TA 설계는 위에서 인용된 프레임 구조 (예를 들어, 도 5에 도시) 에 반영되고, UE 프레임 경계 및 DL 프레임 경계는 (예를 들어, 양면 스펙트럼용 하드웨어 스위치 수용에 사용될 수 있는 오프셋 값뿐만 아니라) TA 값만큼 분리된다. UE는 기지국으로 프리앰블 (예를 들어, 0 TA 및/또는 작은 오프셋을 갖는 프리앰블)을 기지국에 송신한다. 프리앰블 신호 및/또는 시퀀스 설계는 기지국이 UE와 기지국 사이 전파 지연 및/또는 왕복 지연을 추정, 및/또는 UE에 대한 TA 값 (예를 들어, 적절한 TA 값)을 도출할 수 있게 할 것이다. 그런 다음, TA 값은 랜덤 접근 응답 (RAR)에서 UE에게 시그널링될 것이다. UE는 하나 이상의 UL 송신들 (예를 들어, PUSCH, PUCCH, SRS 등 중 적어도 하나와 같은 하나 이상의 채널 및/또는 신호 타입들과 연관된 UL 송신들)을 위한 TA 값을 적용할 수 있다. UE는 이동할 수 있고 (예를 들어, UE의 위치가 변할 수 있고) 및/또는 UE에 의해 사용된 채널이 (블로킹 및/또는 신규 경로 등으로 인해) 변할 수 있기 때문에, TA 값은 갱신될 필요가 있을 수 있다. 기지국은 UL 송신 및/또는 UE로부터의 참조신호를 추정하여 TA용 조절값을 반송하는 MAC 제어 요소를 전송함으로써 TA 값을 조절, 변경 및/또는 미세 조정할 수 있다. TA값이 트랙을 잃거나 및/또는 불명확하게 된다면, 랜덤 접근 절차는 트리거링될 수 있다. TA 관련 동작에 대한 상세한 설명은 3GPP TS 38.213 V15.6.0의 다음의 인용부분에서 알 수 있다:
4.2 송신 타이밍 조정들
랜덤 접근 응답의 경우,
Figure pat00051
kHz의 SCS를 갖는 TAG용 시간정렬 양이
Figure pat00052
인 경우, TAG에 대한 TA 명령 [11, TS 38.321],
Figure pat00053
은
Figure pat00054
= 0, 1, 2, ..., 3846의 인덱스 값들에 의해
Figure pat00055
개의 값들을 지시한다.
Figure pat00056
는 [4, TS 38.211] 에 정의되고, 랜덤 접근 응답 수신 후 UE로부터 제 1 업링크 송신의 SCS에 상대적이다. 다른 경우에,
Figure pat00057
kHz의 SCS에 대해
Figure pat00058
인 경우, TAG에 대해 TA 명령 [11, TS 38.321]
Figure pat00059
은
Figure pat00060
= 0, 1, 2, ..., 63의 인덱스 값들에 의해 현재의
Figure pat00061
값
Figure pat00062
의 새로운
Figure pat00063
값
Figure pat00064
로의 조절을 지시한다.
BWP가 5G에서 보다 넓은 범위의 가능한 대역폭들을 지원하도록 도입된다. 그러한 대역폭 적응은 또한 전력 소비에 유리하다. 적절한 BWP 설정으로, UE는 트래픽이 없거나 적을 때 전력 소비의 최소화를 타겟으로 보다 작은 대역폭에서 동작할 수 있고 및/또는 진행중인 트래픽의 임계양보다 많을 때 UE는 더 높은 데이터 전송 속도를 타겟으로 보다 넓은 대역폭에서 동작할 수 있다. BWP 적응은 또한 뉴머럴러지 (예를 들어, 부반송파 간격)를 변하게 하는 체계를 제공한다. 기지국은 DCI를 전송하여 제 1 BWP를 제 2 BWP로 절환할 수 있다. 이 DCI는 또한 BWP 절환 명령으로 알려져 있다. 제 1 BWP를 제 2 BWP로 절환에는 지연이 있을 것이다. 그 지연은 송신/수신 대역폭 및/또는 송신 또는 수신용 중심 주파수의 적응에 의한 것이다. 그 지연은 BWP 절환을 지시한 DCI에 의해 지시된 지연을 스케줄링하여 결정될 수 있다. 기지국은 스케줄링 지연을 적절하게(예를 들어 충분히 길게) 설정하여 BWP 절환에 필요한 지연을 수용한다. BWP 관련 동작에 대한 정보는 3GPP TS 38.213 V15.6.0의 다음의 인용부분에서 알 수 있다:
12 대역폭 파트 동작
DL BWP들 또는 UL BWP들 세트에서 각 DL BWP 또는 UL BWP의 경우, UE는 [4, TS 38.211] 또는 [6, TS 38.214]에 정의된 대로 다음의 서빙셀용 파라미터들로 구성된다:
- subcarrierSpacing의한 SCS
- cyclicPrefix 에 의한 순환 프리픽스는
- - [6, TS 38.214]에 따라 RIV로서 오프셋
Figure pat00065
및 길이
Figure pat00066
를 지시하는 locationAndBandwidth 에 의해 제공된 공통 RB
Figure pat00067
및 근접 RB들의 개수
Figure pat00068
, 설정
Figure pat00069
, 및 subcarrierSpacing에 대해 offsetToCarrier로 제공된 값
Figure pat00070
- BWP-Id에 의한 DL BWP들 또는 UL BWP들 세트 내 인덱스
- DL BWP용 BWP-DownlinkCommon 및 BWP-DownlinkDedicated 에 의한 BWP 명령 세트 및 BWP 전용 파라미터들 세트 또는 UL BWP용 BWP-UplinkCommon 및 BWP-UplinkDedicated [12, TS 38.331]
비양면 스펙트럼 동작의 경우 BWP-Id에 의해 제공된 인덱스를 갖는 구성 DL BWP들 세트 중 하나인 DL BWP는, DL BWP 인덱스 및 UL BWP 인덱스가 동일할 때 BWP-Id에 의해 제공된 인덱스를 갖는 구성 UL BWP 세트 중 하나의 UL BWP와 링크된다.
대역폭 파트(bandwidth part) 지시자 필드가 DCI 포맷 1_1로 구성된다면, 대역폭 파트 지시자 필드값은 [5, TS 38.212]에 설명된 것처럼 DL 수신을 위해, 구성 DL BWP 세트로부터, 활성 DL BWP를 지시한다. 대역폭 파트 표시자 필드가 DCI 포맷 0_1로 구성된다면, 대역폭 파트 표시자 필드값은 [5, TS 38.212]에 설명된 것처럼 UL 송신을 위해, 구성된 UL BWP 세트로부터, 활성 UL BWP를 지시한다.
UE는 활성 DL BWP 변경 또는 UL BWP 변경을 위해 UE가 필요로 하는 지연보다 작은 PDSCH 수신 또는 PUSCH 송신용 슬롯 오프셋 값을 제공하는 해당 시간 도메인 리소스 할당 필드를 갖는 활성 DL BWP 또는 활성 UL BWP 변경을 각각 지시하는 DCI 포맷 1_1 또는 DCI 포맷 0_1을 검출 하도록 기대되지 않는다[10, TS 38.133].
UE가 셀에 대한 활성 DL BWP 변경을 지시하는 DCI 포맷 1_1을 검출한다면, UE는 스케줄링 셀에서 DCI 포맷 1_1을 포함하는 PDCCH를 수신하는 슬롯의 제 3 심볼의 끝에서부터 DCI 포맷 1_1 내 시간 도메인 리소스 할당 필드의 슬롯 오프셋 값에 의해 지시된 슬롯의 시작까지의 시간 듀레이션 동안 셀에서 송수신할 필요가 없다.
UE가 셀에 대한 활성 UL BWP 변경을 지시하는 DCI 포맷 0_1을 검출한다면, UE는 스케줄링 셀에서 DCI 포맷 0_1을 포함하는 PDCCH를 수신하는 슬롯의 제 3 심볼의 끝에서부터 DCI 포맷 0_1 내 시간 도메인 리소스 할당 필드의 슬롯 오프셋 값에 의해 지시된 슬롯의 시작까지의 시간 듀레이션 동안 셀에서 송수신할 필요가 없다.
UE는 시간 듀레이션과 중첩하는 스케줄링 셀의 DL SCS용 슬롯 세트의 제 1 슬롯이 아닌 슬롯에서 FR1 (또는 FR2) 이내의 스케줄링된 셀에 대해 활성 DL BWP 변경을 지시하는 DCI 포맷 1_1 또는 활성 UL BWP 변경을 지시하는 DCI 포맷 0_1을 검출할 것으로 기대되지 않으며, 시간 듀레이션에서 UE는 FR1 (또는 FR2) 이내에 스케줄링된 셀과 다른 셀에서 활성 BWP 변경을 위해 송수신할 필요가 없다.
BWP 절환 지연 관련 동작에 대한 정보는 3GPP TS 38.133 V15.6.0의 다음의 인용부분에서 알 수 있다:
8.6 활성 BWP 절환 지연
8.6.2 DCI 및 타이머 기반 BWP 절환 지연
DCI 기반 BWP 절환의 경우, UE가 서빙 셀의 DL 슬롯에서 BWP 절환 요구를 수신한 후, UE는, 제 1 DL 또는 UL 슬롯상의 BWP 절환이 DL slot n+ TBWPswitchDelay의 시작 후 바로 발생하는 서빙 셀 상의 신규 BWP에서 (DL 활성 BWP 절환용) PDSCH를 수신 또는 (UL 활성 BWP 스위치용) PUSCH를 송신할 수 있을 것이다.
UE는 DCI 기반 BWP 절환이 발생하는 셀에서 시간 듀레이션 TBWPswitchDelay 동안 UL 신호 송신 또는 DL 신호 수신이 요구되지 않는다. UE는 분리된 채널 대역폭들 또는 부분적으로 중첩하는 채널 대역폭들 내 BWP들 사이에서 DCI 기반 BWP 절환을 수행하는 경우, 이 구간에서 정의된 요구사항들을 따를 필요가 없다.
UE의 능력 bwp-SwitchingDelay [2]에 따라, UE는 표 8.6.2-1에서 정의된 시간 듀레이션 TBWPswitchDelay내에서 BWP 절환을 종료할 것이다.
표 8.6.2-1: BWP 절환 지연
Figure pat00071
리소스 할당 관련 동작에 대한 정보는 3GPP TS 38.214 V15.6.0의 다음의 인용부분에서 알 수 있다:
6.1.2.1 시간 도메인에서 리소스 할당
UE가 전송 블록 송신이 스케줄링되었고, CSI 보고는 그렇지 않다면 또는 UE가 DCI에 의해 PUDCH상에서 전송 블록 및 CSI 보고(들)의 송신이 스케줄링되었다면, DCI의 Time domain resource assignment 필드값 m 은 m +1의 행 인덱스를 할당 테이블에 제공한다. 사용된 리소스 할당 테이블의 결정은 종속절 6.1.2.1.1에 정의되어 있다. 인덱싱된 행은 슬롯 오프셋 K 2 , 시작 및 길이 지시자 (start and length indicator) SLIV, 또는 시작 심볼 S 및 할당 길이 L을 정의하고, PUSCH 송신에서 적용될 PUSCH 매핑 타입을 정의한다.
UE가 PUSCH를 송신할 슬롯은 K2에 의해
Figure pat00072
로 결정되고, 여기서 n은 스케줄링 DCI를 갖는 슬롯이고, K2는 PUSCH의 뉴모몰로지에 기반하며,
Figure pat00073
및
Figure pat00074
는 각각 PDSCH 및 PDCCH용 부반송파 간격 구성이다.
PUSCH-TimeDomainResourceAllocationList 관련 정보는 3GPP TS 38.331 V15.6.0의 다음의 인용부분에서 알 수 있다:
PUSCH-TimeDomainResourceAllocation 정보 요소
-- ASN1START
-- TAG-PUSCH-TIMEDOMAINRESOURCEALLOCATIONLIST-START
PUSCH-TimeDomainResourceAllocationList ::= SEQUENCE (SIZE(1..maxNrofUL-Allocations)) OF PUSCH-TimeDomainResourceAllocation
PUSCH-TimeDomainResourceAllocation ::= SEQUENCE {
k2 INTEGER(0..32) OPTIONAL, -- Need S
mappingType ENUMERATED {typeA, typeB},
startSymbolAndLength INTEGER (0..127)
}
-- TAG-PUSCH-TIMEDOMAINRESOURCEALLOCATIONLIST-STOP
-- ASN1STOP
Figure pat00075
일부 예에서 여기에서 개시된 실시예에 대해 논의된 기지국은 위성일 수 있다(및/또는 위성상에 위치할 수 있다) 일부 예에서 여기에서 논의된 실시예에 대해 논의된 기지국은 지표점에 대해 정지(stationary)할 수 있다. 일부 예에서 여기에서 논의된 실시예에 대해 논의된 기지국은 지표점에 대해 고속 (예를 들어, 임계 속도보다 높은 속도)로 이동할 수 있다. 일부 예에서 여기에서 논의된 실시예에 대해 논의된 기지국은 지표상에 있을 수 있다. 여기에서 논의된 실시예에 대해 논의된 UE는 비행기 (및/또는 항공기 및/또는 비행체) 상에 있을 수 있다.
일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 NTN들에 대해 적용 및/또는 구현될 수 있다 (예를 들어, 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 UE 및/또는 기지국이 NTN에서 동작하는 시나리오들에서 적용 및/또는 구현될 수 있다). 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 NTN을 포함하지 않는 시나리오들에서 적용 및/또는 구현되지 않을 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 NTN을 포함하지 않는 시나리오들에서 적용 및/또는 구현될 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 (UE와 기지국 사이 사이에서와 같은) 전파 지연이 임계 전파 지연보다 큰 시나리오들에서 적용 및/또는 구현될 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 (UE와 기지국 사이에서와 같은) 전파 지연이 임계 전파 지연보다 크지 않은 시나리오들에서 적용 및/또는 구현되지 않을 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 (UE와 기지국 사이에서와 같은) 전파 지연이 임계 전파 지연보다 크지 않은 시나리오들에서 적용 및/또는 구현될 수 있다. 일부 예에서 여기에서 게시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 UE가 기법, 동작 및/또는 거동 중 적어도 일부를 적용 및/또는 구현하는 것을 지시 (및/또는 명령)하는 기지국에 응답하여 적용 및/또는 구현될 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 기지국이 UE에게 기법, 동작 및/또는 거동 중 적어도 일부를 적용 및/또는 구현하는 것을 지시 (및/또는 명령)하지 않는다면 적용 및/또는 구현되지 않을 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동은 기지국이 UE에게 기법, 동작 및/또는 거동 중 적어도 일부를 적용 및/또는 구현하는 것을 지시 (및/또는 명령)하지 않는다면 적용 및/또는 구현될 수 있다. 일부 예에서 여기에서 개시된 실시예에 대해 논의된 기법, 동작 및/또는 거동이 적용 및/또는 구현되지 않는 경우, 상술한 설명의 인용된 부분에서 논의된 기법, 동작, 및/또는 거동 및/또는 3GPP 표준에 기반한 기법, 동작, 및/또는 거동 등과 같은 다른 기법, 동작 및/또는 거동이 구현될 수 있다.
상술한 설명의 인용된 부분 및/또는 상술한 설명의 다른 부분들에서 보인 것처럼, 슬롯 포맷 지시/지시자(SFI)는 다운링크 제어 정보 (DCI) 포맷 2_0으로 지시될 수 있다. DCI 포맷 2_0에 의해 지시된 슬롯 포맷 결합 (예를 들어, 슬롯 세트에 대한 (슬롯 포맷 시퀀스와 같은) 슬롯 포맷 세트)은 UE가 DCI 포맷 2_0을 수신하는 슬롯에서 시작할 수 있다. 대안적으로 및/또는 추가적으로, UE가 (슬롯의) 어느 심볼(들)을 DCI 포맷 2_0의 수신에 사용할 수 있는 지와 연관된 일부 제 한조건들이 있을 수 있다 (예를 들어, DCI 포맷 2_0의 수신은 슬롯의 첫 3개 심볼들과 같이 슬롯의 하나 이상의 심볼들로 제 한될 수 있다). 큰 왕복 지연 (예를 들어, 임계 중복 지연보다 큰 왕복 지연)을 갖는 NTN 및/또는 시스템을 포함하는 시나리오에서, 큰 TA(예를 들어, 임계 TA보다 큰 TA)가 사용될 수 있다. 예를 들어, TA값 (예를 들어, 적절한 TA 값)은 UE별로 100 밀리초 (ms)일 수 있다 (예를 들어, 100 ms의 TA 값은 NTN 및/또는 긴 왕복 지연을 포함하는 시나리오에서 사용될 수 있다). 예를 들어, 업링크(UL) 프레임 및/또는 UL 슬롯은, (UE에 대한 TA값이 100 ms라면), 다운링크 (DL) 프레임 및/또는 DL 슬롯 이전에 100 ms를 시작할 수 있다. 15 kHz의 부반송파 간격 및/또는 100 ms의 TA 값이 UE에 대해 구성된 예에서, UE는 DL 타이밍에 대해 슬롯 n에서 DCI 포맷 2_0을 수신한다. DL 타이밍에 대한 슬롯 n은 UL 타이밍에 대해 슬롯 n+100 (및/또는 15 kHz가 아닌 부반송파 간격이 사용된다면 UL 타이밍에 대한 다른 슬롯 번호, 예를 들어, 부반송파 간격이 30 kHz라면 UL 타이밍에 대해 슬롯 n+200 등)에 해당할 수 있다. 예를 들어, UE가 DCI 포맷 2_0를 수신하는 시간은, 100 ms의 TA 값 및 15 kHz의 부반송파 간격으로 구성된 UE에 의해 DL 타이밍에 대해 슬롯 n, 및 UL 타이밍에 대해 슬롯 n+100에 해당할 수 있다. DCI 포맷 2_0이 20개 슬롯들에 대해 슬롯 포맷 결합을 지시하는 예에서, DCI 포맷 2_0 (및/또는 DCI 포맷 2_0의 슬롯 포맷 결합)은 DL 슬롯 n, DL 슬롯 n, DL 슬롯 n+1, …, DL 슬롯 n+19를 포함하는 (DL 타이밍에 대해) DL 슬롯들 및 (UL 타이밍에 대한) UL 슬롯 n, UL 슬롯 n+1, …, UL 슬롯 n+19를 포함하는 (UL 타이밍에 대한) UL 슬롯들에 적용가능하다. 그러나, DCI 포맷 2_0은 UL 슬롯들 이후 시간에 수신되고, (예를 들어, DCI 포맷 2_0은 UL 슬롯 n+100에 해당하는 시간에 수신될 수 있다), 따라서 UE는 UL에 대해 DCI 포맷 2_0에 의해 지시된 슬롯 포맷 결합을 사용하지 않을 수 있다. 그 문제 에 대한 예가 도 6에 도시되었다. 도 6은 UE가 DCI 포맷 2_0 (604)를 수신하는 시나리오 (600)를 설명한다. DCI 포맷 2_0 (604)은 20개 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다. 20개 슬롯들은 슬롯0 내지 슬롯19(예를 들어, DL 타이밍에 대한 DL 슬롯 0, DL 슬롯 1, …, DL 슬롯 19 및/또는 UL 타이밍에 대한 UL 슬롯 0, UL 슬롯 1, …, UL 슬롯 19)에 해당할 수 있다. 그러나 DCI 포맷 2_0 (604)가 수신된 시간 (606)은 UL 타이밍에 대한 UL 슬롯 100에 해당하고, 따라서 UE는 UL에 대해 DCI 포맷 2_0 (604)에 의해 지시된 슬롯 포맷들을 사용하지 않을 수 있다.
본 개시의 제 1 일반 개념에서, 타이밍 오프셋은 DCI 포맷 2_0에 의해 지시된 정보 해석시 적용될 수 있다. 일부 실시예에서, 타이밍 오프셋은 DCI 포맷 2_0에 의해 지시된 제 1 정보에 적용되고 및/또는 타이밍 오프셋은 DCI 포맷 2_0에 의해 지시된 제 2 정보에 적용되지 않는다. 제 1 정보는 UL 슬롯들에 대한 슬롯 포맷들에 해당할 수 있고, 및/또는 제 2 정보는 DL 슬롯들에 대한 슬롯 포맷들에 해당할 수 있다. 예를 들어, 타이밍 오프셋은 DCI 포맷 2_0에 의해 지시된 UL 슬롯들에 대한 슬롯 포맷들에 적용될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 DCI 포맷 2_0에 의해 지시된 DL 슬롯들에 대한 슬롯 포맷들에 적용되지 않을 수 있다. 예를 들어, DCI 포맷 2_0이 슬롯 X(예를 들어, DL 슬롯 X)에서 수신된다면, DCI 포맷 2_0에 의해 지시된 UL 슬롯들에 대한 슬롯 포맷 결합은 UL 슬롯 X+Y (Y는 타이밍 오프셋에 해당할 수 있다)에서 시작한 UL 슬롯들에 적용될 수 있다. UL 슬롯들에 대한 슬롯 포맷 결합은 UL 슬롯 X+Y, UL 슬롯 X+Y+1, …, UL 슬롯 X+Y+Z-1에 적용될 수 있다 (Z는 슬롯 포맷이 DCI 포맷 2_0에 의해 지시된 및/또는 UL 슬롯들의 슬롯 포맷 결합에 의해 지시된 UL 슬롯들의 개수에 해당한다). DCI 포맷 2_0에 의해 지시된 DL 슬롯들에 대한 슬롯 포맷 결합은 DL 슬롯 X부터 시작한 DL 슬롯들에 적용될 수 있다. DL 슬롯에 대한 슬롯 포맷 결합은 DL 슬롯 X, DL 슬롯 X +1, …, DL 슬롯 X+W-1에 적용될 수 있다 (W는 슬롯 포맷이 DCI 포맷 2_0에 의해 지시된 및/또는 DL 슬롯들의 슬롯 포맷 결합에 의해 지시된 DL 슬롯들의 개수에 해당한다). 일부 실시예들에서, W는 Z와 같다. 대안적으로 및/또는 추가적으로 W는 Z와 같지 않을 수 있다.
본 개시의 제 2 일반 개념에서, TA의 효과는 DCI 포맷 2_0적용시 고려될 수 있다 (및/또는 DCI 포맷 2_0은 TA에 기반하여 적용될 수 있다). 일부 실시예들에서, UE가 DL 슬롯 X에서 DCI 포맷 2_0을 수신한 경우, UE는 DCI 포맷 2_0에 기반하여 DL 슬롯 X부터 시작한 DL 슬롯들에 대해 하나 이상의 슬롯 포맷들을 적용한다. 일부 실시예에서, UE는 DCI 포맷 2_0에 기반하여 UL 슬롯 X+Y부터 시작한 UL 슬롯들에 대해 하나 이상의 슬롯 포맷들을 적용한다. Y값은 UE의 TA값에 기반하여 결정될 수 있다. 일부 실시예에서, Y는 UE의 TA값과 같다. 대안적으로 및/또는 추가적으로, Y는 UE의 TA 값과 같지 않을 수 있다. 일부 실시예에서, UE와 연관된 UL 슬롯들 중에서, UL 슬롯 X+Y는 DL 슬롯 X와 (예를 들어, 시간에서) 가장 가까울 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Y는 (예를 들어 시간에서) DL 슬롯 X와 중첩할 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Y는 DL 슬롯 X 이후일 수 있다. 대안적으로 및/또는 추가적으로, DCI 포맷 2_0이 수신된 시간은 UL 슬롯 X+Y 내에 있을 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Y는 DCI 포맷 2_0 수신 후 (및/또는 수신했을 때) 제 1 (예를 들어 첫) UL 슬롯일 수 있다. 일부 실시예에서, 서로 다른 TA값을 갖는 서로 다른 UE들이 슬롯 포맷 결합에서 지시된 UL 슬롯 포맷을 동일한 UL 슬롯에 적용하는 것을 보장하기 위해 Y에 대한 양자화가 있을 수 있다. 일부 실시예에서, 양자화는 Q개의 슬롯들로 이뤄질 수 있다. 일부 실시예에서, Y는 Q로 나눠지고, UE와 연관된 UL 슬롯들 중에서, UL 슬롯 X+Y는 DL 슬롯 X와 (예를 들어, 시간에서) 가장 가까울 수 있다. 대안적으로 및/또는 추가적으로, Y는 Q로 나눠질 수 있고, UL 슬롯 X+Y는 (예를 들어 시간에서) DL 슬롯 X와 중첩할 수 있다. 대안적으로 및/또는 추가적으로, Y는 Q로 나눠질 수 있고, UL 슬롯 X+Y는 DL 슬롯 X 이후일 수 있다. 대안적으로 및/또는 추가적으로, Y는 Q로 나눠질 수 있고, DCI 포맷 2_0이 수신된 시간은 UL 슬롯 X+Y 이내일 수 있다. 대안적으로 및/또는 추가적으로, Y는 Q로 나눠질 수 있고, UL 슬롯 X+Y는 DCI 포맷 2_0 수신 후 (및/또는 수신했을 때) 제 1 (예를 들어, 첫) UL 슬롯일 수 있다.
본 개시의 제 3 일반 개념에서, DL 액티비티(activity)를 위한 하나 이상의 슬롯 포맷들이 UE에 의해 수신된 DCI 포맷 2_0에 기반하여 UE에 의해 적용될 수 있다 (예를 들어, 하나 이상의 DL 슬롯들, 하나 이상의 DL BWP들 및/또는 DL 수신을 위한 하나 이상의 슬롯 포맷들이 DCI 포맷 2_0에 기반하여 결정 및/또는 적용될 수 있다) 및/또는 UL 액티비티를 위한 하나 이상의 슬롯 포맷들이 DCI 포맷 2_0에 기반하여 적용되지 않을 수 있다 (예를 들어, 하나 이상의 UL 슬롯들, 하나 이상의 UL BWP들 및/또는 UL 송신을 위한 하나 이상의 슬롯 포맷들이 DCI 포맷 2_0에 기반하여 결정 및/또는 적용될 수 있다). DCI 포맷 2_0은 UL 액티비티용 슬롯 포맷 정보를 지시할 수 있다 (예를 들어, 슬롯 포맷 정보는 하나 이상의 UL 슬롯들, 하나 이상의 UL BWP들 및/또는 UL 송신을 위한 하나 이상의 슬롯 포맷들을 지시할 수 있다), 그러나 UL 액티비티용 슬롯 포맷 정보가 사용 및/또는 적용되지 않을 수 있다. 예를 들어, UL 액티비티용 슬롯 포맷 정보는 무시 및/또는 스킵될 수 있다. 대안적으로 및/또는 추가적으로, DCI 포맷 2_0은 UL 액티비티용 슬롯 포맷 정보를 지시하지 않을 수 있다 (예를 들어, DCI 포맷 2_0은 하나 이상의 UL 슬롯들, 하나 이상의 UL BWP들 및/또는 UL 송신을 위한 슬롯 포맷 정보를 포함하지 않을 수 있다). 예를 들어, UE는 단순히 DL 액티비티용 슬롯 포맷 정보를 지시하는 DCI 포맷 2_0에 의한 것처럼, DCI 포맷 2_0에 의해 지시된 슬롯 포맷 결합 내 슬롯 포맷들(예를 들어, 슬롯 포맷 결합 내 모든 슬롯 포맷들)을 DL 슬롯들 (및/또는 하나 이상의 DL BWP들 및/또는 DL 수신)에 적용할 수 있다. 일부 실시예에서, DCI 포맷 2_0을 UL 액티비티용 슬롯 포맷들을 지시하지 않도록 하는 제 한이 양면 스펙트럼에 적용될 수 있다. 대안적으로 및/또는 추가적으로, DCI 포맷 2_0을 UL 액티비티용 슬롯 포맷들을 지시하지 않도록 하는 제 한이 비양면 스펙트럼에 적용될 수 있다.
본 개시의 제 4 일반 개념에서, 동적 슬롯 포맷 지시/지시자들 (동적 SFI들)은, TA가 UL 타이밍 및 DL 타이밍을 위해 UE에 의해 사용되는 경우 및/또는 TA가 임계 TA보다 큰 경우에서와 같은, 하나 이상의 경우들에 사용되지 않을 수 있다. 일부 실시예에서, UE는 하나 이상의 경우들에서 DCI 포맷 2_0을 모니터링하지 않을 수 있다. 대안적으로 및/또는 추가적으로, UE는 하나 이상의 경우들에서 DCI 포맷 2_0을 모니터링하도록 구성되지 않을 수 있다. 대안적으로 및/또는 추가적으로, UE가 하나 이상의 경우들에서 DCI 포맷 2_0을 모니터링하도록 구성되는 것이 금지될 수 있다.
본 개시를 통해, BWP는 DL BWP; UL BWP; DL BWP 및 UL BWP; DL BWP들 및 하나의 UL BWP의 쌍; 또는 DL BWP 및 UL BWP를 포함하는 BWP들의 쌍 중 적어도 하나에 해당할 수 있다.
본 개시에서 설명된 기법, 동작, 거동, 시스템 및/또는 기기들은 달리 언급되지 않으면 단일 서빙 셀로 구현될 수 있다.
본 개시에서 설명된 기법, 동작, 거동, 시스템 및/또는 기기들은 달리 언급되지 않으면 다수의 서빙 셀들로 구현될 수 있다.
본 개시를 통해, 기지국은 달리 언급되지 않으면 다수의 BWP들을 UE에 구성할 수 있다.
본 개시를 통해, 기지국은 달리 언급되지 않으면 단일BWP를 UE에 구성할 수 있다.
제 1 실시예에서, UE는 기지국으로부터 DCI 포맷을 수신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). UE는 DCI 포맷에 의해 지시되는 제 1 정보에 타이밍 오프셋을 적용한다. 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. UE는 DCI 포맷에 의해 지시된 제 2 정보에 타이밍 오프셋을 적용하지 않을 수 있고, 제 2 정보는 DCI 포맷에 의해 지시된 제 1 정보와 분리된다. DCI 포맷은 DL 슬롯들 및 UL 슬롯들용 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들에 대한 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들에 대한 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. UE는 UL 슬롯들 (및/또는 UL 슬롯에 대한 하나 이상의 슬롯 포맷들)에 타이밍 오프셋을 적용할 수 있다. UE는 DL 슬롯들 (및/또는 DL 슬롯에 대한 하나 이상의 슬롯 포맷들)에 타이밍 오프셋을 적용하지 않을 수 있다. UE는 DL 슬롯 n에서 DCI 포맷을 수신한다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 DL 슬롯들은 DL 슬롯 n부터 시작한다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 타이밍 오프셋에 기반하여 식별된다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 슬롯 n+X부터 시작하고, X는 타이밍 오프셋에 기반한다. X는 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, X는 타이밍 오프셋과 같지 않을 수 있다. 타이밍 오프셋은 기지국으로부터 수신될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 기지국에 의해 제공된 (및/또는 기지국으로부터 도출된) 정보에 기반하여 결정될 수 있다. 예를 들어, 타이밍 오프셋은 TA 값에 기반하여 (및/또는 TA 값으로부터 도출되어) 결정될 수 있다. TA 값은 UE와 연관될 수 있다 (예를 들어, TA 값은 UE의 TA 값일 수 있다). TA 값은 셀에서 UE와 연관된 TA 값들 중 가장 작은 TA 값일 수 있다 (예를 들어, UE들은 셀 내 일부 및/또는 모든 UE들에 해당할 수 있다). 일부 예에서, 타이밍 오프셋은 브로드캐스트될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 RRC 구성으로 지시될 수 있다. 일부 예에서, RRC 구성은 슬롯 포맷 지시용 구성이다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 다를 수 있다. 일부 예에서, 타이밍 오프셋은 MAC 제어 요소로 지시될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 PDCCH 및/또는 DCI 포맷으로 지시될 수 있다. 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. 타이밍 오프셋은 왕복 지연 보상에 사용될 수 있다. 일부 예에서, UE는 제 1 값을 슬롯 포맷 결정을 위한 타이밍 오프셋으로 사용한다. 대안적으로 및/또는 추가적으로, UE는 제 2 값을 UL 스케줄링을 위한 타이밍 오프셋으로 사용할 수 있다. 제 2 값은 제 1 값과 같을 수 있다. 대안적으로 및/또는 추가적으로, 제 2 값은 제 1 값과 같지 않을 수 있다. UL 스케줄링은 UL 데이터, UL 제어 및/또는 UL 참조 신호 (RS)용일 수 있다.
제 2 실시예에서, 기지국은 DCI 포맷을 UE로 송신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). 기지국은 DCI 포맷에 의해 지시되는 제 1 정보에 타이밍 오프셋을 적용한다. 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. 기지국은 DCI 포맷에 의해 지시된 제 2 정보에 타이밍 오프셋을 적용하지 않을 수 있고, 제 2 정보는 DCI 포맷에 의해 지시된 제 1 정보와는 분리된다. DCI 포맷은 DL 슬롯들 및 UL 슬롯들용 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들용 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들용 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. 기지국은 UL 슬롯들 (및/또는 UL 슬롯에 대한 하나 이상의 슬롯 포맷들)에 타이밍 오프셋을 적용할 수 있다. 기지국은 DL 슬롯들 (및/또는 DL 슬롯에 대한 하나 이상의 슬롯 포맷들)에 타이밍 오프셋을 적용하지 않을 수 있다. 기지국은 슬롯 n에서 DCI 포맷을 수신한다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 DL 슬롯들은 DL 슬롯 n부터 시작한다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 타이밍 오프셋에 기반하여 식별된다. 하나 이상의 슬롯 포맷들(및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 슬롯 n+X부터 시작하고, X는 타이밍 오프셋에 기반한다. X는 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, X는 타이밍 오프셋과 같지 않을 수 있다. 기지국은 타이밍 오프셋을 UE로 송신할 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 기지국에 의해 제공된 정보에 기반하여 (및/또는 그 정보로부터 도출되어) 결정될 수 있다. 예를 들어, 타이밍 오프셋은 TA 값에 기반하여 (및/또는 TA 값으로부터 도출되어) 결정될 수 있다. TA 값은 UE와 연관될 수 있다 (예를 들어, TA 값은 UE의 TA 값일 수 있다). TA 값은 셀에서 UE와 연관된 TA 값들 중 가장 작은 TA 값일 수 있다 (예를 들어, UE들은 셀 내 일부 및/또는 모든 UE들에 해당할 수 있다). 일부 예에서, 타이밍 오프셋은 브로드캐스트될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 RRC 구성으로 지시될 수 있다. 일부 예에서, RRC 구성은 슬롯 포맷 지시를 위한 구성이다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 다를 수 있다. 일부 예에서, 타이밍 오프셋은 MAC 제어 요소로 지시될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 PDCCH 및/또는 DCI 포맷으로 지시될 수 있다. 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. 타이밍 오프셋은 왕복 지연 보상에 사용될 수 있다. 일부 예에서, 기지국은 제 1 값을 슬롯 포맷 결정을 위한 타이밍 오프셋으로 사용한다. 대안적으로 및/또는 추가적으로, 기지국은 제 2 값을 UL 스케줄링을 위한 타이밍 오프셋으로 사용할 수 있다. 제 2 값은 제 1 값과 같을 수 있다. 대안적으로 및/또는 추가적으로, 제 2 값은 제 1 값과 같지 않을 수 있다. UL 스케줄링은 UL 데이터, UL 제어 및/또는 UL RS용일 수 있다.
제 3 실시예에서, UE는 기지국으로부터 DCI 포맷을 수신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. DCI 포맷은 DL 슬롯들 및 UL 슬롯들에 대한 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들에 대한 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들에 대한 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. UE는 DL 슬롯 n과 같은 제 1 DL 슬롯 내 DCI 포맷을 수신한다. 하나 이상의 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 DL 슬롯들은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)부터 시작한다. 하나 이상의 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 UL 슬롯 m과 같은 제 2 UL 슬롯부터 시작한다. 일부 실시예에서, m은 n과 다르다. 일부 실시예에서, m은 n보다 크다, 일부 예에서, m은 n+X와 같다. 일부 예에서, X는 타이밍 오프셋이다. 대안적으로 및/또는 추가적으로, X는 TA 값일 수 있다. 일부 예에서, TA 값은 UE의 TA 값이다. 대안적으로 및/또는 추가적으로, TA 값은 셀에서 UE와 연관된 TA 값들 중 가장 작은 TA 값일 수 있다 (예를 들어, UE들은 셀 내 일부 및/또는 모든 UE들에 해당할 수 있다). 대안적으로 및/또는 추가적으로, TA 값은 지표점에 대한 TA값이다. 일부 예에서, 지표점은 기지국과 가장 가깝다. 일부 예에서, 지표점은 복수의 지표점들 중에서 기지국과 가장 가까운 지표점이다. 대안적으로 및/또는 추가적으로, 기지국은 복수의 기지국들 중 지표점과 가장 가까운 기지국일 수 있다. 일부 예에서, TA 값은 비행기용 TA 값이다. 대안적으로 및/또는 추가적으로, TA 값은 비행기 고도에 대한 TA값이다. 일부 예에서, 고도는 비행기에 대해 가장 높은 고도(예를 들어, 비행기에 대한 하나 이상의 고도들 중 가장 높은 고도)일 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 TA 값을 고려했을 때 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯 일 수 있다. 예를 들어, UE와 연관된 UL 슬롯들 중에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 TA 값을 고려했을 때 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)과 (시간에서) 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 이후일 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷의 수신에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있다. 예를 들어, UE와 연관된 UL 슬롯들 중에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷이 수신된 시간에 (예를 들어, 시간에서) 가장 가까운 것일 수 있다. 대안적으로 및/또는 추가적으로, DCI 포맷이 수신된 시간은 제 2 UL 슬롯 (예를 들어, UL 슬롯 m) 이내일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷을 수신한 이후 (및/또는 수신했을 때) 제 2 (예를 들어, 첫) SL 슬롯일 수 있다. 일부 예에서 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷에 의해 지시된다 (예를 들어, 제 2 UL 슬롯은, DCI 포맷 내 제 2 UL 슬롯의 지시에 기반하여, 하나 이상의 슬롯 포맷들이 DCI 포맷에 의해 지시된 UL 슬롯들의 시작 슬롯으로 식별될 수 있다). 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은, TA 값을 고려한 경우, 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) (예를 들어, 시간에서) 중첩하고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 이후일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷 수신과 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, DCI 포맷이 수신된 시간은 제 2 UL 슬롯 (예를 들어, UL 슬롯 m) 이내 일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷이 수신된 이후 (및/또는 수신되었을 때) 제 1 (예를 들어, 첫) UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 일부 실시예에서, Q는 슬롯 개수이다. 대안적으로 및/또는 추가적으로, Q는 셀 내 UE들의 TA 값들 사이의 TA 차에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Q는 셀 내 UE들의 TA 값들과 연관된 최대 TA 차에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Q는 최대 TA 차와 같을 수 있다. 대안적으로 및/또는 추가적으로, Q는 N값과 최대 TA차에 기반하여 결정될 수 있다 (예를 들어, Q는 N과 최대 TA차의 곱과 같을 수 있다). 대안적으로 및/또는 추가적으로, Q는 기지국에 의해 지시될 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 절대 타이밍(예를 들어, 2019/10/1 AM 10:20:23.123649…)으로 결정될 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 UE의 시계에 의해 결정될 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 GPS 타이밍으로 결정될 수 있다.
제 4 실시예에서, 기지국은 DCI 포맷을 UE로 송신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. DCI 포맷은 DL 슬롯들 및 UL 슬롯들에 대한 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들에 대한 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들에 대한 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. UE는 DL 슬롯 n과 같은 제 1 DL 슬롯 내 DCI 포맷을 수신한다. 하나 이상의 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 DL 슬롯들은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)부터 시작한다. 하나 이상의 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷 2_0에 의해 지시된 UL 슬롯들은 UL 슬롯 m과 같은 제 2 UL 슬롯부터 시작한다. 일부 실시예에서, m은 n과 다르다. 일부 실시예에서, m은 n보다 크다, 일부 예에서, m은 n+X와 같다. 일부 예에서, X는 타이밍 오프셋이다. 대안적으로 및/또는 추가적으로, X는 TA 값일 수 있다. 일부 예에서, TA 값은 UE의 TA 값이다. 대안적으로 및/또는 추가적으로, TA 값은 셀에서 UE와 연관된 TA 값들 중 가장 작은 TA 값일 수 있다 (예를 들어, UE들은 셀 내 일부 및/또는 모든 UE들에 해당할 수 있다). 대안적으로 및/또는 추가적으로, TA 값은 지표점에 대한 TA값이다. 일부 예에서, 지표점은 기지국과 가장 가깝다. 일부 예에서, 지표점은 복수의 지표점들 중에서 기지국과 가장 가까운 지표점이다. 대안적으로 및/또는 추가적으로, 기지국은 복수의 기지국들 중 지표점과 가장 가까운 기지국일 수 있다. 일부 예에서, TA 값은 비행기용 TA 값이다. 대안적으로 및/또는 추가적으로, TA 값은 비행기 고도에 대한 TA값이다. 일부 예에서, 고도는 비행기에 대해 가장 높은 고도(예를 들어, 비행기에 대한 하나 이상의 고도들 중 가장 높은 고도)일 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 TA 값을 고려했을 때 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯 일 수 있다. 예를 들어, UE와 연관된 UL 슬롯들 중에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 TA 값을 고려했을 때 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n)과 (시간에서) 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 이후일 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷의 수신에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있다. 예를 들어, UE와 연관된 UL 슬롯들 중에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷이 수신된 시간에 (예를 들어, 시간에서) 가장 가까운 것일 수 있다. 대안적으로 및/또는 추가적으로, DCI 포맷이 수신된 시간은 제 2 UL 슬롯 (예를 들어, UL 슬롯 m) 이내 일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷을 수신한 이후 (및/또는 수신했을 때) 제 2 (예를 들어, 첫) SL 슬롯일 수 있다. 일부 예에서 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷에 의해 지시된다 (예를 들어, 제 2 UL 슬롯은, DCI 포맷 내 제 2 UL 슬롯의 지시에 기반하여, 하나 이상의 슬롯 포맷들이 DCI 포맷에 의해 지시된 UL 슬롯들의 시작 슬롯으로 식별될 수 있다). 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은, TA 값을 고려한 경우, 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) (예를 들어, 시간에서) 중첩하고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 제 1 DL 슬롯 (예를 들어, DL 슬롯 n) 이후일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷 수신과 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, DCI 포맷이 수신된 시간은 제 2 UL 슬롯 (예를 들어, UL 슬롯 m) 이내 일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 DCI 포맷이 수신된 이후 (및/또는 수신되었을 때) 제 1 (예를 들어, 첫) UL 슬롯일 수 있고, m과 n의 차 (예를 들어, m-n)는 Q의 배수다. 일부 실시예에서, Q는 슬롯 개수이다. 대안적으로 및/또는 추가적으로, Q는 셀 내 UE들의 TA 값들 사이의 TA 차에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Q는 셀 내 UE들의 TA 값들과 연관된 최대 TA 차에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Q는 최대 TA 차와 같을 수 있다. 대안적으로 및/또는 추가적으로, Q는 N값과 최대 TA차에 기반하여 결정될 수 있다 (예를 들어, Q는 N과 최대 TA차의 곱과 같을 수 있다). 대안적으로 및/또는 추가적으로, Q는 기지국에 의해 지시될 수 있다. 일부 예에서, 제 2 UL 슬롯 (예를 들어, UL 슬롯 m)은 절대 타이밍(예를 들어, 2019/10/1 AM 10:20:23.123649…)으로 결정될 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 기지국의 시계로 결정될 수 있다. 대안적으로 및/또는 추가적으로, 제 2 슬롯 (예를 들어, UL 슬롯 m)은 GPS 타이밍으로 로 결정될 수 있다.
제 5 실시예에서, UE는 기지국으로부터 DCI 포맷을 수신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. 일부 예에서, UE는 양면 스펙트럼에서 동작한다. 대안적으로 및/또는 추가적으로, UE는 비양면 스펙트럼에서 동작할 수 있다. 일부 예에서 UE는 하나 이상의 DL 슬롯들용 및/또는 DL 송신용 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 결정한다. 일부 예에서 UE는 하나 이상의 DL 슬롯들 및/또는 DL 송신에 대한 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 결정하지 않는다. 일부 예에서 UE는 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 하나 이상의 DL 슬롯들 및/또는 DL 송신에 대해 적용한다. 일부 예에서, UE는 DCI 포맷에 기반하여 하나 이상의 UL 슬롯들 및/또는 UL 송신을 위한 하나 이상의 슬롯 포맷들을 적용하지 않는다 (예를 들어, UE는 DCI 포맷과 별개의 정보에 기반하여 하나 이상의 UL 슬롯들 및/또는 UL 송신에 대해 하나 이상의 슬롯 포맷들을 결정 및/또는 적용할 수 있다). DCI 포맷은 DL 슬롯들 및 UL 슬롯들용 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들에 대한 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들에 대한 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. 일부 예에서, UE는 슬롯 포맷 결합을 UL 슬롯들 및/또는 UL 송신에 대해 적용하지 않는다 (예를 들어, UE는 하나 이상의 슬롯 포맷들을 슬롯 포맷 결합에 의해 지시된 UL 슬롯들 및/또는 UL 송신에 대해 적용하지 않는다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯들 및/또는 UL 송신에 대해 슬롯 포맷 결합 (및/또는 UL 슬롯 포맷 결합)을 활용 및/또는 사용하지 않을 수 있다 (예를 들어, UE는 UL 슬롯들 및/또는 UL 송신에 대한 슬롯 포맷들을 결정하기 위해 슬롯 포맷 결합을 활용 및/또는 사용하지 않는다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯들 및/또는 UL 송신에 대한 슬롯 포맷 결합의 적어도 일부를 무시할 수 있다 (예를 들어, UE는 UL 슬롯 포맷 결합을 무시할 수 있다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯들 및/또는 UL 송신에 대한 슬롯 포맷 결합의 적어도 일부를 스킵할 수 있다 (예를 들어, UE는 UL 슬롯 포맷 결합을 스킵할 수 있다). 일부 예에서, UE는 슬롯 포맷 결합 (및/또는 DL 슬롯 포맷 결합)을 DL 슬롯들 및/또는 DL 송신에 대해 적용한다 대안적으로 및/또는 추가적으로, UE는 DL 슬롯들 및/또는 DL 송신에 대한 슬롯 포맷 결합 (및/또는 DL 슬롯 포맷 결합)을 활용 및/또는 사용할 수 있다 (예를 들어, UE는 DL 슬롯들 및/또는 DL 송신에 대한 슬롯 포맷들을 결정하기 위해 슬롯 포맷 결합을 활용 및/또는 사용할 수 있다). 일부 예에서, DC 포맷에 의해 지시된 슬롯 포맷 결합은 DL 슬롯들 및/또는 DL 송신에 대한 슬롯 포맷들을 지시할 수 있고, UL 슬롯들 및/또는 UL 송신에 대한 슬롯 포맷들을 지시하지 않을 수 있다. 예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합은 DL 슬롯들 및/또는 DL 송신에 대한 DL 슬롯 포맷 결합을 포함할 수 있고, UL 슬롯들 및/또는 UL 송신에 대한 UL 슬롯 포맷 결합을 포함하지 않을 수 있다. DCI 포맷 (및/또는 슬롯 포맷 결합)은 하나 이상의 DL BWP들, DL 스펙트럼 및/또는 DL 송신을 위한 하나 이상의 슬롯 포맷들을 지시할 수 있다. DCI 포맷 (및/또는 슬롯 포맷 결합)은 하나 이상의 UL BWP들, UL 스펙트럼 및/또는 UL 송신을 위한 하나 이상의 슬롯 포맷들을 지시하지 않을 수 있다. DCI 포맷에 의해 지시된 슬롯 포맷 결합은 하나 이상의 DL 슬롯들, 하나 이상의 DL BWP들 및/또는 DL 스펙트럼에 대한 하나 이상의 슬롯 포맷들을 포함할 수 있고 UL 슬롯들, UL BWP 및/또는 UL 스펙트럼에 대한 하나 이상의 슬롯 포맷들은 포함하지 않을 수 있다. 일부 예에서, DCI 포맷에 의해 지시된 슬롯 포맷 결합 내 슬롯 포맷들 (예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합 내 모든 슬롯 포맷들)은 하나 이상의 DL 슬롯들, 하나 이상의 BWP들 및/또는 DL 스펙트럼을 위한 것이다. 대안적으로 및/또는 추가적으로, DCI 포맷에 의해 지시된 슬롯 포맷 결합 내 슬롯 포맷들 (예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합 내 모든 슬롯 포맷들)은 하나 이상의 UL 슬롯들, 하나 이상의 BWP들 및/또는 UL 스펙트럼을 위한 것이 아니다. UE는 DCI 포맷에 의해 지시된 슬롯 포맷 결합을 하나 이상의 DL 슬롯들, 하나 이상의 BWP들, DL 스펙트럼 및/또는 DL 송신에 적용하고 및/또는 DCI 포맷에 의해 지시된 슬롯 포맷 결합을 하나 이상의 UL 슬롯들, 하나 이상의 BWP들, UL 스펙트럼 및/또는 UL 송신에 적용하지 않는다. UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 대한 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신과 같은 제 5 실시예의 하나 이상의 실시예를 구현하기 위한 기법들 및/또는 동작들 중 하나 이상은 기지국에 의해 인에이블 및/또는 디스에이블될 수 있다. 예를 들어, UL 슬롯용 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신을 위한 기법들 및/또는 동작들이 디스에이블된다면, DCI 포맷은 DL 슬롯들 (및/또는 DP BWP들, DL 스펙트럼 및/또는 DL 송신) 및 UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 대한 슬롯 포맷 결합을 지시할 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯에 대한 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신을 위한 기법들 및/또는 동작들이 디스에이블된다면, DCI 포맷은 DL 슬롯들 (및/또는 DP BWP들, DL 스펙트럼 및/또는 DL 송신) 및 UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 적용될 수 있는 슬롯 포맷 결합을 지시할 수 있다.
제 6 실시예에서, 기지국은 DCI 포맷을 UE로 송신한다. DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 하나 이상의 슬롯 포맷들을 지시한다). 일부 예에서, DCI 포맷은 DCI 포맷 2_0이다. DCI 포맷은 하나 이상의 리소스들을 스케줄링하지 않을 수 있고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않을 수 있다. 일부 예에서, UE는 양면 스펙트럼에서 동작한다. 대안적으로 및/또는 추가적으로, UE는 비양면 스펙트럼에서 동작할 수 있다. 일부 예에서, 기지국은 하나 이상의 DL 슬롯들 및/또는 DL 송신에 대한 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 결정한다. 일부 예에서, 기지국은 하나 이상의 UL 슬롯들 및/또는 UL 송신에 대한 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 결정하지 않는다. 일부 예에서, 기지국은 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 하나 이상의 DL 슬롯들 및/또는 DL 송신에 대해 적용한다. 일부 예에서, 기지국은 하나 이상의 슬롯 포맷들을 DCI 포맷에 기반하여 하나 이상의 UL 슬롯들 및/또는 UL 송신에 대해 적용한다. DCI 포맷은 DL 슬롯들 및 UL 슬롯들에 대한 슬롯 포맷 결합을 지시한다. 예를 들어, 슬롯 포맷 결합은 DL 슬롯들에 대한 DL 슬롯 포맷 결합 (예를 들어, DL 슬롯 포맷 결합은 DL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 및/또는 UL 슬롯들에 대한 UL 슬롯 포맷 결합 (예를 들어, UL 슬롯 포맷 결합은 UL 슬롯들에 대한 슬롯 포맷들을 지시할 수 있다) 을 포함할 수 있다. 일부 예에서, 기지국은 슬롯 포맷 결합을 UL 슬롯들 및/또는 UL 송신에 대해 적용하지 않는다 (예를 들어, UE는 하나 이상의 슬롯 포맷들을 슬롯 포맷 결합에 의해 지시된 UL 슬롯들 및/또는 UL 송신에 대해 적용하지 않는다). 대안적으로 및/또는 추가적으로, 기지국은 UL 슬롯들 및/또는 UL 송신을 위한 슬롯 포맷 결합(및/또는 UL 슬롯 포맷 결합)을 활용 및/또는 사용하지 않을 수 있다 대안적으로 및/또는 추가적으로, 기지국은 UL 슬롯들에 대한 슬롯 포맷들에 해당하는 값들을 예약된 값들 및/또는 알려진 값들로 설정할 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 UL 슬롯들에 대한 슬롯 포맷들에 해당하는 값들을, UL용 슬롯 포맷을 고려하지 않는 것과 같은, 값들(예를 들어 임의의 값들)로 설정할 수 있다. 예약된 값의 예는 0일 수 있다 (예를 들어, 기지국은 UL 슬롯들에 대한 슬롯 포맷들에 해당하는 값들을 0으로 설정할 수 있다). 일부 예에서, 기지국은 슬롯 포맷 결합 (및/또는 DL 슬롯 포맷 결합)을 DL 슬롯들 및/또는 DL 송신에 대해 적용한다 대안적으로 및/또는 추가적으로, 기지국은 DL 슬롯들 및/또는 DL 송신에 대한 슬롯 포맷 결합(및/또는 DL 슬롯 포맷 결합)을 활용 및/또는 사용할 수 있다 일부 예에서, DC 포맷에 의해 지시된 슬롯 포맷 결합은 DL 슬롯들 및/또는 DL 송신에 대한 슬롯 포맷들을 지시할 수 있고, UL 슬롯들 및/또는 UL 송신에 대한 슬롯 포맷들을 지시하지 않을 수 있다. 예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합은 DL 슬롯들 및/또는 DL 송신에 대한 DL 슬롯 포맷 결합을 포함할 수 있고, UL 슬롯들 및/또는 UL 송신에 대한 UL 슬롯 포맷 결합을 포함하지 않을 수 있다. DCI 포맷 (및/또는 슬롯 포맷 결합)은 하나 이상의 DL BWP들, DL 스펙트럼 및/또는 DL 송신을 위한 하나 이상의 슬롯 포맷들을 지시할 수 있다. DCI 포맷 (및/또는 슬롯 포맷 결합)은 하나 이상의 UL BWP들, UL 스펙트럼 및/또는 UL 송신을 위한 하나 이상의 슬롯 포맷들을 지시하지 않을 수 있다. DCI 포맷에 의해 지시된 슬롯 포맷 결합은 하나 이상의 DL 슬롯들, 하나 이상의 DL BWP들 및/또는 DL 스펙트럼에 대한 하나 이상의 슬롯 포맷들을 포함할 수 있고, 및/또는 UL 슬롯들, UL BWP 및/또는 UL 스펙트럼에 대한 하나 이상의 슬롯 포맷들은 포함하지 않을 수 있다. 일부 예에서, DCI 포맷에 의해 지시된 슬롯 포맷 결합 내 슬롯 포맷들 (예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합 내 모든 슬롯 포맷들)은 하나 이상의 DL 슬롯들, 하나 이상의 BWP들 및/또는 DL 스펙트럼을 위한 것이다. 대안적으로 및/또는 추가적으로, DCI 포맷에 의해 지시된 슬롯 포맷 결합 내 슬롯 포맷들 (예를 들어, DC 포맷에 의해 지시된 슬롯 포맷 결합 내 모든 슬롯 포맷들)은 하나 이상의 UL 슬롯들, 하나 이상의 BWP들 및/또는 UL 스펙트럼을 위한 것이 아니다. UE 및/또는 기지국은 DCI 포맷에 의해 지시된 슬롯 포맷 결합을 하나 이상의 DL 슬롯들, 하나 이상의 BWP들, DL 스펙트럼 및/또는 DL 송신에 적용하고, 및/또는 DCI 포맷에 의해 지시된 슬롯 포맷 결합을 하나 이상의 UL 슬롯들, 하나 이상의 BWP들, UL 스펙트럼 및/또는 UL 송신에 적용하지 않는다. UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 대한 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신과 같은 제 6 실시예의 하나 이상의 실시예를 구현하기 위한 기법들 및/또는 동작들 중 하나 이상은 기지국에 의해 인에이블 및/또는 디스에이블될 수 있다. 예를 들어, UL 슬롯에 대한 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신을 위한 기법들 및/또는 동작들이 디스에이블된다면, DCI 포맷은 DL 슬롯들 (및/또는 DP BWP들, DL 스펙트럼 및/또는 DL 송신)에 대한 및 UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 대한 슬롯 포맷 결합을 지시할 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯에 대한 슬롯 포맷들을 포함하지 않는 DCI 포맷의 생성 및/또는 송신을 위한 기법들 및/또는 동작들이 디스에이블된다면, DCI 포맷은 DL 슬롯들 (및/또는 DP BWP들, DL 스펙트럼 및/또는 DL 송신) 및 UL 슬롯들 (및/또는 UP BWP, UL 스펙트럼 및/또는 UL 송신)에 적용될 수 있는 슬롯 포맷 결합을 지시할 수 있다.
제 5 실시예 및/또는 제 6 실시예에 대해 설명된 것과 같은, DCI 포맷에서 UL 슬롯들을 지시하지 않는 (및/또는 UP BWP 및/또는 UL 스펙트럼에 대한 슬롯 포맷을 지시하지 않는) 예는 다음을 구비한다: 서빙 셀에서 UE에 대한 양면 스펙트럼 동작을 위해, DCI 포맷 2_0 내 SFI-인덱스 필드는 서빙 셀의 기준 DL BWP에 대한 슬롯 포맷들의 결합을 포함하는 슬롯 포맷들의 결합을 지시한다. UE는 subcarrierSpacing 을 통해 참조 SCS (부반송파 간격) 구성
Figure pat00076
을 구비하고, 참조 SCS 구성
Figure pat00077
은 서빙 셀의 DCI 포맷 2_0 내 SFI-인덱스 필드 값에 의해 지시된 슬롯 포맷들의 결합을 위한 것이다. 슬롯 포맷들의 결합을 위한 값들 (예를 들어, 모든 값들)은 참조 DL BWP에 적용가능하다. 대안적으로 및/또는 추가적으로, slotFormats 값으로 제공된 값들 (예를 들어, 모든 값들)은 참조 DL BWP에 적용가능하고, slotFormats 값은 slotFormatCombination 내 slotFormatCombinationId의 값에 기반하고, slotFormatCombinationId의 값은 DCI 포맷 2_0 내 SFI-인덱스 필드 값에 의해 설정된다. 대안적으로 및/또는 추가적으로, slotFormats 값으로 제공된 각 값들에 대해, 슬롯 포맷들의 결합을 위한 값들은 참조 DL BWP에 적용가능하다. 슬롯 포맷들의 결합을 위한 값은 slotFormats 값, slotFormatCombinationId 값, SFI-인덱스 필드 값 중 적어도 하나에 기반하여 결정될 수 있고 및/또는 슬롯 포맷들의 결합을 위한 값들 (예를 들어, 슬롯 포맷들의 결합을 위한 모든 값들은 참조 DL BWP (및/또는 DL 슬롯들)에 적용가능하다.
상술한 예에서 보인 바와 같이, 슬롯 포맷 결합의 값들 (예를 들어, 모든 값들)은 DL (예를 들어, DL 슬롯들, DL BWP 및/또는 DL 스펙트럼)에 적용되고, UL (예를 들어, UL 슬롯들, UL BWP 및/또는 UL 스펙트럼)에 적용되지 않는다. 이는 일부 시스템들 및/또는 기법들과 다르고, 여기서 양면 스펙트럼용 슬롯 포맷은 DL (예를 들어, DL 슬롯들, DL BWP 및/또는 DL 스펙트럼)에 적용가능한 (슬롯 포맷 결합의) 일부 값들 및 UL(예를 들어, UL 슬롯들, UL BWP 및/또는 UL 스펙트럼) 에 적용가능한 (슬롯 포맷 결합의) 일부 값들을 지시하는 DCI 포맷을 송신하여 지시되고 및/또는 (슬롯 포맷 결합의) 일부 값들은 DL에 적용되고, (슬롯 포맷 결합의) 일부 값들은 UL에 적용된다 (예를 들어, 그러한 기법들이 3GPP TS 38.213 V15.6.0에서 논의되어 있다). 양면 스펙트럼용 슬롯 포맷이 DL에 적용가능한 (슬롯 포맷 결합의) 일부 값들 및 UL에 적용가능한 (슬롯 포맷 결합의) 일부 값들을 지시하는 DCI 포맷을 송신하여 지시되는 일부 기법들은 DL용 슬롯 포맷들 및 UL용 슬롯 포맷들을 지시하는 DCI 포맷이 제공되는 실시예들에서와 같은 본 개시의 일부 실시예에서 구현될 수 있다.
제 7 실시예에서, 기지국은 하나 이상의 경우에서 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성한다. 일부 예에서, 하나 이상의 경우들은 기지국이 NTN 시나리오에서 동작하는 경우를 포함한다. 일부 예에서, 하나 이상의 경우들은 기지국이 위성상에 있는 경우를 포함한다. 일부 예에서, 하나 이상의 경우들은 기지국과 UE간 전파 지연이 임계 전파 지연보다 큰 경우를 포함한다. 일부 예에서, 하나 이상의 경우들은 UE용 TA 값이 임계 TA 값보다 큰 경우를 포함한다. 일부 예에서, 하나 이상의 경우들 중 적어도 하나는 기지국에 의해 지시된다 (예를 들어, 기지국은 UE 등 에게 하나 이상의 경우들 중 적어도 하나의 지시를 송신할 수 있다). 일부 예에서, 기지국은 하나 이상의 경우에서 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 것이다. 하나 이상의 경우들이, 기지국이 NTN 시나리오에서 동작하는 경우를 포함하는 예에서, 기지국이 NTN 시나리오에서 동작한다면, 기지국은 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 수 있다. 하나 이상의 경우들이, 기지국이 위성상에 있는 경우 경우를 포함하는 예에서, 기지국이 위성상에 있다면, 기지국은 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 수 있다. 하나 이상의 경우들이, 기지국과 UE간 전파 지연이 임계 전파 지연보다 큰 경우를 포함하는 예에서, 기지국과 UE간 전파 지연이 임계 전파 지연보다 크다면, 기지국은 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 수 있다. 하나 이상의 경우들이, UE용 TA 값이 임계 TA 값보다 큰 경우를 포함하는 예에서, UE용 TA 값이 임계 TA 값보다 크다면, 기지국은 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 수 있다.
제 8 실시예에서, UE는 하나 이상의 경우에서 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성 및/또는 기대된다. UE는 기지국으로부터 구성을 수신하고, 그 구성은 UE가 하나 이상의 경우들 중 적어도 하나에서 UE가 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하는 것을 지시하지 않는다(및/또는 않을 것이다). 대안적으로 및/또는 추가적으로, 그 구성은 하나 이상의 경우들 중 적어도 하나에서 UE가 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않는 것을 지시할 수 있다. 일부 예에서, 그 구성은 슬롯 포맷 지시용이다. 일부 예에서, 하나 이상의 경우들은 UE가 NTN 시나리오에서 동작하는 경우를 포함한다. 일부 예에서, 하나 이상의 경우들은 기지국이 위상상에 있는 경우 (예를 들어, 기지국은 UE와 연관될 수 있고, 예를 들어, 기지국은 UE와 연결되거나 및/또는 UE와 통신할 수 있다)를 포함한다. 일부 예에서, 하나 이상의 경우들은 기지국과 UE간 전파 지연이 임계 전파 지연보다 큰 경우 (예를 들어, 기지국은 UE와 연관될 수 있고, 예를 들어, 기지국은 UE와 연결되거나 및/또는 UE와 통신할 수 있다)를 포함한다. 일부 예에서, 하나 이상의 경우들은 UE용 TA 값이 임계 TA 값보다 큰 경우를 포함한다. 일부 예에서, 하나 이상의 경우들 중 적어도 하나는 기지국에 의해 지시된다 (예를 들어, 기지국은 UE 등에게 하나 이상의 경우들 중 적어도 하나의 지시를 송신할 수 있다). 일부 예에서, 기지국은 하나 이상의 경우에서 UE를 슬롯 포맷 지시를 위한 DCI 포맷을 모니터링하지 않도록 구성할 것이다.
제 1 실시예, 제 2 실시예, 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예, 제 8 실시예, 및/또는 다른 실시예들에 대해 여기에서 설명된 UE의 기법, 동작 및/또는 거동은 기지국에 의해 적절하게 적용 및/또는 구현될 수 있다.
제 1 실시예, 제 2 실시예, 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예, 제 8 실시예, 및/또는 다른 실시예들에 대해 여기에서 설명된 UE의 기법, 동작 및/또는 거동은 기지국에 의해 상응하여 적용 및/또는 구현될 수 있다.
일례에서, 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법들을 및/또는 하나 이상의 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍을 결정 및/또는 도출할 수 있다 (및/또는 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들과 유사한 기법들 및/또는 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍을 결정 및/또는 도출할 수 있다). 대안적으로 및/또는 추가적으로, UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들을 및/또는 하나 이상의 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍들을 결정 및/또는 도출할 수 있다 (및/또는 UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들과 유사한 기법들 및/또는 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍들을 결정 및/또는 도출할 수 있다).
상술한 설명의 인용 부분 및/또는 상술한 설명의 다른 부분에서 보인 것처럼, UE가 DCI에 기반하여 제 1 BWP에서 제 2 BWP로 절환 및/또는 변경하는 경우, 제 2 BWP는 DCI 내 슬롯 오프셋 값에 의해 지시된 제 1 슬롯부터 (예를 들어, 제 1 슬롯에서 시작하여) 준비될 수 있다 (및/또는 제 2 BWP는 사용될 수 있고 및/또는 사용가능하다). 예를 들어, UE는, UE가 DCI를 수신하는 슬롯의 심볼 끝에서부터 DCI 내 슬롯 오프셋 값에 의해 지시된 제 1 슬롯의 시작까지 지속되는 시간 듀레이션 동안 셀에서 수신 및/또는 송신할 필요가 없다 (예를 들어, 심볼은 UE가 DCI를 수신한 슬롯의 제 3 심볼에 해당할 수 있고, 슬롯의 제 3 심볼은 슬롯의 첫 심볼 이후 2개의 심볼인 심볼에 해당할 수 있다). 예를 들어, DL 슬롯 n 내 DCI가, 제 1 BWP에서 제 2 BWP로의 절환을 UE에게 지시 (및/또는 명령)하고 DCI 내 스케줄링 지연이 8이라면, UE는 UL 슬롯 n+8에서 (예를 들어, 제 2 BWP를 사용하여) 수신 및/또는 송신을 위해 준비될 수 있다. UE는 DL 슬롯 n 내 심볼(예를 들어, 제 3 심볼)의 끝에서부터 UL 슬롯 n+8의 시작까지 지속되는 시간 듀레이션 동안 셀에서 수신 또는 송신할 필요가 없다. NTN과 연관된 시나리오(들)에서 그러한 동작은 가능하지 않다. 예를 들어, NTN 시나리오에서, TA는 큰 전파지연 등으로 인해 임계 TA보다 클 수 있다 (예를 들어, 전파 지연은 임계 전파 지연보다 크다). 일례에서, TA는 100개의 슬롯에 해당한다. 따라서, UL 슬롯 n+8은 DL 슬롯 n 이전이고, 따라서 UE는 UL 슬롯 n+8에서 (예를 들어, 제 2 BWP를 사용하여) 송신 및/또는 수신 준비가 되어있지 않다.
BWP 절환 명령은 UE의 하나 이상의 소비 전력 특성의 변경에 사용될 수 있다. 예를 들어, gNB는 다수의 BWP들 (예를 들어, 두 개의 BWP)을 구성할 수 있고, 다수의 BWP들 중 제 1 BWP는 더 높은 소비 전력과 연관된다 (예를 들어, 제 1 BWP는 더 큰 대역폭 및/또는 더 조밀한 PDCCH 모니터링 기회들)을 가질 수 있고 및/또는 다수의 BWP들 중 제 2 BWP는 더 낮은 소비 전력과 연관된다 (예를 들어, 제 2 BWP는 더 작은 대역폭 및/또는 더 성긴 PDCCH 모니터링 기회들)을 가질 수 있다. (더 높은 소비전력을 갖는) 제 1 BWP는 UE가 진행중인 데이터 트래픽 및/또는 임계양보다 더 많은 진행 데이터 트래픽을 갖는 경우에 더 적절하다 (예를 들어 제 1 BWP는 UE가 진행중인 데이터 트래픽이 보다 일찍, 더 빨리 및/또는 보다 적은 레이턴시(laterncy)로 완료 및/또는 종료될 수 있는 진행 트래픽을 갖는 경우 사용될 수 있다). (더 낮은 소비전력을 갖는) 제 2 BWP는 UE가 진행중인 데이터 트래픽이 없고 및/또는 임계양보다 적은 진행 데이터 트래픽을 갖는 경우 더 적절하다 (예를 들어 제 2 BWP는 UE가 진행 트래픽이 없어서 UE의 전력 소비를 줄이고 및/또는 UE의 전력을 저축할 때 사용될 수 있다). 일실시예에서, 제 2 BWP는 디폴트 BWP이다. 두 가지 타입의 BWP들 (예를 들어, 더 높은 소비전력을 갖는 제 1 BWP 및 더 낮은 소비전력을 갖는 제 2 BWP) 사이의 적응 및/또는 절환은 BWP 절환 명령 및/또는 타이머로 수행될 수 있다. 예를 들어, BWP 절환 명령은 활성 BWP와는 다른 BWP를 지시하는 DCI 및/또는 PDCCH에 해당할 수 있다 (예를 들어, 활성 BWP는 통신용 UE에 의해 현재 사용중인 BWP에 해당할 수 있다). 그러나, 상술한 바와 같이, BWP 절환(예를 들어, 절환하는 동안)과 연관된 이행 시간 (및/또는 인터럽트 시간 및/또는 지연)이 있을 수 있다 (여기서, UE가 사용중인 BWP에서 다른 BWP로 절환 및/또는 변경한다). 데이터 송신을 스케줄링하는 BWP 절환 명령 (예를 들어, BWP 절환 요구)를 수신한 후, UE는 BWP 절환 명령의 수신 및 데이터 송신 사이에서 송신 및/또는 수신을 수행하지 않을 수 있다 (예를 들어, UE는 BWP 절환 명령의 수신 및 데이터 송신 사이에서 임의의 송신 및/또는 임의의 수신을 수행하지 않을 수 있다). UE는 BWP 절환 명령의 수신 및 데이터 송신 사이의 시간 구간은 스케줄링 지연에 해당할 수 있다. 스케줄링 지연은 BWP 절환 지연 (예를 들어, 요구된 BWP 절환 지연)을 커버하도록 충분히 길어야 한다. 그러나, 스케줄링 시간이 인터럽트 시간보다 큰 듀레이션이 임계치를 초과하는 것처럼, 스케줄링 지연이 인터럽트 시간 (예를 들어, 요구된 인터럽트 시간) 보다 크다면, UE는 UE의 송신 및/또는 수신을 미룰 수 있는 스케줄링 지연의 끝보다 이른 송신 및/또는 수신을 시작하지 않는다 (및/또는 시작할 수 없다). 일례에서, UE를 위한 BWP 절환 지연은 30 kHz 부반송파 간격 등의 경우 1ms 일 수 있다. 이 예에서, UE가 슬롯 n에서 30 kHz 부반송파 간격과 연관된 하나의 BWP로부터 30 kHz 부반송파 간격과 연관된 다른 BWP로 절환하도록 BWP 절환 명령을 받는다면, UE는 늦어도 슬롯 n+2 까지는 송수신을 수행할 수 있을 것이다 (예를 들어, 1 ms는 30 kHz 부반송파 간격을 갖는 2개의 슬롯이다). 그러나, UE가 슬롯 n에서 16개 슬롯에 해당하는 스케줄링 지연을 갖는 BWP 절환 명령을 수신한다면, UE는 슬롯 n에서 슬롯 n+15까지 송신 및/또는 수신 (및/또는 임의의 송신 및/또는 임의의 수신)의 수행이 가능하지 않을 수 있다. 예를 들어, UE가 슬롯 n에서 BWP 절환 명령을 수신, 복호화 및/또는 처리할 때, UE가 슬롯의 심볼 (예를 들어, 슬롯 n의 제 4 심볼 또는 슬롯 n의 제 4 심볼 이후 심볼)로부터 슬롯 n+15로의 송신 및/또는 수신 (및/또는 임의의 송신 및/또는 임의의 수신)의 수행이 가능하지 않을 수 있다. 기지국 및 UE 사이에 진행중인 트래픽이 없는 경우 (및/또는 진행중인 트래픽의 임계양보다 적은 경우), 기지국은 UE에게 더 높은 소비전력을 갖는 BWP를 더 낮은 소비전력을 갖는 BWP로 절환할 것을 지시하게 하거나 및/또는 명령하게 할 수 있다. 일부 예에서, UE가 정보를 수신하지 않는 동안 (및/또는 UE가 어떤 신호도 수신할 수 없는 동안) 인터럽트 시간은 BWP 절환 명령의 스케줄링 지연에 기반하여 결정될 수 있다.
본 개시의 제 5 일반 개념에서, 타이밍 오프셋은 DCI 로 유도된 인터럽트 시간을 결정할 때 적용될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UE가 수신 및/또는 송신 준비된 (및/또는 수행가능한) 슬롯 결정시 적용될 수 있다. 예를 들어, UE가 수신 및/또는 송신 준비된 (및/또는 수행가능한) 슬롯 결정시 타이밍 오프셋에 기반하여 결정될 수 있다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. 타이밍 오프셋은 하나 이상의 UL 송신을 스케줄링하는 DCI에 적용될 수 있다. 타이밍 오프셋은 DCI 포맷 0_1에 적용될 수 있다. 타이밍 오프셋은 하나 이상의 DL 송신을 스케줄링하는 DCI에 적용되지 않을 수 있다. 타이밍 오프셋은 DCI 포맷 1_1에 대해 적용되지 않을 수 있다. 일부 예에서, DCI는 제 1 BWP에서 제 2 BWP로의 절환것을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI는 BWP 절환 명령이다 (및/또는 포함한다). 인터럽트 시간은 타이밍 오프셋에 기반하여 결정될 수 있다. 일부 예에서, 인터럽트 시간은 타이밍 및 스케줄링 지연에 기반하여 결정될 수 있다. 예를 들어, 스케줄링 지연은 DCI에 의해 지시될 수 있다. 일부 예에서, 타이밍 오프셋은 DCI에 의해 지시되지 않을 수 있다. 일부 예에서, 인터럽트 시간이 타이밍 오프셋에 기반하여 결정되는 경우, 인터럽트 시간의 듀레이션은 타이밍 오프셋과 같다 (예를 들어, 인터럽트 시간의 듀레이션은 타이밍 오프셋과 같을 수 있다). 대안적으로 및/또는 추가적으로, 인터럽트 시간의 듀레이션은 스케줄링 지연 및 타이밍 오프셋의 합과 같다. 일부 예에서, UE는 인터럽트 시간 동안 셀에서 송신 및/또는 수신을 수행할 필요가 없다. 일부 예에서, UE는, UE가 DCI를 수신하는 DL 슬롯 및 UE가 송신 및/또는 수신을 수행할 준비가 된 (및/또는 할 수 있는) UL 슬롯 사이의 시간 구간 동안 셀에서 송신 및/또는 수신을 할 필요가 없다. 예를 들어, UL 스케줄링을 위한 DCI 포맷이 DL 슬롯 X에서 수신된다면, DCI는 UE에게 BWP 절환 (예를 들어, 하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 지시 (및/또는 명령)하고, DCI가 값 Y로 스케줄링 지연 (예를 들어, k0)를 지시한다면, UE는 UL 슬롯 X+Y+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), 예를 들어, UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Y+Z까지 지속하는 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Y+Z의 시작까지 지속할 수 있다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯 X+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), 예를 들어, UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Z까지의 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Z의 시작까지 지속될 수 있다). 일부 예에서, Z는 타이밍 오프셋에 기반하여 결정된다. 예를 들어, Z는 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE의 TA 값에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 대한 TA 값과 같을 수 있다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 같다 (예를 들어 동일하다). 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 다를 수 있다 (예를 들어, 같지 않을 수 있다).
본 개시의 제 6 일반 개념에서, TA의 효과는 DCI에 유도된 인터럽트 시간을 결정할 때 고려될 수 있다. 대안적으로 및/또는 추가적으로, TA의 효과는 UE가 수신 및/또는 송신 (및/또는 수행가능한) 준비가 된 슬롯 결정시 고려될 수 있다. 그 슬롯은 인터럽트 시간 이후일 수 있다. 일부 예에서, DCI는 UL 송신을 스케줄링한다. DCI는 DCI 포맷 0_0일 수 있다. 일부 예에서, DCI는 제 1 BWP에서 제 2 BWP로의 절환을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI는 BWP 절환 명령이다 (및/또는 포함한다). 일부 예에서, UE는 DL 슬롯 X에서 DCI를 수신하고, UE는 UL 슬롯 X+Z에서 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), UE는 DL 슬롯 X의 심볼(예를 들어, DL 슬롯 X의 제 3 심볼의 끝)부터 UL 슬롯 X+Z (UL 슬롯 X+Z 의 시작)까지의 시간 듀레이션동안 송신 및/또는 수신할 필요가 없을 수 있다. 일부 예에서, Z는 UE의 TA 값에 기반하여 결정될 수 있다. 예를 들어, Z는 TA와 같을 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE의 TA 값 및 DCI로 지시한 스케줄링 지연에 기반하여 결정될 수 있다. 일부 예에서, Z는 TA 값 및 스케줄링의 합과 같다. 일부 예에서, UL 슬롯 X+Z는 DL 슬롯 X+Y에 (예를 들어 시간에서) 가장 가까운 UL 슬롯일 수 있다. Y는 DCI에 의해 지시된 스케줄링 오프셋과 같을 수 있다. 일부 예에서, UL 슬롯 X+Z는 DL 슬롯 X+Y와 (예를 들어 시간에서) 중첩할 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Z는 DL 슬롯 X+Y 이후일 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Z는 DL 슬롯 X+Y 이후 제 1 (예를 들어 첫) UL 슬롯일 수 있다. 일부 예에서, UL 슬롯 X+Z는 UL 슬롯 X+Z-Y 이후의 Y개 슬롯일 수 있다. 일부 예에서, UL 슬롯 X+Z-Y는 DL 슬롯 X와 (예를 들어, 시간에서) 가장 가까운 UL 슬롯일 수 있다. 일부 예에서, UL 슬롯 X+Z-Y는 (예를 들어, 시간에서) DL 슬롯 X와 중첩할 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Z-Y는 DL 슬롯 X 이후일 수 있다. 대안적으로 및/또는 추가적으로, UL 슬롯 X+Z-Y는 DL 슬롯 X 이후 제 1 (예를 들어 첫) UL 슬롯일 수 있다.
제 9 실시예에서, UE는 기지국으로부터 DCI 포맷을 수신한다. DCI 포맷은 UL 스케줄링을 위한 것이다 (예를 들어, DCI 포맷은 UL 송신을 스케줄링한다). DCI 포맷은 BWP의 절환(하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 인터럽트 시간을 유도한다. DCI 포맷은 (활성 BWP로서) 제 1 BWP를 사용하는 것에서 (활성 BWP로서) 제 2 BWP를 사용하는 것으로 활성 BWP를 변경할 것을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 DCI 포맷 0_1이다. 일부 예에서, UE는 타이밍 오프셋을 적용 (예를 들어, 사용)하여 DCI 포맷으로 유도된 인터럽트 시간을 결정한다. 일부 예에서, UE는 타이밍 오프셋을 적용하여 UE가 수신 및/또는 송신할 준비가 된 (및/또는 수행할 수 있는) 슬롯을 결정할 수 있다. 그 슬롯은 인터럽트 시간이 경과한 이후일 수 있다. 타이밍 오프셋은 하나 이상의 UL 송신들을 스케줄링하는 하나 이상의 DCI들에 적용될 수 있다 (예를 들어, 타이밍 오프셋은 UE가 UL 송신들을 스케줄링하는 DCI들을 수신할 때 인터럽트 시간들을 결정하는 UE에 의해 적용 및/또는 사용될 수 있다). 타이밍 오프셋은 하나 이상의 DL 송신들을 스케줄링하는 하나 이상의 DCI들에 적용되지 않을 수 있다 (예를 들어, 타이밍 오프셋은 UE가 DL 송신들을 스케줄링하는 DCI들을 수신할 때 인터럽트 시간들을 결정하는 UE에 의해 적용 및/또는 사용되지 않을 수 있다). 타이밍 오프셋은 DCI 포맷 0_1에 적용될 수 있다 (예를 들어, 타이밍 오프셋은 UE가 DCI 포맷 0_1인 DCI들을 수신할 때 인터럽트 시간들을 결정하는 UE에 의해 적용 및/또는 사용될 수 있다). 타이밍 오프셋은 DCI 포맷 1_1에 적용되지 않을 수 있다 (예를 들어, 타이밍 오프셋은 UE가 DCI 포맷 1_1인 DCI들을 수신할 때 인터럽트 시간들을 결정하는 UE에 의해 적용 및/또는 사용되지 않을 수 있다). 일부 예에서, 인터럽트 시간은 타이밍 오프셋에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, 인터럽트 시간은 타이밍 및 스케줄링 지연에 기반하여 결정될 수 있다. 일부 예들에서, UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯은 타이밍 오프셋에 기반하여 결정된다. 대안적으로 및/또는 추가적으로, UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯은 타이밍 오프셋 및 스케줄링 지연에 기반하여 결정된다. 일부 예에서, UE는 슬롯까지 지속되는 시간 듀레이션동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋에 기반하여 결정된다. 일부 예에서, UE는 슬롯까지 지속되는 시간 듀레이션동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋 및 스케줄링 지연에 기반하여 결정된다. 일부 예에서, 스케줄링 지연은 DCI에 의해 지시된다 (예를 들어, DCI는 스케줄링 지연의 지시를 포함한다). 일부 예에서, 스케줄링 지연은 DCI에 의해 지시되지 않는다 (예를 들어, DCI는 스케줄링 지연의 지시를 포함하지 않는다). 일부 예에서, 인터럽트 시간의 듀레이션은 타이밍 오프셋과 같다 (예를 들어, 동일하다). 일부 예에서, 인터럽트 시간의 듀레이션은 스케줄링 지연 및 타이밍 오프셋의 합과 같다. 일부 예에서, UE는 인터럽트 시간 동안 송신 및/또는 수신을 수행할 필요가 없다. 일부 예에서, UE는, UE가 DCI를 수신하는 DL 슬롯 및 UE가 송신 및/또는 수신을 수행할 준비가 된 (및/또는 할 수 있는) UL 슬롯 사이의 시간 구간 동안 송신 및/또는 수신을 할 필요가 없다. 일례에서, UL 스케줄링을 위한 DCI 포맷이 DL 슬롯 X에서 수신된다면, DCI는 UE에게 BWP 절환 (예를 들어, 하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 지시 (및/또는 명령)하고, DCI가 값 Y로 스케줄링 지연 (예를 들어, k0)를 지시한다면, UE는 UL 슬롯 X+Y+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다). UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Y+Z까지 지속하는 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Y+Z의 시작까지 지속할 수 있다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯 X+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Z까지 지속하는 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Z의 시작까지 지속할 수 있다). Z는 타이밍 오프셋에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, X는 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 대한 TA 값에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 대한 TA 값과 같을 수 있다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 같다 (예를 들어 동일하다). 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 다를 수 있다 (예를 들어, 같지 않을 수 있다). 타이밍 오프셋은 브로드캐스트될 수 있다. 일부 예에서, 타이밍 오프셋은 RRC 구성에 의해 지시된다 (예를 들어, UE는 RRC 구성에서 타이밍 오프셋을 지시를 식별하여 타이밍 오프셋을 결정할 수 있다). 일부 예에서, RRC 구성은 PUSCH에 대한 구성이다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 같다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 다를 수 있다. 타이밍 오프셋은 MAC 제어 요소에 의해 지시될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 PDCCH 및/또는 DCI 포맷에 의해 지시될 수 있다. DCI는 DCI 포맷 0_1일 수 있다. 일부 예에서, 타이밍 오프셋은 왕복 지연의 보상에 사용된다. 일부 예에서, UE는 UL 스케줄링 (예를 들어, UL 데이터, UL 제어 및/또는 UL RS를 위한 스케줄링)을 위한 것이고 BWP 절환을 지시하는 하나 이상의 DCI들을 위한 제 1 타이밍 오프셋을 사용한다 (예를 들어, 제 1 타이밍 오프셋은 UL 데이터 (및/또는 UL 제어 및/또는 UL RS)를 스케줄링하고 및 UE에게 하나의 BWP를 사용하는 것에서 다른 BWP로 절환하는 것을 지시 (및/또는 명령)하는 DCI들을 UE가 수신할 때의 인터럽트 시간들을 결정하기 위해 UE에 의해 적용 및/또는 사용될 수 있다) 일부 예에서, UE는 UL 스케줄링 (예를 들어, UL 데이터, UL 제어 및/또는 UL RS를 위한 스케줄링)을 위한 것이고 BWP 절환을 지시하지 않는 하나 이상의 DCI들을 위한 제 2 타이밍 오프셋을 사용한다 (예를 들어, 제 2 타이밍 오프셋은 하나 이상의 UL 송신들을 스케줄링하고 UE에게 하나의 BWP를 사용하는 것에서 다른 BWP로의 절환을 지시 (및/또는 명령)하지 않는 DCI들을 UE가 수신할 때의 인터럽트 시간들을 결정하기 위해 UE에 의해 적용 및/또는 사용될 수 있다). 일부 예에서, 제 1 타이밍 오프셋은 제 1 값과 같을 수 있고, 제 2 타이밍 오프셋은 제 2 값과 같을 수 있다. 제 1 값은 제 2 값과 같을 (예를 들어, 동일할) 수 있다. 대안적으로 및/또는 추가적으로, 제 1값 은 제 2 값과 다를 (예를 들어, 동일하지 않을) 수 있다.
제 10 실시예에서, 기지국은 DCI 포맷을 UE로 송신한다. DCI 포맷은 UL 스케줄링을 위한 것이다 (예를 들어, DCI 포맷은 UL 송신을 스케줄링한다). DCI 포맷은 BWP의 절환(하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 인터럽트 시간을 유도한다. DCI 포맷은 (활성 BWP로서) 제 1 BWP를 사용하는 것에서 (활성 BWP로서) 제 2 BWP를 사용하는 것으로 활성 BWP의 변경을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 DCI 포맷 0_1이다. 일부 예에서, 기지국은 타이밍 오프셋을 적용 (예를 들어, 사용)하여 DCI 포맷으로 유도된 인터럽트 시간을 결정한다. 일부 예에서, 기지국은 타이밍 오프셋을 적용하여 UE가 수신 및/또는 송신할 준비가 된 (및/또는 수행할 수 있는) 슬롯을 결정할 수 있다. 그 슬롯은 인터럽트 시간이 경과한 이후일 수 있다. 일부 예에서, 기지국은 인터럽트 시간 동안 UE의 스케줄링을 회피한다. 대안적으로 및/또는 추가적으로, 기지국은 인터럽트 시간에 기반하여 UE를 스케줄링할 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 UE가 수신 및/ 준비가 된 슬롯에 기반하여 UE를 스케줄링할 수 있다. 그 슬롯은 인터럽트 시간이 경과한 이후일 수 있다. 일부 예에서, 기지국은 UE가 송신 및/또는 수신할 필요가 없는 시간 듀레이션에 기반하여 UE를 스케줄링한다. 일부 예에서, 기지국은 인터럽트 시간 밖에서 UE에 대해 하나 이상의 송신들 및/또는 하나 이상의 수신들을 스케줄링할 수 있고, 및/또는 기지국은 인터럽트 시간 동안 UE에 대해 하나 이상의 송신들 및/또는 하나 이상의 수신들을 스케줄링하지 않을 수 있다. 타이밍 오프셋은 하나 이상의 UL 송신들을 스케줄링하는 하나 이상의 DCI들에 적용될 수 있다 (예를 들어, 타이밍 오프셋은 기지국이 UL 송신들을 스케줄링하는 UE에 DCI들을 송신할 때 기지국이 인터럽트 시간들을 결정하는데 적용 및/또는 사용될 수 있다). 타이밍 오프셋은 하나 이상의 DL 송신들을 스케줄링하는 하나 이상의 DCI들에 적용되지 않을 수 있다 (예를 들어, 타이밍 오프셋은 UE가 DL 송신들을 스케줄링하는 DCI들을 수신할 때 인터럽트 시간들을 결정하는 기지국에 의해 적용 및/또는 사용되지 않을 수 있다). 타이밍 오프셋은 DCI 포맷 0_1에 적용될 수 있다 (예를 들어, 타이밍 오프셋은 기지국이 DCI 포맷 0_1인 DCI들을 수신할 때 인터럽트 시간들을 결정하기 위해 기지국에 의해 적용 및/또는 사용될 수 있다). 타이밍 오프셋은 DCI 포맷 1_1에 적용되지 않을 수 있다 (예를 들어, 타이밍 오프셋은 UE가 DCI 포맷 1_1인 DCI들을 수신할 때 인터럽트 시간들을 결정하는 UE에 의해 적용 및/또는 사용되지 않을 수 있다). 일부 예에서, 인터럽트 시간은 타이밍 오프셋에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, 인터럽트 시간은 타이밍 및 스케줄링 지연에 기반하여 결정될 수 있다. 일부 예들에서, UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯은 타이밍 오프셋에 기반하여 결정된다. 대안적으로 및/또는 추가적으로, UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯은 타이밍 오프셋 및 스케줄링 지연에 기반하여 결정된다. 일부 예에서, UE는 슬롯까지 지속되는 시간 듀레이션 동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋에 기반하여 결정된다. 일부 예에서, UE는 슬롯까지 지속되는 시간 듀레이션동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋 및 스케줄링 지연에 기반하여 결정된다. 일부 예에서, 스케줄링 지연은 DCI에 의해 지시된다 (예를 들어, DCI는 스케줄링 지연의 지시를 포함한다). 일부 예에서, 스케줄링 지연은 DCI로 지시되지 않는다 (예를 들어, DCI는 스케줄링 지연의 지시를 포함하지 않는다). 일부 예에서, 인터럽트 시간의 듀레이션은 타이밍 오프셋과 같다 (예를 들어, 동일하다). 일부 예에서, 인터럽트 시간의 듀레이션은 스케줄링 지연 및 타이밍 오프셋의 합과 같다. 일부 예에서, UE는 인터럽트 시간 동안 송신 및/또는 수신을 수행할 필요가 없다. 일부 예에서, UE는 UE가 DCI를 수신하는 DL 슬롯 및 UE가 송신 및/또는 수신을 수행할 준비가 된 (및/또는 할 수 있는) UL 슬롯 사이의 시간 구간 동안 송신 및/또는 수신을 할 필요가 없다. 일례에서, UL 스케줄링을 위한 DCI 포맷이 DL 슬롯 X에서 수신된다면, DCI는 UE에게 BWP 절환 (예를 들어, 하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 지시 (및/또는 명령)하고, DCI가 값 Y로 스케줄링 지연 (예를 들어, k0)를 지시한다면, UE는 UL 슬롯 X+Y+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Y+Z까지 지속하는 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Y+Z의 시작까지 지속할 수 있다). 대안적으로 및/또는 추가적으로, UE는 UL 슬롯 X+Z에서 (및/또는 에서 시작하여) 송신 및/또는 수신 수행이 준비될 수 있다 (및/또는 가능할 수 있다), 대안적으로 및/또는 추가적으로, UE는 DL 슬롯 X의 심볼부터 UL 슬롯 X+Z까지 지속하는 시간 듀레이션동안 셀에서 송신 및/또는 수신할 필요가 없다 (예를 들어, 시간 듀레이션은 DL 슬롯 X의 제 3 심볼 끝부터 UL 슬롯 X+Z의 시작까지 지속될 수 있다). Z는 타이밍 오프셋에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, X는 타이밍 오프셋과 같을 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE의 TA 값에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 대한TA 값과 같을 수 있다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 같다 (예를 들어 동일하다). 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링을 위한 타이밍 오프셋과 다를 수 있다 (예를 들어, 같지 않을 수 있다). 타이밍 오프셋은 브로드캐스트될 수 있다. 일부 예에서, 타이밍 오프셋은 RRC 구성에 의해 지시된다 (예를 들어, UE 및/또는 기지국은 RRC 구성에서 타이밍 오프셋을 지시를 식별하여 타이밍 오프셋을 결정할 수 있다). 일부 예에서, RRC 구성은 PUSCH에 대한 구성이다. 일부 예에서, RRC 구성은 기지국에 의해 UE로 송신된다. 일부 예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 같다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 UL 스케줄링에 적용된 타이밍 오프셋과 다를 수 있다. 타이밍 오프셋은 MAC 제어 요소에 의해 지시될 수 있다. 대안적으로 및/또는 추가적으로, 타이밍 오프셋은 PDCCH 및/또는 DCI 포맷에 의해 지시될 수 있다. DCI는 DCI 포맷 0_1일 수 있다. 일부 예에서, 타이밍 오프셋은 왕복 지연 보상에 사용된다. 일부 예에서, UE 및/또는 기지국은 UL 스케줄링 (예를 들어, UL 데이터, UL 제어 및/또는 UL RS를 위한 스케줄링)을 위한 것이고, BWP 절환을 지시하는 하나 이상의 DCI들을 위한 제 1 타이밍 오프셋을 사용한다 (예를 들어, 제 1 타이밍 오프셋은, UL 데이터 (및/또는 UL 제어 및/또는 UL RS)를 스케줄링하고 하나의 BWP를 사용하는 것에서 다른 BWP로의 절환을 UE에게 지시 (및/또는 명령)하는 DCI들을 기지국이 UE에게 송신하는 인터럽트 시간을 결정하는 UE 및/또는 기지국에 의해 적용 및/또는 사용될 수 있다). 일부 예에서, UE 및/또는 기지국은 UL 스케줄링 (예를 들어, UL 데이터, UL 제어 및/또는 UL RS를 위한 스케줄링)을 위한 것이고 BWP 절환을 지시하지 않는 하나 이상의 DCI들을 위한 제 2 타이밍 오프셋을 사용한다 (예를 들어, 제 2 타이밍 오프셋은 하나 이상의 UL 송신들을 스케줄링하고 UE에게 하나의 BWP를 사용하는 것에서 다른 BWP로의 절환을 지시 (및/또는 명령)하지 않는 DCI들을 UE가 수신하는 인터럽트 시간들을 결정하기 위해 UE에 의해 적용 및/또는 사용될 수 있다). 일부 예에서, 제 1 타이밍 오프셋은 제 1 값과 같을 수 있고, 제 2 타이밍 오프셋은 제 2 값과 같을 수 있다. 제 1 값은 제 2 값과 같을 (예를 들어 동일할) 수 있다. 대안적으로 및/또는 추가적으로, 제 1값 은 제 2 값과 다를 (예를 들어 동일하지 않을) 수 있다.
제 11 실시예에서, UE는 기지국으로부터 DCI 포맷을 수신한다. DCI 포맷은 UL 스케줄링을 위한 것이다 (예를 들어, DCI 포맷은 UL 송신을 스케줄링한다). DCI 포맷은 BWP의 절환(하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 UE에게 지시 (및/또는 명령)한다. 일례에서, DCI 포맷은 UE에게 (하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환과 같은) UL BWP의 절환을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 인터럽트 시간을 유도한다. DCI 포맷은 (활성 BWP로서) 제 1 BWP를 사용하는 것에서 (활성 BWP로서) 제 2 BWP를 사용하는 것으로 활성 BWP를 변경할 것을 UE에게 지시 (및/또는 명령)한다. 일례에서, DCI 포맷은 (활성 BWP로서) 제 1 BWP를 사용하는 것에서 (활성 BWP로서) 제 2 BWP를 사용하는 것으로 활성 BWP를 변경하는 것을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 DCI 포맷 0_1이다. UE는 DL 슬롯 X와 같은, 제 1 DL 슬롯에서 DCI 포맷을 수신한다. 일부 예에서, UE는 제 1 DL 슬롯 및 TA 값에 기반하여 인터럽트 시간을 결정한다. 대안적으로 및/또는 추가적으로, UE는 제 1 DL 슬롯, TA 값 및 스케줄링 지연에 기반하여 인터럽트 시간을 결정할 수 있다. 일부 예에서, UE는 제 1 DL 슬롯 및 TA 값에 기반하여 UE가 수신 및/또는 송신할 준비가 된 (및/또는 수행할 수 있는) 슬롯을 결정한다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. 대안적으로 및/또는 추가적으로, UE는 제 1 DL 슬롯, TA 값 및 스케줄링 지연에 기반하여 UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯을 결정한다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. UE는 시간 듀레이션 동안 송신 및/또는 수신을 수행할 필요가 없을 수 있다. 시간 듀레이션은 제 1 DL 슬롯부터일 수 있다 (및/또는 시작할 수 있다) (예를 들어, 시간 듀레이션은 제 1 DL 슬롯의 제 3 심볼의 끝에서 시작할 수 있다). 대안적으로 및/또는 추가적으로, 시간 듀레이션은 제 2 UL 슬롯의 시작까지일 수 있다 (예를 들어, 시간 듀레이션은 제 2 UL 슬롯의 시작에서 끝날 수 있고 및/또는 시간 듀레이션은 제 2 UL 슬롯에 바로 선행하는 UL 슬롯의 끝에서 끝날 수 있다), 예를 들어, 시간 듀레이션은 제 1 DL 슬롯의 제 3 심볼의 끝에서부터 제 2 UL 슬롯의 시작까지 지속할 수 있다 (예를 들어 시간 듀레이션은 제 2 UL 슬롯 및/또는 제 2 UL 슬롯의 일부를 포함하지 않을 수 있다). 일부 예에서, UE는 제 2 UL 슬롯부터 (예를 들어, 에서 시작하는) 수신 및/또는 송신에 대한 준비가 되어 있다. 제 2 UL 슬롯은 인터럽트 시간 이후일 수 있다 (예를 들어, 제 2 UL 슬롯은 인터럽트 시간이 끝난 이후일 수 있다). 일부 예에서, 제 2 UL 슬롯은 DL 슬롯 X+Y와 (예를 들어, 시간에서) 가장 가까울 수 있다. 일부 예에서, 제 2 UL 슬롯은 (예를 들어, 시간에서) DL 슬롯 X+Y와 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이후일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이후의 제 1 (예를 들어, 첫) UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이전일 수 있다. 대안적으로 및/또는 추가적으로, DL 슬롯 X+Y는 제 2 UL 슬롯 이후 제 1 (예를 들어, 첫) DL 슬롯일 수 있다. 일부 예에서, 제 2 UL 슬롯은 제 3 UL 슬롯 이후의 Y개 슬롯들일 수 있다. 일부 예에서, 제 3 UL 슬롯은 제 1 DL 슬롯 (예를 들어, DL 슬롯 X)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯이다. 일부 예에서, 제 3 UL 슬롯은 제 1 DL 슬롯 X과 (예를 들어, 시간에서) 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 3 슬롯은 제 1 DL 슬롯 이후일 수 있다. 대안적으로 및/또는 추가적으로, 제 3 UL은 제 1 DL 슬롯 이후 제 1 (예를 들어, 첫) UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 3 슬롯 제 1 DL 슬롯 이전일 수 있다. 대안적으로 및/또는 추가적으로, 제 1 DL은 제 3 UL 슬롯 이후 제 1 (예를 들어, 첫) DL 슬롯일 수 있다. 일부 예에서, 제 3 UL 슬롯은 UL 슬롯 X+Z일 수 있다. 일부 예에서, Y는 스케줄링 지연에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Y는 스케줄링 지연과 같을 수 있다. 일부 예에서, 제 2 UL 슬롯은 UL 슬롯 X+Y+Z일 수 있다. 일부 예에서, Z는 스케줄링 지연에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Z는 TA 값과 같을 수 있다. 일부 예에서, Z는 슬롯 단위에서 TA 값과 가장 가까운 정수일 수 있다 (예를 들어, Z는 TA값과 가장 가까운 정수인 정수다). 슬롯 단위의 TA 값은 TA 값에 해당하는 슬롯 개수에 해당할 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.3개 슬롯들에 해당할 수 있고 및/또는 Z는 10과 같을 수 있다 (예를 들어, Z는 10이 10.3에 가장 가까운 정수라는 판단에 기반하여 10과 같다고 할 수 있다. 대안적으로 및/또는 추가적으로, Z는 슬롯 단위의 TA 값보다 큰, 가장 작은 정수일 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.3개 슬롯들에 해당할 수 있고 및/또는 Z는 11과 같을 수 있다 (예를 들어, Z는 11이 10.3보다 큰, 가장 작은 정수라는 판단에 기반하여 11과 같다고 할 수 있다. 대안적으로 및/또는 추가적으로, Z는 슬롯 단위의 TA 값보다 작은, 가장 큰 정수일 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.7개 슬롯들에 해당할 수 있고 및/또는 Z는 10과 같을 수 있다 (예를 들어, Z는 10이 10.7 보다 작은, 가장 큰 정수라는 판단에 기반하여 10과 같다고 할 수 있다). 일부 예에서, TA 값은 UE용이다 (예를 들어, TA 값은 UE에 대한 TA 값이다). 일부 예에서, Z는 기지국 (및/또는 다른 기지국)에 의해 지시될 수 있다. 예를 들어, 기지국 (및/또는 다른 기지국)은 UE에 Z의 지시를 송신할 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 의해 결정될 수 있다 (및/또는 도출될 수 있다). 일부 예에서, 스케줄링 지연은 DCI 포맷에 의해 지시된다 (예를 들어, 스케줄링 지연은 DCI 포맷의 시간 도메인 리소스 할당 필드에 기반하여 결정될 수 있다).
제 12 실시예에서, 기지국은 DCI 포맷을 UE로 송신한다. DCI 포맷은 UL 스케줄링을 위한 것이다 (예를 들어, DCI 포맷은 UL 송신을 스케줄링한다). DCI 포맷은 BWP의 절환(하나의 BWP를 사용하는 것에서 다른 BWP를 사용하는 것으로 절환)을 UE에게 지시 (및/또는 명령)한다. 일례에서, DCI 포맷은 UE에게 (하나의 UL BWP를 사용하는 것에서 다른 UL BWP를 사용하는 것으로의 절환과 같은) UL BWP의 절환을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 인터럽트 시간을 유도한다. DCI 포맷은 (활성 BWP로서) 제 1 BWP를 사용하는 것에서 (활성 BWP로서) 제 2 BWP를 사용하는 것으로 활성 BWP를 변경한 것을 UE에게 지시 (및/또는 명령)한다. 일례에서, DCI 포맷은 (활성 UL BWP로서) 제 1 UL BWP를 사용하는 것에서 (활성 UL BWP로서) 제 2 UL BWP를 사용하는 것으로 활성 UL BWP를 변경한 것을 UE에게 지시 (및/또는 명령)한다. 일부 예에서, DCI 포맷은 DCI 포맷 0_1이다. 기지국은 DL 슬롯 X와 같은, 제 1 DL 슬롯에서 DCI 포맷을 수신한다. 일부 예에서, 기지국은 제 1 DL 슬롯 및 TA 값에 기반하여 인터럽트 시간을 결정한다. 대안적으로 및/또는 추가적으로, 기지국은 제 1 DL 슬롯, TA 값 및 스케줄링 지연에 기반하여 인터럽트 시간을 결정할 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 인터럽트 시간에 기반하여 UE를 스케줄링한다. 일부 예에서, 기지국은 인터럽트 시간 밖에서 UE에 대해 하나 이상의 송신들 및/또는 하나 이상의 수신들을 스케줄링할 수 있고, 및/또는 기지국은 인터럽트 시간 동안 UE에 대해 하나 이상의 송신들 및/또는 하나 이상의 수신들을 스케줄링하지 않을 수 있다. 일부 예에서, 기지국은 제 1 DL 슬롯 및 TA 값에 기반하여 UE가 수신 및/또는 송신할 준비가 된 (및/또는 수행할 수 있는) 슬롯을 결정한다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 제 1 DL 슬롯, TA 값 및 스케줄링 지연에 기반하여 UE가 수신 및/또는 송신 (및/또는 수행할) 준비가 된 슬롯을 결정한다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 UE가 수신 및/ 준비가 된 슬롯에 기반하여 UE를 스케줄링할 수 있다. 그 슬롯은 인터럽트 시간이 경과한 후일 수 있다. UE는 시간 듀레이션 동안 송신 및/또는 수신을 수행할 필요가 없을 수 있다. 대안적으로 및/또는 추가적으로, 기지국은 시간 듀레이션에 기반하여 UE를 스케줄링한다. 시간 듀레이션은 제 1 DL 슬롯부터일 수 있다 (및/또는 시작할 수 있다) (예를 들어, 시간 듀레이션은 제 1 DL 슬롯의 제 3 심볼의 끝에서 시작할 수 있다). 대안적으로 및/또는 추가적으로, 시간 듀레이션은 제 2 UL 슬롯의 시작까지일 수 있다 (예를 들어, 시간 듀레이션은 제 2 UL 슬롯의 시작에서 끝날 수 있고 및/또는 시간 듀레이션은 제 2 UL 슬롯에 바로 선행하는 UL 슬롯의 끝에서 끝날 수 있다), 예를 들어, 시간 듀레이션은 제 1 DL 슬롯의 제 3 심볼의 끝에서부터 제 2 UL 슬롯의 시작까지 지속할 수 있다 (예를 들어 시간 듀레이션은 제 2 UL 슬롯 및/또는 제 2 UL 슬롯의 일부를 포함하지 않을 수 있다). 일부 예에서, UE는 제 2 UL 슬롯부터 (예를 들어, 제 2 UL 슬롯에서 시작하는) 수신 및/또는 송신 준비가 되어 있다. 제 2 UL 슬롯은 인터럽트 시간 이후일 수 있다 (예를 들어, 제 2 UL 슬롯은 인터럽트 시간이 끝난 이후일 수 있다). 일부 예에서, 제 2 UL 슬롯은 DL 슬롯 X+Y와 (예를 들어, 시간에서) 가장 가까울 수 있다. 일부 예에서, 제 2 UL 슬롯은 (예를 들어 시간에서) DL 슬롯 X+Y와 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이후일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이후의 제 1 (예를 들어, 첫) UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 2 UL 슬롯은 DL 슬롯 X+Y 이전일 수 있다. 대안적으로 및/또는 추가적으로, DL 슬롯 X+Y는 제 2 UL 슬롯 이후 제 1 (예를 들어, 첫) DL 슬롯일 수 있다. 일부 예에서, 제 2 UL 슬롯은 제 3 UL 슬롯 이후의 Y 개 슬롯들일 수 있다. 일부 예에서, 제 3 UL 슬롯은 제 1 DL 슬롯 (예를 들어, DL 슬롯 X)에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯이다. 일부 예에서, 제 3 UL 슬롯은 제 1 DL 슬롯 X과 (예를 들어, 시간에서) 중첩할 수 있다. 대안적으로 및/또는 추가적으로, 제 3 슬롯은 제 1 DL 슬롯 이후일 수 있다. 대안적으로 및/또는 추가적으로, 제 3 UL은 제 1 DL 슬롯 이후 제 1 (예를 들어, 첫) UL 슬롯일 수 있다. 대안적으로 및/또는 추가적으로, 제 3 슬롯 제 1 DL 슬롯 이전일 수 있다. 대안적으로 및/또는 추가적으로, 제 1 DL은 제 3 UL 슬롯 이후 제 1 (예를 들어, 첫) DL 슬롯일 수 있다. 일부 예에서, 제 3 UL 슬롯은 UL 슬롯 X+Z일 수 있다. 일부 예에서, Y는 스케줄링 지연에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Y는 스케줄링 지연과 같을 수 있다. 일부 예에서, 제 2 UL 슬롯은 UL 슬롯 X+Y+Z일 수 있다. 일부 예에서, Z는 스케줄링 지연에 기반하여 결정될 수 있다. 대안적으로 및/또는 추가적으로, Z는 TA 값과 같을 수 있다. 일부 실시예에서, Z는 슬롯 단위의 TA 값에 가장 가까운 정수일 수 있다. 슬롯 단위의 TA 값은 TA 값에 해?沌求? 슬롯 개수에 해당할 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.3개 슬롯에 해당할 수 있고 및/또는 Z는 10과 같을 수 있다 (예를 들어, Z는 10이 10.3에 가장 가까운 정수라는 판단에 기반하여 10과 같다고 할 수 있다. 대안적으로 및/또는 추가적으로, Z는 슬롯 단위의 TA 값보다 큰, 가장 작은 정수일 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.3개 슬롯들에 해당할 수 있고 및/또는 Z는 11과 같을 수 있다 (예를 들어, Z는 11이 10.3보다 큰, 가장 작은 정수라는 판단에 기반하여 11과 같다고 할 수 있다. 대안적으로 및/또는 추가적으로, Z는 슬롯 단위의 TA 값보다 작은, 가장 큰 정수일 수 있다. 일례에서, 슬롯 단위의 TA 값은 10.7개 슬롯들에 해당할 수 있고 및/또는 Z는 10과 같을 수 있다 (예를 들어, Z는 10이 10.7 보다 작은, 가장 큰 정수라는 판단에 기반하여 10과 같다고 할 수 있다). 일부 예에서, TA 값은 UE용이다 (예를 들어, TA 값은 UE에 대한 TA 값이다). 일부 예에서, Z는 기지국 (및/또는 다른 기지국)에 의해 지시될 수 있다. 예를 들어, 기지국 (및/또는 다른 기지국)은 UE에 Z의 지시를 송신할 수 있다. 대안적으로 및/또는 추가적으로, Z는 UE에 의해 결정될 수 있다 (및/또는 도출될 수 있다). 일부 예에서, 스케줄링 지연은 DCI 포맷에 의해 지시된다 (예를 들어, 스케줄링 지연은 DCI 포맷의 시간 도메인 리소스 할당 필드에 기반하여 결정될 수 있다).
제 9 실시예, 제 10 실시예, 제 11 실시예, 제 12 실시예, 및/또는 다른 실시예들에 대해 여기에서 설명된 UE의 기법, 동작 및/또는 거동은 기지국에 의해 적절하게 적용 및/또는 구현될 수 있다.
제 9 실시예, 제 10 실시예, 제 11 실시예, 제 12 실시예, 및/또는 다른 실시예들에 대해 여기에서 설명된 UE의 기법, 동작 및/또는 거동은 UE에 의해 상응하여 적용 및/또는 구현될 수 있다.
일례에서, 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍을 결정 및/또는 도출할 수 있다 (및/또는 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들과 유사한 기법들 및/또는 동작들을 사용하여 하나 이상의 시간들 및/또는 타이밍들을 결정 및/또는 도출할 수 있다). 대안적으로 및/또는 추가적으로, UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들을 사용하여 하나 이상의 시간들 및/또는 하나 이상의 타이밍들을 결정 및/또는 도출할 수 있다 (및/또는 UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들 및 하나 이상의 동작들과 유사한 기법들 및/또는 동작들을 사용하여 하나 이상의 시간들 및/또는 타이밍들을 결정 및/또는 도출할 수 있다).
일례에서, UE가 시간 구간 동안 수신 및/또는 송신(예를 들어, 셀 내 수신 및/또는 송신 및/또는 기지국으로 및/또는 기지국으로부터의 수신 및/또는 송신)을 금지 및/또는 연기(suspend)한다면, 기지국은 수신 및/또는 송신(예를 들어, 셀 내 수신 및/또는 송신 및/또는 UE로 및/또는 UE로부터의 수신 및/또는 송신)을 금지 및/또는 연기할 수 있다.
일례에서, 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법 또는 동작들을 사용하여 인터럽트 시간을 결정 및/또는 도출할 수 있다 (및/또는 기지국은 UE에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들과 유시한 기법들 및/또는 동작들을 사용하여 인터럽트 시간을 결정 및/또는 도출할 수 있다). 대안적으로 및/또는 추가적으로, UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들을 사용하여 인터럽션 시간을 결정 및/또는 도출할 수 있다 (및/또는 UE는 기지국에 대해 여기에서 기술된 하나 이상의 기법들 및/또는 하나 이상의 동작들과 유사한 기법들 및/또는 동작들을 사용하여 인터럽트 시간을 결정 및/또는 도출할 수 있다).
상술한 기술들 및/또는 실시예들의 하나, 일부, 및/또는 모두는 새로운 실시예로 형성될 수 있다.
일부 예들에서, 제 1 일반 개념, 제 2 일반 개념, 제 3 일반 개념, 제 4 일반 개념, 제 5 일반 개념, 제 6 일반 개념, 제 1 실시예, 제 2 실시예, 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예, 제 8 실시예, 제 9 실시예, 제 10 실시예, 제 11 실시예, 및 제 12 실시예에 대해 설명된 실시예들과 같이, 여기에서 개시된 실시예들은 독립적으로 및/또는 개별적으로 구현될 수 있다. 대안적으로 및/또는 추가적으로, 제 1 일반 개념, 제 2 일반 개념, 제 3 일반 개념, 제 4 일반 개념, 제 5 일반 개념, 제 6 일반 개념, 제 1 실시예, 제 2 실시예, 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예, 제 8 실시예, 제 9 실시예, 제 10 실시예, 제 11 실시예, 및 제 12 실시예에 대해 설명된 실시예들과 같이, 여기에서 개시된 실시예들의 결합이 구현될 수 있다. 대안적으로 및/또는 추가적으로, 제 1 일반 개념, 제 2 일반 개념, 제 3 일반 개념, 제 4 일반 개념, 제 5 일반 개념, 제 6 일반 개념, 제 1 실시예, 제 2 실시예, 제 3 실시예, 제 4 실시예, 제 5 실시예, 제 6 실시예, 제 7 실시예, 제 8 실시예, 제 9 실시예, 제 10 실시예, 제 11 실시예, 및 제 12 실시예에 대해 설명된 실시예들과 같이, 여기에서 개시된 실시예들의 결합이 함께(concurrently) 및/또는 동시에 개별적으로 구현될 수 있다.
본 개시의 다양한 기법들이 독립적으로 및/또는 별도로 수행될 수 있다. 대안적으로 및/또는 추가적으로, 본 개시의 다양한 기법들이 단일 시스템을 사용하여 결합 및/또는 구현될 수 있다. 대안적으로 및/또는 추가적으로, 본 개시의 다양한 기법들이 함께 및/또는 동시에 구현될 수 있다.
도 7은 UE의 관점에서 본 예시적인 일실시예에 따른 흐름도(700)이다. 705 단계에서, UE는 기지국으로부터 DCI 포맷을 수신하되, DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 슬롯 포맷들을 지시한다). 710단계에서, UE는 DCI 포맷에 의해 지시되는 제 1 정보에 타이밍 오프셋을 적용한다.
일실시예에서, DCI 포맷은 DCI 포맷 2_0이다.
일실시예에서, DCI 포맷은 UE에 대해 하나 이상의 리소스들을 스케줄링하지 않고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않는다.
일실시예에서, DCI 포맷은 제 1 정보가 아닌 제 2 정보를 지시하고, UE는 DCI 포맷에 의해 지시된 제 2 정보에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, DCI 포맷은 DL 슬롯들 및 UL 슬롯들에 대한 슬롯 포맷 결합을 지시한다.
일실시예에서, 제 1 정보는 UL 슬롯들에 대한 슬롯 포맷들을 포함한다.
일실시예에서, 제 2 정보는 DL 슬롯들에 대한 슬롯 포맷들을 포함한다.
일실시예에서, UE는 UL 슬롯들에 타이밍 오프셋을 적용한다.
일실시예에서, UE는 슬롯 포맷 결합의, UL 슬롯들에 대한 슬롯 포맷들에 타이밍 오프셋을 적용한다.
일실시예에서, UE는 DL 슬롯들에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, UE는 DL 슬롯들용인 슬롯 포맷들에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, UE는 DL 슬롯 n에서 DCI 포맷을 수신한다.
도 3 및 4를 다시 참조하면, UE의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 UE가 (i) 기지국으로부터 DCI 포맷을 수신할 수 있게 하되, DCI 포맷은 슬롯 포맷 지시용이고, (ii) DCI 포맷에 의해 지시된 제 1 정보에 타이밍 정보를 적용할 수 있게 한다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 8은 기지국 관점의 예시적인 일실시예에 따른 순서도(800)이다. 805 단계에서, 기지국은 UE에 DCI 포맷을 송신하되, DCI 포맷은 슬롯 포맷 지시용이다 (예를 들어, DCI 포맷은 슬롯 포맷들을 지시한다). 810단계에서, 기지국은 DCI 포맷에 의해 지시되는 제 1 정보에 타이밍 오프셋을 적용한다.
일실시예에서, DCI 포맷은 DCI 포맷 2_0이다.
일실시예에서, DCI 포맷은 UE에 대해 하나 이상의 리소스들을 스케줄링하지 않고 및/또는 UE에 대해 하나 이상의 송신을 스케줄링하지 않는다.
일실시예에서, DCI 포맷은 제 1 정보가 아닌 제 2 정보를 지시하고, 기지국은 DCI 포맷에 의해 지시된 제 2 정보에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, DCI 포맷은 DL 슬롯들 및 UL 슬롯들에 대한 슬롯 포맷 결합을 지시한다.
일실시예에서, 제 1 정보는 UL 슬롯들에 대한 슬롯 포맷들을 포함한다.
일실시예에서, 제 2 정보는 DL 슬롯들에 대한 슬롯 포맷들을 포함한다.
일실시예에서, 기지국은 UL 슬롯들에 타이밍 오프셋을 적용한다.
일실시예에서, 기지국은 슬롯 포맷 결합의, UL 슬롯들에 대한 슬롯 포맷들에 타이밍 오프셋을 적용한다.
일실시예에서, 기지국은 DL 슬롯들에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, 기지국은 DL 슬롯들용인 슬롯 포맷들에 타이밍 오프셋을 적용하지 않는다.
일실시예에서, 기지국은 DL 슬롯 n에서 DCI 포맷을 송신한다.
도 3 및 4를 다시 참조하면, 기지국의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 기지국이 (i) UE에 DCI 포맷을 송신할 수 있게 하되, DCI 포맷은 슬롯 포맷 지시용이고, (ii) DCI 포맷에 의해 지시된 제 1 정보에 타이밍 정보를 적용할 수 있게 한다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 7 및 8에 대해, 일실시예에서, 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷에 의해 지시된 DL 슬롯들은 DL 슬롯 n부터 시작한다 (예를 들어, DL 슬롯 n은 DL 슬롯들의 첫 DL 슬롯이다).
일실시예에서, 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷에 의해 지시된 UL 슬롯들은 타이밍 오프셋에 기반하여 결정된다.
일실시예에서, 슬롯 포맷들 (및/또는 슬롯 포맷 결합)이 DCI 포맷에 의해 지시된 UL 슬롯들은 UL 슬롯 n+X부터 시작한다 (UL 슬롯 n+X은 UL 슬롯들의 첫 UL 슬롯이다).
일부 예에서, X는 타이밍 오프셋에 기반하여 결정된다.
일부 예에서, X는 타이밍 오프셋과 같다.
일실시예에서, UE는 기지국으로부터 타이밍 오프셋을 수신한다.
일실시예에서, 타이밍 오프셋은 기지국에 의해 제공된 정보에 기반하여 결정된다 (예를 들어, 기지국은 UE로 정보를 송신할 수 있고 및/또는 타이밍 오프셋은 그 정보로부터 도출될 수 있다).
일실시예에서, 타이밍 오프셋은 TA 값에 기반하여 결정된다 (예를 들어, 타이밍 오프셋은 TA 값으로부터 도출될 수 있다).
일부 예에서, TA 값은 UE와 연관된다 (예를 들어, TA 값은 UE의 TA 값이다).
일실시예에서, TA 값은 셀에서 UE와 연관된 TA 값들 중 가장 작은 TA 값일 수 있다 (예를 들어, UE들은 셀 내 일부 및/또는 모든 UE들에 해당할 수 있다).
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해) 브로드케스트될 수 있다.
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 것과 같이) RRC 구성에 의해 지시될 수 있다.
일실시예에서, RRC 구성은 슬롯 포맷 지시용 구성이다.
일실시예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 제 2 타이밍 오프셋과 같다 (예를 들어, 동일하다).
일실시예에서, 타이밍 오프셋은 UL 스케줄링에 적용된 제 2 타이밍 오프셋과 다르다 (예를 들어, 같지 않다).
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 것과 같이) MAC 제어 요소에 의해 지시된다.
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 ) PDCCH 및/또는 제 2 DCI 포맷에 의해 지시된다.
일실시예에서, 제 2 DCI 포맷은 DCI 포맷 2_0일 수 있다.
일실시예에서, 타이밍 오프셋은 왕복 지연 (예를 들어, 기지국과 UE 사이의 통신과 연관된 전파 지연을 고려할 수 있는, 기지국과 UE와 연관된 왕복 지연)의 보상에 사용된다.
일실시예에서, UE가 UL 슬롯들 및/또는 UL 슬롯들에 대한 슬롯 포맷들에 적용하는 타이밍 오프셋은 제 1 값과 같다.
일실시예에서, UE는 제 2 타이밍 오프셋을 UL 스케줄링에 대해 적용하고, 제 2 타이밍 오프셋은 제 2 값과 같다.
일실시예에서, 제 1 값은 제 2 값과 같다 (예를 들어, 동일하다).
일실시예에서, 제 1값 은 제 2 값과 다르다 (예를 들어 동일하지 않다).
일실시예에서, UL 스케줄링은 UL 데이터, UL 제어 및/또는 UL RS에 대한 것 수 있다.
도 9은 UE의 관점에서 본 예시적인 일실시예에 따른 흐름도(900)이다. 905 단계에서, UE는 제 1 DL 슬롯에서 기지국으로부터 DCI 포맷을 수신하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에 지시한다 (및/또는 명령한다). 910 단계에서, UE는 UE가 수신 및/또는 송신 준비가 된 제 1 UL 슬롯을 결정하되, 제 1 UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다.
일실시예에서, DCI 포맷은 DCI 포맷 0_1이다.
일실시예에서, UE는 TA 값에 기반하여 인터럽트 시간을 결정한다.
일실시예에서, UE는 TA 값에 기반하여 UE가 송신 및/또는 수신할 필요가 없는 시간 듀레이션을 결정한다.
일실시예에서, 제 1 UL 슬롯은 TA 값에 기반하여 (UE 등에 의해) 결정된다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 이후 UE가 수신 및/또는 송신할 준비가 된 제 2 DL 슬롯의 결정에 UE는 TA 값을 사용하지 않는다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 결정에 UE는 TA 값을 사용하지 않는다.
도 3 및 4를 다시 참조하면, UE의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 UE가 (i) 기지국으로부터 제 1 DL 슬롯에서 DCI 포맷을 수신할 수 있게 하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에게 지시 (및/또는 명령)하고, 및 (ii) UE가 수신 및/또는 송신 준비가 된 제 1 UL 슬롯을 결정할 수 있게 하되, 제 1 UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 10은 기지국 관점의 예시적인 일실시예에 따른 순서도(1000)이다. 1005 단계에서, UE는 제 1 DL 슬롯에서 UE로부터 DCI 포맷을 수신하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에 지시한다 (및/또는 명령한다). 1010 단계에서, 기지국은 UE가 수신 및/또는 송신 준비가 된 제 1 UL 슬롯을 결정하되, 제 1 UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다.
일실시예에서, DCI 포맷은 DCI 포맷 0_1이다.
일실시예에서, 기지국은 TA 값에 기반하여 BWP 절환의 인터럽트 시간을 결정한다.
일실시예에서, 기지국은 TA 값에 기반하여 UE가 송신 및/또는 수신할 필요가 없는 시간 듀레이션을 결정한다.
일실시예에서, 제 1 UL 슬롯은 TA 값에 기반하여 (기지국 등에 의해) 결정된다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 이후 UE가 수신 및/또는 송신할 준비가 된 제 2 DL 슬롯의 결정에 기지국은 TA 값을 사용하지 않는다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 결정에 기지국은 TA 값을 사용하지 않는다.
도 3 및 4를 다시 참조하면, 기지국의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 기지국이 (i) UE에게 제 1 DL 슬롯에서 DCI 포맷을 송신할 수 있게 하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에게 지시 (및/또는 명령)하고, 및 (ii) UE가 수신 및/또는 송신 준비가 된 제 1 UL 슬롯을 결정할 수 있게 하되, 제 1 UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 9 및 10에 대해, 제 1 UL 슬롯은 제 2 UL 슬롯 이후 X 개의 슬롯들이고, X는 DCI 포맷에서 지시된 스케줄링 지연과 같다. X가 1과 같은 예에서, 제 1 UL 슬롯은 제 2 슬롯 이후 1개의 슬롯이다 (예를 들어, 제 1 UL 슬롯은 제 2 UL 슬롯 직후이다). 일례에서, X가 10일 때, 제 1 UL 슬롯은 제 2 슬롯 이후 10개의 슬롯이다 (예를 들어, 제 2 UL 슬롯 이후이고 제 1 UL 슬롯에 선행하는 9개의 UL 슬롯들이 있다).
일실시예에서, 제 2 UL 슬롯은 제 1 DL 슬롯에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯이다.
일부 예에서, 제 2 UL 슬롯은 제 1 DL 슬롯과 (예를 들어, 시간에서) 중첩할 수 있다.
일실시예에서, 제 2 슬롯은 제 1 DL 슬롯 이후이다.
일실시예에서, 제 2 UL 슬롯은 제 1 DL 슬롯 이후 첫 UL 슬롯이다 (예를 들어, 제 1 DL 슬롯 이후 및 제 2 UL 슬롯 이전에, UE와 연관된 UL 슬롯은 없을 수 있다.
일실시예에서, 제 2 슬롯은 제 1 슬롯 이전이다.
일실시예에서, 제 1 DL 슬롯은 제 2 UL 슬롯 이후 첫 DL 슬롯이다 (예를 들어, 제 2 UL 슬롯 이후 및 제 1 DL 슬롯 이전에, UE와 연관된 DL 슬롯은 없을 수 있다).
일실시예에서, 제 1 UL 슬롯은 제 3 DL 슬롯에 (예를 들어, 시간에서) 가장 가까운 UL 슬롯이다.
일실시예에서, 제 1 UL 슬롯은 제 3 DL 슬롯과 (예를 들어, 시간에서) 중첩할 수 있다.
일실시예에서, 제 1 슬롯은 제 3 DL 슬롯 이후이다.
일실시예에서, 제 1 UL 슬롯은 제 3 DL 슬롯 이후 첫 UL 슬롯이다 (예를 들어, 제 3 DL 슬롯 이후 및 제 1 UL 슬롯 이전에, UE와 연관된 UL 슬롯은 없을 수 있다).
일실시예에서, 제 1 슬롯은 제 3 슬롯 이전이다.
일실시예에서, 제 3 DL 슬롯은 제 1 슬롯 이후 첫 DL 슬롯이다 (예를 들어, 제 1 UL 슬롯 이후 및 제 3 DL 슬롯 이전에, UE와 연관된 DL 슬롯은 없을 수 있다).
일실시예에서, 제 3 DL 슬롯은 제 1 DL 슬롯 이후 X개의 슬롯이다 (예를 들어, X는 DCI 포맷에서 지시된 스케줄링 지연과 같다).
일실시예에서, 제 1 UL 슬롯은 스케줄링 오프셋에 기반하여 결정된다.
일실시예에서, 제 1 DL 슬롯은 DL 슬롯 n이고, 제 1 UL 슬롯은 UL 슬롯 n+Z이고, Z는 TA 값 및 스케줄링 지연에 기반한다.
일실시예에서, Z는 TA 값 및 스케줄링 지연의 합과 같다.
일실시예에서, TA 값은 슬롯 단위이다 (예를 들어, TA 값은 10개 슬롯, 20개 슬롯, 40개 슬롯 중 적어도 하나와 같은, 슬롯 개수에 해당한다).
일실시예에서, Z는 TA 값과 스케줄링 지연의 합에 가장 가깝다 (예를 들어, Z는 TA 값과 스케줄링 지연의 합에 가장 가까운 정수인 정수다).
일실시예에서, Z는 TA 값 및 스케줄링 지연의 합보다 큰, 가장 작은 정수다.
일실시예에서, Z는 TA 값 및 스케줄링 지연의 합보다 작은, 가장 큰 정수다.
일실시예에서, 스케줄링 지연은 DCI 포맷에 의해 지시된다 (예를 들어, 스케줄링 지연은 DCI 포맷의 시간 도메인 리소스 할당 필드에 기반하여 지시될 수 있다).
도 11은 UE의 관점에서 본 예시적인 일실시예에 따른 흐름도(1100)이다. 1105 단계에서 UE는 기지국으로부터 DCI 포맷을 수신하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에 지시한다 (및/또는 명령한다). 1110 단계에서, UE는, UE가 수신 및/또는 송신할 준비가 된 UL 슬롯을 결정하되, UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다.
일실시예에서, DCI 포맷은 DCI 포맷 0_1이다.
일실시예에서, UE는 타이밍 오프셋에 기반하여 BWP 절환의 인터럽트 시간을 결정한다.
일실시예에서, UE는 타이밍 오프셋에 기반하여 UE가 송신 및/또는 수신할 필요가 없는 시간 듀레이션을 결정한다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 이후 UE가 수신 및/또는 송신할 준비가 된 DL 슬롯의 결정에 UE는 타이밍 오프셋을 사용하지 않는다.
도 3 및 4를 다시 참조하면, UE의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 UE가 (i) 기지국으로부터 DCI 포맷을 수신할 수 있게 하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에게 지시 (및/또는 명령)하고, 및 (ii) UE가 수신 및/또는 송신 준비가 된 제 1 UL 슬롯을 타이밍 오프셋에 기반하여 결정할 수 있게 하되, UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 12은 기지국 관점의 예시적인 일실시예에 따른 순서도(1200)이다. 1205 단계에서, 기지국은 UE에 DCI 포맷을 송신하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에 지시한다 (및/또는 명령한다). 1210 단계에서, 기지국은 타이밍 오프셋에 기반하여 UE가 수신 및/또는 송신할 준비가 된 UL 슬롯을 결정하되, UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다.
일실시예에서, DCI 포맷은 DCI 포맷 0_1이다.
일실시예에서, 기지국은 타이밍 오프셋에 기반하여 BWP 절환의 인터럽트 시간을 결정한다.
일실시예에서, 기지국은 타이밍 오프셋에 기반하여 UE가 송신 및/또는 수신할 필요가 없는 시간 듀레이션을 결정한다.
일실시예에서, DL 송신을 스케줄링하는 제 2 DCI 포맷에 대한 제 2 BWP 절환의 제 2 인터럽트 시간 이후 UE가 수신 및/또는 송신할 준비가 된 제 2 DL 슬롯의 결정에 기지국은 TA 값을 사용하지 않는다.
도 3 및 4를 다시 참조하면, 기지국의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 기지국이 (i) UE에 DCI 포맷을 송신할 수 있게 하되, DCI 포맷은 UL 송신을 스케줄링하고, DCI 포맷은 BWP 절환 수행을 UE에게 지시 (및/또는 명령)하고, 및 (ii) UE가 수신 및/또는 송신 준비가 된 UL 슬롯을 타이밍 오프셋에 기반하여 결정할 수 있게 하되, UL 슬롯은 BWP 절환의 인터럽트 시간 이후이다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 11 및 12에 대해, 일실시예에서, 인터럽트 시간은 스케줄링 지연에 기반하여 결정된다.
일실시예에서, UE가 수신 및/또는 송신 준비가 된 슬롯은 스케줄링 지연에 기반하여 결정된다.
일실시예에서, UE는 슬롯까지 지속되는 시간 듀레이션동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋에 기반하여 결정된다.
일실시예에서, UE는 슬롯까지 지속되는 시간 듀레이션동안 송신 및/또는 수신할 필요가 없고, 그 슬롯은 타이밍 오프셋 및 스케줄링 지연에 기반하여 결정된다.
일실시예에서, 스케줄링 지연은 DCI에 의해 지시된다.
일실시예에서, 타이밍 오프셋은 DCI에 의해 지시되지 않는다.
일실시예에서, 인터럽트 시간의 듀레이션은 타이밍 오프셋과 같다.
일실시예에서, 인터럽트 시간의 듀레이션은 스케줄링 지연 및 타이밍 오프셋의 합과 같다.
일실시예에서, 인터럽트 시간의 듀레이션은 스케줄링 지연 및 타이밍 오프셋에서 TA 값이 감산된 것과 같다 (예를 들어, 인터럽트 시간 듀레이션은 A+B-C이고, A는 스케줄링 지연, B는 타이밍 오프셋, 및 C는 TA 값이다.
도 9 내지 12에 대해, 일실시예에서, TA 값은 UE와 연관된다 (예를 들어, TA 값은 UE의 TA 값이다).
일실시예에서, UE는 인터럽트 시간 동안 셀에서 송신 및/또는 수신을 수행할 필요가 없다.
일실시예에서, UE는 UE가 DCI를 수신하는 DL 슬롯 및 UE가 송신 및/또는 수신을 수행할 준비가 된 UL 슬롯 사이의 시간 구간 동안 셀에서 송신 및/또는 수신을 할 필요가 없다.
일실시예에서, DCI 포맷이 DL 슬롯 X에서 수신되고 DCI가 Y 값을 갖는 스케줄링 지연을 지시한다면, UE가 송신 및/또는 수신을 수행할 준비가 된 UL 슬롯은 UL 슬롯 X+Y+Z이다.
일실시예에서, DCI 포맷이 DL 슬롯 X에서 수신되고 DCI가 Y 값을 갖는 스케줄링 지연을 지시한다면, UE는 DL 슬롯 X의 제 3 심볼의 끝부터 UL 슬롯 X+Y+Z의 시작까지 지속하는 시간 듀레이션 동안 셀에서 송신 및/또는 수신할 필요가 없고, 여기서 DL 슬롯 X의 제 3 심볼은 DL 슬롯 X의 첫 심볼 이후 2개의 심볼인 심볼에 해당한다.
일실시예에서, DCI 포맷이 DL 슬롯 X에서 수신된다면, UE가 송신 및/또는 수신을 수행할 준비가 된 UL 슬롯은 UL 슬롯 X+Z이다.
일실시예에서, DCI 포맷이 DL 슬롯 X에서 수신된다면, UE는 DL 슬롯 X의 제 3 심볼의 끝부터 UL 슬롯 X+Z의 시작까지 지속하는 시간 듀레이션 동안 셀에서 송신 및/또는 수신할 필요가 없다.
일실시예에서, Z는 타이밍 오프셋에 기반하여 결정된다.
일실시예에서, Z는 타이밍 오프셋과 같다.
일실시예에서, Z는 UE의 TA 값에 기반하여 결정된다.
일부 실시예에서, Z는 UE의 TA값과 같다.
일실시예에서, 타이밍 오프셋은 UL 스케줄링을 위해 적용된 제 2 타이밍 오프셋과 같다 (예를 들어, 동일하다).
일실시예에서, 타이밍 오프셋은 UL 스케줄링을 위해 적용된 제 2 타이밍 오프셋과 다르다 (예를 들어, 같지 않다).
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해) 브로드케스트될 수 있다.
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 RRC 구성과 같은) RRC 구성에 의해 지시될 수 있다.
일실시예에서, RRC 구성은 PUSCH에 대한 구성이다.
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 MAC 제어 요소와 같은) MAC 제어 요소에 의해 지시된다.
일실시예에서, 타이밍 오프셋은 (기지국 및/또는 다른 기지국 등에 의해 송신되는 PDCCH 및/또는 DCI 포맷과 같은) PDCCH 및/또는 제 2 DCI 포맷에 의해 지시된다.
일실시예에서, 제 2 DCI 포맷은 DCI 포맷 0_1일 수 있다.
일실시예에서, 타이밍 오프셋은 왕복 지연 보상에 사용된다.
일실시예에서, UE에게 하나 이상의 BWP 절환 수행을 지시 (및/또는 명령)하는 하나 이상의 UL 스케줄링 DCI들에 대해 UE가 사용하는 타이밍 오프셋은 제 1 값과 같다.
일실시예에서, UE에게 하나 이상의 BWP 절환 수행을 지시 (및/또는 명령)하지 않는 하나 이상의 UL 스케줄링 DCI들에 대해 대해 UE가 사용하는 제 2 타이밍 오프셋은 제 2 값과 같다.
일실시예에서, 제 1 값은 제 2 값과 같다 (예를 들어, 동일하다).
일실시예에서, 제 1값 은 제 2 값과 다르다 (예를 들어 동일하지 않다).
일실시예에서, UL 스케줄링은 UL 데이터, UL 제어 및/또는 UL RS에 대한 것일 수 있다.
일실시예에서, BWP 절환과 연관된 BWP는 UL BWP 이다 (예를 들어, DCI 포맷에 의해 지시된 BWP 절환은 하나의 UL BWP에서 다른 UL BWP로의 절환에 해당할 수 있다).
도 13은 UE의 관점에서 본 예시적인 일실시예에 따른 흐름도(1300)이다. 1305 단계에서, UE는 기지국으로부터 DCI 포맷을 수신한다. 1310단계에서, UE는 DCI 포맷으로 지시되는 제 1 정보에 타이밍 오프셋을 적용한다.
일실시예에서, 타이밍 오프셋은 DCI 포맷에 의해 지시된 슬롯들의 결정에 사용된다 (예를 들어, DCI 포맷에 의해 지시된 슬롯 포맷들이 적용될 슬롯들은 타이밍 오프셋에 기반하여 식별될 수 있다).
일실시예에서, DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용하는 것은, 슬롯 포맷들이 DCI 포맷에 의해 지시되는 슬롯들을 타이밍 오프셋에 기반하여 결정하는 것을 포함한다 (예를 들어, DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용하는 것은 DCI 포맷에 의해 지시된 슬롯 포맷들이 적용된 슬롯들을 타이밍 오프셋을 사용하여 식별하는 것을 포함한다.
일실시예에서, DCI 포맷은 슬롯 n에서 수신되고, 슬롯 포맷들이 DCI에 의해 지시된 슬롯들의 첫 슬롯은 슬롯 n+X이고, X는 타이밍 오프셋과 같다 (예를 들어, 슬롯 n+X는 DCI 포맷이 수신된 슬롯 n 이후 X개의 슬롯들인 슬롯에 해당한다). DCI 포맷은 슬롯 포맷 지시용일 수 있다. DCI 포맷은 BWP 절환용일 수 있다.
일례에서, DCI 포맷은 슬롯 n에서 수신되고, UL 슬롯 세트와 같은 슬롯 세트에 적용가능한 (슬롯 포맷 결합의 슬롯 포맷과 같은) 슬롯 포맷 세트를 지시한다. 일례에서, 슬롯 세트는 타이밍 오프셋에 기반하여 결정 및/또는 식별될 수 있다. 일례에서, 슬롯 세트는 첫 슬롯 n+X에서 시작할 수 있고, X는 타이밍 오프셋이다 (예를 들어, X 및/또는 타이밍 오프셋은 슬롯 단위일 수 있다).
일실시예에서, 타이밍 오프셋은 UE의 TA 값에 기반하여 결정된다.
일실시예에서, 타이밍 오프셋은 기지국으로부터 수신된다.
일실시예에서, DCI 포맷은 UE에 대해 리소스를 스케줄링하지 않는다 (예를 들어, DCI 포맷은 UE에 대해 어느 리소스도 스케줄링하지 않는다).
일실시예에서, 타이밍 오프셋은 기지국에 의해 브로드캐스트된다.
일실시예에서, UE는 임계 TA 값보다 큰 UE의 TA 값에 기반하여 (및/또는 그에 의해) DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용한다.
일실시예에서, UE는 임계 TA 값보다 큰 UE의 TA 값에 기반하여 (및/또는 그에 의해) 슬롯 포맷들이 DCI 포맷에 의해 지시된 슬롯들을 타이밍 오프셋을 사용하여 결정한다.
일실시예에서, UE의 TA 값이 임계 TA 값보다 크다는 판단에 응답하여 UE는 DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용한다.
일실시예에서, UE의 TA 값이 임계 TA 값보다 크다는 판단에 응답하여 UE는 타이밍 오프셋을 사용하여 슬롯 포맷들이 DCI 포맷에 의해 지시된 슬롯들을 결정한다.
일실시예에서, DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용하는 것은 UE가 DCI에 의해 지시된 (DCI 포맷 수신 전인 UL 슬롯들과 같은) 하나 이상의 과거 UL 슬롯들에 타이밍 오프셋을 적용하지 않게 한다.
일실시예에서, DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용하는 것은 UE에 의해 수행되어, DCI에 의해 지시된 슬롯 포맷들을 (DCI 포맷 수신 전인 UL 슬롯들과 같은) 하나 이상의 과거 UL 슬롯들에 적용하는 것을 피하게 한다.
일실시예에서, UE는 NTN에서 동작하는 UE에 기반하여 (및/또는 그에 의해) DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용한다 (예를 들어, UE가 NTN에서 동작한다면, UE는 DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용한다).
일실시예에서, UE는 타이밍 오프셋을 사용하여, 슬롯 포맷들이 NTN에서 동작하는 UE에 기반하여 (및/또는 그에 의해) DCI 포맷에 의해 지시되는 슬롯들을 결정한다 (예를 들어, UE가 NTN에서 동작한다면, UE는 슬롯 포맷들이 DCI 포맷에 의해 지시되는 슬롯들을 타이밍 오프셋을 사용하여 결정한다).
도 3 및 4를 다시 참조하면, UE의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 UE가 (i) 기지국으로부터 DCI 포맷을 수신할 수 있게 하고, (ii) DCI 포맷에 의해 지시된 제 1 정보에 타이밍 정보를 적용할 수 있게 한다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 14은 UE의 관점에서 본 예시적인 일실시예에 따른 흐름도(1400)이다. 1405 단계에서, UE는 기지국으로부터 DCI 포맷을 수신하되, DCI 포맷은 슬롯 포맷들을 지시한다. 1410 단계에서, UE는 슬롯 포맷들을 UL 송신에 대해 적용하지 않는다. 1415 단계에서, UE는 슬롯 포맷들을 UL 슬롯들에 대해 적용하지 않는다.
일실시예에서, DCI 포맷에 의해 지시된 슬롯 포맷들은 어느 UL 송신에도 적용되지 않고, 어느 UL 슬롯에도 적용되지 않는다.
일실시예에서, DCI 포맷에 의해 지시된 슬롯 포맷은 어느 UL 송신에도 적용되지 않고, DCI 포맷에 의해 지시된 슬롯 포맷은 어느 UL 슬롯에도 적용되지 않는다.
일실시예에서, UE는 슬롯 포맷들의 적어도 일부를 DL 송신 또는 하나 이상의 DL 슬롯들 중 적어도 하나에 대해 적용한다 (예를 들어, 하나 이상의 DL 슬롯들의 하나 이상의 슬롯 포맷들은 슬롯 포맷들의 적어도 일부에 기반하여 결정될 수 있다).
일실시예에서, DCI 포맷에 의해 지시된 슬롯 포맷들은 하나 이상의 제 1 슬롯 포맷들 및 하나 이상의 제 2 슬롯 포맷들을 포함한다. 하나 이상의 제 1 슬롯 포맷들은 하나 이상의 DL 슬롯들에 적용가능하고, 하나 이상의 제 2 슬롯 포맷들은 하나 이상의 UL 슬롯들에 적용가능하다. UE는 하나 이상의 제 1 슬롯 포맷들을 하나 이상이 DL 슬롯들에 적용할 수 있고, UE는 하나 이상의 제 2 슬롯 포맷들을 하나 이상의 UL 슬롯들에 적용하지 않을 수 있다 (및/또는 UE는 하나 이상의 제 2 슬롯 포맷들을 어느 UL 슬롯에도 적용하지 않을 수 있다).
일실시예에서, DCI 포맷에 의해 지시된 슬롯 포맷들은 DL 슬롯들에 적용가능하고, DCI 포맷은 UL 슬롯들에 적용가능한 슬롯 포맷들을 포함하지 않는다).
일실시예에서, 슬롯 포맷들은 UL 송신에 대해 적용되지 않고, 슬롯 포맷들은 임계 TA 값보다 큰 UE의 TA 값에 기반하여 (및/또는 그에 의해) UL 슬롯들에 대해 적용되지 않는다.
일실시예에서, 슬롯 포맷들은 UL 송신에 대해 적용되지 않고, 슬롯 포맷들은 UE의 TA 값이 임계 TA 값보다 크다는 판단에 응답하여 UL 슬롯들에 대해 적용되지 않는다.
일실시예에서, 슬롯 포맷들을 UL 송신에 대해 적용하지 않는 것 또는 슬롯 포맷들을 UL 슬롯들에 대해 적용하지 않는 것 중 적어도 하나는 UE가 슬롯 포맷들을 하나 이상의 과거 UL 슬롯들에 적용하지 않게 한다.
일실시예에서, UE는 슬롯 포맷들을 UL 송신에 대해 적용하지 않고 및/또는 슬롯 포맷들을 UL 슬롯들에 대해 적용하지 않아 DCI 포맷에 의해 지시된 하나 이상의 슬롯 포맷들을 하나 이상의 (DCI 포맷 수신 전인 UL 슬롯들과 같은) 과거 UL 슬롯들에 적용하는 것을 회피한다.
도 3 및 4를 다시 참조하면, UE의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)를 실행하여 UE가 (i) 기지국으로부터 DCI 포맷을 수신할 수 있게 하되, DCI 포맷은 슬롯 포맷들을 지시하고, (ii) 슬롯 포맷들을 UL 송신에 적용하지 않을 수 있게 하고, 및 (iii) 슬롯 포맷들을 UL 슬롯들에 적용하지 않게 할 수 있다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
도 15는 기지국 관점의 예시적인 일실시예에 따른 순서도(1500)이다. 1505 단계에서, 기지국은 UE의 TA 값에 기반하여 UE가 DCI 포맷 2_0을 모니터링하도록 UE를 구성할지 여부를 결정한다.
일실시예에서, DCI 포맷 2_0은 슬롯 포맷들을 지시한다.
일실시예에서, 기지국은 UE가 임계 TA 값보다 작은 UE의 TA 값에 기반하여 (및/또는 그에 의해) DCI 포맷 2_0을 모니터링하도록 구성한다.
일실시예에서, 기지국은 UE의 TA 값이 임계 TA 값보다 작다는 판단에 응답하여 UE가 DCI 포맷 2_0을 모니터링하도록 구성한다.
일실시예에서, 기지국은 임계 TA 값보다 큰 UE의 TA 값에 기반하여 (및/또는 그에 의해) UE가 DCI 포맷 2_0을 모니터링하지 않도록 구성한다.
일실시예에서, 기지국은 UE의 TA 값이 임계 TA 값보다 크다는 판단에 응답하여 UE가 DCI 포맷 2_0을 모니터링하지 않도록 구성한다.
일실시예에서, UE의 TA 값이 임계 TA 값보다 크다면, 기지국은 UE가 DCI 포맷 2_0을 모니터링하도록 구성하는 것이 금지된다.
일실시예에서, 기지국 및/또는 UE가 NTN에서 동작하는지 여부에 기반하여, 기지국은 UE가 DCI 포맷 2_0을 모니터링하도록 구성할지 여부를 결정한다.
일실시예에서, NTN에서 동작하는 기지국 및/또는 UE에 기반하여 (및/또는 그에 의해) 기지국은 UE가 DCI 포맷 2_0을 모니터링하지 않도록 구성한다.
일실시예에서, 기지국 및/또는 UE가 NTN에서 동작한다는 판단에 응답하여 기지국은 UE가 DCI 포맷 2_0을 모니터링하지 않도록 구성한다.
도 3 및 4를 다시 참조하면, 기지국의 예시적인 일실시예에서, 디바이스(300)는 메모리(310)에 저장된 프로그램 코드(312)를 포함한다. CPU(308)는 프로그램 코드(312)는 기지국이 UE의 TA 값에 기반하여 UE가 DCI 포맷 2_0을 모니터링하도록 UE를 구성할지 여부를 결정할 수 있게 한다. 또한 CPU(308)는 프로그램 코드(312)를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
통신 디바이스(예를 들어, UE, 기지국, 네트워크 노드 등)가 마련될 수 있고, 통신 디바이스는 제어회로, 제어회로에 설치된 프로세서 및/또는 제어회로에 설치되고 프로세서와 결합된 메모리를 포함할 수 있다. 프로세서는 메모리에 저장된 프로그램 코드를 수행하여 도 7 내지 15에 도시된 방법의 단계들을 수행하도록 구성될 수 있다. 또한, 프로세서는 프로그램 코드를 실행하여 상술한 동작, 단계 또는 여기에서 설명된 다른 것들의 하나, 일부 및/또는 모두를 수행할 수 있다.
컴퓨터로 독출가능한 매체가 제공된다. 컴퓨터로 독출가능한 매체는 비일시적인 컴퓨터로 독출가능한 매체일 수 있다. 컴퓨터로 독출가능한 매체는 플래시 메모리 장치, 하드 디스크 드라이브, 디스크 (예를 들어, 자기 디스크 및/또는 DVD(digital versatile disc), CD (compact disc) 중 적어도 하나를 포함하는 것과 같은 광학 디스크, 및/또는 SRAM (static random access memory ), DRAM (dynamic random access memory), SDRAM (synchronous dynamic random access memory) 등에서 적어도 하나를 포함하는 것과 같은 메모리 반도체 를 포함할 수 있다. 컴퓨터로 독출가능한 매체는 실행되었을 때 도 7 내지 15의 방법 단계들의 하나, 일부 및/또는 모두, 및/또는 상술한 동작과 단계들의 하나, 일부 및/또는 모두, 및/또는 여기에서 설명된 기타의 수행을 야기하는 프로세서로 실행가능한 명령들을 포함할 수 있다.
여기서 제 시된 하나 이상의 기술을 적용하는 것은 장치들간 통신의 효율성 증가를 포함하지만 그에 한정되지 않은 하나 이상의 이점을 가져올 수 있다. 효율성 증가는 (TA 값이 임계 TA 값보다 크고 및/또는 전파 지연이 임계 전파 지연보다 큰 시나리오 등에서) 적어도 (UE 및/또는 기지국과 같은) 디바이스가 DCI 포맷에 의해 지시된 슬롯 포맷들이 적용되어야 하는 슬롯들을 결정할 수 있게 한 것에 의한 것처럼, 슬롯 포맷 지시 (및/또는 동적 SFI)를 위한 보다 효율적인 동작에 의한 것일 수 있다. 효율성 증가는 (TA 값이 임계 TA 값보다 크고 및/또는 전파 지연이 임계 전파 지연보다 큰 시나리오 등에서) 적어도 (UE 및/또는 기지국과 같은) 디바이스가 BWP 절환과 연관된 슬롯 (예를 들어, UL 슬롯) 을 결정할 수 있게 하는 것 및/또는 디바이스가 슬롯에서 송신 및/또는 수신을 위해 준비되게 하는 것에 의한 것과 같이, 장치에 의한 보다 효율적인 BWP 절환에 의한 것일 수 있다.
본 개시물의 다양한 양상들이 상기에서 기재되었다. 여기의 제 시들은 다양한 형태들에서 구체화될 수 있고 여기에서 공개된 임의의 특정한 구조, 기능, 또는 둘 모두가 단지 대표적인 것임이 명백해야 한다. 여기의 제 시들에 기초하여 당업자는 여기서 공개된 양상이 다른 양상들과는 독립적으로 구현될 수 있고, 둘 또는 그 이상의 이 양상들이 다양한 방식으로 결합될 수 있음을 인식해야 한다. 예를 들어, 여기에서 제 시되는 임의의 수의 양상들을 이용하여 장치가 구현되거나 또는 방법이 실시될 수 있다. 뿐만 아니라, 여기에서 제 시되는 하나 또는 그 이상의 양상들에 추가하여 또는 그 외에 추가하여 다른 구조, 기능성, 또는 구조 및 기능성을 이용하여 그러한 장치가 구현되거나 또는 그러한 방법이 실시될 수 있다. 상기 개념들의 일부의 예시로서, 일부 양상들로, 동시 채널들은 펄스 반복 주파수들에 기초하여 구축될 수 있다. 일부 양상들에서, 동시 채널들은 펄스 위치 또는 오프셋들에 기초하여 구축될 수 있다. 일부 양상들에서, 동시 채널들은 시간 호핑 시퀀스들에 기초하여 구축될 수 있다. 일부 양상들에서, 동시 채널들은 펄스 반복 주파수들, 펄스 위치 또는 오프셋들, 및 시간 호핑 시퀀스들에 기초하여 구축될 수 있다.
정보 및 신호들이 다양한 임의의 기술들(technologies 및 techniques)을 이용하여 표현될 수 있음을 당업자들은 이해할 것이다. 예컨대, 상기 기재를 통틀어 지칭될 수 있는 데이터, 인스트럭션들(instructions), 명령들(commands), 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기입자들, 광학장들(optical fields) 또는 광입자들, 또는 상기의 임의의 조합에 의해 표현될 수 있다.
여기에서 공개된 상기 양상들과 관련되어 기재된 다양한 예시적인 논리 블록들, 모듈들, 프로세서들, 수단들, 회로들, 및 알고리즘 단계들이 전자 하드웨어(예를 들어, 소스 코딩 또는 다른 기술을 이용해서 설계될 수 있는, 디지털 구현, 아날로그 구현, 또는 그 둘의 조합), (편의를 위해, 여기에서 "소프트웨어" 또는 "소프트웨어 모듈"로서 지칭될 수 있는) 인스트럭션들을 포함하는 다양한 형태의 설계 코드 및 프로그램, 또는 그 둘의 조합들로서 구현될 수 있음을 당업자들은 추가로 이해할 것이다. 하드웨어와 소프트웨어의 이 상호교환성을 명확하게 설명하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들이 기능성(functionality)의 관점에서 일반적으로 상기에 기재되었다. 그러한 기능성이 하드웨어 또는 소프트웨어로서 구현되는지 여부는 전체 시스템 상에 부과된 설계의 제 약들 및 특정한 애플리케이션에 의해 좌우된다. 당업자들은 각각의 특정한 애플리케이션에 대한 방법들을 변화시키면서 기재된 기능성을 구현할 수 있으나, 그러한 구현 결정들이 본 개시물의 범위를 벗어나게 하는 것으로 해석되어서는 아니 된다.
추가로, 여기에서 개시된 상기 양상들과 관련하여 기재된 다양한 예시적인 논리 블록들, 모듈들, 회로들은 집적 회로("IC"), 액세스 터미널, 또는 액세스 포인트 내에서 구현되거나, 이에 의해 수행될 수 있다. IC는 여기에 기재된 상기 기능들을 수행하도록 설계된 범용 프로세서(general-purpose processor), 디지털 신호 프로세서(digital signal processor, DSP), 주문형 반도체(application specific integrated circuit, ASIC), 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산(discrete) 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 전자 컴포넌트들, 광학 컴포넌트들, 기계 컴포넌트들, 또는 상기의 임의의 조합을 포함할 수 있고, 상기 IC 내에, IC 외부에, 또는 그 모두에 상주하는 인스트럭션들 또는 코드들을 실행할 수 있다. 범용 프로세서는 마이크로프로세서일 수 있으나, 대안적으로, 상기 프로세서는 임의의 종래의 프로세서, 컨트롤러, 마이크로컨트롤러, 또는 상태 머신일 수 있다. 또한 프로세서는 컴퓨팅(computing) 디바이스들의 조합으로서, 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어를 가진 하나 또는 그 이상의 마이크로프로세서들, 또는 그러한 다른 구성의 임의의 조합으로서 구현될 수 있다.
개시된 프로세스들 내의 단계들의 어떤 특정 순서나 계층인 샘플의 접근 방법의 하나의 예라는 것이 이해된다. 설계 선호도들을 기반으로, 상기 프로세스들 내의 단계들의 특정 순서 또는 계층이 본 발명의 개시의 범위 내에서 유지되면서 재배치될 수 있을 것이라는 것이 이해된다. 동반된 방법이 샘플의 순서인 다양한 단계들의 현재의 엘리먼트들을 청구하지만, 제 시된 특정 순서나 계층으로 한정하려는 의도는 아니다.
여기에서 공개된 상기 양상들과 관련하여 기재된 알고리즘 또는 방법의 단계들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어 모듈, 또는 그 둘의 조합에서 직접 구체화될 수 있다. (예를 들어, 실행가능한 인스트럭션들 및 관련된 데이터를 포함하는) 소프트웨어 모듈 및 다른 데이터는 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 당해 기술분야에 알려진 다른 형태의 임의의 저장 매체와 같은 데이터 메모리 내에 상주할 수 있다. 샘플 저장 매체는 예를 들어, 프로세서가 저장매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있는 그러한 (편의상, 여기에서는 "프로세서"로 지칭될 수 있는) 컴퓨터/프로세서와 같은, 머신에 결합될 수 있다. 샘플 저장 매체는 프로세서의 일부분일 수 있다. 프로세서 및 저장 매체는 ASIC에서 상주할 수 있다. ASIC는 유저 터미널에서 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 유저 단말(equipment)에서 이산 컴포넌트들로서 상주할 수 있다. 대안적으로 및/또는 추가적으로, 일부 양상들에서, 임의의 적절한 컴퓨터-프로그램 제 품은 본 개시물의 하나 또는 그 이상의 상기 양상들과 관련되는 코드들을 포함하는 컴퓨터-판독가능한 매체를 포함한다. 일부 양상들로, 컴퓨터 프로그램 물건은 포장재(packaging material)들을 포함할 수 있다.
본 발명이 다양한 양상들과 관련하여 기재되는 동안, 개시된 특허대상은 추가적인 수정(modification)들이 가능함이 이해될 것이다. 본 출원은 일반적으로 개시된 특허대상의 원리들을 따르고, 본 발명이 속하는 기술분야에서 알려지고 관례적인 실시 범위 내로서의 본 개시물로부터의 그러한 이탈을 포함하는 임의의 변형들(variations), 이용들(uses) 또는 특허대상의 적응(adaptation)을 망라(cover)하도록 의도된다.

Claims (20)

  1. 사용자 장비(UE)의 방법에 있어서,
    기지국으로부터 다운링크 제어 정보(DCI) 포맷을 수신하는 단계; 및
    상기 DCI 포맷에 의해 지시된 정보에 타이밍 오프셋을 적용하는 단계를 포함하는, 방법.
  2. 제 1항에 있어서,
    상기 타이밍 오프셋을 적용하는 단계는 상기 타이밍 오프셋에 기반하여 슬롯 포맷들이 상기 DCI 포맷에 의해 지시된 슬롯들을 결정하는 단계를 포함하는, 방법.
  3. 제 1항에 있어서,
    상기 DIC 포맷을 수신하는 단계는 슬롯 n에서 수행되는 단계; 및
    슬롯 포맷들이 상기 DCI 포맷에 의해 지시된 슬롯들 중 첫 슬롯은 슬롯 n+X이되, X는 상기 타이밍 오프셋과 같은, 방법.
  4. 제 1항에 있어서,
    상기 타이밍 오프셋을 상기 UE의 타이밍 어드밴스 (TA)에 기반하여 결정하는 단계를 포함하는, 방법.
  5. 제 1항에 있어서,
    상기 타이밍 오프셋을 상기 기지국으로부터 수신하는 단계를 포함하는, 방법.
  6. 제 1항에 있어서,
    상기 DCI 포맷은 상기 UE에 대해 리소스를 스케줄링하지 않는, 방법.
  7. 제 1항에 있어서,
    상기 타이밍 오프셋은 상기 기지국에 의해 브로드캐스트되는, 방법.
  8. 제 1항에 있어서,
    상기 DCI 포맷은 슬롯 포맷 지시를 위한 것인, 방법.
  9. 제 1항에 있어서,
    상기 타이밍 오프셋을 적용하는 단계는 상기 UE가 상기 타이밍 오프셋을 상기 DCI 포맷에 의해 지시된 하나 이상의 과거 업링크(UL) 슬롯들에 적용하지 않게 하는, 방법.
  10. 제 1항에 있어서,
    상기 DCI 포맷은 대역폭 파트 (BWP) 절환을 위한 것인, 방법.
  11. 사용자 장비(UE)의 방법에 있어서,
    기지국으로부터 다운링크 제어 정보(DCI) 포맷을 수신하되, 상기 DCI 포맷은 슬롯 포맷들을 지시하는 단계;
    상기 슬롯 포맷들을 업링크 (UL) 송신에 대해 적용하지 않는 단계; 및
    상기 슬롯 포맷들을 UL 슬롯들에 대해 적용하지 않는 단계를 포함하는, 방법.
  12. 제 11항에 있어서,
    상기 슬롯 포맷들의 적어도 일부를 다운링크 (DL) 송신 또는 DL 슬롯들 중 적어도 하나에 대해 적용하는 단계를 포함하는, 방법.
  13. 제 11항에 있어서,
    상기 슬롯 포맷들은 UL 송신에 대해 적용되지 않고, 상기 슬롯 포맷들은 임계 타이밍 어드밴스(TA) 값보다 큰 상기 UE의 TA 값에 기반하여 상기 UL 슬롯들에 대해 적용되지 않는, 방법.
  14. 제 11항에 있어서,
    상기 슬롯 포맷들을 UL 송신에 대해 적용하지 않는 단계 또는 상기 슬롯 포맷들을 UL 슬롯들에 대해 적용하지 않는 단계 중 적어도 하나는 상기 UE가 상기 슬롯 포맷들을 하나 이상의 과거 UL 슬롯들에게 적용하지 않게 하는, 방법.
  15. 기지국의 방법에 있어서,
    사용자 장비(UE)의 타이밍 어드밴스 (TA) 값에 기반하여 상기 UE가 다운링크 제어 정보(DCI) 포맷 2_0을 모니터링하도록 구성할지 여부를 결정하는 단계를 포함하는, 방법.
  16. 제 15항에 있어서,
    상기 DCI 포맷 2_0은 슬롯 포맷들을 지시하는, 방법.
  17. 제 15항에 있어서,
    상기 UE가 임계 TA 값보다 작은 상기 UE의 상기 TA 값에 기반하여 DCI 포맷 2_0을 모니터링하도록 구성하는 단계를 포함하는, 방법.
  18. 제 15항에 있어서,
    상기 UE가 임계 TA 값보다 큰 상기 UE의 상기 TA 값에 기반하여 DCI 포맷 2_0을 모니터링하지 않도록 구성하는 단계를 포함하는, 방법.
  19. 제 15항에 있어서,
    상기 UE의 상기 TA 값이 임계 TA 값보다 크다면, 상기 기지국은 상기 UE가 DCI 포맷 2_0을 모니터링하도록 구성하는 것이 금지되는, 방법.
  20. 제 15항에 있어서,
    상기 UE가 DCI 포맷 2_0을 모니터링하도록 구성할지 여부를 결정하는 단계는 상기 기지국 또는 상기 UE 중 적어도 하나가 비지상 네트워크 (NTN)에서 동작하는지 여부에 기반하고, 상기 방법은:
    NTN에서 동작하는 상기 기지국 또는 상기 UE중 적어도 하나에 기반하여 상기 UE가 DCI 포맷 2_0를 모니터링하지 않도록 구성하는 단계를 포함하는, 방법.
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