KR20210034876A - 투명 표시장치 - Google Patents

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한준수
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Abstract

본 발명에 따른 투명 표시장치는 발광 영역인 제1 영역들 및 투과 영역인 제2 영역들을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 서로 대향하는 제1 기판 및 제2 기판을 포함하며, 상기 제1 기판은 상기 제2 영역에서 적어도 일부 두께가 제거되어 마련된 오픈홀을 갖는 절연막을 포함하고, 상기 제2 기판은 상기 제2 영역에 위치하며 상기 오픈홀에 인입되는 투명 스페이서를 포함한다.

Description

투명 표시장치{TRANSPARENT DISPLAY DEVICE}
본 발명은 투명 표시장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치(display device)들이 개발되고 있다. 이러한 표시장치는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 유기발광 표시장치(Organic Light Emitting Display device; OLED) 등으로 구현될 수 있다.
이들 평판 표시장치 중에서 유기발광 표시장치는 유기 화합물을 여기시켜 발광하게 하는 자발광형 표시장치로, LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있는 이점이 있다. 또한, 유기 전계발광 표시장치는 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가질 뿐 아니라 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 갖는다는 점에서 널리 사용되고 있다.
유기발광 표시장치는 전기 에너지를 빛 에너지로 전환하는 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기발광 다이오드는 애노드, 캐소드, 및 이들 사이에 배치되는 유기 발광층을 포함한다. 유기발광 표시장치는, 애노드 및 캐소드로부터 각각 주입된 정공 및 전자가 발광층 내부에서 결합하여 여기자인 액시톤(exciton)을 형성하고, 형성된 액시톤이 여기상태(excited state)에서 기저상태(ground state)로 떨어지면서 발광하여 화상을 표시하게 된다.
최근, 투명 표시장치에 관한 연구가 활발히 진행되고 있다. 투명 표시장치는 사용자가 패널의 전면에서, 표시패널에서 구현되는 시각 정보뿐만 아니라, 표시패널의 배면에 위치하는 사물 등을 인식할 수 있는 표시장치를 의미한다. 이를 위해, 투명 표시장치는, 구동 소자들이 배치되어 입력 영상을 구현하는 발광 영역과, 외광을 투과시키는 투과 영역을 포함할 수 있다.
본 발명의 목적은 얼라인 공정이 용이한 투명 표시장치를 제공하는 데 있다.
본 발명에 따른 투명 표시장치는 발광 영역인 제1 영역들 및 투과 영역인 제2 영역들을 포함하는 표시 패널을 포함하고, 상기 표시 패널은 서로 대향하는 제1 기판 및 제2 기판을 포함하며, 상기 제1 기판은 상기 제2 영역에서 적어도 일부 두께가 제거되어 마련된 오픈홀을 갖는 절연막을 포함하고, 상기 제2 기판은 상기 제2 영역에 위치하며 상기 오픈홀에 인입되는 투명 스페이서를 포함한다.
상기 투명 스페이서의 단면은, 상기 제2 기판에 접하는 제1 상변, 상기 제1 상면에 대향하는 제1 하변, 상기 제1 상변과 상기 제1 하변의 일측을 연결하는 제1 우변, 및 상기 제1 상변과 상기 제1 하변의 타측을 연결하는 제2 우변을 포함하고, 상기 오픈홀의 단면은 상기 제1 하변에 대향하는 제2 하변, 상기 제2 하변의 일단으로부터 연장되며 상기 제1 우변과 대향하는 제2 우변, 및 상기 제2 하변의 타단으로부터 연장되며 상기 제1 좌변과 대향하는 제2 좌변을 포함할 수 있다.
상기 제1 하변과 상기 제1 우변이 이루는 내각은 직각 또는 둔각이고, 상기 제2 하변과 상기 제2 우변이 이루는 내각은 상기 제1 하변과 상기 제1 우변이 이루는 내각에 대응할 수 있다.
상기 제1 하변과 상기 제1 좌변이 이루는 내각은 직각 또는 둔각이고, 상기 제2 하변과 상기 제2 좌변이 이루는 내각은 상기 제1 하변과 상기 제1 좌변이 이루는 내각에 대응할 수 있다.
상기 제1 영역은 상기 제2 영역을 사이에 두고 이웃하여 위치하는 제1-1 영역 및 제1-2 영역을 포함하고, 상기 제1 기판은 상기 제1-1 영역에만 배치된 제1-1 전극, 상기 제1-2 영역에만 배치된 제1-2 전극, 상기 제1-1 전극 및 상기 제1-2 전극을 덮으며 상기 제1-2 영역, 상기 제2 영역, 상기 제1-3 영역 상에 연장되어 배치되는 유기 발광층, 상기 유기 발광층을 덮으며 상기 제1-2 영역, 상기 제2 영역, 상기 제1-3 영역 상에 연장되어 배치되는 제2 전극을 포함할 수 있다.
상기 유기 발광층의 일부 및 상기 제2 전극의 일부는, 상기 오픈홀 내에 잔류할 수 있다.
상기 오픈홀은 상기 절연막을 관통하여 상기 제1 기판을 노출하며, 상기 유기 발광층의 일부 및 상기 제2 전극의 일부는 상기 오픈홀 내에 잔류할 수 있다.
상기 오픈홀은 상기 절연막을 관통하여 상기 제1 기판을 노출하며, 상기 유기 발광층 및 상기 제2 전극은 상기 오픈홀 내에서 제거되어 상기 제1 기판을 노출할 수 있다.
상기 투명 스페이서는, 상기 오픈홀 내에서, 상기 제1 기판과 직접 접촉할 수 있다.
상기 표시 패널은 상기 제1 영역에 배열되는 픽셀들을 포함하고, 상기 투명 스페이서는 한 쌍의 이웃하는 상기 픽셀들 사이에 각각 위치할 수 있다.
상기 표시 패널은 상기 제1 영역에 배열되는 픽셀들을 포함하고, 상기 투명 스페이서는 상기 픽셀들 사이에 위치하되 기 설정된 영역에만 선택적으로 배치될 수 있다.
상기 표시 패널은 상기 제1 영역들에 배열되는 픽셀들을 포함하고, 상기 투명 스페이서는 복수 쌍의 이웃하는 상기 픽셀들 사이에 일체로 연장되어 위치할 수 있다.
상기 투명 스페이서는, 프릿 파우더를 포함할 수 있다.
상기 제1 기판과 제2 기판의 가장자리에 위치하는 댐을 더 포함하고, 상기 댐은, 프릿 파우더를 포함할 수 있다.
본 발명은 발광 영역 외측에 투과 영역을 마련하여, 투명 표시장치를 제공할 수 있는 이점을 갖는다.
본 발명은 투명 스페이서 및 오픈홀의 조합 구조를 적용함으로써, 제1 기판과 제2 기판의 합착 공정 시 발생할 수 있는 미스 얼라인 문제를 최소화할 수 있다.
본 발명은 투명 스페이서를 형성함으로써, 제1 기판과 제2 기판 사이의 셀 갭을 안정적으로 유지할 수 있다. 이에 따라, 본 발명은 제1 기판과 제2 기판 사이의 샐 겝을 유지하기 위한 필러층을 생략할 수 있기 때문에, 필러층 형성 시 발생할 수 있는 아웃 개싱에 의한 소자 열화를 방지할 수 있는 이점을 갖는다.
본 발명은 투명 스페이서를 형성함으로써, 공정 환경 및/또는 사용 환경에서 제2 기판의 처짐 현상을 방지할 수 있다. 이에 따라, 본 발명은 제2 기판의 형상 변형에 의한 광 특성 저하 문제를 방지할 수 있는 이점을 갖는다.
본 발명은 소정의 투과도를 갖는 투명 스페이서를 투과 영역에 배치하기 때문에, 스페이서를 형성하기 위한 공간을 별도로 할당할 필요가 없다. 따라서, 본 발명은 투과 영역을 확보하면서도, 설계 자유도를 개선할 수 있는 이점을 갖는다.
도 1은 투명 표시장치의 개략적인 블록도이다.
도 2는 서브픽셀의 개략적인 회로 구성도이다.
도 3은 서브픽셀의 상세 회로 구성 예시도이다.
도 4는 비교예에 따른 표시장치를 개략적으로 나타낸 단면도이다.
도 5는 비교예에 따른 표시장치를 형성하기 위한 공정 순서를 시계열적으로 나타낸 도면이다.
도 6은 본 발명의 제1 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 도면이다.
도 7은 제1 실시예에 따른 것으로, 도 6을 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 8 및 도 9는 투명 스페이서와 오픈홀의 형상 예를 설명하기 위한 도면들이다.
도 10a 및 도 10b는 투명 스페이서와 오픈홀의 형성 위치 예를 설명하기 위한 도면이다.
도 11은 제1 기판 상의 트랜지스터 및 유기발광 다이오드 구조 예를 개략적으로 나타낸 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 투명 표시장치의 개략적인 블록도이다. 도 2는 서브픽셀의 개략적인 회로 구성도이다. 도 3은 서브픽셀의 상세 회로 구성 예시도이다.
도 1에 도시된 바와 같이, 투명 표시장치는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140) 및 표시 패널(150)을 포함한다.
영상 처리부(110)는 외부로부터 공급된 데이터 신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터 신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터 신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터 라인들(DL1 ~ DLn)을 통해 데이터 신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 출력한다. 스캔 구동부(140)는 게이트 라인들(GL1 ~ GLm)을 통해 스캔 신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터 신호(DATA) 및 스캔 신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브픽셀들(SP)을 포함한다.
도 2에 도시된 바와 같이, 하나의 서브픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.
스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)을 통해 공급된 스캔신호에 응답하여 데이터 라인(DL)을 통해 공급되는 데이터 신호가 커패시터(Cst)에 데이터 전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터 전압에 따라 전원 라인(EVDD)(고전위전압)과 캐소드 전원 라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 센싱 라인(VREF)(또는 레퍼런스라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소스 전극과 유기발광 다이오드(OLED)의 애노드 전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱 노드에 공급하거나 구동 트랜지스터(DR)의 센싱 노드 또는 센싱 라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.
스위칭 트랜지스터(SW)는 제1 데이터 라인(DL1)에 드레인 전극이 연결되고, 구동 트랜지스터(DR)의 게이트 전극에 소스 전극이 연결된다. 구동 트랜지스터(DR)는 전원 라인(EVDD)에 드레인 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 소스 전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트 전극에 제1 커패시터 전극이 연결되고 유기발광 다이오드(OLED)의 애노드 전극에 제2 커패시터 전극이 연결된다. 유기발광 다이오드(OLED)는 구동 트랜지스터(DR)의 소스 전극에 애노드 전극이 연결되고 제2 전원 라인(EVSS)에 캐소드 전극이 연결된다. 센싱 트랜지스터(ST)는 센싱 라인(VREF)에 드레인 전극이 연결되고 센싱 노드인 유기발광 다이오드(OLED)의 애노드 전극 및 구동 트랜지스터(DR)의 소스 전극에 소스 전극이 연결된다. 상기에서는, 트랜지스터가 n 타입으로 구현되는 경우를 예로 들어 설명하였으나, 이에 한정되는 것은 아니다.
센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)는 제1 게이트 라인(GL1)에 게이트 전극이 연결되고, 센싱 트랜지스터(ST)는 제2 게이트 라인(GL2)에 게이트 전극이 연결될 수 있다. 이 경우, 제1 게이트 라인(GL1)에는 스캔 신호(Scan)가 전달되고 제2 게이트 라인(GL2)에는 센싱 신호(Sense)가 전달된다. 다른 예로, 스위칭 트랜지스터(SW)의 게이트 전극에 연결된 제1 게이트 라인(GL1)과 센싱 트랜지스터(ST)의 게이트 전극에 연결된 제2 게이트 라인(GL2)은 공통으로 공유하도록 연결될 수 있다.
센싱 라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브픽셀의 센싱 노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 센싱 라인(VREF)을 통한 센싱 동작과 데이터 신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.
이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.
기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기발광 다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다. 이하에서는, 설명의 편의를 위해 서브 픽셀이 3T 1C 구조를 갖는 경우를 예로 들어 설명한다.
<비교예>
도 4는 비교예에 따른 표시장치를 개략적으로 나타낸 단면도이다. 도 5는 비교예에 따른 표시장치를 형성하기 위한 공정 순서를 시계열적으로 나타낸 도면이다.
도 4를 참조하면, 비교예에 따른 투명 표시장치는, 상호 대향하는 제1 기판(SUB1)과 제2 기판(SUB2)을 갖는 표시 패널을 포함한다. 제1 기판(SUB1) 및 제2 기판(SUB2)은 댐(DAM)을 통해 합착될 수 있다. 댐(DAM)은 제1 기판(SUB1) 및 제2 기판(SUB2)의 가장자리에 배치될 수 있다. 댐(DAM)은 제1 기판(SUB1) 및 제2 기판(SUB2)을 고정하고, 제1 기판(SUB1) 및 제2 기판(SUB2) 사이의 소정의 합착 간격을 유지하는 역할을 할 수 있다. 댐(DAM)은 실런트(sealant) 일 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(SUB1)은 트랜지스터 어레이 기판일 수 있다. 제1 기판(SUB1)은, 유기발광 다이오드(OLE)가 배치된 서브 픽셀들을 포함할 수 있다. 서브 픽셀들은 유기발광 다이오드(OLE)를 구동하기 위한 하나 이상의 트랜지스터를 더 포함할 수 있다. 유기발광 다이오드(OLE)는, 제1 전극(E1), 제2 전극(E2), 제1 전극(E1)과 제2 전극(E2) 사이에 개재된 유기 발광층(OL)을 포함할 수 있다. 제1 기판(SUB)은 서브 픽셀들을 덮는 캡핑층(CAL)을 더 포함할 수 있다. 캡핑층(CAL)은 제2 전극(E2) 상에 형성될 수 있다. 캡핑층(CAL)은 색시야각을 보상하기 위한 층일 수 있다.
제2 기판(SUB2)은 컬러 필터 기판일 수 있다. 제2 기판(SUB2)은 봉지(encapsulation) 기판으로써 기능할 수 있다. 제2 기판(SUB2) 상에는, 블랙 매트릭스(BM) 및 컬러 필터(CF)가 형성될 수 있다. 블랙 매트릭스(BM)는 이웃하는 서브 픽셀 사이에서 혼색 불량이 발생하는 것을 방지할 수 있다. 블랙 매트릭스(BM)는 발광 영역을 노출하도록 배치될 수 있다.
컬러 필터(CF)는 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)를 포함할 수 있다. 컬러 필터(CF)는 대응되는 적색(R), 청색(B) 및 녹색(G) 서브 픽셀들 각각 할당될 수 있다. 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)들은 블랙 매트릭스(BM)에 의해 구획될 수 있다.
필러층(FL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 개재되며, 다수의 필러(filler)들을 포함한다. 필러층(FL)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 셀 갭을 유지하기 위해 마련될 수 있다.
도 5를 더 참조하면, 이러한 표시 패널은 다음과 같은 공정에 의해 형성될 수 있다. 표시 패널 형성 공정은, 제1 단계 내지 제5 단계(S100, S200, S300, S400, S500)를 포함할 수 있다. 다만, 형성 단계는 더 세분화될 수 있고, 또 다른 공정이 추가될 수 있음은 물론이다.
제1 단계(S100)는, 트랜지스터(T)와 유기발광 다이오드(OLE)가 형성된 제1 기판(SUB1)과, 블랙 매트릭스(BM)와 컬러 필터(CF)가 형성된 제2 기판(SUB2)을 마련하는 단계일 수 있다. 제2 단계(S200)는, 제2 기판(SUB2) 상에 필러를 도포하고, 가장자리에 댐제를 도포하는 단계일 수 있다. 제3 단계(S300)는, 제1 기판(SUB1)과 제2 기판(SUB2)을 합착시키는 단계일 수 있다. 제4 단계(S400)는, 댐제를 UV 경화하여 댐(DAM)을 형성하는 단계일 수 있다. 제5 단계(S500)는, 필러를 열 경화하여 필러층(FL)을 형성하는 단계일 수 있다.
이와 같은 공정에 의해 형성될 수 있는 비교예에 따른 표시장치는 다음과 같은 문제점이 발생할 수 있다.
먼저, 얼라인 불량이 발생할 수 있다. 구체적으로, 제3 단계(S300)에서의 합착 단계는, 제1 기판(SUB1)과 제2 기판(SUB2)의 얼라인 공정 이후 진행될 수 있다. 얼라인 공정은 얼라인 키 등이 이용될 수 있다. 다만, 제3 단계(S300)에서 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 개재된 필러와 댐제는 경화 전 상태로서 유동성을 갖는다. 따라서, 제3 단계(S300) 및 제4 단계(S400)를 수행하기 위한 챔버(chamber) 이동 시, 필러와 댐제의 유동성에 의해 얼라인이 틀어질 수 있다. 이러한 얼라인 불량은, 제3 단계(S300)에서 합착기를 이용한 공정 중의 공정 편차에 의해 발생할 수도 있다.
얼라인 불량이 발생하는 경우, 광 특성이 저하되어 투명 표시장치의 화질 불량이 발생할 뿐만 아니라, 발광 영역과 투과 영역으로 할당된 면적이 위치에 따라 달라짐에 따라 투명 표시장치가 제 기능을 수행하기 어려울 수 있다.
또한, 제2 기판(SUB2)이 처지는 불량이 발생할 수 있다. 구체적으로, 제3 단계(S300)에서 제2 기판(SUB2)의 중심부가 처짐에 따라 형상 변형이 발생할 수 있다. 이는 대면적 표시장치에서 특히 문제될 수 있다. 이 경우, 형상 변형에 의해, 위치에 따른 광 특성이 저하될 수 있다. 또한, 제2 기판(SUB2)이 처짐에 따라, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 잔류하던 이물(f)을 유기발광 다이오드(OLE)를 향하여 밀어낼 수 있다. 이 경우, 이물(f)은 유기발광 다이오드(OLE) 내 제1 전극(E1)과 제2 전극(E2)의 쇼트(short)를 유발할 수 있기 때문에 문제된다.
또한, 필러층(FL) 형성 시, 발생하는 아웃 가스(out gas)에 의해, 소자가 열화되는 문제가 발생할 수 있다. 구체적으로, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 셀 갭을 유지하기 위해, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 필러를 충진하는 공정을 수행할 수 있다. 이 경우, 필러를 경화하여 필러층을 형성하는 공정이 진행되는 데, 이때 발생하는 아웃 가스는 소자를 열화시킬 수 있는 바 문제된다.
<제1 실시예>
도 6은 본 발명의 제1 실시예에 따른 표시 패널의 일부를 개략적으로 나타낸 도면이다. 도 7은 제1 실시예에 따른 것으로, 도 6을 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 8 및 도 9는 투명 스페이서와 오픈홀의 형상 예를 설명하기 위한 도면들이다.
도 6을 참조하면, 본 발명에 따른 투명 표시장치는 픽셀(P)들을 포함하는 표시 패널(150)을 포함한다. 픽셀(P)들은 교차하는 제1 방향(예를 들어, X축 방향) 및 제2 방향(예를 들어, Y축 방향)을 따라 매트릭스 형태로 배열될 수 있으나, 이에 한정되는 것은 아니다.
표시 패널(150)은 제1 영역(EA) 및 제2 영역(TA)을 포함할 수 있다. 제2 영역(TA)은 이웃하는 제1 영역(EA) 사이에 정의될 수 있다. 예를 들어, 도시된 바와 같이, 제1 영역(EA)과 제2 영역(TA)은 제1 방향을 따라 순차적으로 교번하여 정의될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 영역(EA)과 제2 영역(TA)은 제2 방향을 따라 순차적으로 교번하여 정의될 수도 있다. 또는, 제2 영역(TA)은 제1 영역(EA)의 외측 영역으로 정의될 수도 있다.
제1 영역(EA)은 입력 영상을 구현하기 위한 광이 방출되는 영역으로 정의될 수 있다. 제1 영역(EA)은 픽셀(P)들이 배열된 영역에 대응할 수 있다. 픽셀(P)들은 각각 서브 픽셀들을 포함할 수 있다. 픽셀(P)은 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀들을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하에서는, 설명의 편의를 위해, 픽셀 (P)이 적색(R), 녹색(G), 청색(B), 백색(W) 서브 픽셀을 포함하는 구성을 예로 들어 설명한다. 서브 픽셀들은 유기발광 다이오드 및 유기발광 다이오드에 전기적으로 연결된 회로부를 포함할 수 있다. 회로부는 적어도 하나 이상의 트랜지스터 및 커패시터를 포함할 수 있다. 제1 영역(EA)은 발광 영역으로 지칭될 수 있다.
본 발명의 바람직한 실시예에 따른 투명 표시장치는 상부 발광형(Top emission type)으로 구현될 수 있기 때문에, 픽셀(P)이 배치된 영역은 대부분 제1 영역(EA)으로 할당될 수 있다.
제2 영역(TA)은 사용자가 투명 표시장치의 배면에 위치하는 사물 등을 인식할 수 있도록 외광이 투과되는 영역으로 정의될 수 있다. 또는, 제2 영역(TA)은 제1 영역(EA) 외측에서, 신호 라인들이 배치되지 않은 영역으로 정의될 수 있다. 다만, 신호 라인이 투명 물질로 구현되어 소정의 투명도를 갖는 경우, 신호 라인들이 배치된 영역 또한 제2 영역(TA)으로 할당될 수 있다. 제2 영역(TA)은 투과 영역으로 지칭될 수 있다.
제2 영역(TA)은, 투명 스페이서(TS)가 위치할 수 있다. 투명 스페이서(TS)는, 이웃하는 픽셀(P)들 사이에 위치할 수 있다. 예를 들어, 투명 스페이서(TS)는 제1 방향으로 이웃하는 픽셀(P)들 사이에 위치할 수 있다. 후술하겠으나, 투명 스페이서(TS)는 제1 기판(SUB1)과 제2 기판(SUB2) 합착 시, 얼라인을 위한 용도로 이용될 수 있고, 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 셀 갭을 유지하기 위한 용도로 이용될 수 있다.
도 7을 더 참조하면, 표시 패널(150)은, 제1 기판(SUB1)과 제1 기판(SUB1)에 대향하는 제2 기판(SUB2)을 포함한다. 표시 패널(150)은 제1 영역(EA) 및 제2 영역(TA)을 포함할 수 있다. 제1 영역(EA)은 제2 영역(TA)을 사이에 두고 이웃하여 정의된 제1-1 영역(EA1-1) 및 제1-2 영역(EA1-2)을 포함할 수 있다. 제1-1 영역(EA1-1)에는, 제1 픽셀(P1)을 구성하는 제1 서브 픽셀(SP1)이 위치할 수 있다. 제1-2 영역(EA1-2)에는, 제2 픽셀(P2)을 구성하는 제2 서브 픽셀(SP2)이 위치할 수 있다.
제1 기판(SUB1)은 트랜지스터 어레이 기판일 수 있다. 제1 기판(SUB1)은, 트랜지스터(T1, T2) 및 유기발광 다이오드(OLE1, OLE2)를 포함할 수 있다.
제1 서브 픽셀(SP1)은, 제1 기판(SUB1) 상에 형성된 제1 트랜지스터(T1), 제1 트랜지스터(T1)에 전기적으로 연결된 제1 유기발광 다이오드(OLE1)를 포함한다. 제1 트랜지스터(T1)는 탑 게이트(top gate), 바텀 게이트(bottom gate), 더블 게이트(double gate) 구조 등 다양한 구조 중 어느 하나가 적용될 수 있다. 제1 유기발광 다이오드(OLE1)는 제1-1 전극(E1-1), 제2 전극(E2), 및 제1-1 전극(E1-1)과 제2 전극(E2) 사이에 개재된 유기 발광층(OL)을 포함한다.
제2 서브 픽셀(SP2)은 제1 기판(SUB1) 상에 형성된 제2 트랜지스터(T2), 제2 트랜지스터(T2)에 전기적으로 연결된 제2 유기발광 다이오드(OLE2)를 포함한다. 제2 트랜지스터(T2)는 제1 트랜지스터(T1)와 동일한 구조를 가질 수 있다. 제2 유기발광 다이오드(OLE2)는 제1-2 전극(E1-2), 제2 전극(E2), 및 제1-2 전극(E1-2)과 제2 전극(E2) 사이에 개재된 유기 발광층(OL)을 포함한다.
유기 발광층(OL)과 제2 전극(E2)은 복수의 픽셀(P)들을 덮도록 넓게 형성될 수 있다. 예를 들어, 제1 픽셀(P1)의 제1 서브 픽셀(SP1)과 제2 픽셀(P2)의 제2 서브 픽셀(SP2)은, 유기 발광층(OL)과 제2 전극(E2)을 공유할 수 있다.
좀 더 구체적으로, 제1 기판(SUB1) 상에는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 위치할 수 있다. 제1 트랜지스터(T1)는 제1-1 영역(EA1-1)에 위치하고, 제2 트랜지스터(T2)는 제1-2 영역(EA1-2)에 위치할 수 있다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 상에는 패시베이션막(PAS)이 위치할 수 있다. 패시베이션막(PAS)은 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어질 수 있다.
패시베이션막(PAS) 상에 평탄화막(OC)이 위치한다. 평탄화막(OC)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다.
평탄화막(OC) 상에 제1 유기발광 다이오드(OLE1) 및 제2 유기발광 다이오드(OLE2)가 위치할 수 있다. 보다 자세하게, 평탄화막(OC) 상에 제1-1 전극(E1-1) 및 제1-2 전극(E1-2)이 위치한다. 제1-1 전극(E1-1)은 제1-1 영역(EA1-1)에 위치하고, 제1-2 전극(E1-2)은 제1-2 영역(EA1-2)에 위치할 수 있다.
제1-1 전극(E1-1) 및 제1-2 전극(E1-2)은 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다. 제1-1 전극(E1-1) 및 제1-2 전극(E1-2)은 반사층을 포함한 다층으로 이루어질 수 있다.
제1-1 전극(E1-1)은 패시베이션막(PAS) 및 평탄화막(OC)을 관통하는 제1 픽셀 콘택홀(PH1)을 통해 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 제1-2 전극(E1-2)은 패시베이션막(PAS) 및 평탄화막(OC)을 관통하는 제2 픽셀 콘택홀(PH2)을 통해 제2 트랜지스터(T2)에 전기적으로 연결될 수 있다.
제1-1 전극(E1-1) 및 제1-2 전극(E1-2)이 형성된 제1 기판(SUB1) 상에, 뱅크층(BN)이 위치한다. 뱅크층(BN)은 제1-1 전극(E1-1) 및 제1-2 전극(E1-2)의 대부분을 노출하는 개구부들을 갖는다. 뱅크층(BN)은 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin), 아크릴레이트(acrylate) 등의 유기물로 이루어질 수 있다. 뱅크층(BN)은 제1-1 전극(E1-1) 및 제1-2 전극(E1-2)의 중심부를 노출하되 제1-1 전극(E1-1) 및 제1-2 전극(E1-2)의 측단을 덮도록 배치될 수 있다.
제2 영역(TA)에서 소정의 투과도를 확보하기 위해, 제2 영역(TA)에 형성된 절연층들 중 적어도 일부는 제거될 수 있다. 예를 들어, 도시된 바와 같이, 평탄화막(OC)과 뱅크층(BN)은, 제2 영역(TA)의 적어도 일부에서 제거될 수 있다. 도시하지는 않았으나, 버퍼층(BUF), 층간 절연막(IN), 패시베이션막(PAS) 중 적어도 하나 이상은, 제2 영역(TA)의 적어도 일부에서 제거될 수 있다. 다만, 전술한 절연층의 제거는, 제2 영역(TA)에 배치될 수 있는 전극 및/또는 신호 라인들의 쇼트를 방지할 수 있는 조건 하에서 수행될 수 있음에 유의 하여야 한다. 제2 영역(TA)에서, 절연층이 제거되어 마련된 홀(OH)은, 오픈홀(OH)로 지칭될 수 있다.
뱅크층(BN)에 의해 노출된 제1-1 전극(E1-1) 및 제1-2 전극(E1-2) 상에 유기 발광층(OL)이 위치한다. 유기 발광층(OL)은 제1 기판(SUB1)의 전면에 넓게 형성될 수 있다. 예를 들어, 유기 발광층(OL)은 제1-1 영역(EA1-1), 제2 영역(TA), 제1-2 영역(EA1-2) 상에 일체로 연장되어 형성될 수 있다.
유기 발광층(OL)은 전자와 정공이 결합하여 발광하는 층으로, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다. 발광층(EML)은 백색을 발광하는 발광층일 수 있다. 이 경우, 컬러 필터와의 조합 구조에 의해, 각 서브 픽셀(SP) 별로 적색(R), 녹색(G), 청색(B), 백색(W)을 구현할 수 있다.
유기 발광층(OL) 상에 제2 전극(E2)이 위치한다. 제2 전극(E2)은 제1 기판(SUB1)의 전면에 넓게 형성될 수 있다. 예를 들어, 제2 전극(E2)은 제1-1 영역(EA1-1), 제2 영역(TA), 제1-2 영역(EA1-2) 상에 일체로 연장되어 형성될 수 있다. 제2 전극(E2)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다.
제2 기판(SUB2)은 컬러 필터 기판일 수 있다. 제2 기판(SUB2)은 봉지(encapsulation) 기판으로써 기능할 수 있다. 제2 기판(SUB2)은, 블랙 매트릭스(BM) 및 컬러 필터(CF)를 포함할 수 있다. 블랙 매트릭스(BM)는 이웃하는 서브 픽셀 사이에서 혼색 불량이 발생하는 것을 방지할 수 있다. 블랙 매트릭스(BM)는 발광 영역을 노출하도록 배치될 수 있다.
컬러 필터(CF)는 제1-1 영역(EA1-1) 및 제1-2 영역(EA1-2)에 배치될 수 있다. 제1 컬러 필터(CF1)와, 제1-2 영역(EA1-2)에 배치된 제2 컬러 필터(CF2)를 포함할 수 있다. 제2 기판(SUB2) 상에서, 블랙 매트릭스(BM)와 컬러 필터(CF)의 적층 순서는 변경될 수 있다. 즉, 블랙 매트릭스(BM)가 형성된 후 컬러 필터(CF)가 형성될 수 있고, 컬러 필터(CF)가 형성된 후 블랙 매트릭스(BM)가 형성될 수도 있다. 블랙 매트릭스(BM)는 이웃하는 서브 픽셀 사이에서 혼색 불량이 발생하는 것을 방지할 수 있다.
컬러 필터(CF)는 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)를 포함할 수 있다. 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)들은, 대응되는 적색(R), 청색(B) 및 녹색(G) 서브 픽셀들에 각각 할당될 수 있다. 적색(R), 청색(B) 및 녹색(G) 컬러 필터(CF)들은 블랙 매트릭스(BM)에 의해 구획될 수 있다.
도시하지는 않았으나, 컬러 필터(CF)는 제1 기판(SUB1) 상에 형성될 수도 있다. 즉, 컬러 필터(CF)는, 제1 기판(SUB1) 상에서, 유기발광 다이오드(OLE)를 구성하는 제2 전극(E2) 상에 위치할 수 있다. 이 경우, 컬러 필터(CF)와 유기 발광층(OL) 사이의 간격을 줄일 수 있기 때문에, 시야각을 넓힐 수 있고, 이로 인하여 충분한 개구율을 확보할 수 있는 이점을 갖는다.
제2 기판(SUB2) 상에는, 투명 스페이서(TS)가 위치할 수 있다. 투명 스페이서(TS)는 제2 영역(TA)에 배치될 수 있다. 투명 스페이서(TS)는 소정의 투과도를 갖는 투명 재질로 이루어질 수 있다. 예를 들어, 투명 스페이서(TS)는 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 투명 스페이서(TS)가 투명 재질로 이루어지기 때문에, 제2 영역(TA)의 투과도 저하는 최소화될 수 있다. 즉, 제2 영역(TA)은 투명 스페이서(TS)가 배치되더라도, 충분한 투과도를 확보할 수 있다.
투명 스페이서(TS)는 제1 기판(SUB1)을 향하여 돌출된 형상을 가질 수 있다. 투명 스페이서(TS)는 오픈홀(OH)에 의해 마련된 내부 공간에 삽입될 수 있다. 투명 스페이서(TS)의 형상은 오픈홀(OH)의 형상에 대응할 수 있다. 일 예로, 투명 스페이서(TS)는 역테이퍼 형상의 단면 형상을 가질 수 있고, 오픈홀(OH)은 테이퍼 형상의 단면 형상을 가질 수 있다. 다른 예로, 투명 스페이서(TS)는 장방형 또는 정방형의 단면 형상을 가질 수 있고, 오픈홀(OH)은 대응하는 장방형 또는 정방형의 단면 형상을 가질 수 있다.
도 8 및 도 9를 더 참조하면, 투명 스페이서(TS)는 제2 기판(SUB2) 상에 형성될 수 있다. 투명 스페이서(TS)의 단면은, 외형을 결정하는 제1 상변(TS1), 제1 하변(BS1), 제1 우변(RS1), 제1 좌변(LS1)을 포함할 수 있다. 제1 상변(TS1)은 제2 기판(SUB2)에 고정될 수 있다. 제1 상변(TS1)은 제2 기판(SUB2)에 직접 접촉될 수 있다. 제1 하변(BS1)은 제1 상변(TS1)에 대향할 수 있다. 제1 우변(RS1)은 제1 하변(BS1)과 제1 상변(TS1)을 일측에서 연결할 수 있다. 제1 상변(TS1)은 제1 하변(BS1)과 제1 상변(TS1)을 타측에서 연결할 수 있다.
오픈홀(OH)의 단면은, 제2 하변(BS2), 제2 하변(BS2)의 일측으로부터 제2 기판(SUB2)을 향하여 연장되는 제2 우변(RS2), 제2 하변(BS2)의 타측으로부터 제2 기판(SUB2)을 향하여 연장되는 제2 좌변(LS2)을 포함할 수 있다. 제2 하변(BS2), 제2 우변(RS2), 제2 좌변(LS2)에 의해 마련된 내부 공간(IS)에는, 투명 스페이서(TS)가 인입될 수 있다.
제1 하변(BS1)과 제2 하변(BS2)은 서로 대향할 수 있다. 제1 하변(BS1)과 제2 하변(BS2)은 직접 접촉될 수 있다. 제1 우변(RS1)과 제2 우변(RS2)은 서로 대향할 수 있다. 제1 우변(RS1)과 제2 우변(RS2)은 직접 접촉될 수 있다. 제1 좌변(LS1)과 제2 좌변(LS2)은 서로 대향할 수 있다. 제1 좌변(LS1)과 제2 좌변(LS2)은 직접 접촉될 수 있다.
제1 하변(BS1)과 제1 우변(RS1)이 이루는 내각(θ1)은, 직각 또는 둔각일 수 있다. 이에 대응하여, 제2 하변(BS2)과 제2 우변(RS2)이 이루는 내각(θ1')은, 직각 또는 둔각일 수 있다. 제1 하변(BS1)과 제1 좌변(LS1)이 이루는 내각(θ2)은, 직각 또는 둔각일 수 있다. 이에 대응하여, 제2 하변(BS2)과 제2 좌변(LS2)이 이루는 내각(θ2')은, 직각 또는 둔각일 수 있다.
오픈홀(OH)은 제1 기판 상에 위치한 절연막(IN)을 패턴하여 형성될 수 있다. 도 8a에 도시된 바와 같이, 오픈홀(OH)은 제2 영역(TA)에서 절연막(IN)의 일부가 제거되어 형성될 수 있다. 예를 들어, 오픈홀(OH)은 절연막(IN)을 구성하는 평탄화막(OC, 도 7)과 뱅크층(BN, 도 7)이 패턴되어 마련될 수 있다. 오픈홀(OH) 내에는, 유기 발광층(OL)의 일부, 및 제2 전극(E2)의 일부가 잔류할 수 있다. 이 경우, 제2 영역(TA)에는, 제1 기판(SUB1), 절연막(IN)의 일부, 유기 발광층(OL), 제2 전극(E2)이 순차적으로 위치할 수 있다.
도 8b에 도시된 바와 같이, 오픈홀(OH)은 제2 영역(TA)에서 절연막(IN)이 완전히 제거되어 형성될 수 있다. 예를 들어, 오픈홀(OH)은 제2 영역(TA)에 위치한 절연막(IN)들이 모두 패턴되어 마련될 수 있다. 오픈홀(OH) 내에는, 유기 발광층(OL)의 일부, 및 제2 전극(E2)의 일부가 잔류할 수 있다. 이 경우, 제2 영역(TA)에는, 제1 기판(SUB1), 유기 발광층(OL), 제2 전극(E2)이 순차적으로 위치할 수 있다.
도 8c에 도시된 바와 같이, 오픈홀(OH)은 제2 영역(TA)에서 절연막(IN)이 완전히 제거되어 형성될 수 있다. 예를 들어, 오픈홀(OH)은 제2 영역(TA)에 위치한 절연막(IN)이 모두 패턴되어 마련될 수 있고, 제1 기판(SUB1)을 노출할 수 있다. 또한, 도 8b에 도시된 구조와는 달리, 제2 영역(TA)에 위치한 유기 발광층(OL) 및 제2 전극(E2)은, 오픈홀(OH) 내에서 제거될 수 있다. 이 경우, 제2 영역(TA)에서 투명 스페이서(TS)와 제1 기판(SUB1)은 직접 접촉될 수 있다. 여기서, 투명 스페이서(TS)는 저융점 유리 예컨대, 프릿 파우더(Flit powder)를 포함할 수 있기에 제 1 기판(SUB1)에 용융 접합을 통해 고정 될 수도 있다.
이 때, 유기 발광층(OL)은, 오픈홀(OH)을 제외한 영역에서, 연결되어 있기 때문에 일체로서 연속성을 유지할 수 있다. 또한, 제2 전극(E2)은 오픈홀(OH)을 제외한 영역에서, 연결되어 있기 때문에 일체로서 연속성을 유지할 수 있다.
투명 스페이서(TS)는 오픈홀(OH) 내에 인입되어, 움직임이 구속되거나, 기 설정된 범위 내로 제한될 수 있다. 즉, 투명 스페이서(TS)는 제2 기판(SUB2)에 고정되고, 오픈홀(OH)을 갖는 절연막(IN)들은 제1 기판(SUB1)에 고정되어 있다. 따라서, 투명 스페이서(TS)와 오픈홀(OH)의 결합 구조에 의해, 제2 기판(SUB2)의 움직임은 제1 기판(SUB1)에 의해 제한될 수 있고, 제1 기판(SUB1)의 움직임은 제2 기판(SUB2)에 의해 제한될 수 있다.
투명 스페이서(TS)와 오픈홀(OH)은, 제1 기판(SUB1)과 제2 기판(SUB2)의 합착 공정 시, 얼라인 용도로 이용될 수 있다. 즉, 제2 기판(SUB2)에 형성된 투명 스페이서(TS)와 제1 기판(SUB1)에 형성된 오픈홀(OH)은, 제1 기판(SUB1)과 제2 기판(SUB2)의 합착 공정 시, 합착 위치를 가이드할 수 있다. 본 발명의 제1 실시예에 따른 투명 표시장치는 투명 스페이서(TS)와 오픈홀(OH)을 형성함으로써, 제1 기판(SUB1)과 제2 기판(SUB2) 합착 시 발생할 수 있는 미스얼라인(misalign) 문제를 효과적으로 방지할 수 있다.
또한, 투명 스페이서(TS)는 제1 기판(SUB1)과 제2 기판(SUB2) 사이의 셀 갭을 안정적으로 유지시키는 기능을 할 수 있다. 따라서, 본 발명의 바람직한 실시예에서는, 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 필러층을 생략할 수 있기 때문에, 필러층 형성 시 발생할 수 있는 아웃 가스에 의한 소자 열화를 방지할 수 있는 이점을 갖는다.
또한, 투명 스페이서(TS)는 제2 기판(SUB2)의 처짐을 방지하는 기능을 할 수 있다. 따라서, 본 발명의 바람직한 실시예는 제2 기판(SUB2)의 형상 변형에 의해, 광 특성이 저하되는 문제를 방지할 수 있고, 제2 기판(SUB2)이 변형되면서 내부에 잔류하던 이물을 이동시킴에 따라 발생할 수 있는 유기발광 다이오드(OLE) 내 제1 전극(E1)과 제2 전극(E2)의 쇼트(short) 문제를 방지할 수 있는 이점을 갖는다.
도 10a 및 도 10b는 투명 스페이서와 오픈홀의 형성 위치 예를 설명하기 위한 도면이다.
일 예로, 도 6에 도시된 바와 같이, 투명 스페이서(TS)는 이웃하는 픽셀(P)들 사이마다 배치될 수 있다. 예를 들어, 복수의 투명 스페이서(TS)들은 제2 영역(TA)에서 제2 방향을 따라 배열될 수 있다. 여기서, 복수의 투명 스페이서(TS)들 각각은 제1 방향으로 이웃하는 한 쌍의 픽셀(P)들 사이 마다 배치될 수 있다.
다른 예로, 도 10a에 도시된 바와 같이, 투명 스페이서(TS)는 이웃하는 픽셀(P)들 사이에 선택적으로 배치될 수 있다. 예를 들어, 투명 스페이서(TS)들은 제2 영역(TA)에서 제2 방향을 따라 배열될 수 있다. 여기서, 복수의 투명 스페이서(TS)들 각각은 제1 방향으로 이웃하는 한 쌍의 픽셀(P)들 사이에 배치되되, 기 설정된 영역에만 선택적으로 배치될 수 있다.
또 다른 예로, 도 10b에 도시된 바와 같이, 투명 스페이서(TS)는 이웃하는 픽셀(P)들 사이에 배치될 수 있다. 예를 들어, 하나의 투명 스페이서(TS)는 제2 영역(TA)에서 제2 방향을 따라 길게 연장될 수 있다. 여기서, 하나의 투명 스페이서(TS)는 제1 방향으로 이웃하는 복수 쌍의 픽셀(P)들 사이에 연장되어 배치될 수 있다.
도 11은 제1 기판 상의 트랜지스터 및 유기발광 다이오드 구조 예를 개략적으로 나타낸 단면도이다.
제1 기판(SUB1) 상에 광차단층(LS)이 위치한다. 광차단층(LS)은 외부의 광이 입사되는 것을 차단하여 트랜지스터에서 광전류가 발생하는 것을 방지하는 역할을 한다. 광차단층(LS) 상에 버퍼층(BUF)이 위치한다. 버퍼층(BUF)은 광차단층(LS)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하는 역할을 한다. 버퍼층(BUF)은, 실리콘 산화물 (SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다.
버퍼층(BUF) 상에 구동 트랜지스터(DR)의 반도체층(A)이 위치하고 이와 이격되어 커패시터 하부전극(LCst)이 위치한다. 반도체층(A)과 커패시터 하부전극(LCst)은 실리콘 반도체나 산화물 반도체로 이루어질 수 있다. 실리콘 반도체는 비정질 실리콘 또는 결정화된 다결정 실리콘을 포함할 수 있다. 반도체층(A)은 p형 또는 n형의 불순물을 포함하는 드레인 영역 및 소스 영역을 포함하고 이들 사이에 채널을 포함한다. 커패시터 하부전극(LCst)도 불순물이 도핑되어 도체화될 수 있다.
반도체층(A)과 커패시터 하부전극(LCst) 상에 게이트 절연막(GI)이 위치할 수 있다. 게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다중층일 수 있다. 게이트 절연막(GI) 상에 상기 반도체층(A)의 일정 영역, 즉 불순물이 주입되었을 경우의 채널과 대응되는 위치에 게이트 전극(G)이 위치한다. 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 형성된다. 또한, 게이트 전극(G)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 예를 들면, 게이트 전극(G)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트 전극(G) 상에 게이트 전극(G)을 절연시키는 층간 절연막(ILD)이 위치한다. 층간 절연막(ILD)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있다. 층간 절연막(ILD) 상에 소스 전극(S) 및 드레인 전극(D)이 위치한다. 소스 전극(S) 및 드레인 전극(D)은 반도체층(A)의 소스 영역을 노출하는 콘택홀을 통해 반도체층(A)에 연결된다. 소스 전극(S) 및 드레인 전극(D)은 단일층 또는 다중층으로 이루어질 수 있으며, 상기 소스 전극(S) 및 드레인 전극(D)이 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 상기 소스 전극(S) 및 드레인 전극(D)이 다중층일 경우에는 몰리브덴/알루미늄-네오디뮴의 2중층, 티타늄/알루미늄/티타늄, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다. 따라서, 반도체층(A), 게이트 전극(G), 소스 전극(S) 및 드레인 전극(D)을 포함하는 구동 트랜지스터(DR)가 구성된다. 또한, 커패시터 하부전극(LCst)은 드레인 전극(D)이 커패시터 상부전극으로 작용하여 커패시터(Cst)를 구성한다.
구동 트랜지스터(DR) 및 커패시터(Cst)를 포함하는 제1 기판(SUB1) 상에 패시베이션막(PAS)이 위치한다. 패시베이션막(PAS) 상에 평탄화막(OC)이 위치한다. 평탄화막(OC)의 일부 영역에는 패시베이션막(PAS)을 노출하여 소스 전극(S)을 노출시키는 픽셀 콘택홀(PH)이 위치한다.
평탄화막(OC) 상에는 유기발광 다이오드(OLE)가 위치한다. 유기발광 다이오드(OLE)는 서로 대향하는 제1 전극(E1), 제2 전극(E2), 및 제1 전극(E1)과 제2 전극(E2) 사이에 개재된 유기 발광층(OL)을 포함한다. 제1 전극(E1)은 애노드이고, 제2 전극(E2)는 캐소드일 수 있으나, 이에 한정되는 것은 아니다. 제1 전극(E1)은 픽셀 콘택홀(PH)을 통해 소스 전극(S)에 연결될 수 있다.
<제2 실시예>
도 12는 본 발명의 제2 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다. 본 발명의 제2 실시예를 설명함에 있어서, 제1 실시예와 실질적으로 동일한 부분에 대한 설명은 생략될 수 있다.
도 12를 참조하면, 제2 실시예에 따른 투명 표시장치는, 상호 대향하는 제1 기판(SUB1)과 제2 기판(SUB2)을 갖는 표시 패널을 포함한다. 표시 패널은 제1 영역(EA)과 제2 영역(TA)을 포함할 수 있다. 제1 기판(SUB1) 및 제2 기판(SUB2)은 댐(DAM)을 통해 합착될 수 있다. 댐(DAM)은 제1 기판(SUB1) 및 제2 기판(SUB2)의 가장자리에 배치될 수 있다. 즉, 댐(DAM)은 제1 기판(SUB1) 및 제2 기판(SUB2)의 가장자리를 따라 배치될 수 있다.
제1 기판(SUB1)은 트랜지스터 어레이 기판일 수 있다. 제1 기판(SUB1)은, 트랜지스터 및 유기발광 다이오드가 배치된 서브 픽셀들을 포함할 수 있다. 제2 영역(TA) 영역에서, 이웃하는 서브 픽셀들 사이에는 절연층(IN)들이 패턴되어 마련된 오픈홀(OH)이 마련될 수 있다.
제2 기판(SUB2)은 컬러 필터 기판일 수 있다. 제2 기판(SUB2)은 봉지(encapsulation) 기판으로써 기능할 수 있다. 제2 기판(SUB2)은 투명 스페이서(TS)를 포함할 수 있다. 투명 스페이서(TS)는 오픈홀(OH)에 인입될 수 있다.
투명 스페이서(TS)는 저융점 유리 예컨대, 프릿 파우더(frit powder)를 포함할 수 있다. 투명 스페이서(TS)는 프릿 파우더를 제2 기판(SUB2)에 고정하기 위한 바인더를 더 포함할 수 있다. 투명 스페이서(TS)는, 레이저로 용융 접합하는 방식에 의해, 제2 기판(SUB2)에 접합될 수 있다.
오픈홀(OH)은 기 설정된 영역에서 제1 기판(SUB1)을 노출하도록 형성될 수 있다. 이 경우, 투명 스페이서(TS)는 제1 기판(SUB1)과 직접 접촉될 수 있다. 즉, 투명 스페이서(TS)의 하면은 제1 기판(SUB1)의 상면과 직접 접촉될 수 있다. 투명 스페이서(TS)는 레이저로 용융 접합하는 방식에 의해, 제1 기판(SUB1)에도 접합될 수 있다. 이 경우와 같이 제1 기판(SUB1)과 제2 기판(SUB2)이 프릿 파우더를 통해 용융 접합하는 경우, 프릿 파우더의 재질 특성상 공극이 물분자 및 산소 분자보다 작고, 제1 기판(SUB1) 및 제2 기판(SUB2)과 동종 매질이기 때문에, 외부로부터 수분 및 산소가 침투하는 것을 방지할 수 있다. 따라서, 투명 스페이서(TS)에 의해, 이웃하는 픽셀 사이에서의 수분 및 산소의 이동은 제한되거나, 지연될 수 있다. 본 발명의 바람직한 실시예에서, 프릿 파우더를 적외선 레이저를 통해 국부적으로 고온 상태로 용융시켜 제1 기판(SUB1)과 제2 기판(SUB2)과 용융 접합시키는 프릿 실링(frit sealing) 방식이 이용될 수 있다. 이를 위해, 제1 기판(SUB1)과 제2 기판(SUB2)은 유리 재질로 선택될 수 있다.
댐(DAM)은 프릿 파우더와 프릿 파우더를 제1 기판(SUB1) 및 제2 기판(SUB2)에 고정하기 위한 바인더를 포함할 수 있다. 투명 스페이서(TS)는, 레이저로 용융 접합하는 방식에 의해, 제1 기판(SUB1) 및 제2 기판(SUB2)에 접합될 수 있다. 용융 접합된 프릿 파우더는 UV 경화성 수지보다 투습률 및 투기률이 낮아, 외부의 수분 및 산소를 효과적으로 차단할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
SUB1 : 제1 기판 SUB2 : 제2 기판
DAM : 댐 P : 픽셀
SP : 서브 픽셀 T, T1, T2 : 트랜지스터
OLE, OLE1, OLE2 : 유기발광 다이오드 E1, E1-1 E1-2 : 제1 전극
E2 : 제2 전극 TS : 투명 스페이서
IN : 절연막 OH : 오픈홀

Claims (14)

  1. 발광 영역인 제1 영역들 및 투과 영역인 제2 영역들을 포함하는 표시 패널을 포함하고,
    상기 표시 패널은,
    서로 대향하는 제1 기판 및 제2 기판을 포함하며,
    상기 제1 기판은,
    상기 제2 영역에서, 적어도 일부 두께가 제거되어 마련된 오픈홀을 갖는 절연막을 포함하고,
    상기 제2 기판은,
    상기 제2 영역에 위치하며, 상기 오픈홀에 인입되는 투명 스페이서를 포함하는, 투명 표시장치.
  2. 제 1 항에 있어서,
    상기 투명 스페이서의 단면은,
    상기 제2 기판에 접하는 제1 상변;
    상기 제1 상면에 대향하는 제1 하변;
    상기 제1 상변과 상기 제1 하변의 일측을 연결하는 제1 우변; 및
    상기 제1 상변과 상기 제1 하변의 타측을 연결하는 제2 우변을 포함하고,
    상기 오픈홀의 단면은,
    상기 제1 하변에 대향하는 제2 하변;
    상기 제2 하변의 일단으로부터 연장되며 상기 제1 우변과 대향하는 제2 우변; 및
    상기 제2 하변의 타단으로부터 연장되며 상기 제1 좌변과 대향하는 제2 좌변을 포함하는, 투명 표시장치.
  3. 제 2 항에 있어서,
    상기 제1 하변과 상기 제1 우변이 이루는 내각은,
    직각 또는 둔각이고,
    상기 제2 하변과 상기 제2 우변이 이루는 내각은,
    상기 제1 하변과 상기 제1 우변이 이루는 내각에 대응하는, 투명 표시장치.
  4. 제 2 항에 있어서,
    상기 제1 하변과 상기 제1 좌변이 이루는 내각은,
    직각 또는 둔각이고,
    상기 제2 하변과 상기 제2 좌변이 이루는 내각은,
    상기 제1 하변과 상기 제1 좌변이 이루는 내각에 대응하는, 투명 표시장치.
  5. 제 1 항에 있어서,
    상기 제1 영역은,
    상기 제2 영역을 사이에 두고 이웃하여 위치하는 제1-1 영역 및 제1-2 영역을 포함하고,
    상기 제1 기판은,
    상기 제1-1 영역에만 배치된 제1-1 전극;
    상기 제1-2 영역에만 배치된 제1-2 전극,
    상기 제1-1 전극 및 상기 제1-2 전극을 덮으며, 상기 제1-2 영역, 상기 제2 영역, 상기 제1-3 영역 상에 연장되어 배치되는 유기 발광층;
    상기 유기 발광층을 덮으며, 상기 제1-2 영역, 상기 제2 영역, 상기 제1-3 영역 상에 연장되어 배치되는 제2 전극을 포함하는, 투명 표시장치.
  6. 제 5 항에 있어서,
    상기 유기 발광층의 일부 및 상기 제2 전극의 일부는,
    상기 오픈홀 내에 잔류하는, 투명 표시장치.
  7. 제 5 항에 있어서,
    상기 오픈홀은,
    상기 절연막을 관통하여 상기 제1 기판을 노출하며,
    상기 유기 발광층의 일부 및 상기 제2 전극의 일부는,
    상기 오픈홀 내에 잔류하는, 투명 표시장치.
  8. 제 5 항에 있어서,
    상기 오픈홀은,
    상기 절연막을 관통하여 상기 제1 기판을 노출하며,
    상기 유기 발광층 및 상기 제2 전극은,
    상기 오픈홀 내에서 제거되어, 상기 제1 기판을 노출하는, 투명 표시장치.
  9. 제 8 항에 있어서,
    상기 투명 스페이서는,
    상기 오픈홀 내에서, 상기 제1 기판과 직접 접촉하는, 투명 표시장치.
  10. 제 1 항에 있어서,
    상기 표시 패널은,
    상기 제1 영역에 배열되는 픽셀들을 포함하고,
    상기 투명 스페이서는,
    한 쌍의 이웃하는 상기 픽셀들 사이에 각각 위치하는, 투명 표시장치.
  11. 제 1 항에 있어서,
    상기 표시 패널은,
    상기 제1 영역에 배열되는 픽셀들을 포함하고,
    상기 투명 스페이서는,
    상기 픽셀들 사이에 위치하되, 기 설정된 영역에만 선택적으로 배치되는, 투명 표시장치.
  12. 제 1 항에 있어서,
    상기 표시 패널은,
    상기 제1 영역들에 배열되는 픽셀들을 포함하고,
    상기 투명 스페이서는,
    복수 쌍의 이웃하는 상기 픽셀들 사이에 일체로 연장되어 위치하는, 투명 표시장치.
  13. 제 1 항에 있어서,
    상기 투명 스페이서는,
    프릿 파우더를 포함하는, 투명 표시장치.
  14. 제 1 항에 있어서,
    상기 제1 기판과 제2 기판의 가장자리에 위치하는 댐을 더 포함하고,
    상기 댐은,
    프릿 파우더를 포함하는, 투명 표시장치.
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